KR20040089580A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20040089580A
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가나무라류이찌
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소니 가부시끼 가이샤
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Abstract

상층 배선의 배선간 절연막으로서 유기 절연막과 SiOC막의 적층 절연막을 갖고 양호한 듀얼 다마신 가공 형상의 저유전율 층간 구조를 구비한, 배선간 용량이 낮은 다층 배선을 갖는 반도체 장치를 제공한다. 본 반도체 장치(30)는, 하층 Cu 매립 배선(4)과, SiC막(5) 및 막두께 400 ㎚의 SiOC막(6)으로 이루어지는 층간 절연막을 관통하는 컨택트 플러그(29)를 개재하여 하층 배선에 도통하는 상층 Cu 매립 배선(23/24)을 갖고, 컨택트 플러그 및 상층 Cu 매립 배선이 듀얼 다마신법에 의해 동일한 매립 공정으로 형성된 배선 구조를 갖는다. SiOC막(6)은, 탄소 함유량이 약 12 원자%이고, 비유전율이 3.0 정도인 막이다. 상층 Cu 매립 배선(24)은, 유기막으로서 막두께 200 ㎚의 PAE막(7)과 막두께 150 ㎚의 SiOC막(28)과의 적층막으로 이루어지는 배선간 절연막 내에 형성된 배선홈을 배리어 메탈층(23)을 개재하여 Cu막을 매립하여 형성된 매립 배선이다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 저유전율 층간 절연막 내에 듀얼 다마신 구조의 다층 배선 구조를 갖는 반도체 장치의 제조 방법에 관한 것으로, 더욱 상세하게는, 양호한 형상의 듀얼 다마신 구조의 배선 구조를 구비한 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 미세화, 고집적화에 따른, 배선의 시상수에 기인하는 전기 신호의 지연이 심각한 문제가 되고 있다. 그래서, 다층 배선 구조에 이용되는 도전층에는, 알루미늄(Al)계 합금의 배선을 대신하여, 전기 저저항의 구리(Cu) 배선이 도입되도록 되어 있다.
Cu는, 종래의 다층 배선 구조에 사용되고 있는 Al 등의 금속 재료와는 달리, 드라이 에칭에 의한 패터닝이 곤란하기 때문에, 절연막에 배선홈을 형성하고, 배선홈에 Cu막을 매립하는 것에 의해 배선 패턴을 형성하는 다마신 기법이 일반적으로 Cu 다층 배선 구조에 적용되고 있다.
특히, 일본 특원평10-143914호 공보 등에 개시되어 있는 듀얼 다마신법은, 접속 구멍과 배선홈을 형성한 뒤에, Cu 매립을 접속 구멍과 배선홈에 동시에 행하는 방법으로서, 공정수의 삭감에 유효하기 때문에 주목받고 있다.
또한, 고집적 반도체 장치에서는, 배선간 용량의 증대가 반도체 장치의 동작 속도의 저하를 초래하기 때문에, 저유전율막을 층간 절연막으로서 이용하여 배선간 용량의 증대를 억제한 미세한 다층 배선이 불가결로 되어 있다.
저유전율 층간 절연막의 재료로서, 종래부터 비교적 사용 실적이 있는 비유전율 3.5 정도의 불소 함유 산화 실리콘(FSG) 외에, 폴리아릴에테르(PAE)로 대표되는 유기 실리콘계의 폴리머나, 하이드로실세스키옥산(HSQ), 메틸실세스키옥산(MSQ)으로 대표되는 무기계 재료 등의 비유전율 2.7 전후의 저유전율막을 들 수 있다. 또한, 최근에는, 이들을 다공질화시키고 비유전율을 2.2 전후로 한 저유전율 재료의 적용도 시도되고 있다.
듀얼 다마신법을 저유전율 층간 절연막에 적용하는 경우, 이하의 기술적인 제약을 해결하는 것이 필요하다.
첫째로는, 저유전율막의 조성이 패터닝에 이용되는 레지스트의 조성에 가깝기 때문에, 레지스트 제거 프로세스 시에 저유전율막도 손상을 받기 쉬운 것을 들 수 있다. 구체적으로는, 레지스트 마스크를 이용하여 에칭을 행한 후의 레지스트 박리 처리나, 처리 완료된 레지스트 패턴이 제품 규격을 만족시키지 않는 경우의 레지스트 재생 처리 등을 행할 때, 저유전율막에 대한 손상을 억제할 수 있는 것이 불가결하다.
둘째로는, 배선과 접속 구멍과의 사이에서 정합 여유를 갖지 않는 보더리스 구조에 듀얼 다마신법을 적용할 때의 유의점이다.
반도체 장치의 미세화에 수반하여, 0.18 ㎛ 세대 이후의 다층 배선에서는, 보더리스 구조에 대응할 수 있는 가공 프로세스를 채용하는 것이 대전제로 되어 있다. 따라서, 저유전율막을 포함하는 층간 절연막에 듀얼 다마신법에 의한 배선홈과 접속 구멍의 동시 형성을 행하는 경우라도, 오정렬에 의한 비어 저항의 변동이 적은 프로세스인 것이 중요하다.
셋째로는, 배선홈을 깊이 제어성 양호하게 형성하기 위해서는, 배선홈의 바닥부 근처에 에칭 저지막을 개재시키는 것이 바람직하지만, 비유전율의 비교적 높은 에칭 저지막을 층간 절연막 내에 개재시키면, 층간 용량이 증가하게 되어, 바람직하지 못하다.
따라서, 배선홈의 형성을 제어하면서, 또한 용량 증가를 억제할 수 있는 저유전율막 층간 구조의 듀얼 다마신 프로세스가 요구되고 있다.
상술한 바와 같은 기술적인 제약을 해결할 수 있는 듀얼 다마신법으로서, 예를 들면 일본 특개2000-150519호 공보, 혹은 일본 특개2001-44189호 공보에 개시된 기술이 있다.
여기서, 도 11 내지 도 13을 참조하여, 일본 특개2001-44189호 공보에 개시되어 있는 저유전율 층간막에 대한 듀얼 다마신법의 적용예를 설명한다. 도 11의 (a)와 도 11의 (b), 도 12의 (c) 내지 도 12의 (e), 및 도 13의 (f)와 도 13의 (g)는, 각각, 일본 특개2001-44189호 공보에 개시된 방법에 의해 듀얼 다마신 구조를 형성할 때의 각 공정의 단면도이다.
우선, 도 11의 (a)에 도시한 바와 같이, 도시 생략된 기판에 퇴적된 기초 절연막(51) 상에 유기 절연막(52)과 산화 실리콘(SiO2)막(53)으로 이루어지는 적층막을 배선간 절연막으로서 성막하고, 계속해서 배선간 절연막에 구리(Cu)막의 매립 배선(54)을 형성한다.
Cu 매립 배선(54) 상에, Cu막의 산화 방지층으로서 탄화 실리콘(SiC)막(55)을, 메틸실세스키옥산(MSQ)막으로서 탄소 함유 산화 실리콘(SiOC)막(56)을, 유기 절연막으로서 폴리아릴에테르(PAE)막(57)을 순차적으로 성막한다.
계속해서, 제1 마스크 형성층으로서 산화 실리콘(SiO2)막(58)을, 제2 마스크 형성층으로서 질화 실리콘(SiN)막(59)을 순차적으로 성막하고, 또한, 배선홈 패턴을 갖는 레지스트 마스크(60)를 SiN막(59) 상에 형성한다.
다음으로, 도 11의 (b)에 도시한 바와 같이, 레지스트 마스크(60)를 이용한 드라이 에칭법에 의해 SiN막(59)을 에칭하여, 배선홈 패턴을 갖는 제2 마스크(59')(SiN막(59))를 형성하고, 계속해서 레지스트 마스크(60)를 제거한다.
계속해서, 접속 구멍 패턴의 레지스트 패턴의 적어도 일부가, 배선홈 패턴을 갖는 제2 마스크(59')(SiN막(59))에 중첩되도록, 접속 구멍 패턴을 갖는 레지스트 마스크(61)를 제2 마스크(59') 및 SiO2막(58) 상에 형성한다.
도 12의 (c)에 도시한 바와 같이, 접속 구멍 패턴을 갖는 레지스트 마스크(61)를 이용하여 드라이 에칭법에 의해, SiN막으로 이루어지는 제2 마스크(59')와 제1 마스크 형성층의 SiO2막(58)을 에칭하여 개구를 형성하고, 계속해서 PAE막(57)을 에칭하여 SiOC막(56)을 노출하는 접속 구멍(62)을 개구한다. 여기서, 레지스트 마스크(61)는, PAE막(57)의 에칭 처리로 동시에 제거할 수 있다.
또한, PAE막(57)의 개구 중에 레지스트 마스크(61)는 얇게 되어 가지만, SiO2막(58)으로 이루어지는 제1 마스크(58')가 존재하기 때문에, 제1 마스크(58')를 마스크로 하여 양호한 개구 형상의 접속 구멍(62)을 개구할 수 있다.
다음으로, 도 12의 (d)에 도시한 바와 같이, 더욱 SiOC막(56)을 에칭하여 접속 구멍(62)을 SiC막(55)까지 파내려 가 접속 구멍(63)을 개구한다. 접속구멍(63)의 개구와 같이, 배선홈 형성 영역에 잔존하여, 제1 마스크(58')를 형성하는 SiO2막(58)은, 배선홈 패턴을 갖는 제2 마스크(59')(SiN막(59))를 마스크로 하는 에칭에 의해 배선홈 패턴(64)을 형성한다.
도 12의 (e)에 도시한 바와 같이, 배선홈 패턴(64)의 바닥부에 잔존하는 PAE막(57)을 에칭하여 배선홈(66)으로 하고, 접속 구멍(63)의 바닥부에 있는 SiC막(55)을 에칭하여 접속 구멍(63)을 Cu 매립 배선(54)에 연통시키는 것에 의해, 소정의 듀얼 다마신 가공, 즉 접속 구멍(65)과 배선홈(66)의 형성이 완료한다.
또한, 배선홈 형성 영역 외부에 잔존하는 제2 마스크(59')(SiN막(59)), 접속 구멍(63) 바닥부의 SiC막(55)을 에칭하는 과정에서 제거한다.
계속해서, 약액을 이용한 후처리, 및 RF 스퍼터링 처리에 의해, 접속 구멍(65)이나 배선홈(66)의 측벽에 잔류하는 에칭 부착물을 제거하여, 접속 구멍(65) 바닥부의 Cu 변질층을 정상화한 후, 도 13의 (f)에 도시한 바와 같이, 배리어 메탈로서 Ta막(67)을 스퍼터링법에 의해 성막하고, 전해 도금법 혹은 스퍼터링법에 의해 Cu막(68)을 퇴적하여, 접속 구멍(65)과 배선홈(66)에 도전막의 매립을 행한다.
계속해서, 도 13의 (g)에 도시한 바와 같이, 퇴적한 Ta막(67) 및 Cu막(68) 중, 배선 패턴으로서 불필요한 부분을 화학 기계 연마(CMP)법에 의해 제거한다. 이상의 공정을 거쳐, 듀얼 다마신 구조의 다층 배선 구조를 형성할 수 있다.
또한, 하층의 Cu 매립 배선(54)과 마찬가지로, 산화 방지층으로서 예를 들면SiC막(69)을 듀얼 다마신 배선(68) 상에 성막한다.
<특허 문헌1>
일본 특개2001-44189호(도 1)
그런데, 상술한 종래의 듀얼 다마신법을 더욱 미세한 0.1 ㎛ 세대 이후의 다층 배선에 적용하는 경우, 다음에 기재한 바와 같은 문제점이 있었다.
즉, 제2 마스크(59')는, 접속 구멍 층간막의 SiOC막(MSQ 막)(56)을 에칭하여 접속 구멍(63)을 개구하고, 또한 SiO2막(58)의 배선홈 형성 영역에 배선 패턴(64)을 개구하기 위해서 이용되기 때문에, 어느 정도의 두께가 필요하다. 예를 들면, 제2 마스크(59')에 SiN막(59)을 이용하여, 접속 구멍 층간막인 막두께 400 ㎚의 SiOC막(56)을 개구하는 경우, 배선홈 상측의 넓어짐이나 모따기를 억제하기 위해서는, 막두께 100∼150 ㎚의 SiN막(59)이 에칭 선택비 상 필요하게 된다.
그러나, 제2 마스크 형성층, 즉 SiN막(59)의 막두께가 두껍게 되면, SiN막(59)을 에칭하여 형성하는 제2 마스크(59')를 단차 상에 형성해야만 하게 되는데, 단차 상에서는, 제2 마스크(59')가 미세한 패턴이 정확하게 형성되는 것이 어렵다.
그래서, 본 발명자는, 일본 특원 2002-221069에서, PAE막(57) 상에, 제1 마스크 형성층으로서 막두께 150 ㎚의 SiO2막, 제2 마스크 형성층으로서 막두께 100 ㎚의 질화 실리콘(SiN)막, 및 제3 마스크 형성층으로서 막두께 50 ㎚의 SiO2막을 순차적으로 성막한, 3층 마스크에 의한 듀얼 다마신법을 제안하고 있다.
여기서, 도 14 및 도 15를 참조하여, 일본 특원 2002-221069(이하, 선출원이라고 함)로 제안한 3층의 마스크 구조에 의한 듀얼 다마신법을 설명한다. 도 14의 (a) 내지 도 14의 (c), 및 도 15의 (d) 내지 도 15의 (f)는, 각각, 선출원에서 개시한 방법에 의해 듀얼 다마신 구조를 형성할 때의 각 공정의 단면도이다. 도 14 및 도 15에 부위중 도 11 내지 도 13에 도시하는 부위와 동일한 것에는 동일한 부호를 붙이고 있다.
우선, 도 14의 (a)에 도시한 바와 같이, 전술 공보와 마찬가지로, 기초 절연막(51) 상에 유기 절연막(52)과 산화 실리콘(SiO2)막(53)으로 이루어지는 적층막을 배선간 절연막으로서 성막하고, 계속해서 층간 절연막에 구리(Cu)막의 매립 배선(54)을 형성한다. Cu 매립 배선(54) 상에, 탄화 실리콘(SiC)막(55), 탄소 함유 산화 실리콘(SiOC)막(56), 및 PAE막(57)을 순차적으로 성막한다.
계속해서, PAE막(57) 상에, 제1 마스크 형성층으로서 막두께 150 ㎚의 SiO2막(58), 제2 마스크 형성층으로서 막두께 100 ㎚의 질화 실리콘(SiN)막(59)을, 또한, 제3 마스크 형성층으로서 막두께 50 ㎚의 SiO2막(70)을 순차적으로 성막한다.
계속해서, 배선홈 패턴을 레지스트 패턴으로서 갖는 레지스트 마스크(60)를 SiO2막(70) 상에 형성한다.
다음으로, 도 14의 (b)에 도시한 바와 같이, 레지스트 마스크(60) 상에서 드라이 에칭법에 의해, 제3 마스크 형성층인 SiO2막(70)을 에칭하여, 배선홈 중간 패턴을 갖는 제3 마스크(70')를 형성한다.
계속해서, 도 14의 (b)에 도시한 바와 같이, 접속 구멍 패턴의 적어도 일부가 배선홈 중간 패턴을 구성하는 제3 마스크(70')(SiO2막(70))에 중첩되도록 하여, 잔존하는 SiO2막(70) 및 SiN막(59) 상에, 접속 구멍 패턴을 갖는 레지스트 마스크(61)를 형성한다.
계속해서, 접속 구멍 패턴을 갖는 레지스트 마스크(61)를 이용하여, 드라이 에칭법에 의해, 접속 구멍 형성 영역에 존재하는 SiO2막(70), 제2 마스크 형성층인 SiN막(59), 및 제1 마스크 형성층인 SiO2막(58)을 에칭하고, 계속해서 잔존하는 SiN막(59)을 제2 마스크(59')로서 PAE막(57)을 에칭하여, 도 14의 (c)에 도시한 바와 같이, SiOC막(56)을 노출시키는 접속 구멍(62)을 개구한다. 잔존하는 SiO2막(70)은, 배선홈 패턴의 마스크(70')를 구성한다.
또한, 레지스트 마스크(61)는, PAE막(57)을 에칭 가공할 때에, 동시에 제거할 수 있다.
다음으로, 도 15의 (d)에 도시한 바와 같이, 배선홈 패턴을 갖는 제3 마스크(70')(SiO2막(70))을 이용하여, 드라이 에칭법에 의해 SiN막(59)을 에칭하여 배선홈 패턴(64)을 갖는 제2 마스크(59')를 형성함과 함께, SiOC막(56)을 도중까지 에칭하여 접속 구멍(71)을 형성한다.
다음으로, SiO2막(58)으로 이루어지는 제1 마스크(58')를 마스크로 하여, SiOC막(56)의 하부층을 에칭하여, 도 15의 (e)에 도시한 바와 같이, SiC막(55)을 노출시키는 접속 구멍(63)을 개구한다.
이 때, 배선홈 패턴이 형성된 SiN막(59)으로 이루어지는 제2 마스크(59')를 이용하여, 배선홈 영역에 잔존하는 SiO2막(58)을 동시에 제거하여 배선홈 패턴을 갖는 제1 마스크(58')를 형성한다.
계속해서, 도 15의 (f)에 도시한 바와 같이, 제1 마스크(58')(SiO2막(58))에 의해 배선홈 바닥부에 잔존하는 PAE막(57)을 에칭하여, 배선홈(66)을 개구하여, 접속 구멍 바닥부에 있는 SiC막(55)을 에칭하여, Cu 매립층(54)에 연통한 접속 구멍(65)을 형성하는 것에 의해, 소정의 듀얼 다마신 가공이 완료한다.
이하, 전술의 종래의 방법과 마찬가지로, 상층 매립 배선(68)을 형성한다.
상술된 바와 같이 하여 형성된 듀얼 다마신 구조의 다층 배선은, 접속 구멍 패턴을 갖는 레지스트 마스크(61)를 형성할 때, 기초층의 단차가 잔존 SiO2막(70)의 막두께 50 ㎚ 정도로 억제되기 때문에, 고정밀도의 접속 구멍 패턴을 갖는 레지스트 마스크를 형성할 수 있다. 고정밀도의 접속 구멍 패턴을 갖는 레지스트 마스크를 사용하는 것에 의해, 미세 치수의 접속 구멍 개구를 배선홈의 형상 악화없이 안정적으로 형성할 수 있다.
이에 의해, 양호한 비아콘탄트 특성을 얻을 수 있다. 또한, 본 실시예의 방법을 적용하는 것에 의해, 저유전율 층간 절연막 내에 양호한 배선 형상의 듀얼 다마신 구조를 갖는 반도체 장치를 높은 수율로 제조할 수 있다.
그런데, 본 발명자는, 더욱, 배선간 용량을 저감하기 위해서, 하층 배선의 배선간 절연막을 구성하는 상술한 유기 절연막(62) 상의 SiO2막(53)(비유전율 4.1) 및 상층 배선의 배선간 절연막을 구성하고, 또한 제1 마스크 형성층으로서 기능하는 SiO2막(58)(비유전율 4.1)을 대신하여, 탄소 함유 산화 실리콘막(SiOC/비유전율 3.0)을 사용하는 것을 시도했다.
여기서, 도 16 내지 도 20을 참조하여, 본 발명자가 시도한 개변안의 구성 및 그 문제점을 설명한다. 도 16의 (a)와 도 16의 (b), 도 17의 (c)와 도 17의 (d), 도 18의 (e)와 도 18의 (f), 도 19의 (g)와 도 19의 (h), 및 도 20의 (i)와 도 20의 (j)는, 각각, 개변안의 공정을 도시하는 단면도이다. 도 16 내지 도 20에 도시하는 부위 중 도 1 내지 도 10에 도시하는 것과 동일한 것에는 동일한 부호를 붙이고 있다.
우선, 도 16의 (a)에 도시한 바와 같이, 도시 생략된 기판에 퇴적된 기초 절연막(1) 상에 유기 절연막, 예를 들면 PAE막(2)과 비유전율 3.0 정도의 탄소 함유 산화 실리콘(SiOC)막(3)으로 이루어지는 적층 절연막을 성막하고, 계속해서 적층 절연막에 배선홈을 형성하여, 배선홈 내에 구리(Cu)막의 매립 배선(4)을 형성한다. SiOC막(3)의 성막에는, 평행 평판형 플라즈마 CVD 장치를 사용하여, 원료 가스의 실리콘원으로서 메틸 실란을 이용했다.
Cu 매립 배선(4) 상에, Cu막의 산화 방지층으로서 기능하는 탄화실리콘(SiC)막(5), 탄소 함유 산화 실리콘(SiOC)막(6), 및 유기 절연막으로서 폴리아릴에테르(PAE)막(7)을 순차적으로 성막했다.
계속해서, PAE막(7) 상에, 제1 마스크 형성층으로서 비유전율 3.0 정도의 SiOC막(8), 제2 마스크 형성층으로서 질화 실리콘(SiN)막(9), 및 제3 마스크 형성층으로서 막두께 50 ㎚의 SiO2막(10)을 순차적으로 성막했다.
계속해서, 배선홈 패턴을 레지스트 패턴으로서 갖는 레지스트 마스크(11)를 SiO2막(10) 상에 형성했다.
다음으로, 도 16의 (b)에 도시한 바와 같이, 레지스트 마스크(11) 상에서 드라이 에칭법에 의해, 제3 마스크 형성층인 SiO2막(10)을 에칭하여, 배선홈 패턴(13)을 갖는 제3 마스크(10')를 SiN막(9) 상에 형성했다.
SiO2막(10)을 에칭한 후, 적합한 후처리를 실시하여, 레지스트 마스크(11) 및 에칭 처리 시에 발생한 잔류 부착물을 완전하게 제거했다.
계속해서, 도 17의 (c)에 도시한 바와 같이, 접속 구멍 패턴의 적어도 일부가, 배선홈 패턴(13)을 구성하는 제3 마스크(10')(SiO2막(10))에 중첩되도록 하여, 접속 구멍 패턴을 갖는 레지스트 마스크(12)를 잔존하는 SiO2막(10) 및 SiN막(9) 상에 형성했다.
계속해서, 레지스트 마스크(12)를 이용하여 드라이 에칭법에 의해, 제3 마스크(10')(SiO2막(10)), 제2 마스크 형성층인 SiN막(9), 및 제1 마스크 형성층인 SiOC막(8)을 에칭하고, 계속해서 잔존하는 SiN막(9)을 제2 마스크로 하여 PAE막(7)을 에칭하여, 도 17의 (d)에 도시한 바와 같이, SiOC막(6)을 노출시키는 접속 구멍(14)을 개구했다. 잔존하는 SiO2막(10)은, 배선홈 패턴(13)을 갖는 마스크(10')를 형성한다.
또한, 레지스트 마스크(12)는, PAE막(7)을 에칭 가공할 때에, 동시에 제거할 수 있다.
다음으로, 도 18의 (e)에 도시한 바와 같이, 배선홈 패턴(13)을 갖는 제3 마스크(10')(SiO2막(10))을 이용하여 드라이 에칭법에 의해, SiN막(9)을 에칭하여 배선홈 패턴(15)을 갖는 제2 마스크(9')를 형성했다.
제3 마스크(10')를 이용한 제2 마스크 형성층의 SiN막(9)의 에칭 공정에서는, 접속 구멍(14)의 바닥부에 노출하는 SiOC막(6)이 도중까지 에칭되어 접속 구멍(14)이 파내어지게 되어, 접속 구멍(16)을 개구할 수 있다.
이 에칭 조건 하에서는 SiOC막에 대한 에칭 선택비(SiN/SiN)를 대략 1 미만으로 할 수 있기 때문에, 100 ㎚ 두께의 SiN막(9)을 에칭하는 경우, 필요한 오버 에칭량을 포함해서 접속 구멍(16)은 SiOC막(6) 내에 150∼200 ㎚의 깊이까지 파내려 가게 된다.
다음으로, 제1 마스크(8')(SiOC막(8))를 마스크로 하여, SiOC막(6)의 하부층을 에칭하여, 도 18의 (f)에 도시한 바와 같이, SiC막(5)을 노출시키는 접속 구멍(17)을 개구함과 함께 배선홈 패턴(15)이 형성된 제2 마스크(9')(SiN막(9))를이용하여 배선홈 영역에 잔존하는 제1 마스크(8')(SiOC막(8))을 동시에 제거하여, 배선홈으로서 개구부(18)를 형성하도록 했다.
그러나, 접속 구멍(17)의 형성 및 배선홈(18)의 형성에 있어서, 도 19의 (g)에 도시한 바와 같이, 광폭 배선홈이 되는 개구부(18A)에 SiOC막(8)이 잔존하는 영역(19)이 발생하는 것이 확인되었다.
이것은, 에칭 마스크인 SiN막(9)과 개구하여야 할 SiOC막(8)의 가공 선택비에 의해 SiOC막(8)을 에칭할 때에 발생하는 특유의 현상이다. 즉, 접속 구멍(17)을 형성하는 SiOC막(6)이나, 어떤 배선홈 폭 이하의 개구부에 잔존하는 SiOC막(8)이면, 이들을 용이하게 제거하여 개구할 수 있지만, 개구부(18A)와 같은 광폭 배선홈의 개구부에서는, SiOC막(8)으로부터의 탄소가 에칭 분위기 내에 지나치게 공급되는 결과, SiOC막의 에칭스톱이 발생함에 의한 것이라고 생각된다.
또한, 이것을 방지하기 위해서, SiOC막을 개구하기 쉽도록 에칭 조건을 변경하면, 이번에는, 에칭 마스크인 SiN막과의 선택비가 저하하기 때문에, 가공 변환 차가 증대하는 것도 판명되었다. 여기서, 가공 변환 차란, 제1 마스크(8')(SiOC막(8))의 개구 치수와, 제2 마스크(9')(SiN막(9))의 개구 치수의 차를 말한다.
계속해서, 배선홈(18)의 바닥부에 잔존하는 PAE막(7)을 에칭하여 배선홈(20)을 형성하고, 접속 구멍(17)의 바닥부에 있는 SiC막(5)을 에칭하여, 소정의 듀얼 다마신 가공을 완료했다.
또한, 배선홈 영역 외부에 잔존한 제2 마스크(9')(SiN막(9))는, 접속구멍(17)의 바닥부의 SiC막(5)을 에칭하는 과정에서 제거되었다.
그러나, PAE막(7) 및 SiC막(5)의 에칭에서는, 3가지의 형상 불량이 발생한다는 문제가 있었다.
제1 불량은, 광폭 배선홈이 되는 개구 패턴부에는 SiOC막(8)이 잔존한 영역(19)이 있기 때문에, 도 19의 (h)에 도시한 바와 같이, 그 영역(21)의 PAE막(7)을 에칭해도, 소정 형상의 배선홈(20)을 개구하는 것은 불가능했다.
제2 불량은, 접속 구멍(17)과 하층 배선(4)과의 오정렬에 의해 발생한, 접속 구멍(17)의 바로 아래의 하층 배선(4)의 배선간 절연막의 부분에, 슬릿형의 파여짐(22)이 발생한 것이다.
제3 불량은, 제2 마스크(6')(SiN막(9))의 밑에 잔존하는 제1 마스크(8')(SiOC막(8))로, 배선홈(20)의 개구부가 심한 모따기 형상이 된 것이다.
제2 및 제3 불량은, SiC막(5) 및 SiN막(9)을 에칭하는 경우의 SiOC막(8)에 대한 선택비(SiC/SiOC 또는 SiN/SiOC)가 1 정도 밖에 확보할 수 없는 것에 기인하는 것이다.
계속해서, 약액을 이용한 후처리 및 수소 어닐링 처리에 의해, 배선홈(20)이나 접속 구멍(17)의 측벽에 잔류하는 에칭 부착물이나, 접속 구멍 바닥부의 Cu 변질층을 청정하게 한 후, 도 20의 (i)에 도시한 바와 같이, 예를 들면 배리어 메탈로서 Ta막(23)을 스퍼터링법에 의해 성막하고, Cu막(24)이 전해 도금법 혹은 스퍼터링법에 의해 퇴적되어, 접속 구멍(17)과 배선홈(20)에 도전막의 매립을 행하였다.
그러나, 접속 구멍(17)과 하층 배선(4)이 오정렬을 일으킨 영역에는, 전술한 슬릿형의 파여짐(22)이 발생하고 있고, 국소적으로 어스펙트비가 높게 되어 있기 때문에, 매립 불량(25)이 발생한다는 문제가 발생했다.
계속해서, 도 20의 (j)에 도시한 바와 같이, 퇴적한 Ta막(23), Cu막(24) 중, 배선 패턴으로서 불필요한 부분을 화학 기계 연마(CMP)법에 의해 제거하여, 듀얼 다마신 구조의 다층 배선 구조를 형성했다. 또한, 하층 배선 패턴과 마찬가지로, 산화 방지층으로서 예를 들면 SiC막(27)을 듀얼 다마신 배선(23/24) 상에 성막했다.
그러나, 광폭 배선이 되는 개구부(26)에서는, 영역(19)에 SiOC막(8)이, 영역(21)에 PAE막(7)이 잔존하고 있기 때문에, 개구부(26)의 영역에서, 배선 막두께가 국소적으로 얇게 되어 있다고 하는 문제가 있었다.
이와 같이 하여 형성된 듀얼 다마신법에 의한 다층 배선은, 접속 구멍부의 Cu막 매립 불량(25)이나, 배선 막두께가 국소적으로 얇게 되는 영역(26)의 발생에 의해, 접속 구멍 및 배선 저항의 국소적 증대를 야기한다고 하는 문제를 갖는다.
또한, 영역(19)에 잔존하는 SiOC막(8)이 남는 양태에도 변동이 있어, 극단적인 경우에는, 광폭 배선이 완전하게 단선하고 있어, 도통 불량에 이르게 되는 경우도 있다.
또한, 반도체 장치가 동작하는 범위 내에서 배선과 접속 구멍이 도통한 경우라도, 국소적으로 얇은 Cu 배선 영역에 전류·열 스트레스가 집중하는 것, 접속 구멍(17) 내에 발생한 매립 불량(25)이 성장하는 것에 의해, 그 후의 사용 환경 하에있어서, 일렉트로마이그레이션이나 스트레스마이그레이션 등의 신뢰성 불량을 유발할 가능성이 크다.
그래서, 본 발명의 목적은, 상층 배선의 배선간 절연막으로서 유기 절연막과 SiOC막의 적층 절연막을 갖고 양호한 듀얼 다마신 가공 형상의 저유전율 층간 구조를 구비한, 배선간 용량이 낮은 다층 배선을 갖는 반도체 장치 및 반도체 장치의 제법을 제공하는 것에 있다.
도 1은 제1 실시예의 반도체 장치의 구성을 도시하는 단면도.
도 2의 (a)와 (b)는, 각각, 제1 실시예의 방법으로 듀얼 다마신법에 의해 배선 구조를 형성할 때의 각 공정의 단면도.
도 3의 (c)와 (d)는, 각각, 도 2의 (b)에 이어서, 제1 실시예의 방법으로 듀얼 다마신법에 의해 배선 구조를 형성할 때의 각 공정의 단면도.
도 4의 (e)와 (f)는, 각각, 도 3의 (d)에 이어서, 제1 실시예의 방법으로 듀얼 다마신법에 의해 배선 구조를 형성할 때의 각 공정의 단면도.
도 5의 (g)와 (h)는, 각각, 도 4의 (f)에 이어서, 제1 실시예의 방법으로 듀얼 다마신법에 의해 배선 구조를 형성할 때의 각 공정의 단면도.
도 6은 제2 실시예의 반도체 장치의 구성을 도시하는 단면도.
도 7의 (a)와 (b)는, 각각, 제2 실시예의 방법으로 듀얼 다마신법에 의해 배선 구조를 형성할 때의 각 공정의 단면도.
도 8의 (c)와 (d)는, 각각, 도 7의 (b)에 이어서, 제2 실시예의 방법으로 듀얼 다마신법에 의해 배선 구조를 형성할 때의 각 공정의 단면도.
도 9의 (e)와 (f)는, 각각, 도 8의 (d)에 이어서, 제2 실시예의 방법으로 듀얼 다마신법에 의해 배선 구조를 형성할 때의 각 공정의 단면도.
도 10의 (g)와 (h)는, 각각, 도 9의 (f)에 이어서, 제2 실시예의 방법으로 듀얼 다마신법에 의해 배선 구조를 형성할 때의 각 공정의 단면도.
도 11의 (a)와 (b)는, 각각, 종래의 방법으로 듀얼 다마신법에 의해 배선 구조를 형성할 때의 각 공정의 단면도.
도 12의 (c) 내지 (e)는, 각각, 도 11의 (b)에 이어서 종래의 방법으로 듀얼 다마신법에 의해 배선 구조를 형성할 때의 각 공정의 단면도.
도 13의 (f)와 (g)는, 각각, 도 12의 (e)에 이어서, 종래의 방법으로 듀얼 다마신법에 의해 배선 구조를 형성할 때의 각 공정의 단면도.
도 14의 (a) 내지 (c)는, 각각, 선출원의 방법으로 듀얼 다마신법에 의해 배선 구조를 형성할 때의 각 공정의 단면도.
도 15의 (d) 내지 (f)는, 각각, 도 14의 (c)에 이어서, 선출원의 방법으로 듀얼 다마신법에 의해 배선 구조를 형성할 때의 각 공정의 단면도.
도 16의 (a)와 (b)는, 각각, 선출원의 개변안의 방법으로 듀얼 다마신법에 의해 배선 구조를 형성할 때의 각 공정의 단면도.
도 17의 (c)와 (d)는, 각각, 도 16의 (b)에 이어서, 선출원의 개변안의 방법으로 듀얼 다마신법에 의해 배선 구조를 형성할 때의 각 공정의 단면도.
도 18의 (e)와 (f)는, 각각, 도 17의 (d)에 이어서, 선출원의 개변안의 방법으로 듀얼 다마신법에 의해 배선 구조를 형성할 때의 각 공정의 단면도.
도 19의 (g)와 (h)는, 각각, 도 18의 (f)에 이어서, 선출원의 개변안의 방법으로 듀얼 다마신법에 의해 배선 구조를 형성할 때의 각 공정의 문제점을 설명하는 단면도.
도 20의 (i)와 (j)는, 각각, 도 19의 (h)에 이어서, 선출원의 개변안의 방법으로 듀얼 다마신법에 의해 배선 구조를 형성할 때의 각 공정의 문제점을 설명하는 단면도.
도 21은 SiOC막의 탄소 함유량과 에칭량 상대비(SiOC막/SiO2막)와의 관계를 도시하는 그래프.
도 22는 SiOC막의 탄소 함유량과 에칭량 선택비(SiC막/SiOC막, 또는 SiN막/SiOC막)와의 관계를 도시하는 그래프.
도 23은 SiOC막의 탄소 함유량과 비유전율과의 관계를 도시하는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
1, 51 : 기초 절연막
2, 7, 57 : PAE막
3, 6 : 탄소 함유량이 12 원자%인 SiOC막
4 : 하층 배선
5, 27, 55, 69 : SiC막
8, 28 : 탄소 함유량이 6 원자%인 SiOC막
8', 58' : 제1 마스크
9, 59 : SiN막
9', 59' : 제2 마스크
10, 53, 58, 70 : SiO2막
11 : 홈 배선용 레지스트 패턴
12 : 접속 구멍용 레지스트 패턴
13 : 배선홈 중간 패턴
13' : 배선홈 패턴
14 : PAE막까지 개구된 접속 구멍
14' : 접속 구멍 패턴
15 : 제2 하드 마스크에 전사된 홈 배선 패턴
16 : SiOC막(6)의 도중까지 개구된 접속 구멍
17 : SiC막(5)까지 개구된 접속 구멍
17', 65 : 접속 구멍
18 : 제1 마스크까지 가공된 배선홈
19 : 광폭의 배선홈에 잔존한 SiOC막
20, 66: 배선홈
21 : 광폭의 배선홈에 잔존한 PAE막
22 : 하층 배선과의 오정렬부에 발생한 슬릿형의 파여짐
23 : 배리어 메탈
24 : 구리막
25 : 하층 배선과의 오정렬부에 발생한 매립 불량
26 : 광폭의 배선홈에 잔존한 절연막 기인에 의해 국소적으로 상층 배선이 얇게 된 영역
29 : 컨택트 플러그
30 : 제1 실시예의 반도체 장치
40 : 제2 실시예의 반도체 장치
52 : 유기막
54 : Cu 매립 배선
56 : SiOC막
60, 61 : 레지스트 마스크
62 : SiOC막(56)까지의 접속 구멍
63 : SiC막(55)까지의 접속 구멍
64 : PAE막까지의 배선홈
67 : Ta막
68 : Cu막
70' : 제3 마스크
71 : SiOC막(56) 도중까지의 접속 구멍
본 발명자는, 전술한 개변안의 가공 형상의 불량을 해결하기 위해서, 이하에 설명하는 실험을 행하였다.
실험예1
SiN막을 마스크로 하고, 에칭 가스로서 C5F8/CO/Ar/O2의 혼합 가스를 사용하여, SiOC막을 에칭할 때의 SiOC막의 탄소 함유량(원자%)과, SiO2막에 대한 SiOC막의 에칭량 상대비(SiOC/SiO2)와의 관계를 실험에 의해 구하여, 도 21에 도시하는 결과를 얻었다. 도 21로부터 알 수 있는 바와 같이, SiOC막 내의 탄소 함유량이 9 원자%를 넘으면, SiOC막의 에칭량이 급격하게 저하하는 것이 판명되었다.
또한, 실험예1 및 2에서는, 평행 평판형 CVD 장치에 의해 SiOC막을 성막할 때, 메틸 실란과 산소의 유량비를 변경하는 것에 의해, SiOC막의 탄소 함유량을 조정했다.
실험예2
또, SiN막을 마스크로 하고, 에칭 가스로서 CH2F2/O2/Ar의 혼합 가스를 사용하여, SiOC막을 에칭할 때의 SiOC막의 탄소 함유량(원자%)과, SiOC막에 대한 SiC막 또는 SiN막의 에칭 선택비와의 관계를 실험에 의해 구하여, 도 22에 도시하는 결과를 얻었다.
실험예2에서는, SiOC막에 대한 SiC막 또는 SiN막의 에칭 선택비는, SiOC막의 탄소 함유량의 증대에 따라, 저하하는 것을 알 수 있었다.
또한, SiOC막의 비유전율의 탄소 함유량 의존성은, 도 23에 도시한 바와 같이, 탄소 함유량의 감소와 함께, 비유전율은 상승하는 경향에 있지만, 도 21 및 도 22와의 비교로부터 알 수 있는 바와 같이, 적어도 할로겐계 가스를 이용한 SiOC막의 에칭 레이트만큼, 급격한 변동이 아니다.
또한, 도 23에 도시한 탄소 함유량과 비유전율의 관계는, SiOC막의 밀도 등을 변화시키는 성막 조건에 의해서 어느 정도 폭을 갖고 절대값을 변동시키는 것도 가능하다.
따라서, 도 21 내지 도 23에 도시하는 관계로부터 이하의 것을 알 수 있다.
(1) SiOC막 내의 탄소 함유량을 9 원자% 이하로 하여 에칭 속도를 높임으로써, 개변안에서 발생한 제1 불량, 즉 광폭 배선홈(18A)에서의 SiOC막(8)의 잔존을 방지할 수 있다.
(2) SiOC막 내의 탄소 함유량이 9 원자% 이하에서는, SiC막/SiOC막 또는 SiN막/SiOC막의 에칭 선택비를 1.5 이상으로 유지할 수 있다. 이에 의해, 개변안에서발생한 제2 및 제3 불량, 즉 슬릿형의 파여짐(22)의 발생, 및 배선홈(20)의 개구부의 모따기 형상의 발생을 방지할 수 있다.
(3) SiOC막 내의 탄소 함유량이 3 원자% 이상 9 원자% 이하에서는, 비유전율을 3.2 내지 3.8의 범위의 저 비유전율로 유지할 수 있다.
상기 목적을 달성하기 위해서, 상술한 지견에 기초하여, 본 발명에 따른 반도체 장치(이하, 제1 발명이라고 함)는, 하층 매립 배선과, 하층 매립 배선 상의 층간 절연막과, 층간 절연막 상의 배선간 절연막에 형성된 배선홈에 매립되고, 층간 절연막을 관통하는 컨택트 플러그를 개재하여 하층 매립 배선에 도통하는 상층 매립 배선을 갖는 배선 구조를 듀얼 다마신법에 의해 형성하여 이루어지는 반도체 장치로서,
층간 절연막이, 제1 탄소 함유 산화 실리콘막(SiOC막)이고,
배선간 절연막이, 유기 또는 무기의 저유전율 절연막과, 저유전율 절연막 위에 형성되고, 탄소 함유량이 제1 탄소 함유 산화 실리콘막보다 작은 제2 탄소 함유 산화 실리콘막(SiOC막)과의 적층 절연막인 것을 특징으로 한다.
제2 탄소 함유 산화 실리콘막은 1층일 필요는 없다. 즉, 본 발명에 따른 다른 반도체 장치(이하, 제2 발명이라고 함)는, 하층 매립 배선과, 하층 매립 배선 상의 층간 절연막과, 층간 절연막 상의 배선간 절연막에 형성된 배선홈에 매립되고, 층간 절연막을 관통하는 컨택트 플러그를 개재하여 하층 매립 배선에 도통하는 상층 매립 배선을 갖는 배선 구조를 듀얼 다마신법에 의해 형성하여 이루어지는 반도체 장치로서,
층간 절연막이, 제1 탄소 함유 산화 실리콘막(SiOC막)이고,
배선간 절연막이, 유기 또는 무기의 저유전율 절연막과, 저유전율 절연막 위에 형성된, 탄소 함유량이 서로 다른 복수층의 제2 탄소 함유 산화 실리콘막과의 적층 절연막이고, 제2 탄소 함유 산화 실리콘막의 최상층은, 탄소 함유량이 제1 탄소 함유 산화 실리콘막보다 작은 것을 특징으로 한다.
제1 발명에서는, 적합하게는, 제2 탄소 함유 산화 실리콘막의 탄소 함유량은 3 원자% 이상 9 원자% 이하이다.
또한, 제2 발명에서는, 적합하게는, 제2 탄소 함유 산화 실리콘막의 최상층의 탄소 함유량은 3 원자% 이상 9 원자% 이하이다.
제1 및 제2 발명에서는, 유기의 저유전율 절연막으로서, 폴리아릴에테르(PAE)막, 폴리아릴에테르막, 비정질 카본막, 폴리테트라트라플로로에틸렌막 등을 예를 들 수 있다. 또한, 무기 저유전율 절연막으로서, 키셀로겔막, 다공질 구조의 메틸실세스키옥산(MSQ)막, 하이드로실세스키옥산(HSQ) 등을 예를 들 수 있다. 또한, 무기 저유전율 절연막과 유기 저유전율 절연막과의 조합이어도 된다.
층간 절연막은, SiOC막이 바람직하지만, SiOF막, SiO2막, MSQ막, HSQ 막이어도 된다.
제1 및 제2 발명에서는, 상층 배선의 배선간 절연막으로서, 종래의 유기 절연막과 SiO2막과의 적층 절연막을 대신하여, 유기 절연막과 저유전율의 SiOC막과의적층 절연막을 형성하고 있기 때문에, 종래에 비교하여, 상층 배선의 배선간 용량을 저감할 수 있다. 또, 제2 발명에서는, 탄소 함유량이 서로 다른 복수개의 SiOC막의 적층막을 형성하는 것에 의해, 상층 배선의 배선간 용량의 더 한층 저감을 도모하고, 또한 형상 양호한 배선 구조를 실현할 수 있다.
제1 및 제2 발명에서는, 더욱 적합하게는, 하층 매립 배선이, 층간 절연막의 하층에 형성된 유기 절연막과 그 위의 탄소 함유 산화 실리콘막과의 적층막으로 이루어지는 배선간 절연막 내에 매립되어 있다. 이에 의해, 더욱 배선간 용량이 저하한다.
상기 목적을 달성하기 위해서, 본 발명에 따른 반도체 장치의 제조 방법은, 하층 매립 배선과, 하층 매립 배선 상의 층간 절연막과, 층간 절연막 상의 배선간 절연막에 형성된 배선홈에 매립되고, 층간 절연막을 관통하는 컨택트 플러그를 개재하여 하층 매립 배선에 도통하는 상층 매립 배선을 갖는 배선 구조를 구비하는 반도체 장치의 제조 방법으로서, 배선 구조의 형성 시에,
(가) 하층 배선 상에, 층간 절연막으로서 제1 절연막을 성막하는 공정과,
(나) 제1 절연막 위에, 상층 배선의 배선간 절연막으로서 제2 절연막과 제3 절연막겸 제1 마스크를 형성하는 제1 마스크 형성층과의 적층막, 및 마스크 형성층으로서 제2 마스크 및 제3 마스크를 각각 형성하는 제2 마스크 형성층 및 제3 마스크 형성층을 순차적으로 성막하는 공정과,
(다) 제3 마스크 형성층을 패터닝하여 배선홈 패턴을 갖는 제3 마스크를 형성하는 공정과,
(라) 제3 마스크를 포함하는 제2 마스크 형성층 상에 접속 구멍 패턴을 갖는 레지스트 마스크를 형성하는 공정과,
(마) 레지스트 마스크를 사용하여 제3 마스크, 제2 마스크 형성층, 및 제3 절연막겸 제1 마스크 형성층을 에칭하고, 또한 제2 절연막을 에칭하여, 접속 구멍을 개구하는 공정과,
(바) 제3 마스크를 이용하여 제2 마스크 형성층을 에칭하여, 배선홈 패턴을 갖는 제2 마스크를 형성함과 함께, 제1 절연막의 도중까지 접속 구멍을 파내려 가는 공정과,
(사) 제2 마스크를 이용하여 제3 절연막겸 제1 마스크 형성층을 에칭하여, 배선홈 패턴을 갖는 제1 마스크를 형성함과 함께, 접속 구멍의 바닥부에 잔존하는 제1 절연막을 에칭하여 접속 구멍을 개구하는 공정과,
(아) 제1 마스크를 이용하여 제2 절연막을 에칭하여, 제2 절연막에 배선홈을 형성하는 공정과,
(자) 제2 및 제3 마스크를 제거하는 공정
을 갖고 제3 절연막겸 제1 마스크 형성층으로서 탄소 함유 산화 실리콘막(SiOC막)을 성막하는 것을 특징으로 한다.
제3 절연막겸 제1 마스크 형성층으로서 SiOC막을 성막하는 것에 의해, 배선간 절연막의 비유전율을 저하시켜, 배선간 용량을 저감시킬 수 있다.
또한, SiOC막 내의 탄소 함유량을 후술의 특정한 범위 내로 규제하는 것에 의해, 더 한층 배선간 용량을 저감시킬 수 있다.
본 발명 방법에서는, 공정 (라)에서 접속 구멍 패턴을 갖는 레지스트 마스크를 형성할 때의 기초층의 단차가, 제3 마스크 형성층의 막두께에 의존하여 작게 억제되기 때문에, 즉 기초층은 거의 평탄하기 때문에, 고정밀도의 접속 구멍 패턴을 갖는 레지스트 마스크를 형성할 수 있다. 이에 의해, 배선홈의 형상 악화없이, 미세 치수의 접속 구멍을 안정적으로 개구할 수 있으므로, 양호한 비아콘탄트 특성을 얻을 수 있다.
또한, 접속 구멍의 패터닝을 행한 후에, 최종적인 배선홈의 패터닝을 행하기 때문에, 상층 배선과 접속 구멍의 마스크얼라인먼트가 간접 정렬이 되지 않는다. 따라서, 얼라인먼트 오차가 작은 다층 배선을 형성할 수 있다.
이상의 설명과 같이, 본 발명 방법을 적용한 듀얼 다마신 프로세스에 의해, 고정밀도로 형성된 배선간 용량이 작은 다층 배선을 갖는 반도체 장치를 높은 수율로 제조할 수 있다.
적합하게는, 본 발명 방법의 공정 (나)에서는, 제3 절연막겸 제1 마스크 형성층으로서 탄소 함유량이 3 원자% 이상 9 원자% 이하인 탄소 함유 산화 실리콘막을 포함하는 무기 절연막을 성막한다.
또한, 공정 (나)에서는, 제3 절연막겸 제1 마스크 형성층으로서 탄소 함유량이 서로 다른 복수층의 탄소 함유 산화 실리콘막이고, 또한 최상층의 탄소 함유 산화 실리콘막으로서 탄소 함유량이 3 원자% 이상 9 원자% 이하인 탄소 함유 산화 실리콘막을 성막하도록 하여도 된다.
본 발명 방법에서는, SiOC막 내의 탄소 함유량을 특정한 범위 내로 규제하여에칭 속도를 높임으로써, 광폭 배선홈에서의 SiOC막의 잔존을 방지할 수 있다.
동일하게, SiOC막 내의 탄소 함유량을 특정한 범위 내로 규제하고 SiC막/SiOC막 또는 SiN막/SiOC막의 에칭 선택비를 1.5 이상으로 설정하는 것에 의해, 개변안에서 발생했던 것 같은 하층 배선의 배선간 절연막의 슬릿형의 파여짐의 발생, 및 상층 배선의 배선홈의 개구부의 모따기 형상의 발생을 방지할 수 있다.
이에 의해, 듀얼 다마신법에 의한 소정의 형상의 배선 구조를 형성할 수 있다.
본 발명 방법에서는, 공정 (가)에서는 제1 절연막으로서 탄소 함유 산화 실리콘막을, 공정 (나)에서는 제2 절연막으로서 유기 절연막을, 각각, 성막한다.
공정 (나)에서는, 상층의 마스크 형성층에 형성한 마스크를 이용하여 반응성 이온 에칭법에 의해 하층의 마스크 형성층을 가공 가능한 재료로, 제1, 제2, 및 제3 마스크 형성층을 성막한다.
예를 들면, 공정 (나)에서는, 제2 마스크 형성층으로서 실리콘 질화막(SiN막), 및 제3 마스크 형성층으로서 실리콘 산화막(SiO2막)을 각각 성막한다.
또한, 상층의 마스크 형성층에 형성한 마스크를 이용하여 반응성 이온 에칭법에 의해 하층의 마스크 형성층을 가공 가능한 재료로, 제2 및 제3 마스크 형성층을 성막하는 한, 제2 및 제3 마스크 형성층의 성막 재료에는 제약은 없고, 제2 마스크 형성층으로서 SiN막을 대신하여 SiC막을 사용하여도 되고, 또한, 제3 마스크 형성층을 SiO2막을 대신하여 비정질 실리콘막으로 하여도 된다.
또한, 공정 (나)에서는, 제3 절연막겸 제1 마스크 형성층, 및 제2 및 제3 마스크 형성층을 광투과성을 갖는 재료로 성막한다.
공정 (라)에서는, 제3 마스크를 포함하는 제2 마스크 형성층 상에 접속 구멍 패턴을 갖는 레지스트 마스크를 형성할 때, 접속 구멍 패턴의 적어도 일부가 제3 마스크의 배선홈 중간 패턴에 중첩되도록, 레지스트 마스크를 형성한다. 이에 의해, 상층 배선과 컨택트 플러그와의 미스얼라인먼트를 방지할 수 있다.
또한, 본 발명 방법에서는, 하층 배선의 형성에 있어서, 기초층 상에 유기 절연막 및 제1 탄소 함유 산화 실리콘막(SiOC막)을 성막하여, 유기 절연막 및 제1 탄소 함유 산화 실리콘막 내에 매립하여 하층 배선을 형성해도 된다.
이에 의해, 하층 배선의 배선간 용량을 저감할 수 있다.
<발명의 실시예>
이하에, 첨부 도면을 참조하여, 실시예에 기초하여 본 발명을 보다 상세히 설명한다. 또한, 이하의 실시예에서 기술한 막종류, 막두께, 성막 방법, 기타 치수 등은, 본 발명의 이해를 용이하게 하기 위한 예시이고, 본 발명은 이들 예시에 한정되는 것이 아니다.
반도체 장치의 제1 실시예
본 실시예는 제1 발명에 따른 반도체 장치의 실시예의 일례이고, 도 1은 본 실시예의 반도체 장치의 구성을 도시하는 단면도이다.
본 실시예의 반도체 장치(30)는, 도 1에 도시한 바와 같이, 하층 Cu 매립 배선(4)과, 하층 Cu 매립 배선(4)의 산화 방지막으로서 성막되어 있는 막두께 50 ㎚의 SiC막(5) 및 막두께 400 ㎚의 SiOC막(6)으로 이루어지는 층간 절연막과, SiC막(5) 및 SiOC막(6)을 관통하는 컨택트 플러그(29)를 개재하여 하층 Cu 매립 배선(4)에 도통하는 상층 Cu 매립 배선(23/24)을 갖고, 컨택트 플러그(29) 및 상층 Cu 매립 배선(23/24)이 듀얼 다마신법에 의해 동일한 매립 공정으로 형성된 배선 구조를 갖는다.
SiOC막(6)은, 탄소 함유량이 약 12 원자%이고, 비유전율이 3.0 정도인 막이다.
하층 Cu 매립 배선(4)은, 기초 절연막(1) 상에 형성된, 유기 절연막, 예를 들면 막두께 200 ㎚의 PAE막(2), 및 막두께 50 ㎚의 SiOC막(28)의 적층막으로 이루어지는 배선간 절연막 내에 형성된 배선홈을 배리어 메탈층(23)을 개재하여 Cu막을 매립하여 형성된, 배선 두께가 250 ㎚의 매립 배선이다. 또한, SiOC막(28)은, 우선, 막두께 150 ㎚ 성막하고, 배선홈에 Cu 매립층을 형성하고, 계속해서 연마하여 형성된 잔류막을 50 ㎚로 설정하여, CuCMP 가공을 행한다.
SiOC막(28)은 탄소 함유량이 약 6 원자%인 SiOC막으로서, 비유전율이 3.5 정도이다. 또한, PAE막(7)은 비유전율이 2.6 정도인 유기 절연막이다. SiC막(5)은, 듀얼 다마신법에 의해 상층 Cu 매립 배선의 형성 중, 하층 Cu 매립 배선(4)을 보호하는 산화 방지막으로서 기능한다.
상층 Cu 매립 배선(24)은, 유기 절연막으로서 막두께 200 ㎚의 PAE막(7)과, 막두께 150 ㎚의 SiOC막(28)의 적층막으로 이루어지는 배선간 절연막 내에 형성된 배선홈에 배리어 메탈층(23)을 개재하여 Cu막을 매립하여 형성된 매립 배선이다.
본 실시예의 반도체 장치(30)에서는, 하층 Cu 매립 배선(23/4) 및 상층 Cu 매립 배선(23/24)의 배선간 절연막이, 종래의 PAE막(2) 또는 PAE막(7)과 SiO2막(비유전율 4.1)의 적층 절연막을 대신하여, PAE막(2) 또는 PAE막(7)과 비유전율 3.5의 SiOC막(28)의 적층 절연막을 이용하고 있기 때문에, 종래의 듀얼 다마신법에 의한 배선 구조를 갖는 반도체 장치에 비교하여, 하층 배선 및 상층 배선의 배선간 용량이 약 5∼10% 정도 저감한다.
본 실시예의 반도체 장치(30)의 배선간 절연막은, 예시한 막종류, 막두께, 제법에 한정되는 것은 아니다. 예를 들면, PAE막(2) 또는 PAE막(7) 상의 SiOC막(28)은, 가공 특성과 배선간 용량의 저감 효과의 관점에서, 탄소 함유량이 3 원자% 이상 9 원자% 이하인 것이 바람직하지만, 탄소 함유량이 6 원자%에 한정되지는 않는다.
반도체 장치의 제조 방법의 제1 실시예
본 실시예는, 본 발명 방법에 따르는 반도체 장치의 제조 방법을 제1 실시예의 반도체 장치의 제조에 적용한 실시예의 일례이다. 도 2의 (a)와 도 2의 (b), 도 3의 (c)와 도 3의 (d), 도 4의 (e)와 도 4의 (f), 및 도 5의 (g)와 도 5의 (h)는, 각각, 본 실시예의 방법에 의해 반도체 장치에 듀얼 다마신법에 의한 배선 구조를 형성할 때의 각 공정의 단면도이다.
우선, 도 2의 (a)에 도시한 바와 같이, 도시 생략된 기판에 퇴적된 기초 절연막(1) 상에, 유기 절연막으로서 예를 들면 막두께 200 ㎚의 PAE막(2), PAE막(2)과, 탄소 함유량이 6 원자%이고 비유전율이 3.5 정도인 탄소 함유 산화 실리콘막(SiOC막)(28)과의 적층막으로 이루어지는 배선간 절연막을 성막하고, 계속해서 배선간 절연막에 배선홈을 형성하고, 계속해서 배선홈에 배리어 메탈막(23)을 개재하여 배선 두께가 250 ㎚의 구리(Cu)막을 매립하여 하층 매립 배선(4)을 형성한다.
SiOC막(28)을 성막할 때에는, 일례로서, 성막 장치로서 평행 평판형 플라즈마 CVD 장치를, 실리콘원으로서 트리메틸 실란을 사용하고, 트리메틸 실란과 산소와의 유량비를 약 1:1로 한다. 또한, 성막 조건으로서, 기판 온도를 350℃, 플라즈마 파워를 300 W, 성막 분위기의 압력을 500 Pa 정도로 각각 설정한다.
이상의 성막 조건에 의해, 탄소 함유량이 6 원자%이고 비유전율이 3.5 정도인 SiOC막(28)을 성막할 수 있다.
또한, SiOC막(28)은, 우선, 막두께 150 ㎚ 성막하고, 배선홈에 Cu 매립층을 형성하고, 계속해서 연마하여 형성된 잔류막을 50 ㎚로 설정하여, CuCMP 가공을 행한다.
계속해서, Cu 배선(4) 상에 산화 방지층으로서 막두께 50 ㎚의 탄화 실리콘(SiC)막(5)을 성막하고, 또한 접속 구멍을 관통시키는 제1 절연막(층간 절연막)으로서 400 ㎚ 두께의 탄소 함유 산화 실리콘(SiOC)막(6)을 성막한다.
SiC막(5) 및 SiOC막(6)을 성막할 때에는, 일례로서, 평행 평판형 플라즈마 CVD 장치를 이용하고, 그 때 실리콘원으로서 사용하는 가스는, 어느 쪽의 막의 성막의 때에도 메틸 실란이다.
또한, 성막 조건으로서, 기판 온도를 300∼400℃, 플라즈마 파워를 150∼350 W, 성막 분위기의 압력을 100∼1000 Pa 정도로 설정한다.
이상의 성막 조건에 의해, 비유전율이 5.0 정도인 SiC막(5), 및 탄소 함유량이 12 원자% 정도로, 비유전율이 3.0의 SiOC막(6)을 성막할 수 있다.
다음으로, SiOC막(6) 상에, 제2 절연막으로서 비유전율 2.6 정도인 유기 폴리머막을 성막한다. 본 실시예에서는, 유기 폴리머막으로서 폴리아릴에테르(PAE)막(7)을 200 ㎚ 성막한다. 유기 폴리머막은, 전구체를 스핀 코팅법에 의해 퇴적한 후, 400℃∼450℃의 경화 처리를 행하여 성막할 수 있다.
PAE막 외에는, BCB막, 폴리이미드막, 비정질 카본막 등을 이용할 수 있다.
계속해서, PAE막(7) 상에, 제3 절연막겸 제1 마스크 형성층으로서, 또한 PAE막(7)의 보호층으로서 기능하는 막두께 150 ㎚의 SiOC막(28)을 성막하고, 또한 제2 마스크 형성층으로서 막두께 100 ㎚의 질화 실리콘(SiN)막(9)을, 및 제3 마스크 형성층으로서 막두께 50 ㎚의 SiO2막(10)을 순차적으로 성막한다. 후술하는 바와 같이, PAE막(7) 및 SiOC막(28)의 적층막은, 상층 배선의 배선간 절연막으로서 기능한다.
계속해서, 배선홈 패턴을 레지스트 패턴으로서 갖는 레지스트 마스크(11)를 SiO2막(10) 상에 형성한다.
제3 절연막겸 제1 마스크 형성층의 SiOC막(28)은, 하층 배선의 배선간 절연막으로서 PAE막(2) 상에 성막한 SiOC막(28)과 같이 비유전율 3.5 정도이고 탄소 함유량이 6 원자%인 SiOC막으로서, 하층 배선의 배선간 절연막의 SiOC막(28)과 같이 성막한다.
제3 마스크 형성층으로서의 SiO2막(10)은, 예를 들면 실리콘원으로서 모노실란(SiH4)을 이용하고, 산화제로서 일산화이질소(N2O) 가스를 이용한 플라즈마 CVD법에 의해 성막할 수 있다.
또한, 제2 마스크 형성층인 SiN막(9)은, SiO2막(10)의 성막과 마찬가지의 플라즈마 CVD 장치에 의해, 예를 들면 실리콘원으로서 모노실란(SiH4)을, 질화제로서 암모니아(NH3) 가스를, 산화제로서 일산화이질소(N2O) 가스를 이용하고, 불활성 가스를 캐리어 가스로 하여 성막할 수 있다.
다음으로, 도 2의 (b)에 도시한 바와 같이, 레지스트 마스크(11) 상에서 드라이 에칭법에 의해, 제3 마스크 형성층인 SiO2막(10)을 에칭하여, 배선홈 중간 패턴(13)을 갖는 제3 마스크(10')를 형성한다.
레지스트 마스크(11)를 이용하여 SiO2막(10)을 에칭할 때에는, 일반적인 마그네트론 방식의 에칭 장치를 이용하여, 예를 들면 에칭 가스로서 옥타플루오로부탄(C4F8), 일산화탄소(CO), 및 아르곤(Ar)을 이용하여, 가스 유량비(C4F8:CO:Ar)를 1:5:20, 바이어스 파워를 1200 W, 기판 온도를 20℃로 설정한다.
이 에칭 조건 하에서는, SiN막에 대하여 10 이상의 에칭 선택비(SiO2/SiN)를얻는 것이 가능하기 때문에, 기초의 제2 마스크 형성층인 SiN막(9)이 에칭되는 것 같은 것은 거의 발생하지 않는다.
SiO2막(10)을 에칭한 후, 예를 들면 산소(O2) 플라즈마를 베이스로 한 애싱 처리와 유기 아민계의 약액 처리를 실시함으로써, 레지스트 마스크(11) 및 에칭 처리 시에 발생한 잔류 부착물을 완전하게 제거한다.
다음으로, 도 3의 (c)에 도시한 바와 같이, 접속 구멍 패턴(14') 중 적어도 일부가, 배선홈 중간 패턴(13)을 구성하는 제3 마스크(10')(SiO2막(10))에 중첩되도록 하여, 잔존하는 SiO2막(10) 및 SiN막(9) 상에, 접속 구멍 패턴(14')을 갖는 레지스트 마스크(12)를 형성한다.
레지스트 마스크(12)의 형성 시에, 배선홈 중간 패턴(13)을 구성하는 SiO2막(10)에 의해 발생한 단차는, 대강 SiO2막(10)의 막두께인 50 ㎚ 정도로 억제되기 때문에, 평탄부에 레지스트 마스크를 형성하는 경우와 거의 동등한 리소그래피 특성으로서, 양호한 접속 구멍의 레지스트 패턴 형상을 얻을 수 있다.
또한, 도포계의 반사 방지막(BARC)을 병용하는 경우라도, 배선홈 중간 패턴(13)의 치수나 소밀 상태에 따라, BARC의 매립 형상의 변동을 미소하게 되도록 억제할 수 있기 때문에, 노광 처리 시의 레지스트 형상 악화나, 치수 변동의 원인이 되는 초점 심도 변동을 저감할 수 있다.
계속해서, 접속 구멍 패턴(14')을 갖는 레지스트 마스크(12)를 이용하여, 드라이 에칭법에 의해, 접속 구멍 형성 영역에 존재하는 제3마스크(10')(SiO2막(10)), 제2 마스크 형성층인 SiN막(9), 및 제1 마스크 형성층인 SiOC막(28)을 에칭하고, 계속해서 잔존하는 SiN막(9)을 제2 마스크(9')로서 PAE막(7)을 에칭하여, 도 3의 (d)에 도시한 바와 같이, SiOC막(6)을 노출시키는 접속 구멍(14)을 개구한다.
잔존하는 SiO2막(10)은, 배선홈 패턴(13')을 갖는 마스크(10')를 구성한다.
또한, 레지스트 마스크(12)는, PAE막(7)을 에칭 가공할 때에, 동시에 제거할 수 있다.
SiO2막(10)으로부터 SiOC막(28)까지 에칭하여 접속 구멍(14)을 개구할 때에는, 일반적인 마그네트론 방식의 에칭 장치를 이용하여, 예를 들면 에칭 가스로서 옥타플루오로부탄(C4F8) 및 아르곤(Ar)을 이용하여, 가스 유량비(C4F8:Ar)를 1:4, 바이어스 파워를 400 W, 기판 온도를 20℃로 설정한다.
본 실시예에서는, 이 에칭 조건 하에서 에칭 선택비(SiO2/SiN 또는 SiOC/SiN)가 1 전후가 되고, 1 스텝으로 3층으로 이루어지는 제1 내지 제3 마스크 형성층을 에칭하여 접속 구멍(14)을 개구하고 있다.
그러나, 이것에 한하지 않고, 레지스트 선택비나 에칭 변환차 등이 문제가 되는 경우에는, 3 스텝 에칭에 의해, 제1 마스크 형성층, 제2 마스크 형성층, 및 제3 마스크 형성층을 순차적으로 에칭하고, 기초 마스크 형성층 또는 기초 절연막에 대하여 선택적으로 대상 마스크 형성층을 순차적으로 에칭해 가도록 하는 것도가능하다.
또한, PAE막(7)의 접속 구멍 개구는, 통상의 고밀도 플라즈마 에칭 장치를 이용하여, 에칭 가스로서 예를 들면 암모니아(NH3)를 이용하여, RF 파워를 150 W, 기판 온도를 20℃로 설정한다.
이 에칭 조건 하에서, 레지스트 마스크(12)의 에칭 레이트는 PAE막(7)의 그것과 거의 동등하기 때문에, PAE막(7)의 개구 중에 레지스트 마스크(12)는 두께가 감소해 가지만, 제2 마스크(9')(SiN막(9))가 에칭 마스크로서 기능하여, 양호한 접속 구멍의 개구 형상을 얻을 수 있다.
덧붙여서, PAE막(7)의 에칭 조건 하에서, SiN막, SiO2막, 및 SiOC막에 대한 에칭 선택비는 100 이상이 된다.
다음으로, 도 4의 (e)에 도시한 바와 같이, 배선홈 패턴(13')을 갖는 제3 마스크(10')(SiO2막(10))를 이용하여, 드라이 에칭법에 의해, SiN막(9)을 에칭하여 배선홈 패턴(15)을 갖는 제2 마스크(9')를 SiOC막(28) 상에 형성한다.
SiN막(9)의 에칭에서는, 예를 들면 일반적인 마그네트론 방식의 에칭 장치를 사용하여, 예를 들면 에칭 가스로서 디플루오로메탄(CH2F2), 산소(O2), 및 아르곤(Ar)을 이용하여, 가스 유량비(CH2F2:O2:Ar)를 2:1:5, 및 바이어스 파워를 100 W로 설정한다.
이 에칭 조건 하에서, SiO2막에 대한 에칭 선택비(SiN/SiO2)가 3 정도가 되기 때문에, 제3 마스크 형성층인 SiO2막(10)의 막두께가 50 ㎚ 정도이면, 제2 마스크 형성층인 막두께 100 ㎚의 SiN막(9)을 에칭할 때, SiO2막(10)의 두께 감소에 대하여 충분한 여유를 갖고 배선홈 패턴(15)을 개구할 수 있다.
또한, 제3 마스크(10')를 이용한 제2 마스크 형성층의 SiN막(9)의 에칭 공정에서는, 접속 구멍(14)의 바닥부에 노출하는 SiOC막(6)이 도중까지 에칭되어, 접속 구멍(14)을 파내려 간 접속 구멍(16)을 개구시킬 수 있다.
이 에칭 조건 하의 SiOC막에 대한 에칭 선택비(SiN/SiN)는 대략 1 미만으로 할 수 있기 때문에, 100 ㎚ 두께의 SiN막(9)을 에칭하는 경우, 필요한 오버 에칭량을 포함해서 접속 구멍(16)은 SiOC막(6) 내에 150∼200 ㎚의 깊이까지 파내려 가게 된다.
다음으로, 제1 마스크(28')(SiOC막(28))를 마스크로 하여, SiOC막(6)의 하부층을 에칭하여, 도 4의 (f)에 도시한 바와 같이, SiC막(5)을 노출시키는 접속 구멍(17)을 개구한다.
이 때, 배선홈 패턴(15)이 형성된 제2 마스크(9')(SiN막(9))를 이용하여, 배선홈 영역에 잔존하는 SiOC막(28)을 동시에 제거하여 배선홈 패턴의 개구부(18)를 갖는 제3 마스크(28')(SiOC막(28))을 형성한다.
이 에칭은, 예를 들면 일반적인 마그네트론 방식의 에칭 장치를 사용하여, 예를 들면 에칭 가스로서의 옥타플루오로시클로펜텐(C5F8), 일산화탄소(CO), 아르곤(Ar), 및 산소(O2)를 이용하여, 가스 유량비(C5F8:CO:Ar:O2)를 1:10:5:1, 바이어스 파워를 1600 W, 및 기판 온도를 20℃로 설정한다.
이 에칭 조건 하에서, SiN막에 대한 10 이상의 에칭 선택비(SiOC/SiN)를 얻는 것이 가능하기 때문에, 접속 구멍 바닥부에 남는 막두께 200∼250 ㎚의 SiOC막(6)을 에칭할 때, 제2 마스크의 SiN막(9)의 막두께가 100 ㎚이면, SiN막(9)의 두께 감소에 대하여 충분히 여유를 갖고 배선홈 상측의 넓어짐이나 모따기를 억제한 양호한 개구 형상을 얻을 수 있다.
또한, 배선홈 영역에 잔존하는 저 탄소 SiOC막(28)은, 넓은 개구부에서도, 급격한 에칭량 저하를 초래하지 않도록, 탄소 함유량이 6 원자% 정도로 조정되어 있기 때문에, 개변안과 같이, 광폭 개구 패턴에서의 에칭 잔류물을 발생시키지도 않는다.
계속해서, 도 5의 (g)에 도시한 바와 같이, 제3 마스크(28')(SiOC막(28))을 사용하여 개구부(18)의 바닥부에 잔존하는 PAE막(7)을 에칭하여, 배선홈(20)을 SiOC막(6) 상에 개구한다. 동시에 접속 구멍(17)의 바닥부에 있는 SiC막(5)을 에칭하는 것에 의해, 접속 구멍(17')을 Cu 매립층(4)에 연통시킨 소정의 듀얼 다마신 가공을 완료할 수 있다.
또한, SiOC막(28) 상에 잔존하는 SiN막(9)은, 접속 구멍(17) 바닥부의 SiC막(5)을 에칭하는 과정에서 제거된다.
이 때, 접속 구멍(17')과 하층 배선(4)이 오정렬을 일으킨 부분에서는 SiOC막(28)이, 도 5의 (g)의 "A"로 도시한 바와 같이, 노출되지만, SiOC막(28)의 탄소 함유량이 6 원자% 정도로 조정되어 있기 때문에, 에칭 선택비(SiC/SiOC 또는SiN/SiOC)를 2 정도까지 확보할 수 있는 것에 의해, 개변안과 같은 슬릿형의 현저한 파여짐이 발생하지는 않는다.
또한, 마찬가지의 이유에 의해, 제2 마스크(9')(SiN막(9))의 밑에 잔존하는 SiOC막(28)이라도, 배선 패턴의 개구부(18)의 모따기의 발생도 없어서, 양호한 개구 형상을 얻을 수 있다.
배선홈(20)을 개구하는 PAE막(7)의 에칭은, 통상의 고밀도 플라즈마 에칭 장치를 사용하고, 에칭 가스에는 예를 들면 암모니아(NH3)를 이용하여, RF 파워를 150 W, 및 기판 온도를 20℃로 설정한다.
이 에칭 조건 하에서, SiOC막(28)에 대한 에칭 선택비는, 100 이상으로 되기 때문에, 깊이 변동 없이, 제어성 양호하게 배선홈의 개구를 행할 수 있다.
접속 구멍(17)의 바닥부에 있는 SiC막(5)의 에칭에서는, 예를 들면 일반적인 마그네트론 방식의 에칭 장치에서, 예를 들면 에칭 가스로서 디플루오로메탄(CH2F2), 산소(O2), 및 아르곤(Ar)을 이용하여, 가스 유량비(CH2F2:O2:Ar)를 2:1:5, 바이어스 파워를 100 W로 설정한다.
단, 상기 에칭 조건으로서는 SiOC막(6)에 대한 선택비는 1 전후이기 때문에, 배선홈(20)의 바닥부의 SiOC막(6)의 막 파여짐이 문제가 되면, PAE막(7)에의 배선홈 개구 전에, SiC막(5)의 에칭을 행하는 것도 할 수 있다.
적합한 약액을 이용한 후처리, 및 RF 스퍼터링 처리에 의해, 배선홈(20)나 접속 구멍(17)의 측벽에 잔류하는 에칭 부착물을 제거하여, 접속 구멍(17') 바닥부의 Cu 변질층을 정상의 Cu 층으로 전화한 후, 도 5의 (h)에 도시한 바와 같이, 예를 들면 배리어 메탈로서 Ta막(23)을 스퍼터링법에 의해 성막하고, Cu막(24)을 전해 도금법 혹은 스퍼터링법에 의해 퇴적하여, 접속 구멍(17')과 배선홈(20)에의 도전막의 매립을 동시에 행한다.
또한, 퇴적한 Ta막(23), Cu막(24) 중, 배선 패턴으로서 불필요한 부분을 화학 기계 연마(CMP)법에 의해 제거하는 것에 의해, 도 1에 도시하는 듀얼 다마신 구조의 다층 배선 구조를 형성할 수 있다.
본 실시예에서는, 최종적인 상층 배선의 막두께를 예를 들면 250 ㎚ 정도로 되도록 조정한다. 또한, 하층 배선 패턴과 마찬가지로, 산화 방지층으로서 예를 들면 SiC막(27)을 듀얼 다마신 배선(18) 상에 성막한다.
본 실시예에서는, SiOC막(28) 내의 탄소 함유량을 6 원자%로 규제하는 것에 의해, 도 4의 (f)에 도시하는 개구부(18)의 개구 시에, 에칭 속도를 높여 광폭 배선홈에서의 SiOC막(28)의 잔존을 방지할 수 있다. 또한, SiOC막(28) 내의 탄소 함유량을 6 원자%로 규제하는 것에 의해, SiC막/SiOC막 또는 SiN막/SiOC막의 에칭 선택비를 1.5 이상으로 유지할 수 있으므로, 도 5의 (g)의 접속 구멍(17)의 개구 시에, 개변안에서 발생했던 것 같은 하층 배선(4)의 배선간 절연막의 슬릿형의 파여짐의 발생, 및 상층 배선의 배선홈(20)의 개구부의 모따기 형상의 발생을 방지할 수 있다. 따라서, 소정의 형상의 배선 구조를 듀얼 다마신법에 의해 용이하게 형성할 수 있다.
또한, 종래의 SiO2막(비유전율 4.1)을 SiOC막(28)으로 바꿔, SiOC막(28) 내의 탄소 함유량을 6 원자%로 규제하고 SiOC막(28)의 비유전율을 3.5까지 저유전율화하는 것에 의해, PAE막(7)과 SiOC막(28)의 적층막으로 이루어지는 배선간 절연막의 비유전율을 저감하고 있기 때문에, 종래의 듀얼 다마신법에 의한 배선 구조에 비교하여, 하층 배선 및 상층 배선의 배선간 용량을 약 5∼10% 정도 저감할 수 있다.
본 공정을 거쳐 형성된 듀얼 다마신 구조의 다층 배선은, 접속 구멍 패턴을 갖는 레지스트 마스크(12)를 형성할 때, 기초층의 단차가 잔존 SiO2막(10)의 막두께 50 ㎚ 정도로 억제되기 때문에, 고정밀도의 접속 구멍 패턴을 갖는 레지스트 마스크를 형성할 수 있다. 고정밀도의 접속 구멍 패턴을 갖는 레지스트 마스크를 사용하는 것에 의해, 미세 치수의 접속 구멍 개구를 배선홈의 형상 악화없이 안정적으로 형성할 수 있다.
이에 의해, 양호한 비아콘탄트 특성을 얻을 수 있다.
또한, 본 실시예에서 기술한 절연막은, 예시한 막종류, 막두께, 제법에 한정되지는 않는다. 예를 들면, PAE막(2) 또는 PAE막(7) 상에 보호층 및 제3 절연막겸 제1 마스크 형성층으로서 퇴적한 SiOC막(28)은, 가공 특성과 배선간 용량의 저감 효과의 관점에서, 탄소 함유량이 3 원자% 이상 9 원자% 이하인 것이 바람직하지만, 탄소 함유량이 6 원자%에 한정되지는 않는다.
또한, SiOC막(28)의 성막 방법은, 평행 평판형 플라즈마 CVD 장치를 사용한플라즈마 CVD법에는 한정되지 않고, 고밀도 플라즈마 CVD법, 스핀 코팅법에 의해 퇴적해도 된다.
반도체 장치의 제2 실시예
본 실시예는 제2 발명에 따른 반도체 장치의 실시예의 일례이고, 도 6은 본 실시예의 반도체 장치의 구성을 도시하는 단면도이다. 도 6에 도시하는 부위중 도 1과 동일한 것에는 동일한 부호를 붙이고 있다.
본 실시예의 반도체 장치(40)는, 도 6에 도시한 바와 같이, 배선간 절연막의 구성을 제외하고, 제1 실시예의 반도체 장치(30)와 동일한 구성을 구비하고 있다. 즉, 본 실시예의 반도체 장치(40)는, 하층 Cu 매립 배선(4)과, 하층 Cu 매립 배선(4)의 산화 방지막으로서 성막되어 있는 막두께 50 ㎚의 SiC막(5) 및 막두께 400 ㎚의 SiOC막(6)으로 이루어지는 층간 절연막과, SiC막(5) 및 SiOC막(6)을 관통하는 컨택트 플러그(29)를 개재하여 하층 Cu 매립 배선(4)에 도통하는 상층 Cu 매립 배선(23/24)을 갖고, 컨택트 플러그(29) 및 상층 Cu 매립 배선(23/24)이 듀얼 다마신법에 의해 동일한 매립 공정으로 형성된 배선 구조를 갖는다.
SiOC막(6)은, 탄소 함유량이 약 12 원자%이고, 비유전율이 3.0 정도인 막이다.
본 실시예에서는, 하층 Cu 매립 배선(4)은, 기초 절연막(1) 상에 형성된, 유기 절연막, 예를 들면 막두께 200 ㎚의 PAE막(2), 막두께 20 ㎚의 SiOC막(3), 및 막두께 30 ㎚의 SiOC막(28)의 적층 절연막 내에 형성된 배선홈을 배리어 메탈층(23)을 개재하여 Cu막을 매립하여 형성된, 배선 두께가 250 ㎚의 매립 배선이다.
SiOC막(3)은, 탄소 함유량이 약 12 원자%이고, 비유전율이 약 3.0인 SiOC막이고, 한편, SiOC막(28)은, 탄소 함유량이 약 6 원자%이고, 비유전율이 3.5 정도인 SiOC막이다. 또한, SiOC막(28)은, SiOC막(3) 상에 막두께 130 ㎚ 성막하고, 배선홈에 Cu막을 매립한 후, 형성된 잔류막을 30 ㎚이 되도록 설정하여, CuCMP 가공을 행한다. 이것은, 후술의 상층 Cu 매립 배선의 배선간 절연막에 대해서도 마찬가지다.
또한, PAE막(2)은 비유전율이 2.6 정도인 유기 절연막이다. 도 1 중, 참조 부호 5는 듀얼 다마신법에 의한 상층 Cu 매립 배선의 형성 중, 하층 Cu 매립 배선(4)을 보호하는 막두께 50 ㎚의 산화 방지막이다.
상층 Cu 매립 배선(24)은, 막두께 200 ㎚의 PAE막(7), 막두께 20 ㎚의 SiOC막(8), 및 막두께 30 ㎚의 SiOC막(28)의 적층막으로 이루어지는 배선간 절연막 내에 형성된 배선홈을 배리어 메탈층(23)을 개재하여 Cu막을 매립하여 형성된 매립 배선이다.
SiOC막(8)은 탄소 함유량이 약 12 원자%이고, 비유전율이 약 3.0의 SiOC막이다. 또한, PAE막(7)은 비유전율이 2.6 정도인 유기 절연막이다.
본 실시예의 반도체 장치(40)에서는, 하층 Cu 매립 배선(23/4) 및 상층 Cu 매립 배선(23/24)의 배선간 절연막이, 종래의 PAE막(2) 또는 PAE막(7)과 SiO2막(비유전율 4.1)과의 적층 절연막을 대신하여, PAE막(2) 또는 PAE막(7), 비유전율 3.5의 SiOC막(8), 및 비유전율 3.0의 SiOC막(28)의 적층 절연막을 이용하고 있기 때문에, 종래의 듀얼 다마신법에 의한 배선 구조에 비교하여 하층 배선 및 상층 배선의 배선간 용량이 약 8∼13% 정도 저감하는 것이 가능해지고, 제1 실시예의 반도체 장치에 비교하여, 더욱, 배선간 용량을 저감할 수 있다.
제2 실시예의 반도체 장치(40)의 배선간 절연막은, 예시한 막종류, 막두께, 제법에 한정되지는 않는다. 예를 들면, PAE막(2) 또는 PAE막(7) 상에 퇴적한 SiOC막(28)은, 가공 특성과 배선간 용량의 저감 효과의 관점에서, 탄소 함유량이 3 원자% 이상 9 원자% 이하인 것이 바람직하지만, 탄소 함유량이 6 원자%에 한정되지는 않는다. 또한, 마찬가지로, SiOC막(8)의 탄소 함유량도 12 원자%에 한정되는 것이 아니다.
또한, 이하의 기재는, 제1 실시예 및 2의 반도체 장치의 쌍방에 관한 것이다.
제1 실시예 및 2의 반도체 장치(30, 40)에서는, Cu막의 산화 방지층으로서 SiC막(5, 27)을 형성하고 있지만, SiC막에 한하지 않고, CVD법에 의해 성막한 SiN막이라도 되고, 또한 SiC막 내에 질소(N2)나 수소(H) 등의 경원소가 함유한 막이나 이들의 적층 구조를 이용하는 것도 가능하다.
접속 구멍부의 층간 절연막이 되는 SiOC막(6)은, SiOC막 대신에, 예를 들면 CVD법에 의해 성막된 SiOF 막이나 SiO2막, 혹은 스핀 코팅법에 의해 형성되는 MSQ 막이나 HSQ 막이어도 된다.
상층 Cu 매립 배선(23/24)의 배선간 절연막이 되는 PAE막(7)은, PAE막을 대신하여, 폴리아릴렌에테르막, 비정질 카본막, 폴리테트라트라플로로에틸렌막의 적용이 가능하다. 또한, 키셀로겔막, 다공질 구조를 갖는 MSQ 막이나 유기 폴리머 등을 이용하여도 되고, 이들을 조합한 적층막이어도 된다.
반도체 장치의 제조 방법의 제2 실시예
본 실시예는, 본 발명 방법에 따르는 반도체 장치의 제조 방법을 제2 실시예의 반도체 장치의 제조에 적용한 실시예의 일례이다. 도 7의 (a)와 도 7의 (b), 도 8의 (c)와 도 8의 (d), 도 9의 (e)와 도 9의 (f), 및 도 10의 (g)와 도 10의 (h)는, 각각, 본 실시예의 방법으로 듀얼 다마신법에 의해 배선 구조를 형성할 때의 각 공정의 단면도이다.
제1 실시예과 같이, 도 7의 (a)에 도시한 바와 같이, 도시 생략된 기판에 퇴적된 기초 절연막(1) 상에, 유기 절연막으로서 예를 들면 PAE막(2)과, 탄소 함유량이 약 12 원자%인 SiOC막(3)과, 탄소 함유량이 약 6 원자%인 SiOC막(28)과로 이루어지는 적층막을 배선간 절연막으로 하여, 배선 두께 250 ㎚의 구리(Cu)막의 매립 배선(4)을 형성한다.
SiOC막(3) 및 SiOC막(28)을 성막할 때에는, 성막 장치로서 평행 평판형 플라즈마 CVD 장치를, 실리콘원으로서 트리메틸 실란을 사용하여, SiOC막(3)의 성막 시에는 트리메틸 실란과 산소와의 유량비를 약 2:1로 하고, SiOC막(28)의 성막 시에는 트리메틸 실란과 산소와의 유량비를 약 1:1로 한다. 또한, 성막 조건으로서, 기판 온도를 350℃, 플라즈마 파워를 300 W, 성막 분위기의 압력을 500 Pa 정도로각각 설정한다.
이상의 성막 조건에 의해, 비유전율이 각각 3.0 정도 및 3.5 정도인 SiOC막(8) 및 SiOC막(28)을 성막할 수 있다.
또한, SiOC막(28)은, 우선, SiOC막(3) 상에, 막두께 130 ㎚ 성막하고, 배선홈에 Cu막을 매립한 후, 형성된 잔류막을 30 ㎚이 되도록 설정하여, CuCMP 가공을 행한다.
계속해서, 제1 실시예과 같이 하여, Cu 배선(4) 상에 산화 방지층으로서 막두께 50 ㎚의 탄화 실리콘(SiC)막(5), 400 ㎚ 두께의 탄소 함유 산화 실리콘(SiOC)막(6), 및 유기 폴리머로서 비유전율이 2.6 정도이고, 막두께가 200 ㎚인 폴리아릴에테르(PAE)막(7)을 성막한다.
다음으로, 본 실시예에서는, PAE막(7) 상에, 탄소 함유량이 12 원자%이고 막두께가 20 ㎚인 SiOC막(8) 및 탄소 함유량이 6 원자%이고 막두께가 130 ㎚인 SiOC막(28)의 적층막을 성막하여, PAE막(7)의 보호층 및 제3 절연막겸 제1 마스크 형성층으로서 기능시킨다.
계속해서, 제2 마스크 형성층으로서 예를 들면 막두께 100 ㎚의 질화 실리콘(SiN)막(9), 및 제3 마스크 형성층으로서 막두께 50 ㎚의 산화 실리콘(SiO2)막(10)을 순차적으로 성막한다.
계속해서, 배선홈 패턴을 레지스트 패턴으로서 갖는 레지스트 마스크(11)를 SiO2막(10) 상에 형성한다.
제3 절연막겸 제1 마스크 형성층이 되는 SiOC막(8) 및 SiOC막(28)을 성막할 때에는, 하층 배선 층간의 PAE막(2) 상에 성막한 SiOC막(3) 및 SiOC막(28)과 각각 마찬가지로 하여 성막하는 것에 의해, 비유전율이 각각 3.0 및 3.5 정도인 SiOC막(3) 및 SiOC막(28)을 성막할 수 있다.
제3 절연막겸 제3 마스크 형성층이 되는 SiO2막(10)은, 제1 실시예과 같이, 예를 들면 실리콘원으로서 모노실란(SiH4)을 이용하고, 산화제로서 일산화이질소(N2O) 가스를 이용한 플라즈마 CVD법에 의해 성막할 수 있다.
또한, 제2 마스크 형성층이 되는 SiN막(9)은, 제1 실시예과 같이, SiO2막(10)의 성막과 마찬가지의 플라즈마 CVD 장치에 의해, 예를 들면 실리콘원으로서 모노실란(SiH4)을, 질화제로서 암모니아(NH3) 가스를, 산화제로서 일산화이질소(N2O) 가스를 이용하고, 불활성 가스를 캐리어 가스로 하여 성막할 수 있다.
다음으로, 도 7의 (b)에 도시한 바와 같이, 레지스트 마스크(11) 상에서 드라이 에칭법에 의해, SiO2막(10)을 에칭하여, 배선홈 중간 패턴(13)을 갖는 제3 마스크(10')를 형성한다.
레지스트 마스크(11)를 이용하여 SiO2막(10)을 에칭할 때에는, 제1 실시예과 같이, 일반적인 마그네트론 방식의 에칭 장치를 이용하여, 예를 들면 에칭 가스로서 옥타플루오로부탄(C4F8), 일산화탄소(CO), 및 아르곤(Ar)을 이용하여, 가스 유량비(C4F8:CO:Ar)를 1:5:20, 바이어스 파워를 1200 W, 기판 온도를 20℃로 설정한다.
이 에칭 조건 하에서는, SiN막에 대하여 10 이상의 에칭 선택비(SiO2/SiN)를 얻는 것이 가능하기 때문에, 기초의 제2 마스크 형성층인 SiN막(9)이 에칭되는 것 같은 것은 거의 발생하지 않는다.
SiO2막(10)을 에칭한 후, 예를 들면 산소(O2) 플라즈마를 베이스로 한 애싱 처리와 유기 아민계의 약액 처리를 실시함으로써, 레지스트 마스크(11) 및 에칭 처리 시에 발생한 잔류 부착물을 완전하게 제거한다.
다음으로, 도 8의 (c)에 도시한 바와 같이, 제1 실시예과 같이, 접속 구멍 패턴의 적어도 일부가, 배선홈 중간 패턴(13)을 구성하는 제3 마스크(10')(SiO2막(10))에 중첩되도록 하여, 잔존하는 SiO2막(10) 및 SiN막(9) 상에, 접속 구멍 패턴(14')을 갖는 레지스트 마스크(12)를 형성한다.
레지스트 마스크(12)의 형성 시에, 배선홈 중간 패턴(13)을 구성하는 SiO2막(10)에 의해 발생한 단차는, 대강 SiO2막(10)의 막두께인 50 ㎚ 정도로 억제되기 때문에, 평탄부에 레지스트 마스크를 형성하는 경우와 거의 동등한 리소그래피 특성으로서, 양호한 접속 구멍의 레지스트 패턴 형상을 얻을 수 있다.
또한, 도포계의 반사 방지막(BARC)을 병용하는 경우라도, 배선홈 패턴(13)의 치수나 소밀 상태에 따라, BARC의 매립 형상의 변동을 미소하게 되도록 억제할 수 있기 때문에, 노광 처리 시의 레지스트 형상 악화나, 치수 변동의 원인이 되는 초점 심도 변동을 저감할 수 있다.
계속해서, 접속 구멍 패턴(14')을 갖는 레지스트 마스크(12)를 이용하여, 드라이 에칭법에 의해, 접속 구멍 형성 영역에 존재하는 제3 마스크(10')(SiO2막(10)), 제2 마스크 형성층인 SiN막(9), 및 제1 마스크 형성층인 SiOC막(28) 및 SiOC막(8)의 적층막을 에칭한다. 계속해서, 잔존하는 SiN막(9)을 제2 마스크로 하여 PAE막(7)을 에칭하여, 도 8의 (d)에 도시한 바와 같이, SiOC막(6)을 노출시키는 접속 구멍(14)을 개구한다.
또한, 레지스트 마스크(12)는, PAE막(7)을 에칭 가공할 때에, 동시에 제거할 수 있다.
잔존하는 SiO2막(10)은, 배선홈 패턴(13')을 구성하는 제3 마스크(10')를 형성하고, 또한, 에칭된 SiN막(9)은, 접속 구멍 패턴을 갖는 제2 마스크(9')를 구성한다.
SiO2막(10)으로부터 SiOC막(28, 8)까지 에칭하여 접속 구멍(14)을 개구할 때에는, 일반적인 마그네트론 방식의 에칭 장치를 이용하여, 예를 들면 에칭 가스로서 옥타플루오로부탄(C4F8) 및 아르곤(Ar)을 이용하여, 가스 유량비(C4F8:Ar)를 1:4, 바이어스 파워를 400 W, 기판 온도를 20℃로 설정한다.
본 실시예에서는, 이 에칭 조건 하에서 에칭 선택비(SiO2/SiN 또는 SiOC/SiN)가 1 전후가 되고, 1 스텝으로 3층으로 이루어지는 제1 내지 제3 마스크형성층을 에칭하여 접속 구멍(14)을 개구하고 있다.
그러나, 이것에 한하지 않고, 레지스트 선택비나 에칭 변환 차 등이 문제가 되는 경우에는, 3 스텝 에칭에 의해 제1 마스크 형성층, 제2 마스크 형성층, 및 제3 마스크 형성층을 순차적으로 에칭하고, 기초 마스크 형성층 또는 기초 절연막에 대하여 선택적으로 대상 마스크 형성층을 순차적으로 에칭해 가도록 하는 것도 가능하다.
또한, PAE막(7)의 접속 구멍 개구는, 제1 실시예과 같이, 통상의 고밀도 플라즈마 에칭 장치를 이용하여, 에칭 가스로서 예를 들면 암모니아(NH3)를 이용하여, RF 파워를 150 W, 기판 온도를 20℃로 설정한다.
이 에칭 조건 하에서, 레지스트 마스크(12)의 에칭 레이트는 PAE막(7)의 그것과 거의 동등하기 때문에, PAE막(7)의 개구 중에 레지스트 마스크(12)는 두께가 감소해 가지만, 제2 마스크인 SiN막(9)이 에칭 마스크로서 기능하여, 양호한 접속 구멍의 개구 형상을 얻을 수 있다.
덧붙여서, PAE막(7)의 에칭 조건 하에서, SiN막, SiO2막, 및 SiOC막에 대한 에칭 선택비는 100 이상으로 된다.
다음으로, 도 9의 (e)에 도시한 바와 같이, 제1 실시예과 같이, 배선홈 패턴(13')을 갖는 제3 마스크(10')(SiO2막(10))을 이용하여, 드라이 에칭법에 의해, SiN막(9)을 에칭하여 배선홈 패턴(15)을 갖는 제2 마스크(9')를 형성한다.
SiN막(9)의 에칭에서는, 예를 들면 일반적인 마그네트론 방식의 에칭 장치를사용하여, 예를 들면 에칭 가스로서 디플루오로메탄(CH2F2), 산소(O2), 및 아르곤(Ar)을 이용하여, 가스 유량비(CH2F2:O2:Ar)를 2:1:5, 및 바이어스 파워를 100 W로 설정한다.
이 에칭 조건 하에서, SiO2막에 대한 에칭 선택비(SiN/SiO2)가 3 정도가 되기 때문에, 제3 마스크 형성층인 SiO2막(10)의 막두께가 50 ㎚ 정도이면, 제2 마스크 형성층인 막두께 100 ㎚의 SiN막(9)을 에칭할 때, SiO2막(10)의 두께 감소에 대하여 충분한 여유를 갖고 배선홈 패턴(15)을 개구할 수 있다.
또한, 제3 마스크(10')(SiO2막(10))을 이용한, 제2 마스크 형성층의 SiN막(9)의 에칭 공정에서는, 접속 구멍(14)의 바닥부에 노출하는 SiOC막(6)이 도중까지 에칭되어, 접속 구멍(14)을 파내려 간 접속 구멍(16)을 개구시킬 수 있다.
이 에칭 조건하의 SiOC막에 대한 에칭 선택비(SiN/SiN)는 대략 1 미만으로 할 수 있기 때문에, 100 ㎚ 두께의 SiN막(9)을 에칭하는 경우, 필요한 오버 에칭량을 포함해서 접속 구멍(16)은 SiOC막(6) 내에 1㎚의 깊이까지 파내려 가게 된다.
다음으로, 제1 마스크(28')(SiOC막(28))를 마스크로 하여, SiOC막(6)의 하부층을 에칭하여, 도 9의 (f)에 도시한 바와 같이, SiC막(5)을 노출시키는 접속 구멍(17)을 개구한다.
이 때, 배선홈 패턴(15)이 형성된 제2 마스크(9')(SiN막(9))를 이용하여, 배선홈 영역에 잔존하는 제1 마스크(28')(SiOC막(28)) 및 SiOC막(8)을 동시에 제거하여 개구부(18)를 형성한다.
이 에칭은, 예를 들면 일반적인 마그네트론 방식의 에칭 장치를 사용하여, 예를 들면 에칭 가스로서의 옥타플루오로시클로펜텐(C5F8), 일산화탄소(CO), 아르곤(Ar), 및 산소(O2)를 이용하여, 가스 유량비(C5F8:CO:Ar:O2)를 1:10:5:1, 바이어스 파워를 1600 W, 및 기판 온도를 20℃로 설정한다.
이 에칭 조건 하에서, SiN막에 대한 10 이상의 에칭 선택비(SiOC/SiN)를 얻는 것이 가능하기 때문에, 접속 구멍 바닥부에 남는 막두께 200∼250 ㎚의 SiOC막(6)을 에칭할 때, 제2 마스크(9')(SiN막(9))의 막두께가 100 ㎚ 있으면, SiN막(9)의 두께 감소에 대하여 충분히 여유를 갖고 배선홈 상측의 넓어짐이나 모따기를 억제한 양호한 개구 형상을 얻을 수 있다.
또한, 배선홈 영역에 잔존하는 저 탄소 함유량의 SiOC막(28)은, 실험예1로 설명한 바와 같이, 넓은 개구부에서도, 급격한 에칭량 저하를 초래하지 않도록, 탄소 함유량이 6 원자% 정도로 조정되어 있기 때문에, 개변안과 같이, 광폭 개구 패턴에서의 에칭 잔류물을 발생시키지도 않는다.
또한, 만일 이 공정에서, SiOC막(8)이 다소 잔존해도, 이어서 행하는, 접속 구멍(17) 바닥부의 SiC막(5)의 개구, 및 제2 마스크(9')(SiN막(9))에 의한 PAE막(7)의 개구 시에 제거할 수 있다.
계속해서, 도 10의 (g)에 도시한 바와 같이, 제2 마스크(9')(SiN막(9))를 사용하여, 개구부(18)의 바닥부에 잔존하는 PAE막(7)을 에칭하여, 배선홈(20)을 형성함과 함께 접속 구멍(17) 바닥부에 있는 SiC막(5)을 에칭하는 것에 의해, 접속 구멍(17)을 Cu 매립층(4)에 연통시키고 접속 구멍(17')으로 하여, 소정의 듀얼 다마신 가공을 완료할 수 있다.
또한, SiOC막(28) 상에 잔존하는 SiN막(9)은, 접속 구멍(17) 바닥부의 SiC막(5)을 에칭하는 과정에서 제거된다.
이 때, 접속 구멍(17')과 하층 배선(4)이 오정렬을 일으킨 부분의 SiC막(5)의 바로 아래에는 SiOC막(28)이, 도 10의 (g)의 A에 도시한 바와 같이, 노출되지만, 탄소 함유량이 6 원자% 정도로 조정되어 있기 때문에, 에칭 선택비(SiC/SiOC 또는 SiN/SiOC)를 2 정도까지 확보할 수 있는 것에 의해, 도 10의 (g)에서 A로 도시한 바와 같이, 다소의 파여짐이 발생하지만, 개변안과 같이 슬릿 형상으로 현저한 파여짐이 발생하지는 않는다.
또한, 마찬가지의 이유에 의해, 제2 마스크(9')(SiN막(9))의 밑에 잔존하는 저 탄소 SiOC막(28)에서는, 개변안과 같이 배선 패턴의 개구부의 모따기의 발생도 없어서, 양호한 개구 형상을 얻을 수 있다.
배선홈(20)을 개구하는 PAE막(7)의 에칭은, 제1 실시예과 같이, 통상의 고밀도 플라즈마 에칭 장치를 사용하고, 에칭 가스에는 예를 들면 암모니아(NH3)를 이용하여, RF 파워를 150 W, 및 기판 온도를 20℃로 설정한다.
이 에칭 조건 하에서, SiOC막(28)에 대한 에칭 선택비는, 100 이상으로 되기 때문에, 깊이 변동 없이, 제어성 양호하게 배선홈의 개구를 행할 수 있다.
접속 구멍(17)의 바닥부에 있는 SiC막(5)의 에칭은, 제1 실시예과 같이, 예를 들면 일반적인 마그네트론 방식의 에칭 장치에서, 예를 들면 에칭 가스로서 디플루오로메탄(CH2F2), 산소(O2), 및 아르곤(Ar)을 이용하여, 가스 유량비(CH2F2:O2:Ar)를 2:1:5, 바이어스 파워를 100 W로 설정한다.
단, 상기 에칭 조건으로서는 SiOC막(6)에 대한 선택비는 1 전후이기 때문에, 배선홈(20)의 바닥부의 SiOC막(6)의 막 파여짐이 문제가 되면, PAE막(7)에의 배선홈 개구 전에, SiC막(5)의 에칭을 행하는 것도 할 수 있다.
적합한 약액을 이용한 후처리, 및 RF 스퍼터링 처리에 의해, 배선홈(20)나 접속 구멍(17)의 측벽에 잔류하는 에칭 부착물을 제거하여, 접속 구멍(17) 바닥부의 Cu 변질층을 정상의 Cu 층으로 전화한 후, 도 10의 (h)에 도시한 바와 같이, 예를 들면 배리어 메탈로서 Ta막(23)을 스퍼터링법에 의해 성막하고, Cu막(24)을 전해 도금법 혹은 스퍼터링법에 의해 퇴적하여, 배선홈(20)과 접속 구멍(17')에의 도전막의 매립을 동시에 행한다.
또한, 퇴적한 Ta막(23), Cu막(24) 중, 배선 패턴으로서 불필요한 부분을 화학 기계 연마(CMP)법에 의해 제거하는 것에 의해, 도 6에 도시한 바와 같이, 듀얼 다마신 구조의 다층 배선 구조를 형성할 수 있다.
본 실시예에서는, 최종적인 상층 배선의 막두께를 예를 들면 250 ㎚ 정도로 되도록 조정한다. 이에 의해, PAE막(7)의 보호층인 SiOC막(28)은 약 30 ㎚의 잔류막이 된다. 하층 배선 패턴과 마찬가지로, 산화 방지층으로서 예를 들면SiC막(27)을 듀얼 다마신 배선(18) 상에 성막한다.
본 실시예에서는, 하층 Cu 매립 배선(23/4) 및 상층 Cu 매립 배선(23/24)의 배선간 절연막이, 종래의 PAE막(2) 또는 PAE막(7)과 SiO2막(비유전율 4.1)의 적층 절연막을 대신하여, PAE막(2) 또는 PAE막(7)과 비유전율 3.5의 SiOC막(8)과 비유전율 3.0의 SiOC막(28)의 적층 절연막을 이용하고 있기 때문에, 적층 절연막의 비유전율이 저하하여, 종래의 듀얼 다마신법에 의한 배선 구조에 비교하여, 하층 배선 및 상층 배선의 배선간 용량이 약 8∼13% 정도 저감하는 것이 가능해지고, 제1 실시예의 반도체 장치에 비교하더라도, 더욱, 배선간 용량을 저감할 수 있다.
본 실시예에서는, SiOC막(28) 내의 탄소 함유량을 6 원자%로 규제하는 것에 의해, 도 9의 (f)에 도시하는 개구부(18)의 개구 시에, 에칭 속도를 높여 광폭 배선홈에서의 SiOC막(28)의 잔존을 방지할 수 있다. 동일하게, SiOC막(28) 내의 탄소 함유량을 6 원자%로 규제하는 것에 의해, SiC막/SiOC막 또는 SiN막/SiOC막의 에칭 선택비를 1.5 이상으로 유지할 수 있으므로, 도 10의 (g)의 접속 구멍(17')의 개구 시에, 개변안에서 발생했던 것 같은 하층 배선(4)의 배선간 절연막의 슬릿형의 파여짐의 발생, 및 상층 배선의 배선홈(20)의 개구부의 모따기 형상의 발생을 방지할 수 있다. 따라서, 듀얼 다마신법에 의한 소정의 형상의 배선 구조를 용이하게 형성할 수 있다.
본 공정을 거쳐 형성된 듀얼 다마신 구조의 다층 배선은, 접속 구멍 패턴을 갖는 레지스트 마스크(12)를 형성할 때, 기초층의 단차가 잔존 SiO2막(10)의 막두께50 ㎚ 정도로 억제되기 때문에, 고정밀도의 접속 구멍 패턴을 갖는 레지스트 마스크를 형성할 수 있다. 고정밀도의 접속 구멍 패턴을 갖는 레지스트 마스크를 사용하는 것에 의해, 미세 치수의 접속 구멍 개구를 배선홈의 형상 악화없이 안정적으로 형성할 수 있다.
이에 의해, 양호한 비아콘탄트 특성을 얻을 수 있다. 또한, 본 실시예의 방법을 적용하는 것에 의해, 저유전율 층간 절연막 내에 양호한 배선 형상의 듀얼 다마신 구조를 갖는 반도체 장치를 높은 수율로 제조할 수 있다.
또한, 본 실시예에서 기술한 절연막은, 예시한 막종류, 막두께, 제법에 한정되지는 않는다. 본 실시예에서는, 예를 들면 PAE막(7) 상의 보호층, 및 제3 절연막겸 제1 마스크 형성층으로서, 하층에 막두께 20 ㎚이고 탄소 함유량 12 원자%인 SiOC막(8)을, 상층에 막두께 130 ㎚이고 탄소 함유량 6 원자%의 SiOC막(28)을 적층 성막하여, CuCMP 공정에서, SiOC막(28)이 30 ㎚로 되도록 연마하고 있지만, 막두께도 가공 특성이 허용하는 한, 후막화 혹은 박막화해도 된다.
SiOC막(28)은, 가공 특성과 배선간 용량의 저감 효과의 관점에서, 탄소 함유량이 3 원자% 이상 9 원자% 이하인 것이 바람직하지만, 탄소 함유량이 6 원자%에 한정되지는 않는다. 또한, 마찬가지로, SiOC막(8)의 탄소 함유량도 12 원자%에 한정되는 것은 아니고, 배선간 절연막의 비유전율을 저하시키기 위해서, SiOC막(8)의 탄소 함유량도 12 원자% 이상으로 해도 된다.
CMP 후의 SiOC막(28)의 잔류막도, 본 실시예에서는 30 ㎚로 설정하고 있지만, 이것에 한하지 않고, 연마 변동에 의한 하층 SiOC막(8)의 노출이나, 배선간 용량의 변동이 허용하는 한 30 ㎚에 구애받을 필요는 없다. 또한, SiOC막(28)의 성막법은 평행 평판형의 플라즈마 CVD법에는 한정되지 않고, 고밀도 플라즈마 CVD법, 스핀 코팅법에 의해 퇴적해도 된다.
이하는, 반도체 장치의 제조 방법의 제1 실시예 및 2에 공통되는 보충적 설명이다.
제1 실시예 및 2에서, Cu막의 산화 방지층으로서 SiC막(5, 27)을 형성하고 있지만, SiC막에 한하지 않고, CVD법에 의해 성막한 SiN막이라도 되고, 또한 SiC막 내에 질소(N2)나 수소(H) 등의 경 원소가 함유한 막이나 이들의 적층 구조를 이용하는 것도 가능하다.
접속 구멍부의 층간 절연막이 되는 SiOC막(6)은, 예를 들면 SiOC막 대신에, CVD법에 의해 성막된 SiOF 막이나 SiO2막, 스핀 코팅법에 의해 형성되는 MSQ 막이나 HSQ 막이어도 된다.
상층 배선의 배선간 절연막이 되는 PAE막(7)은, PAE막을 대신하여, 폴리아릴렌에테르막, 비정질 카본막, 폴리테트라트라플로로에틸렌막의 적용이 가능하다. 또한, 키셀로겔막, 다공질 구조를 갖는 MSQ 막의 적용이나, 이들의 조합도 가능하다.
또한, SiOC막(28) 상에 형성하는 제2 마스크 형성층 및 제3 마스크 형성층은, 위로부터 막두께 50 ㎚의 SiO2막(10), 막두께 100 ㎚의 SiN막(9)으로 했지만, 상층 마스크를 이용하여 하층 마스크를 에칭할 수 있는 조합의 막종류, 막두께, 제법이면, 기재된 내용에는 구애받지 않는다.
예를 들면, 제2 마스크 형성층을 SiN막을 대신하여 CVD법으로 성막한 SiC막으로 해도 되고, 막두께에 관해서도 에칭 선택비가 허용하는 한 박막화하는 것도 가능하다. 또한, 제3 마스크 형성층을 스퍼터링법에 의해 형성한 비정질 실리콘막으로서 더욱 박막화할 수도 있다.
또한, 접속 구멍의 레지스트 패터닝에 있어서의 기초 단차를 허용할 수 있고, SiOC막(6)에 접속 구멍(17)의 개구가 가능하면, SiN막 만을 성막하여, 레지스트 마스크에 의한 배선홈의 가공을 직접 SiN막(9)에 실시하는 제법을 이용하여도 된다.
제1 발명에 따르면, 상층 배선의 배선간 절연막으로서, 종래의 유기 절연막과 SiO2막(비유전율 4.1)과의 적층 절연막을 대신하여, 유기 절연막과 비유전율이 낮은 SiOC막의 적층 절연막을 이용하고 있기 때문에, 적층 절연막의 비유전율이 저하하여, 종래의 반도체 장치에 비교하여 배선간 용량이 낮은 반도체 장치를 실현할 수 있다.
제2 발명에 따르면, 상층 배선의 배선간 절연막으로서, 종래의 유기 절연막과 SiO2막(비유전율 4.1)과의 적층 절연막을 대신하여, 유기 절연막과 비유전율이 서로 다른 복수층의 저유전율 SiOC막과의 적층 절연막을 이용하고 있기 때문에, 적층 절연막의 비유전율이 저하하여, 종래의 반도체 장치에 비교하여 배선간 용량이낮은 반도체 장치를 실현할 수 있다.
본 발명 방법에 따르면, 제3 절연막겸 제1 마스크 형성층으로서 성막하는 SiOC막 내의 탄소 함유량을 소정 범위 내로 규제하는 것에 의해, 광폭 배선홈에서의 SiOC막의 잔존을 방지하고, 또한 제2 마스크 형성층 및 제3 마스크 형성층의 SiOC막에 대한 에칭 선택비를 크게 유지할 수 있다.
이에 의해, 하층 배선의 배선간 절연막의 슬릿형의 파여짐의 발생, 및 상층 배선의 배선홈의 개구부의 모따기 형상의 발생을 방지할 수 있으므로, 듀얼 다마신법에 의한 소정의 형상의 배선 구조를 용이하게 형성할 수 있다.
또한, 본 발명 방법에 따르면, 접속 구멍 패턴을 갖는 레지스트 마스크를 제2 마스크 형성층 상에 형성할 때, 단차를 제3 마스크 형성층의 막두께 정도로 억제할 수 있기 때문에, 고정밀도의 접속 구멍 패턴을 갖는 레지스트 마스크를 형성할 수 있다. 고정밀도의 접속 구멍 패턴을 갖는 레지스트 마스크를 사용하는 것에 의해, 미세 치수의 접속 구멍 개구를 배선홈의 형상 악화없이 안정적으로 형성할 수가 있어, 양호한 비아콘탄트 특성을 얻을 수 있다.
따라서, 본 발명 방법을 적용하는 것에 의해, 저유전율 층간 절연막 내에 양호한 배선 형상의 듀얼 다마신 구조를 갖는 반도체 장치를 높은 수율로 제조할 수 있다.

Claims (14)

  1. 하층 매립 배선과, 하층 매립 배선 상의 층간 절연막과, 층간 절연막 상의 배선간 절연막에 형성된 배선홈에 매립되고, 층간 절연막을 관통하는 컨택트 플러그를 개재하여 하층 매립 배선에 도통하는 상층 매립 배선을 갖는 배선 구조를 듀얼 다마신법에 의해 형성하여 이루어지는 반도체 장치로서,
    층간 절연막이, 제1 탄소 함유 산화 실리콘막(SiOC막)이고,
    배선간 절연막이, 유기 또는 무기의 저유전율 절연막과, 저유전율 절연막 위에 형성되고, 탄소 함유량이 제1 탄소 함유 산화 실리콘막보다 작은 제2 탄소 함유 산화 실리콘막(SiOC막)과의 적층 절연막인 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    제2 탄소 함유 산화 실리콘막의 탄소 함유량은 3 원자% 이상 9 원자% 이하인 것을 특징으로 하는 반도체 장치.
  3. 하층 매립 배선과, 하층 매립 배선 상의 층간 절연막과, 층간 절연막 상의 배선간 절연막에 형성된 배선홈에 매립되고, 층간 절연막을 관통하는 컨택트 플러그를 개재하여 하층 매립 배선에 도통하는 상층 매립 배선을 갖는 배선 구조를 듀얼 다마신법에 의해 형성하여 이루어지는 반도체 장치로서,
    층간 절연막이, 제1 탄소 함유 산화 실리콘막(SiOC막)이고,
    배선간 절연막이, 유기 또는 무기의 저유전율 절연막과, 저유전율 절연막 위에 형성된, 탄소 함유량이 서로 다른 복수층의 제2 탄소 함유 산화 실리콘막과의 적층 절연막이고, 제2 탄소 함유 산화 실리콘막의 최상층은, 탄소 함유량이 제1 탄소 함유 산화 실리콘막보다 작은 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    제2 탄소 함유 산화 실리콘막의 최상층의 탄소 함유량은 3 원자% 이상 9 원자% 이하인 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제3항에 있어서,
    하층 매립 배선이, 층간 절연막의 하층에 형성된 유기 또는 무기의 저유전율 절연막과 그 위의 탄소 함유 산화 실리콘막과의 적층막으로 이루어지는 배선간 절연막 내에 매립되어 있은 것을 특징으로 하는 반도체 장치.
  6. 하층 매립 배선과, 하층 매립 배선 상의 층간 절연막과, 층간 절연막 상의 배선간 절연막에 형성된 배선홈에 매립되고, 층간 절연막을 관통하는 컨택트 플러그를 개재하여 하층 매립 배선에 도통하는 상층 매립 배선을 갖는 배선 구조를 구비하는 반도체 장치의 제조 방법으로서, 배선 구조의 형성 시에,
    (가) 하층 배선 상에, 층간 절연막으로서 제1 절연막을 성막하는 공정과,
    (나) 제1 절연막 위에, 상층 배선의 배선간 절연막으로서 제2 절연막과 제3절연막겸 제1 마스크를 형성하는 제1 마스크 형성층과의 적층막, 및 마스크 형성층으로서 제2 마스크 및 제3 마스크를 각각 형성하는 제2 마스크 형성층 및 제3 마스크 형성층을 순차적으로 성막하는 공정과,
    (다) 제3 마스크 형성층을 패터닝하여 배선홈 패턴을 갖는 제3 마스크를 형성하는 공정과,
    (라) 제3 마스크를 포함하는 제2 마스크 형성층 상에 접속 구멍 패턴을 갖는 레지스트 마스크를 형성하는 공정과,
    (마) 레지스트 마스크를 사용하여 제3 마스크, 제2 마스크 형성층, 및 제3 절연막겸 제1 마스크 형성층을 에칭하고, 또한 제2 절연막을 에칭하여, 접속 구멍을 개구하는 공정과,
    (바) 제3 마스크를 이용하여 제2 마스크 형성층을 에칭하여, 배선홈 패턴을 갖는 제2 마스크를 형성함과 함께, 제1 절연막의 도중까지 접속 구멍을 파내려 가는 공정과,
    (사) 제2 마스크를 이용하여 제3 절연막겸 제1 마스크 형성층을 에칭하여, 배선홈 패턴을 갖는 제1 마스크를 형성함과 함께, 접속 구멍의 바닥부에 잔존하는 제1 절연막을 에칭하여 접속 구멍을 개구하는 공정과,
    (아) 제1 마스크를 이용하여 제2 절연막을 에칭하여, 제2 절연막에 배선홈을 형성하는 공정과,
    (자) 제2 및 제3 마스크를 제거하는 공정
    을 갖고 제3 절연막겸 제1 마스크 형성층으로서 탄소 함유 산화실리콘막(SiOC막)을 성막하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    공정 (나)에서는, 제3 절연막겸 제1 마스크 형성층으로서 탄소 함유량이 3 원자% 이상 9 원자% 이하인 탄소 함유 산화 실리콘막을 포함하는 무기 절연막을 성막하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항에 있어서,
    공정 (나)에서는, 제3 절연막겸 제1 마스크 형성층으로서 탄소 함유량이 서로 다른 복수층의 탄소 함유 산화 실리콘막이고, 또한 최상층의 탄소 함유 산화 실리콘막으로서 탄소 함유량이 3 원자% 이상 9 원자% 이하인 탄소 함유 산화 실리콘막을 성막하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    공정 (가)에서는 제1 절연막으로서 탄소 함유 산화 실리콘막을, 공정 (나)에서는 제2 절연막으로서 유기 절연막을, 각각, 성막하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제6항에 있어서,
    공정 (나)에서는, 상층의 마스크 형성층에 형성한 마스크를 이용하여 반응성이온 에칭법에 의해 하층의 마스크 형성층을 가공 가능한 재료로, 제1, 제2, 및 제3 마스크 형성층을 성막하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    공정 (나)에서는, 제2 마스크 형성층으로서 실리콘 질화막(SiN막)을, 및 제3 마스크 형성층으로서 실리콘 산화막(SiO2막)을, 각각, 성막하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제6항에 있어서,
    공정 (나)에서는, 제3 절연막겸 제1 마스크 형성층, 및 제2 및 제3 마스크 형성층을 광투과성을 갖는 재료로 성막하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제6항에 있어서,
    공정 (라)에서는, 제3 마스크를 포함하는 제2 마스크 형성층 상에 접속 구멍 패턴을 갖는 레지스트 마스크를 형성할 때, 접속 구멍 패턴의 적어도 일부가 제3 마스크의 배선홈 패턴에 중첩되도록, 레지스트 마스크를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제6항 내지 제12항 중 어느 한 항에 있어서,
    하층 배선의 형성에 있어서, 기초층 상에 유기 절연막과 제1 탄소 함유 산화 실리콘막(SiOC막)과의 적층 절연막을 성막하고, 적층 절연막 내에 하층 매립 배선을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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