KR20170117930A - 광 결합 장치 및 절연 장치 - Google Patents

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가부시끼가이샤 도시바
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Abstract

본 발명의 일 실시 형태에 따르면, 광신호를 발광하는 발광 소자와, 상기 발광 소자를 구동하는 제1 반도체 소자와, 상기 광신호를 수광하여 전기 신호로 변환하는 제2 반도체 소자와, 상기 제1 반도체 소자의 측면 및 상면을 덮는 겔형 제1 실리콘부와, 상기 제1 실리콘부와는 이격되어 배치되고 상기 제2 반도체 소자의 측면 및 상면을 덮는 겔형 제2 실리콘부와, 상기 제1 및 제2 실리콘부와는 이격되어 배치되고, 상기 제2 반도체 소자와 대향하는 발광 소자의 측면 및 상면을 덮는 겔형 제3 실리콘부와, 상기 제1 실리콘부, 상기 제2 실리콘부 및 상기 제3 실리콘부의 주위를 덮는 제1 수지부와, 상기 제1 수지부의 주위를 덮는 제2 수지부를 구비하는 광 결합 장치가 제공된다.

Description

광 결합 장치 및 절연 장치{OPTICAL COUPLING DEVICE AND INSULATING DEVICE}
본 출원은, 2015년 3월 2일에 출원한 일본 특허 출원 제2015-040633호에 의한 권리의 이익에 기초를 두며, 또한 그 이익을 구하고 있고, 그 내용 전체가 인용에 의하여 본 명세서에 포함된다.
여기서 설명하는 실시 형태는 전반적으로 광 결합 장치 및 절연 장치에 관한 것이다.
광 결합 장치에서는, 송신 칩이 전압(또는 전류) 신호를 출력하고, 이 신호에 따른 광신호를 발광 소자가 발광하고, 이 광신호를 수신 칩이 수광하여 전압(또는 전류) 신호로 변환하여 출력한다. 광 결합 장치는 IGBT 등의 전력용 반도체 소자를 구동하는 회로에서 범용적으로 사용되고 있다. 또한 광 결합 장치 대신, 용량 결합이나 자기 결합을 이용한 절연 장치가 사용되는 경우도 있다.
광 결합 장치는, 송신 칩, 발광 소자 및 수신 칩을 원 패키지에 집약시킨 IC로 제공되는 일이 많다.
광 결합 장치나 절연 장치는 다양한 환경 조건에서 사용되기 때문에, 게인 등의 회로 특성이 변동되는 것은 바람직하지 않다.
실시 형태는, 회로 특성의 변동을 억제 가능한 광 결합 장치 및 절연 장치를 제공하는 것이다.
일 실시 형태에 따르면, 광신호를 발광하는 발광 소자와,
상기 발광 소자를 구동하는 제1 반도체 소자와,
상기 광신호를 수광하여 전기 신호로 변환하는 제2 반도체 소자와,
상기 제1 반도체 소자의 측면 및 상면을 덮는 겔형 제1 실리콘부와,
상기 제1 실리콘부와는 이격되어 배치되고 상기 제2 반도체 소자의 측면 및 상면을 덮는 겔형 제2 실리콘부와,
상기 제1 및 제2 실리콘부와는 이격되어 배치되고, 상기 제2 반도체 소자와 대향하는 발광 소자의 측면 및 상면을 덮는 겔형 제3 실리콘부와,
상기 제1 실리콘부, 상기 제2 실리콘부 및 상기 제3 실리콘부의 주위를 덮는 제1 수지부와,
상기 제1 수지부의 주위를 덮는 제2 수지부를 구비하는 광 결합 장치가 제공된다.
상기 구성의 조명 장치에 의하면, 회로 특성의 변동을 억제 가능한 광 결합 장치 및 절연 장치를 제공할 수 있다.
도 1은 광 결합 장치의 IC 패키지의 외형도.
도 2는 도 1의 A-A선 단면도.
도 3은 송신 칩 및 수신 칩의 내부 구성을 도시하는 블록도.
도 4는 일 비교예에 의한 광 결합 장치의 IC 패키지의 단면도.
도 5는 제1 및 제2 실리콘부의 두께와 게인 변동량의 관계를 나타내는 그래프.
도 6은 제1 및 제2 실리콘부의 두께와 게인 변동률의 관계를 나타내는 그래프.
도 7은 제1 및 제2 실리콘부의 두께와 게인 변동량의 관계를 나타내는 그래프.
도 8은 제2 실시 형태에 있어서의 광 결합 장치의 IC 패키지의 단면도.
도 9는 일 비교예에 의한 IC 패키지의 단면도.
도 10a는 자기 결합 또는 용량 결합을 이용한 절연 장치의 단면도.
도 10b는 자기 결합 또는 용량 결합을 이용한 절연 장치의 단면도.
이하, 도면을 참조하여 본 발명의 실시 형태를 설명한다. 이하의 실시 형태에서는, 광 결합 장치 및 절연 장치 내의 특징적인 구성 및 동작을 중심으로 하여 설명하지만, 광 결합 장치 및 절연 장치에는 이하의 설명에서 생략한 구성 및 동작이 존재할 수 있다. 단, 이들 생략한 구성 및 동작도 본 실시 형태의 범위에 포함되는 것이다.
도 1은 광 결합 장치(1)의 IC 패키지(2)의 외형도, 도 2는 도 1의 A-A선 단면도이다. 도 1의 광 결합 장치(1)는, 도 2에 도시한 바와 같이 송신 칩(제1 반도체 소자)(3)과, 발광 소자(4)와, 수신 칩(제2 반도체 소자)(5)을 구비하고 있다. 발광 소자(4)는 광신호를 발광한다. 송신 칩(3)은 발광 소자(4)를 구동한다. 수신 칩(5)은 광신호를 수광하여 전기 신호로 변환한다.
IC 패키지(2)는, 예를 들어 도 1에 도시한 바와 같이 서로 반대측의 2변을 따라 각각 4개의 단자(2a)를 구비하고 있다. 한쪽 변의 4개의 단자(2a)는 송신 칩(3)에 접속되고, 다른 쪽 변의 4개의 단자(2a)는 수신 칩(5)에 접속되어 있다. 이하에서는, 송신 칩(3)에 접속되는 단자(2a)를 송신 칩용 단자라 칭하고, 수신 칩(5)에 접속되는 단자(2a)를 수신 칩용 단자라 칭한다.
도 1에 도시하는 IC 패키지(2)의 형상이나 단자(2a)의 개수, 단자(2a)의 배치는 일례이며, 도 1에 한정되는 것은 아니다. 예를 들어 본 실시 형태의 IC 패키지(2)는 SOP 등의 표면 실장형이어도 되고 DIP 등의 삽입 실장형이어도 된다. 또한 멀티채널 구성이어도 된다.
도 2에 도시한 바와 같이 IC 패키지(2)의 내부에는, 송신 칩(3) 및 발광 소자(4)를 실장하는 제1 프레임(11)과, 수신 칩(5)을 실장하는 제2 프레임(12)이 배치되어 있다. 발광 소자(4)와 수신 칩(5)의 상면에 설치되는 수광 소자(도시하지 않음)는 마주 보도록 배치되어 있다. 송신 칩(3)과 송신 칩용 단자는 본딩 와이어(도시하지 않음)로 접속되어 있고, 송신 칩(3)과 발광 소자(4)도 본딩 와이어(도시하지 않음)로 접속되어 있다. 마찬가지로 수신 칩(5)과 수신 칩용 단자는 본딩 와이어(도시하지 않음)로 접속되어 있다.
또한 광 결합 장치(1)는, 발광 소자(4)와 수신 칩(5)을 대향시킨 채, IC 패키지(2)의 중심을 회전 중심으로 하여 180° 회전시킨 대칭 구조여도 된다. 또한 도 2에서는, IC 패키지(2) 내에 송신 칩(3), 발광 소자(4) 및 수신 칩(5)을 1개씩 실장하는 예를 나타내었지만, 복수 개씩을 실장하여 멀티채널 구성으로 해도 된다. 이 경우, 송신 칩(3)과 수신 칩(5)의 상대적인 위치 관계를 유지하는 것이 바람직하다.
또한 IC 패키지(2)의 내부에는 제1 내지 제3 실리콘부(13 내지 15)와, 제1 수지부(16)와, 제2 수지부(17)가 설치되어 있다. 제1 내지 제3 실리콘부(13 내지 15)는 엔캡슐레이팅 수지부라고도 불린다.
제1 실리콘부(13)는 송신 칩(3)의 측면 및 상면을 덮고 있다. 제2 실리콘부(14)는 수신 칩(5)의 측면 및 상면을 덮고 있다. 제3 실리콘부(15)는 발광 소자(4)의 측면 및 상면을 덮고 있다. 제1 수지부(16)는 제1 내지 제3 실리콘부(13 내지 15)와 제1 및 제2 프레임(11, 12)의 주위를 덮고 있다. 제2 수지부(17)는 제1 수지부(16)의 주위를 덮고 있다. 또한 제1 내지 제3 실리콘부(13 내지 15)는 각 칩의 상면만을 덮고 있어도 된다. 제2 수지부(17)는 IC 패키지(2)의 외표면에 나타나는 부재이다. 제1 내지 제3 실리콘부(13 내지 15)와 제1 수지부(16)는 투명 수지부이다. 보다 정확하게는 발광 소자(4)가 발광하는 광신호의 파장에 대하여 투명한 수지부이다. 제2 수지부(17)는 발광 소자(4)가 발광하는 광신호의 파장에 대하여 불투명한 수지부이다. 또한 외부 광이 송신 칩(3), 발광 소자(4) 및 수신 칩(5)에 들어가지 않도록 차광하는 역할도 한다. 제2 수지부(17)의 색은, 예를 들어 흑색이나 백색이다.
제1 내지 제3 실리콘부(13 내지 15)의 광신호 파장 대역에 대한 투과율은 90％ 이상이다. 한편, 제1 수지부(16)에는, 제2 수지부(17)와의 선팽창 계수를 가능한 한 일치시키기 위하여 SiO2의 미립자 등이 첨가되어 있다. 따라서 제1 수지부(16)의 광신호 파장 대역에 대한 투과율은 적어도 실질적으로 40％ 이상이다. 투과율은 수지 두께에도 의존하기 때문에 흡수 계수로서 700m-1 이하이다.
이와 같이 도 2의 IC 패키지(2)는, 제1 수지부(16)의 외표면을 제2 수지부(17)로 덮은 더블 몰드 구조이다.
제1 내지 제3 실리콘부(13 내지 15)는 각각 이격되어 배치되어 있으며, 이들 제1 내지 제3 실리콘부(13 내지 15) 사이에는 제1 수지부(16)가 밀착 배치되어 있다. 발광 소자(4)로부터 발광된 광신호가 전반(傳搬)되는 경로에는, 발광 소자(4)를 덮는 제3 실리콘부(15), 제1 수지부(16), 및 수신 칩(5)을 덮는 제2 실리콘부(14)가 있지만, 어느 것도 투명하기 때문에 광신호는 거의 손실 없이 설계의 범위에서 수신 칩(5)에서 수광된다.
제1 내지 제3 실리콘부(13 내지 15)는 고무형 실리콘보다도 연질의 겔형 실리콘으로 형성되어 있다. 또한 제1 수지부(16)는, 예를 들어 투명 필러 등을 혼합한 에폭시 수지나 경질 고무형 실리콘, 제2 수지부(17)는, 예를 들어 미소한 카본이나 TiO2 등을 혼재시킨 에폭시 수지로 형성되어 있다. 제1 내지 제3 실리콘부(13 내지 15)의 재료로서 겔형 실리콘을 사용한 이유는 나중에 상세히 설명한다.
도 3은 송신 칩(3) 및 수신 칩(5)의 내부 구성의 일례를 도시하는 블록도이다. 도 3의 송신 칩(3)은, 제1 기준 전압 조정기(21)와, 제1 기준 전압 생성 회로(22)와, A/D(Analog/Digital) 변환기(23)와, 제1 클럭 생성기(24)와, 제2 클럭 생성기(25)와, 변조기(26)와, 드라이버 회로(27)를 갖는다.
제1 기준 전압 생성 회로(22)는 A/D 변환기(23)가 사용하는 제1 기준 전압을 생성한다. 제1 기준 전압 생성 회로(22)는 그 내부에, 도시하지 않은 밴드 갭 회로와, 버퍼 회로를 갖는다. 밴드 갭 회로는 트랜지스터의 밴드 갭 전압을 상쇄함으로써, 전원 전압이나 온도에 의존하지 않는 제1 기준 전압을 생성한다. 버퍼 회로는 밴드 갭 회로가 생성한 제1 기준 전압을 버퍼링한다. 제1 기준 전압 조정기(21)는 제1 기준 전압 생성 회로(22)에서 생성되는 제1 기준 전압의 전압 레벨을 미세 조정한다.
A/D 변환기(23)는, 제1 클럭 생성기(24)에서 생성된 제1 클럭 신호, 또는 외부로부터 입력된 제1 클럭 신호에 동기시켜 송신 칩(3)에 입력된 전압 신호를, 제1 기준 전압을 사용하여 디지털 신호로 변환한다. A/D 변환기(23)는, 예를 들어 ΔΣ 변조에 의한 A/D 변환을 행하지만, 다른 A/D 변환 방식을 사용해도 된다.
변조기(26)는, 제2 클럭 생성기(25)에서 생성된 제2 클럭 신호에 동기시켜 A/D 변환기(23)에서 생성된 디지털 신호에 기초하여 변조 신호(예를 들어 PWM(Pulse Width Modulation) 신호)를 생성한다. 드라이버 회로(27)는 변조 신호(예를 들어 PWM 신호)에 기초하여 발광 소자(4)의 캐소드 전압을 제어한다. 발광 소자(4)의 애노드에는 전원 전압이 공급되고 있다.
따라서, 발광 소자(4)의 애노드-캐소드 간 전압은 변조 신호(예를 들어 PWM 신호)의 펄스 폭에 따라 변화되고, 발광 소자(4)는 변조 신호(예를 들어 PWM 신호)의 펄스 폭에 따른 광신호를 발광한다. 발광 소자(4)는, 예를 들어 LED(Light Emitting Diode)이며, 애노드-캐소드 간 전압에 따른 강도의 광신호를 발광한다.
도 3의 수신 칩(5)은, 포토다이오드(31)와, 트랜스임피던스 증폭기(TIA: Transimpedance Amplifier)(32)와, 클럭 재생 회로(33)와, 복조기(예를 들어 PWM 복조기)(34)와, 제2 기준 전압 생성 회로(35)와, 제2 기준 전압 조정기(36)와, D/A(Digital/Analog) 변환기(37)와, 저역 통과 필터(LPF: Low Pass Filter)(38)를 갖는다.
포토다이오드(31)는 발광 소자(4)에서 발광된 광신호를 수광하여 전류 신호로 변환한다. 트랜스임피던스 증폭기(32)는 포토다이오드(31)를 흐르는 전류 신호를 전압 신호로 변환한다. 복조기(예를 들어 PWM 복조기)(34)는 트랜스임피던스 증폭기(32)에서 생성된 전압 신호를 원래의 변조 신호(예를 들어 PWM 변조 신호)로 복조한다. D/A 변환기(37)는 복조기(예를 들어 PWM 복조기)(34)에서 복조된 복조 신호(예를 들어 PWM 신호)를 아날로그 전압 신호로 변환한다. 저역 통과 필터(38)는, D/A 변환기(37)에서 생성된 전압 신호에 포함되는 저주파 노이즈를 제거한 후의 아날로그 전압 신호를 출력한다. 제2 기준 전압 생성 회로(35)는 제1 기준 전압 생성 회로(22)와 마찬가지로 밴드 갭 회로와 버퍼 회로를 갖는다. 또한 디지털 출력의 경우, D/A 변환기(37) 및 저역 통과 필터(38)를 정지 상태로 하고 직접 클럭 재생 회로(33) 및 복조기(예를 들어 PWM 복조기)(34)의 디지털 신호를 출력한다.
종래의 광 결합 장치(1)에서는, 수신 칩(5)이나 발광 소자(4)를 실리콘부로 덮더라도, 송신 칩(3)을 실리콘부로 덮지는 않았다. 이는, 발광 소자(4)와 수신 칩(5)은 광신호를 송수신하기 때문에 먼지 등이 부착되지 않도록, 또한 제1 수지부(16)로부터의 응력에 의한 발광 소자(4)의 열화를 방지할 목적으로 보호할 필요가 있는 데 비하여, 송신 칩(3)은 그러한 우려가 없기 때문에 제1 수지부(16)나 제2 수지부(17)로 직접 덮으면 된다고 생각되고 있었기 때문이다. 또한 종래에는, 실리콘부의 변형을 방지하기 위하여 고무형 실리콘 등의 경도가 높은 것을 사용하고 있었다.
종래의 광 결합 장치(1)의 IC 패키지(2)를 더블 몰드 구조로 하는 경우, 수신 칩(5)과 발광 소자(4)를 경도가 높은 고무형 실리콘부로 덮고, 이들 고무형 실리콘부와 송신 칩(3)의 주위를 투명 수지부에서 덮은 후에, 그 주위를 흑색 수지부로 더 덮는 것이 일반적이었다.
도 4는 일 비교예에 의한 광 결합 장치(1)의 IC 패키지(2)의 단면도이며, 단면 방향은 도 2와 같다. 도 4의 IC 패키지(2)는 더블 몰드 구조이며, 송신 칩(3)은 실리콘부로 덮여 있지 않고, 수신 칩(5)과 발광 소자(4)는 고무형 실리콘이나 겔형 실리콘을 포함하는 제1 및 제2 실리콘부(14a, 15a)로 덮여 있다. 제1 수지부(16)와 제2 수지부(17)의 재료는 본 실시 형태와 마찬가지이며, 제1 수지부(16)는 에폭시 수지나 고무형 실리콘으로 형성되고, 제2 수지부(17)는 에폭시 수지로 형성되어 있다.
본 발명자가 도 4의 일 비교예에 의한 광 결합 장치(1)에 대하여, 프레셔 쿠커 시험(PCT: Pressure Cooker Test)이라고 불리는 고온 포화 수증기 압력 시험을 96시간에 걸쳐 행한 바, 광 결합 장치(1)의 입력 전압에 대한 출력 전압인 게인이 변동되는 것을 알 수 있었다. PCT는 IC를 고온 고습도 분위기 중에 투입하여 IC의 내온도 및 내습도를 평가하기 위한 가속 수명 시험이다. 게인이 변동되는 요인으로서는 다양한 요인을 생각할 수 있지만, 광 결합 장치(1)를 구성하는 회로 중에서 가장 신호 레벨이 변동되기 쉬운 것은, 제1 및 제2 기준 전압 생성 회로(22, 35) 내에서 사용되는 연산 증폭기이다. 제1 및 제2 기준 전압 생성 회로(22, 35)는 밴드 갭 회로를 갖는데, 밴드 갭 회로는 그 출력 신호를 연산 증폭기로 부귀환 제어하고 있다. 연산 증폭기를 집적 회로화할 때는 CMOS(Complementary Metal Oxide Semiconductor) 회로가 사용되는데, 연산 증폭기의 입력단의 차동 MOS 트랜지스터 쌍은 환경 조건의 변화에 특히 민감하여, 전기적 특성이 변동되기 쉽다.
MOS 트랜지스터의 채널 이동도가 응력(스트레스)에 의하여 변화되는 것은 주지이다. PCT는 IC 패키지(2)의 장기 신뢰성을 담보하기 위한 가속 수명 시험이며, 고온 고습도 분위기 중에서 IC의 내온도 및 내습도를 평가하는 시험이다. 그런데 고온 고습도 분위기 중에 도 1의 IC를 두면, IC 패키지(2) 내의 수지가 체적 팽창을 일으킨다. 그 체적 팽창에 의한 압축 응력이 임의의 작용에 의하여 송신 칩(3)과 수신 칩(5)에 가해지면, 그것에 의하여 상술한 연산 증폭기의 차동 MOS 트랜지스터 쌍의 전기적 특성이 불균일하게 변동되어, 연산 증폭기에 오프셋 전압이 발생해 버릴 우려가 있다. 연산 증폭기에 오프셋 전압이 발생하면 기준 전압의 전압 레벨이 변동되고, 송신 칩(3)이나 수신 칩(5)으로부터 출력되는 전압 신호의 전압 레벨도 불균일하게 변동되어, 결과적으로 광 결합 장치(1)의 게인이 변동된다고 생각된다.
이와 같이, 송신 칩(3)과 수신 칩(5) 양쪽에, 연산 증폭기를 갖는 제1 또는 제2 기준 전압 생성 회로(22, 35)가 포함되어 있기 때문에, 양 칩 모두 임의의 응력에 의한 기준 전압의 변동이 발생하기 쉽다. 또한 각 칩에 가해지는 응력에 차이가 발생하면 기준 전압의 변동량도 불균일하고 상이한 것이 되고, 장기간에 걸쳐 가혹한 조건에서 동작시키면 광 결합 장치(1)의 게인 변동이 커질 우려가 있다.
게다가 제1 및 제2 기준 전압 생성 회로(22, 35) 내에서 사용되는 연산 증폭기는, 밴드 갭 회로의 부귀환 제어용의 것뿐만은 아니다. 밴드 갭 회로에서 생성된 기준 전압은 버퍼 회로에 입력되는데, 이 버퍼 회로에서도 연산 증폭기가 사용된다.
이와 같이 송신 칩(3)과 수신 칩(5)의 내부에 설치되는 제1 또는 제2 기준 전압 생성 회로(22, 35)는 복수의 연산 증폭기를 구비하고 있다. 각 연산 증폭기가 응력에 의한 오프셋 전압을 발생시켜, 각각의 변동량이 균일하지 않아 상대적인 균형이 깨지면, 광 결합 장치(1)의 게인이 장기 동작 조건에서는 크게 변동되어 버리는 것이 생각된다.
본 발명자는 시행 착오의 결과, 송신 칩(3)과 수신 칩(5)을 겔형 실리콘으로 덮으면 응력을 완화할 수 있는 것을 알아내었다. 겔형 실리콘은 에폭시 수지나 고무형 실리콘보다도 경도 값이 작아 소성 변형하기 쉬운 부재이다. 겔형 실리콘의 경도 값은, 예를 들어 듀로미터에 의하여 계측하는 것이 가능하다. 본 실시 형태에서 사용한 겔형 실리콘은, JIS K 6253 또는 JIS K 7215(타입 A)에 준거하여 듀로미터로 계측한 경도 값이 10 내지 24의 범위 내인 것이다. 본 발명자가 경도 값을 다양하게 바꾸어 실험을 행한 바, 경도 값이 10 미만으로 되면 겔형 실리콘의 형상이 무너지기 쉬워져, 제1 내지 제3 실리콘부(13 내지 15)의 외형 형상을 안정적으로 유지하지 못하게 될 우려가 있음을 알 수 있었다. 또한 경도가 16 이상에서 보다 안정한 형상을 형성할 수 있음을 알 수 있었다. 또한 경도 값이 24를 초과하면 너무 딱딱해져 제1 수지부(16)와의 밀착성이 나빠져, 간극이 생길 우려가 있음을 알 수 있었다. 간극이 생기면, 박리가 발생하거나 절연 내압 성능이 저하될 우려가 있기 때문에 바람직하지 않다. 또한 각각 제1 내지 제3 실리콘부(13 내지 15)와 제1 수지부(16) 사이에 박리 부분과 밀착 부분이 혼재하며, 장기 동작 조건에서는 그 상태가 변동된다. 상이한 수지부끼리의 계면에서는, 그 긴 방향과 짧은 방향의 변형량이 상이하여, 긴 방향으로는 크게 변형되고 짧은 방향으로는 작게 변형된다. 이 때문에, 제1 내지 제3 실리콘부(13 내지 15)의 정상부(세로 방향으로)가 부풀어 오르고 주변부(가로 방향)에서 줄어드는 경향이 있어, 상이한 수지부끼리의 계면에서 박리가 발생하기 쉬워진다.
또한 참고차 듀로미터로 제1 수지부(16)의 경도 값을 측정한 바, 75였다. 이때, 겔형 실리콘이고 경도가 10 내지 24의 범위 내인 것은, 제1 내지 제3 실리콘부(13 내지 15)와 제1 수지부(16)는 밀착성이 좋아, PCT 등의 가속 수명 시험의 전후에 박리 등은 발생하지 않고, 또한 정상부나 주변부에서의 밀착 부분이나 박리 부분이 보이지 않았다. 이와 같이 제1 수지부(16)의 경도 값은 제1 내지 제3 실리콘부(13 내지 15)의 경도 값의 3배 이상, 즉 30 이상인 것이 바람직하다.
본 발명자의 실험에 의하면, 경도 값이 10 내지 24, 바람직하게는 16 내지 24인 겔형 실리콘으로 송신 칩(3), 수신 칩(5) 및 발광 소자(4)를 덮으면, PCT 등의 고온 고습도에서의 가속 수명 시험을 행하더라도 송신 칩(3) 및 수신 칩(5)에 영향을 주는 응력을 완화할 수 있으며, 광 결합 장치(1)의 출력 전압/입력 전압으로 표현되는 게인의 변동량을 실용상 문제없을 정도로까지 억제할 수 있음을 알 수 있었다.
종래에는, 도 4의 일 비교예에 나타낸 바와 같이 아이솔레이션 IC를 더블 몰드하는 경우에는, 고무형 실리콘 등의 비교적 경질의 수지재를 포함하는 제1 및 제2 실리콘부(14a, 15a)로 수신 칩(5)과 발광 소자(4)를 덮고, 송신 칩(3)에 대해서는 실리콘부로 덮지 않고 제1 수지부(16)와 제2 수지부(17)를 형성하고 있었다. 이 경우, 제1 수지부(16)와 제1 및 제2 실리콘부(14a, 15a) 사이의 밀착성이 나빠져, 수신 칩(5)의 측면 부분에서 특히 박리가 발생하기 쉬워진다. 한편, 수신 칩(5)의 상면측은 제1 및 제2 실리콘부(14a, 15a)와 제1 수지부(16)가 견고하게 접착되어 있어, PCT 등의 가속 수명 시험을 행했을 때 수신 칩(5)의 상면측에 응력이 가해지기 쉬워, 게인 변동이 발생하기 쉽다는 문제가 있었다. 또한 송신 칩(3)의 측면 및 상면은 직접 제1 수지부(16)로 덮여 있고 제1 수지부(16)도 경질 재료이기 때문에, 역시 송신 칩(3)에도 응력이 가해질 우려가 있다. 또한 수신 칩(5)과 송신 칩(3)의 주위의 수지의 변형량은 장기 동작 전후가 균일하지 않아, 상대적으로 균형이 깨질 가능성이 있었다.
이에 비하여 본 실시 형태에서는, 송신 칩(3)과 수신 칩(5) 양쪽을 연질의 겔형 실리콘을 포함하는 제1 및 제2 실리콘부(13, 14)로 덮기 때문에, 겔형 실리콘으로 응력을 분산시킬 수 있다. 따라서 PCT 등의 고온 고습도화로 가속 수명 시험을 행하더라도, 송신 칩(3)과 수신 칩(5)에 가해지는 응력을 상대적으로 균형을 유지한 채 저감시킬 수 있다. 또한 제1 내지 제3 실리콘부(13 내지 15)는 겔형 실리콘부이기 때문에 제1 수지부(16)와의 밀착성이 좋아, 부분적으로 박리되는 일도 없으므로, 송신 칩(3)과 수신 칩(5)의 표면의 일부에 응력이 강하게 가해질 우려도 없게 된다.
단, 본 발명자에 의한 실험에 의하면, 겔형 실리콘을 사용했다고 하더라도, 제1 및 제2 실리콘부(13, 14)의 두께를 바꾸면 게인의 변동량이 크게 변화되는 것을 알 수 있었다. 즉, 제1 및 제2 실리콘부(13, 14)의 두께를 최적화할 필요가 있음을 알 수 있었다.
도 5는, 송신 칩(3)을 덮는 제1 실리콘부(13)의 두께와 수신 칩(5)을 덮는 제2 실리콘부(14)의 두께를 변화시켜 PCT를 행했을 경우의 게인 변동량을 나타내는 그래프이다. 도 5에서는, 제1 및 제2 실리콘부(13, 14)가 없는 경우, 두께가 소(120 내지 170㎛)인 경우, 두께가 중(170 내지 220㎛)인 경우, 두께가 대(220 내지 270㎛)인 경우의 총 4가지에 대하여, 4개의 시험용 광 결합 장치(이하, 공시체라고 칭함)에서의 게인 변동량의 시간 변화의 측정 결과를 나타내고 있다. 각 그래프의 횡축은 PCT의 시험 시간, 종축은 게인 변동량이다. 그래프 G1은 송신 칩(3)과 수신 칩(5)을 제1 및 제2 실리콘부(13, 14)로 덮지 않는 경우를 나타낸다. 그래프 G2는 수신 칩(5)만 제2 실리콘부(14)로 덮는 경우를 나타낸다. 그래프 G3은 제1 실리콘부(13)의 두께가 소이고 제2 실리콘부(14)의 두께가 중인 경우를 나타낸다. 그래프 G4 내지 그래프 G7은 각각 제1 실리콘부(13)의 두께가 중이고 제2 실리콘부(14)의 두께가 없음, 소, 중, 대인 경우를 나타낸다. 그래프 G8은 제1 실리콘부(13)의 두께가 대이고 제2 실리콘부(14)의 두께가 중인 경우를 나타낸다. 이들 그래프 G1 내지 G8 중의 4개의 꺾은선은 4개의 공시체에서의 측정 결과이다.
그래프 G1 내지 G8로부터 알 수 있는 바와 같이 제1 및 제2 실리콘부(13, 14)의 두께가 중 이상이면 게인 변동량이 적어져, 제1 및 제2 실리콘부(13, 14)의 두께가 커질수록 게인 변동량을 줄이는 효과가 높은 것을 알 수 있다.
도 6은 제1 실리콘부(13)와 제2 실리콘부(14)의 두께에 대한 게인 변동률(96h 후 게인 변량/초기값)을 나타내는 도면이다. 도 6의 횡축은 제1 실리콘부(13)의 두께, 종축은 제2 실리콘부(14)의 두께이다.
도 6의 영역 r1은 제1 실리콘부(13)의 두께에 대한 제2 실리콘부(14)의 두께의 비가 극단적으로 큰 영역이다. 영역 r2는 영역 r1 다음으로 상술한 비가 큰 영역이다. 영역 r3은 영역 r2 다음으로 상술한 비가 큰 영역이다. 영역 r4는 영역 r3 다음으로 상술한 비가 큰 영역이다. 영역 r5는 영역 r4 다음으로 상술한 비가 큰 영역이다. 또한 영역 r6은 제2 실리콘부(14)의 두께에 대한 제1 실리콘부(13)의 비가 극단적으로 큰 영역이다. 영역 r7은 영역 r6 다음으로 상술한 비가 큰 영역이다. 영역 r8은 영역 r7 다음으로 상술한 비가 큰 영역이다. 영역 r9는 영역 r8 다음으로 상술한 비가 큰 영역이다. 영역 r10은 영역 r9 다음으로 상술한 비가 큰 영역이다.
영역 r1 내지 r5에서는, 마이너스 방향으로의 게인 변동률이 커진다. 여기서 마이너스 방향이란, 본래의 게인보다도 게인이 작아지는 것을 의미한다. 특히 영역 r1 및 r2(제2 실리콘부(14)의 두께가 180㎛ 이상이고 제1 실리콘부(13)의 두께가 100㎛ 이하)에서는 마이너스 게인 변동률이 한층 더 커진다.
한편, 영역 r6 내지 r9는 제1 실리콘부(13)의 두께가 제2 실리콘부(14)의 두께보다도 큰 영역이다. 이들 영역 r6 내지 r9에서는, 플러스 방향으로의 게인 변동률이 커진다. 여기서 플러스 방향이란, 본래의 게인보다도 게인이 커지는 것을 의미한다. 특히 영역 r6 및 r7(제1 실리콘부(13)의 두께가 180㎛ 이상이고 제2 실리콘부(14)의 두께가 100㎛ 이하)에서는 플러스 게인 변동률이 한층 더 커진다. 게인 변동률이 가장 적은 것은, 영역 r1 내지 r4와 영역 r6 내지 r9 사이의 영역 r10이다. 이 영역 r10은 제1 실리콘부(13)의 두께와 제2 실리콘부(14)의 두께가 거의 같은 영역이다. 또한 제1 실리콘부(13)의 두께와 제2 실리콘부(14)의 두께가 200㎛ 이상이면, 양쪽의 두께가 상이하더라도 변동량이 작은 것을 알 수 있다.
도 7은 제1 실리콘부(13)와 제2 실리콘부(14)의 두께에 대한 게인 변동량(96h 후 게인값과 초기값의 차)을 나타내는 도면이다. 도 7의 횡축은 제1 실리콘부(13)의 두께, 종축은 제2 실리콘부(14)의 두께이다.
도 7의 영역 r11은 제1 실리콘부(13)의 두께에 대한 제2 실리콘부(14)의 두께의 비가 극단적으로 큰 영역이다. 영역 r12는 영역 r11 다음으로 상술한 비가 큰 영역이다. 영역 r13은 영역 r12 다음으로 상술한 비가 큰 영역이다. 영역 r14는 영역 r13 다음으로 상술한 비가 큰 영역이다. 영역 r15는 영역 r14 다음으로 상술한 비가 큰 영역이다. 또한 영역 r16은 제2 실리콘부(14)의 두께에 대한 제1 실리콘부(13)의 비가 극단적으로 큰 영역이다. 영역 r17은 영역 r16 다음으로 상술한 비가 큰 영역이다. 영역 r18은 영역 r17 다음으로 상술한 비가 큰 영역이다. 영역 r19는 영역 r18 다음으로 상술한 비가 큰 영역이다. 영역 r20은 영역 r19 다음으로 상술한 비가 큰 영역이다.
영역 r11 내지 r15에서는 마이너스 방향으로의 게인 변동량이 커지고, 영역 r16 내지 r19에서는 플러스 방향으로의 게인 변동량이 커진다. 게인 변동량이 가장 적은 것은, 영역 r11 내지 r15와 영역 r16 내지 r19 사이의 영역 r20이다. 이 영역 r20은 제1 실리콘부(13)의 두께와 제2 실리콘부(14)의 두께가 거의 같은 영역이다. 또한 제1 실리콘부(13)의 두께와 제2 실리콘부(14)의 두께가 200㎛ 이상이면, 양쪽의 두께가 상이하더라도 변동량이 작은 것을 알 수 있다.
즉, 도 6 및 도 7의 도면으로부터, 제1 및 제2 실리콘부(13, 14)의 두께를 동일한 100㎛ 내지 250㎛ 정도로 하고, 또한 한쪽이 200㎛ 이상이면 그 이상의 두께로 설정하는 것이 바람직한 것을 알 수 있다.
이와 같이 더블 몰드 구조의 경우, 제1 실리콘부(13)와 제2 실리콘부(14)의 두께에 큰 차이가 있으면, 송신 칩(3)과 수신 칩(5)에 가해지는 응력에도 차가 발생하여 게인 변동량이 커져 버린다. 따라서 제1 실리콘부(13)와 제2 실리콘부(14)의 두께는 같은 정도로 하는 것이 바람직하다. 후술하는 바와 같이, 송신 칩(3)이나 수신 칩(5)의 두께나 면적 등에 따라 제1 및 제2 실리콘부(13, 14)의 두께를 바꿀 필요가 있기 때문에, 보다 정확하게는 송신 칩(3)과 수신 칩(5)에 가해지는 응력이 거의 같아지고 또한 응력의 값도 작아지도록, 제1 및 제2 실리콘부(13, 14)의 두께를 최적화하는 것이 바람직하다.
또한 도 7에 의하면, 제1 및 제2 실리콘부(13, 14)의 두께가 클수록 게인 변동량이 작아지는 영역이 있음을 알 수 있다.
도 7을 참조하면, 제1 및 제2 실리콘부(13, 14)의 두께의 하한값은 100㎛ 이상이고, 바람직하게는 200㎛ 이상, 보다 바람직하게는 250㎛ 이상인 것을 알 수 있다.
또한 제1 및 제2 실리콘부(13, 14)의 두께의 상한값은, 제1 실리콘부(13), 제2 실리콘부(14), 및 발광 소자(4)의 측면 및 상면을 덮는 제3 실리콘부(15)의 각각이 접촉하지 않는다는 조건을 만족시키도록 설정된다. 제1 내지 제3 실리콘부(13 내지 15)끼리가 접촉해 버리면, 절연 내압이 저하될 우려가 있기 때문이다.
또한 포토 커플러 등의 안전 국제 규격(VDE: Verband Deutsher Electrotechnisher)에서는, 송신 칩(3)과 수신 칩(5)의 공간 절연 거리 0.4㎜에 내압 3.75㎸가 요구된다. 이 규격에 의하면, 송신 칩(3)측과 수신 칩(5)측의 본딩 와이어를 포함하는 도전 영역의 각각에서 0.2㎜의 절연 거리를 확보할 필요가 있다. 즉 공간 절연 거리가 0.4㎜ 이상 필요하다. 송신 칩(3)과 수신 칩(5)의 상면에는 본딩 와이어가 접속되며, 본딩 와이어의 두께는 100 내지 200㎛ 정도이다. 송신 칩(3)과 수신 칩(5)측의 각 도전부 사이의 최근접 분리 거리인 공간 절연 거리는, 본딩 와이어를 접속한 상태에서 0.4㎜를 확보할 필요가 있기 때문에, 최박 패키지를 실현하기 위해서는, 근접 또는 교차하는 제1 및 제2 실리콘부(13, 14)의 두께의 상한값은 300㎛ 내지 400㎛로 억제할 필요가 있다.
이상을 정리하면, 제1 및 제2 실리콘부(13, 14)의 두께의 하한값은, 도 5와 도 6의 그래프로부터 알 수 있는 바와 같이 100㎛ 이상이고, 바람직하게는 200㎛ 이상, 보다 바람직하게는 250㎛이다.
또한 제1 및 제2 실리콘부(13, 14)의 두께의 상한값은, 제1 내지 제3 실리콘부(13 내지 15)가 접촉하지 않는 조건을 만족시키도록 설정되며, 보다 구체적으로는, 안전 국제 규격을 고려하면 300㎛ 내지 400㎛ 이하이다.
또한 제1 및 제2 실리콘부(13, 14)의 두께는, 송신 칩(3)이나 수신 칩(5)의 테두리부보다도 칩의 중앙부 부근 쪽이 커지므로, 각 칩의 중심부 부근의 최대 두께로 해도 된다. 보다 바람직하게는, 송신 칩(3)이나 수신 칩(5)의 표면 상의 평균 두께이다.
또한 송신 칩(3)과 수신 칩(5)을 대향시킨 상태를 유지한 채, 패키지(2)의 중심을 회전 중심으로 하여 180° 회전시킨 대칭 구조여도 양호한 결과가 얻어진다. 한편, 송신 칩(3)과 수신 칩(5) 중 어느 하나가 상대 위치로부터 크게 어긋났을 경우, 어긋나기 전의 게인 변동률이 도 6의 영역 r10이었는데도, 어긋난 후에 영역 r2이나 영역 r7 등으로 시프트할 우려가 있다. 따라서 송신 칩(3)과 수신 칩(5)의 위치는 대칭 중심으로부터 적어도 칩의 긴 변의 치수의 15％ 이내로 억제할 필요가 있다. 도 6의 변동률의 허용 두께가 30㎛이고, 그때의 도포 필요 두께의 최저값이 100㎛이기 때문이다. 멀티채널 구조 등의 복수의 칩이 탑재되어 있는 경우에는, 신호가 송수신되는 한 쌍의 송신 IC(13)와 수신 IC(14)에 대해서도, 그 상대 위치는 칩의 긴 변 치수의 15％ 이내로 억제할 필요가 있다.
그런데 송신 칩(3) 및 수신 칩(5)의 두께가 클수록 응력에 대한 내성은 높아진다고 생각된다. 따라서 송신 칩(3) 및 수신 칩(5)의 두께가 클수록, 응력을 완화하는 데 필요한 제1 및 제2 실리콘부(13, 14)의 두께는 얇게 해도 되게 된다. 본 발명자에 의한 검토에 의하면, 제1 및 제2 실리콘부(13, 14)의 두께와, 송신 칩(3) 및 수신 칩(5)의 두께는 대략 역비례의 관계에 있음을 알 수 있었다. 예를 들어 송신 칩(3) 또는 수신 칩(5)의 두께를 t1, 역비례 계수를 k1이라 하면, 응력을 완화하는 데 필요한 제1 또는 제2 실리콘부(13, 14)의 두께의 하한값은 k1×100/t1 내지 k1×250/t1 이상이다. 마찬가지로, 응력을 완화하는 데 필요한 제1 또는 제2 실리콘부(13, 14)의 두께의 상한값은 k1×300/t1 내지 k1×400/t1 이하이다.
마찬가지로 광 결합 장치(1)의 IC 패키지(2)의 두께가 클수록 응력에 대한 내성은 높아진다고 생각된다. 따라서 IC 패키지(2)의 두께가 클수록, 응력을 완화하는 데 필요한 제1 및 제2 실리콘부(13, 14)의 두께는 얇게 해도 좋게 된다. 본 발명자에 의한 검토에 의하면, 제1 및 제2 실리콘부(13, 14)의 두께와, IC 패키지(2)의 두께와는 대략 역비례의 관계에 있음을 알 수 있었다. 예를 들어 IC 패키지(2)의 두께를 t2, 역비례 계수를 k2라 하면, 응력을 완화하는 데 필요한 제1 또는 제2 실리콘부(13, 14)의 두께의 하한값은 k2×100/t2 내지 k2×250/t2 이상이다. 마찬가지로, 응력을 완화하는 데 필요한 제1 또는 제2 실리콘부(13, 14)의 두께의 상한값은 k2×300/t2 내지 k2×400/t2 이하이다.
또한 송신 칩(3) 및 수신 칩(5)에 가해지는 응력은 송신 칩(3) 및 수신 칩(5)의 표면적에도 의존하는 것을 알 수 있었다. 표면적이 클수록 응력이 가해지기 쉬워지며, 본 발명자에 의한 검토에 의하면, 송신 칩(3) 및 수신 칩(5)의 표면적과 응력과는 대략 비례의 관계에 있음을 알 수 있었다. 예를 들어 송신 칩(3) 또는 수신 칩(5)의 표면적을 t3, 비례 계수를 k3이라 하면, 응력을 완화하는 데 필요한 제1 또는 제2 실리콘부(13, 14)의 두께의 하한값은 k3×100×t3 내지 k3×250×t3 이상이다. 마찬가지로, 응력을 완화하는 데 필요한 제1 또는 제2 실리콘부(13, 14)의 두께의 상한값은 k3×300×t3 내지 k3×400×t3 이하이다.
도 2에 도시한 바와 같이 본 실시 형태에서는, 송신 칩(3) 및 수신 칩(5)을 제1 및 제2 실리콘부(13, 14)로 덮을 뿐만 아니라, 발광 소자(4)의 측면 및 상면을 제3 실리콘부(15)로 덮고 있다. 발광 소자(4)가 발광하는 광신호는, 응력에 의한 영향은 받지 않는다고 생각되기 때문에, 응력 완화라는 관점에서는 제3 실리콘부(15)는 필수적이지 않다. 단, 발광 소자(4)의 보호나 제1 수지부(16)와의 밀착성 등을 고려하면, 발광 소자(4)를 제1 및 제2 실리콘부(13, 14)와 마찬가지로, 겔형 실리콘을 포함하는 제3 실리콘부(15)로 덮는 것이 바람직하다. 이는, 발광 소자(4)의 주위에 시간에 따른 변화로 인하여 간극이 생기면, 그것에 의한 광의 반사가 일어나고, 그 결과, 수신 칩(5)에의 광량에 변화를 주기 때문이다. 또한 박리와 부분적인 응력 집중에 의한 소자 내 결정 결함의 증식이나 전반에 의하여 발광 소자(4)의 열화를 야기하여, 출력 광량이 억제될 우려도 있다.
이와 같이 제1 실시 형태에서는, 더블 몰드 구조의 광 결합 장치(1)에 있어서 송신 칩(3)과 수신 칩(5)을 각각, 겔형 실리콘을 포함하는 제1 및 제2 실리콘부(13, 14)로 덮기 때문에, PCT 등의 고온 고습도 분위기 중에서 가속 수명 시험을 행했을 경우에도, 송신 칩(3)이나 수신 칩(5)에 가해지는 응력을 겔형 실리콘으로 완화할 수 있다. 이것에 의하여, 응력을 균일화할 수 있어 광 결합 장치(1)의 게인 변동을 억제할 수 있다. 또한 제1 및 제2 실리콘부(13, 14)의 두께를 최적화함으로써, 광 결합 장치(1)의 게인 변동을 최소화할 수 있다.
(제2 실시 형태)
도 8은 제2 실시 형태에 있어서의 광 결합 장치(1)의 IC 패키지(2)의 단면도, 도 9는 일 비교예에 의한 IC 패키지(2)의 단면도이다. 도 8 및 도 9의 IC 패키지(2)는 싱글 몰드 구조이다.
도 8의 IC 패키지(2)는 송신 칩(3)을 제1 실시 형태와 마찬가지로, 겔형 실리콘부를 포함하는 제1 실리콘부(13)로 덮고 있다. 또한 도 8의 IC 패키지(2)에서는, 발광 소자(4)의 측면 및 상면과, 수신 칩(5)의 측면 및 상면과, 발광 소자(4)로부터 수광 소자까지의 광로를, 겔형 실리콘부보다도 경질의 고무형 실리콘부(18)로 덮고 있다. 또한 고무형 실리콘부(18)의 중간 위치에는 필름(19)을 배치하여, 고무형 실리콘부(18)를 필름(19)으로 둘로 분할하고 있다. 고무형 실리콘부(18)와 제1 실리콘부(13)의 주위는 제2 수지부(17)로 덮여 있다.
필름(19)을 설치하는 것은, PCT 등의 고온 고습도 분위기 중에서 가속 수명 시험을 행할 때, 고무형 실리콘부(18)와 제2 수지부(17) 사이에 간극이 형성되어 방전이 일어나는 것을 방지하기 위함이다. 또한 고무형 실리콘부(18) 대신 겔형 실리콘부로 덮어도 되며, 절연 내압을 더 높이는 수단으로서 사용된다.
도 9의 일 비교예에서는, 송신 칩(3)이 제1 실리콘부(13)로 덮이지 않고 직접 제2 수지부(17)에 접촉하고 있다.
도 9의 일 비교예의 경우, 제2 수지부(17)는 겔형 실리콘부나 고무형 실리콘부보다도 경질이기 때문에, 송신 칩(3)에 가해진 응력을 완화할 수 없으며, 송신 칩(3) 내의 기준 전압이 변동되거나 하여 광 결합 장치(1)의 게인 변동이 발생할 우려가 있다.
이에 비하여 도 8의 IC 패키지(2)에서는, 송신 칩(3)을 겔형 실리콘을 포함하는 제1 실리콘부(13)로 덮고 있기 때문에, 차량 탑재 용도 등 장기간이고 가혹한 조건에서도 실리콘부 응력을 완화하기 쉬워져, 광 결합 장치(1)의 게인 변동을 억제할 수 있다.
도 6을 참조하면, 제1 실리콘부(13)의 두께가 약 200㎛를 초과하면, 수신 칩(5)측의 엔캡슐레이팅 두께에 의존하지 않고 게인 변동을 억제할 수 있음을 알 수 있다. 도 6에 의하면, 제1 실리콘부(13)의 두께가 200㎛일 때는, 게인 변동은 약간 수신 칩(5)측의 두께에도 의존하고 있지만, 250㎛를 초과하면 수신 칩(5)측의 두께에는 거의 의존하지 않음을 알 수 있다. 따라서 싱글 몰드 구조에서의 송신 칩(3)을 덮는 제1 실리콘부(13)의 두께는 200㎛ 이상으로 할 필요가 있으며, 보다 바람직하게는 250㎛ 이상이다.
또한 제1 실리콘부(13)의 두께의 상한값은, 제1 실리콘부(13)가 인접하는 수신측의 고무형 실리콘부나 겔형 실리콘부에 접촉하지 않는 조건을 만족시키는 범위 내에서 설정된다.
이와 같이 광 결합 장치(1)의 IC 패키지(2)를 싱글 몰드로 했을 경우에도, 송신 칩(3)을 제1 실시 형태의 겔형 실리콘이나 고무형 실리콘을 포함하는 제1 실리콘부(13)로 덮음으로써 송신 칩(3)의 응력을 완화할 수 있어, 광 결합 장치(1)의 게인 변동을 장기간에 걸쳐 억제할 수 있다.
(제3 실시 형태)
상술한 제1 및 제2 실시 형태에서는, 발광 소자(4)로부터의 광신호를 절연 상태를 유지한 채 송수신하는 광 결합 장치를 설명했지만, 광 결합 장치 등의 절연 장치는 광신호를 송수하는 것뿐만 아니라, 예를 들어 자기 결합이나 용량 결합에 의하여 비접촉으로 신호를 전송하는 것도 가능하다.
자기 결합에 의하여 신호 전송을 행하는 경우에는, 예를 들어 송신 칩측의 코일과 수신 칩측의 코일이 자기 결합하도록 배치하면 된다. 또는 송신 칩측에 코일을 설치함과 함께, 수신 칩측에는 저항 브리지 회로를 설치해도 된다.
또한 용량 결합에 의하여 신호 전송을 행하는 경우에는, 예를 들어 송신 칩과 수신 칩 사이에 콘덴서를 설치하여, 이 콘덴서의 한쪽 전극을 송신 칩에 접속하고 다른 쪽 전극을 수신 칩에 접속해도 된다.
자기 결합이나 용량 결합에 의하여 신호 전송을 행하는 절연 장치여도, 송신 칩과 수신 칩의 내부에는 기준 전압 생성 회로가 설치되어 있으며, 송신 칩이나 수신 칩에 가해지는 응력에 의하여, 기준 전압 생성 회로에서 생성되는 기준 전압이 변동된다. 따라서 제1 및 제2 실시 형태에서 설명한 바와 같이, 겔형 실리콘부로 송신 칩이나 수신 칩을 덮어 응력 완화를 도모하는 것이 바람직하다.
도 10a 및 도 10b는 자기 결합 또는 용량 결합을 이용한 절연 장치의 단면도이다. 도 10a의 경우, 절연된 송신 칩(3)과, 절연된 수신 칩(5)과, 절연된 코일이나 캐패시터 등의 수동 소자의 적층체(41)가, 각각 별개의 프레임(11) 상에 배치되어 있다. 이들 송신 칩(3), 수신 칩(5) 및 적층체(41)는 어느 것도 겔형 실리콘부(13, 14, 42)로 덮여 있다.
도 10b의 경우, 각각 별개의 프레임(11) 상에 송신 칩(3) 및 수신 칩(5)이 절연되게 하여 배치되고, 수신 칩(5) 상에 절연된 코일이나 캐패시터 등의 수동 소자의 적층체(41)가 집적되어 있다. 송신 칩(3)과 수신 칩(5)의 측면 및 상면은, 제1 및 제2 실시 형태에서 설명한 바와 같이 겔형 실리콘부(13, 14)로 덮여 있다.
도 10a 및 도 10b 중 어느 것도 싱글 몰드 구조이기 때문에, 송신 칩(3)이나 수신 칩(5)을 덮는 겔형 실리콘부(13, 14)의 두께는, 제2 실시 형태와 마찬가지로 200㎛ 이상의 두께로 하는 것이 바람직하다. 나아가, 송신 칩(3)이나 수신 칩(5)을 덮는 겔형 실리콘부(13, 14)의 두께가 실질적으로 같은 것이 바람직하다.
본 발명의 몇 가지 실시 형태를 설명했지만, 이들 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는 그 외의 다양한 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등 범위에 포함된다.

Claims (7)

  1. 광신호를 발광하는 발광 소자와,
    상기 발광 소자를 구동하는 제1 반도체 소자와,
    상기 광신호를 수광하여 전기 신호로 변환하는 제2 반도체 소자와,
    상기 제1 반도체 소자의 측면 및 상면을 덮는 겔형 제1 실리콘부와,
    상기 제1 실리콘부와는 이격되어 배치되고 상기 제2 반도체 소자의 측면 및 상면을 덮는 겔형 제2 실리콘부와,
    상기 제1 및 제2 실리콘부와는 이격되어 배치되고, 상기 제2 반도체 소자와 대향하는 발광 소자의 측면 및 상면을 덮는 겔형 제3 실리콘부와,
    상기 제1 실리콘부, 상기 제2 실리콘부 및 상기 제3 실리콘부의 주위를 덮는 제1 수지부와,
    상기 제1 수지부의 주위를 덮는 제2 수지부를 구비하고,
    상기 제1 반도체 소자는 제1 기준 전압 생성 회로를 갖고, 상기 제2 반도체 소자는 제2 기준 전압 생성 회로를 갖고,
    상기 제1 및 제2 실리콘부는, JIS K 6253 및 JIS K 7215 중 적어도 한쪽에 준거한 경도 값이 10 내지 24인, 광 결합 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 수지부의 경도 값은 30 이상인, 광 결합 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 실리콘부의 두께가 같고, 100㎛ 이상 400㎛ 이하인, 광 결합 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 실리콘부의 두께는 다르고, 200㎛ 이상 400㎛ 이하인, 광 결합 장치.
  5. 광신호를 발광하는 발광 소자와,
    상기 광신호에 따라 전기 신호를 생성하는 제1 반도체 소자와,
    상기 광신호를 수광하여 전기 신호로 변환하는 제2 반도체 소자와,
    상기 제1 반도체 소자의 측면 및 상면을 덮는 겔형 제1 실리콘부와,
    상기 발광 소자의 측면 및 상면으로부터, 상기 광신호의 전반(傳搬) 경로를 포함하여, 상기 발광 소자에 대향하는 상기 제2 반도체 소자의 측면 및 상면까지를 덮는 겔형 또는 고무형 제2 실리콘부와,
    상기 제1 및 제2 실리콘부의 주위를 덮는 수지부를 구비하고,
    상기 제1 및 제2 실리콘부는 상기 발광 소자가 발광하는 상기 광신호의 파장에 대하여 투명한 부재이며,
    상기 수지부는 상기 발광 소자가 발광하는 상기 광신호의 파장에 대하여 불투명한 부재이고,
    상기 제1 반도체 소자는 제1 기준 전압 생성 회로를 갖고, 상기 제2 반도체 소자는 제2 기준 전압 생성 회로를 갖고,
    상기 제1 및 제2 실리콘부는, JIS K 6253 및 JIS K 7215 중 적어도 한쪽에 준거한 경도 값이 10 내지 24인, 광 결합 장치.
  6. 제5항에 있어서,
    상기 제1 및 제2 실리콘부의 두께는 200㎛ 이상 400㎛ 이하인, 광 결합 장치.
  7. 송신 신호를 생성하는 제1 반도체 소자와,
    자기 결합 또는 용량 결합에 의하여 상기 송신 신호를 수신하는 제2 반도체 소자와,
    상기 제1 반도체 소자 및 상기 제2 반도체 소자의 측면 및 상면을 덮는 겔형 실리콘부와,
    상기 실리콘부의 주위를 덮는 수지부를 구비하고,
    상기 실리콘부의 두께는 200㎛ 이상이고,
    상기 실리콘부는, JIS K 6253 및 JIS K 7215 중 적어도 한쪽에 준거한 경도 값이 10 내지 24인, 절연 장치.
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