KR20170102919A - 전자 부품의 제조 방법 및 전자 부품 - Google Patents

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신이찌로 이즈미
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히로쯔구 도미오까
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

전자 부품의 제조 방법에 있어서, 전자 부품을 구성하는 칩 소체 위에 형성된 외부 전극 본체가 피복되도록, 외부 전극 본체 위에 절연층을 형성하는 공정과, 외부 전극 본체의 표면을 구성하는 재료보다도 절연층 쪽이 흡수 계수가 큰 레이저광을, 절연층의 소정의 영역에 조사하고, 소정의 영역에 위치하는 절연층을 제거하여, 외부 전극 본체의 소정의 영역을 노출시키는 공정을 구비한다.

Description

전자 부품의 제조 방법 및 전자 부품
본 발명은 전자 부품의 제조 방법 및 전자 부품에 관한 것이다.
예를 들어 적층 세라믹 콘덴서 등의 표면 실장형 전자 부품은, 통상, 칩 소체의 표면에 배치된 외부 전극을, 리플로우 납땜 등의 방법으로, 실장 대상인, 전자 기기를 구성하는 회로 기판 위의 전극 등에, 전기적, 기계적으로 접속함으로써 실장되어 있다.
그런데, 최근 들어, 이러한 종류의 전자 부품이 실장되는 전자 기기의 소형화에 수반하여, 전자 부품의 실장 고밀도화가 진행되고, 전자 부품의 외부 전극이 다른 전자 부품 등에 접촉하여 쇼트된다는 문제가 발생하기에 이르고 있다.
이러한 문제를 해결하기 위해, 특허문헌 1에는, 도 12에 도시하는 바와 같이, 기판 등의 실장 대상과 대향하는 면(하면)(101a) 이외의 면(양단면, 상면 및 양측면)을 절연층(130)으로 덮은 전자 부품(101)이 제안되어 있다.
그리고, 특허문헌 1에는, 전자 부품(101)의 제조 방법으로서, 도 13의 (a) 내지 (c)에 도시하는 바와 같이, 전자 부품(101)의 하면(101a)(도 12 참조)을 점착성 보유 지지 지그(140)에 고정하고, 외부 전극(120) 및 칩 소체(110)의 표면에 절연성 수지(130a)를 도포해 고화시킨 후, 전자 부품(101)을 점착성 보유 지지 지그(140)로부터 분리함으로써, 전자 부품(101)의 하면 이외의 면(양단면, 상면 및 양측면)을 절연층(130)으로 덮음과 함께, 하면을 노출시키도록 한 전자 부품의 제조 방법이 나타나 있다.
그리고, 이렇게 구성된 전자 부품(101)은 그 하면이 실장 기판과 대향하는 자세로 실장 기판 위에 탑재됨으로써, 외부 전극(120)이 다른 전자 부품 등과 쇼트되는 것을 방지하여, 신뢰성이 높은, 고밀도 실장을 행할 수 있다고 되어 있다.
일본 특허 공개 제2013-26392호 공보
그러나, 특허문헌 1에 개시된 바와 같은 전자 부품의 제조 방법으로는, 전자 부품(101)의 하면측, 즉 점착성 유지 기판(140)에 맞닿게 한 영역의 전부가 노출되는 구성이 되어 버리므로, 전자 부품(101)을 실장 기판에 탑재할 경우에, 실장 기판에 접합하는 영역이 되는 외부 전극(120)의 노출 영역을 원하는 형상으로 형성할 수 없다는 문제가 있다.
또한, 절연층이 되는 수지에 전자 부품을 침지하여 전자 부품(101)의 표면 전체에 절연층(130)을 형성한 후, 회전 지석 등으로 일부의 절연층(130)을 제거하는 방법도 생각할 수 있다. 그러나, 이 방법으로는 제거량의 제어가 곤란하기 때문에, 절연층(130)의 내측에 있는 외부 전극(120)도 제거되어 버린다는 문제가 있다.
본 발명은 상기 과제를 해결하는 것이며, 전자 부품이 구비하는 외부 전극을 피복하는 절연층의 원하는 영역을, 외부 전극에 대미지를 끼치는 일 없이 확실하게 제거하는 것이 가능하고, 다른 전자 부품 등과의 쇼트를 방지하는 것이 가능한 전자 부품을 제조하는 것이 가능한 전자 부품의 제조 방법 및 전자 부품을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 본 발명의 전자 부품의 제조 방법은,
전자 부품을 구성하는 칩 소체 위에 형성된 외부 전극 본체가 피복되도록, 상기 외부 전극 본체 위에 절연층을 형성하는 공정과,
상기 외부 전극 본체의 표면을 구성하는 재료보다도 상기 절연층 쪽이 흡수 계수가 큰 레이저광을, 상기 절연층의 소정의 영역에 조사하고, 상기 소정의 영역에 위치하는 상기 절연층을 제거하여, 상기 외부 전극 본체의 소정의 영역을 노출시키는 공정
을 구비하는 것을 특징으로 하고 있다.
본 발명의 전자 부품의 제조 방법에 있어서는, 상기 외부 전극 본체가, 상기 칩 소체 위에 형성된, 도전성 수지 재료를 포함하는 전극 본체와, 상기 전극 본체를 피복하도록 형성된 금속 도금층을 구비한 것이 바람직하다.
외부 전극 본체의 전극 본체를 도전성 수지 재료로 형성한 경우에도, 도전성 수지 재료를 포함하는 전극 본체가, 레이저광이 흡수되기 어려운 금속 도금층에 의해 피복되어 있으므로, 레이저광을 조사하여 소정의 영역에 위치하는 절연층을 제거하는 공정에서 전극 본체(수지 전극)가 제거되어 버리는 경우가 없어, 외부 전극 본체의 노출 영역을 원하는 형상으로 할 수 있다.
또한, 상기 금속 도금층이 Ni 도금층인 것이 바람직하다.
레이저광이 Ni 도금층으로 흡수되기 어려워지므로, 외부 전극 본체의 노출 영역을 원하는 형상으로 형성할 수 있어, 본 발명을 보다 실효성 있게 하는 것이 가능해진다.
또한, 본 발명의 전자 부품의 제조 방법이, 상기 외부 전극 본체의, 상기 절연층을 제거함으로써 노출된 영역을 피복하도록, Sn 도금층을 형성하는 공정을 구비하고 있는 것이 바람직하다.
상기 구성을 구비함으로써, 전자 부품을, 땜납을 사용하여 실장 대상에 접합할 경우에, 접합 신뢰성을 향상시키는 것이 가능해진다.
또한, 상기 외부 전극 본체가, 수지 성분을 포함하지 않는 재료로 형성된 것이어도 된다.
외부 전극 본체를, 수지 성분을 포함하지 않는 재료로 형성했을 경우에는, 표면에 금속 도금층을 형성하지 않아도 레이저광이 흡수되기 어려워지므로, 레이저광을 조사하기 전의 도금 공정을 없애, 공정을 간략화할 수 있다.
수지 성분을 포함하지 않는 재료로 형성된 외부 전극 본체란, 예를 들어 금속 입자와 유리를 포함하는 도전성 페이스트를 도포, 소성함으로써 형성되는 베이킹 전극(후막 전극)이나, 스퍼터법이나 증착법 등에 의해 형성되는 박막 전극 등이 예시된다.
또한, 상기 외부 전극 본체의, 상기 절연층을 제거함으로써 노출된 영역을 피복하도록, 피복 도금층을 형성하는 공정을 구비하고 있는 것이 바람직하다.
상기 구성을 구비함으로써, 전자 부품을 실장 대상에 접합할 경우에, 접합 신뢰성을 향상시키는 것이 가능해진다.
또한, 상기 피복 도금층을 형성하는 공정이, 하지층으로서 Ni 도금층을 형성하는 공정과, 최외층으로서 Sn 도금층을 형성하는 공정을 구비하고 있는 것이 바람직하다.
상기 구성을 구비함으로써, 전자 부품을, 땜납을 사용하여 실장 대상에 접합할 경우에, 접합 신뢰성을 향상시키는 것이 가능해진다.
또한, 상기 칩 소체는, 수지 재료 및 금속분의 컴포지트 재료를 포함하고,
상기 외부 전극 본체는, 상기 칩 소체 위에 형성된 도전성 재료와, 상기 도전성 재료를 피복하도록 형성된 금속 도금층을 포함한다.
상기 구성에서는, 칩 소체의 수지 재료가, 레이저광이 흡수되기 어려운 금속 도금층에 의해 피복되어 있으므로, 레이저광을 조사하여 소정의 영역에 위치하는 절연층을 제거하는 공정에서 칩 소체의 수지 재료가 제거되어 버리는 일이 없이, 외부 전극 본체의 노출 영역을 원하는 형상으로 할 수 있다.
또한, 상기 금속 도금층은 Cu 도금층이다.
상기 구성에서는, 금속 도금층은 Cu를 선택하고 있기 때문에, 도금 시에 도전성 재료에 부착되기 쉬워진다.
또한, 상기 금속 도금층은, Cu 도금층과, 상기 Cu 도금층을 덮도록 형성된 Ni 도금층을 포함한다.
상기 구성에서는, Cu 도금층은, Cu를 선택하고 있기 때문에, 도금 시에, 도전성 재료에 부착되기 쉬워지고, 또한, Ni 도금층은 Cu 도금층을 보호한다.
또한, 상기 외부 전극 본체의, 상기 절연층을 제거함으로써 노출된 영역을 피복하도록, Sn 도금층을 형성하는 공정을 구비하고 있다.
상기 구성에서는, Sn 도금층을 형성하므로, 전자 부품을, 땜납을 사용하여 실장 대상에 접합할 경우에, 접합 신뢰성을 향상시키는 것이 가능해진다.
또한, 상기 외부 전극 본체의, 상기 절연층을 제거함으로써 노출된 영역을 피복하도록, 하지층으로서 Ni 도금층과 최외층으로서 Sn 도금층을 형성하는 공정을 구비하고 있다.
상기 구성에서는, Sn 도금층을 형성하므로, 전자 부품을, 땜납을 사용하여 실장 대상에 접합할 경우에, 접합 신뢰성을 향상시키는 것이 가능해진다. 또한, Ni 도금층은, Cu 도금층과 Sn 도금층 사이의 상호 확산을 방지할 수 있다.
상기 레이저광의 조사에 의해, 상기 전자 부품을 실장 대상 위에 탑재하는 경우에 있어서, 상기 전자 부품의 상기 외부 전극 본체가 직접 또는 도금층을 개재하여 접합되어야 할 영역을 피복하고 있는 상기 절연층을 제거하는 것이 바람직하다.
상기 구성을 구비함으로써, 전자 부품과 실장 대상의 전기적, 기계적인 접합 신뢰성을 향상시킬 수 있고, 본 발명을 보다 실효성 있게 하는 것이 가능해진다.
또한, 상기 칩 소체의 양단부 각각에 상기 외부 전극 본체가 형성되어 있는 경우에 있어서, 상기 레이저광을, 상기 칩 소체의 양단부에 형성된 상기 외부 전극 본체 각각에 대해서, 상기 절연층의 복수 개소를 이격하여 제거하도록 조사하는 것이 바람직하다.
상기 구성을 구비함으로써, 전자 부품을 실장 대상에 접합할 경우에, 각각의 외부 전극 본체에 있어서의 복수의 개소에서 접합할 수 있기 때문에, 전자 부품의 실장 시의 자세를 안정시키는 것이 가능해진다.
또한, 상기 절연층을 구성하는 재료가, 수지 재료인 것이 바람직하다.
절연층을 구성하는 재료가 수지 재료일 경우, 레이저광이 수지 재료에 흡수되기 쉬워지므로, 본 발명을 보다 실효성 있게 하는 것이 가능해진다.
또한, 상기 레이저광으로서, 파장이 1.06㎛ 이상, 10.6㎛ 이하의 레이저광을 사용하는 것이 바람직하다.
레이저광으로서, 파장이 1.06㎛ 이상, 10.6㎛ 이하의 레이저광을 사용한 경우, 레이저광이 수지 재료에 흡수되기 쉬워져, 본 발명을 보다 실효성 있게 하는 것이 가능해진다.
본 발명의 전자 부품은,
칩 소체와,
상기 칩 소체 위에 설치된 외부 전극 본체와,
상기 외부 전극 본체의 소정의 영역을 노출시키도록 상기 외부 전극 본체를 덮는 절연층과,
상기 외부 전극 본체의 상기 소정의 영역을 덮고, 상기 절연층으로부터 노출되어 있는 피복 도금층
을 구비한다.
상기 구성에서는, 피복 도금층은, 외부 전극 본체의 소정의 영역을 덮고 있으므로, 피복 도금층을 원하는 영역에 형성할 수 있다. 따라서, 다른 전자 부품 등과의 쇼트를 방지할 수 있어, 신뢰성이 높은, 고밀도 실장을 행할 수 있다.
또한, 피복 도금층은, 외부 전극 본체의 소정의 영역을 덮고, 절연층으로부터 노출되어 있으므로, 피복 도금층의 표면은 절연층에 덮여 있지 않다. 따라서, 전자 부품의 피복 도금층을 땜납에 의해 실장 대상에 실장시킬 때, 땜납이, 피복 도금층의 표면과 절연층의 사이에 들어가는 경우가 없어, 절연층을 파괴하지 않는다.
이에 반해, 피복 도금층 표면의 적어도 일부를, 절연층으로 덮으면, 전자 부품의 피복 도금층을 땜납에 의해 실장 대상에 실장시킬 때, 땜납이, 피복 도금층의 표면과 절연층의 사이에 들어가, 절연층을 파괴할 우려가 있다.
또한, 상기 외부 전극 본체는, 상기 칩 소체 위에 설치되며 도전성 수지 재료를 포함하는 전극 본체와, 상기 전극 본체를 덮는 금속 도금층을 포함한다.
상기 구성에서는, 외부 전극 본체는, 전극 본체와 금속 도금층을 포함하므로, 금속 도금층은, 전극 본체와 피복 도금층 사이의 상호 확산을 방지할 수 있다.
또한, 상기 금속 도금층은 Ni 도금층이며, 상기 피복 도금층은 Sn 도금층이다.
상기 구성에서는, 금속 도금층은 Ni 도금층이며, 피복 도금층은 Sn 도금층이므로, 금속 도금층은 전극 본체와 피복 도금층 사이의 상호 확산을 방지할 수 있다.
또한, 상기 외부 전극 본체는, 수지 성분을 포함하지 않는 재료를 포함하고,
상기 피복 도금층은, Ni 도금층과, 상기 Ni 도금층을 덮는 Sn 도금층을 포함한다.
상기 구성에서는, 외부 전극 본체는 수지 성분을 포함하지 않는 재료를 포함하고, 피복 도금층은 Ni 도금층과 Sn 도금층을 포함하므로, Ni 도금층은 외부 전극 본체와 Sn 도금층 사이의 상호 확산을 방지할 수 있다.
또한, 상기 칩 소체는, 수지 재료 및 금속분의 컴포지트 재료를 포함하고,
상기 외부 전극 본체는, 상기 칩 소체 위에 설치된 도전성 재료와, 상기 도전성 재료를 덮는 금속 도금층을 포함한다.
상기 구성에서는, 칩 소체는, 수지 재료 및 금속분의 컴포지트 재료를 포함하지만, 칩 소체에 도전성 재료를 개재하여 금속 도금층을 형성할 수 있다.
또한, 상기 금속 도금층은, Cu 도금층이고,
상기 피복 도금층은, Ni 도금층과, 상기 Ni 도금층을 덮는 Sn 도금층을 포함한다.
상기 구성에서는, Ni 도금층은, Cu 도금층과 Sn 도금층 사이의 상호 확산을 방지할 수 있다. Ni 도금층은, Cu 도금층과 Sn 도금층의 사이에 존재하므로, Cu 도금층과 Sn 도금층의 적층에서 발생하는 위스커를 방지할 수 있다.
또한, 상기 금속 도금층은, Cu 도금층과, 상기 Cu 도금층을 덮는 Ni 도금층을 포함하고,
상기 피복 도금층은 Sn 도금층이다.
상기 구성에서는, Ni 도금층은 Cu 도금층과 Sn 도금층 사이의 상호 확산을 방지할 수 있다. Ni 도금층은 Cu 도금층과 Sn 도금층의 사이에 존재하므로, Cu 도금층과 Sn 도금층의 적층에서 발생하는 위스커를 방지할 수 있다.
또한, 상기 금속 도금층은, Cu 도금층과, 상기 Cu 도금층을 덮는 Ni 도금층을 포함하고,
상기 피복 도금층은 Ni 도금층과, 상기 Ni 도금층을 덮는 Sn 도금층을 포함한다.
상기 구성에서는, Ni 도금층은, Cu 도금층과 Sn 도금층 사이의 상호 확산을 방지할 수 있다. Ni 도금층은, Cu 도금층과 Sn 도금층의 사이에 존재하므로, Cu 도금층과 Sn 도금층의 적층에서 발생하는 위스커를 방지할 수 있다.
본 발명의 전자 부품의 제조 방법에 있어서는, 전극층의 표면을 구성하는 재료보다도 절연층 쪽이 흡수 계수가 큰 레이저광을, 절연층의 소정의 영역에 조사하여, 절연층을 제거하도록 하고 있으므로, 외부 전극을 피복하는 절연층의 원하는 영역을 확실하게 제거하는 것이 가능해진다.
그 결과, 실장 대상에 접합되는 영역이 되는 외부 전극의 노출 영역을, 원하는 형상으로 형성하는 것이 가능해지고, 실장 대상과의 전기적, 기계적인 접합 신뢰성이 높은 전자 부품을 확실하게, 게다가 효율적으로 제조할 수 있게 된다.
또한, 본 발명의 전자 부품의 제조 방법에서는, 상기 절연층을 형성하는 공정에 있어서, 외부 전극 본체가 피복되도록 절연층을 형성하는 것이 중요하고, 외부 전극 본체가 확실하게 피복되는 것이라면, 외부 전극 본체 이외의 칩 소체의 표면은, 절연층에 의해 피복되어 있어도 되고, 피복되어 있지 않아도 된다. 단, 제조되는 전자 부품의 내습성이나 내후성 등을 고려하면, 칩 소체의 표면도 절연층에 의해 피복되어 있는 것이 바람직하다.
또한, 본 발명의 전자 부품의 제조 방법에 있어서, 상술한 외부 전극 본체는, 레이저광을 조사하여 절연층을 제거하고, 외부 전극 본체의 소정의 영역을 노출시킨 후에, 노출 영역에 금속 도금층을 형성하는 공정을 거쳐, 외부 전극이 되는 것이어도 되고, 또한, 외부 전극 본체의 소정의 영역을 노출시킨 후에, 특히 도금 처리 등을 행하지 않고, 외부 전극으로서 사용되는 것이어도 된다.
또한, 본 발명의 전자 부품에 있어서, 피복 도금층은, 외부 전극 본체의 소정의 영역을 덮고 있으므로, 피복 도금층을 원하는 영역에 형성할 수 있다. 따라서, 다른 전자 부품 등과의 쇼트를 방지할 수 있어, 신뢰성이 높은, 고밀도 실장을 행할 수 있다.
도 1은 본 발명의 실시 형태 1에 관한 전자 부품의 제조 방법으로 제작되는 전자 부품을 도시하는 도면이며, (a)는 정면에서 보았을 경우의 단면도, (b)는 저면도이다.
도 2는 본 발명의 실시 형태 1에 관한 전자 부품의 제조 방법을 도시하는 도면이다.
도 3은 본 발명의 실시 형태 2에 관한 전자 부품의 제조 방법으로 제작되는 전자 부품을 도시하는 도면이며, (a)는 정면에서 보았을 경우의 단면도, (b)는 저면도이다.
도 4는 본 발명의 실시 형태 2에 관한 전자 부품의 제조 방법을 도시하는 도면이다.
도 5는 본 발명의 실시 형태 3에 관한 전자 부품의 제조 방법으로 제작되는 전자 부품을 도시하는 도면이며, (a)는 정면에서 보았을 경우의 단면도, (b)는 저면도이다.
도 6은 본 발명의 실시 형태 3에 관한 전자 부품의 제조 방법을 도시하는 도면이다.
도 7은 본 발명의 전자 부품의 제조 방법에 사용되는 마스크를 도시하는 도면이며, (a)는 평면도, (b)는 A-A 단면도이다.
도 8은 본 발명의 실시 형태 3에 관한 전자 부품의 제조 방법을 도시하는 도면이다.
도 9는 본 발명의 실시 형태 3에 관한 전자 부품의 상이한 형태를 도시하는 도면이고, (a)는 다른 형태의 단면도, (b)는 다른 형태의 단면도이다.
도 10은 본 발명의 실시 형태 1에 관한 전자 부품의 제조 방법으로 제작되는 다른 전자 부품을 도시하는 도면이고, (a)는 정면에서 보았을 경우의 단면도, (b)는 저면도이다.
도 11은 본 발명의 실시 형태 1 내지 3에 관한 전자 부품의 다른 전자 부품을 도시하는 도면이고, (a)는 L자형 전극의 사시도, (b)는 ㄷ자 형 전극의 사시도이다.
도 12는 종래의 전자 부품을 도시하는 도면이다.
도 13은 종래의 전자 부품의 제조 방법을 도시하는 도면이다.
이하에, 본 발명의 실시 형태를 나타내고, 본 발명이 특징으로 하는 점을 더욱 상세하게 설명한다. 또한, 이 실시 형태에서는, 전자 부품으로서 적층형 인덕터를 예로 들어 설명한다.
[실시 형태 1]
도 1의 (a), (b)는 본 발명의 실시 형태 1에 관한 전자 부품의 제조 방법에 의해 제작되는 전자 부품(1)을 도시하는 도면이다.
전자 부품(1)은, 복수의 자성체 세라믹층(11)과, 자성체 세라믹층(11)을 개재하여 적층된 복수의 내부 도체(12)가 비아 도체(도시하지 않음)에 의해 층간 접속됨으로써 형성된 코일(13)을 구비한 칩 소체(10)의 양단(10a)에, 코일(13)의 양단부(13a)와 도통하도록 한 쌍의 외부 전극(20)이 배치된 구조를 갖고 있다.
외부 전극(20)은, 칩 소체(10)의 단면(10a)으로부터 칩 소체(10)의 상면(10b), 하면(10c) 및 양측면(10d)의 일부로 연장되도록 형성되어 있다.
또한, 전자 부품(1)은 외부 전극(20)의, 실장 대상인 회로 기판 등과 대향하는 면인 하면측의 영역(하면 영역) R을 제외하고, 전체가 절연층(30)으로 덮여 있다.
그리고, 외부 전극(20)은
(a) 코일(13)과 도통하도록 칩 소체(10)의 표면에 형성된, 도전 재료 입자(금속 입자)가 수지에 분산된 수지 전극을 포함하는 전극 본체(25a)와, 전극 본체(25a)의 표면 전체를 덮도록 형성된 금속 도금층(이 실시 형태에서는 Ni 도금층)(25b)을 구비한 외부 전극 본체(25)와,
(b) 외부 전극 본체(25)의 상기 절연층(30)에 의해 덮여 있지 않은 하면 영역(노출 영역) R을 피복하도록 형성된 Sn 도금층 b1을 구비하고 있다.
이렇게 구성된 전자 부품(1)을 회로 기판 등의 실장 대상 위에 탑재할 경우, 절연층(30)에 덮여 있지 않은 하면 영역 R에 노출된 외부 전극(20)(외부 전극의 표면을 구성하는 Sn 도금층 b1)을 실장 대상 위의 도체(랜드 패턴 등)에 리플로우 납땜 등의 방법으로, 전기적, 기계적으로 접속함으로써 실장이 행해진다.
즉, 여기에서는, 칩 소체(10) 위에 형성된 전극 본체(25a)가 금속 도금층(Ni 도금층)(25b), Sn 도금층 b1을 개재하여 실장 대상 위의 도체에 접합된다. 또한, 외부 전극 본체(25)의 절연층(30)에 의해 피복되어 있지 않은 하면 영역 R의 형상에는, 특별한 제약은 없고, 전자 부품(1)과 실장 대상과의 전기적, 기계적인 접합 신뢰성을 확보할 수 있는 형상이면 된다.
요컨대, 전자 부품(1)은 칩 소체(10)와, 칩 소체(10) 위에 설치된 외부 전극 본체(25)와, 외부 전극 본체(25)의 소정의 영역 R을 노출시키도록 외부 전극 본체(25)를 덮는 절연층(30)과, 외부 전극 본체(25)의 소정의 영역 R을 덮고, 절연층(30)으로부터 노출되어 있는 피복 도금층을 갖는다.
상기 구성에서는, 피복 도금층은, 외부 전극 본체(25)의 소정의 영역 R을 덮고 있으므로, 피복 도금층을 원하는 영역에 형성할 수 있다. 따라서, 다른 전자 부품(1) 등과의 쇼트를 방지할 수 있어, 신뢰성이 높은, 고밀도 실장을 행할 수 있다.
또한, 피복 도금층은, 외부 전극 본체(25)의 소정의 영역 R을 덮고, 절연층(30)으로부터 노출되어 있으므로, 피복 도금층의 표면은, 절연층(30)에 덮여 있지 않다. 따라서, 전자 부품(1)을 땜납에 의해 실장 대상에 실장시킬 때, 땜납이, 피복 도금층의 표면과 절연층(30)의 사이에 들어가는 경우가 없어, 절연층(30)을 파괴하지 않는다.
이에 반해, 피복 도금층 표면의 적어도 일부를, 절연층(30)으로 덮으면, 전자 부품(1)의 피복 도금층을 땜납에 의해 실장 대상에 실장시킬 때, 땜납이, 피복 도금층의 표면과 절연층(30)의 사이에 들어가, 절연층(30)을 파괴할 우려가 있다.
외부 전극 본체(25)는 칩 소체(10) 위에 설치되어 도전성 수지 재료를 포함하는 전극 본체(25a)와, 전극 본체(25a)를 덮는 금속 도금층(25b)을 포함한다. 이에 의해, 금속 도금층(25b)은 전극 본체(25a)와 피복 도금층 사이의 상호 확산을 방지할 수 있다.
금속 도금층(25b)은 Ni 도금층이며, 피복 도금층은 Sn 도금층 b1이다. 이에 의해, Ni 도금층은, 전극 본체(25a)(Ag 금속 입자)와 Sn 도금층 b1 사이의 상호 확산을 방지할 수 있다.
칩 소체(10)는 양단면(10a), 상면(10b), 하면(10c) 및 양측면(10d)을 포함하는 대략 직육면체 형상이다. 외부 전극 본체(25)는 단면(10a), 상면(10b), 하면(10c) 및 양측면(10d)에 설치된, 5면 전극이다.
Ni 도금층(금속 도금층(25b))은 전극 본체(25a)의 전체를 덮는다. 이에 의해, 후술하는 바와 같이, 소정의 영역 R의 절연층(30)을 레이저에 의해 제거할 때, Ni 도금층은, 전극 본체(25a)에 대한 레이저의 대미지를 방지한다. 또한, Ni 도금층 대신 Cu 도금층을 형성해도 되지만, Ni 도금층 쪽이, Cu 도금층에 비하여, 레이저의 대미지를 받기 어렵다.
이어서, 도 2의 (a) 내지 (d)를 참조하면서, 상술한 구성을 갖는 전자 부품의 제조 방법에 대하여 설명한다.
또한, 이 실시 형태에서는, 전자 부품은, 이하에 설명하는 바와 같은, 칩 소체를 형성하는 공정, 외부 전극 본체를 형성하는 공정, 절연층을 형성하는 공정, 소정의 영역의 절연층을 제거하는 공정, Sn 도금층을 형성하는 공정을 거쳐서 제조된다.
(1) 칩 소체의 형성
먼저, 도전성 페이스트를 도포함으로써 형성된 내부 도체 패턴을 표면에 구비한 자성체 그린 시트 및, 내부 도체 패턴을 구비하고 있지 않은 외층용 자성체 그린 시트를, 소정의 순서로 적층, 압착함으로써 적층 블록을 형성한다. 그리고 이 적층 블록을 커트하여, 개개의 칩으로 분할한 후, 소성함으로써, 칩 소체(10)를 형성한다.
칩 소체(10)는 양단면(10a), 상면(10b), 하면(10c) 및 양측면(10d)을 포함하는 대략 직육면체 형상을 하고 있고, 코너부 및 리지(ridge)부가 배럴 연마 등의 방법으로 모따기되어, 둥글게 되어 있다.
또한, 자성체 그린 시트를 구성하는 재료로서는, 페라이트, 금속 자성체 등을 주성분으로 하는 자성체 재료를 사용할 수 있다. 또한, 내부 도체 패턴을 구성하는 재료로서는, Ag, Pd, Cu 등을 주성분으로 하는 도전 재료를 사용할 수 있다.
(2) 외부 전극 본체의 형성
이어서, 칩 소체(10)의 양단면(10a)에 도전성 수지 재료를 도포하고, 경화시킴으로써 전극 본체(25a)를 형성한다. 도전성 수지 재료는, Ag 또는 Cu를 주성분으로 하는 금속 입자와 수지 재료를 포함하고 있다.
이어서, 도금 처리를 행하여, 전극 본체(25a)를 피복하도록 금속 도금층(25b)을 형성한다. 구체적으로는, Ni 전해 도금을 행하여, 전극 본체(25a)의 표면을 덮도록 Ni 도금층을 형성한다. 또한, Ni 전해 도금 전에, 무전해 도금 등에 의해, 하지가 되는 도금층을 형성해도 된다.
(3) 절연층의 형성
이어서, 도 2의 (b)에 도시하는 바와 같이, 외부 전극 본체(25)를 포함하는 칩 소체(10)의 표면 전체에 절연층(30)을 형성한다. 절연층(30)은, 예를 들어 칩 소체(10)를 절연 재료(절연성 페이스트 등)에 침지하는 방법으로, 절연 재료를 도포한 후, 건조시킴으로써 형성할 수 있다.
절연층(30)의 두께는, 예를 들어 3㎛ 내지 20㎛로 하는 것이 바람직하다. 절연성 페이스트를 도포하는 방법으로서는, 스프레이 도포법, 전착 도장법, 드럼식 회전 코팅법 등을 사용하는 것도 가능하다.
절연층(30)을 구성하는 재료로서는, 절연성을 갖는 수지 재료이고, 또한, 레이저광의 흡수 계수가 큰 재료가 사용된다. 이 실시 형태에서는, 절연층(30)을 구성하는 재료로서, 불소계 수지가 사용되고 있다. 또한, 그 밖에도, 에폭시 수지, 아크릴 수지 등의 수지 재료나, 수지 재료 이외의 절연성을 갖는 재료인 세라믹 재료 등을 사용할 수 있다.
(4) 소정 영역의 절연층의 제거
이어서, 도 2의 (c)에 도시하는 바와 같이, 절연층(30)의 소정의 영역(하면 영역) R에 레이저광 L을 조사하고, 하면 영역 R에 위치하는 절연층(30)을 제거한다. 즉, 하면 영역 R에 있어서 외부 전극 본체(25)를 피복하고 있는 절연층(30)을 제거하고, 하면(10c)에 외부 전극 본체(25)를 노출시킨다.
외부 전극 본체(25)를 노출시키는 하면 영역 R의 형상은, 레이저광 L을 주사시킴으로써, 다양한 실장 대상에 적합한 형상으로 할 수 있다.
이 실시 형태에서는, 레이저광 L을 조사하는 레이저의 종류로서, 파장이 1.06㎛의 YVO4 레이저를 사용하고 있다. 외부 전극 본체(25)의 표면(Ni 도금층)을 구성하는 재료의, YVO4 레이저광의 흡수 계수가, 절연층(30)의 YVO4 레이저광의 흡수 계수보다 작으므로, 레이저광 L을 조사한 경우, 절연층(30)은 YVO4 레이저광을 흡수하지만, 외부 전극 본체(25)는 YVO4 레이저광을 흡수하지 않고, 그 대부분을 반사한다. 그 결과, 외부 전극 본체(25)는 제거 가공되지 않고, 실질적으로 절연층(30)만이 제거 가공되게 된다.
이 레이저광 L의 조사에 의해, 절연층(30)에 피복되어 있었던 외부 전극 본체(25)의 하면 영역 R이 노출되고, 외부 전극 본체(25)의 노출 영역이 형성된다.
또한, 레이저의 종류로서는, YVO4 이외에도, YAG 레이저, CO2 레이저, 엑시머 레이저, UV 레이저 등을 사용하는 것이 가능하다.
(5) Sn 도금층의 형성
다음으로, 도 2의 (d)에 도시하는 바와 같이, 하면 영역 R에 노출된 외부 전극 본체(25)(Ni 도금층) 위에 Sn 도금층 b1을 형성한다.
이에 의해, 도 1에 도시하는 바와 같은 구조를 갖는 전자 부품(1)이 얻어진다.
또한, 이 실시 형태 1에서는, 외부 전극 본체(25)의 금속 도금층(25b)을 Ni 도금층만에 의해 구성했지만, Ni 도금층을 피복하도록, 또한 Sn 도금층을 형성한 다음, 그 표면에 절연층(30)을 형성하는 것도 가능하다. 그 경우, 절연층(30)의 소정의 영역 R을 제거한 후에 Sn 도금층을 형성하는 공정을 생략할 수 있다.
[실시 형태 2]
도 3의 (a), (b)는 본 발명의 실시 형태 2에 관한 전자 부품의 제조 방법에 의해 제작되는 전자 부품(1)을 도시하는 도면이다. 전자 부품(1)은 외부 전극 본체(25)가 금속 입자와 유리를 포함하는 도전성 페이스트를 도포, 소성함으로써 형성된 베이킹 전극(후막 전극)인 점에 있어서, 상기 실시 형태 1의, 수지 전극을 포함하는 전극 본체(25a)의 표면을 Ni 도금층으로 피복한 외부 전극 본체(25)를 구비한 전자 부품(1)과는, 그 구성을 달리하고 있다.
이하, 이 실시 형태 2에 관한 전자 부품에 대하여 설명한다.
도 3의 (a), (b)에 도시하는 바와 같이, 이 실시 형태 2의 전자 부품(1)도, 상술한 실시 형태 1의 전자 부품의 경우와 마찬가지로, 외부 전극(20)의, 실장 대상인 회로 기판 등과 대향하는 면인 하면측의 영역(하면 영역) R을 제외하고, 전체가 절연층(30)으로 덮여 있다.
즉, 실시 형태 2의 전자 부품(1)에 있어서는, 베이킹 전극(후막 전극)인 외부 전극 본체(25)를 구비한 칩 소체(10)가 절연층(30)에 의해 직접 피복되어 있다.
또한, 전자 부품(1)은 외부 전극(20)의, 실장 대상인 회로 기판 등과 대향하는 면인 하면측의 영역(하면 영역) R을 제외하고, 전체가 절연층(30)으로 덮여 있다.
또한, 외부 전극(20)은 상기 절연층(30)에 의해 덮여 있지 않은 하면 영역(노출 영역) R에, 외부 전극 본체(25)의 표면에 직접 형성된 하지층인 Ni 도금층 c1과, Ni 도금층 c1의 표면에 최외층으로서 형성된 Sn 도금층 c2를 구비하고 있다.
그 밖의 구성은, 상기 실시 형태 1의 전자 부품(1)의 경우와 마찬가지이다.
요컨대, 실시 형태 2의 전자 부품(1)은 상술한 실시 형태 1의 전자 부품과 비교하여, 외부 전극 본체(25)는 수지 성분을 포함하지 않는 재료를 포함하고, 피복 도금층은, Ni 도금층 c1과, Ni 도금층 c1을 덮는 Sn 도금층 c2를 포함한다. 이에 의해, Ni 도금층 c1은, 외부 전극 본체(25)(Ag 베이킹 전극)와 Sn 도금층 c2 사이의 상호 확산을 방지할 수 있다. 또한, Ni 도금층 c1은, NiSn 합금을 만듦으로써 실장성을 높일 수 있다.
Ni 도금층 c1은, 절연층(30)으로부터 노출된 외부 전극 본체(25)의 소정의 영역 R만을 덮는다. 즉, 외부 전극 본체(25)는 수지 성분을 포함하지 않는 베이킹 전극이므로, 소정의 영역 R의 절연층(30)을 레이저에 의해 제거할 때, 외부 전극 본체(25)의 수지 성분이 비산하는 경우가 없다. 이에 의해, Ni 도금층 c1은, 외부 전극 본체(25)의 전체가 아닌, 소정의 영역 R에만 형성할 수 있다.
이어서, 도 4의 (a) 내지 (d)를 참조하면서, 상술한 구성을 갖는 전자 부품의 제조 방법에 대하여 설명한다.
먼저, 도 4의 (a)에 도시하는 바와 같이, 칩 소체(10)의 양단면(10a)에, Ag 또는 Cu를 주성분으로 하는 금속 입자와 유리를 포함하는 도전성 페이스트를 도포, 소성함으로써 외부 전극 본체(25)를 형성한다. 이 실시 형태 2의 외부 전극 본체(25)는 상술한 바와 같이, 도전성 페이스트를 도포, 소성함으로써 형성된 베이킹 전극(후막 전극)이며, 수지 성분을 포함하지 않는 것이다.
또한, 수지 성분을 포함하지 않는 외부 전극 본체(25)는 상술한 도전성 페이스트를 도포, 소성하는 방법 이외에도, 예를 들어 스퍼터법이나 증착법 등의 다른 방법에 의해서도 형성할 수 있다.
이어서, 도 4의 (b)에 도시하는 바와 같이, 외부 전극 본체(25)를 구비한 칩 소체(10)의 표면 전체에 절연층(30)을 형성한다.
또한, 절연층(30)을 구성하는 재료로서는, 실시 형태 1과 마찬가지로, 레이저광 L의 흡수 계수가 큰 수지 재료가 사용된다.
이어서, 도 4의 (c)에 도시하는 바와 같이, 절연층(30)의 소정의 영역(하면 영역) R에 레이저광 L을 조사하여, 하면 영역 R에 위치하는 절연층(30)을 제거한다. 즉, 하면 영역 R에 있어서 외부 전극 본체(25)를 피복하고 있는 절연층(30)을 제거하여, 하면(10c)에 외부 전극 본체(25)를 노출시킨다.
그리고 나서, 도 4의 (d)에 도시하는 바와 같이, 하면 영역 R에 노출된 외부 전극 본체(25)의 표면에, 하지층으로서 Ni 도금층 c1을 형성하고, Ni 도금층 c1의 표면에 최외층으로서 Sn 도금층 c2를 형성한다.
이에 의해, 도 3에 도시하는 바와 같은 구조를 갖는 전자 부품(1)이 얻어진다.
[실시 형태 3]
도 5의 (a), (b)는 본 발명의 실시 형태 3에 관한 전자 부품의 제조 방법에 의해 제작되는 전자 부품(1)을 도시하는 도면이다. 실시 형태 3은, 실시 형태 2와는 칩 소체 및 외부 전극 본체의 구성이 상위하다. 이 상위한 구성을 이하에 설명한다. 또한, 그 밖의 구조는 실시 형태 2와 동일하기 때문에, 그 설명을 생략한다.
칩 소체(10)는 수지 재료 및 금속분의 컴포지트 재료를 포함한다. 수지 재료는, 예를 들어 에폭시계 수지나 비스말레이미드, 액정 중합체, 폴리이미드 등을 포함하는 유기 절연 재료이다. 금속분은, 예를 들어 FeSiCr 등의 FeSi계 합금, FeCo계 합금, NiFe 등의 Fe계 합금, 또는 그것들의 아몰퍼스 합금이다.
외부 전극 본체(25)는 칩 소체(10) 위에 설치된 도전성 재료(40)와, 도전성 재료(40)를 덮는 금속 도금층(50)을 포함한다. 도전성 재료(40)는 칩 소체(10)에 부착되어 도전성을 부여할 수 있는 재료이며, 예를 들어 전이 금속의 이온, 그것들을 포함하는 콜로이드, 도전성 고분자나 그래파이트 등을 들 수 있다. 도전성 재료(40)는, 예를 들어 팔라듐, 주석, 은, 구리로 이루어지는 군에서 선택되는 적어도 1종의 금속이다.
금속 도금층(50)은 Cu 도금층이다. 피복 도금층은, Ni 도금층 c1과, Ni 도금층 c1을 덮는 Sn 도금층 c2를 포함한다.
이에 의해, Ni 도금층 c1은, Cu 도금층과 Sn 도금층 c2 사이의 상호 확산을 방지할 수 있다. Ni 도금층 c1은, Cu 도금층과 Sn 도금층 c2의 사이에 존재하므로, Cu 도금층과 Sn 도금층 c2의 적층에서 발생하는 위스커를 방지할 수 있다.
또한, 칩 소체(10)는 수지 재료 및 금속분의 컴포지트 재료를 포함하지만, 칩 소체(10)에 도전성 재료를 개재하여 금속 도금층(50)을 형성할 수 있다.
이어서, 전자 부품(1)의 제조 방법에 대하여 설명한다.
먼저, 도 6에 도시하는 바와 같이, 칩 소체(10)의 양단면(10a)측이 노출되도록, 칩 소체(10)의 일부를 마스크(200)로 덮는다. 칩 소체(10)의 양단면(10a)측에 도전성을 갖게 하기 위해서, 칩 소체(10)의 양단면(10a)측에 도전성 재료(40)를 형성한다. 이때, 도전성 재료(40)를 함유하는 도전성 용액에 칩 소체(10)를 침지함으로써, 칩 소체(10)의 양단부에 도전성 용액을 부착하고, 칩 소체(10)의 양단부에 도전성 재료(40)를 형성한다.
여기서, 마스크(200)는 도 7의 (a)에 도시하는 바와 같이, 복수의 직사각 형상의 구멍(200a)을 갖고, 구멍(200a)은 매트릭스 형상으로 배열되어 있다. 마스크(200)의 구조는, 도 7의 (b)에 도시하는 바와 같이, 스테인리스를 포함하는 코어재(201)를 고무(202)에 의해 덮은 구조이다. 그리고, 각 구멍(200a)은 하나의 본체(10)에 대응하도록 형성되어 있다. 단, 구멍(200a)의 크기는 칩 소체(10)보다도 작다.
그리고, 칩 소체(10)를 구멍(200a)에 삽입할 때에는, 막대 형상의 부재로 마스크(200)의 일면측으로부터, 칩 소체(10)를 구멍(200)에 압입한다. 이에 의해, 칩 소체(10)의 양단부를 구멍(200a)으로부터 노출할 수 있다. 또한, 칩 소체(10)의 한쪽의 단부를 구멍(200a)으로부터 노출시키도록 해도 된다.
그 후, 도전성 재료(40)의 부착에 의해 도전성이 부여된 칩 소체(10)를 마스크(200)로부터 제거한다. 그리고, 칩 소체(10)를 도금욕에 침지해 전해 도금을 실시하여, 도 8의 (a)에 도시하는 바와 같이, 칩 소체(10)에 있어서 도전성 재료(40)가 부착된 단부에 금속 도금층(50)을 형성한다. 금속 도금층(50)은 도전성 재료(40)를 피복하도록 형성된다.
금속 도금층(50)은 Cu 도금층이다. 따라서, 금속 도금층(50)은 Cu를 선택하고 있기 때문에, 도금 시에, 도금에 의해, 도전성 재료(40)에 부착되기 쉬워진다.
이와 같이 하여, 도전성 재료(40)와 금속 도금층(50)으로부터, 외부 전극 본체(25)를 형성한다.
이어서, 도 8의 (b)에 도시하는 바와 같이, 외부 전극 본체(25)를 구비한 칩 소체(10)의 표면 전체에 절연층(30)을 형성한다.
또한, 절연층(30)을 구성하는 재료로서는, 실시 형태 1과 마찬가지로, 레이저광 L의 흡수 계수가 큰 수지 재료가 사용된다.
이어서, 도 8의 (c)에 도시하는 바와 같이, 절연층(30)의 소정의 영역(하면 영역) R에 레이저광 L을 조사하여, 하면 영역 R에 위치하는 절연층(30)을 제거한다. 즉, 하면 영역 R에 있어서 외부 전극 본체(25)를 피복하고 있는 절연층(30)을 제거하여, 하면(10c)에 외부 전극 본체(25)를 노출시킨다.
따라서, 칩 소체(10)의 수지 재료가, 레이저광이 흡수되기 어려운 금속 도금층(50)에 의해 피복되어 있으므로, 레이저광을 조사하여 소정의 영역 R에 위치하는 절연층(30)을 제거하는 공정에서, 칩 소체(10)의 수지 재료가 제거되어 버리는 경우가 없어, 외부 전극 본체(25)의 노출 영역을 원하는 형상으로 할 수 있다.
이어서, 도 8의 (d)에 도시하는 바와 같이, 하면 영역 R에 노출된 외부 전극 본체(25)의 표면에, 하지층으로서 Ni 도금층 c1을 형성하고, Ni 도금층 c1의 표면에 최외층으로서 Sn 도금층 c2를 형성한다.
따라서, Sn 도금층 c2를 형성하므로, 전자 부품(1)을 땜납을 사용하여 실장 대상에 접합할 경우에, 접합 신뢰성을 향상시키는 것이 가능해진다. 또한, Ni 도금층 c1은, Cu 도금층과 Sn 도금층 c2 사이의 상호 확산을 방지할 수 있다. 또한, Ni 도금층 c1은, Cu 도금층과 Sn 도금층 c2의 사이에 존재하므로, Cu 도금층과 Sn 도금층 c2의 적층에서 발생하는 위스커를 방지할 수 있다.
이에 의해, 도 5에 도시하는 바와 같은 구조를 갖는 전자 부품(1)이 얻어진다.
이어서, 실시 형태 3의 다른 형태를 설명한다. 도 5에 도시하는 전자 부품(1)과 상이한 구성을 설명한다.
도 9의 (a)에 도시하는 바와 같이, 금속 도금층(50)은 Cu 도금층(51)과, Cu 도금층(51)을 덮는 Ni 도금층(52)을 포함하고, 피복 도금층은, Sn 도금층 b1이다. 또한, 금속 도금층(50)에 있어서, Ni 도금층(52)은 Cu 도금층(51)의 전체를 덮고 있지만, Cu 도금층(51)의 소정의 영역 R에 대응하는 부분을 덮도록 해도 된다.
따라서, Ni 도금층(52)은 Cu 도금층(51)과 Sn 도금층 b1 사이의 상호 확산을 방지할 수 있다. Ni 도금층(52)은 Cu 도금층(51)과 Sn 도금층 b1의 사이에 존재하므로, Cu 도금층(51)과 Sn 도금층 b1의 적층에서 발생하는 위스커를 방지할 수 있다.
이 전자 부품(1)의 제조 방법을 설명한다. 도 8에 도시하는 전자 부품(1)의 제조 방법과 상이한 방법을 설명한다.
도 8의 (a)에 있어서, 금속 도금층(50)을, Cu 도금층(51)과, Cu 도금층(51)을 덮도록 형성된 Ni 도금층(52)에 의해 형성한다. 이에 의해, Cu 도금층(51)은 도금에 의해, 도전성 재료(40)에 부착되기 쉬워지고, 또한, Ni 도금층(52)은 Cu 도금층(51)을 보호한다.
도 8의 (d)에 있어서, 외부 전극 본체의, 절연층을 제거함으로써 노출된 영역을 피복하도록, Sn 도금층 b1을 형성한다. 이와 같이, Sn 도금층 b1을 형성하므로, 전자 부품(1)을 땜납을 사용하여 실장 대상에 접합할 경우에, 접합 신뢰성을 향상시키는 것이 가능해진다.
이어서, 실시 형태 3의 다른 형태를 설명한다. 도 5에 도시하는 전자 부품(1)과 상이한 구성을 설명한다.
도 9의 (b)에 도시하는 바와 같이, 금속 도금층(50)은 Cu 도금층(51)과, Cu 도금층(51)을 덮는 Ni 도금층(52)을 포함하고, 피복 도금층은, Ni 도금층 c1과, Ni 도금층 c1을 덮는 Sn 도금층 c2를 포함한다.
따라서, Ni 도금층(52, c1)은, Cu 도금층(51)과 Sn 도금층 c2 사이의 상호 확산을 방지할 수 있다. Ni 도금층(52, c1)은, Cu 도금층(51)과 Sn 도금층 c2의 사이에 존재하므로, Cu 도금층(51)과 Sn 도금층 c2의 적층에서 발생하는 위스커를 방지할 수 있다.
이 전자 부품(1)의 제조 방법을 설명한다. 도 8에 도시하는 전자 부품(1)의 제조 방법과 상이한 방법을 설명한다.
도 8의 (a)에 있어서, 금속 도금층(50)을, Cu 도금층(51)과, Cu 도금층(51)을 덮도록 형성된 Ni 도금층(52)에 의해 형성한다. 이에 의해, Cu 도금층(51)은 Cu를 선택하고 있기 때문에, 도금 시에, 도전성 재료(40)에 부착되기 쉬워지고, 또한, Ni 도금층(52)은 Cu 도금층(51)을 보호한다. 그 후, 도 8의 (b) 내지 (d)에서 설명한 방법과 동일한 방법을 행한다.
여기서, 도 8의 (c)를 참조하여, 외부 전극 본체(25)의 소정의 영역 R을 노출시키도록 소정의 영역 R에 대응하는 절연층(30)을 레이저광으로 제거할 때, 금속 도금층(50)의 Ni 도금층(52)은 레이저광의 열로 산화된다. 그래서, 이 방법에서는, 도 8의 (d)를 참조하여, 피복 도금층의 Ni 도금층 c1을 다시 실시하고 나서, Sn 도금층 c2를 행하고 있다.
또한, 상술한 실시 형태 1에서는, 절연층(30)을 제거하는 영역(하면 영역) R이, 한 쌍의 외부 전극(20)의, 일방측 및 타방측에 있어서 각각 하나씩(즉, 합계 2개)으로 했을 경우를 예로 들어 설명했지만, 도 10의 (a), (b)에 도시하는 바와 같이, 한쪽의 외부 전극(20)의 하면 영역 R에 복수개(도 10의 (b)에서는 2개) 형성하고, 다른 쪽의 외부 전극(20)의 하면 영역 R에도 복수개(도 10의 (b)에서는 2개) 형성하도록 해도 된다.
즉, 레이저광을, 한쪽의 외부 전극 본체를 피복하고 있는 절연층의 복수 개소(2군데 이상)와 다른 쪽의 외부 전극 본체를 피복하고 있는 절연층의 복수 개소(2군데 이상)에, 각각 이격해서 조사하여, 절연층을 제거하도록 해도 된다. 또한, 실시 형태 2, 3에 대해서도 마찬가지이다.
또한, 상기 실시 형태 1 내지 3에서는, 외부 전극 본체(25)는 단면(10a), 상면(10b), 하면(10c) 및 양측면(10d)에 설치된, 5면 전극이지만, 도 11의 (a)에 도시하는 바와 같이, 외부 전극 본체(25)는 단면(10a) 및 하면(10c)에 설치된, L자형 전극이어도 되고, 또는, 도 11의 (b)에 도시하는 바와 같이, 외부 전극 본체(25)는 단면(10a), 상면(10b) 및 하면(10c)에 설치된, 역 ㄷ자형 전극이어도 된다.
또한, 상기 실시 형태 1 내지 3에서는, 칩 소체(10)의 하면(10c)측의 절연층(30)을 제거했지만, 단면(10a)측의 절연층(30)도 제거할 수도 있다.
예를 들어, 외부 전극(20)의 단면(10a)측의 일부를 노출시킴으로써, 전자 부품(1)을 실장 대상에 탑재했을 경우에, 단면(10a)측의 외부 전극(20)에도 접합 가능한 영역이 형성되여, 실장 대상과의 접합 신뢰성을 향상시킬 수 있다.
또한, 칩 소체(10)의 표면 전체를 덮지 않고, 외부 전극 본체(25)만을 덮도록 하는 것도 가능하다.
또한, 상기 실시 형태에서는, 적층형 인덕터를 예로 들어 설명했지만, 본 발명은 그 밖에도, 적층형 콘덴서, 적층형 서미스터, 적층형 LC 복합 부품, 도선을 권회한 권선 코일 부품, 노이즈 필터 등의 다양한 전자 부품에 적용하는 것이 가능하다.
또한, 본 발명은 그 밖의 점에 있어서도, 상기 실시 형태에 한정되는 것은 아니며, 본 발명의 범위 내에 있어서, 다양한 응용, 변형을 가하는 것이 가능하다.
1: 전자 부품
10: 칩 소체
10a: 칩 소체의 단면
10b: 칩 소체의 상면
10c: 칩 소체의 하면
10d: 칩 소체의 측면
11: 자성체 세라믹층
12: 내부 도체
13: 코일
13a: 코일의 단부
20: 외부 전극
25: 외부 전극 본체
25a: 전극 본체
25b: 금속 도금층
30: 절연층
40: 도전성 재료
50: 금속 도금층
51: Cu 도금층
52: Ni 도금층
b1: (피복 도금층의 일례의) Sn 도금층
c1: (피복 도금층의 일례의) Ni 도금층(하지층)
c2: (피복 도금층의 일례의) Sn 도금층(최외층)
L: 레이저광
R: 소정의 영역(절연층을 제거하는 영역)

Claims (24)

  1. 전자 부품을 구성하는 칩 소체 위에 형성된 외부 전극 본체가 피복되도록, 상기 외부 전극 본체 위에 절연층을 형성하는 공정과,
    상기 외부 전극 본체의 표면을 구성하는 재료보다도 상기 절연층 쪽이 흡수 계수가 큰 레이저광을, 상기 절연층의 소정의 영역에 조사하고, 상기 소정의 영역에 위치하는 상기 절연층을 제거하여, 상기 외부 전극 본체의 소정의 영역을 노출시키는 공정
    을 구비하는, 전자 부품의 제조 방법.
  2. 제1항에 있어서,
    상기 외부 전극 본체가, 상기 칩 소체 위에 형성된, 도전성 수지 재료를 포함하는 전극 본체와, 상기 전극 본체를 피복하도록 형성된 금속 도금층을 구비한 것인, 전자 부품의 제조 방법.
  3. 제2항에 있어서,
    상기 금속 도금층이 Ni 도금층인, 전자 부품의 제조 방법.
  4. 제2항 또는 제3항에 있어서,
    상기 외부 전극 본체의, 상기 절연층을 제거함으로써 노출된 영역을 피복하도록, Sn 도금층을 형성하는 공정을 구비하고 있는, 전자 부품의 제조 방법.
  5. 제1항에 있어서,
    상기 외부 전극 본체가, 수지 성분을 포함하지 않는 재료로 형성된 것인, 전자 부품의 제조 방법.
  6. 제5항에 있어서,
    상기 외부 전극 본체의, 상기 절연층을 제거함으로써 노출된 영역을 피복하도록, 피복 도금층을 형성하는 공정을 구비하고 있는, 전자 부품의 제조 방법.
  7. 제6항에 있어서,
    상기 피복 도금층을 형성하는 공정이, 하지층으로서 Ni 도금층을 형성하는 공정과, 최외층으로서 Sn 도금층을 형성하는 공정을 구비하고 있는, 전자 부품의 제조 방법.
  8. 제1항에 있어서,
    상기 칩 소체는, 수지 재료 및 금속분의 컴포지트 재료를 포함하고,
    상기 외부 전극 본체는, 상기 칩 소체 위에 형성된 도전성 재료와, 상기 도전성 재료를 피복하도록 형성된 금속 도금층을 포함하는, 전자 부품의 제조 방법.
  9. 제8항에 있어서,
    상기 금속 도금층은 Cu 도금층인, 전자 부품의 제조 방법.
  10. 제8항에 있어서,
    상기 금속 도금층은, Cu 도금층과, 상기 Cu 도금층을 덮도록 형성된 Ni 도금층을 포함하는, 전자 부품의 제조 방법.
  11. 제10항에 있어서,
    상기 외부 전극 본체의, 상기 절연층을 제거함으로써 노출된 영역을 피복하도록, Sn 도금층을 형성하는 공정을 구비하고 있는, 전자 부품의 제조 방법.
  12. 제9항 또는 제10항에 있어서,
    상기 외부 전극 본체의, 상기 절연층을 제거함으로써 노출된 영역을 피복하도록, 하지층으로서 Ni 도금층과 최외층으로서 Sn 도금층을 형성하는 공정을 구비하고 있는, 전자 부품의 제조 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 레이저광의 조사에 의해, 상기 전자 부품을 실장 대상 위에 탑재하는 경우에 있어서, 상기 전자 부품의 상기 외부 전극 본체가 직접 또는 도금층을 개재하여 접합되어야 할 영역을 피복하고 있는 상기 절연층을 제거하는, 전자 부품의 제조 방법.
  14. 제13항에 있어서,
    상기 칩 소체의 양단부 각각에 상기 외부 전극 본체가 형성되어 있는 경우에 있어서, 상기 레이저광을, 상기 칩 소체의 양단부에 형성된 상기 외부 전극 본체 각각에 대해서, 상기 절연층의 복수 개소를 이격하여 제거하도록 조사하는, 전자 부품의 제조 방법.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서,
    상기 절연층을 구성하는 재료가 수지 재료인, 전자 부품의 제조 방법.
  16. 제15항에 있어서,
    상기 레이저광으로서, 파장이 1.06㎛ 이상, 10.6㎛ 이하의 레이저광을 사용하는, 전자 부품의 제조 방법.
  17. 칩 소체와,
    상기 칩 소체 위에 설치된 외부 전극 본체와,
    상기 외부 전극 본체의 소정의 영역을 노출시키도록 상기 외부 전극 본체를 덮는 절연층과,
    상기 외부 전극 본체의 상기 소정의 영역을 덮고, 상기 절연층으로부터 노출되어 있는 피복 도금층
    을 구비하는, 전자 부품.
  18. 제17항에 있어서,
    상기 외부 전극 본체는, 상기 칩 소체 위에 설치되며 도전성 수지 재료를 포함하는 전극 본체와, 상기 전극 본체를 덮는 금속 도금층을 포함하는, 전자 부품.
  19. 제18항에 있어서,
    상기 금속 도금층은 Ni 도금층이며, 상기 피복 도금층은 Sn 도금층인, 전자 부품.
  20. 제17항에 있어서,
    상기 외부 전극 본체는, 수지 성분을 포함하지 않는 재료를 포함하고,
    상기 피복 도금층은 Ni 도금층과, 상기 Ni 도금층을 덮는 Sn 도금층을 포함하는, 전자 부품.
  21. 제17항에 있어서,
    상기 칩 소체는, 수지 재료 및 금속분의 컴포지트 재료를 포함하고,
    상기 외부 전극 본체는, 상기 칩 소체 위에 설치된 도전성 재료와, 상기 도전성 재료를 덮는 금속 도금층을 포함하는, 전자 부품.
  22. 제21항에 있어서,
    상기 금속 도금층은 Cu 도금층이고,
    상기 피복 도금층은 Ni 도금층과, 상기 Ni 도금층을 덮는 Sn 도금층을 포함하는, 전자 부품.
  23. 제21항에 있어서,
    상기 금속 도금층은 Cu 도금층과, 상기 Cu 도금층을 덮는 Ni 도금층을 포함하고,
    상기 피복 도금층은 Sn 도금층인, 전자 부품.
  24. 제21항에 있어서,
    상기 금속 도금층은 Cu 도금층과, 상기 Cu 도금층을 덮는 Ni 도금층을 포함하고,
    상기 피복 도금층은 Ni 도금층과, 상기 Ni 도금층을 덮는 Sn 도금층을 포함하는, 전자 부품.
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