KR20160016479A - 포토레지스트 박리 방법 - Google Patents

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KR20160016479A
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KR
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filler
layer
patterned photoresist
semiconductor substrate
bonding
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KR1020140124219A
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쳉-훙 시
궈-화 양
샹-빈 허우
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칩본드 테크놀러지 코포레이션
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Abstract

본 발명의 포토레지스트 박리 방법은 반도체 기판을 제공하는 단계, 침지 단계 및 박리 단계를 포함하고, 반도체 기판은 기판, 본딩 패드, 보호층, 필러 하부 금속층, 패턴화된 포토레지스트층 및 필러를 구비하고, 상기 패턴화된 포토레지스트층은 상기 필러 하부 금속층 및 상기 필러의 측면을 커버하고, 또한 상기 패턴화된 포토레지스트층 및 상기 필러의 상기 측면 사이에 제1 접합 계면이 형성되고, 상기 패턴화된 포토레지스트층 및 상기 필러 하부 금속층 사이에 제2 접합 계면이 형성되고, 침지 단계에서, 상기 패턴화된 포토레지스트층은 화학액과 접촉하여 상기 제1 접합 계면의 접합 강도를 약화시킬 수 있으므로, 박리 단계에서 적당한 충격력을 가진 유체로 상기 반도체 기판을 세척하면, 상기 패턴화된 포토레지스트층을 상기 기판으로부터 박리시킬 수 있다.

Description

포토레지스트 박리 방법{Method for photoresist stripping}
본 발명은 포토레지스트 박리 방법에 관한 것으로, 특히 유체로 포토레지스트를 박리하는 포토레지스트 박리 방법에 관한 것이다.
종래의 필러 제조 공정은 기판 상에 포토레지스트층을 형성하는 단계; 상기 포토레지스트층을 노광/현상시켜 패턴화하는 단계; 패턴화된 상기 포토레지스트층에 필러를 도금하는 단계; 마지막으로 패턴화된 상기 포토레지스트층을 제거하는 단계를 포함한다. 포토레지스트 제거 공정에서는 일반적으로 상기 포토레지스트층이 피복된 상기 기판을 포토레지스트 박리액에 침지시켜, 상기 포토레지스트층이 팽윤, 분열되게 하여 상기 기판으로부터 박리시키나, 서로 다른 제품의 요구를 감안하여 공정에 사용되는 포토레지스트 재료 및 포토레지스트 박리액의 종류가 모두 다르므로, 종래 기술은 포토레지스트 박리 공정에서 상기 기판을 포토레지스트 액에 침지시키는 시간이 너무 길어 필러가 부스러지거나 또는 상기 기판의 보호층이 손상된다. 반면, 상기 기판을 포토레지스트 박리액에 침지시키는 시간이 너무 짧으면 포토레지스트층이 잔류하게 되어 필러 제조 공정의 수율에 영향을 미친다. 그 밖에, 필러 제조 공정에서 필러는 일정한 두께를 가져야 하므로 상기 포토레지스트층도 상대적인 두께를 갖도록 도포해야 하기 때문에, 포토레지스트 박리액 침지 시간이 길어지고, 또한 포토레지스트 박리액의 사용량도 많아져 환경 부담 및 제조 원가의 증가를 초래한다.
본 발명은, 포토레지스트 반도체 기판을 세척하는 것을 통해 반도체 기판으로부터 포토레지스트층을 박리시키므로 화학액 침지 시간을 대폭 줄일 수 있고 화학액의 사용량을 줄이며 또한 화학액 침지 시간이 비교적 짧으므로 반도체 기판의 구조에 영향을 주지 않으므로 생산 수율을 대폭 향상시킬 수 있는 포토레지스트 박리 방법을 제공한다.
본 발명의 포토레지스트 박리 방법은 반도체 기판을 제공하는 단계, 침지 단계, 및 박리 단계를 포함하고, 상기 반도체 기판을 제공하는 단계에서 상기 반도체 기판은 기판, 본딩 패드, 보호층, 필러 하부 금속층, 패턴화된 포토레지스트층 및 필러를 구비하고, 상기 본딩 패드는 상기 기판의 표면에 위치하고, 상기 보호층은 상기 기판 및 상기 본딩 패드를 커버하고, 또한 상기 보호층은 상기 본딩 패드를 노출시키는 개구를 구비하고, 상기 필러 하부 금속층은 상기 보호층을 커버하고, 상기 필러는 상기 필러 하부 금속층 상에 설치되고, 상기 필러는 측면을 가지고, 상기 패턴화된 포토레지스트층은 상기 필러 하부 금속층 및 상기 필러의 측면을 커버한다. 또한 상기 패턴화된 포토레지스트층 및 상기 필러의 상기 측면 사이에 제1 접합 계면이 형성되고, 상기 패턴화된 포토레지스트층 및 상기 필러 하부 금속층 사이에 제2 접합 계면이 형성되고, 상기 제1 접합 계면은 제1 접합 강도를 가지고, 상기 제2 접합 계면은 제2 접합 강도를 가지며, 상기 침지 단계에서는 상기 반도체 기판을 화학액에 침지시켜, 상기 화학액이 상기 패턴화된 포토레지스트층과 접촉되게 하고, 상기 화학액은 상기 제1 접합 계면에 침투하여 상기 제1 접합 계면의 상기 제1 접합 강도를 제3 접합 강도로 변화시키고, 상기 제2 접합 계면의 상기 제2 접합 강도를 제4 접합 강도로 변화시키고, 상기 제3 접합 강도는 상기 제1 접합 강도보다 작다. 상기 박리 단계에서는 충격력을 가진 유체(流體)로 상기 반도체 기판을 세척하여, 상기 필러의 상기 측면 및 상기 필러 하부 금속층을 노출시키도록 상기 패턴화된 포토레지스트층을 상기 기판으로부터 박리시키고, 상기 충격력은 상기 제3 접합 강도 및 상기 제4 접합 강도보다 크다.
본 발명은 유체 세척 방식에 의해 상기 패턴화된 포토레지스트층을 박리하므로 상기 반도체 기판이 상기 화학액에 침지되는 시간을 대폭 줄일 수 있어, 상기 화학액의 사용량을 줄여 제조 원가를 줄이며, 또한 침지 시간이 짧으므로 상기 반도체 기판의 상기 필러 또는 기타 소자의 손상을 방지할 수 있어, 제조 공정의 수율을 향상시킨다.
도 1은 본 발명의 제1 실시예에 따른 포토레지스트 박리 방법의 흐름도이다.
도 2 내지 도 9는 본 발명의 제1 실시예에 따른 반도체 기판의 측면 단면도이다.
도 10 내지 도 19는 본 발명의 제2 실시예에 따른 반도체 기판의 측면 단면도이다.
도 20 내지 도 32는 본 발명의 제3 실시예에 따른 반도체 기판의 측면 단면도이다.
도 1은 본 발명의 제1 실시예에 따른 포토레지스트 박리 방법(10)의 흐름도이다. 도 1 및 도 2를 참고하면 「반도체 기판을 제공하는 단계(11)」에서는 기판(110), 본딩 패드(120) 및 보호층(130)을 구비하는 반도체 기판(100)을 제공한다. 상기 본딩 패드(120)는 상기 기판(110)의 표면(111)에 위치하고, 상기 보호층(130)은 상기 기판(110) 및 상기 본딩 패드(120)를 커버하고, 또한 상기 보호층(130)은 상기 본딩 패드(120)를 노출시키는 개구(131)를 구비하고, 상기 본딩 패드(120)는 구리, 알루미늄, 구리합금 또는 기타 도전 재료에서 선택될 수 있다.
도 1 및 도 3을 참고하면, 「필러 하부 금속층을 형성하는 단계(12)」에서는 기상 도금, 스퍼터링, 전기 도금 또는 무전해 도금 공정으로 상기 보호층(130) 상에 필러 하부 금속층(140)을 도금한다. 상기 필러 하부 금속층(140)은 상기 보호층(130)을 커버하고, 또한 상기 필러 하부 금속층(140)은 상기 본딩 패드(120)에 연결되고, 상기 필러 하부 금속층(140)은 점착층(Adhesion layer), 확산방지층(Diffusion barrier layer), 습윤층(Wetting layer) 및 내산화층(Oxidation barrier layer)을 포함하는 다중 금속층 구조일 수 있으나, 본 발명은 이에 한정되지 않는다.
도 1 및 도 4를 참고하면, 「포토레지스트층을 형성하는 단계(13)」에서는 상기 필러 하부 금속층(140) 상에 포토레지스트층(150)을 형성한다. 상기 포토레지스트층(150)은 도포 및 베이킹 등 공정을 통해 상기 필러 하부 금속층(140) 상에 형성되고, 상기 포토레지스트층(150)은 포지티브 포토레지스트(positive photoresist) 또는 네거티브 포토레지스트(negative photoresist)에서 선택될 수 있다.
도 1, 도 4 및 도 5를 참고하면, 「포토레지스트층을 패턴화하는 단계(14)」에서는 포토마스크를 마스크로 하여 상기 포토레지스트층(150)에 대해 노광 공정(expose process)을 진행함으로써 상기 포토레지스트층(150)의 감광 영역에 화학적 변화가 발생하게 하고, 이어 현상 공정(developing process)에서 현상액으로 불필요한 포토레지스트를 제거하여 패턴화된 포토레지스트층(160)을 형성한다. 상기 패턴화된 포토레지스트층(160)은 필러 하부 금속층(140)을 커버하고, 또한 상기 패턴화된 포토레지스트층(160)은 필러 하부 금속층(140)의 일부를 노출시키고, 상기 패턴화된 포토레지스트층(160)은 높이(H1)를 갖는다. 본 실시예에서 상기 패턴화된 포토레지스트층(160)의 상기 높이(H1)는 150㎛ 내지 200㎛ 사이이다.
도 1 및 도 6을 참고하면, 「필러를 형성하는 단계(15)」에서는 기상 도금, 스퍼터링, 전기 도금, 무전해 도금 또는 프린팅 공정으로 필러(170)를 상기 패턴화된 포토레지스트층(160)에 형성한다. 상기 필러(170)는 상기 필러 하부 금속층(140) 상에 설치되고, 상기 필러(170)는 상기 본딩 패드(120)와 다른 한 기판(미도시)을 전기적으로 연결시키기 위한 것으로, 상기 필러(170)는 측면(171) 및 높이(H2)를 가지고, 상기 패턴화된 포토레지스트층(160)은 상기 필러(170)의 상기 측면(171)을 커버하고, 상기 필러(170)의 상기 높이(H2)는 150㎛ 내지 200㎛ 사이이고, 상기 필러(170)는 금, 구리/니켈, 구리/니켈/금, 주석/은 또는 기타 도전 금속에서 선택될 수 있다.
도 6을 참고하면, 상기 패턴화된 포토레지스트층(160) 및 상기 필러(170)의 상기 측면(171) 사이에 제1 접합 계면(S1)이 형성되어 있고, 상기 패턴화된 포토레지스트층(160) 및 상기 필러 하부 금속층(140) 사이에 제2 접합 계면(S2)이 형성되어 있고, 상기 제1 접합 계면(S1)은 제1 접합 강도를 가지고, 상기 제2 접합 계면(S2)은 제2 접합 강도를 가진다. 이 경우 상기 제1 접합 강도 및 상기 제2 접합 강도가 모두 강하므로 상기 패턴화된 포토레지스트층(160)을 상기 반도체 기판(100)으로부터 쉽게 박리할 수 없다.
도 1 및 도 7을 참고하면, 「침지 단계(16)」에서는 상기 반도체 기판(100)을 화학액에 침지시키고, 상기 화학액은 상기 패턴화된 포토레지스트층(160)과 접촉하여 상기 패턴화된 포토레지스트층(160)에 화학 변화가 발생하게 하고, 또한 상기 화학액은 상기 제1 접합 계면(S1)에 침투하여 상기 제1 접합 계면(S1)의 상기 제1 접합 강도를 제3 접합 강도로 변화시키고, 상기 제2 접합 계면(S2)의 상기 제2 접합 강도를 제4 접합 강도로 변화시킨다. 상기 제3 접합 강도는 상기 제1 접합 강도보다 작고 상기 제4 접합 강도는 상기 제2 접합 강도보다 작은 것이 바람직하다. 본 발명은 「침지 단계(16)」에서 상기 화학액으로 상기 패턴화된 포토레지스트층(160)을 박리하려는 것이 아니라, 상기 패턴화된 포토레지스트층(160)과 상기 필러 하부 금속층(140) 및 상기 필러(170) 사이의 접합 강도를 낮추는 것이다. 따라서 상기 반도체 기판(100)이 「침지 단계(16)」에서 상기 화학액에 침지되는 시간과 상기 화학액의 사용량을 대폭 줄일 수 있다. 상기 침지 시간은 1분 내지 40분인 것이 바람직하다. 본 발명에서의 접합 강도의 단위는 kgf이다.
도 1 및 도 7을 참고하면, 「세척 단계(17)」에서는 탈이온수(DIW) 또는 초순수(UPW)로 상기 반도체 기판(100)을 세척하는데, 이는 주로 상기 기판(110)의 배면(112)에 잔류하는 상기 화학액을 제거하기 위한 것이다. 후속 공정에서 상기 기판(110)의 상기 배면(112)이 기계 암에 의해 고정되므로 상기 화학액이 상기 기판(110)의 상기 배면(112)에 잔류할 경우, 상기 반도체 기판(100)을 손상시킬 수 있다.
도 1 및 도 8을 참고하면, 「박리 단계(18)」에서는 노즐(미도시)을 통해 유체를 분사하면서 상기 반도체 기판(100)을 세척한다. 상기 유체는 2상 유체(two-phase flow)인 것이 바람직하고, 또한 상기 유체는 탈이온수(DIW)에 질소 또는 이산화탄소를 혼합한 것으로부터 선택될 수 있다. 상기 노즐에서 상기 반도체 기판(100)까지 0.2cm 내지 1cm의 간격이 있고, 또한 상기 유체가 충격력(단위: kgf)을 갖도록 상기 유체의 유량은 3LPM 내지 5LPM 사이에 있고, 상기 패턴화된 포토레지스트층(160)을 상기 기판(100)으로부터 박리시켜 상기 필러(170)의 상기 측면(171) 및 상기 필러 하부 금속층(140)을 노출시키도록 상기 충격력은 상기 제3 접합 강도 및 상기 제4 접합 강도보다 크다. 「침지 단계(16)」에서 상기 패턴화된 포토레지스트층(160)에 대해 1차 처리를 진행하였으므로, 상기 유체로 상기 반도체 기판(100)을 세척하는 시간이 10초 내지 30초이면 상기 패턴화된 포토레지스트층(160)을 상기 기판(110)으로부터 박리할 수 있다.
도 1을 참고하면, 「건조 단계(19)」에서는 IPA 건조 또는 회전 건조 방식으로 상기 반도체 기판(100) 상에 잔류한 수분을 제거한다.
도 1 및 도 9를 참고하면, 「필러 하부 금속층을 식각하는 단계(20)」에서는 상기 필러(170)를 마스크로 하여 상기 필러 하부 금속층(140)을 식각함으로써, 불필요한 필러 하부 금속층(140)을 제거하고, 상기 필러(170) 아래에 위치한 상기 필러 하부 금속층(140)만 남긴다.
도 10 내지 도 19는 본 발명의 제2 실시예의 제조 공정을 나타낸 것이며, 이 제조 공정은 1P2M 공정이다. 제1 실시예와의 차이점은 보호층(130A) 및 회로층(180)을 별도로 구비하는 것이다. 상기 보호층(130A)은 상기 필러 하부 금속층(140)을 형성하기 전에 상기 보호층(130) 상에 형성되어 상기 필러 하부 금속층(140)과 상기 기판(110) 사이의 절연을 확보하고, 또한 상기 보호층(130A)도 상기 본딩 패드(120)를 노출시킨다. 본 실시예에서 상기 필러 하부 금속층(140)은 상기 보호층(130A) 상에 형성되고, 상기 본딩 패드(120)에 전기적으로 연결된다.
도 13 내지 도 15를 참고하면, 상기 회로층(180)은 패턴화된 포토레지스트층(160A)을 통해 상기 필러 하부 금속층(140) 상에 재배선층(Redistribution Layer)으로서 형성된다. 상기 회로층(180)이 상기 필러 하부 금속층(140)에 형성된 후, 또한 「침지 단계(16)」 및 「박리 단계(18)」를 통해 상기 패턴화된 포토레지스트층(160A)을 박리할 수 있다. 동일하게, 도 16 내지 도 18을 참고하면, 상기 패턴화된 포토레지스트층(160)에 의해 상기 회로층(180) 및 상기 필러 하부 금속층(140) 상에 상기 필러(170)를 형성하고, 「침지 단계(16)」 및 「박리 단계(17)」에 의해 상기 패턴화된 포토레지스트층(160)을 박리한다. 본 실시예에서, 상기 패턴화된 포토레지스트층(160A) 및 상기 패턴화된 포토레지스트층(160)은 모두 「침지 단계(16)」 및 「박리 단계(18)」를 통해 박리할 수 있다. 따라서 상기 화학액의 사용량을 대폭 줄이고 또한 상기 기판(110) 상의 미세 회로의 손상을 방지할 수 있다.
도 20 내지 도 32를 참고하면, 본 발명의 제3 실시예의 제조 공정을 나타낸 것이며, 이 제조 공정은 2P2M 공정이다. 제1 실시예와의 차이점은 보호층(130A), 회로층(180), 보호층(130B) 및 필러 하부 금속층(140A)을 별도로 구비하는 것이다. 상기 보호층(130A) 및 상기 회로층(180)은 제2 실시예와 동일하고, 각각 절연층 및 재배선층으로 사용된다. 도 27을 참고하면, 본 실시예에서는 상기 회로층(180)을 형성한 후, 상기 보호층(130B)을 상기 회로층(180) 상에 별도로 형성하여 상기 회로층(180)을 보호하고, 또한 상기 보호층(130B)은 상기 회로층(180)을 노출시킨다.
도 28 내지 도 31을 참고하면, 본 실시예에서는 상기 필러 하부 금속층(140A)을 상기 보호층(130A) 상에 형성하여 상기 필러(170) 및 상기 보호층(130A) 사이의 점착층으로 하고, 이어 상기 패턴화된 포토레지스트층(160)에 의해 상기 필러(170)를 상기 필러 하부 금속층(140A) 상에 형성한다. 도 24 내지 도 30을 참고하면, 본 실시예에서는 각각 상기 패턴화된 포토레지스트층(160A) 및 상기 패턴화된 포토레지스트층(160)에 의해 상기 회로층(180) 및 상기 필러(170)를 형성한 후, 상기 화학액의 사용량을 대폭 줄이고 또한 상기 기판(110) 상의 미세회로의 손상을 방지하도록, 상기 패턴화된 포토레지스트층(160A) 및 상기 패턴화된 포토레지스트층(160)은 모두 「침지 단계(16)」 및 「박리 단계(17)」를 통해 박리될 수 있다.
그 밖에, 3P3M, 4P3M 또는 복수의 P 복수의 M 공정에서, 모두 「침지 단계(16)」 및 「박리 단계(17)」에 의해 패턴화된 포토레지스트층의 박리를 진행할 수 있고, 복수의 P 복수의 M 공정은 여러 번의 패턴화된 포토레지스트층의 박리 공정이 필요하므로, 본 발명의 상기 포토레지스트 박리 방법(10)을 통해 화학액 사용량을 더 많이 절약할 수 있고, 제조 원가 및 환경 오염을 줄일 수 있다.
본 발명은 유체로 세척하는 방식으로 상기 패턴화된 포토레지스트층(160)을 박리하므로, 상기 반도체 기판(100)이 상기 화학액에 침지되는 시간을 대폭 줄일 수 있어, 상기 화학액의 사용량을 줄이고 제조 원가를 줄이며, 또한 상기 침지 시간이 짧으므로 상기 반도체 기판(100)의 상기 필러(170) 또는 기타 소자의 손상을 방지할 수 있어 제조 공정의 수율을 향상시킨다.
본 발명의 보호범위는 특허청구범위를 기준으로 하며, 해당 기술을 숙지하고 있는 자가 본 발명의 정신과 범위 내에서 행한 임의의 변화 및 수정은 모두 본 발명의 보호범위에 속한다.
100: 반도체 기판
110: 기판
120: 본딩 패드
130, 130A, 130B: 보호층
131: 개구
140, 140A: 필러 하부 금속층
150: 포토레지스트층
170: 필러
180: 회로층

Claims (12)

  1. 반도체 기판을 제공하는 단계, 침지 단계, 및 박리 단계를 포함하고,
    상기 반도체 기판을 제공하는 단계에서, 상기 반도체 기판은 기판, 본딩 패드, 보호층, 필러 하부 금속층, 패턴화된 포토레지스트층 및 필러를 구비하고, 상기 본딩 패드는 상기 기판의 표면에 위치하고, 상기 보호층은 상기 기판 및 상기 본딩 패드를 커버하고, 또한 상기 보호층은 상기 본딩 패드를 노출시키는 개구를 구비하고, 상기 필러 하부 금속층은 상기 보호층을 커버하고, 상기 필러는 상기 필러 하부 금속층 상에 설치되고, 상기 필러는 측면을 가지고, 상기 패턴화된 포토레지스트층은 상기 필러 하부 금속층 및 상기 필러의 측면을 커버하고, 또한 상기 패턴화된 포토레지스트층 및 상기 필러의 상기 측면 사이에 제1 접합 계면이 형성되고, 상기 패턴화된 포토레지스트층 및 상기 필러 하부 금속층 사이에 제2 접합 계면이 형성되고, 상기 제1 접합 계면은 제1 접합 강도를 가지고, 상기 제2 접합 계면은 제2 접합 강도를 가지며,
    상기 침지 단계에서는, 상기 반도체 기판을 화학액에 침지시켜, 상기 화학액이 상기 패턴화된 포토레지스트층과 접촉되게 하고, 상기 화학액은 상기 제1 접합 계면에 침투하여 상기 제1 접합 계면의 상기 제1 접합 강도를 제3 접합 강도로 변화시키고, 상기 제2 접합 계면의 상기 제2 접합 강도를 제4 접합 강도로 변화시키고, 상기 제3 접합 강도는 상기 제1 접합 강도보다 작으며,
    상기 박리 단계에서는, 충격력을 가진 유체로 상기 반도체 기판을 세척하여, 상기 필러의 상기 측면 및 상기 필러 하부 금속층을 노출시키도록 상기 패턴화된 포토레지스트층을 상기 기판으로부터 박리시키고, 상기 충격력은 상기 제3 접합 강도 및 상기 제4 접합 강도보다 크고,
    상기 제1 접합 강도 내지 제4 접합 강도와 상기 충격력의 단위는 kgf인,
    포토레지스트 박리 방법.
  2. 제1항에 있어서,
    상기 제4 접합 강도는 상기 제2 접합 강도보다 작은, 포토레지스트 박리 방법.
  3. 제1항에 있어서,
    상기 유체는 2상 유체(two-phase flow)인, 포토레지스트 박리 방법.
  4. 제3항에 있어서,
    상기 유체의 유량은 3LPM 내지 5LPM 사이인, 포토레지스트 박리 방법.
  5. 제4항에 있어서,
    상기 박리 단계에서, 노즐을 통해 상기 유체를 분사하고, 상기 노즐에서 상기 반도체 기판까지 0.2cm 내지 1cm의 간격이 있는, 포토레지스트 박리 방법.
  6. 제5항에 있어서,
    상기 유체로 상기 반도체 기판을 세척하는 세척 시간은 10초 내지 30초 사이인, 포토레지스트 박리 방법.
  7. 제1항에 있어서,
    상기 반도체 기판을 상기 화학액에 침지시키는 침지 시간은 1분 내지 40분 사이인, 포토레지스트 박리 방법.
  8. 제3항에 있어서,
    상기 유체는 탈이온수(DIW)에 질소 또는 이산화탄소를 혼합한 것으로부터 선택될 수 있는, 포토레지스트 박리 방법.
  9. 제1항에 있어서,
    상기 필러는 150㎛ 내지 200㎛의 높이를 가지는, 포토레지스트 박리 방법.
  10. 제1항 또는 제9항에 있어서,
    상기 패턴화된 포토레지스트층은 150㎛ 내지 200㎛의 높이를 가지는, 포토레지스트 박리 방법.
  11. 제1항에 있어서,
    상기 박리 단계 전에 상기 기판의 배면에 남은 상기 화학액을 제거하는 세척 단계를 더 포함하는 포토레지스트 박리 방법.
  12. 제1항에 있어서,
    상기 박리 단계 후에 수분을 제거하는 건조 단계를 더 포함하는 포토레지스트 박리 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108198751B (zh) * 2017-12-27 2020-08-04 深圳市华星光电技术有限公司 光阻层剥离方法
CN111834216B (zh) * 2019-04-15 2022-07-15 中国科学院物理研究所 一种制备纳米尺寸金属薄膜图形的方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002505448A (ja) * 1998-02-26 2002-02-19 アルファ・メタルズ・インコーポレーテッド レジストストリッピング法
KR20050006191A (ko) * 2002-04-26 2005-01-15 도오꾜오까고오교 가부시끼가이샤 포토레지스트 박리 방법
JP3869566B2 (ja) * 1998-11-13 2007-01-17 三菱電機株式会社 フォトレジスト膜除去方法および装置
KR20080044031A (ko) * 2006-11-15 2008-05-20 동우 화인켐 주식회사 포토레지스트 박리액 조성물 및 이를 이용하는포토레지스트의 박리방법
KR20080088246A (ko) * 2007-03-29 2008-10-02 삼성전자주식회사 반도체 기판 세정 방법
KR20120108984A (ko) * 2009-12-11 2012-10-05 인터내셔널 비지네스 머신즈 코포레이션 마스킹재의 제거 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02106040A (ja) * 1988-10-14 1990-04-18 Teru Kyushu Kk 有機被膜の除去方法
JP3940742B2 (ja) * 1996-01-12 2007-07-04 忠弘 大見 洗浄方法
JP2000012605A (ja) * 1998-06-18 2000-01-14 World Metal:Kk 半導体チップの電極部の形成方法
JP2000058494A (ja) * 1998-08-06 2000-02-25 Sony Corp 洗浄方法及び洗浄装置
JP2001085456A (ja) * 1999-09-10 2001-03-30 Seiko Epson Corp バンプ形成方法
JP2006049713A (ja) * 2004-08-06 2006-02-16 Sekisui Chem Co Ltd レジスト除去方法及びレジスト除去装置
CN101198416A (zh) * 2005-04-15 2008-06-11 高级技术材料公司 从微电子器件上清除离子注入光致抗蚀剂层的配方
US20080245390A1 (en) * 2007-04-03 2008-10-09 Lam Research Corporation Method for cleaning semiconductor wafer surfaces by applying periodic shear stress to the cleaning solution
TWI405052B (zh) * 2007-11-30 2013-08-11 Daxin Materials Corp 光阻清洗劑以及應用其之清洗光阻的方法
TWM352128U (en) * 2008-10-08 2009-03-01 Int Semiconductor Tech Ltd Semiconductor structure having silver bump
JP4413266B1 (ja) * 2008-12-15 2010-02-10 アクアサイエンス株式会社 対象物洗浄方法及び対象物洗浄システム
US8569897B2 (en) * 2009-09-14 2013-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Protection layer for preventing UBM layer from chemical attack and oxidation
JP2011171691A (ja) * 2010-01-21 2011-09-01 Tohoku Univ マイクロ・ナノソリッド利用型半導体洗浄システム
US9018758B2 (en) * 2010-06-02 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall spacer and metal top cap
JP2012174741A (ja) * 2011-02-17 2012-09-10 Aqua Science Kk 複連ノズル及び当該複連ノズルを備える基板処理装置
JP6347572B2 (ja) * 2012-07-12 2018-06-27 東邦化成株式会社 リフトオフ装置およびリフトオフ方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002505448A (ja) * 1998-02-26 2002-02-19 アルファ・メタルズ・インコーポレーテッド レジストストリッピング法
JP3869566B2 (ja) * 1998-11-13 2007-01-17 三菱電機株式会社 フォトレジスト膜除去方法および装置
KR20050006191A (ko) * 2002-04-26 2005-01-15 도오꾜오까고오교 가부시끼가이샤 포토레지스트 박리 방법
KR20080044031A (ko) * 2006-11-15 2008-05-20 동우 화인켐 주식회사 포토레지스트 박리액 조성물 및 이를 이용하는포토레지스트의 박리방법
KR20080088246A (ko) * 2007-03-29 2008-10-02 삼성전자주식회사 반도체 기판 세정 방법
KR20120108984A (ko) * 2009-12-11 2012-10-05 인터내셔널 비지네스 머신즈 코포레이션 마스킹재의 제거 방법

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