KR20150103209A - 에피택셜 실리콘 웨이퍼 및 그의 제조 방법 - Google Patents

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Abstract

초크랄스키법에 의해 육성된 실리콘 단결정으로부터 잘라내어, 직경이 300㎜ 이상인 에피택셜 실리콘 웨이퍼이다. 이 에피택셜 실리콘 웨이퍼는, 육성시에 실리콘 단결정의 각 부를 800℃ 내지 600℃까지 강온시키는 소요 시간을, 450분 이하로 한 것이고, 격자간 산소 농도가, 1.5×1018∼2.2×1018atoms/㎤(old ASTM)이고, 상기 잘라 내어진 실리콘 웨이퍼의 전면(全面)이, COP 영역으로 이루어지고, 에피택셜 웨이퍼의 벌크부의 1000℃×16시간의 열처리 후의 BMD 밀도가, 1×104/㎠ 이하이다. 이 에피택셜 실리콘 웨이퍼는, 반도체 디바이스의 제조 프로세스에 있어서의 열프로세스가 저온 열프로세스라도, 충분한 게터링 능력이 얻어짐과 함께, 에피택셜 결함이 발생하지 않는다.

Description

에피택셜 실리콘 웨이퍼 및 그의 제조 방법{EPITAXIAL SILICON WAFER AND METHOD FOR MANUFACTURING SAME}
본 발명은, 에피택셜 실리콘 웨이퍼 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는, 저온 디바이스 프로세스에 적합한 에피택셜 실리콘 웨이퍼 및 그의 제조 방법에 관한 것이다.
반도체 디바이스의 제조 공정에 있어서, Fe(철), Ni(니켈) 등의 중금속의 오염에 기인한 특성 열화를 회피하기 위해, 게터링의 기술이 이용되고 있다. 게터링은, 반도체 기판 중의 게터링 사이트에, 중금속의 원자를 취입하여, 디바이스 활성 영역이 되는 반도체 기판 표면 근방의 중금속 농도를 낮게 억제하는 기술이다. 게터링 사이트로서는, 반도체 기판 중에 포함되는 산소 석출핵이 성장한 BMD(Bulk Micro Defect)가 이용된다. BMD는, 반도체 디바이스의 제조 프로세스(디바이스 프로세스)에 있어서, 반도체 기판이 가열되는 프로세스(열프로세스)에서 성장한다.
그러나, 최근, 반도체 디바이스의 패턴의 미세화가 진행되고 있으며, 그러한 패턴의 미세화에 수반하여, 반도체 디바이스를 제조할 때의 열프로세스가 저온화하고 있다. 예를 들면, 1000℃ 이하의 열프로세스가 채용되는 경우가 있다. 이러한 저온의 열프로세스에 있어서는, 석출핵의 성장은 바랄 수 없고, 그 반도체 기판의 게터링 능력은 낮아진다.
이 문제를 해소하기 위해, 질소나 탄소를 도프(dope)한 반도체 기판이 이용되는 경우가 있다. 반도체 기판에 질소나 탄소를 도프함으로써, 저온의 열프로세스에서도, 석출핵이 성장하기 쉬워진다. 이러한 반도체 기판은, 질소나 탄소를 첨가한 실리콘 융액으로부터 육성된 실리콘 단결정으로부터 잘라내어 얻을 수 있다.
반도체 기판의 표면에 에피택셜층을 형성하는 경우는, 에피택셜층의 형성 프로세스가 고온이기 때문에, 질소나 탄소를 도프하고 있지 않은 경우에는, 반도체 기판 중의 산소 석출핵이 소실하여, 디바이스 프로세스에서는, BMD가 형성되지 않는다. 이에 대하여, 반도체 기판에, 질소나 탄소를 도프하고 있는 경우는, 에피택셜층의 형성 프로세스 및, 디바이스 프로세스에서, BMD가 성장한다.
그러나, 이 방법에서는, 실리콘 단결정 인상시의 편석에 의해, 실리콘 단결정의 상부와 하부와의 사이에서, 질소나 탄소의 농도가 대폭으로 상이하고, 이에 수반하여, 산소 석출물의 밀도도 대폭으로 상이해진다. 이 때문에, 1개의 실리콘 단결정 중, 적절한 밀도나 사이즈의 BMD가 얻어지는 부분이, 매우 적어진다.
디바이스 프로세스에 있어서, 게터링 사이트가 될 수 있는 산소 석출물(BMD)을 안정적으로 성장시키기 위한 다른 방법으로서, 질소나 탄소를 도프하는 대신에, 고산소 농도의 반도체 기판(웨이퍼)을 준비하고, 에피택셜층의 형성 전에 프리 어닐하여, 이 반도체 기판에 산소 석출물을 형성하는 방법이 제안되고 있다.
예를 들면, 하기 특허문헌 1에는, 18×1017∼21×1017atoms/㎤의 산소 농도를 갖는 실리콘 단결정으로부터, 웨이퍼를 잘라내고, 이 웨이퍼에 대하여, 750∼850℃의 온도에서 20분 이상 50분 이하의 열처리(프리 어닐)를 행하고, 이 웨이퍼에 대하여 에피택셜 성장을 행하는, 에피택셜 웨이퍼의 제조 방법이 개시되어 있다. 이 방법에 의해 웨이퍼에 형성되는 산소 석출핵은, 에피택셜층의 형성시에 소실하지 않는다. 이 웨이퍼에 있어서, 예를 들면, 에피택셜층 바로 아래의 약 10㎛의 두께의 영역에, 고밀도의 산소 석출핵이 형성되어 디바이스 프로세스에서 성장한다.
그러나, 이러한 방법에서는, 프리 어닐의 공정이 필수로 여겨지기 때문에, 그만큼, 제조 비용이 증대한다.
그런데, 에피택셜층은, 다이오드나 트랜지스터 등이 형성되는 디바이스 활성 영역으로서 이용되기 때문에, 이 영역에 전위가 발생하면, 디바이스의 전기적 특성의 열화(예를 들면, 리크(leak) 불량)가 발생하는 경우가 있으며, 이 경우, 디바이스의 수율이 악화된다. 하기 특허문헌 1에 기재되어 있는 바와 같이 에피택셜층의 바로 아래에 고밀도의 산소 석출물이 존재하는 경우, 그 산소 석출물에 기인하여 전위가 발생하면, 디바이스 활성 영역이 되는 에피택셜층에 용이하게 도달하여 에피택셜 결함이 되고, 디바이스의 전기적 특성을 열화시킨다. 또한, 큰 사이즈의 BMD가 성장하면, 웨이퍼의 강도가 저하된다.
전술의 에피택셜 결함의 문제를 회피하는 방법으로서, 하기 특허문헌 2 및 3에는, 웨이퍼를 고온에서 용체화(溶體化) 처리하고, 산소 석출핵을 소실시켜, 디바이스 프로세스에서의 BMD의 형성을 억제하는 기술이 개시되어 있다.
그러나, 하기 특허문헌 2 및 3의 방법은, 게터링 능력을 상실시켜도, BMD량을 저감하여, 에피택셜 결함이 도입되지 않도록 하고자 하는 것이다. 따라서, 중금속 오염이 발생할 수 있는 디바이스 프로세스에서는, 이들의 방법에 의해 제조된 웨이퍼는 사용할 수 없다.
일본공개특허공보 2011-054821호 일본공개특허공보 2010-228931호 일본공개특허공보 2010-228924호
그래서, 본 발명의 목적은, 반도체 디바이스의 제조 프로세스에 있어서의 열프로세스가 저온 열프로세스라도, 충분한 게터링 능력이 얻어짐과 함께, 에피택셜 결함이 발생하지 않는 에피택셜 실리콘 웨이퍼를 제공하는 것이다.
본 발명의 다른 목적은, 반도체 디바이스의 제조 프로세스에 있어서의 열프로세스가 저온 열프로세스라도, 충분한 게터링 능력이 얻어짐과 함께, 에피택셜 결함이 발생하지 않는 에피택셜 실리콘 웨이퍼의 제조 방법을 제공하는 것이다.
본 발명은, 하기 (1) 및 (2)의 에피택셜 실리콘 웨이퍼, 그리고 하기 (3) 및 (4)의 에피택셜 실리콘 웨이퍼의 제조 방법을 요지로 한다.
(1) 초크랄스키법(Czochralski process)에 의해 육성된 실리콘 단결정으로부터 잘라내어, 직경이 300㎜ 이상이고, 표면에 에피택셜층이 형성된 에피택셜 실리콘 웨이퍼로서,
육성시에 상기 실리콘 단결정의 각 부를 800℃ 내지 600℃까지 강온시키는 소요 시간을 450분 이하로 한 것이고,
격자간 산소 농도가, 1.5×1018∼2.2×1018atoms/㎤(old ASTM)이고,
질소 농도가, 1×1013atoms/㎤ 이하이고,
탄소 농도가, 1×1016atoms/㎤ 이하이고,
상기 잘라 내어진 실리콘 웨이퍼의 전면(全面)이, COP 영역으로 이루어지고,
상기 에피택셜 웨이퍼의 벌크부의 BMD 밀도가, 1000℃×16시간의 열처리 후에, 1×104/㎠ 이하인 에피택셜 실리콘 웨이퍼.
(2) 상기 (1)에 기재된 에피택셜 실리콘 웨이퍼로서,
1000℃ 이하에서 열처리하고, 그 후, 최고 도달 온도가 1200℃의 플래시 램프 어닐에 의한 열 응력 부하 시험을 행한 후, 라이트 에칭(wright-etching)을 행해도 전위 에치 피트가 발생하지 않는 에피택셜 실리콘 웨이퍼.
(3) 상기 (1)에 기재된 에피택셜 실리콘 웨이퍼의 제조 방법으로서,
초크랄스키법에 의해, 실리콘 단결정을 육성하는 공정으로서, 당해 실리콘 단결정 각 부의 800℃ 내지 600℃까지 강온시키는 소요 시간을 450분 이하로 하는 공정과,
상기 실리콘 단결정 외주부의 OSF-ring 영역을 제거하는 공정과,
OSF-ring 영역을 제거한 상기 실리콘 단결정으로부터, 직경이 300㎜ 이상의 실리콘 웨이퍼를 잘라내는 공정과,
상기 실리콘 웨이퍼의 표면에 에피택셜층을 형성하는 공정을 포함하고,
상기 실리콘 단결정을 육성하는 공정은, 당해 실리콘 단결정의 중심축으로부터 적어도 반경 150㎜ 내의 영역이 COP 영역으로만 되도록 하여, 실리콘 단결정의 육성을 행하는 공정을 포함하고,
상기 OSF-ring을 제거하는 공정은, 실리콘 단결정의 지름 방향에 관하여 COP 영역만이 남도록, OSF-ring 영역을 제거하는 공정을 포함하는 에피택셜 실리콘 웨이퍼의 제조 방법.
(4) 상기 (3)에 기재된 에피택셜 실리콘 웨이퍼의 제조 방법으로서,
상기 에피택셜층을 형성하는 공정은, 산소 석출핵을 감소시키도록, 당해 실리콘 웨이퍼를 가열하는 공정을 포함하는 에피택셜 실리콘 웨이퍼의 제조 방법.
본 에피택셜 실리콘 웨이퍼는, 1000℃ 이하의 디바이스 열프로세스에서 사용하면, 에피택셜 결함의 발생이나 웨이퍼의 강도에 영향을 미치는 사이즈의 산소 석출물은 성장하지 않지만, 충분한 게터링 능력이 얻어지는 수(밀도)의 미소한 산소 석출물이 형성된다.
(발명을 실시하기 위한 형태)
전술한 바와 같이, 본 발명의 에피택셜 실리콘 웨이퍼는, 초크랄스키법에 의해 육성된 실리콘 단결정으로부터 잘라내어, 직경이 300㎜ 이상이고, 표면에 에피택셜층이 형성된 에피택셜 실리콘 웨이퍼로서, 육성시에 상기 실리콘 단결정의 각 부를 800℃ 내지 600℃까지 강온시키는 소요 시간을 450분 이하로 한 것이고, 격자간 산소 농도가, 1.5×1018∼2.2×1018atoms/㎤(old ASTM)이고, 질소 농도가, 1×1013atoms/㎤ 이하이고, 탄소 농도가, 1×1016atoms/㎤ 이하이고, 상기 잘라 내어진 실리콘 웨이퍼의 전면이, COP 영역으로 이루어지고, 상기 에피택셜 웨이퍼의 벌크부의 BMD 밀도가 1000℃×16시간의 열처리 후에, 1×104/㎠ 이하이다.
이 에피택셜 실리콘 웨이퍼에서는, 1000℃×16시간의 열처리 후의 벌크부의 BMD 밀도가 1×104/㎠ 이하이고, 이 실리콘 웨이퍼에는, 실질적으로 산소 석출핵은 존재하고 있지 않다. 따라서, 디바이스 프로세스에 있어서도, 디바이스 프로세스 초기부터 BMD가 성장하는 일은 없다. 이 실리콘 웨이퍼를 이용하여, 1000℃ 이하의 디바이스 열프로세스를 실시하면, 격자간 산소에 기인하는 산소 석출핵에 의한 핵형성이 발생한다. 그러나, 이 산소 석출핵은, 에피택셜 결함의 발생이나 웨이퍼의 강도에 영향을 미치는 사이즈로는 성장하지 않는다.
또한, 게터링 능력은, 산소 석출물의 사이즈가 작아도, 산소 석출물의 밀도가 높으면, 확보할 수 있다. 산소 석출물은, 격자간 산소로부터, 가열(예를 들면, 600∼800℃)에 의해, 산소의 과포화도에 따라서 형성된다. 이 에피택셜 실리콘 웨이퍼는, 1.5×1018∼2.2×1018atoms/㎤(old ASTM)의 격자간 산소 농도를 갖는다. 이 농도 범위의 격자간 산소에서는, 1000℃ 이하의 열프로세스에서도, 게터링에 충분한 밀도의 산소 석출물이 형성된다. 후술하는 바와 같이, 에피택셜 실리콘 웨이퍼가, 이 범위보다 낮은 격자간 산소 농도를 갖는 경우, 충분한 게터링 능력이 얻어지지 않는다. 한편, 이 범위를 초과하는 농도의 산소의 전부를, 에피택셜층을 형성하는 프로세스에서 용체화할 수 없으며, 이 경우, 디바이스 프로세스 초기부터 BMD가 성장하여, 에피택셜 결함의 발생이나 웨이퍼의 강도에 영향을 미칠 가능성이 있다. 격자간 산소 농도는, 1.5×1018∼1.9×1018atoms/㎤(old ASTM)인 것이 바람직하다.
이러한 사이즈 및 밀도의 산소 석출물이 얻어지는 것은, 주로, 본 발명에 있어서, 실리콘 단결정으로부터 잘라 내어진(에피택셜층을 형성하기 전의) 웨이퍼의 전면이 COP(Crystal Originated Particle) 영역(Void 결함 영역) 뿐이고, 또한, 육성시의 실리콘 단결정 각 부의 800℃ 내지 600℃까지 강온시키는 소요 시간이 450분 이하인 것에 의한다.
육성 직후(as grown)의 실리콘 단결정의 외주부에는, OSF-ring 영역이 존재한다. OSF-ring 영역은, OSF(Oxidation Induced Stacking Fault) 라고 칭해지는 결함을 갖는 영역으로서, 결정의 중심축(인상축)에 수직한 단면에 있어서, 중심의 주위에 링 형상으로 존재하는 영역이다. OSF-ring 영역에는, 결정 육성시에 형성된 큰 사이즈의 산소 석출핵이 존재한다. 웨이퍼가 OSF-ring 영역을 포함하면, 이 영역에 있는 산소 석출핵은, 에피택셜층 형성시에 고온이 되어도, 소실하지 않고, 디바이스 프로세스에서, 사이즈가 큰 석출물이 된다.
이 실리콘 단결정으로부터 잘라 내어진 웨이퍼는, 전면이 COP 영역이고, OSF-ring 영역을 포함하지 않기 때문에, 이 웨이퍼에서는, 산소 석출핵을 기원(起源)으로 한 산소 석출물에 의해 에피택셜 결함이 발생하는 일은 없다.
또한, 웨이퍼의 COP 영역에 있어서도, 그 웨이퍼가, 「육성시의 실리콘 단결정 각 부의 800℃ 내지 600℃까지 강온시키는 소요 시간이 450분 이하이다」라는 요건을 만족하지 않는 실리콘 단결정으로부터 잘라 내어진 것이면, 에피택셜층의 형성시에 소실하지 않는 산소 석출핵이 형성된다. 이러한 산소 석출핵은, 디바이스 프로세스에 있어서 더욱 성장하여, 에피택셜 결함의 발생이나, 웨이퍼의 강도의 저하의 원인이 된다.
실리콘 웨이퍼 중에는, 주로, 실리콘 단결정을 제조할 때에 분위기로부터 취입되는 질소 및 탄소가 존재한다. 그러한(의도적으로 첨가하고 있지는 않은) 질소 및 탄소의 웨이퍼 중의 농도는, 통상, 검출 한계 이하로서, 구체적으로는, 각각, 1×1013atoms/㎤ 이하 및, 1×1016atoms/㎤ 이하이다. 이러한 농도의 질소 및 탄소는, 산소 석출핵의 형성에 대하여 영향을 미치지 않는다. 따라서, 이 에피택셜 실리콘 웨이퍼를 디바이스 프로세스에서 사용한 경우, 실리콘 웨이퍼 내의 질소 및 탄소에 기인하는 석출물에 의해 에피택셜 결함이 발생하는 일은 없다.
이 에피택셜 실리콘 웨이퍼는, 이하의 방법에 의해, 제조할 수 있다. 즉, 이 제조 방법은,
초크랄스키법에 의해, 실리콘 단결정을 육성하는 공정으로서, 당해 실리콘 단결정 각 부의 800℃ 내지 600℃까지 강온시키는 소요 시간을 450분 이하로 하는 공정과,
상기 실리콘 단결정 외주부의 OSF-ring 영역을 제거하는 공정과,
OSF-ring 영역을 제거한 상기 실리콘 단결정으로부터, 직경이 300㎜ 이상의 실리콘 웨이퍼를 잘라내는 공정과,
상기 실리콘 웨이퍼의 표면에 에피택셜층을 형성하는 공정을 포함한다.
상기 실리콘 단결정을 육성하는 공정에서는, 당해 실리콘 단결정의 중심축으로부터 적어도 반경 150㎜ 내의 영역이 COP 영역으로만 되도록 하여, 실리콘 단결정의 육성을 행한다.
상기 OSF-ring을 제거하는 공정은, 실리콘 단결정의 지름 방향에 관하여 COP 영역만이 남도록, OSF-ring 영역을 제거한다.
실리콘 단결정의 중심축으로부터 적어도 반경 150㎜ 내의 영역을 COP 영역으로만 하여 실리콘 단결정의 육성하기 위해, 예를 들면, 인상 속도 V와 인상축 방향의 결정 내 온도 구배의 평균값 G와의 비(比) V/G를 적당한 크기로 조정하는 공지의 방법을 이용할 수 있다.
이러한 에피택셜 실리콘 웨이퍼의 제조 방법에 의하면, 질소 및 탄소는, 의도적으로 실리콘 단결정에 도프할 필요는 없다. 이 때문에, 실리콘 단결정을 육성하는 공정에 있어서, 실리콘 융액을 탄소나 질소가 첨가된 것으로 할 필요는 없기 때문에, 질소 및 탄소의 편석에 의한 전술의 문제가 발생하는 일은 없고, 실리콘 단결정의 전체에 걸쳐, 산소 석출물의 밀도를 균일하게 할 수 있다.
OSF-ring 영역의 제거는, 예를 들면, 실리콘 단결정을 원통 연삭함으로써 행할 수 있다.
에피택셜층을 형성하는 공정에 있어서, 에피택셜층을, 두께가 1㎛ 이상이 되도록 성장시키는 것이 바람직하다. 실리콘 단결정으로부터 잘라 내어진 실리콘 웨이퍼는, 전면이 COP 영역이다. COP 영역에는, 폴리시(polish) 후에 있어서도, 통상, 표면에 미소한 오목부가 형성되어 있지만, 에피택셜층의 두께가 1㎛ 이상이면, 에피택셜층의 표면에는, 이러한 오목부를 반영한 단차는 발생하기 어렵다.
이 제조 방법에 있어서, 상기 에피택셜층을 형성하는 공정에서는, 산소 석출핵을 감소시키도록, 당해 실리콘 웨이퍼를 가열하는 것이 바람직하다.
이 경우, 실리콘 단결정으로부터 잘라 내어진 웨이퍼에, 산소 석출핵이 포함되어 있었다고 해도, 이러한 산소 석출핵을, 에피택셜층을 형성하는 공정에서의 가열에 의해, 용체화시켜, 감소(소실)시킬 수 있다. 이를 위해서는, 에피택셜층은, 1000℃∼1175℃의 온도에서 형성하는 것이 바람직하다. 용체화한 산소는, 전술한 바와 같이, 디바이스 프로세스에서 실리콘 웨이퍼가 가열되면, 미소한 산소 석출핵을 재형성한다.
이러한 방법에 의하면, 상기 특허문헌 1의 방법에서 필요시되는 프리 어닐, 즉, 에피택셜층을 형성할 때의 가열과는 별도의 공정 가열을 필요시하지 않기 때문에, 비용을 저감할 수 있다.
실시예
(실시예 1)
표 1에 나타내는 에피택셜 실리콘 웨이퍼의 샘플을 제작했다. 이들의 샘플은, 모두, 초크랄스키법에 의해 육성된 실리콘 단결정으로부터 잘라낸 웨이퍼에 후술의 처리를 하여 얻은 것이다.
Figure pct00001
표 1에 있어서, 「800∼600℃ 체재 시간」은, 「실리콘 단결정의 육성시에, 당해 실리콘 단결정의 각 부를 800℃ 내지 600℃까지 강온시키는 소요 시간」을 의미한다. 이 소요(체재) 시간은, 실리콘 단결정 육성시에, 실리콘 단결정의 주위에 배치되어 보온 효과를 갖는 카본제(製)로 원통 형상의 열 차폐체(카본 파트(carbon parts))의 크기 및 형상을 변경함으로써, 변경했다.
웨이퍼를 잘라내기 전에, 원통 연삭에 의해, 실리콘 단결정의 외주부를 제거했다. 잘라 내어진 웨이퍼의 직경은, 모두 약 300㎜로 했다.
표 1에 있어서, 격자간 산소 농도 및, 탄소 농도는, 웨이퍼에 대해서, FTIR(Fourier Transform Infrared) 분광법에 의해 분석하여 얻은 값이다. 샘플 1∼10의 탄소 농도에 대해서 「<1.0」이라는 기재는, 당해 샘플의 탄소 농도가, 검출 하한(1.0×1016atoms/㎤)을 하회하고 있는 것을 나타낸다. 질소 농도는, 샘플 7∼10에 관해서는, 실리콘 단결정을 육성할 때의 실리콘 융액에 도프한 질소량으로부터 편석 계산에 의해 구한 값을 나타낸다. 샘플 1∼6, 11 및 12에 관해서는, 질소를 의도적으로 도프하는 것은 하고 있지 않으며, 이들의 샘플의 질소 농도는, 검출 하한인 1×1013atoms/㎤를 하회하고 있다고 생각된다.
각 웨이퍼에 대해서, OSF-ring 영역이 포함되어 있는지 아닌지를, 이하의 방법에 의해 조사했다. 즉, 웨이퍼를, 드라이(건조) O2 분위기 중에서, 1100℃에서 16시간 열처리한 후, 라이트(Wright) 에치에 의해, 웨이퍼 표면의 두께 2㎛의 부분을 제거한 후, OSF 결함의 밀도를 측정했다. 그 결과, 어느 웨이퍼에 대해서도, OSF 결함의 밀도는, 1×102/㎠ 미만이었다. 이 결과는, 이들의 웨이퍼가, 모두, OSF-ring 영역을 포함하지 않고, 웨이퍼의 전면이 COP 영역인 것을 나타낸다.
그 후, 이들의 웨이퍼 상에, 1100℃에서, 두께가 3㎛인 에피택셜층을 형성하여, 에피택셜 실리콘 웨이퍼를 얻었다.
이 에피택셜 실리콘 웨이퍼에 대하여, 디바이스 프로세스에 있어서의 저온 열프로세스를 모의하여, 이하의 4회의 승강온(제1∼제4 스텝)에 의한 열처리를 했다. 승강온 속도는, 모두, 5℃/분으로 했다.
제1 스텝: 650℃에서 100분 유지
제2 스텝: 900℃에서 20분 유지
제3 스텝: 825℃에서 30분 유지
제4 스텝: 725℃에서 100분 유지
얻어진 에피택셜 실리콘 웨이퍼(이하, 「샘플」이라고 함)에 대하여, 열 응력 부하 시험 및, 게터링 능력의 평가를 행했다. 샘플 2∼4, 9 및 10이, 본 발명예이며, 샘플 1, 5∼8, 11 및 12가, 본 발명의 요건을 충족하지 않는 비교예이다.
열 응력 부하 시험으로서, 샘플에 대하여, 플래시 램프 어닐 열처리로(爐)를 이용하여, 최고 도달 온도가 1200℃의 밀리초 어닐을 5회 연속으로 실시했다. 그 후, 샘플 표면에 대하여 라이트 에칭을 행하여, 샘플 표면의 전위 에치 피트의 유무를 육안으로 확인했다. 표 1의 「열 응력 부하 시험」의 칸에 있어서, 전위 에치 피트가 보인(열 응력 부하 시험의 결과가 양호하지 않았던) 것을 「×」로 나타내고, 전위 에치 피트가 보이지 않았던(열 응력 부하 시험의 결과가 양호했던) 것을 「○」로 나타낸다. 전위 에치 피트가 보인 샘플에는, 웨이퍼에 큰 휨이 발생했다.
게터링 능력을 평가하기 위해, 샘플의 이면(裏面)을, Ni로 1×1012/㎠의 밀도가 되도록 고의로 오염시키고, 이 샘플에 대하여, 900℃에서 10분, 확산을 위한 열처리(drive-in 열처리)를 했다. 그 후, 이 샘플 표면의 두께 2㎛의 부분을, 라이트 에치에 의해 제거한 후, 표면의 미소한 얕은 오목부인 섈로우 피트(shallow pit)의 유무를 확인했다.
Ni는, 게터링 사이트(산소 석출물)에 취입되지 않았던 경우는, 실리콘과 화합으로서, Ni 실리사이드를 형성한다. Ni 실리사이드는, 라이트 에치로부터 용해하여, 샘플 표면에 섈로우 피트를 형성하기 때문에, 섈로우 피트가 형성된 샘플은, Ni에 대한 게터링 능력이 낮았다고 판단할 수 있다. 표 1의 「게터링 능력」의 칸에 있어서, 섈로우 피트가 확인된(게터링 능력이 낮았던) 것을 「×」로 나타내고, 섈로우 피트가 확인되지 않았던(게터링 능력이 높았던) 것을 「○」로 나타낸다.
샘플 1∼4에 대해서, 에피택셜층 형성 후에 다른 처리를 행하지 않은(As-Epi) 상태의 것을 1000℃×16시간 가열한 후에도, BMD는 검출되지 않았다(검출 하한은, 1×104/㎠임). 에피택셜층 형성 후에 다른 처리를 행하지 않은 상태에서 산소 석출핵이 존재하고 있으면, 1000℃×16시간의 가열에 의해 산소 석출핵은 성장한다고 생각되기 때문에, 샘플 1∼4에는, 산소 석출핵은 실질적으로 존재하지 않았던 것이라고 생각된다. 이것은, 에피택셜층 형성시의 가열에 의해, 실리콘 단결정 육성시에 형성된 산소 석출핵이 용체화했기 때문이라고 생각된다.
샘플 1∼4는, 열 응력 부하 시험의 결과가 양호했다. 이들의 샘플을, TEM(투과형 전자 현미경)으로 관찰한 결과, 사이즈가 100㎚ 이하인 판 형상의 산소 석출물이 확인되었다. 산소 석출물이, 이와 같이 미소함으로써, 전위의 발생을 일으키지 않았던 것이라고 생각된다. 또한, 이러한 미소한 산소 석출물은, 웨이퍼의 강도를 열화시키는 일은 없다.
한편, 게터링 능력은, 샘플 2∼3에서는 높았지만, 샘플 1에서는 낮았다. 이것은, 격자간 산소 농도가, 샘플 1에서는, 샘플 2∼4에 비해 적음(1.5×1018atoms/㎤ 미만)으로써, Ni의 게터로서 충분한 밀도의 산소 석출물이 형성되지 않았던 것에 의한 것이라고 생각된다. 샘플 2∼4는, Ni의 게터링에 충분한 농도의 산소 석출물을 형성한다는 점에서, 이들의 샘플은, 최적인 산소 과포화도를 갖는다고 말할 수 있다.
샘플 5 및 6은, 「실리콘 단결정의 육성시에, 당해 실리콘 단결정의 각 부를 800℃ 내지 600℃까지 강온시키는 소요 시간」이, 다른 샘플보다 길고, 450분을 초과한다. 샘플 5 및 6은, 게터링 능력은 높았지만, 열 응력 부하 시험의 결과는 양호하지 않았다.
이들의 샘플에 대해서, 에피택셜층 형성 후에 다른 처리를 행하지 않은 상태인 것을 1000℃×16시간 가열했더니, BMD는, 2.5×105/㎠의 밀도로 검출되었다. 600∼800℃의 온도역에서는, 산소 석출핵의 형성 및 성장이 촉진되기 때문에, 이들의 샘플에서는, 결정 육성시에 형성된 산소 석출핵이, 에피택셜층 형성시에, 용체화하지 않고, 성장했기 때문에, 1000℃×16시간 가열로, 산소 석출핵이 더욱 성장한 것이라고 생각된다.
샘플 7 및 8은, 질소를 1×1013atoms/㎤보다 많이 도프한 것이다. 격자간 산소 농도는, 샘플 7에서는 1.5×1018atoms/㎤ 미만인 데에 대하여, 샘플 8에서는 1.5×1018atoms/㎤ 이상이다.
샘플 7에서는, 열 응력 부하 시험의 결과는 양호했지만, 게터링 능력은 낮았다. 샘플 8에서는, 게터링 능력은 높았지만, 열 응력 부하 시험의 결과는 양호하지 않았다. 이것은, 샘플 7에 비해, 샘플 8에서, 격자간 산소 농도가 높음으로써, 산소 석출물의 사이즈가 커진 것에 의한다고 생각된다.
샘플 9 및 10은, 질소를, 1×1013atoms/㎤보다 낮은 농도로 도프한 것이고, 열 응력 부하 시험의 결과는 양호하고, 게터링 능력은 높았다. 이 레벨의 질소 농도이면, 산소 석출물의 사이즈 증대 효과는 현저하지 않고, 슬립 전위는 발생하고 있지 않은 것이라고 생각된다.
샘플 11 및 12는, 탄소를, 1×1016atoms/㎤보다 높은 농도로 도프한 것이고, 게터링 능력은 높았지만, 열 응력 부하 시험의 결과는 양호하지 않았다. 이들의 샘플에 대해서, 에피택셜층 형성 후에 다른 처리를 행하고 있지 않은 상태의 것을 1000℃×16시간 가열해도, BMD는 검출되지 않았다. 따라서, 에피택셜층 형성시에, 산소 석출핵은 용체화하고 있다고 생각된다.
그러나, 탄소의 도프에 의해, 저온 열프로세스에 있어서, 매우 안정적인 BMD핵이 극(極)단시간에 형성된다. 열 응력 부하 시험시에는, 웨이퍼의 표면에 가까울수록 높은 압축 응력이 발생한다. 샘플 11 및 12에서 열 응력 부하 시험의 결과가 양호하지 않았던 것은, 저온 열프로세스에서 형성된 매우 안정적인 산소 석출핵이 성장한 것 중, 웨이퍼의 표면 근처에 존재하는 것에 기인하여 슬립 전위가 발생했기 때문이라고 생각된다.
(실시예 2)
표 2에, OSF-ring 영역을 포함하지 않는 샘플과, OSF-ring 영역을 포함하는 샘플에 대해서, 열 응력 부하 시험의 결과를 나타낸다. OSF-ring 영역을 포함하지 않는 샘플로서, 표 2에 나타내는 바와 같이, 실시예 1에서 설명한 샘플 3을 채용했다.
Figure pct00002
샘플 14∼16은, 웨이퍼에, OSF-ring 영역이 포함되어 있고, 이 점에 있어서, 본 발명의 요건을 충족하고 있지 않다. 이 점을 제외하고, 샘플 14∼16의 제작 방법은, 실시예 1의 경우와 동일하다. OSF-ring 영역을 포함하는지 아닌지의 확인은, 실시예 1의 경우와 동일하게 했다. 샘플 14∼16에는, 웨이퍼의 외주로부터 10∼30㎜의 영역에, OSF-ring 영역이 존재하고 있었다. 이들의 샘플에 대하여, 실시예 1의 경우와 동일한 열 응력 부하 시험을 행했다.
샘플 14∼16은, 「육성시의 실리콘 단결정 각 부의 800℃ 내지 600℃까지 강온시키는 소요 시간」, 격자간 산소 농도, 질소 농도 및, 탄소 농도에 관해서는, 본 발명의 요건을 충족한다.
샘플 3은, 전술(실시예 1)과 같이, OSF-ring 영역을 포함하지 않고, 열 응력 부하 시험의 결과는 양호했다. 이에 대하여, 샘플 14∼16에서는, 열 응력 부하 시험에 의해, OSF-ring 영역에, 산소 석출물 기인의 슬립 전위에 의한 것이라고 생각되는 전위 에치 피트가 발생했다.
실시예 1의 결과와 대비하면, 샘플 14∼16은, 격자간 산소 농도(산소 과포화도)에 대해서는 최적화되어 있다고 말할 수 있다. 그러나, 그러한 샘플이라도, OSF-ring 영역이 존재하면, 그 영역에서, 슬립 전위가 발생하는 것을 알 수 있었다.
이 에피택셜 실리콘 웨이퍼는, 1000℃ 이하의 디바이스 열프로세스에서 이용하면, 에피택셜 결함의 발생이나 웨이퍼의 강도에 영향을 미치는 사이즈의 산소 석출물은 성장하지 않지만, 충분한 게터링 능력이 얻어지는 밀도의 산소 석출물이 형성된다. 따라서, 이 에피택셜 실리콘 웨이퍼는, 저온 디바이스 프로세스에서 이용하는 데에 적합하다.

Claims (4)

  1. 초크랄스키법에 의해 육성된 실리콘 단결정으로부터 잘라내어, 직경이 300㎜ 이상이고, 표면에 에피택셜층이 형성된 에피택셜 실리콘 웨이퍼로서,
    육성시에 상기 실리콘 단결정의 각 부를 800℃ 내지 600℃까지 강온시키는 소요 시간을, 450분 이하로 한 것이고,
    격자간 산소 농도가, 1.5×1018∼2.2×1018atoms/㎤(old ASTM)이고,
    질소 농도가, 1×1013atoms/㎤ 이하이고,
    탄소 농도가, 1×1016atoms/㎤ 이하이고,
    상기 잘라 내어진 실리콘 웨이퍼의 전면(全面)이, COP 영역으로 이루어지고,
    상기 에피택셜 웨이퍼의 벌크부의 BMD 밀도가, 1000℃×16시간의 열처리 후에, 1×104/㎠ 이하인 에피택셜 실리콘 웨이퍼.
  2. 제1항에 있어서,
    1000℃ 이하에서 열처리하고, 그 후, 최고 도달 온도가 1200℃의 플래시 램프 어닐에 의한 열 응력 부하 시험을 행한 후, 라이트 에칭을 행해도 전위 에치 피트가 발생하지 않는 에피택셜 실리콘 웨이퍼.
  3. 제1항에 기재된 에피택셜 실리콘 웨이퍼의 제조 방법으로서,
    초크랄스키법에 의해, 실리콘 단결정을 육성하는 공정으로서, 당해 실리콘 단결정 각 부의 800℃ 내지 600℃까지 강온시키는 소요 시간을 450분 이하로 하는 공정과,
    상기 실리콘 단결정 외주부의 OSF-ring 영역을 제거하는 공정과,
    OSF-ring 영역을 제거한 상기 실리콘 단결정으로부터, 직경이 300㎜ 이상의 실리콘 웨이퍼를 잘라내는 공정과,
    상기 실리콘 웨이퍼의 표면에 에피택셜층을 형성하는 공정을 포함하고,
    상기 실리콘 단결정을 육성하는 공정은, 당해 실리콘 단결정의 중심축으로부터 적어도 반경 150㎜ 내의 영역이 COP 영역으로만 되도록 하여, 실리콘 단결정의 육성을 행하는 공정을 포함하고,
    상기 OSF-ring을 제거하는 공정은, 실리콘 단결정의 지름 방향에 관하여 COP 영역만이 남도록, OSF-ring 영역을 제거하는 공정을 포함하는 에피택셜 실리콘 웨이퍼의 제조 방법.
  4. 제3항에 있어서,
    상기 에피택셜층을 형성하는 공정은, 산소 석출핵을 감소시키도록, 당해 실리콘 웨이퍼를 가열하는 공정을 포함하는 에피택셜 실리콘 웨이퍼의 제조 방법.
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