KR20100137492A

KR20100137492A - 실리콘 단결정 웨이퍼, 실리콘 단결정의 제조방법 또는 실리콘 단결정 웨이퍼의 제조방법 및 반도체 디바이스

Info

Publication number: KR20100137492A
Application number: KR1020107021935A
Authority: KR
Inventors: 코지 에바라; 시즈오 이가와; 테츠야 오카
Original assignee: 신에쯔 한도타이 가부시키가이샤
Priority date: 2008-04-02
Filing date: 2009-02-19
Publication date: 2010-12-30
Also published as: WO2009122648A1; TW201000690A; JP5151628B2; JP2009249205A; US20110001219A1; DE112009000569T5

Abstract

본 발명은, 쵸크랄스키법에 의해 육성된 실리콘 단결정 웨이퍼에 있어서, 웨이퍼 전체면이 열산화 처리를 했을 때에 링형상으로 발생하는 OSF 외측의 N영역으로서, RIE법에 의해 검출되는 결함영역이 존재하지 않는 실리콘 단결정 웨이퍼이다. 이에 따라, 공공 리치의 V영역, OSF영역, 그리고 Nv영역 중에서 Cu디포지션법에 의해 검출되는 결함이 발생하는 Dn영역, 또한 격자간 실리콘 리치의 I영역 중 어디에도 속하지 않으면서, 종래에 비해 보다 확실하게 산화막의 경시파괴 특성인 TDDB 특성을 향상시킬 수 있는 실리콘 단결정 웨이퍼가 제공되고, 그 실리콘 단결정 웨이퍼가 안정된 제조 조건하에서 제공된다.

Description

실리콘 단결정 웨이퍼, 실리콘 단결정의 제조방법 또는 실리콘 단결정 웨이퍼의 제조방법 및 반도체 디바이스{Silicon Single Crystal Wafer, Method for Fabricating Silicon Single Crystal Or Method for Fabricating Silicon Single Crystal Wafer, And Semiconductor Device}

본 발명은, V영역, OSF영역 및 I영역의 어느 결함영역도 아닌, 우수한 산화막 내압특성을 갖는 실리콘 단결정 웨이퍼, 실리콘 단결정의 제조방법 또는 실리콘 단결정 웨이퍼의 제조방법 및 반도체 디바이스에 관한 것이다.

최근들어, 반도체 회로의 고집적화에 따른 소자의 미세화에 수반하여, 그 기판이 되는 쵸크랄스키법(이하, 간단히 CZ법이라 함)으로 제작된 실리콘 단결정에 대한 품질 요구가 높아지고 있다. 특히, FPD, LSTD, COP 등의 Grown-in 결함이라 불리는 산화막 내압특성이나 디바이스의 특성을 악화시키는, 단결정 성장에 기인한 결함이 존재하여, 그 밀도와 사이즈의 저감이 중요시되고 있다.

이들 결함을 설명하기 앞서, 우선, 실리콘 단결정에 취입되는 베이컨시(Vacancy, 이하 간단히 V라고 함)라 불리는 공공형 점결함과 인터스티셜(Interstitial-Si, 이하 간단히 I라 함)이라 불리는 격자간형 실리콘 점결함의 각각의 취입농도를 결정하는 인자에 대하여, 일반적으로 알려져 있는 것을 설명한다.

실리콘 단결정에 있어서, V영역이란, Vacancy, 즉, 실리콘 원자의 부족으로 인해 발생하는 요부(凹部), 구멍과 같은 것이 많은 영역을 의미하고, I영역이란, 실리콘 원자가 여분으로 존재함으로써 발생하는 전위나 여분 실리콘 원자의 덩어리가 많은 영역을 의미하며, 그리고, V영역과 I영역의 사이에는, 원자의 부족이나 여분이 없는(적은) 뉴트럴(Neutral, 이하, 간단히 N라고도 함) 영역이 존재하게 된다. 그리고, 상기 Grown-in 결함(FPD, LSTD, COP 등)이라는 것은, 어디까지나 V나 I가 과포화된 상태일 때에 발생하는 것으로, 다소의 원자의 편향이 있더라도, 과포화 이하라면, 점결함이 응집된 Grown-in 결함으로서는 존재하지 않는다는 것을 알게 되었다.

이 두 점결함의 농도는, CZ법에서의 결정의 인상속도(성장속도)와 결정중의 고액계면 부근의 온도구배(G)와의 관계로 결정되며, V영역과 N영역의 경계 부근에는 OSF(산화 유기 적층결함 Oxidation Induced Stacking Fault)라 불리는 결함이 결정성장축에 대한 수직방향의 단면에서 봤을 때, 링형상으로 분포(이하, OSF링이라고도 함)되어 있음이 확인되고 있다. 이들 결정성장에 기인한 결함에 대해서는, 예를 들면, 일본특허공개공보2002-201093호에 상세하게 기재되어 있다. 도 6은 일본특허공개공보2002-201093호에 기재되어 있는 CZ법으로 육성시킨 실리콘 단결정의 결함영역과 인상속도의 관계를 나타낸 도면이다.

결정에 기인한 결함은, 고액계면 부근의 온도구배(G)가 작은 로내 구조(핫존:HZ이라고도 함)를 사용한 CZ인상장치에서 결정축 방향으로 성장속도를 고속으로부터 저속으로 변화시킨 경우에, 도 6에 나타낸 바와 같은 결함분포도로서 얻어진다.

그리고 이들 결정성장에 기인한 결함을 분류하면, 예를 들면, 성장속도가 0.6mm/min 전후 이상으로 비교적 고속인 경우에는, 공공(空孔) 타입의 점결함(베이컨시)이 집합한 보이드에 기인한 FPD, LSTD, COP 등의 Grown-in 결함이 결정 직경방향의 거의 전역에 고밀도로 존재하며, 이들 결함이 존재하는 영역은 V영역이라 불리고 있다.

그리고, 성장속도를 느리게 하면 결정주변부에 발생하고 있던 OSF링이 결정 내부를 향해 수축하게 되어, 결국에는 소멸된다.

더 성장속도를 작게 하면, V나 I의 과부족이 적은 N영역이 출현한다. 이 N영역은 V나 I의 편향은 있지만 포화 농도 이하이므로, 응집되어 Grown-in 결함으로는 되지 않는다는 것이 판명되었다.

이 N영역은 V가 우세한 Nv영역과 I가 우세한 Ni영역으로 분류된다.

Nv영역에서는, 열처리했을 때에 산소 석출물(이하, BMD(Bulk Micro Defect)라고 함)이 많이 발생하고, Ni영역에서는 산소 석출이 거의 없다는 것이 확인되고 있다. 이처럼, Ni영역에서는 열처리하여도 산소 석출이 거의 발생하지 않는, 다시 말해, BMD의 밀도가 작고, 디바이스 공정중에 오염이 발생한 경우에 그 오염을 게터링(gettering)할 능력이 약하다는 문제가 있다.

이 문제를 해결하기 위한 방법으로서는, 예를 들면, 일본특허공개공보2001-503009호에 개시되어 있는 바와 같이, 웨이퍼를 급속 열처리하는 방법을 들 수 있다. 이 급속 열처리를 실시함으로써, Ni영역에서도 웨이퍼의 벌크 내에 산소 석출물이 형성될 수 있게 된 것이 알려져 있다.

또한, 도 6에 나타난 바와 같이, 더욱 성장속도를 느리게 하면, I가 과포화되고, 그 결과 I가 집합한 전위루프로 보이는 L/D(Large Dislocation:격자간 전위루프의 약어, LSEPD, LEPD 등)의 Grown-in 결함이 저밀도로 존재하며, I-Rich 영역이라고 불리고 있다.

이와 같은 이유로부터, 결정의 중심으로부터 직경방향 전역에 걸쳐 N영역이 될 만한 범위로 성장속도를 제어하면서 육성된 단결정을 절단, 연마함으로써 웨이퍼 전체면이 N영역이 되는 Grown-in 결함이 극히 적은 웨이퍼를 얻을 수 있다.

일본특허공개공보2002-201093호에서는, Nv 영역에서도 OSF 영역 근방에 산화막 내압특성이 열화되는 영역이 존재해 있고, 그 영역에는 Cu디포지션법에 의해 검출되는 결함이 존재하며, 산화막 내압특성 중 하나인 TZDB(Time Zero Dielectric Breakdown) 특성을 열화시키는 기술이 개시되어 있다(이하, Dn영역이라 함). TZDB 특성은, 산화막에 전계를 인가한 순간에 산화막의 절연파괴가 발생하는 전계강도를 평가하기 위한 것으로, 소위, 초기 파괴의 평가를 말한다.

그리고, 인상중인 실리콘 단결정의 성장속도를 점감(漸減)시킨 경우, OSF링 소멸 후에 잔존하는 Cu디포지션법으로 검출되는 결함이 소멸되는 경계의 성장속도와, 더욱 성장속도를 점감시킨 경우에 격자간 전위루프가 발생하는 경계의 성장속도 사이의 성장속도로 제어하여 결정을 인상함으로써, TZDB 특성의 저하가 없는 N영역만(도 6의 (Nv-Dn)+Ni영역)의 실리콘 단결정 웨이퍼를 얻을 수 있는 것이 개시되어 있다.

그러나, 최근의 디바이스에서는, 플래시 메모리로 대표되는 바와 같이, 산화막의 장기 신뢰성, 즉, 경시파괴 특성이 중요하다. 본 발명자들은, 이 경시파괴 특성인 TDDB(Time Dependent Dielectric Breakdown) 특성을 자세히 조사한 결과, 일본특허공개공보2002-201093호에 기재된 (Nv-Dn)+Ni 영역이더라도 TDDB 특성이 저하되는 영역이 있다는 것을 발견하였다.

본 발명은, 이러한 문제점을 감안하여 이루어진 것으로, 공공 리치의 V영역, OSF영역, 그리고 Nv영역 중에서 Cu디포지션법에 의해 검출되는 결함이 발생하는 Dn영역, 또한 격자간 실리콘 리치의 I영역의 어디에도 속하지 않으면서, 종래에 비해 보다 확실하게 산화막의 경시파괴 특성인 TDDB 특성을 향상시킬 수 있는 실리콘 단결정 웨이퍼를 제공하는 것, 또한, 그 실리콘 단결정 웨이퍼를 안정적인 제조 조건하에 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해, 본 발명은, 쵸크랄스키법에 의해 육성된 실리콘 단결정 웨이퍼에 있어서, 웨이퍼 전체면이 열산화 처리를 행했을 때에 링형상으로 발생하는 OSF 외측의 N영역으로서, RIE법에 의해 검출되는 결함영역이 존재하지 않는 것을 특징으로 하는 실리콘 단결정 웨이퍼를 제공한다.

본 발명자들의 CZ법에 따른 실리콘 단결정 웨이퍼에 대한 연구에 의해, 일본특허공개공보2002-201093호에 기재된 (Nv-Dn)+Ni영역이더라도, RIE(Reactive Ion Etching;반응성 이온에칭)법에 의해 검출되는 결함영역이 존재하면, 이 결함에 의해 TDDB 특성이 열회된다는 것을 알게 되었다.

그러나, 본 발명의 실리콘 단결정 웨이퍼와 같이, 웨이퍼 전체면이 OSF 외측의 N영역으로서, RIE법에 의해 검출되는 결함영역이 존재하지 않는 것이라면, 디바이스를 제작하여도, 산화막의 경시파괴 특성이 열화되기 극히 어려운 고품질의 실리콘 단결정 웨이퍼가 된다.

이 때, 상기 실리콘 단결정 웨이퍼에 급속 열처리가 실시된 것으로 할 수 있다.

이와 같이, 급속 열처리가 실시된 것이라면, 산소 석출이 생기기 어려운 Ni영역에도, 디바이스 제조 공정 등에서의 열처리에 의해 벌크 내에 BMD를 발생시킬 수 있게 된다. 따라서, 디바이스를 제작하여도 산화막의 경시파괴 특성이 열화되기 어려우면서, 게터링 능력이 높은 것이 된다.

또한, 본 발명은, 쵸크랄스키법에 의해 육성된 실리콘 단결정 웨이퍼에 있어서, 웨이퍼 전체면이 열산화 처리를 행했을 때에 링형상으로 발생하는 OSF 외측의 N영역으로서, RIE법에 의해 검출되는 결함영역 및 산소 석출이 생기기 어려운 Ni영역이 웨이퍼 전체면 내에 존재하지 않는 것을 특징으로 하는 실리콘 단결정 웨이퍼를 제공한다.

이러한 것이라면, OSF 외측의 N영역으로서, RIE법에 의해 검출되는 결함영역 및 산소 석출이 생기기 어려운 Ni영역이 웨이퍼 전체면 내에 존재하지 않기 때문에, 디바이스를 제작하여도 산화막의 경시파괴 특성이 열화되기 어려우면서, 또한 열처리에 의해 벌크 내에 BMD가 형성되기 쉽고, 게터링 능력도 높은 것이 된다.

또한, 본 발명은, 쵸크랄스키법에 의해 실리콘 단결정을 육성하는 경우에 있어서, 인상중인 실리콘 단결정의 성장속도를 점감시킨 경우, OSF링 소멸 후에 잔존하는 RIE법에 의해 검출되는 결함영역이 소멸되는 경계의 성장속도와, 더욱 성장속도를 점감시킨 경우에 격자간 전위루프가 발생하는 경계의 성장속도 사이의 성장속도로 제어하여 결정을 육성시키는 것을 특징으로 하는 실리콘 단결정의 제조방법을 제공한다.

이러한 본 발명의 실리콘 단결정의 제조방법에 의해 제조된 실리콘 단결정으로부터, OSF 외측의 N영역으로서, RIE법에 의해 검출되는 결함영역이 존재하지 않는 실리콘 단결정 웨이퍼를 보다 확실하게 안정적으로 얻을 수 있다. 즉, 디바이스를 제작하여도 산화막의 경시파괴 특성이 열화되기 극히 어려운 고품질의 실리콘 단결정 웨이퍼를 얻을 수 있다.

그리고, 본 발명의 실리콘 단결정의 제조방법에 의해 실리콘 단결정을 육성하고, 그 실리콘 단결정으로부터 실리콘 단결정 웨이퍼를 절출(切出)하여, 그 실리콘 단결정 웨이퍼에 급속 열처리를 실시하는 것을 특징으로 하는 실리콘 단결정 웨이퍼의 제조방법을 제공한다.

이러한 실리콘 단결정 웨이퍼의 제조방법이라면, 급속 열처리를 실시하고 있으므로, 산소 석출되기 어려운 Ni영역에도 벌크 내에서 BMD를 발생시킬 수 있게 되어, 디바이스를 제작하여도 산화막의 경시파괴 특성이 열화되기 어렵고, 게터링 능력도 높은 실리콘 단결정 웨이퍼를 얻을 수 있다.

또한, 본 발명은, 쵸크랄스키법에 의해 실리콘 단결정을 육성하는 경우에 있어서, 육성된 실리콘 단결정 웨이퍼에 열처리를 행했을 때에 링형상으로 발생하는 OSF링 외측의 N영역으로서, RIE법에 의해 검출되는 결함영역 및 산소 석출이 생기기 어려운 Ni영역이 존재하지 않는 영역 내에서 결정을 성장시키는 것을 특징으로 하는 실리콘 단결정의 제조방법을 제공한다.

이와 같은 본 발명의 실리콘 단결정의 제조방법에 의해 제조된 실리콘 단결정으로부터, RIE법에 의한 결함영역이 존재하지 않고, 또한 산소 석출이 생기기 어려운 Ni영역이 존재하지 않는 실리콘 단결정 웨이퍼를 보다 확실하게 안정적으로 얻을 수 있다. 따라서, 디바이스를 제작하여도 산화막의 경시파괴 특성이 열화되기 어려우면서, 벌크 내에 BMD가 형성되기 쉽고 게터링 능력도 높은 실리콘 단결정 웨이퍼를 얻을 수 있다.

또한, 본 발명은, 본 발명의 실리콘 단결정 웨이퍼, 본 발명의 실리콘 단결정의 제조방법에 의해 제조된 실리콘 단결정으로부터 절출된 실리콘 단결정 웨이퍼, 본 발명의 실리콘 단결정 웨이퍼의 제조방법에 의해 제조된 실리콘 단결정 웨이퍼 중 어느 하나를 이용한 반도체 디바이스를 제공한다.

이와 같은 것이라면, 산화막의 경시파괴 특성이 우수한 고품질의 반도체 디바이스가 된다.

이상, 설명한 바와 같이, 본 발명에 의하면, V영역, OSF영역, I영역의 어느 결함영역도 아니면서, 또한, RIE법으로 검출되는 결함도 없으므로, 고내압에서 우수한 산화막의 경시파괴 특성을 갖는 실리콘 단결정 웨이퍼, 나아가, 이것을 이용한 반도체 디바이스를 확실하게 안정적으로 공급할 수 있다.

도 1은 실리콘 단결정을 인상하기 위한 장치의 일예를 나타내는 개략도이다.
도 2는 세로 분할한 샘플로부터 웨이퍼 형상으로 도려내기 가공하는 모습을 나타낸 설명도이다.
도 3의 (a)는 X선 토포그래피 상(像)을 나타내고, (b)는 RIE법으로 측정한 결함 맵을 나타낸다.
도 4는 각 결함영역에서의 TDDB 특성의 평가결과를 나타낸 그래프이다.
도 5는 본 발명자가 행한 실험에 있어서의 단결정 성장속도와 결정 결함 분포의 관계를 나타내는 설명도이다.
도 6은 단결정 성장속도와 결정 결함 분포의 관계를 나타내는 설명도이다.
도 7은 RIE법의 개략에 대하여 설명하는 설명도이다.

이하에서는, 본 발명의 실시의 형태에 대하여 설명하는데, 본 발명은 이것에 한정되는 것은 아니다.

설명하기에 앞서, RIE법과 Cu디포지션법에 대하여 미리 설명해 둔다.

1)RIE법

반도체 단결정 기판 중의 산화규소(이하, SiOx라고 함)를 함유하는 미소한 결정 결함을 깊이방향의 분해능을 부여하면서 평가하는 방법으로서, 예를 들면, 일본특허공보 제3451955호에 개시된 방법이 알려져 있다. 이 방법은, 기판의 주표면에 대하여, 반응성 이온에칭 등의 고선택성 이방성 에칭을 일정 두께로 실시하고, 남은 에칭 잔사를 검출함으로써 결정 결함의 평가를 행하는 방법이다.

SiOx를 함유하는 결정 결함의 형성영역과 함유하지 않는 비형성영역에서는 에칭속도가 상이하므로(전자 쪽이 에칭속도가 느림), 상기 에칭을 실시하면, 기판의 주표면에는 SiOx를 함유하는 결정 결함을 정점으로 한 원추형상의 돌기가 잔류한다.

이 방법에서는, 결정 결함이 이방성 에칭에 의한 돌기부 형태로 강조되어, 미소한 결함이더라도 용이하게 검출할 수 있다.

이하, RIE법의 구체적인 순서에 대하여, 일본특허공보 제3451955호에 개시된 결정 결함의 평가순서를 예로 들고, 도 7을 참조하여 설명한다.

도 7(a)에 나타낸 실리콘 단결정 웨이퍼(100)에는, 열처리에 의해 실리콘 단결정 웨이퍼(100) 내에 과포화로 용존해 있던 산소가 SiOx로서 석출된 산소 석출물(200,BMD)이 형성되어 있다.

이 실리콘 단결정 웨이퍼(100)를 샘플로 하여, 상기 RIE법에 의해 결정 결함을 평가하는 경우, 예를 들면, 시판 중인 RIE장치를 이용하여, 할로겐계 혼합가스(예를 들면, HBr/Cl₂/He+O₂) 분위기 중에, 실리콘 단결정 웨이퍼(100) 내에 포함되는 BMD(200)에 대하여 고선택비의 이방성 에칭에 의해 실리콘 단결정 웨이퍼(100)의 주표면으로부터 에칭한다. 그러면, 도 7(b)에 나타난 바와 같이, BMD(200)에 기인한 원추형상 돌기물이 에칭 잔사(힐락(Hillock))(300)로서 형성된다. 이 힐락(300)에 기초하여 결정 결함을 평가할 수 있다.

예를 들면, 얻어진 힐락(300)의 수를 세어 보면, 에칭한 범위의 실리콘 단결정 웨이퍼(100) 내의 BMD(200)의 밀도를 구할 수 있다.

2)Cu디포지션법

반도체 웨이퍼 표면상에 산화로를 이용하여 소정 두께의 절연막(실리콘의 경우에는 SiO₂막)을 형성시키고, 상기 웨이퍼의 표면 가까이에 형성된 결함부위의 절연막을 파괴하여, 결함부위에 Cu 등의 전해물질을 석출(디포지션)하는 방법이다.

즉, 우선, Cu 이온이 용존하는 액체 내에서, 웨이퍼 표면에 형성한 산화막에 전압을 인가하면, 산화막이 결함 등을 갖고 있는 부분은, 결함이 없는 부분보다 전류가 많이 흐른다. 그리고 그 결과, Cu이온이 Cu가 되어 결함부위에 석출된다. Cu디포지션법은 이것을 이용한 평가방법이다.

산화막이 열화되기 쉬운 부분은 COP 등의 결함이 존재해 있다는 것이 알려져 있다.

Cu가 석출된 웨이퍼의 결함부분은, 집광등 혹은 육안으로 직접 관찰함으로써 분포와 밀도를 평가할 수 있다. 또한 광학현미경이나 주사형 전자현미경(SEM) 등으로도 확인할 수 있다. 또한, 투과전자현미경(TEM)으로 단면 관찰함으로써, Cu가 깊이방향의 석출위치, 즉, 결함위치의 동정(同定)도 가능하다.

본 발명자들은, CZ법에 의한 실리콘 단결정 성장에 관하여, V영역과 I영역의 경계 근방에 대하여 RIE법에 의해 검출되는 결함과 산화막의 경시파괴 특성(TDDB 특성)을 상세하게 조사하였다.

후술하는 실험을 실행한 결과, 일본특허공개공보2002-201093호에 기재된 바와 같은 (Nv-Dn)+Ni영역에는, TDDB 특성에 영향을 주는 영역이 있다는 것을 발견하였다. 보다 구체적으로는, Nv영역의 일부에는, Cu디포지션법에 의해 결함은 검출되지 않지만, RIE법으로는 결함이 검출되는 영역이 존재한다는 것, 그 RIE법에 의한 결함영역에서 TDDB 특성이 저하된다는 것을 발견하였다.

이러한 점으로부터, OSF영역의 외측의 N영역으로서, RIE법에 의해 검출되는 결함영역이 없는 영역을 웨이퍼 전체면으로 확장할 수 있다면, 상기한 각종 Grown-in 결함이 없으면서, TDDB 특성을 향상시킬 수 있는 웨이퍼를 확실하게 안정적으로 얻을 수 있다는 것을 발견하였다.

이하에, 본 발명을 발견하기에 이른 실험에 대하여 설명한다.

(실험)

우선, 도 1에 나타낸 MCZ법 단결정 인상장치(횡자장 인가)를 이용하여 직경 12인치(300mm), 방위 <100>, 도전형 p형의 단결정을 성장속도(인상속도)를 점감시키면서 인상하였다.

여기서, 도 1의 단결정 인상장치에 대하여 설명한다.

이 단결정 인상장치(30)는, 인상실(31)과, 인상실(31) 내에 설치된 도가니(32)와, 도가니(32) 주위에 배치된 히터(34)와, 도가니(32)를 회전시키는 도가니 유지축(33) 및 그 회전기구(미도시)와, 실리콘의 종결정을 유지하는 시드 척(41, seed chuck)과, 시드 척(41)을 인상시키는 와이어(39)와, 와이어(39)를 회전 또는 권취하는 권취기구(미도시)를 구비하여 구성되어 있다. 도가니(32)는, 그 내측의 실리콘 융액(탕(湯))(38)을 수용하는 측에는 석영 도가니가 설치되고, 그 외측에는 흑연 도가니가 설치되어 있다. 또한, 히터(34)의 외측 주위에는 단열재(35)가 배치되어 있다.

또한, 제조 조건에 맞추어, 도 1과 같이 환상의 흑연통(정류통)(36)을 설치한다거나, 결정의 고액계면(37)의 외주에 환상의 외측 단열재(미도시)를 설치할 수도 있다.

또한, 냉각가스를 불어 넣거나, 복사열을 차단하여 단결정을 냉각시키는 통형상의 냉각장치를 설치할 수도 있다. 또한, 인상실(31)의 수평방향의 외측에, 도시하지 않은 자석을 설치하여, 실리콘 융액(38)에 수평방향 혹은 수직방향 등의 자장을 인가함으로써, 융액의 대류를 억제하고, 단결정의 안정 성장을 도모하는, 소위 MCZ법을 이용할 수 있다.

이들 장치의 각 부는, 예를 들면, 종래와 동일한 것으로 할 수 있다.

다음에, 상기의 단결정 인상장치(30)에 의한 단결정 육성방법에 대하여 설명한다. 우선, 도가니(32) 내에서 실리콘의 고순도 다결정 원료를 융점(약 1420℃) 이상으로 가열하여 융해한다. 다음에, 와이어(39)를 풀음으로써 실리콘 융액(38)의 표면의 대략 중심부에 종결정의 선단을 접촉 또는 침지시킨다. 그 후, 도가니 유지축(33)을 적당한 방향으로 회전시킴과 동시에, 와이어(39)를 회전시키면서 권취하여 종결정을 인상시키는 것에 의해, 실리콘 단결정(40)의 육성이 개시된다. 이 후, 인상속도와 온도를 적절하게 조절함에 따라 대략 원주형상의 실리콘 단결정(40)을 얻을 수 있다.

본 실험에서는, 실리콘 단결정을 인상할 때에 성장속도를 0.7mm/min~0.4mm/min의 범위에서 결정 머리부로부터 꼬리부에 걸쳐 점감시키도록 제어하였다. 또한, 결정의 산소농도는 23-25ppma(ASTM'79값)이 되도록 단결정을 제작하였다.

그리고, 인상시킨 실리콘 단결정 잉곳을 결정축 방향으로 세로 분할 절단하여, 복수의 판형상 블록을 제작하였다.

그 중, 2개는 WLT(웨이퍼 라이프타임) 측정(측정기는 SEMILAB사 제조의 WT-85를 사용) 및 OSF영역의 측정에 의해 V영역 등의 각 결함영역의 분포상황을 조사하여, 각 영역 경계의 성장속도를 확인하였다. 또한, 세로 분할한 샘플 중 별도의 1개는, 도 2에 나타내는 바와 같이, 직경 8인치의 웨이퍼 형상으로 도려내기 가공하고, 1장은 경면가공으로 마무리한 뒤, 웨이퍼 표면에 열산화막을 형성한 후, Cu디포지션법에 의해, 산화막 결함의 분포상황(즉, Dn영역)을 확인하였다.

또한, WLT의 측정에 관해서는, 세로 분할 샘플 중 1개를 결정축 방향으로 10cm 길이마다 절단하여, 웨이퍼 열처리로에서 650℃, 2시간, 질소분위기 중에서 열처리하고, 그 후 800℃까지 승온시켜 4시간 유지한 후, 산소분위기로 바꿔 1000℃까지 승온시켜 16시간 유지한 후, 냉각시켜 취출하였다. 그 후, X선 토포그래피 상을 촬영하고, 그 후 SEMILAB WT-85에 의해 웨이퍼 라이프타임의 맵을 작성하였다.

또한, OSF영역의 측정에 관해서는, 세로 분할 샘플 중 1개를 OSF열처리한 후에 세코 에칭(secco etching)하여 OSF의 분포 상황을 확인하였다.

또한, Cu디포지션법에 의한 결함영역의 측정으로서, 메탄올의 용매 중에 Cu농도를 0.4~30ppm로 조절하고, 인가전압 5MV/cm으로 5분간 Cu디포지션을 행한 후, 세정, 건조하여, 육안으로 석출 구리의 분포를 관찰하였다.

이들 샘플에 실시한 처리 결과에 기초하여, V영역, OSF영역, Nv영역, Ni영역, I영역, Dn영역을 특정하였다.

인상한 단결정의 각 경계의 성장속도는 다음과 같았다.

V영역/OSF영역 경계: 0.596mm/min

OSF소멸경계: 0.587mm/min

Cu디포지션결함 소멸 경계: 0.566mm/min

Nv영역/Ni영역 경계: 0.526mm/min

Ni영역/I영역 경계: 0.510mm/min

다음에, 동일한 세로 분할 샘플을 이용하여, V영역 등과, Cu디포지션법에 의한 결함영역, RIE법에 의한 결함영역의 상대적인 위치관계를 얻었다.

우선, 상기한 결과 특정된 Nv영역을 중심이 되도록 직경 8인치의 웨이퍼 형상으로 도려내기 가공(도 2 참조)하고, 그 후, 절단, 랩핑, 에칭, 폴리시 등의 일련의 폴리시드 웨이퍼를 제작하는 공정을 행하여 폴리시드 웨이퍼(이하, PW라고 함)를 제작하여, 평가용 샘플 웨이퍼로 하였다.

1장째의 평가용 샘플 웨이퍼는, 열처리로에서 650℃, 2시간, 질소분위기 중에서 열처리하고, 그 후 800℃까지 승온시켜 4시간 유지한 후, 산소분위기로 바꿔 1000℃까지 승온시켜 16시간 유지한 후, 냉각시켜 취출하였다. 그 후, X선 토포그래피 상을 촬영하였다.

2장째의 평가용 샘플 웨이퍼는 마그네트론 RIE장치(Applied Materials사 제조의 Precision 5000Etch)를 이용하여 에칭을 행했다. 반응 가스는 HBr/Cl₂/He+O₂ 혼합가스였다. 그 후, 레이저 산란방식의 이물검사장치(KLA-Tencor사 제조의 SP1)로 에칭후의 잔사 돌기를 계측하였다.

3장째의 평가용 샘플 웨이퍼는, Cu디포지션법을 행해 결함 발생 영역을 육안으로 관찰하였다. 측정조건은 상기와 동일하였다.

이들 평가 결과를 도 3에 나타낸다. 도 3(a)는 X선 토포그래피 상이다. 또한, 도 3(b)는 RIE법으로 측정한 결함 맵이다. 점선으로 둘러싸인 범위가 RIE법에 의해 산소 석출물(결함)이 검출된 영역이다. 또한, 도 3(b)에서는, 도 3(a)에서 측정된 V영역, OSF영역, Nv영역, Ni영역, I영역과, Cu디포지션법으로 결함이 관찰된 영역(사선부)을 함께 나타내고 있다.

이들 도 3(a), 도 3(b)로부터 명백히 알 수 있듯, OSF영역에 접한 V영역과 Nv영역에 RIE법으로 검출되는 결함영역이 존재하고 있다. 또한, Cu디포지션법으로 검출되는 결함영역(도 3(b)의 사선부)은 OSF영역에 접한 Nv영역에 존재하지만, 그 범위는 RIE법으로 검출된 결함영역보다 좁은 범위인 것이 판명되었다. 즉, Nv영역에 있어서, RIE법에 의해 검출되는 결함영역은, Cu디포지션법에 의해 검출되는 결함영역을 포함하게 된다.

또한, RIE법에 의해 결함영역이 소멸되는 성장속도는,

RIE법에 의한 결함소멸 경계: 0.536mm/min

이었다. 상기한 Cu디포지션 결함소멸 경계와 Nv영역/Ni영역 경계의 성장속도 사이가 되고 있다.

본 실험에 의한 실리콘 단결정의 성장속도와 각 결함분포의 관계를 도 5에 나타낸다. 또한, Nv영역의 결함영역을 이하와 같이 분할하여 정의하도록 한다.

Nv(Dn)영역: Nv영역이면서 Cu디포지션법에 의한 결함검출영역

Nv(RIE-Dn)영역: Nv영역이면서 RIE법에 의한 결함검출영역으로서, Cu디포지션법에 의해 결함이 검출되지 않는 영역

Super Nv영역(Nv-RIE영역): Nv영역이면서 RIE법에 의해 결함이 검출되지 않는 영역

여기서, 상기 성장속도와 결함분포의 관계를 토대로, Nv(Dn)영역, Nv(RIE-Dn)영역, Super Nv영역 각각을 갖게 끔 성장속도를 제어하고, 인상된 결정으로부터 경면 마무리한 웨이퍼로 가공하여, 산화막 내압특성인 TDDB 특성을 평가하였다.

또한, 평가에 이용한 MOS구조는 게이트 산화막 두께:25nm, 전극면적:4mm²이고, 초기불량(α모드), 우발불량(β모드), 재료의 한계를 나타내는 진성불량(γ모드)의 판정 기준은, Qbd(Charge to Breakdown:절연파괴에 미치는 전하량)가 각각 0.01C/cm² 미만, 0.01C/cm² 이상 5C/cm² 미만, 5C/cm² 이상이다.

상기에 정의한 3가지 영역의 TDDB 측정결과를 도 4에 나타낸다.

도 4로부터 명확히 알 수 있듯, 산화막의 진성파괴인 γ모드의 발생율은 Super-Nv영역에서는 100%로, 우수한 결과를 보인데 반해, Nv(RIE-Dn)영역에서는 88%, Nv(Dn)영역에서는 65%였다.

즉, 종래에는 그 TZDB 특성 때문에 양호하다고 평가되었던, Nv영역에서 Cu디포지션법에 의해 결함이 검출되지 않는 영역이더라도, RIE법에 의해 결함이 검출되는 영역(Nv(RIE-Dn)영역)이면, 산화막의 장기 신뢰성이 양호하지 않다. 즉, 일본특허공개공보2002-201093호에 개시되어 있는 실리콘 단결정 웨이퍼에서는 TDDB 특성이 반드시 양호한 것은 아니다.

그러나, 본 발명의 Super Nv영역과 같이 RIE법에 의한 결함이 발생하지 않는 영역에서는, TZDB 특성 뿐만 아니라, TDDB 특성도 우수한 고품질의 실리콘 단결정 웨이퍼가 얻어진다.

또한, TZDB의 C모드의 양품율은, 각각 100%(Super Nv영역), 99%(Nv(RIE-Dn)영역), 92%(Nv(Dn)영역)이었다.

또한, Ni영역에 대하여 동일한 방법으로 TDDB 특성 및 TZDB 특성에 대하여 평가한 결과, Super Nv과 마찬가지로, γ모드 발생율, C모드의 양품율이 각각 100%라는 양호한 결과가 얻어졌다.

이상의 실험으로부터, 본 발명자는, N영역 중, RIE법에 의해 발생하는 결함영역을 제거함으로써, TZDB 특성뿐 아니라, TDDB 특성 역시 양호한 실리콘 단결정 웨이퍼를 얻을 수 있다는 것을 발견하여, 본 발명을 완성시켰다.

즉, 본 발명의 실리콘 단결정 웨이퍼는, 웨이퍼 전체면이 OSF영역의 외측의 N영역이고, RIE법에 의해 검출되는 결함영역이 존재하지 않는 CZ법에 의한 실리콘 단결정 웨이퍼이다.

이러한 본 발명의 실리콘 단결정 웨이퍼(1)는, 예를 들면, 도 5에 나타난 바와 같이, 실리콘 단결정의 N-RIE영역으로부터 절출된 것이다. N-RIE영역이란, N영역이면서 RIE법에 의해 결함이 검출되지 않는 영역이다. 상기 서술한 바와 같이, RIE영역은 Cu디포지션법에 의한 결함영역 Dn보다 넓고, N-RIE영역에는 Dn영역은 포함되지 않는다.

따라서, TZDB 특성에 더하여, TDDB 특성도 우수한 고품질의 실리콘 단결정 웨이퍼가 된다.

또한 특히 웨이퍼 전체면이 N영역으로서, RIE법에 의한 결함영역 및 Ni영역이 존재하지 않는 실리콘 단결정 웨이퍼, 즉, Super Nv영역으로 이루어진 실리콘 단결정 웨이퍼라면, 마찬가지로 TDDB 특성도 우수한 것이지만, 그뿐 아니라, 산소 석출이 생기기 어려운 Ni영역을 포함하지 않고, 모든 Nv영역(RIE영역을 제외함)이기 때문에, 열처리를 행하면, BMD가 벌크 내에 형성되어 우수한 게터링 능력을 갖게 된다.

한편, Ni영역을 포함하는 N영역이라도, 그 실리콘 단결정 웨이퍼에 급속 열처리가 실시된 것이라면, 산소 석출이 생기기 어려운 Ni영역에도, 산소 석출 열처리를 행했을 때에 BMD를 발생시킬 수 있게 되어, 게터링 능력이 충분히 높은 것으로 할 수 있다.

BMD의 깊이방향에서의 농도분포는 급속 열처리에서의 처리조건에 의해 변화시킬 수 있다. 급속 열처리를 행함으로써, 공공형 점결함 V의 주입이나 확산에 의한 재분포, 공공형 점결함 V와 격자간 실리콘형 점결함인 인터스티셜 실리콘I와의 재결합에 의한 소멸이 일어나, V의 농도 프로파일을 제어할 수 있다. 그 후, 산소 석출 열처리가 실시되면, 그 V의 농도 프로파일에 따라, 벌크 내에 BMD를 형성할 수 있다.

그리고, 상기와 같은 본 발명의 실리콘 단결정 웨이퍼를 이용한 반도체 디바이스라면, TDDB 특성이 우수한 고품질의 것이 되어, 시장의 요구에 응할 수 있게 된다.

또한, 상기 본 발명의 실리콘 단결정 웨이퍼는, 이하에 나타낸 바와 같은 본 발명의 실리콘 단결정의 제조방법에 의한 실리콘 단결정으로부터 절출함으로써 얻을 수 있다. 이때, 예를 들면, 도 1과 같은 인상장치를 이용하여 행할 수 있다. 이 인상장치의 구성은 전술한 바와 같다.

본 발명의 실리콘 단결정의 제조방법에서는, 인상중인 실리콘 단결정의 성장속도를 점감시킨 경우, OSF링 소멸 후에 잔존하는 RIE법에 의해 검출되는 결함영역이 소멸하는 경계의 성장속도와, 더 성장속도를 점감시킨 경우에 격자간 전위루프가 발생하는 경계의 성장속도 사이의 성장속도로 제어하여 결정을 육성시킨다.

즉, 실리콘 단결정의 성장속도(인상속도)를 N-RIE영역의 범위 내로 제어하여, 그 영역에서 실리콘 단결정을 인상한다.

또한, 육성된 실리콘 단결정 웨이퍼에 열처리를 행했을 때에 링형상으로 발생하는 OSF링 외측의 N영역으로서, RIE법에 의해 검출되는 결함영역 및 산소 석출이 생기기 어려운 Ni영역이 존재하지 않는 영역 내에서 결정을 성장시킨다.

즉, 실리콘 단결정의 성장속도를 Super Nv영역(Nv-RIE영역)의 범위 내로 제어하여, 그 영역에서 실리콘 단결정을 인상한다.

이들과 같이, 성장속도를 특정한 범위 내로 제어하여 원하는 결함영역의 실리콘 단결정을 인상하기 위해서는, 미리, 실리콘 단결정의 성장속도와 그 성장속도로 인상된 실리콘 단결정의 결함영역의 관계에 대하여 예비시험을 행해 두는 것이 좋다.

예를 들면, 전술한 바와 같은 본 발명자가 행한 실험을 예비시험으로 할 수 있다. 즉, 성장속도를 점감시키면서 실리콘 단결정을 인상하고, 상기와 동일한 방법으로 각 결함영역을 조사한다. 그리고, 얻어진 성장속도와 결함영역의 관계에 기초하여, 원하는 결함영역에서 단결정을 인상한다.

여기서, 상기 예에 기초하여, 실리콘 단결정의 성장속도를 N-RIE영역의 범위로 제어하여 인상하는 것이라면, 0.536mm/min(RIE법에 의한 결함 소멸 경계)~0.510mm/min(Ni영역/I영역 경계)로 인상한다.

또한, Super Nv영역(Nv-RIE영역)의 범위로 제어하여 실리콘 단결정을 인상하는 것이라면, 0.536mm/min(RIE법에 의한 결함 소멸 경계)~0.526mm/min(Nv영역/Ni영역 경계)로 인상한다.

이렇게 하여, RIE법에 의한 결함영역을 포함하지 않는, 원하는 결함영역의 성장속도로 제어하여, 실리콘 단결정을 인상하고, 그것으로부터 절출함으로써, 본 발명의 실리콘 단결정 웨이퍼를 얻을 수 있다.

또한, 상기와 같은 방법으로 N-RIE영역, 특히 Ni영역을 포함하는 실리콘 단결정 웨이퍼를 얻은 경우, 급속 열처리를 실시하는 것이 좋다. 상기 서술한 바와 같이, 급속 열처리를 실시함에 따라, BMD가 생기기 어려운 Ni영역이라도, 벌크 내에 BMD를 형성할 수 있고, 게터링 능력을 충분히 부여하는 것이 가능하다.

또한, 이때에 실시하는 급속 열처리의 조건은 특별히 한정되어 있지 않으며, 이후에 디바이스 공정 등에서의 열처리가 행해졌을 때에, 원하는 BMD프로파일이 얻어지도록 적당히 설정할 수 있다. 급속 열처리할 때에 사용하는 장치도 특별히 한정되지 않으며, 예를 들면, 종래와 동일한 것을 이용할 수 있다.

한편, 본 발명은, 상기 실시형태에 한정되는 것은 아니다. 상기 실시형태는, 예시에 불과하며, 본 발명의 특허청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지며, 동일한 작용효과를 나타내는 것이라면, 어떠한 것이라도 본 발명의 기술적 범위에 포함된다.

Claims

쵸크랄스키법에 의해 육성된 실리콘 단결정 웨이퍼에 있어서, 웨이퍼 전체면이 열산화 처리를 했을 때에 링형상으로 발생하는 OSF 외측의 N영역으로서, RIE법에 의해 검출되는 결함영역이 존재하지 않는 것을 특징으로 하는 실리콘 단결정 웨이퍼.
제1항에 있어서,
상기 실리콘 단결정 웨이퍼에 급속 열처리가 실시된 것을 특징으로 하는 실리콘 단결정 웨이퍼.
쵸크랄스키법에 의해 육성된 실리콘 단결정 웨이퍼에 있어서, 웨이퍼 전체면이 열산화 처리를 했을 때에 링형상으로 발생하는 OSF 외측의 N영역으로서, RIE법에 의해 검출되는 결함영역 및 산소 석출이 생기기 어려운 Ni영역이 웨이퍼 전체면 내에 존재하지 않는 것을 특징으로 하는 실리콘 단결정 웨이퍼.
쵸크랄스키법에 의해 실리콘 단결정을 육성하는 경우에 있어서, 인상중인 실리콘 단결정의 성장속도를 점감시킨 경우, OSF링 소멸 후에 잔존하는 RIE법에 의해 검출되는 결함영역이 소멸되는 경계의 성장속도와, 더 성장속도를 점감시킨 경우에 격자간 전위루프가 발생하는 경계의 성장속도 사이의 성장속도로 제어하여 결정을 육성시키는 것을 특징으로 하는 실리콘 단결정의 제조방법.
제4항에 기재된 실리콘 단결정의 제조방법에 의해 실리콘 단결정을 육성하고, 그 실리콘 단결정으로부터 실리콘 단결정 웨이퍼를 절출하여, 그 실리콘 단결정 웨이퍼에 급속 열처리를 실시하는 것을 특징으로 하는 실리콘 단결정 웨이퍼의 제조방법.
쵸크랄스키법에 의해 실리콘 단결정을 육성하는 경우에 있어서, 육성된 실리콘 단결정 웨이퍼에 열처리를 행했을 때에 링형상으로 발생하는 OSF링 외측의 N영역으로서, RIE법에 의해 검출되는 결함영역 및 산소 석출이 생기기 어려운 Ni영역이 존재하지 않는 영역 내에서 결정을 성장시키는 것을 특징으로 하는 실리콘 단결정의 제조방법.
제1항에서 제3항 중 어느 한 항에 기재된 실리콘 단결정 웨이퍼, 제4항 또는 제6항에 기재된 실리콘 단결정의 제조방법에 의해 제조된 실리콘 단결정으로부터 절출된 실리콘 단결정 웨이퍼, 제5항에 기재된 실리콘 단결정 웨이퍼의 제조방법에 의해 제조된 실리콘 단결정 웨이퍼 중 어느 하나를 이용한 반도체 디바이스.