JP2010228924A - シリコンエピタキシャルウェーハおよびその製造方法 - Google Patents

Abstract

【課題】デバイスプロセスにおいて急速昇降温熱処理に供した場合でも、原因となる酸素析出を低減してウェーハ変形発生を防止できるとともに、同時に、ウェーハ強度低下の原因となるボート傷・搬送傷から発生するスリップ伸展をも防止可能なシリコンエピタキシャルウェーハおよびその製造方法を提供する。
【解決手段】抵抗値が０．０２Ωｃｍ〜１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１４．０×１０^１７〜２２×１０^１７ａｔｏｍｓ／ｃｍ^３(Ｏｌｄ−ＡＳＴＭ）とされたシリコン単結晶基板に対して、その表面にエピタキシャル層を成長するエピタキシャル工程Ｓ２と、該エピタキシャル工程Ｓ２の前後において、処理温度１１５０℃〜１３００℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲とされる析出溶解熱処理工程Ｓ３とを有する。
【選択図】図１

Description

本発明は、シリコンエピタキシャルウェーハおよびその製造方法に係り、特に、高い内部応力が発生する熱処理に供されるシリコンエピタキシャルウェーハの反り等変形発生防止に用いて好適な技術に関する。

デバイスプロセスでの熱プロセスは低温処理、高温処理が多数用いられるため、エピタキシャルウェーハを用いた場合でも基板ウェーハに酸素析出形成が起こる。従来、この酸素析出物はプロセス中に起こる可能性がある金属不純物捕獲(ゲッタリング)に有効であり、酸素析出物形成は望まれていた。

ところが、最近のデバイス製造プロセスでは急速昇降温工程が多数用いられてきており、デバイスプロセス中の熱処理における応力負荷が増大している。特に、デバイスの高集積化によりこのような急速昇降温工程がよりいっそう短時間化、最高温度も高温化する傾向にある。４５ｎｍノード（ｈｐ６５）からはＦＬＡ（flash lamp annealing）、ＬＳＡ（Laser Spike Anneal ）、ＬＴＰ（laser thermal process ）、Ｓｐｉｋｅ−ＲＴＡ（Rapid Thermal Annealing ）と呼ばれるアニール工程が用いられる場合がある。

このうち、ＦＬＡ熱処理ではウェーハを４００℃〜６００℃の初期温度に昇温しておき、Ｘｅランプ等の短波長の光を用いてウェーハ全面に光照射し、ウェーハ極表層のみを１１００℃以上シリコンの融点付近まで急速加熱・急冷する。また、熱処理時間はμ（マイクロ）秒からミリ秒の単位（オーダー）である。
ＦＬＡ処理に関する技術が以下の文献に開示されている。

特表２００８−５１５２００号公報 特開２００８−９８６４０号公報

これらのような熱処理ではウェーハ表面と裏面に数１００℃の温度差が生じ、以前からおこなわれてきたＲＴＡに比べて非常に高い応力が負荷されることがある。具体的には、２０ＭＰａをこえるような熱応力が部分的に発生する可能性がある。

しかし、これらのような急速昇降温工程では、酸素析出物が形成した場合、形成した析出物はサイズのばらつきが生じて、サイズの大きな析出物から転位（Slip）を発生し、ウェーハを局所的に反らすという問題が生じることがある。反りを起こすと、デバイスプロセスにおいて露光時に下地パターンとの重ね合わせズレが起こるため、デバイス歩留まりを低下させることになる。また、このように局所的に反りを起こしたウェーハの形状を元に戻すことは不可能である。

一方、デバイスプロセスにおいてボート傷・搬送傷を完全に抑制することは不可能である。上述したようなウェーハ変形を生じさせる転位（Slip）はこのボート傷・搬送傷からも発生する。このようなスリップ伸展は、ウェーハの酸素濃度・ボロン濃度が高い方が抑制することが知られている。
しかし、酸素濃度の増大、ボロン濃度の増大は、同時に、上記酸素析出形成を促進する効果がある。したがって、酸素析出形成によるウェーハ変形・反りの発生を抑制しつつ、同時に、プロセス起因のSlip発生を抑制させることは困難であった。

さらには、プロセス中で析出形成が進むことで、酸素が消費され、格子間酸素が減少する。この場合、発生した転位の伸展がさらに抑制できないことになり、ウェーハ強度がさらに低下することが考えられる。しかも、特許文献２の００４２段に記載されるように、不純物の拡散を抑制するためなどの理由により、ＦＬＡより後の工程においては７００℃以上の熱処理を行なわないなど、デバイス製造工程においては処理条件における制約が多いため、デバイス製造前のシリコンウェーハにおいてこのような問題を解決したいという要求があった。

本発明は、上記の事情に鑑みてなされたもので、上述したようなデバイスプロセスにおける局所的なウェーハ変形を防止するため、デバイスプロセス中で析出形成が起こらず、Slip耐性の優れたエピタキシャルウェーハとその製造方法とを提供可能とすることを目的とする。

発明者らは、ＦＬＡ，Ｓｐｉｋｅ−ＲＴＡなど急速昇降温工程においては、処理温度（ピーク温度）が高く、極めて短時間の間に昇温・降温がおこなわれるため、ウェーハにかかる応力が大きくなり、酸素析出の際に伸展するスリップによりウェーハに反り等の変形が発生するので、これに耐え得るウェーハを提供する手段を探求した。まず、従来のような条件の厳しくない熱処理時において、ウェーハ変形防止の手段として採用してきたウェーハ中の酸素析出物によるスリップ伸長防止は、上記の熱処理における温度条件が過酷で厳しすぎるため、逆に酸素析出からのスリップ伸展がウェーハ変形の原因となるため、無効であることがわかった。また、ＦＬＡ，Ｓｐｉｋｅ−ＲＴＡにおいては、熱処理に供されるウェーハ種類の違いによりウェーハ中における応力（stress）の発生状態が異なるため、これらのウェーハ種類に対応した変形防止対策が必要であることがわかった。

具体的には、大きなストレスを発生するデバイス工程に供する前に、ウェーハ内部の酸素析出を抑制するように、インゴット引き上げ時における酸素濃度の設定と、引き上げ時に添加するドーパント濃度の設定と、析出核を溶解するＲＴＡ処理の条件を設定する。その結果、後述する実施例のように、これらの条件を適切に設定することにより、急速昇降温工程によってウェーハに発生する変形の原因となるスリップ抑制状態と、同時に急速昇降温工程以外の処理で問題となるボート傷・搬送傷から発生するスリップ伸展をも防止可能とする状態を実現できることを見出した。

本発明の本発明のシリコンエピタキシャルウェーハの製造方法は、最高温度が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件とされる熱処理工程を有する半導体デバイスの製造プロセスに供されるエピタキシャルシリコンウェーハの製造方法であって、
抵抗値が０．０２Ωｃｍ〜１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１４．０×１０^１７〜２２×１０^１７ａｔｏｍｓ／ｃｍ^３ （Ｏｌｄ−ＡＳＴＭ）とされた基板に対して、その表面にエピタキシャル層を成長するエピタキシャル工程と、該エピタキシャル工程の前後において、処理温度１１５０℃〜１３００℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲とされる析出溶解熱処理工程とを有することにより上記課題を解決した。
本発明本発明において、最高温度が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件とされる熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
窒素が１×１０^１３〜５×１０^１４ａｔｏｍｓ／ｃｍ^３ ドープされた基板に対して、その表面にエピタキシャル層を成長するエピタキシャル工程と、該エピタキシャル工程後に処理温度１２００℃〜１３００℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲とされる析出溶解熱処理工程とを有することにより上記課題を解決した。
本発明本発明は、最高温度が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件とされる熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
抵抗値が０．０２Ωｃｍ〜０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０^１７〜３×１０^１７ａｔｏｍｓ／ｃｍ^３ （Ｏｌｄ−ＡＳＴＭ）とされた基板に対して、その表面にエピタキシャル層を成長するエピタキシャル工程を有することにより上記課題を解決した。
また、また、本発明のシリコンウェーハの製造方法は、最高温度が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件とされる熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
抵抗値が０．０２Ωｃｍ〜０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０^１７〜１８×１０^１７ａｔｏｍｓ／ｃｍ^３ （Ｏｌｄ−ＡＳＴＭ）とされた基板に対して、その表面にエピタキシャル層を成長するエピタキシャル工程と、該エピタキシャル工程前において、処理温度１１５０℃〜１３００℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲とされる析出溶解熱処理工程とを有することにより上記課題を解決した。
また、また、本発明において、前記析出溶解熱処理工程において、処理雰囲気として窒素を含まない非酸化性ガス雰囲気とする手段を採用することもできる。
また、また、本発明において、前記析出溶解熱処理工程において、処理雰囲気として窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気とする手段を採用することもできる。
また、また、本発明において、前記析出溶解熱処理工程において、処理雰囲気として窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気とし、降温速度を５０℃／ｓｅｃ〜２０℃／ｓｅｃの範囲とする手段を採用することもできる。
本発明本発明のシリコンエピタキシャルウェーハにおいては、上記のいずれか記載のシリコンエピタキシャルウェーハの製造方法により製造されたことができる。

(高酸素p-ウェーハにEpi前後にRTA処理)
本発明の本発明のシリコンエピタキシャルウェーハの製造方法は、最高温度が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件とされる熱処理工程を有する半導体デバイスの製造プロセスに供されるエピタキシャルシリコンウェーハの製造方法であって、
抵抗値が０．０２Ωｃｍ〜１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１４．０×１０^１７〜２２×１０^１７ａｔｏｍｓ／ｃｍ^３ （Ｏｌｄ−ＡＳＴＭ）とされた基板に対して、その表面にエピタキシャル層を成長するエピタキシャル工程と、該エピタキシャル工程の前後において、処理温度１１５０℃〜１３００℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲とされる析出溶解熱処理工程とを有することにより、引き上げ時の設定で高酸素濃度とされ、かつ、スリップ伸長抑制効果を有するボロン濃度が比較的小さいｐ−ウェーハにおいても、析出溶解熱処理工程によって、変形原因となる酸素析出核を溶解することができ、これにより、従来のＲＴＡ処理に比べて条件が厳しく、最高温度が１０５０℃〜シリコン融点〜２０００℃の範囲、昇降温レートが１５０℃／ｓｅｃ〜１００００℃／ｓｅｃ、５００℃／ｓｅｃ〜３０００℃／ｓｅｃ、１０００℃〜２０００℃／ｓｅｃとされ、シリコンウェーハで生じる最大応力が２０ＭＰａを超えるような極めて過酷な条件であるデバイス製造プロセス急速昇降温熱処理に供した場合でも、変形が防止できるとともに、同時に、ウェーハ強度低下の原因となるボート傷・搬送傷から発生するスリップ伸展をも防止可能なシリコンウェーハを提供可能とすることができる。

急速昇降温工程の一例として、４５ｎｍノード（ｈｐ６５）で、ＭＯＳ ＦＥＴのアニール工程があり、ここでは、従前のＲＴＡに比べて、より高温、短時間なアニールがおこなわれる。これは、図３に示すように、符号Ｍｏｓで示すＭＯＳ ＦＥＴのソースＭｓ、ドレインＭｄに隣接し基板表面からの深さ（接合深さ）Ｘｉが２０ｎｍ程度と浅い不純物拡散領域である極浅接合Ｍｅｘにおいて、図４に示すような箱形の不純物プロファイル、つまり、極浅接合Ｍｅｘ領域内における不純物濃度の均一性と境界での急峻な変化状態の実現が必要だからである。このように、高い加熱温度により打ち込んだ不純物を充分に活性化して抵抗を下げ、同時に、短い加熱時間により不純物の不必要な拡散を抑えるとともに活性化した不純物の失活（deactination）を避けるためである。

このように、４５ｎｍノード（ｈｐ６５）で要求される２０ｎｍを下回る接合深さＸｉを実現するために、ウェーハを４００℃〜６００℃以下の初期温度に昇温しておき、Ｘｅフラッシュランプ等の短波長の光を用いてウェーハ全面に光照射しミリ秒単位の熱処理時間でウェーハ極表層のみを９００℃〜１３５０℃程度まで急速加熱・急冷するＦＬＡや、ウェーハをホットプレート上で４００℃〜６００℃の初期温度に昇温しておき、連続発振レーザを照射してウェーハをスポット走査することで、μ秒からミリ秒熱処理時間となるように１１００℃以上シリコンの融点付近まで急速加熱・急冷するＬＳＡなどがおこなわれる。
ＦＬＡ、ＬＳＡにおいては、ｈａｌｏの不純物濃度分布特性維持、接合リークの低減、ゲート・リークの抑制、ソース・ドレインの寄生抵抗の低減、ゲートの空乏化も抑制を実現可能な処理条件が選択される。

上記のような条件とされたＦＬＡなどにおいては、熱処理時にウェーハで発生する内部応力が５０〜１５０ＭＰａというレベルに達することがある。本発明における急速昇降温工程としては、このＦＬＡに限らず、発生する内部応力が２０ＭＰａを超えるような条件の厳しい熱処理を全て対象とする。

また、ＦＬＡや、急速昇降温工程としてのＳｐｉｋｅ−ＲＴＡにおいては、温度条件が高く、昇温速度、降温速度が大きいため、上記のように大きな熱応力によりサイズの大きな酸素析出物からスリップ転位が発生する。
この結果、オーバーレイエラー（Overlay Error ）すなわち、デバイス製造における急速昇降温工程前後でおこなわれるフォトリソ工程でパターンの重ね合わせがずれてしまうという事態が生じる。

一例として、ＩＣ、ＬＳＩ等の製造に見られるようにシリコンウェーハにパターンを露光する場合は、図５に示すように、ウェーハ１をワークステージ２上に真空吸着により保持固定し、フォトマスク３をワークステージ２より上方のマスクホルダ４に保持固定し、ワークステージ２を上昇させ薄板状ワーク１をフォトマスク３に密着させ、しかる後露光を行う。ウェーハ１の表面には予めフォトレジスト膜（図示せず）が形成されており、このフォトレジスト膜に対して露光が行われ、フォトマスク３のパターンが焼き付けられる。

図６においては、ウェーハ上で急速昇降温工程の前工程で形成したパターンに対して、急速昇降温工程の後工程で形成しようとするパターンを重ね合わせた際に発生した水平方向の変化量をウェーハ各点における矢印の長さで示している。露光時にはウェーハがステージ上に真空吸着されるが、この吸着されるウェーハに反り等の変形があると、吸着時に反りなどの変形が矯正された状態でステージにウェーハが固定されるため、ウェーハの矯正された変形分だけ前工程でウェーハ上に形成されたパターンが変形（水平移動）し、本来あるべき位置からずれてしまいオーバーレイエラーが生じると考えられる。

このウェーハの反りなどの変形は、サイズの大きな析出物から発生したスリップ転位によって生じると考えられる。反りなどの変形により、一定以上の変形が生じた場合には、この変形は矯正できないことから、当該ウェーハは排棄されることになり、デバイス収率が著しく低下するとともに、全体としてのデバイス製造コストが大幅に増大してしまう。

本願発明者らの知見として、このようなオーバーレイエラーは、発生するＢＭＤ（酸素析出物）の密度によってほぼ予測でき、図７に示すように、発生するＢＭＤ密度が５×１０^４ 個／ｃｍ^２ を超える程度で急激に変形が発生し、最大ずれ量が許容基準値である１０ｎｍを超えてしまう。図に示す最大ずれ量の増大は、スリップ発生量の増大に起因していると考えられる。

また、従来、ウェーハには酸素析出物によってゲッタリング能を付与してきたが、現実にゲッタリングが必要となる頻度、すなわち、重金属汚染が発生する頻度は、現状のデバイス製造工程においては極めて低い。これは、ゲッタリングを必要としていたφ２００ｍｍウェーハを主に使用していた製造ラインおよびこのラインが設置された環境における清浄度（異物の存在していない率）に対して、現在のφ３００ｍｍウェーハのそれ、またはφ４５０ｍｍウェーハのそれが極めて向上しているためである。従って、発生確率の低い汚染への対策であるゲッタリング能付与に比べて、ダイレクトにデバイス収率に影響を及ぼすオーバーレイエラーへの対策として、ＢＭＤを低減することを選択したものである。

また、同時に、ＦＬＡや、急速昇降温工程としてのＳｐｉｋｅ−ＲＴＡにおいては、リング状のサセプタがウェーハのエッジ部分とのみ接触するようにしてウェーハを支持した状態で、熱処理がおこなわれる。このため、＜４，０，０＞方向における反射鉱によるＸ線トポグラフィーで観測した際に、図８に示すような支持されているウェーハエッジ部分にスリップ転位が発生する。

このスリップ転位は支持部分付近、すなわち、ウェーハエッジ部分のみで、デバイス部分にかからない周縁部から３ｍｍ程度であれば、デバイス部分そのものに影響がないとは考えられるが、結果的に、このスリップからウェーハの割れが発生するなど、ウェーハ自体の強度が低下し、やはりデバイス収率の低下の原因となる。従来は酸素析出物でのスリップ伸長抑制が可能であったが、スリップ伸長抑制効果のある酸素析出物があると、急速昇降温工程でのウェーハ変形によるオーバーレイエラーが生じてしまうため、この手法以外の対策が好ましい。

本願発明者らは、シリコンウェーハの製造工程において、このようなウェーハ変形発生防止とスリップ発生防止とを同時に可能とする対策を見出したものである。
なお、本発明において、エピタキシャル工程における処理温度は、析出溶解熱処理工程における処理温度より低ければよく、一般的な条件とすることが可能である。また、降温速度とは、析出を溶解するために寄与の大きい少なくとも最高温度から７００℃までの範囲における冷却速度を意味するものである。またエピタキシャル層におけるボロン等ドーパント濃度は形成されるデバイスの規格によって設定されるが、本願のスリップや変形に対する寄与は小さいため、どのようなものでも適用可能である。

(N-dope版 高温RTA)
本発明本発明において、最高温度が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件とされる熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
窒素が１×１０^１３〜５×１０^１４ａｔｏｍｓ／ｃｍ^３ ドープされた基板に対して、その表面にエピタキシャル層を成長するエピタキシャル工程と、該エピタキシャル工程後に処理温度１２００℃〜１３００℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲とされる析出溶解熱処理工程とを有することにより、酸素析出物の形成しやすい窒素のドープされたｐ−ウェーハにおいても、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。

(低酸素p/p+, p/p++ウェーハ)
本発明本発明は、最高温度が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件とされる熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
抵抗値が０．０２Ωｃｍ〜０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０^１７〜３×１０^１７ａｔｏｍｓ／ｃｍ^３ （Ｏｌｄ−ＡＳＴＭ）とされた基板に対して、その表面にエピタキシャル層を成長するエピタキシャル工程を有することにより、引き上げ時の設定で低酸素濃度とされ、かつ、スリップ伸長抑制効果を有するボロン濃度が比較的大きいｐ＋ウェーハまたはｐ＋＋ウェーハにおいても、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。

本発明のシリコンエピタキシャルウェーハがスライスされるシリコン単結晶（シリコンインゴット）において、ＣＺ（チョクラルスキー）法で育成する際、上記の酸素濃度の範囲に設定する場合には、シリコン融液への磁場印加、ルツボ・結晶回転数制御等で対応することができるが、通常のＣＺ法では格子間酸素濃度を４×１０^１７ａｔｏｍｓ／ｃｍ^３以下にするのは困難な場合があるので、低酸素の場合はシリコン融液に磁場を印加して単結晶を育成するＭＣＺ法によって、格子間酸素濃度を４×１０^１７ａｔｏｍｓ／ｃｍ^３以下にすることが可能である。また、石英ルツボおよび引き上げる単結晶の回転速度を低速にすることによっても格子間酸素濃度の低減が図られる。

実質的には、石英ルツボの回転数をＲ１（ｒｐｍ）、結晶回転数をＲ２（ｒｐｍ）とするとき、Ｒ１：０．１以上２以下、Ｒ２：１以上７以下、の範囲であって、Ｒ１：０．５以上０．７以下の場合、Ｒ２＜７−５（Ｒ１−０．５）を満足し、Ｒ１：０．７以上１以下の場合、Ｒ２＜６を満足し、Ｒ１：１以上２以下の場合、Ｒ２＜６−４（Ｒ１−１）を満足する範囲に設定することができる。この場合、単結晶中の格子間酸素濃度を４．０×１０^１７ａｔｏｍｓ／ｃｍ^３以下として低酸素濃度のシリコン単結晶を育成できる。

さらに、石英ルツボ回転数Ｒ１（ｒｐｍ）と結晶回転数Ｒ２（ｒｐｍ）とをＲ１：０．１以上２以下、Ｒ２：１以上７以下、の範囲であって、但しＲ１：０．３以上、０．５以下の場合、Ｒ２＜７−５（Ｒ１−０．３）を満足し、Ｒ１：０．５以上０．７以下の場合、Ｒ２＜６を満足し、Ｒ１：０．７以上１以下の場合、Ｒ２＜６−３．４（Ｒ１−０．７）を満足する範囲に設定すればよい。この場合、単結晶中の格子間酸素濃度が３．５×１０^１７ａｔｏｍｓ／ｃｍ^３以下として、低酸素濃度のシリコン単結晶を提供できる。

また、本発明では、シリコン融液に印加する磁場は水平磁場やカスプ磁場など採用することができ、例えば水平磁場の強度としては、３０００〜５０００Ｇ（０．３Ｔ〜０．５Ｔ）とすることができる。磁場強度が上記の範囲以下であるとシリコン融液の対流抑制効果が充分でなく固液界面の形状を好ましい形状とすることができない上、酸素濃度を充分低下することができず好ましくない。また、上記の範囲以上に磁場強度を上げると、対流が抑制されすぎて、高温のシリコン融液が石英ルツボ内表面の劣化を進め、結晶の無転位化率が低下するため好ましくない。
また、本発明では、磁場中心位置と結晶引き上げ時の融液表面位置を−７５〜＋５０ｍｍ、より好ましくは、２０〜４５ｍｍとすることが好ましい。ここで、ここで磁場中心位置とは、水平磁場にあっては磁場発生コイルの中心が位置する高さ位置を意味し、−７５ｍｍとは、融液液面から上方７５ｍｍであることを意味している。

また、ＣＺ法またはＭＣＺ法による引き上げにおいて シリコン融液の対流を抑制し 石英ルツボの溶解量を減らすと共に、合成石英ルツボを使用し 石英ルツボ中の不純物濃度を低減させ、よりＦＺ結晶に近い品質のＣＺ結晶を育成できる。
ここで、合成石英ルツボとは、少なくとも原料融液に当接する内表面が以下のような合成石英から形成されたものを意味する。

合成石英は、化学的に合成・製造した原料であり、合成石英ガラス粉は非晶質である。合成石英の原料は気体又は液体であるため、容易に精製することが可能であり、合成石英粉は天然石英粉よりも高純度とすることができる。合成石英ガラス原料としては四塩化炭素などの気体の原料由来とケイ素アルコキシドのような液体の原料由来がある。合成石英粉ガラスでは、すべての不純物を０．１ｐｐｍ以下とすることが可能である。
合成石英ガラス粉を溶融して得られたガラスでは、光透過率を測定すると、波長２００ｎｍ程度までの紫外線を良く透過し、紫外線光学用途に用いられている四塩化炭素を原料とした合成石英ガラスに近い特性であると考えられる。
合成石英ガラス粉を溶融して得られたガラスでは、波長２４５ｎｍの紫外線で励起して得られる蛍光スペクトルを測定すると、天然石英粉の溶融品のような蛍光ピークは見られない。

含有する不純物濃度を測定するか、シラノール量の違い、あるいは、光透過率を測定するか、波長２４５ｎｍの紫外線で励起して得られる蛍光スペクトルを測定することにより、ガラス材料が天然石英であったか合成石英であったかを判別することができる。

また、本発明では、シリコン融液表面のガス流状態を制御するために、炉内圧力は、１０torr（１．３ｋＰａ）以上、好ましくは３０torr〜２００torr（４．０〜２７ｋＰａ）、さらに、好ましくは、３０torr〜７０torr（４．０〜９．３ｋＰａ）が望ましい。炉内圧力の上限は、炉内の圧力が増大するとＡｒ等の不活性ガスの融液上でのガス流速が低下することにより、融液から蒸発したＳｉＯ等の反応物ガスが排気しにくくなることにより、結晶中の酸素濃度が高くなり、また、ＳｉＯが炉内の融液上部の１１００℃程度またはより低温の部分に凝集することで、ダストを発生させ融液に落下することで結晶の有転位化を引き起こすため、これらを防止するために上記の上限の圧力を規定した。
また、本発明では、ＣＺ炉内に供給する雰囲気ガス流量を１００〜２００リットル／ｍｉｎ以上とし、ＣＺ炉内の圧力を６７００ｐａ以下として、溶融液表面から蒸発するＳｉＯを効果的に装置外に排出すると共に、溶融液表面を漂う異物もルツボ壁に追いやるとともに、結晶中の酸素濃度が高くなることを防止することができる。

(高酸素p+, p++ウェーハにEpi前、RTA処理後)
また、また、本発明のシリコンウェーハの製造方法は、最高温度が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件とされる熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
抵抗値が０．０２Ωｃｍ〜０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０^１７〜１８×１０^１７ａｔｏｍｓ／ｃｍ^３ （Ｏｌｄ−ＡＳＴＭ）とされた基板に対して、その表面にエピタキシャル層を成長するエピタキシャル工程と、該エピタキシャル工程前において、処理温度１１５０℃〜１３００℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲とされる析出溶解熱処理工程とを有することにより、引き上げ時の設定で高酸素濃度とされ、かつ、酸素析出増大効果を有するボロン濃度が比較的大きいｐ＋ウェーハまたはｐ＋＋ウェーハにおいても、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。

また、本発明においてまた、本発明において、前記析出溶解熱処理工程において、処理雰囲気として窒素を含まない非酸化性ガス雰囲気とする手段か、処理雰囲気として窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気とする手段か、処理雰囲気として窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気とし、降温速度を５０℃／ｓｅｃ〜２０℃／ｓｅｃの範囲とする手段を採用することにより、空孔注入ガスである窒素を含まない雰囲気で処理することで、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。さらに、これに加えて上記の手段のなかでは比較的高い酸素濃度である場合には大きな降温速度とすることで、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。

本発明本発明のシリコンエピタキシャルウェーハにおいては、上記のいずれか記載のシリコンエピタキシャルウェーハの製造方法により製造されたことで、図６に示すオーバーレイエラーの原因となるウェーハの反り等の変形発生と、図５に示すような支持されているウェーハエッジ部分のスリップ転位発生とを同時に防止可能なウェーハとすることができる。

なお、ウェーハまたはデバイス生産に係る製造工程においては、ウェーハの反り等の変形とエッジ部分のスリップ転位とは、スリップ長によって判断することができる。具体的には、後述するように、０．５〜２ｍｍを○、２〜５ｍｍを△、５〜１０ｍｍを×としてそれぞれを判別する。

本発明によれば、従来のＲＴＡ処理に比べて条件が厳しく、シリコンウェーハで生じる最大応力が２０ＭＰａを超えるようなデバイス製造プロセス急速昇降温熱処理に供した場合でも、原因となる酸素析出を低減してウェーハ変形発生を防止できるとともに、同時に、ウェーハ強度低下の原因となるボート傷・搬送傷から発生するスリップ伸展をも防止可能なシリコンエピタキシャルウェーハを提供可能とすることができる。

本発明に係るシリコンエピタキシャルウェーハの製造方法の第１実施形態を示すフローチャートである。 ＲＴＡ処理装置の一部を示す概念図である。 ＭＯＳ ＦＥＴを示す模式断面図である。 不純物濃度と接合深さとの関係において箱形の不純物プロファイルを示すグラフである。 従来の露光機におけるワークステージの断面図である。 オーバーレイエラーを示す平面図である。 ＢＭＤ密度とスリップ発生による最大ずれ量との関係を示すグラフである。 Ｘ線トポグラフィーによりウェーハエッジ部分のスリップ転位発生状態を示す図である。 本発明に係るシリコンウェーハの縁部を示す拡大断面図である。

以下、本発明に係るシリコンエピタキシャルウェーハおよびその製造方法の第１実施形態を、図面に基づいて説明する。
図１は、本実施形態におけるシリコンウェーハおよびその製造方法を示すフローチャートである。

本実施形態におけるシリコンエピタキシャルウェーハの製造方法は、図１に示すように、製造条件設定工程Ｓ０と、ウェーハ準備工程Ｓ１１と、析出溶解熱処理工程に対する設定をおこなう設定工程Ｓ１２と、エピタキシャル工程Ｓ１３と、析出溶解熱処理工程Ｓ２とを有し、製造されたシリコンエピタキシャルウェーハは、急速昇降温熱処理工程Ｓ５２を有するデバイス製造工程Ｓ５に供されるものとされる。

図１に示す製造条件設定工程Ｓ０は、デバイス製造工程Ｓ５に供されるウェーハの規格や、ウェーハ準備工程Ｓ１におけるＣＺ（チョクラルスキー）法によりシリコン融液からシリコン単結晶を引き上げる際の条件を設定するものとされる。
この製造条件設定工程Ｓ０においては、ウェーハ準備工程Ｓ１における操業条件として引き上げ時に制御するパラメーターとなるシリコンウェーハ（基板）の酸素濃度Ｏｉ、ドーパント濃度としてのボロン濃度、窒素濃度が設定される。
ウェーハ準備工程Ｓ１は、ＣＺ法で単結晶を引き上げるとともに、引き上げられたシリコンインゴットからスライス加工、および、面取り、研削、研磨、洗浄等の表面処理によって、エピタキシャル層を成膜するためのシリコンウェーハを準備する工程である。ここで、シリコンウェーハは径寸法φ３００ｍｍ以上４５０ｍｍ程度のものが適応可能である。

図１に示す設定工程Ｓ１２は、ウェーハ準備工程Ｓ１１で準備したシリコンウェーハにエピタキシャル工程Ｓ３を介した後にこのシリコンエピタキシャルウェーハを供する後工程としての半導体デバイスの製造工程Ｓ５におけるＦＬＡ等の急速昇温冷却熱処理工程Ｓ５２に応じて、ウェーハで発生する応力とこの応力に対応して要求される酸素析出状態を所望の状態に設定するものとされ、析出溶解熱処理工程Ｓ３における処理条件を、デバイス工程Ｓ５において、シリコンウェーハが供される熱処理が、最高温度が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件とされる急速昇温冷却熱処理工程Ｓ５２の前後で、前フォトリソ工程Ｓ５１で形成されたパターンと、後フォトリソ工程Ｓ５３で形成するパターンとにずれが生じオーバーレイエラーとならないように、この急速昇温冷却熱処理工程Ｓ５２において、変形発生とスリップ発生を抑制可能な条件を設定することになる。同時に、析出溶解熱処理工程Ｓ３とエピタキシャル工程Ｓ２との処理順も含めて設定することになる。このとき、析出溶解熱処理工程Ｓ３をおこなわないことも選択できる。つまり、設定工程Ｓ１２においては、製造条件設定工程Ｓ０での条件と、急速昇温冷却熱処理工程Ｓ５２における条件とを考慮して、析出溶解熱処理工程Ｓ３の条件を決定することになる。

これらの製造条件設定工程Ｓ０と設定工程Ｓ１２とにおける条件は、それぞれ以下のものを選択することができる。

製造条件設定工程Ｓ０において、抵抗値が０．０２Ωｃｍ〜１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１４．０×１０^１７〜２２×１０^１７ａｔｏｍｓ／ｃｍ^３ （Ｏｌｄ−ＡＳＴＭ）とするとともに、設定工程Ｓ１２において、処理温度１１５０℃〜１３００℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲とする。

製造条件設定工程Ｓ０において、窒素が１×１０^１３〜５×１０^１４ａｔｏｍｓ／ｃｍ^３ ドープされ、設定工程Ｓ１２とにおいて、エピタキシャル工程Ｓ２後に析出溶解熱処理工程Ｓ３をおこなうとともに、処理温度１２００℃〜１３００℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲とする。

製造条件設定工程Ｓ０において、抵抗値が０．０２Ωｃｍ〜０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０^１７〜３×１０^１７ａｔｏｍｓ／ｃｍ^３ （Ｏｌｄ−ＡＳＴＭ））とするとともに、設定工程Ｓ１２において、析出溶解熱処理工程Ｓ３をおこなわないこととする。

製造条件設定工程Ｓ０において、抵抗値が０．０２Ωｃｍ〜０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０^１７〜１８×１０^１７ａｔｏｍｓ／ｃｍ^３ （Ｏｌｄ−ＡＳＴＭ）とするとともに、設定工程Ｓ１２において、該エピタキシャル工程Ｓ２前に析出溶解熱処理工程Ｓ３をおこなうとともに、処理温度１１５０℃〜１３００℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲とする。

設定工程Ｓ１２において、析出溶解熱処理工程Ｓ３の処理雰囲気として窒素を含まない非酸化性ガス雰囲気とするか、窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気とするか、窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気とし、降温速度を５０℃／ｓｅｃ〜２０℃／ｓｅｃの範囲とする。

図１に示すエピタキシャル工程Ｓ２においては、ウェーハ表面にエピタキシャル層を成膜するものとされ、例えば、ｐ／ｐ−タイプとすることができる。これは、ｐ−タイプウェーハの上にｐ−タイプのエピタキシャル層を１〜１０μｍの膜厚で積層したウェーハを意味する。ここで、ボロン（Ｂ）濃度がｐ−タイプとは抵抗率０．１〜１００Ωｃｍに相当する濃度であり、ｐタイプとは抵抗率０．１Ωｃｍ〜１００Ωｃｍに相当する濃度である。

図１に示す析出溶解熱処理工程Ｓ３は、上記の条件としてＲＴＡ処理装置１０にてエピタキシャル工程Ｓ２での処理温度より高い処理温度としておこなわれる。ＲＴＡ処理装置１０は、図２に示すように、炉内に設けられたＳｉＣからなるリング状のエッジリング１１で周縁部を支持され水平状態とされたウェーハＷを、上記のように設定された雰囲気ガスＧ雰囲気とした状態で、透明石英等からなるアッパードーム１２を通して複数のランプ１３により加熱することで、ウェーハＷ内部の析出核となる元を溶解する。ＲＴＡ処理装置１０におけるランプ１３は、それぞれ金メッキなどの表面処理をされたリフレクタ１４内部に設けられており、また、ＳＵＳからなる壁部１５により、アッパードーム１２とロアードームとが接続されてこれらによりチャンバ（炉）が形成されている。

図１に示すデバイス製造工程Ｓ５では、６５ｎｍノードや４５ｎｍノードによるデバイスをシリコンウェーハに作り込むための必要な処理がおこなわれ、Ｓｐｉｋｅ−ＲＴＡやＦＬＡ等の急速昇温冷却熱処理工程Ｓ５２を有するものとされる。

図１に示す前フォトリソ工程Ｓ５１と後フォトリソ工程Ｓ５３においては、図５に示すように、ウェーハ１をワークステージ２上に真空吸着により保持固定し、フォトマスク３をワークステージ２より上方のマスクホルダ４に保持固定し、ワークステージ２を上昇させ薄板状ワーク１をフォトマスク３に密着させ、しかる後露光を行う。ウェーハ１の表面には予めフォトレジスト膜（図示せず）が形成されており、このフォトレジスト膜に対して露光が行われ、フォトマスク３のパターンが焼き付けられる。

本実施形態におけるシリコンエピタキシャルウェーハは、設定工程Ｓ１２において、製造条件設定工程Ｓ０での条件と、急速昇温冷却熱処理工程Ｓ５２における条件とを考慮して、析出溶解熱処理工程Ｓ３の条件を決定し、これらの条件に従って、製造工程としての処理をおこなったため、ウェーハ内部にスリップ転位が発生する５×１０^４ 個／ｃｍ^２ を超える程度の密度およびサイズの析出物が形成されることがないため、このような析出物に起因し、図５に示すように、ウェーハ１をワークステージ２上に真空吸着により保持固定した場合でも、図７に示す最大ずれ量が許容基準値である１０ｎｍを超えてしまうことがないため、図６に示すオーバーレイエラーを起こす原因となる反り・変形を生じることがない。
同時に、図８に示すような支持されているウェーハＷのエッジ部分でスリップ転位が発生することを防止して、ウェーハの強度が低下することを防止できる。

なお、急速昇降温工程Ｓ５２としてＳｐｉｋｅ−ＲＴＡ処理を行う場合には、図２に示すＲＴＡ装置１０において、条件を設定して行うことが可能である。

さらに、図９に示すように、ウェーハの表面２２には、平坦面である主面Ｗ２３と、周縁部に形成された表面側面取り部Ｗ２４とが設けられている。また、裏面Ｗｒには、平坦面である主面Ｗ２７と、周縁部に形成された裏面側面取り部Ｗ２８とが設けられている。表面側面取り部Ｗ２４は、その周縁端Ｗｔからウェーハ半径方向内方に向けた方向の幅Ａ１が、裏面側面取り部Ｗ２８の周縁端Ｗｔからウェーハ半径方向内方に向けた方向の幅Ａ２よりも狭められている。表面側面取り部Ｗ２４の幅Ａ１は５０μｍから２００μｍの範囲が好ましい。また、裏面側面取り部Ｗ２８の幅Ａ２は２００μｍから３００μｍの範囲が好ましい。

また、表面側面取り部Ｗ２４は、表面Ｗｕの主面Ｗ２３に対して傾斜する第一傾斜面Ｗ１１を有しており、裏面側面取り部Ｗ２８は、裏面Ｗｒの主面Ｗ２７に対して傾斜する第二傾斜面Ｗ１２を有している。第一傾斜面Ｗ１１の傾斜角度θ１は１０°から５０°の範囲が好ましく、第二傾斜面Ｗ１２の傾斜角度θ２は１０°から３０°の範囲が好ましく、更にθ１≦θ２とされていることが好ましい。
また、第一傾斜面Ｗ１１と周縁端Ｗｔとの間には、これらを接続する第一曲面Ｗ１３が表面最外周Ｗｕｔに設けられている。また、第二傾斜面Ｗ１２と周縁端Ｗｔとの間には、これらを接続する第二曲面Ｗ１４が裏面最外周部Ｗｒｔに設けられている。第一曲面Ｗ１３の曲率半径Ｒ１の範囲は８０μｍから２５０μｍの範囲が好ましく、第二曲面Ｗ１４の曲率半径Ｒ２の範囲は１００μｍから３００μｍの範囲が好ましい。

上記の端部構成とすることで、ウェーハハンドリング時における傷発生を低減することが可能となる。本実施形態においては、急速昇降温工程Ｓ５２での処理条件を設定することに加えて、このようなウェーハ周縁部において条件を設定することで、厳しい条件である急速昇降温工程Ｓ５２においてさらなる割れ発生防止を可能とするものである。

以下本発明に係る実施例を説明する。

＜実験例＞

ボロン濃度（抵抗率）、初期酸素濃度、窒素濃度等を表に示すように設定して引き上げられた直径３００ｍｍのシリコン単結晶インゴットから、スライス、両面研磨（ＤＳＰ）によって、（１００）ウェーハを準備した。
このシリコンウェーハに、析出溶解熱処理工程Ｓ３の条件を表に示すように設定し、ＲＴＡ処理をおこなうとともに、エピタキシャル工程１１５０℃で膜厚４μｍのエピタキシャル膜を成膜した。

さらに、デバイス製造工程における熱処理を次の条件と模して、変形発生に対する強制熱応力試験としてのＲＴＡ熱処理を施し、酸素析出物（ＢＭＤ）起因のスリップ発生有無をＸ線トポグラフィーにて確認した。
・デバイス製造工程における処理模擬
１ｓｔｅｐ； ８５０℃ ３０分
２ｓｔｅｐ； １０００℃ ３０分
３ｓｔｅｐ； １０００℃ ６０分
４ｓｔｅｐ； ８５０℃ ３０分
（いずれも昇降温速度は５℃／ｍｉｎ）
・ＲＴＡ炉熱応力負荷試験条件
７００℃からの昇降温レート１５０℃／ｓｅｃとして、最高温度を１２５０℃、保持時間を１ｓｅｃとした。

この結果を表にＲＴＡ炉応力負荷試験結果（ＢＭＤ起因Ｓｌｉｐ発生）として示す。
ここで、ＢＭＤ密度の測定は、上記デバイスシミュレーション後に１０００℃／１６ｈｒの顕在化熱処理後のライトエッチング２μｍ後に実施した。

また、傷発生に対する応力負荷試験として、次の条件でバッチ炉にて熱処理をおこなった後、Ｘ線トポグラフィーを用いてスリップの長さを測定した。この結果を表に縦型炉応力負荷試験結果（ボート起因Ｓｌｉｐ）として示す。
・縦型炉熱応力試験条件
７００℃から１１５０℃までの昇温レートを８℃／ｍｉｎとして１１５０℃に６０ｍｉｎ保持し、１．５℃／ｍｉｎの降温レートで７００℃まで冷却した。

ここで、結果の表記は、Ｘ線トポグラフィーにより測定したスリップ発生の有無、あるいはスリップ長が次の範囲のものである。
RTA炉熱応力負荷試験結果については、X線トポグラフィーにて、微小スリップ発生がウェーハ面内に確認できた場合は×、微小スリップ発生が確認できない場合は○とした。RTA処理は短時間であるため、スリップ長が微細であり、Slip長の測定が困難である。
一方、縦型炉熱応力負荷試験では、ボート跡から伸展したSlip長を測定し以下のように表記した。
○；スリップ長０．５〜２ｍｍ
△；スリップ長２〜５ｍｍ
×；スリップ長５〜１０ｍｍ

また、エピ成長後、BMD密度(/cm2)において、＜１ｅ４は実質検出限界以下を意味している。

サンプル1においては、Epi（エピ）成長後でも酸素析出核形成を低レベルとしためにEpi成長+析出処理でも析出物の形成がない。したがってＢＭＤ起因のSlip発生なし。しかし、縦型炉試験では、酸素濃度が低いためにボート起因のSlipが伸びてしまうのでＮＧ。

サンプル２においては、酸素濃度は低いが、ボロン濃度が高く、EPi後の熱処理で析出核を形成した。ボロン濃度が高いためにボート起因のSlip発生は抑制されるが、BMD起因のSlip発生でＮＧ。

サンプル３においては、酸素もボロン濃度も高く、BMD起因のSlip発生。ボート起因のSlip発生は抑制。したがってＮＧ。

サンプル４においては、酸素もボロン濃度も高く、BMD起因のSlip発生。ボート起因のSlip発生は非常に抑制。したがってＮＧ。

サンプル５においては、低酸素化によりEpi後析出を抑制。ボロンの効果で縦型炉Slipを抑制。したがってＯＫ。

サンプル６においては、低酸素化によりEpi後析出を抑制。さらに高濃度ボロンの効果で縦型炉Slipを抑制。したがってＯＫ。

サンプル７においては、RTA処理にてBMD形成を抑制。したがってＯＫ。

サンプル８においては、RTA処理にてBMD形成を抑制。したがってＯＫ。

サンプル９においては、RTA処理にてBMD形成を抑制。したがってＯＫ。

サンプル１０においては、RTA処理にてBMD形成を抑制。したがってＯＫ。

サンプル１１においては、RTA温度が1150℃以下でBMD起因のSlip発生。したがってＮＧ。

サンプル１２においては、RTAが急速冷却で空孔を凍結しBMD形成でBMD起因のSlip発生。したがってＮＧ。

サンプル１３においては、酸素濃度が高く、Epi成長後でも容易に酸素析出核形成でBMD起因のSlip発生。酸素が高いためにボート起因のSlipは抑制。したがってＮＧ。

サンプル１４においては、BMDなし、高酸素基板だからボートSlipなし。したがってＯＫ。

サンプル１５においては、BMDなし、高酸素基板だからボートSlipなし。したがってＯＫ。

サンプル１６においては、BMDなし、高酸素基板だからボートSlipなし。したがってＯＫ。

サンプル１７においては、酸素濃度が高酸素故、RTA処理後でもBMDの形成が促進でBMD起因のSlip発生。したがってＮＧ。

サンプル１８においては、冷却速度が速すぎて空孔凍結でBMD起因のSlip発生。したがってＮＧ。

サンプル１９においては、RTA処理時間不足でBMD核でBMD起因のSlip発生。したがってＮＧ。

サンプル２０においては、窒素により窒化膜形成によるvacancy注入があり、酸素析出物形成でBMD起因のSlip発生。したがってＮＧ。

サンプル２１においては、BMDなし、高酸素基板だからボートSlipなし。したがってＯＫ。

サンプル２２においては、RTA処理中に酸化膜形成により格子間Si注入され、10℃/sec以上で冷却してもvacancyの凍結がなされないのでＯＫ。

サンプル２３においては、RTA処理中に酸化膜形成により格子間Si注入され、10℃/sec以上で冷却してもvacancyの凍結がなされないのでＯＫ。

サンプル２４においては、酸化膜形成すれども、冷却速度が速すぎて、空孔凍結されてBMD起因のSlip発生。したがってＮＧ。

サンプル２５においては、窒素ドープの効果により、ＢＭＤが形成された。したがって、ＮＧ。

サンプル２６においては、窒素ドープのエピウェーハのＢＭＤは高温安定なので、１１５０℃のＲＴＡでは消滅しない。したがって、ＮＧ。

サンプル２７〜３０においては、濃度によらず窒素ドープでもＢＭＤが消滅。高酸素基板だからボートSlipなし。したがって、ＯＫ。

この結果から、酸素濃度、ボロン濃度、ＲＴＡ処理の条件を設定することで、変形およびスリップ転位伸長を防止することが可能であることがわかる。

Ｗ…シリコンウェーハ

Claims (8)

1. 最高温度が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件とされる熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
   抵抗値が０．０２Ωｃｍ〜１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１４．０×１０^１７〜２２×１０^１７ａｔｏｍｓ／ｃｍ^３ （Ｏｌｄ−ＡＳＴＭ）とされた基板に対して、その表面にエピタキシャル層を成長するエピタキシャル工程と、該エピタキシャル工程の前後において、処理温度１１５０℃〜１３００℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲とされる析出溶解熱処理工程とを有することを特徴とするシリコンエピタキシャルウェーハの製造方法。
2. 最高温度が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件とされる熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
   窒素が１×１０^１３〜５×１０^１４ａｔｏｍｓ／ｃｍ^３ ドープされた基板に対して、その表面にエピタキシャル層を成長するエピタキシャル工程と、該エピタキシャル工程後に処理温度１２００℃〜１３００℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲とされる析出溶解熱処理工程とを有することを特徴とするシリコンエピタキシャルウェーハの製造方法。
3. 最高温度が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件とされる熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
   抵抗値が０．０２Ωｃｍ〜０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０^１７〜３×１０^１７ａｔｏｍｓ／ｃｍ^３ （Ｏｌｄ−ＡＳＴＭ）とされた基板に対して、その表面にエピタキシャル層を成長するエピタキシャル工程を有することを特徴とするシリコンエピタキシャルウェーハの製造方法。
4. 最高温度が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件とされる熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
   抵抗値が０．０２Ωｃｍ〜０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０^１７〜１８×１０^１７ａｔｏｍｓ／ｃｍ^３ （Ｏｌｄ−ＡＳＴＭ）とされた基板に対して、その表面にエピタキシャル層を成長するエピタキシャル工程と、該エピタキシャル工程前において、処理温度１１５０℃〜１３００℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲とされる析出溶解熱処理工程とを有することを特徴とするシリコンエピタキシャルウェーハの製造方法。
5. 前記析出溶解熱処理工程において、処理雰囲気として窒素を含まない非酸化性ガス雰囲気とすることを特徴とする請求項１から４のいずれか記載のシリコンエピタキシャルウェーハの製造方法。
6. 前記析出溶解熱処理工程において、処理雰囲気として窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気とすることを特徴とする請求項１から４のいずれか記載のシリコンエピタキシャルウェーハの製造方法。
7. 前記析出溶解熱処理工程において、処理雰囲気として窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気とし、降温速度を５０℃／ｓｅｃ〜２０℃／ｓｅｃの範囲とすることを特徴とする請求項１から４のいずれか記載のシリコンエピタキシャルウェーハの製造方法。
8. 請求項１から７のいずれか記載のシリコンエピタキシャルウェーハの製造方法により製造されたことを特徴とするシリコンエピタキシャルウェーハ。

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