JP2017024965A - エピタキシャルシリコンウェーハ - Google Patents

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Abstract

【課題】デバイス工程における任意の熱処理によって酸素析出物が成長する場合でもシリコン基板中のボロンの増速拡散を抑制することが可能なエピタキシャルシリコンウェーハを提供する。【解決手段】エピタキシャルシリコンウェーハ１０は、ボロンがドープされたシリコン基板１１と、シリコン基板１１の表面に形成されたエピタキシャル層１３とを備え、シリコン基板中のボロン濃度が２．７×１０１７ａｔｏｍｓ／ｃｍ３以上かつ１．３×１０１９ａｔｏｍｓ／ｃｍ３以下であり、シリコン基板中の初期酸素濃度が１１×１０１７ａｔｏｍｓ／ｃｍ３以下である。このエピタキシャルシリコンウェーハ１０は、例えば７００℃で３時間の熱処理と１０００℃で１６時間の熱処理とを順に行う酸素析出物評価熱処理を施した場合に、シリコン基板１１中の酸素析出物密度が１×１０１０個／ｃｍ３以下である。【選択図】図１

Description

本発明は、エピタキシャルシリコンウェーハに関し、特に、ボロンがドープされたｐ型シリコン基板の表面にエピタキシャル層が形成されたエピタキシャルシリコンウェーハに関するものである。
半導体デバイスの基板材料としてエピタキシャルシリコンウェーハが広く使用されている。エピタキシャルシリコンウェーハは、バルクシリコン基板の表面にエピタキシャル層が形成されたものであり、結晶の完全性が高いため、高品質で信頼性が高い半導体デバイスを製造することが可能である。
固体撮像素子やパワー半導体デバイスなどの用途に用いられるエピタキシャルシリコンウェーハにはｐ型またはｎ型の不純物を高濃度に含むシリコン基板が用いられる。例えば特許文献１には、窒素濃度が１×１０１２ａｔｏｍｓ／ｃｍ３以上、または、ボロンドープによって比抵抗が２０ｍΩ・ｃｍ以下に設定されたウェーハと、ウェーハ表面に設けられたエピタキシャル層とを備え、ウェーハの初期酸素濃度が１４×１０１７ａｔｏｍｓ／ｃｍ３以下であるエピタキシャルシリコンウェーハが記載されている。
窒素やボロンは酸素析出核の安定性を増大させるため、それらが高濃度にドープされたシリコンウェーハは、通常のウェーハと比べるとデバイス工程において酸素析出物が形成されやすく、板状の酸素析出物が大きく成長した状態でＬＳＡ（Laser Spike Anneal）を行った場合にはこの酸素析出物を起点として転位が発生しやすい。しかし上記エピタキシャルシリコンウェーハによれば、デバイス工程においてＬＳＡを行った場合であっても酸素析出物を起点とした転位の発生を防止することが可能である。
また、特許文献２には、炭素および窒素が添加され、抵抗率が１００Ω・ｃｍ未満であるｐ型シリコン基板と、ｐ型シリコン基板上のｐ型第１エピタキシャル層と、ｐ型第１エピタキシャル層上のｐ型またはｎ型第２エピタキシャル層とを有し、ｐ型シリコン基板中の格子間酸素濃度が１０×１０１７〜２０×１０１７ａｔｏｍｓ／ｃｍ３であり、ｐ型シリコン基板の深さ方向中心部における析出物密度が５×１０５／ｃｍ２以上５×１０７／ｃｍ２以下である裏面照射型固体撮像素子用エピタキシャルウェーハが記載されている。このエピタキシャルウェーハによれば、裏面照射型固体撮像素子をより高い歩留りで製造することが可能である。
特開２０１１−２２８４５９号公報 特開２０１２−１３８５７６号公報
固体撮像素子などの用途に用いられるエピタキシャルウェーハにおいて、シリコン基板中のボロンはゲッタリング能力の確保や基板の低抵抗化のためになくてはならないものである。しかし、シリコン基板からエピタキシャル層側に多量のボロンが拡散すると、エピタキシャル層の不純物プロファイルが変化し、ウェーハ面内における抵抗率の均一性が悪化するという問題がある。またシリコン基板との境界付近におけるエピタキシャル層中のボロン濃度の遷移領域（抵抗変動層）の幅が広がり、エピタキシャル層の実効的な厚さが薄くなり、半導体デバイスの特性が悪化するおそれがある。そのため、シリコン基板中のボロンの拡散をできるだけ抑制する必要がある。
シリコン基板中のボロンは、酸化性雰囲気での熱処理によって増速拡散することが知られている。シリコン基板の表面に熱酸化膜が形成されるとき、ＳｉＯ２に空間を占有されて居場所を失ったＳｉ原子が結晶格子の外に押し出され、格子間シリコンが増加する。一方、ボロンは格子間シリコンと入れ替わりながらキックアウト拡散するので、格子間シリコンの増加によってボロンは増速拡散することになる。そのため、ボロンの増速拡散を抑える一つの方法は、酸化性雰囲気での熱処理工程をできるだけ行わないことである。
しかしながら、デバイス工程に酸化性雰囲気での熱処理が含まれない場合でもボロンの拡散によってデバイス特性が悪化する事態が発生しており、ボロンの増速拡散を抑制するためのさらなる改善が望まれている。
本発明は上記問題に鑑みてなされたものであり、シリコン基板中のボロンの増速拡散が抑制されたエピタキシャルシリコンウェーハを提供することを目的とする。
本願発明者らは、シリコンウェーハ中のボロンが拡散するメカニズムについて鋭意研究を重ねた結果、酸化性雰囲気での熱処理に限らず、任意の熱処理によってシリコン基板中の酸素析出物が成長する際にも格子間シリコンが放出され、この格子間シリコンを介してボロンのキックアウト拡散が促進されることが明らかとなった。特に、酸素析出物に起因するボロンの拡散は、シリコン基板中の酸素析出物密度がある閾値レベルを超えたときから急激に進展することに着目して本発明をなし得たものである。
本発明はこのような技術的知見に基づくものであり、本発明によるエピタキシャルシリコンウェーハは、ボロンがドープされたシリコン基板の表面にエピタキシャル層が形成されたエピタキシャルシリコンウェーハであって、前記シリコン基板中のボロン濃度が２．７×１０１７ａｔｏｍｓ／ｃｍ３以上かつ１．３×１０１９ａｔｏｍｓ／ｃｍ３以下であり、前記シリコン基板中の初期酸素濃度が１１×１０１７ａｔｏｍｓ／ｃｍ３以下であり、前記エピタキシャルシリコンウェーハに対して酸素析出物評価熱処理を施した場合に、前記シリコン基板中の酸素析出物密度が１×１０１０個／ｃｍ３以下であることを特徴とする。
本発明によれば、デバイス工程における任意の熱処理によってシリコン基板中の酸素析出物が成長した場合でも、シリコン基板中の酸素析出物密度が１×１０１０個／ｃｍ３以下であるので、酸素析出物密度の増加に伴って格子間シリコンが増加し、格子間シリコンを介してシリコン基板中のボロンがエピタキシャル層側へキックアウト拡散することを抑制することができ、酸素析出物密度が実質的にゼロである場合と同等の拡散レベルに抑えることができる。
本発明において、前記シリコン基板中のボロン濃度は２．７×１０１７ａｔｏｍｓ／ｃｍ３以上かつ１．３×１０１９ａｔｏｍｓ／ｃｍ３以下であることが好ましく、前記シリコン基板中の初期酸素濃度は１１×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましい。シリコン基板中の初期酸素濃度が１１×１０１７ａｔｏｍｓ／ｃｍ３以下であれば、デバイス工程における任意の熱処理によってシリコン基板中の酸素析出物が成長した場合でもシリコン基板中の酸素析出物密度を１×１０１０個／ｃｍ３以下に抑えることができる。
本発明において、前記ボロン濃度Ｙ（ａｔｏｍｓ／ｃｍ３）および前記初期酸素濃度Ｘ（×１０１７ａｔｏｍｓ／ｃｍ３）は、Ｘ≦−４．３×１０−１９Ｙ＋１６．３の関係式を満たすことが好ましい。シリコン基板中のボロン濃度および初期酸素濃度がこの条件を満たす場合には、シリコン基板中のボロン濃度によらず酸素析出物密度を１×１０１０個／ｃｍ３以下に抑えることができる。したがって、酸素析出物に起因するボロンの増速拡散を抑制することができる。
このように、本発明によれば、デバイス工程における任意の熱処理によって酸素析出物が成長した場合でもシリコン基板中のボロンの増速拡散を抑制することが可能なエピタキシャルシリコンウェーハを提供することができる。
本発明の実施の形態によるエピタキシャルシリコンウェーハの構造を示す略断面図である。 エピタキシャルシリコンウェーハの製造方法を説明するためのフローチャートである。 酸素析出物評価熱処理前後のエピタキシャルシリコンウェーハのサンプル＃１〜＃４のボロン濃度の深さ分布を示すグラフである。 酸素析出物密度と初期酸素濃度およびボロン濃度との関係を示すグラフである。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の実施の形態によるエピタキシャルシリコンウェーハの構造を示す略断面図である。
図１に示すように、本実施形態によるエピタキシャルシリコンウェーハ１０は、シリコン基板１１と、シリコン基板１１の表面に形成されたエピタキシャル層１２によって構成されている。シリコン基板１１は、チョクラルスキー法（ＣＺ法）によって育成されたシリコン単結晶インゴットから切り出され、表面が鏡面研磨されたポリッシュトウェーハである。シリコン基板１１はエピタキシャルシリコンウェーハ１０の機械的強度を確保すると共に、重金属を捕獲するゲッタリングシンクとしての役割を果たす。シリコン基板１１の厚さは機械的強度を確保できる限り特に限定されないが、例えば７２５ｍｍとすることができる。
シリコン基板１１はボロンがドープされたｐ型シリコン基板である。シリコン基板１１中のボロン濃度は２．７×１０１７ａｔｏｍｓ／ｃｍ３以上かつ１．３×１０１９ａｔｏｍｓ／ｃｍ３以下であることが好ましく、シリコン基板１１の比抵抗は２０ｍΩ・ｃｍ以下であることが好ましい。このようにボロンが高濃度にドープされたシリコン基板１１を用いることによりシリコン基板１１の低抵抗化を図ることができ、また十分なゲッタリング能力を確保することができる。
シリコン基板１１の表面にはエピタキシャル層１２が形成されており、ＭＯＳトランジスタなどの半導体デバイスはエピタキシャル層１２に形成される。エピタキシャル層１２の厚さは１〜１０μｍであることが好ましい。エピタキシャル層１２は特性が異なる複数のエピタキシャル層が積層された多層構造であってもよい。通常、エピタキシャル層１２の比抵抗はシリコン基板１１よりも高く設定され、ｐ型ドーパント（ボロン）あるいはｎ型ドーパント（リン、砒素、アンチモン）が添加されたものである。
エピタキシャルシリコンウェーハ１０に酸素析出物評価熱処理を施した場合、シリコン基板１１中の酸素析出物密度は１×１０１０個／ｃｍ３以下である。詳細は後述するが、酸素析出物密度が１×１０１０個／ｃｍ３以下であればシリコン基板１１中の酸素析出物がボロンの拡散に与える影響は非常に小さく、酸素析出物密度が実質的にゼロである場合と同等の拡散レベルに抑えることができる。
酸素析出物評価熱処理は、例えば７００℃で３時間の熱処理（核形成工程）と１０００℃で１６時間の熱処理（核成長工程）とを順に行う２段階の熱処理であり、デバイス工程を模擬した熱処理である。これらの熱処理はいずれも酸化性雰囲気ではなく窒素雰囲気で行われるので、熱酸化膜が形成されることはなく、熱酸化膜の発生によるボロンの増速拡散の問題はない。しかし、シリコン基板１１中の酸素析出核が成長することにより酸素析出物密度が高くなり、これがボロン拡散の新たな原因となる。またシリコン基板１１中のボロンには酸素析出を促進させる作用があり、ボロン濃度が高くなるほどシリコン基板中の酸素析出物密度が高くなることが知られている。酸素析出物はゲッタリング能力の確保のためにある程度必要であるが、酸素析出量の増加によりボロンは増速拡散する。
シリコン基板１１中の酸素析出物密度を１×１０１０個／ｃｍ３以下とするためには、シリコン基板１１の格子間の初期酸素濃度を１１×１０１７ａｔｏｍｓ／ｃｍ３以下とする必要がある。初期酸素濃度が１１×１０１７ａｔｏｍｓ／ｃｍ３よりも高い場合には、酸素析出物密度の増加と共に格子間シリコンが増加し、格子間シリコンを介してボロンが増速拡散してしまう。また、初期酸素濃度は低くければ低いほどよく、特に下限値は限定されないが、現状、ＣＺ法により初期酸素濃度が１×１０１７ａｔｏｍｓ／ｃｍ３よりも低いシリコン単結晶を育成することは製造上困難である。なお本明細書で記載する酸素濃度はすべてＡＳＴＭ Ｆ−１２１（１９７９）に規格されたフーリエ変換赤外分光光度法（ＦＴ−ＩＲ）による測定値である。
シリコン基板１１中の初期酸素濃度の好ましい範囲はボロン濃度に応じて変化する。シリコン基板１１中のボロン濃度が低い場合には初期酸素濃度が多少高くても問題はないが、ボロン濃度が高い場合には酸素析出核が成長しやすいので初期酸素濃度を低くしなければ発生する酸素析出物が過多になり、酸素析出物密度を１×１０１０個／ｃｍ３以下に抑えることができないからである。シリコン基板１１中の初期酸素濃度Ｘ（×１０１７ａｔｏｍｓ／ｃｍ３）とし、ボロン濃度Ｙ（ａｔｏｍｓ／ｃｍ３）とするとき、それらは、Ｘ≦−４．３×１０−１９Ｙ＋１６．３の関係式を満たすことが好ましい。この関係式を満たす場合には、ボロン濃度によらずシリコン基板１１中の酸素析出物密度を１×１０１０個／ｃｍ３以下に抑えることができる。
図２は、エピタキシャルシリコンウェーハ１０の製造方法を説明するためのフローチャートである。
図２に示すように、エピタキシャルシリコンウェーハ１０の製造ではまずボロンがドープされたシリコン単結晶インゴットをＣＺ法により育成する（ステップＳ１）。このときシリコン単結晶には２．７×１０１７〜１．３×１０１９ａｔｏｍｓ／ｃｍ３のボロンがドープされる。またシリコン単結晶には石英ルツボより溶出した酸素が過飽和に含まれているが、引き上げ条件を制御することでシリコン単結晶中の酸素濃度が制御される。すなわち上記のように、シリコン単結晶中の酸素濃度Ｘ（×１０１７ａｔｏｍｓ／ｃｍ３）およびボロン濃度Ｙ（ａｔｏｍｓ／ｃｍ３）が、Ｘ≦−４．３×１０−１９Ｙ＋１６．３の関係式を満たすように引き上げ条件が制御される。
単結晶中のボロンは、石英ルツボ内にシリコン原料を仕込む際に、シリコン原料と共に所定量のボロンを充填ことにより添加される。ボロンは単結晶のトップの位置にて狙いの抵抗率となる量が充填され、シリコン原料と一緒にボロンを融解することにより、ボロンを含むシリコン融液が生成される。このシリコン融液から引き上げられる単結晶にはボロンが一定の割合で含まれるが、ボロン濃度は偏析により結晶成長が進むにつれてインゴット引き上げ長さ方向に高くなるため、上記関係式を満足させるように、単結晶中の酸素濃度をインゴット引き上げ長さ方向に低下させる必要がある。
単結晶中の酸素濃度は、石英ルツボの回転速度やヒータパワーを調整することにより制御することができる。単結晶中の酸素濃度を低くする場合、石英ルツボを低速回転させるか、あるいはヒータパワーを低出力に設定すればよい。このように引き上げ条件を制御することで単結晶中の酸素濃度を低く抑えることができる。
単結晶中の酸素濃度を低くする方法としては、シリコン融液に磁場を印加しながら単結晶を引き上げるＭＣＺ法も非常に有効である。ＭＣＺ方法によれば磁場の影響で融液対流が抑えられるので、石英ルツボからシリコン融液への酸素の溶出を抑えることができ、シリコン融液から引き上げられる単結晶中の酸素濃度を低く抑えることができる。
次に、シリコン単結晶インゴットを加工してシリコン基板１１を作製する（ステップＳ２）。上記のように、シリコン基板１１はシリコン単結晶インゴットから切り出され、表面が鏡面研磨されたポリッシュドウェーハである。このシリコン基板１１のボロン濃度は２．７×１０１７ａｔｏｍｓ／ｃｍ３以上かつ１．３×１０１９ａｔｏｍｓ／ｃｍ３以下であり、シリコン基板１１中の初期酸素濃度は１１×１０１７ａｔｏｍｓ／ｃｍ３以下である。
次に、このシリコン基板１１の表面にエピタキシャル層１２を周知の方法により形成する（ステップＳ３）。以上により、エピタキシャルシリコンウェーハ１０が完成する。
こうして製造されたエピタキシャルシリコンウェーハ１０は半導体デバイスの基板材料として用いられ、様々な加工工程を経て種々の半導体デバイスとなる。加工工程には様々な熱処理工程が含まれ、これによりシリコン基板中に酸素析出核が形成され、酸素析出核が成長し、シリコン基板中の酸素析出物密度が増加する。しかし、シリコン基板中の酸素析出物密度は１×１０１０個／ｃｍ３以下となるので、酸素析出物に起因するボロンの増速拡散を防止することができる。
シリコン基板中のボロン濃度および初期酸素濃度が分かり、さらにデバイス工程における熱処理条件（熱履歴）が分かれば、そのようなエピタキシャルシリコンウェーハがデバイス工程で熱処理されたときの、シリコン基板中の酸素析出物密度およびボロンの増速拡散量をシミュレーションで予測することができる。そしてシミュレーションの結果、ボロンの増速拡散によって広がった遷移領域の幅が許容範囲内に収まらない場合には、許容範囲内に収まるように初期酸素濃度を調整すればよい。このように、任意の酸素析出物密度を得るために必要なシリコン基板中の初期酸素濃度をデバイス工程における熱処理条件から予測することができ、これによりボロンの増速拡散を許容範囲内に収めることができる。
以上説明したように、本実施形態によるエピタキシャルシリコンウェーハ１０は、ボロンがドープされたシリコン基板１１と、シリコン基板１１の表面に形成されたエピタキシャル層１２とを備え、酸素析出物評価熱処理を施した場合に、シリコン基板１１中の酸素析出物密度が１×１０１０個／ｃｍ３以下であるので、酸素析出物密度の増加に伴ってシリコン基板１１中のボロンがエピタキシャル層１２側へ増速拡散することを抑制することができる。
本実施形態によるエピタキシャルシリコンウェーハ１０は、裏面照射型固体撮像素子の基板材料として好ましく用いることができる。裏面照射型固体撮像素子を製造する際、シリコン基板中の金属不純物はセンサー部の暗電流を増加させ、白傷欠陥と呼ばれる欠陥を生じさせる要因となる。しかし、ボロンが高濃度にドープされたｐ型シリコン基板を用いた場合、シリコン基板がゲッタリングシンクとなるため、金属不純物の問題を解決することができる。
また裏面照射型固体撮像素子は配線層などがセンサー部よりも下層に配置されているので、外からの光をセンサー部に直接取り組むことができ、これにより鮮明な画像や動画を撮影できるが、配線層などをセンサー部よりも下層に配置するためにシリコン基板１１を研削によって除去し、エピタキシャル層１２のみを残す加工が必要となる。ここで、ボロンの増速拡散によってエピタキシャル層１２中の遷移領域の幅が広がり、ウェーハ面内における抵抗率の均一性も悪化した場合、シリコン基板１１の適切な研削量の決定が困難となり、またエピタキシャル層１２の実効的な厚さが薄くなることにより固体撮像素子の特性が悪化するおそれがある。しかし、遷移領域の幅が狭くエピタキシャル層１２の実効的な厚さが十分に厚い場合にはそのような問題を解決することができ、高品質な裏面照射型固体撮像素子を製造することが可能である。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
ＣＺ法により育成したシリコン単結晶インゴットから面方位（１００）のシリコン基板を切り出し、シリコン基板の表面を鏡面研磨した。このシリコン基板は１．０×１０１９ａｔｏｍｓ／ｃｍ３のボロンが添加されたものであった。またシリコン基板の初期酸素濃度は６×１０１７ａｔｏｍｓ／ｃｍ３であった。このシリコン基板の表面に５μｍのエピタキシャル層を１１５０℃の温度で気相成長させて、エピタキシャルシリコンウェーハのサンプル＃１を得た。さらに、サンプル＃１とは初期酸素濃度が異なるエピタキシャルシリコンウェーハのサンプル＃２〜＃４をサンプル＃１と同様に準備した。サンプル＃２の初期酸素濃度は１０×１０１７ａｔｏｍｓ／ｃｍ３、サンプル＃３の初期酸素濃度は１１×１０１７ａｔｏｍｓ／ｃｍ３、サンプル＃４の初期酸素濃度は１３×１０１７ａｔｏｍｓ／ｃｍ３であった。
次に、エピタキシャルシリコンウェーハのサンプル＃１〜＃４に対して酸素析出物評価熱処理を行った。酸素析出物評価熱処理では、７００℃の窒素雰囲気で３時間の熱処理を行った後、１０００℃の窒素雰囲気で１６時間の熱処理を行った。さらに、酸素析出物評価熱処理前と処理後におけるサンプル＃１〜＃４のボロン濃度の深さ分布をＳＩＭＳ（Secondary Ion Mass Spectroscopy：二次イオン質量分析法）によって測定した。
図３は、酸素析出物評価熱処理前後のエピタキシャルシリコンウェーハのサンプル＃１〜＃４のボロン濃度の深さ分布を示すグラフであり、横軸はウェーハの最表面からの深さ（相対値）、縦軸はボロン濃度（相対値）をそれぞれ示している。
図３に示すように、酸素析出物評価熱処理前のウェーハのサンプル＃１〜＃４はほぼ同じボロン濃度プロファイルとなり、シリコン基板とエピタキシャル層との境界付近で急峻に変化し、エピタキシャル層へのボロン拡散量はいずれも非常に少なかった。図中の長い破線Ｘは、酸素析出物評価熱処理前のサンプル＃１〜＃４のボロン濃度プロファイルを共通の線で示したものである。
一方、酸素析出物評価熱処理後のサンプル＃１〜＃４は、評価熱処理前に比べて濃度プロファイルが大きく変化し、エピタキシャル層へのボロン拡散量は大幅に増加した。このようにボロン濃度プロファイルが大きく変化したのは評価熱処理によるボロンの熱拡散が主な原因であると考えられる。
このうち、"サンプル＃１"のボロン濃度分布（実線）は、エピタキシャル層の表層付近にボロンが実質的に存在せず、良好な結果となった。ボロン濃度は深さ０．７くらいから急に増加し始め、深さ０．８のときのボロン濃度は０．０１５となり、深さ０．９のときのボロン濃度は０．２となり、深さ１のときのボロン濃度は０．５となった。また、"サンプル＃２"（短い破線）および"サンプル＃３"（点線）のボロン濃度分布もサンプル＃１のボロン濃度分布とほぼ同じ濃度分布であった。
"サンプル＃４"のボロン濃度分布（一点鎖線）は、サンプル＃１〜＃３と大きく異なり、エピタキシャル層の表層付近までボロンの拡散が進展した結果となった。すなわち、ボロン濃度は深さ０．６くらいから増加し始め、深さ０．７のときのボロン濃度は０．００４、深さ０．８のときのボロン濃度は０．０７、深さ０．９のときのボロン濃度は０．２５となった。深さ１のときのボロン濃度はサンプル＃１〜＃３と同じく０．５となった。
以上の結果から、サンプル＃１〜＃３ではボロンの拡散がほとんど見られないが、サンプル＃４ではボロンが非常に拡散することが明らかとなった。サンプル＃４のボロン濃度プロファイルが特に大きく変化した理由はボロンの増速拡散によるものと考えられる。
次に、酸素析出物評価熱処理後のエピタキシャルシリコンウェーハのサンプル＃１〜＃４を厚み方向に劈開して、劈開断面をライトエッチング（Wright Etching）液を用いて深さ２μｍエッチングする選択エッチング処理を行った後、シリコンウェーハの厚み中心部における劈開断面を光学顕微鏡で観察し、100μm×100μm角エリア内のエッチピットを酸素析出物密度として測定した。その結果を表１に示す。
表１に示すように、サンプル＃１の酸素析出物密度は測定限界以下（１×１０７個／ｃｍ３未満）となった。またサンプル＃２の酸素析出物密度は１×１０９個／ｃｍ３となり、サンプル＃３の酸素析出物密度は１×１０１０個／ｃｍ３となり、サンプル＃４の酸素析出物密度は３×１０１０個／ｃｍ３となった。そして表１の結果および図３のグラフから、酸素析出物密度が１×１０10個／ｃｍ３以下であるサンプル＃１〜＃３ではボロンの増速拡散がほとんど見られないことが分かった。
次に、初期酸素濃度とボロン濃度と酸素析出物密度との関係について考察するため、シリコン基板中の初期酸素濃度とボロン濃度をパラメータとした様々なエピタキシャルシリコンウェーハのサンプル２８枚を用意し、それらに対して酸素析出物評価熱処理を行った後、酸素析出物の密度を測定した。
図４は、酸素析出物密度と初期酸素濃度およびボロン濃度との関係を示すグラフであり、横軸は酸素濃度（×１０１７ａｔｏｍｓ／ｃｍ３）、縦軸はボロン濃度（ａｔｏｍｓ／ｃｍ３）を示している。そして、酸素析出物密度が１×１０１０個／ｃｍ３以下であったサンプルのプロットマークを「○」とし、１×１０１０個／ｃｍ３超であったサンプルのプロットマークを「×」とした。
図４から明らかなように、ボロン濃度が高いほど初期酸素濃度を低くしなければ、１×１０１０個／ｃｍ３以下の酸素析出物密度を満たすことができないことが分かった。例えば、ボロン濃度が４．８×１０１８ａｔｏｍｓ／ｃｍ３と低いとき、１×１０１０個／ｃｍ３以下の酸素析出物密度を満たすことができる初期酸素濃度の最大値は約１４×１０１７ａｔｏｍｓ／ｃｍ３であった。また、ボロン濃度が１．６×１０１９ａｔｏｍｓ／ｃｍ３と高いとき、１×１０１０個／ｃｍ３以下の酸素析出物密度を満たすことができる初期酸素濃度の最大値は約９×１０１７ａｔｏｍｓ／ｃｍ３であった。
そしてプロットマーク「○」と「×」との境界線を酸素濃度とボロン濃度の一次関数で表し、プロットマーク「○」の領域を定義した。以上の結果から、酸素濃度Ｘ（×１０１７ａｔｏｍｓ／ｃｍ３）およびボロン濃度Ｙ（ａｔｏｍｓ／ｃｍ３）が、Ｘ≦−４．３×１０−１９Ｙ＋１６．３の条件を満たすときに、酸素析出物密度を１×１０１０個／ｃｍ３以下にすることができることが明らかとなった。
１０ エピタキシャルシリコンウェーハ
１１ シリコン基板
１２ エピタキシャル層

Claims (2)

  1. ボロンがドープされたシリコン基板の表面にエピタキシャル層が形成されたエピタキシャルシリコンウェーハであって、
    前記シリコン基板中のボロン濃度が２．７×１０１７ａｔｏｍｓ／ｃｍ３以上かつ１．３×１０１９ａｔｏｍｓ／ｃｍ３以下であり、
    前記シリコン基板中の初期酸素濃度が１１×１０１７ａｔｏｍｓ／ｃｍ３以下であり、
    前記エピタキシャルシリコンウェーハに対して酸素析出物評価熱処理を施した場合に、前記シリコン基板中の酸素析出物密度が１×１０１０個／ｃｍ３以下であることを特徴とするエピタキシャルシリコンウェーハ。
  2. 前記ボロン濃度Ｙ（ａｔｏｍｓ／ｃｍ３）および前記初期酸素濃度Ｘ（×１０１７ａｔｏｍｓ／ｃｍ３）が、Ｘ≦−４．３×１０−１９Ｙ＋１６．３の関係式を満たす、請求項１に記載のエピタキシャルシリコンウェーハ。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI792462B (zh) * 2021-07-30 2023-02-11 合晶科技股份有限公司 供磊晶成長的複合基板及其製作方法
CN113782423B (zh) * 2021-08-25 2022-08-23 中国科学院宁波材料技术与工程研究所 杂质扩散方法和太阳能电池制造方法
JP2023090559A (ja) * 2021-12-17 2023-06-29 株式会社Sumco シリコンウェーハ及びその製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274167A (ja) * 2000-01-18 2001-10-05 Wacker Nsce Corp シリコン半導体基板およびその製造方法
JP2006040972A (ja) * 2004-07-22 2006-02-09 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハおよびその製造方法
JP2007145692A (ja) * 2005-10-24 2007-06-14 Sumco Corp シリコン半導体基板およびその製造方法
JP2008115050A (ja) * 2006-11-06 2008-05-22 Sumco Corp エピタキシャルウェーハの製造方法
JP2010083712A (ja) * 2008-09-30 2010-04-15 Sumco Corp 結晶欠陥状態予測方法、シリコンウェーハの製造方法
JP2010228924A (ja) * 2009-03-25 2010-10-14 Sumco Corp シリコンエピタキシャルウェーハおよびその製造方法
JP2011021898A (ja) * 2009-07-13 2011-02-03 Fujitsu Ltd 走査プローブ顕微鏡用標準試料及びキャリア濃度測定方法
WO2014041736A1 (ja) * 2012-09-13 2014-03-20 パナソニック株式会社 窒化物半導体構造物

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW331017B (en) * 1996-02-15 1998-05-01 Toshiba Co Ltd Manufacturing and checking method of semiconductor substrate
JPH10303208A (ja) 1997-04-30 1998-11-13 Toshiba Corp 半導体基板およびその製造方法
US6548886B1 (en) * 1998-05-01 2003-04-15 Wacker Nsce Corporation Silicon semiconductor wafer and method for producing the same
CA2504820C (en) * 2002-11-06 2011-08-23 Grelan Pharmaceutical Co., Ltd. Pyrazolonaphthyridine derivatives
JP2010141272A (ja) * 2008-12-15 2010-06-24 Sumco Corp エピタキシャルウェーハとその製造方法
KR101389058B1 (ko) 2009-03-25 2014-04-28 가부시키가이샤 사무코 실리콘 웨이퍼 및 그 제조방법
JP2011228459A (ja) 2010-04-19 2011-11-10 Sumco Corp シリコンウェーハ及びその製造方法
TW201234570A (en) 2010-12-09 2012-08-16 Sumco Corp Epitaxial substrate for back-illuminated solid-state imaging device, and method of manufacturing the same
JP2012151458A (ja) * 2010-12-27 2012-08-09 Elpida Memory Inc 半導体装置及びその製造方法
US9634098B2 (en) * 2013-06-11 2017-04-25 SunEdison Semiconductor Ltd. (UEN201334164H) Oxygen precipitation in heavily doped silicon wafers sliced from ingots grown by the Czochralski method

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274167A (ja) * 2000-01-18 2001-10-05 Wacker Nsce Corp シリコン半導体基板およびその製造方法
JP2006040972A (ja) * 2004-07-22 2006-02-09 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハおよびその製造方法
JP2007145692A (ja) * 2005-10-24 2007-06-14 Sumco Corp シリコン半導体基板およびその製造方法
JP2008115050A (ja) * 2006-11-06 2008-05-22 Sumco Corp エピタキシャルウェーハの製造方法
JP2010083712A (ja) * 2008-09-30 2010-04-15 Sumco Corp 結晶欠陥状態予測方法、シリコンウェーハの製造方法
JP2010228924A (ja) * 2009-03-25 2010-10-14 Sumco Corp シリコンエピタキシャルウェーハおよびその製造方法
JP2011021898A (ja) * 2009-07-13 2011-02-03 Fujitsu Ltd 走査プローブ顕微鏡用標準試料及びキャリア濃度測定方法
WO2014041736A1 (ja) * 2012-09-13 2014-03-20 パナソニック株式会社 窒化物半導体構造物

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