JP2011003577A - シリコンウェーハ及びその製造方法、並びに、半導体デバイスの製造方法 - Google Patents

Abstract

【課題】デバイス後工程で薄型化され、且つ、裏面研磨される半導体デバイス用として好適なシリコンウェーハを提供する。
【解決手段】シリコン基板１１を用意する工程Ｓ１１と、シリコン基板１１上にｎ型のエピタキシャル膜１２を成長させる第１のエピタキシャル工程Ｓ１３と、エピタキシャル膜１２上にデバイスが形成される第２のエピタキシャル膜１３を成長させる第２のエピタキシャル工程Ｓ１４とを備える。本発明によれば、デバイスが形成される第２のエピタキシャル膜１３の下部に形成されるｎ型の第１のエピタキシャル膜１２がバリア層として機能することから、デバイス後工程でシリコンウェーハの裏面側から導入される重金属がデバイス領域に到達することがない。
【選択図】図５

Description

本発明はシリコンウェーハ及びその製造方法に関し、特に、マルチチップパッケージ（ＭＣＰ）に搭載される半導体デバイス用として好適なシリコンウェーハ及びその製造方法に関する。また、本発明は、ＭＣＰへの搭載が好適な半導体デバイスの製造方法に関する。

半導体プロセスにおける問題点の一つとして、シリコンウェーハ中への不純物である重金属の混入が挙げられる。シリコンウェーハの表面側に形成されるデバイス領域へ重金属が拡散した場合、ポーズタイム不良、リテンション不良、接合リーク不良、及び酸化膜の絶縁破壊といったデバイス特性に著しい悪影響をもたらす。このため、シリコンウェーハに混入した重金属がデバイス領域に拡散するのを抑制するため、ゲッタリング法を採用するのが一般的である。ゲッタリングは、シリコン基板の表面にデバイス形成を行うデバイス前工程での重金属汚染防止を目的としている。

一方、デバイス前工程の後に行われるシリコン基板の薄厚化、ワイヤーボンディングあるいは樹脂封入などのデバイス後工程での重金属汚染は、これまで特に重視されていなかった。これは、デバイス後工程の初期においてシリコンウェーハの裏面を研削除去する工程があり、この裏面研削時に導入されるスクラッチやダメージ等が強力なエクストリンシック・ゲッタリング（ＥＧ）によるゲッタリング源として作用するからである。

しかしながら、最終的なチップ厚みは年々薄型化しており、特に、ＭＣＰ搭載されるチップは１００μｍ以下に薄型化されることが多く、製品によっては現在２５μｍ以下まで薄型化され、将来的には１０μｍ以下とも予測されている。チップの厚みが１００μｍ以下まで薄型化されると、裏面研削時のダメージによってシリコンウェーハが割れやすくなるという問題が生じる。このような問題を解決するためには、裏面研削後にダメージ除去する工程、すなわちＣＭＰ法による裏面研磨工程を新たに追加する必要が生じる。

ところが、裏面研磨によってシリコンウェーハ裏面のダメージを除去すると、裏面のゲッタリング源も消失することから、ＥＧ効果が失われてしまう。しかも、薄型化されたシリコンウェーハはイントリンシック・ゲッタリング（ＩＧ）層の厚みも薄いことから、酸素析出物による通常のＩＧ層では十分なＩＧ効果も期待できない。より詳細には、ＩＧ法を用いたエピタキシャルウェーハやシリコンウェーハであっても、熱処理によってエピタキシャル膜の厚みを含め、酸素析出核が存在しないＤＺ層がウェーハ表面から１０μｍ以上形成される。チップの最終膜厚が薄くなってくるとＩＧ層は殆ど存在しない状態になり、デバイス後工程で発生した不純物金属を全くゲッタリングできなくなる。

このように、シリコンウェーハ裏面が研磨される薄型の半導体デバイスにおいては、デバイス後工程における重金属汚染の問題が顕在化し始めている。

これに関し、特許文献１には、シリコン基板上に高濃度のボロンを含有するシリコンエピタキシャル膜（１層目）を１００μｍ程度成長させ、さらに、デバイス領域となる高抵抗のシリコンエピタキシャル膜（２層目）を数十μｍ程度成長させる方法が記載されている。そして、このようなシリコンウェーハを用いてデバイス前工程を行った後、シリコン基板を裏面から研削することにより合計厚みを１００μｍ程度に薄型化し、さらに裏面を鏡面研磨することが記載されている。

特許文献１に記載された方法によれば、デバイス領域となる２層目のシリコンエピタキシャル膜の下部に、高濃度のボロンを含有する１層目のシリコンエピタキシャル膜が存在することから、鏡面研磨によってＥＧ層が消失しても、高濃度ボロンの効果により重金属、特にＣｕやＦｅを効率よくゲッタリングすることができる。

しかしながら、ボロンなどの不純物を高濃度に含むエピタキシャル膜を形成すると、エピタキシャル成長炉内のチャンバーやシリコンカーバイド製のサセプタなどにボロンが付着するなどして第２層目のエピタキシャル膜の比抵抗を制御できなくなるという問題がある。

一方、特許文献２には、薄厚化されたウェーハ裏面に種々の方法によりゲッタリング能力を付与する技術が開示されている。例えば、薄厚化されたシリコンウェーハの裏面に多結晶シリコン膜や窒化膜を堆積させる方法、シリカ粒子を用いて裏面にダメージを与える方法、イオン注入により裏面にダメージ層を与える方法などが挙げられている。確かにこれらの方法は、チップ厚みがある程度厚ければ効果があるものと考えられるが、既に説明したとおり、最終的なチップ厚みが１００μｍ以下、将来的には１０μｍ程度まで薄型化されると、シリカ粒子などによる物理的ダメージ導入によって抗折強度が低下し、チップ割れの問題が生じてしまうため、歩留まりが大幅に低下することが予想される。また、デバイス後工程で多結晶シリコン膜や窒化膜を堆積させたり、イオン注入を行ったりすることは、量産品においては現実的ではない。

他方、特許文献３，４には、イオン注入によってシリコン基板の内部にダメージを形成し、これをゲッタサイトとして用いる技術が記載されている。しかしながら、特許文献３，４に記載された方法は、デバイス前工程におけるゲッタリングを意図しているため、デバイス後工程で導入される重金属汚染に対しては必ずしも適切とは言えない。

具体的に説明すると、デバイス後工程で導入される重金属はシリコンウェーハの裏面側から拡散するため、デバイス領域への到達を防止するためにはある程度深い位置にダメージ層を形成する必要がある。深い位置にイオン注入を行うためには、高エネルギー型のイオン注入装置を用いる必要があるが、高エネルギー型のイオン注入装置は出力電流が少ないため高濃度のイオンを注入するためには長時間に亘ってイオン注入を行う必要があり、量産品においては現実的でない。一方、高電流型のイオン注入装置は高濃度のイオン注入が可能であるが、飛程が短いため深い位置にイオン注入することはできない。

これに関し、特許文献３には１×１０^１５ａｔｏｍｓ／ｃｍ^２のリンをイオン注入すると記載され、特許文献４には３×１０^１４ａｔｏｍｓ／ｃｍ^２以上のリンをイオン注入すると記載されているが、このような高濃度のイオンを深い位置に注入することは、上述の通り現実的でない。量産品においてこのような濃度でイオン注入する場合には、高電流型のイオン注入装置を用いることが必須であり、この場合、注入深さは１μｍ程度に制限される。特に、２μｍ以上の深さに注入することは事実上不可能である。

但し、特許文献３，４は、デバイス前工程におけるゲッタリングを意図しているため、このようなドーズ量でイオン注入することはやむを得ないと考えられる。これは、デバイス前工程ではシリコンウェーハの厚みが約７５０μｍ程度と厚いため、厚いシリコンウェーハに含まれる多くの重金属をゲッタリングする必要があるからである。また、特許文献３，４が出願された当時のデバイス前工程では、１１５０℃を超えるような温度域で数時間の熱処理が行われていたため、ドーズ量が少ないと高温・長時間の熱処理によってイオン注入ダメージが回復してしまい、ゲッタリング能力が失われてしまう。この点も、特許文献３，４においてドーズ量を高くせざるを得ない理由の一つである。

特開２００５−３１７７３５号公報 特開２００６−４１２５８号公報 特許第２７４４０２２号公報 特許第２７４６４９９号公報

しかしながら、上述の通り、高いドーズ量のイオンを深い位置に注入することは、イオン注入装置の特性から見て現実的でないことから、特許文献３，４の方法をデバイス後工程で導入される重金属のゲッタリングに適用することは、たとえ効果があるにせよ現実的でない。他方、デバイス後工程で導入される重金属のゲッタリングに着目した場合、並びに、近年のデバイス前工程における温度履歴に着目した場合には、必ずしも特許文献３，４に記載された高濃度のイオン注入を行うことは必要でないと考えられる。本発明は、このような技術的知見に基づきなされたものである。

本発明によるシリコンウェーハは、シリコン基板と、前記シリコン基板上に設けられたｎ型の第１のエピタキシャル膜と、前記第１のエピタキシャル膜上に設けられ、デバイスが形成される第２のエピタキシャル膜と、を備えることを特徴とする。

本発明によるシリコンウェーハの製造方法は、シリコン基板の表面にｎ型の第１のエピタキシャル膜を形成する第１のエピタキシャル工程と、前記第１のエピタキシャル膜上にデバイスが形成される第２のエピタキシャル膜を形成する第２のエピタキシャル工程と、を備えることを特徴とする。

本発明による半導体デバイスの製造方法は、シリコン基板の表面にｎ型の第１のエピタキシャル膜を形成する第１のエピタキシャル工程と、前記第１のエピタキシャル膜上にデバイスが形成される第２のエピタキシャル膜を形成する第２のエピタキシャル工程と、前記第２のエピタキシャル膜に半導体素子を形成するデバイス前工程と、前記デバイス前工程を行った後、前記シリコン基板の一部を裏面側から除去することにより、前記シリコン基板と前記第１及び第２のエピタキシャル膜の合計厚みを１００μｍ以下とする薄型化工程と、薄型化された前記シリコン基板の裏面を研磨する裏面研磨工程と、、を備えることを特徴とする。

本発明によれば、デバイスが形成される第２のエピタキシャル膜の下部に位置するｎ型の第１のエピタキシャル膜がバリア層として機能することから、デバイス後工程でシリコンウェーハの裏面側から導入される重金属がデバイス領域に到達することがない。これは、ｎ型ドーパントが格子位置に移動することによりプラス電荷を持つため、Ｃｕなど外部から侵入する陽イオンを阻害するものと考えられる。したがって、ｎ型のエピタキシャル膜ではＣｕの固溶度が低下することから、裏面から侵入する重金属のバリアとして効果を発揮する。第１のエピタキシャル膜に含まれるｎ型のドーパントは、高温・長時間の熱処理を行うと拡散してしまうが、近年のデバイス前工程ではドーパントの拡散は無視できるレベルに抑えられる。

本発明において、前記第１のエピタキシャル膜は、比抵抗が０．００２Ω・ｃｍ以上２００Ω・ｃｍ以下であることが好ましく、上述したようにドーパント濃度を高めたエピタキシャル膜を形成すると、エピタキシャル成長炉内のチャンバーやシリコンカーバイド製のサセプタなどにドーパントが付着するなどして第２層目のエピタキシャル膜の比抵抗を制御できなくなるため０．１Ω・ｃｍ以上２０Ω・ｃｍ以下であることがより好ましい。比抵抗が上記の範囲となるようｎ型のドーパントのドーズ量を設定すれば、重金属のバリア層としての効果を十分に発揮することが可能となる。

本発明において、前記第１のエピタキシャル膜は、厚みが０．１μｍ以上１０μｍ以下であることが好ましい。これによれば、平坦度の劣化や生産性低下を招くことなく、バリア層としての効果を得ることが可能となる。

本発明において、前記第１のエピタキシャル膜には、リン（赤リンを含む）、アンチモン及び砒素からなる群より選ばれた１又は２以上のｎ型ドーパントが含まれていることが好ましい。これらのｎ型ドーパントを選択すれば、デバイスに悪影響を与えることなくバリア層を形成することが可能となる。

本発明において、シリコン基板の初期酸素濃度は７×１０^１７ａｔｏｍｓ／ｃｍ^３以上２．４×１０^１８ａｔｏｍｓ／ｃｍ^３以下であることが好ましい。これによれば、デバイス前工程を行う前又はデバイス前工程中における熱処理によってシリコン基板に酸素析出物が形成されることから、これがＮｉなどの重金属のゲッタリング源となる。

このように、本発明によるシリコンウェーハ及びその製造方法によれば、最終的なチップ厚みが１００μｍ以下に薄型化される半導体デバイスの後工程における重金属汚染を防止することが可能となる。

また、本発明による半導体デバイスの製造方法によれば、後工程における重金属汚染が防止された薄型の半導体デバイスを量産することが可能となる。

本発明の好ましい実施形態によるシリコンウェーハ１０の構造を示す略断面図である。 シリコンウェーハ１０を用いて薄型化された半導体デバイス２０の構造を示す略断面図である。 薄型化された半導体デバイス２０を用いたＭＣＰ７０の構造を示す略断面図である。 半導体デバイス２０の製造方法を大まかに説明するためのフローチャートである。 シリコンウェーハ１０の製造工程（ステップＳ１０）を説明するためのフローチャートである。 デバイス後工程（ステップＳ３０）を説明するためのフローチャートである。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態によるシリコンウェーハ１０の構造を示す略断面図である。

図１に示すように、本実施形態によるシリコンウェーハ１０は、シリコン基板１１とその表面１１ａに形成された２層のエピタキシャル膜１２，１３によって構成されている。１層目のエピタキシャル膜１２は、重金属のバリア層として機能する。具体的には、エピタキシャル膜１２にはｎ型のドーパントが含まれており、これによるＣｕイオンの固溶度低下によってバリア層として働く。２層目のエピタキシャル膜１３はデバイス領域となる層である。

シリコン基板１１は、特に限定されるものではないが、ボロンまたはｎ型不純物がドーピングされた基板であり、ボロンまたはｎ型ドーパントに基づくシリコン基板１１の比抵抗は０．００２Ω・ｃｍ以上、２００Ω・ｃｍ以下に調整される。

また、シリコン基板１１は、初期酸素濃度が７×１０^１７ａｔｏｍｓ／ｃｍ^３以上２．４×１０^１８ａｔｏｍｓ／ｃｍ^３以下であることが好ましい。これは、酸素濃度が７×１０^１７ａｔｏｍｓ／ｃｍ^３未満であるとＮｉなどの重金属のゲッタリングに必要な酸素析出物が十分に形成されないからであり、酸素濃度が２．４×１０^１８ａｔｏｍｓ／ｃｍ^３超でのＣＺ法による結晶引き上げは困難だからである。尚、本明細書で記載する酸素濃度は全てＡＳＴＭ Ｆ−１２１（１９７９）に規格されたフーリエ変換赤外分光光度法による測定値である。

シリコン基板１１の初期酸素濃度は、２．４×１０^１８ａｔｏｍｓ／ｃｍ^３を超えない範囲でより高濃度であることが好ましく、酸素析出促進のためシリコン基板１１内に炭素や窒素を含有させることがより好ましい。炭素の含有量としては、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上１．２×１０^１７ａｔｏｍｓ／ｃｍ^３以下であることが好ましく、窒素の含有量としては、１×１０^１３ａｔｏｍｓ／ｃｍ^３以上１×１０^１４ａｔｏｍｓ／ｃｍ^３以下であることが好ましい。

シリコン基板１１に酸素析出物を形成するための酸素析出熱処理は、デバイス前工程を行う前に行っても構わないし、デバイス前工程中における熱プロセスによって代用しても構わない。

また、シリコン基板１１の表面１１ａ側には、イオン注入によるダメージ層が形成されていても構わない。このようなダメージ層を形成すれば、これがＣｕやＮｉなどの重金属のゲッタリングサイトとして機能する。ダメージ層は、デバイス層を汚染しない非金属イオン種の注入によって形成され、そのドーズ量は、１×１０^１３／ｃｍ^２以上３×１０^１４／ｃｍ^２以下とすることが好ましい。ダメージ層の形成に用いられるイオン種は、ｐ型ドーパントとして用いられるイオン種、ｎ型ドーパントとして用いられるイオン種、さらには、非ドーパントイオンから選択することができる。ｐ型ドーパントとして用いられるイオン種としては、ボロンを選択することが好ましい。さらに、非ドーパントとしては、ヘリウム、アルゴン、フッ素、酸素、窒素、炭素、シリコン又はゲルマニウムを選択することが好ましい。

イオン種としてボロンを選択すれば、注入ダメージだけでなく、シリコン基板１１のボロン濃度が高まることから、格子位置に導入されることによりボロン負イオンとなりＣｕなどの陽イオン金属に対してゲッタリング効果も高められる。また、ｎ型ドーパントとして用いられるイオン種としては、リン、アンチモン又は砒素を選択することが好ましい。イオン種としてｎ型ドーパントを選択すれば、注入ダメージだけでなく、ダメージ層の領域近傍でｎ型ドーパントイオンが格子位置に導入され正イオンとなり、ボロン基板よりもＣｕイオンの固溶度が低くなることから、デバイス後工程における裏面研削、裏面研磨時におけるＣｕイオン汚染のバリアとして効果を発揮する。さらに、イオン種として非ドーパントイオンを選択した場合には、注入ダメージやデバイス熱処理により転位を発生し、これがゲッタリング源となるが、トランジスタのしきい値などに変動が生じる危険性がない。

図１に示すように、エピタキシャル膜１２は、シリコン基板１１の表面１１ａ側に形成されており、シリコン基板１１の裏面から導入されたＣｕなどの陽イオンの固溶度を低下させる。すなわち、重金属のバリア層として機能する。

エピタキシャル膜１２の厚みは、シリコン基板１１の表面１１ａから０．１μｍ以上１０μｍ以下であることが好ましく、１μｍ以上３μｍ以下であることがより好ましい。これは、エピタキシャル膜１２の厚みが０．１μｍ未満であるとバリア層としての機能が低下するからであり、厚みが１０μｍを超えると平坦度の劣化や生産性低下を招くからである。

エピタキシャル膜１２の比抵抗は、０．００２Ω・ｃｍ以上２００Ω・cm以下であることが好ましく、０．１Ω・ｃｍ以上２０Ω・ｃｍ以下であることがより好ましい。

エピタキシャル膜１２のドーパント種は、リン、アンチモン、砒素から選択することができる。

上記ｎ型ドーパントには格子位置に導入され正イオンとなり、ボロン基板よりもＣｕイオンの固溶度が低くなることから、デバイス後工程における裏面研削、裏面研磨時におけるＣｕイオン汚染のバリアとして効果を発揮する。

２層目のエピタキシャル膜１３は、上述の通りデバイスが形成される膜であり、その膜厚はデバイス種により決定され特に限定しないが、１μｍ以上１０μｍ以下とすることが好ましい。これは、エピタキシャル膜１３の膜厚を１０μｍ超に厚くすると、その分シリコン基板２１の厚さが薄くなるため、酸素析出層の残厚が薄くなる事によりゲッタリング能力が低下するとともに、エピタキシャル成長に時間がかかり、かつ膜厚増加は平坦度劣化に繋がり最先端デバイスでは対応できないからである。また、エピタキシャル膜１３の膜厚が１μｍ未満であると、デバイスの空乏層が１層目のエピタキシャル膜１２に到達するおそれがあるからである。

以上が本実施形態によるシリコンウェーハ１０の構成である。このようなシリコンウェーハ１０に対しては、デバイス前工程によって表面にデバイス形成を行った後、シリコン基板１１の一部を裏面側から除去することにより、厚みを１００μｍ以下とすることができる。

図２は、薄型化された半導体デバイス（シリコンチップ）２０の構造をそれぞれ示す略断面図である。半導体デバイス２０は、研削やエッチングによってシリコン基板１１の一部が裏面側から除去されているとともに、新たに露出した裏面１１ｂが鏡面研磨されている。これにより、合計厚みが１００μｍ以下まで薄型化されている場合であっても、抗折強度が確保されることから、チップの割れを防止することが可能となる。

図３は、薄型化された半導体デバイス２０を用いたＭＣＰ３０の構造を示す略断面図である。図３に示すＭＣＰ３０は、パッケージ基板３１上に４つの半導体デバイス２０が積層された構成を有している。上下に隣接する半導体デバイス２０及びパッケージ基板３１は、接着剤３２によって固定されている。また、半導体デバイス２０とパッケージ基板３１はボンディングワイヤ３３によって接続されており、これにより、各半導体デバイス２０は、パッケージ基板３１に設けられた内部配線（図示せず）を介して外部電極３４に電気的に接続される。また、パッケージ基板３１上には、半導体デバイス２０及びボンディングワイヤ３３を保護するための封止樹脂３５が設けられている。

このような構成を有するＭＣＰ３０においては、１つの半導体デバイス２０の厚みが例えば２０μｍ程度まで薄型化されていることから、ＭＣＰ全体の厚みを例えば１ｍｍ程度まで薄くすること可能となる。このため、モバイル機器など低背化が要求される用途への適用が好適である。

次に、半導体デバイス２０の製造方法についてフローチャートを参照しながら説明する。

図４は、半導体デバイス２０の製造方法を大まかに説明するためのフローチャートである。図４に示すように、半導体デバイス２０の製造工程は、大きく分けてシリコンウェーハの製造工程（ステップＳ１０）、デバイス前工程（ステップＳ２０）、デバイス後工程（ステップＳ３０）の３つに分類される。以下、それぞれの工程について詳細に説明する。

図５は、シリコンウェーハ１０の製造工程（ステップＳ１０）を説明するためのフローチャートである。

本実施形態においては、まず、シリコン基板１１を用意する（ステップＳ１１）。シリコン基板１１は、チョクラルスキー（ＣＺ）法によって引き上げられたシリコンインゴットから切り出されたＣＺウェーハであり、初期酸素濃度が７×１０^１７ａｔｏｍｓ／ｃｍ^３以上２．４×１０^１８ａｔｏｍｓ／ｃｍ^３以下であることが好ましい。比抵抗については、シリコン融液に添加するボロン量やｎ型ドーパント量によって調整することができ、初期酸素濃度については、シリコン融液の対流制御などによって調整することができる。

次に、シリコン基板１１に対して酸素析出熱処理を行う（ステップＳ１２）。本発明において酸素析出熱処理を行うことは必須でないが、これを行うことにより酸素析出物が形成され、重金属のゲッタリング効果を高めることが可能となる。特に限定されるものではないが、酸素析出熱処理は次に説明する２通りの方法で行うことができる。

第１の方法においては、まず、６００℃以上９００℃以下の温度で１５分間以上４時間以下の酸素析出熱処理を行う。これにより、シリコン基板１１に含まれる酸素が析出核を形成し、これがデバイスプロセスで成長することによりゲッタリングサイトとして機能する。また、このような温度条件での熱処理ではスリップ転位などが発生しにくいことから、歩留まりの低下を抑制することが可能となる。

第２の方法においては、まず、シリコン基板１１に対して、窒素原子含有雰囲気中にて１１００℃以上１３５０℃以下の温度で１秒以上３００秒以下に加熱した後、１０℃／秒以上で降温させる第１の熱処理を行う。これにより、空孔がシリコン表層部に凍結される。次に、第１の熱処理に連続して、７００℃以上１０００℃以下の温度で１０分間以上４時間加熱する第２の熱処理を行ってもよい。これにより、第１の熱処理で形成された空孔を起点として酸素析出核が成長する。次に、シリコン基板１１の表面を研磨することにより、シリコン基板１１の表面に形成された窒化物を除去する。研磨量としては、０．５μｍ以上５μｍ以下とすることが好ましい。

このようにして酸素析出熱処理（ステップＳ１２）が完了すると、次に、シリコン基板１１の表面に１層目のエピタキシャル膜１２を形成する（ステップＳ１３）。エピタキシャル膜１２の形成においては、トリクロロシランなどのシリコン原料ガスに、ホスフィンなどのｎ型ドーパントガスを添加することにより導電型をｎ型とする。エピタキシャル膜１２の膜厚については特に限定されないが、０．１μｍ以上１０μｍ以下とすればよい。比抵抗に関しては０．００２Ω・ｃｍ以上２００Ω・ｃｍ以下となるよう調整すればよい。

そして、エピタキシャル膜１２の表面に２層目のエピタキシャル膜１３を形成する（ステップＳ１４）。エピタキシャル膜１３の形成においては、トリクロロシランなどのシリコン原料ガスに、ジボランなどのｐ型ドーパントガスあるいはホスフィンなどのｎ型ドーパントガスを添加することにより、導電型をｐ型もしくはｎ型とする。エピタキシャル膜１３の膜厚については特に限定されないが、１μｍ以上１０μｍ以下とすることが好ましい。ドーパント濃度については特に限定されず、比抵抗が１Ω・ｃｍ以上２００Ω・ｃｍ程度以下となるよう調整すればよい。

エピタキシャル膜１２，１３は、同一のエピタキシャル装置を用いて連続形成しても構わないし、それぞれ別のエピタキシャル装置を用いて形成しても構わない。同一のエピタキシャル装置を用いて連続形成する場合には、ステップＳ１３の完了後、ステップＳ１４を行う前にチャンバー内を十分にパージする必要がある。

尚、エピタキシャル膜１２，１３を形成する前に、シリコン基板１１に対してダメージ層形成のためのイオン注入を行っても構わない。この場合、１×１０^１３ａｔｏｍｓ／ｃｍ^２以上５×１０^１５ａｔｏｍｓ／ｃｍ^２以下、好ましくは５×１０^１３ａｔｏｍｓ／ｃｍ^２以上１×１０^１５ａｔｏｍｓ／ｃｍ^２以下のドーズ量でイオン注入を行うことが好ましい。

以上により、シリコンウェーハ１０が完成する。このように、本実施形態では、必ずしもイオン注入を行う必要がないことから、この場合、イオン注入装置が不要である。

以上が本実施形態によるシリコンウェーハ１０の製造工程（ステップＳ１０）である。図４に示すように、シリコンウェーハの製造工程（ステップＳ１０）が終わると、次にデバイス前工程（ステップＳ２０）が行われる。デバイス前工程（ステップＳ２０）は、シリコンウェーハの表面に半導体素子などを形成する工程であるが、製造される半導体デバイスの種類によって異なることから、その詳細については省略する。半導体デバイスの種類としては、ＭＰＵやＤＳＰなどロジック系の半導体デバイス、ＤＲＡＭやフラッシュメモリなどメモリ系の半導体デバイスが挙げられる。但し、デバイス前工程（ステップＳ２０）では、バッチ式熱処理炉を用いた熱処理を行う場合、１１００℃を超えない温度範囲で熱処理することが好ましく、枚葉式ランプ炉やレーザーアニーラーによる熱処理を行う場合、１１００℃を超える工程もあるがミリ秒単位の超短時間熱処理であり、通常のＲＴＰプロセスでも数秒から数分間の短時間熱処理で構成され、その昇降温速度も１０℃／秒以上であれば、エピタキシャル膜１２に含まれるｎ型ドーパントの拡散も無視できるレベルにとどまる。

図６は、デバイス後工程（ステップＳ３０）を説明するためのフローチャートである。

図６に示すように、デバイス後工程においては、まずシリコンウェーハ１０の裏面研削が行われる（ステップＳ３１）。裏面研削は、シリコン基板１１の一部を裏面側から粗研削することにより行い、これにより、シリコンウェーハ１０の厚みを１００μｍ以下に薄型化する。尚、本工程は、研削に限らず、エッチングなどによって行うことも可能である。

次に、研削されたシリコン基板１１の裏面を鏡面研磨する（ステップＳ３２）これにより、裏面研削（ステップＳ３１）によって導入されたダメージが除去され、機械的強度が高められる。

次に、シリコンウェーハ１０をダイシングすることにより、チップごとに個片化する（ステップＳ３３）。これにより、個片化されたチップ（半導体デバイス２０）が完成する。

その後は、個片化された半導体デバイス２０をパッケージ基板などに搭載し、ワイヤーボンディングや樹脂封止などを行えば、ＭＣＰ３０が完成する（ステップＳ３４）。

このようなデバイス後工程（ステップＳ３０）では、特に裏面研削工程（ステップＳ３１）や裏面研磨工程（ステップＳ３２）などにおいて、シリコン基板１１にＣｕやＮｉなどの重金属が混入することがあるが、本実施形態によるシリコンウェーハ１０は、シリコン基板１１とデバイスが形成されたエピタキシャル膜１３との間に、バリア層として機能するエピタキシャル膜１２が設けられていることから、ＣｕやＮｉなどの重金属がデバイス領域に到達することがなくなる。

以上説明したように、本実施形態によれば、シリコン基板１１とデバイスが形成されるエピタキシャル膜１３との間にバリア層となるエピタキシャル膜１２が設けられていることから、最終的なチップ厚みが１００μｍ以下に薄型化され、且つ、裏面が鏡面研磨された場合であっても、ゲッタリング能力と機械的強度を確保することが可能となる。しかも、ダメージ層を形成するために、非金属イオンをシリコン基板に注入する必要がないことから、量産品への適用も好適である。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

［比較例１］
直径１００ｍｍ、厚み５２５μｍ、初期酸素濃度が１．１×１０^１８ａｔｏｍｓ／ｃｍ^３、比抵抗が１０Ω・ｃｍから２０Ω・ｃｍに調整されたボロンドープのＣＺウェーハを複数作製した。

［比較例２］
比較例１のサンプルを１枚用い、その表面にシリコンエピタキシャル成長を行った。条件としては、ジボランガスをトリクロロシランガスと同時に流すことにより、比抵抗５Ω・ｃｍのｐ型エピタキシャル膜を３μｍ厚み成長させた。

［実施例１］
比較例１のサンプルを５枚用い、基板の表面にシリコンエピタキシャル成長を行った。条件としては、ホスフィンガスとトリクロロシランガスを用いることにより、それぞれ比抵抗０．００５Ω・ｃｍ、０．１Ω・ｃｍ、２０Ω・ｃｍ、１００Ω・ｃｍのｎ型エピタキシャル膜を２μｍ厚み成長させた。
次に、別のエピタキシャル成長装置にて、ジボランガスとトリクロロシランガスを用い、比抵抗５Ω・ｃｍのｐ型エピタキシャル膜を３μｍ厚み成長させた。

［実施例２］
比較例１のサンプルを４枚用い、基板の表面にシリコンエピタキシャル成長を行った。条件としては、ホスフィンガスとトリクロロシランガスを用いることにより比抵抗が０．２Ω・ｃｍになるように設定し、それぞれエピタキシャル膜を０．５μｍ、１μｍ、２μｍ、１０μｍの厚みになるように成長させた。
次に、同一チャンバー内で十分にパージを行った後、ジボランガスとトリクロロシランガスを用い、比抵抗５Ω・ｃｍのｐ型エピタキシャル膜を３μｍ厚み成長させた。

［実施例３］
比較例１のサンプルを４枚用い、基板の表面にシリコンエピタキシャル成長を行った。条件としては、ホスフィンガスとトリクロロシランガスを用いることにより比抵抗が２Ω・ｃｍになるように設定し、それぞれエピタキシャル膜を０．５μｍ、１μｍ、２μｍ、１０μｍの厚みになるように成長させた。
次に、同一チャンバー内で十分にパージを行った後、ジボランガスとトリクロロシランガスを用い、比抵抗５Ω・ｃｍのｐ型エピタキシャル膜を３μｍ厚み成長させた。

［実施例４］
第１のｎ型エピタキシャル成長前にドーズ量が５×１０^１３ａｔｏｍｓ／ｃｍ^２となるようにアルゴンイオンを注入した他は、実施例１と同様にして実施例４のサンプルを作製した。

［評価］
全てのサンプルに対して、デバイス前工程における低温プロセスを模した熱処理を施した後、表面にバックグラインドテープを貼り付け裏面側から研削を行うことにより、最終厚みを１００μｍとした。次に、２０ｐｐｂのＣｕを添加したスラリーにて研削面を３μｍ研磨した。
得られたサンプルは、３０日間放置した後に全反射蛍光Ｘ線評価にて表面に拡散してきたＣｕ濃度を測定した。
その結果、比較例１、２では表面に１．２×１０^１１ａｔｏｍｓ／ｃｍ^２のＣｕが検出された。これに対し、実施例１〜４のサンプルでは表面のＣｕ濃度は１．０×１０^１０ａｔｏｍｓ／ｃｍ^２以下である事が確認できた。

１０ シリコンウェーハ
１１ シリコン基板
１１ａ シリコン基板の表面
１１ｂ シリコン基板の裏面
１２ 第１のエピタキシャル膜
１３ 第２のエピタキシャル膜
２０ 半導体デバイス
３０ ＭＣＰ
３１ パッケージ基板
３２ 接着剤
３３ ボンディングワイヤ
３４ 外部電極
３５ 封止樹脂

Claims (9)

1. シリコン基板と、
   前記シリコン基板上に設けられたｎ型の第１のエピタキシャル膜と、
   前記第１のエピタキシャル膜上に設けられ、デバイスが形成される第２のエピタキシャル膜と、を備えることを特徴とするシリコンウェーハ。
2. 前記第１のエピタキシャル膜は、比抵抗が０．００２Ω・ｃｍ以上２００Ω・ｃｍ以下であることを特徴とする請求項１に記載のシリコンウェーハ。
3. 前記第１のエピタキシャル膜は、厚みが０．１μｍ以上１０μｍ以下であることを特徴とする請求項１又は２に記載のシリコンウェーハ。
4. 前記第１のエピタキシャル膜には、リン、アンチモン及び砒素からなる群より選ばれた１又は２以上のｎ型ドーパントが含まれていることを特徴とする請求項１乃至３のいずれか一項に記載のシリコンウェーハ。
5. シリコン基板の表面にｎ型の第１のエピタキシャル膜を形成する第１のエピタキシャル工程と、
   前記第１のエピタキシャル膜上にデバイスが形成される第２のエピタキシャル膜を形成する第２のエピタキシャル工程と、を備えることを特徴とするシリコンウェーハの製造方法。
6. 前記第１のエピタキシャル工程は、前記第１のエピタキシャル膜の比抵抗が０．００２Ω・ｃｍ以上２００Ω・ｃｍ以下となる条件で成膜することを特徴とする請求項５に記載のシリコンウェーハの製造方法。
7. 前記第１のエピタキシャル工程は、前記第１のエピタキシャル膜の厚みが０．１μｍ以上１０μｍ以下となる条件で成膜することを特徴とする請求項５又は６に記載のシリコンウェーハの製造方法。
8. 前記第１のエピタキシャル工程は、ソースガスにリン、アンチモン及び砒素からなる群より選ばれた１又は２以上のｎ型ドーパントを添加して行うことを特徴とする請求項５乃至７のいずれか一項に記載のシリコンウェーハの製造方法。
9. シリコン基板の表面にｎ型の第１のエピタキシャル膜を形成する第１のエピタキシャル工程と、
   前記第１のエピタキシャル膜上にデバイスが形成される第２のエピタキシャル膜を形成する第２のエピタキシャル工程と、
   前記第２のエピタキシャル膜に半導体素子を形成するデバイス前工程と、
   前記デバイス前工程を行った後、前記シリコン基板の一部を裏面側から除去することにより、前記シリコン基板と前記第１及び第２のエピタキシャル膜の合計厚みを１００μｍ以下とする薄型化工程と、
   薄型化された前記シリコン基板の裏面を研磨する裏面研磨工程と、を備えることを特徴とする半導体デバイスの製造方法。

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