JP2011114119A - エピタキシャルウェーハ及びその製造方法 - Google Patents

Abstract

【課題】 ドーパント濃度が高く、０．０２Ω・ｃｍ以下のような低い抵抗率を有するＰ型のシリコン単結晶ウェーハにエピタキシャル層を成長させたエピタキシャルウェーハであって、従来よりもＢＭＤ密度を増大させることにより、高いゲッタリング能力を有するエピタキシャルウェーハを提供する。
【解決手段】 シリコン単結晶ウェーハの表面にエピタキシャル層を成長したエピタキシャルウェーハであって、前記シリコン単結晶ウェーハは、導電型がＰ型であり、抵抗率が０．０２Ω・ｃｍ以下であり、前記エピタキシャル層を成長する前にＲＴＡ熱処理を施したものであり、前記エピタキシャルウェーハは、１０００℃以下のデバイス熱処理を施した後のＢＭＤサイズが２０ｎｍ以上のＢＭＤ密度が５×１０^７／ｃｍ^３以上となるものであるエピタキシャルウェーハ。
【選択図】 図１

Description

本発明は、シリコン単結晶ウェーハ上にエピタキシャル層が形成されたエピタキシャルウェーハ及びその製造方法に関し、特には、高いゲッタリング能力を有するエピタキシャルウェーハ及びその製造方法に関する。

半導体集積回路素子の基板として用いられるシリコン単結晶ウェーハは、主にチョクラルスキー法（ＣＺ法、Ｃｚｏｃｈｒａｌｓｋｉ法）によって製造されている。この時、シリコン融液と接触する石英ルツボ表面が溶融し、酸素がシリコン融液中に溶け込み、これが育成中の結晶の中に取り込まれる。その酸素原子は結晶育成中及び冷却中に凝集し、酸素析出核となる。そのため、育成されたままの結晶から採取されたシリコン単結晶ウェーハにデバイス工程等で熱処理を施すと、この核がウェーハバルク部で成長し、ＢＭＤ（Ｂｕｌｋ Ｍｉｃｒｏ Ｄｅｆｅｃｔ）を形成する。このＢＭＤは、ウェーハのゲッタリングに寄与する。

また、シリコン単結晶ウェーハの表面にシリコン単結晶からなるエピタキシャル層を成長（エピタキシャル成長）したエピタキシャルウェーハも、半導体集積回路素子用の基板として用いられている。例えば、導電型がＰ型であり、ドーパント量が少なく、抵抗率が１Ω・ｃｍ以上のような高抵抗率であるシリコン単結晶ウェーハ（「Ｐ⁻型」シリコン単結晶ウェーハと呼ばれることもある。）上に所望の抵抗率としたＰ型のエピタキシャル層を、デバイス作製用領域として成長したエピタキシャルウェーハ等がある。

従来、エピタキシャルウェーハのＢＭＤ密度を増加させるために、導電型がＰ型であり、ドーパント濃度が高い、低抵抗率ウェーハ（「Ｐ^＋型」、「Ｐ^＋＋型」のシリコン単結晶ウェーハと呼ばれることもある）がエピタキシャル成長用基板として従来使用されていたが、最近のデバイス熱処理（電子デバイスの作製中に行われる熱処理）の低温化により、更にゲッタリング能力を付与するため、ＢＭＤ密度の高いエピタキシャルウェーハが求められており、様々な技術が提案されてきた。

例えば、特許文献１には、１２００〜１３５０℃、１〜１２０秒のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）熱処理（急速加熱・急速冷却熱処理等とも呼ばれる）を行い、更に９００〜１０５０℃、２〜２０時間の熱処理を行った後、エピタキシャル層を形成することにより、エピタキシャルウェーハを製造する方法が開示されている。

また、特許文献２には、窒素ドープしたシリコン単結晶ウェーハに、その表面近傍の結晶欠陥を消滅させるための熱処理を行った後、エピタキシャル層を形成し、ＲＴＡ熱処理する方法が開示されている。
また、特許文献３には、炭素ドープしたシリコン単結晶ウェーハにＲＴＡ熱処理を行った後にエピタキシャル層を形成することが開示されている。

しかしながら、従来のＢＭＤ密度の評価は、８００℃、４時間の加熱を行った後、１０００℃、１６時間の加熱を行う析出熱処理、すなわち、ＢＭＤサイズを大きくするために適した析出熱処理によって評価するのが一般的であった。そして、このような８００℃、４時間の加熱を行った後、１０００℃、１６時間の加熱を行う析出熱処理は、実際のデバイス熱処理には即していなかった。

また、特許文献４には、１２００℃以上のＲＴＡ熱処理後、このＲＴＡ温度より３０℃以上低いエピタキシャル成長温度にてエピタキシャル層を形成する方法が開示されている。

しかしながら、選択エッチング法、赤外線レーザートモグラフィー（ＬＳＴ、Ｌａｓｅｒ Ｓｃａｔｔｅｒｉｎｇ Ｔｏｍｏｇｒａｐｈｙ）法等の従来のＢＭＤの検出方法の場合、ＢＭＤサイズの検出下限値が２５ｎｍであるため、１０００℃以下の低温デバイス熱処理ではＢＭＤが検出できるサイズまで成長せず、ＢＭＤ密度を評価ができなかった。そのため、１０００℃以下の低温デバイス熱処理であっても十分なゲッタリング能力を有するようなＢＭＤ密度を得ることができるウェーハ条件を検討することは困難であった。

特開２００１−３２２８９３号公報 特開２００２−２４１１９４号公報 特開２００９−７３６８４号公報 特開２００３−３１８１１４号公報

本発明は、上記のような問題点に鑑みてなされたもので、ドーパント濃度が高く、０．０２Ω・ｃｍ以下のような低い抵抗率を有するＰ型のシリコン単結晶ウェーハにエピタキシャル層を成長させたエピタキシャルウェーハであって、従来よりもＢＭＤ密度を増大させることにより、高いゲッタリング能力を有するエピタキシャルウェーハを提供すること、及び、そのようなエピタキシャルウェーハの製造方法を提供することを目的とする。

本発明は、上記課題を解決するためになされたもので、シリコン単結晶ウェーハの表面にエピタキシャル層を成長したエピタキシャルウェーハであって、前記シリコン単結晶ウェーハは、導電型がＰ型であり、抵抗率が０．０２Ω・ｃｍ以下であり、前記エピタキシャル層を成長する前にＲＴＡ熱処理を施したものであり、前記エピタキシャルウェーハは、１０００℃以下のデバイス熱処理を施した後のＢＭＤサイズが２０ｎｍ以上のＢＭＤ密度が５×１０^７／ｃｍ^３以上となるものであることを特徴とするエピタキシャルウェーハを提供する。

このようなエピタキシャルウェーハであれば、０．０２Ω・ｃｍ以下という低抵抗率を有するＰ型のシリコン単結晶ウェーハにエピタキシャル層を成長させたエピタキシャルウェーハであり、高いＢＭＤ密度を有するエピタキシャルウェーハとすることができる。その結果、高いゲッタリング能力を有するエピタキシャルウェーハとすることができる。

また、本発明は、シリコン単結晶ウェーハの表面にエピタキシャル層を成長してエピタキシャルウェーハを製造する方法であって、導電型がＰ型であり、抵抗率が０．０２Ω・ｃｍ以下であるシリコン単結晶ウェーハにＲＴＡ熱処理を行い、該ＲＴＡ熱処理を行ったシリコン単結晶ウェーハの表面にエピタキシャル層を成長することにより、１０００℃以下のデバイス熱処理を施した後のＢＭＤ密度が５×１０^７／ｃｍ^３以上となるエピタキシャルウェーハを製造することを特徴とするエピタキシャルウェーハの製造方法を提供する。

このようなエピタキシャルウェーハの製造方法であれば、０．０２Ω・ｃｍ以下という低抵抗率を有するＰ型のシリコン単結晶ウェーハにエピタキシャル層を成長させたエピタキシャルウェーハであり、かつ、高いゲッタリング能力を有するエピタキシャルウェーハを、エピタキシャル成長前のシリコン単結晶ウェーハにＲＴＡ処理を施すことより、製造することができる。

この場合、前記ＲＴＡ熱処理を、１１５０℃〜１３００℃で、５秒〜６０秒で行うことができる。
このような温度、時間でＲＴＡ熱処理を行うことにより、より効果的に製造後のエピタキシャルウェーハのＢＭＤ密度を増大させることができる。

また、前記エピタキシャルウェーハのＢＭＤ密度の測定を、前記エピタキシャルウェーハをその主表面に対して直角に劈開し、欠陥検出用のレーザーを前記劈開面に対して斜めに入射し、前記劈開面からの散乱光を検出して前記劈開面の表面層に存在する欠陥を検出することによって行うことができる。

このようにしてエピタキシャルウェーハのＢＭＤ密度の測定を行えば、ウェーハ内部の結晶欠陥を高感度に測定することができる。そのため、測定が難しかった抵抗率の低いシリコン単結晶、特に抵抗率が０．０２Ω・ｃｍ以下のシリコン単結晶ウェーハに形成される小さなＢＭＤなどの微小な欠陥を検出して、ＢＭＤ密度を測定することができる。

本発明に係るエピタキシャルウェーハであれば、０．０２Ω・ｃｍ以下のような低抵抗率のＰ型シリコン単結晶ウェーハの表面に、エピタキシャル層を成長させたエピタキシャルウェーハであり、高いＢＭＤ密度を有するエピタキシャルウェーハとすることができる。その結果、高いゲッタリング能力を有するエピタキシャルウェーハとすることができる。
また、本発明に係るエピタキシャルウェーハの製造方法に従えば、０．０２Ω・ｃｍ以下という低抵抗率を有するＰ型のシリコン単結晶ウェーハにエピタキシャル層を成長させたエピタキシャルウェーハであり、かつ、高いゲッタリング能力を有するエピタキシャルウェーハを、エピタキシャル成長前のシリコン単結晶ウェーハにＲＴＡ処理を施すことより、製造することができる。

実験例の各エピタキシャルウェーハのＢＭＤ密度を示すグラフである。 実験例において行った、デバイス熱処理のシミュレーションにおける温度のパターンを示すグラフである。

以下、本発明について、より具体的に説明するが、本発明はこれらに限定されるものではない。

前述のように、シリコンウェーハのＢＭＤ密度の評価は、従来、８００℃、４時間の加熱を行った後、１０００℃、１６時間の加熱を行う析出熱処理、すなわち、ＢＭＤサイズを大きくするために適した析出熱処理によって評価するのが一般的であった。

しかしながら、例えば抵抗率が０．０５Ω・ｃｍ以下のような、低抵抗率のシリコンウェーハについて有効な、斜め入射散乱法による結晶欠陥の検出方法であれば、ＢＭＤサイズが２０ｎｍ以上であれば検出できる。この方法は、より具体的には、シリコン単結晶ウェーハや、エピタキシャル成長後のエピタキシャルウェーハ等を、その主表面に対して直角に劈開し、欠陥検出用のレーザーを劈開面に対して斜めに入射し、劈開面からの散乱光を検出して前記劈開面の表面層に存在する欠陥を検出することによって行うものである。また、この劈開面を劈開後に研磨し、研磨した劈開面に対して欠陥検出用のレーザーを斜めに入射することによって、シリコン単結晶ウェーハの結晶欠陥をより高感度に検出することができるため、劈開面は、測定前に研磨を行うことが好ましい。

このような斜め入射散乱法を用いてＢＭＤを検出する方法によれば、ユーザープロセスに相当する１０００℃以下の低温デバイス熱処理後でもＢＭＤ密度を評価することができ、８００℃、４時間の加熱を行った後、１０００℃、１６時間の加熱を行う、ＢＭＤサイズを大きくすることに適した析出熱処理を行わなくとも良い。
なお、この斜め入射散乱法を用いたＢＭＤ検出装置としては、Ｒａｙｔｅｘ社製ＢＭＤ測定装置ＭＯ−４６１が挙げられる。

そこで、本発明者らは、エピタキシャル層形成前に、低抵抗のシリコン単結晶ウェーハに対しＲＴＡ熱処理のみを施し、エピタキシャル層形成後に行う、上記低温デバイス熱処理後に十分なゲッタリング能力を有するための、ＢＭＤサイズが２０ｎｍ以上のＢＭＤ密度を検討した。

このとき、ウェーハ中の酸素濃度が高くなるとＢＭＤ密度も高くなるが、酸素濃度は通常酸素濃度である１５±３ｐｐｍａ（ＪＥＩＤＡ（社団法人日本電子工業振興協会の略称）規格、なお、ＪＥＩＤＡは、現在はＪＥＩＴＡ（社団法人電子情報技術産業協会）に改称された。）の場合で検討した。

その結果、低温デバイス熱処理後のエピタキシャルウェーハにおいて、５×１０^７／ｃｍ^３以上のＢＭＤ密度であれば、十分なゲッタリング効果があることが確認された。

更に、本発明者らは、そのようなＢＭＤ密度を満足するシリコン単結晶ウェーハの抵抗率及びＲＴＡ熱処理温度、時間を検討した。より具体的には、１０００℃以下の低温デバイス熱処理後ＢＭＤ密度が上記したように５×１０^７／ｃｍ^３以上となるような、シリコン単結晶ウェーハの条件及びＲＴＡ熱処理条件を、以下のような実験を行って検討した。

（実験例）
まず、エピタキシャル成長を行うシリコン単結晶ウェーハとして、導電型がＰ型であり（ドーパントはホウ素）、抵抗率が１０Ω・ｃｍであるシリコン単結晶ウェーハ（以下、Ｐ⁻ウェーハと表す。）、０．０２Ω・ｃｍであるシリコン単結晶ウェーハ（以下、Ｐ^＋ウェーハと表す。）、０．００５Ω・ｃｍであるシリコン単結晶ウェーハ（以下、Ｐ^＋＋ウェーハと表す。）の３種類のウェーハを、それぞれ複数枚準備した。それぞれのシリコン単結晶ウェーハの酸素濃度は、１５ｐｐｍａ（ＪＥＩＤＡ規格）とした。

次に、上記の３種類のエピタキシャル成長用シリコン単結晶ウェーハに対し、後述するような温度及び時間で窒素雰囲気下にてＲＴＡ熱処理を行った。
また、上記３種類のシリコン単結晶ウェーハについて、それぞれ、ＲＴＡ熱処理を行わずに、エピタキシャル成長を行うウェーハも用意した。

３種類のウェーハに対して行ったＲＴＡ熱処理の温度及び時間の条件は以下の通りである。
（１）ＲＴＡ無し （ＲＴＡ熱処理を行わない）
（２）ＲＴＡ １１００℃ （１０秒、２０秒、３０秒）
（３）ＲＴＡ １１５０℃ （１０秒、２０秒、３０秒）
（４）ＲＴＡ １２００℃ （１０秒、２０秒、３０秒）
（５）ＲＴＡ １２５０℃ （５秒、１０秒、２０秒）

このようにしてＲＴＡ熱処理を行ったシリコン単結晶ウェーハを、ＨＦを用いて処理することにより、表面窒化膜を除去した。
次に、このシリコン単結晶ウェーハの表面にエピタキシャル成長を行い、エピタキシャル層を形成した。これにより、エピタキシャルウェーハを作製した。

次に、このように作製した各エピタキシャルウェーハに対し、析出熱処理として、１０００℃以下で行う低温デバイス熱処理のシミュレーション（低温デバイスシミュレーション、低温プロセスシミュレーション等とも呼ばれる）を行った。
この低温デバイス熱処理のシミュレーションにおける温度のパターンは図２に示す通りである。

この低温デバイス熱処理のシミュレーションを行った後の各エピタキシャルウェーハのＢＭＤ密度の測定を、斜め入射散乱法を用いたＲａｙｔｅｘ社製ＢＭＤ測定装置ＭＯ−４６１により行った。

このＢＭＤ密度測定の結果を図１及び下記表１に示す。なお、表１中、＊印を付したウェーハは、測定したＢＭＤ密度が５×１０^７／ｃｍ^３以上であるものである。

図１及び表１からわかることは、以下の通りである。
まず、ＲＴＡ熱処理温度を１１５０℃以上とすることでＰ^＋＋ウェーハのＢＭＤ密度を５×１０^７／ｃｍ^３以上とすることができる。また、Ｐ^＋＋ウェーハでは、ＲＴＡ熱処理の温度が１２５０℃で、時間が５秒以上であれば、ＢＭＤ密度を５×１０^７／ｃｍ^３以上とすることができる。また、ＲＴＡの熱処理温度が１２００℃以上とすると、Ｐ^＋ウェーハであっても、ＢＭＤ密度を５×１０^７／ｃｍ^３以上にすることが可能となる。

この実験例の結果から、酸素濃度が１５ｐｐｍａ（ＪＥＩＤＡ規格）の場合には、Ｐ^＋ウェーハ及びＰ^＋＋ウェーハ、すなわち、導電型がＰ型であり、抵抗率が０．０２Ω・ｃｍ以下であるシリコン単結晶ウェーハに対し、１１５０℃以上のＲＴＡ熱処理を施すと、その後のエピタキシャル層形成、低温デバイス熱処理のシミュレーション後にＢＭＤ密度が５×１０^７／ｃｍ^３以上となり、十分なゲッタリング能力を有するウェーハとなることが明らかとなった。これにより、本発明が完成された。

すなわち、本発明では、導電型がＰ型であり、抵抗率が０．０２Ω・ｃｍ以下であるシリコン単結晶ウェーハにＲＴＡ熱処理を行い、該ＲＴＡ熱処理を行ったシリコン単結晶ウェーハの表面にエピタキシャル層を成長することにより、１０００℃以下のデバイス熱処理を施した後のＢＭＤ密度が５×１０^７／ｃｍ^３以上となるエピタキシャルウェーハを製造する。

また、本発明により、エピタキシャル層を成長する前にＲＴＡ熱処理を施した、導電型がＰ型であり、抵抗率が０．０２Ω・ｃｍ以下であるシリコン単結晶ウェーハに、エピタキシャル層を成長させたエピタキシャルウェーハであり、１０００℃以下のデバイス熱処理を施した後のＢＭＤサイズが２０ｎｍ以上のＢＭＤ密度が５×１０^７／ｃｍ^３以上となるエピタキシャルウェーハが提供される。

また、本発明では、窒素や炭素等の特別なドーパントを、エピタキシャル成長用のシリコン単結晶ウェーハにドープすることなく、ＢＭＤ密度を増大させることができる。

また、上記実験例はシリコン単結晶ウェーハの酸素濃度を１５ｐｐｍａ（ＪＥＩＤＡ規格）として行ったが、上記したように、シリコン単結晶ウェーハ中の酸素濃度により、各熱処理後のＢＭＤ密度も異なってくる。そのため、その他の酸素濃度値を有するシリコン単結晶ウェーハをエピタキシャル成長に用いる際には、エピタキシャル成長後のエピタキシャルウェーハのＢＭＤ密度が５×１０^７／ｃｍ^３以上となるようなＲＴＡ熱処理の条件を実験的に求めればよい。

すなわち、上記図１及び表１のデータで言うと、Ｐ^＋＋ウェーハの場合、１１００℃、３０秒のＲＴＡ熱処理だとＢＭＤ密度が５×１０^７／ｃｍ^３に足りないが、処理温度を上げるか、処理時間を長くすれば、ＢＭＤ密度を増加させることができる。例えば、１１５０℃、１０秒のＲＴＡ熱処理を行った場合に、ＢＭＤ密度が５×１０^７／ｃｍ^３以上となっている。Ｐ^＋ウェーハであっても同様に、１２００℃、２０秒のＲＴＡ熱処理では足りないが、熱処理時間を３０秒とすることによってＢＭＤ密度を５×１０^７／ｃｍ^３以上にできる。このように、ＢＭＤ密度が５×１０^７／ｃｍ^３以上となる条件を実験的に求めることができる。

また、本発明においてエピタキシャル成長のために用いるシリコン単結晶ウェーハは、導電型がＰ型であり、抵抗率が０．０２Ω・ｃｍ以下であればよい。この範囲のシリコン単結晶ウェーハであれば、上記実験例で用いたシリコン単結晶ウェーハのドーパント濃度、抵抗率等のパラメータとは異なる値を有するシリコン単結晶ウェーハであっても、エピタキシャル成長後のエピタキシャルウェーハのＢＭＤ密度を５×１０^７／ｃｍ^３以上となるようなＲＴＡ熱処理の条件を実験的に求めることができる。

上記したように、本発明では、シリコン単結晶ウェーハに対して行うＲＴＡ熱処理の温度は１１５０℃以上とすることが好ましい。一方、このＲＴＡ熱処理の温度の上限は、ウェーハに発生するスリップや、金属元素による汚染を抑制するため、また、ＲＴＡ熱処理炉の耐久性等の技術的制限のため、１３００℃とすることが好ましい。また、スリップの発生や金属汚染をより効果的に抑制するためには、１２５０℃以下とすることがより好ましく、１２００℃未満で行うことが更に好ましい。本発明では、このような低温のＲＴＡ熱処理温度であっても、エピタキシャル成長後のエピタキシャルウェーハのＢＭＤ密度を５×１０^７／ｃｍ^３以上とすることができる。

また、ＲＴＡ熱処理の熱処理時間は、上記のように５秒以上とすることが好ましく、また、時間が長いほど製造後のエピタキシャルウェーハのＢＭＤ密度を高くできる傾向がある。ただし、ウェーハに発生するスリップや、金属元素による汚染を抑制するため、また、ＲＴＡ熱処理炉の耐久性等の技術的制限のため、その上限は６０秒とすることが好ましい。

なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (4)

1. シリコン単結晶ウェーハの表面にエピタキシャル層を成長したエピタキシャルウェーハであって、
   前記シリコン単結晶ウェーハは、導電型がＰ型であり、抵抗率が０．０２Ω・ｃｍ以下であり、前記エピタキシャル層を成長する前にＲＴＡ熱処理を施したものであり、前記エピタキシャルウェーハは、１０００℃以下のデバイス熱処理を施した後のＢＭＤサイズが２０ｎｍ以上のＢＭＤ密度が５×１０^７／ｃｍ^３以上となるものであることを特徴とするエピタキシャルウェーハ。
2. シリコン単結晶ウェーハの表面にエピタキシャル層を成長してエピタキシャルウェーハを製造する方法であって、
   導電型がＰ型であり、抵抗率が０．０２Ω・ｃｍ以下であるシリコン単結晶ウェーハにＲＴＡ熱処理を行い、該ＲＴＡ熱処理を行ったシリコン単結晶ウェーハの表面にエピタキシャル層を成長することにより、１０００℃以下のデバイス熱処理を施した後のＢＭＤ密度が５×１０^７／ｃｍ^３以上となるエピタキシャルウェーハを製造することを特徴とするエピタキシャルウェーハの製造方法。
3. 前記ＲＴＡ熱処理を、１１５０℃〜１３００℃で、５秒〜６０秒で行うことを特徴とする請求項２に記載のエピタキシャルウェーハの製造方法。
4. 前記エピタキシャルウェーハのＢＭＤ密度の測定を、前記エピタキシャルウェーハをその主表面に対して直角に劈開し、欠陥検出用のレーザーを前記劈開面に対して斜めに入射し、前記劈開面からの散乱光を検出して前記劈開面の表面層に存在する欠陥を検出することによって行うことを特徴とする請求項２または請求項３に記載のエピタキシャルウェーハの製造方法。

Images