KR20150068909A - 발광 장치 - Google Patents

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KR20150068909A
KR20150068909A KR1020140176143A KR20140176143A KR20150068909A KR 20150068909 A KR20150068909 A KR 20150068909A KR 1020140176143 A KR1020140176143 A KR 1020140176143A KR 20140176143 A KR20140176143 A KR 20140176143A KR 20150068909 A KR20150068909 A KR 20150068909A
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KR1020140176143A
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히로유키 미야케
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 트랜지스터의 문턱 전압의 편차에 의한 화소 사이의 휘도의 편차를 억제할 수 있는 발광 장치를 제공한다.
반도체막을 개재하여 서로 중첩되는 제 1 게이트 및 제 2 게이트를 갖는 트랜지스터와, 상기 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 1 게이트 사이의 전위차를 유지하는 제 1 용량 소자와, 상기 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 2 게이트 사이의 전위차를 유지하는 제 2 용량 소자와, 상기 트랜지스터의 제 2 게이트와 배선 사이의 도통 상태를 제어하는 스위치와, 상기 트랜지스터의 드레인 전류가 공급되는 발광 소자를 구비하는 발광 장치이다.

Description

발광 장치{LIGHT-EMITTING DEVICE}
본 발명은 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 형태는, 반도체 장치, 표시 장치, 발광 장치, 기억 장치, 정보 처리 장치, 이들의 구동 방법, 또는 이들의 제조 방법에 관한 것이다. 특히, 본 발명의 일 형태는, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제조 방법에 관한 것이다.
발광 소자가 사용된 액티브 매트릭스형 표시 장치는, 구체적으로 제안되어 있는 구성이 메이커에 따라 다르지만, 일반적으로 적어도 발광 소자와, 화소로의 비디오 신호의 입력을 제어하는 트랜지스터(스위칭용 트랜지스터)와, 상기 발광 소자에 공급되는 전류값을 제어하는 트랜지스터(구동용 트랜지스터)가, 각 화소에 제공되어 있다.
그리고, 화소에 제공되는 상기 트랜지스터를 모두 같은 극성으로 함으로써 트랜지스터의 제작 공정에서, 반도체막에 하나의 도전성을 부여하는 불순물 원소의 첨가 등의 공정을, 일부 생략할 수 있다. 하기의 특허문헌 1에는, n채널형 트랜지스터만으로 화소가 구성되어 있는 발광 소자형 디스플레이에 대하여 기재되어 있다.
일본국 특개 2003-195810호 공보
그런데, 발광 장치에서는, 구동용 트랜지스터의 드레인 전류가 발광 소자에 공급되기 때문에, 화소 사이에서 구동용 트랜지스터의 문턱 전압에 편차가 생기면, 발광 소자의 휘도에도 그 편차가 반영된다. 따라서, 문턱 전압의 편차를 예측하여 구동용 트랜지스터의 전류값을 보정할 수 있는 화소 구성의 제안은, 발광 장치의 화질 향상을 도모하기 위하여 중요한 과제이다.
상술한 바와 같은 기술적 배경을 바탕으로 하여, 구동용 트랜지스터의 문턱 전압의 편차에 의한 화소 사이의 휘도의 편차를 억제할 수 있는, 발광 장치의 제공을 과제 중 하나로 한다.
또한, 본 발명의 일 형태는, 신규 반도체 장치 등의 제공을 과제 중 하나로 한다. 또한, 이들의 과제의 기재는, 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 이들의 과제 모두를 반드시 해결할 필요는 없다. 또한, 이들 이외의 과제는, 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 과제를 추출할 수 있다.
본 발명의 일 형태에 따른 발광 장치는, 반도체막을 개재(介在)하여 서로 중첩하는 제 1 게이트 및 제 2 게이트를 갖는 트랜지스터와, 상기 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 1 게이트 사이의 전위차를 유지하는 제 1 용량 소자와, 상기 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 2 게이트 사이의 전위차를 유지하는 제 2 용량 소자와, 상기 트랜지스터의 제 2 게이트와 배선 사이의 도통 상태를 제어하는 스위치와, 상기 트랜지스터의 드레인 전류가 공급되는 발광 소자를 구비한다.
본 발명의 일 형태에 의하여, 트랜지스터의 문턱 전압의 편차에 의한 화소 사이의 휘도의 편차를 억제할 수 있는, 발광 장치를 제공할 수 있다.
또한, 본 발명의 일 형태에 의하여, 신규 반도체 장치 등을 제공할 수 있다. 또한, 이들의 효과의 기재는, 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 이들의 효과 모두를 반드시 가질 필요는 없다. 또한, 이들 이외의 효과는, 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 효과를 추출할 수 있다
도 1은 화소의 구성을 도시한 도면.
도 2는 화소의 구성을 도시한 도면.
도 3은 화소의 구성을 도시한 도면.
도 4는 화소의 구성을 도시한 도면.
도 5는 화소의 동작을 나타낸 타이밍 차트.
도 6은 화소의 동작을 도시한 도면.
도 7은 화소의 동작을 도시한 도면.
도 8은 화소의 동작을 나타낸 타이밍 차트.
도 9는 Vbg와 Vth의 관계를 나타낸 그래프.
도 10은 화소부의 구성을 도시한 도면.
도 11은 화소부와 선택 회로의 구성을 도시한 도면.
도 12는 모니터 회로의 회로도.
도 13은 화소의 구성을 도시한 도면.
도 14는 화소의 구성을 도시한 도면.
도 15는 화소의 구성을 도시한 도면.
도 16은 화소의 동작을 나타낸 타이밍 차트.
도 17은 화소의 구성을 도시한 도면.
도 18은 화소의 구성을 도시한 도면.
도 19는 발광 장치의 제작 방법을 설명하기 위한 단면도.
도 20은 발광 장치의 제작 방법을 설명하기 위한 단면도.
도 21은 발광 장치의 제작 방법을 설명하기 위한 단면도.
도 22는 발광 장치의 단면도.
도 23은 패널의 사시도.
도 24는 전자 기기를 도시한 도면.
도 25는 회로 기판의 외관을 도시한 도면.
도 26은 발광 장치를 사용한 정보 처리 장치의 구성을 도시한 도면.
도 27은 트랜지스터의 구조를 도시한 상면도.
도 28은 트랜지스터의 구조를 도시한 단면도.
도 29는 트랜지스터의 구조를 도시한 상면도.
도 30은 트랜지스터의 구조를 도시한 단면도.
도 31은 트랜지스터의 구조를 도시한 상면도.
도 32는 트랜지스터의 구조를 도시한 단면도.
도 33은 화소의 구성을 도시한 도면.
도 34는 트랜지스터의 구조를 도시한 단면도.
도 35는 화소의 구성을 도시한 도면.
도 36은 화소의 구성을 도시한 도면.
도 37은 화소의 구성을 도시한 도면.
도 38은 화소의 구성을 도시한 도면.
도 39는 화소의 구성을 도시한 도면.
도 40은 화소부의 구성을 도시한 도면.
도 41은 화소부의 구성을 도시한 도면.
도 42는 트랜지스터의 특성을 나타내는 도면.
도 43은 화소의 구성 및 동작을 도시한 도면.
도 44는 표시 장치의 구성을 도시한 도면.
도 45는 표시 장치의 표시 사진을 나타낸 도면.
도 46은 트랜지스터의 특성을 나타내는 도면.
이하에서는, 본 발명의 실시형태에 대하여 도면을 사용하여 상세하게 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은, 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한, 본 명세서에서 발광 장치란, 발광 소자가 각 화소에 형성된 패널과, 구동 회로 또는 컨트롤러가 포함되는 IC 등을 상기 패널에 실장한 상태의 모듈을 그 범주에 포함한다. 또한, 본 발명의 일 형태에 따른 발광 장치는, 이 발광 장치를 제작하는 과정에서의 발광 소자가 완성되기 전의 일 형태에 상당하는 소자 기판을 그 범주에 포함하고, 상기 소자 기판은, 트랜지스터와, 트랜지스터를 통하여 전압이 공급되는 화소 전극을, 복수의 각 화소에 구비한다.
또한, 트랜지스터의 소스란, 활성층으로서 기능하는 반도체막의 일부인 소스 영역, 또는 상기 반도체막에 전기적으로 접속된 소스 전극을 의미한다. 마찬가지로, 트랜지스터의 드레인이란, 상기 반도체막의 일부인 드레인 영역, 또는 상기 반도체막에 전기적으로 접속된 드레인 전극을 의미한다. 또한, 게이트는 게이트 전극을 의미한다.
트랜지스터가 갖는 소스와 드레인은, 트랜지스터의 도전형 및 각 단자에 공급되는 전위의 고저에 따라, 그 호칭이 서로 바뀐다. 일반적으로, n채널형 트랜지스터에서는 낮은 전위가 공급되는 단자가 소스라고 불리고, 높은 전위가 공급되는 단자가 드레인이라고 불린다. 또한, p채널형 트랜지스터에서는 낮은 전위가 공급되는 단자가 드레인이라고 불리고, 높은 전위가 공급되는 단자가 소스라고 불린다. 본 명세서에서는, 편의상, 소스와 드레인이 고정되어 있는 것으로 가정하여 트랜지스터의 접속 관계를 설명하는 경우가 있지만, 실제로는 상기 전위의 관계에 따라 소스와 드레인의 호칭이 서로 바뀐다.
또한, 본 명세서 등에서, "X와 Y가 접속되어 있다"라고 명시적으로 기재되어 있는 경우는, X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우가, 본 명세서 등에 기재되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어, 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도 도면 또는 문장에 기재되어 있는 것으로 한다.
여기서, X 및 Y는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 직접적으로 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가, X와 Y 사이에 접속되지 않는 경우를 들 수 있고, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 통하지 않고, X와 Y가 접속되어 있는 경우를 들 수 있다.
X와 Y가 전기적으로 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가, X와 Y 사이에 1개 이상 접속된 경우를 들 수 있다. 또한, 스위치는 온오프가 제어되는 기능을 갖는다. 즉, 스위치는, 도통 상태(온 상태), 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 갖는다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는다. 또한, X와 Y가 전기적으로 접속되어 있는 경우는, X와 Y가 직접적으로 접속되어 있는 경우를 포함하는 것으로 한다.
X와 Y가 기능적으로 접속되어 있는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가, X와 Y 사이에 1개 이상 접속된 경우를 들 수 있다. 또한, 일례로서, X와 Y 사이에 다른 회로가 개재되더라도 X로부터 출력된 신호가 Y로 전달되는 경우는, X와 Y는 기능적으로 접속되어 있는 것으로 한다. 또한, X와 Y가 기능적으로 접속되어 있는 경우는, X와 Y가 직접적으로 접속되어 있는 경우와, X와 Y가 전기적으로 접속되어 있는 경우를 포함하는 것으로 한다.
또한, "X와 Y가 전기적으로 접속되어 있다"라고 명시적으로 기재되어 있는 경우는, X와 Y가 전기적으로 접속되어 있는 경우(즉, 다른 소자 또는 다른 회로를 사이에 개재하여 X와 Y가 접속되어 있는 경우)와, X와 Y가 기능적으로 접속되어 있는 경우(즉, 다른 회로를 사이에 개재하여 X와 Y가 기능적으로 접속되어 있는 경우)와, X와 Y가 직접 접속되어 있는 경우(즉, 다른 소자 또는 다른 회로를 사이에 개재하지 않고 X와 Y가 접속되어 있는 경우)가, 본 명세서 등에 기재되어 있는 것으로 한다. 즉, "전기적으로 접속되어 있다"라고 명시적으로 기재되어 있는 경우는, 단순히, "접속되어 있다"라고만 명시적으로 기재되어 있는 경우와 같은 내용이, 본 명세서 등에 기재되어 있는 것으로 한다.
<화소의 구성예>
도 1에, 본 발명의 일 형태에 따른 발광 장치의, 화소(10)의 구성을 일례로서 도시하였다. 도 1에 도시된 화소(10)는, 트랜지스터(11)와, 스위치(16)와, 용량 소자(13)와, 용량 소자(18)와, 발광 소자(14)를 갖는다.
발광 소자(14)는 LED(Light Emitting Diode)나 OLED(Organic Light Emitting Diode) 등의, 전류 또는 전압에 따라 휘도가 제어되는 소자를 그 범주에 포함한다. 예를 들어, OLED는, EL층과, 양극과, 음극을 적어도 갖는다. EL층은 양극과 음극 사이에 제공된 단층 또는 복수층으로 구성되어 있고, 이들의 층 중에, 발광성의 물질을 포함하는 발광층을 적어도 포함한다. EL층은, 음극과 양극 사이의 전위차가, 발광 소자(14)의 문턱 전압 Vthe 이상이 되었을 때에 공급되는 전류에 의하여, 일렉트로루미네선스가 얻어진다. 일렉트로루미네선스에는, 1중항 여기 상태로부터 기저 상태로 되돌아올 때의 발광(형광)과 3중항 여기 상태로부터 기저 상태로 되돌아올 때의 발광(인광)이 포함된다.
또한, 발광 소자(14)가 갖는 양극 및 음극은 어느 한쪽이 화소 전극으로서 기능하고, 다른 쪽이 공통 전극으로서 기능한다. 도 1에서는, 발광 소자(14)의 양극을 화소 전극으로서 사용하고, 발광 소자(14)의 음극을 공통 전극으로서 사용한 화소(10)의 구성을 예시하였다.
트랜지스터(11)는, 일반적인 게이트(제 1 게이트)에 더하여, 반도체막을 사이에 개재하여 상기 제 1 게이트와 중첩하는 제 2 게이트를 갖는다. 도 1에서는, 제 1 게이트를 G1로서 도시하고, 제 2 게이트를 G2로서 도시하였다.
또한, 트랜지스터(11)의 제 1 게이트의 전위는 배선(SL)으로부터 공급되는 화상 신호에 따라 제어된다. 스위치(16)는, 트랜지스터(11)가 갖는 제 2 게이트에 대한 배선(BL)의 전위의 공급을 제어하는 기능을 갖는다.
또한, 스위치(16)는 트랜지스터를 하나 또는 복수 사용하여, 각각 구성할 수 있다. 또는, 스위치(16)는 하나 또는 복수의 트랜지스터에 더하여, 용량 소자를 사용하여도 좋다.
용량 소자(13)는, 트랜지스터(11)의 제 2 게이트와, 트랜지스터(11)의 소스 및 드레인 중 한쪽 사이의 전위차를 유지하는 기능을 갖는다. 용량 소자(18)는, 트랜지스터(11)의 제 1 게이트와, 트랜지스터(11)의 소스 및 드레인 중 한쪽 사이의 전위차를 유지하는 기능을 갖는다.
도 1에서는, 트랜지스터(11)가 n채널형인 경우를 예시하였지만, 이 경우, 트랜지스터(11)의 소스 및 드레인 중 한쪽은 발광 소자(14)의 양극에 전기적으로 접속되어 있다. 그리고, 트랜지스터(11)의 소스 및 드레인 중 다른 쪽은 배선(VL)에 전기적으로 접속되어 있고, 발광 소자(14)의 음극은 배선(CL)에 전기적으로 접속되어 있다. 또한, 배선(VL)의 전위는, 배선(CL)의 전위에 발광 소자(14)의 문턱 전압 Vthe와, 트랜지스터(11)의 문턱 전압 Vth를 가산한 전위보다 높은 것으로 한다. 따라서, 화상 신호에 따라 트랜지스터(11)의 드레인 전류의 값이 정해지면, 상기 드레인 전류가 발광 소자(14)에 공급되어 발광 소자(14)는 발광의 상태가 된다.
트랜지스터(11)가 p채널형인 경우는, 도 35에 도시된 바와 같이, 트랜지스터(11)의 소스 및 드레인 중 한쪽은 발광 소자(14)의 음극에 전기적으로 접속되어 있다. 그리고, 트랜지스터(11)의 소스 및 드레인 중 다른 쪽은, 배선(VL)에 전기적으로 접속되어 있고, 발광 소자(14)의 양극은 배선(CL)에 전기적으로 접속되어 있다. 또한, 배선(CL)의 전위는, 배선(VL)의 전위에 발광 소자(14)의 문턱 전압 Vthe와, 트랜지스터(11)의 문턱 전압 Vth를 가산한 전위보다 높은 것으로 한다. 그리고, 트랜지스터(11)가 n채널형인 경우와 마찬가지로, 트랜지스터(11)가 p채널형인 경우에서도, 화상 신호에 따라 트랜지스터(11)의 드레인 전류의 값이 정해지면, 상기 드레인 전류가 발광 소자(14)에 공급되어 발광 소자(14)는 발광의 상태가 된다.
그리고, 본 발명의 일 형태에서는, 화상 신호에 따라 트랜지스터(11)의 드레인 전류의 값을 정하기 전에, 트랜지스터(11)의 소스 및 드레인 중 한쪽과, 제 2 게이트 사이의 전압 Vbg를 제어함으로써 트랜지스터(11)의 문턱 전압 Vth를 보정하여 화소(10) 사이에서 트랜지스터(11)의 문턱 전압 Vth에 편차가 생기는 것을 방지한다.
구체적으로는, 스위치(16)를 통하여 트랜지스터(11)의 제 2 게이트에 배선(BL)의 전위를 공급함으로써 트랜지스터(11)를 노멀리 온으로 한다. 예를 들어, 트랜지스터(11)가 n채널형인 경우, 전압 Vbg를 높게 하면, 문턱 전압 Vth는 마이너스 방향으로 시프트하여 트랜지스터(11)는 노멀리 온이 된다. 또한, 트랜지스터(11)가 p채널형인 경우, 전압 Vbg를 낮게 하면, 문턱 전압 Vth는 플러스 방향으로 시프트하여 트랜지스터(11)는 노멀리 온이 된다.
도 9에, 트랜지스터(11)가 n채널형인 경우의 전압 Vbg와 문턱 전압 Vth의 관계를 나타냈다. 전압 Vbg가 0일 때의 트랜지스터(11)의 문턱 전압 Vth를 Vth0으로 하였다. 그리고, 전압 Vbg를 0으로부터 플러스 방향으로 시프트시켜 Vbg1로 하면, 문턱 전압 Vth는 Vth0으로부터 마이너스 방향으로 시프트하여, Vth1(Vth1<0)이 된다.
그리고, 트랜지스터(11)가 노멀리 온인 상태에서, 트랜지스터(11)의 제 1 게이트와 소스 및 드레인 중 한쪽의 전위차인 게이트 전압 Vgs를 일정한 값으로 유지하고, 트랜지스터(11)의 드레인 전류가 트랜지스터(11)의 제 2 게이트 및 용량 소자(13)에 흐르는 구성으로 한다.
상기 구성에 의하여, 트랜지스터(11)의 제 2 게이트 및 용량 소자(13)에 축적되어 있는 전하가 이동하여, 트랜지스터(11)의 소스 및 드레인 중 한쪽의 전위가 시프트된다. 그리고, 트랜지스터(11)의 소스 및 드레인 중 한쪽의 전위가 시프트되는 것에 따라, 전압 Vbg가 변화되기 때문에, 트랜지스터(11)의 문턱 전압은 노멀리 온이 되는 방향으로 시프트한다. 예를 들어, 트랜지스터(11)가 n채널형인 경우, 전압 Vbg가 마이너스 방향으로 시프트되기 때문에, 문턱 전압 Vth는 플러스 방향으로 시프트한다. 또한, 트랜지스터(11)가 p채널형인 경우, 전압 Vbg가 플러스 방향으로 시프트되기 때문에, 문턱 전압 Vth는 마이너스 방향으로 시프트한다.
그리고, 최종적으로, 트랜지스터(11)의 문턱 전압 Vth가 일정한 값으로 유지된 게이트 전압 Vgs에 한없이 가까워지면, 드레인 전류가 0으로 수렴되어 트랜지스터(11)는 오프 상태가 된다. 이 때의 트랜지스터(11)의 문턱 전압 Vth를 Vth2로 한다. 도 9에 나타낸 바와 같이, 전압 Vbg가 Vbg2가 되면, 게이트 전압 Vgs가 일정한 값에 유지된 트랜지스터(11)의 드레인 전류가 0으로 수렴된다. 이로써, 문턱 전압 Vth가 Vth2로 보정된다. 상기 전위차 ΔV0은, 용량 소자(13)에 유지된다.
본 발명의 일 형태에서는, 상기 구성에 의하여, 화소(10) 사이에서 생긴 트랜지스터(11)의 문턱 전압의 편차가, 트랜지스터(11)의 드레인 전류의 값에 영향을 미치는 것을 방지할 수 있다. 그 결과, 화소 사이의 휘도의 편차를 억제할 수 있다.
또한, 도 1에서는, 트랜지스터(11)의 소스 및 드레인 중 한쪽과, 제 2 게이트 사이의 전압 Vbg를 제어함으로써 트랜지스터(11)의 문턱 전압 Vth를 보정할 수 있는 화소(10)의 구성에 대하여 도시하였지만, 트랜지스터(11)의 소스 및 드레인 중 한쪽과, 제 1 게이트 사이의 전압 Vgs를 제어함으로써 트랜지스터(11)의 문턱 전압 Vth를 보정할 수 있도록 하여도 좋다.
도 33에, 전압 Vgs를 제어함으로써 트랜지스터(11)의 문턱 전압 Vth를 보정할 수 있는 화소(10)의 구성을, 일례로서 도시하였다. 도 33에 도시된 화소(10)에서는, 트랜지스터(11)의 제 2 게이트의 전위는 배선(SL)으로부터 공급되는 화상 신호에 따라 제어된다. 스위치(16)는, 트랜지스터(11)가 갖는 제 1 게이트에 대한 배선(BL)의 전위의 공급을 제어하는 기능을 갖는다. 용량 소자(13)는, 트랜지스터(11)의 제 1 게이트와, 트랜지스터(11)의 소스 및 드레인 중 한쪽 사이의 전위차를 유지하는 기능을 갖는다. 용량 소자(18)는, 트랜지스터(11)의 제 2 게이트와, 트랜지스터(11)의 소스 및 드레인 중 한쪽 사이의 전위차를 유지하는 기능을 갖는다. 본 발명의 일 형태에서는, 상기 구성에 의하여, 화상 신호에 따라 트랜지스터(11)의 드레인 전류의 값을 정하기 전에, 트랜지스터(11)의 소스 및 드레인 중 한쪽과, 제 1 게이트 사이의 전압 Vbs를 제어함으로써 트랜지스터(11)의 문턱 전압 Vth를 보정하여 화소(10) 사이에서 트랜지스터(11)의 문턱 전압 Vth에 편차가 생기는 것을 방지할 수 있다.
<화소의 구체적인 구성예 1>
도 2의 (A)에, 도 1에 도시된 화소(10)의 구체적인 구성을 일례로서 도시하였다.
도 2의 (A)에 도시된 화소(10)는, 트랜지스터(11), 스위치(12), 용량 소자(13), 발광 소자(14), 스위치(15)~스위치(17), 및 용량 소자(18)를 갖는다.
구체적으로, 도 2의 (A)에 도시된 화소(10)에서는, 배선(SL)은 스위치(15)를 통하여 트랜지스터(11)의 제 1 게이트에 전기적으로 접속되어 있다. 또한, 배선(SL)은, 스위치(15) 및 스위치(12)를 통하여 발광 소자(14)가 갖는 화소 전극에 전기적으로 접속되어 있다. 트랜지스터(11)는, 소스 및 드레인 중 한쪽이 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있고, 소스 및 드레인 중 다른 쪽이 배선(VL)에 전기적으로 접속되어 있다. 트랜지스터(11)의 제 2 게이트는 스위치(16)를 통하여 배선(BL)에 전기적으로 접속되어 있다. 발광 소자(14)가 갖는 화소 전극은 스위치(17)를 통하여 배선(IL)에 전기적으로 접속되어 있다. 용량 소자(13)가 갖는 한 쌍의 전극은 한쪽이 트랜지스터(11)의 제 2 게이트에 전기적으로 접속되어 있고, 다른 쪽이 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있다. 용량 소자(18)가 갖는 한 쌍의 전극은 한쪽이 트랜지스터(11)의 제 1 게이트에 전기적으로 접속되어 있고, 다른 쪽이 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있다. 발광 소자(14)의 공통 전극은 배선(CL)에 전기적으로 접속되어 있다.
다음에, 도 2의 (B)에, 도 1에 도시된 화소(10)의 다른 구체적인 구성을 일례로서 도시하였다.
도 2의 (B)에 도시된 화소(10)는 스위치(19)를 더 갖는 점에서 도 2의 (A)에 도시된 화소(10)와 구성이 다르다.
구체적으로, 도 2의 (B)에 도시된 화소(10)에서는, 배선(SL)은 스위치(15)를 통하여 트랜지스터(11)의 제 1 게이트에 전기적으로 접속되어 있다. 또한, 배선(SL)은, 스위치(15), 스위치(12), 및 스위치(19)를 통하여 발광 소자(14)가 갖는 화소 전극에 전기적으로 접속되어 있다. 트랜지스터(11)는 소스 및 드레인 중 한쪽이 스위치(19)를 통하여 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있고, 소스 및 드레인 중 다른 쪽이 배선(VL)에 전기적으로 접속되어 있다. 트랜지스터(11)의 제 2 게이트는 스위치(16)를 통하여 배선(BL)에 전기적으로 접속되어 있다. 발광 소자(14)가 갖는 화소 전극은, 스위치(17) 및 스위치(19)를 통하여 배선(IL)에 전기적으로 접속되어 있다. 용량 소자(13)가 갖는 한 쌍의 전극은 한쪽이 트랜지스터(11)의 제 2 게이트에 전기적으로 접속되어 있고, 다른 쪽이 스위치(19)를 통하여 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있다. 용량 소자(18)가 갖는 한 쌍의 전극은 한쪽이 트랜지스터(11)의 제 1 게이트에 전기적으로 접속되어 있고, 다른 쪽이 스위치(19)를 통하여 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있다. 발광 소자(14)의 공통 전극은 배선(CL)에 전기적으로 접속되어 있다.
다음에, 도 2의 (A)에 도시된 화소(10)에서, 각 스위치에 트랜지스터가 사용된 경우의 화소의 구성예에 대하여 설명한다. 도 2의 (A)에 도시된 화소(10)의, 스위치(12)와, 스위치(15)~스위치(17)로서 각각 트랜지스터가 사용된 경우의 화소(10)의 구성예를 도 3의 (A)에 도시하였다.
도 3의 (A)에 도시된 화소(10)는, 트랜지스터(11)와, 스위치(12)로서의 기능을 갖는 트랜지스터(12t)와, 스위치(15)~스위치(17)로서의 기능을 각각 갖는 트랜지스터(15t)~트랜지스터(17t)와, 용량 소자(13)와, 용량 소자(18)와, 발광 소자(14)를 갖는다.
구체적으로, 트랜지스터(15t)는, 게이트가 배선(GLa)에, 소스 및 드레인 중 한쪽이 배선(SL)에, 소스 및 드레인 중 다른 쪽이 트랜지스터(11)의 제 1 게이트에, 각각 전기적으로 접속되어 있다. 트랜지스터(12t)는, 게이트가 배선(GLb)에, 소스 및 드레인 중 한쪽이 발광 소자(14)의 화소 전극에, 소스 및 드레인 중 다른 쪽이 트랜지스터(11)의 제 1 게이트에 각각 전기적으로 접속되어 있다. 트랜지스터(11)는, 소스 및 드레인 중 한쪽이 발광 소자(14)의 화소 전극에, 소스 및 드레인 중 다른 쪽이 배선(VL)에 각각 전기적으로 접속되어 있다. 트랜지스터(16t)는, 게이트가 배선(GLb)에, 소스 및 드레인 중 한쪽이 배선(BL)에, 소스 및 드레인 중 다른 쪽이 트랜지스터(11)의 제 2 게이트에 각각 전기적으로 접속되어 있다. 트랜지스터(17t)는, 게이트가 배선(GLd)에, 소스 및 드레인 중 한쪽이 배선(IL)에, 소스 및 드레인 중 다른 쪽이 발광 소자(14)의 화소 전극에 각각 전기적으로 접속되어 있다.
또한, 용량 소자(13)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(11)의 제 2 게이트에 전기적으로 접속되어 있고, 다른 쪽이 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있다. 용량 소자(18)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(11)의 제 1 게이트에 전기적으로 접속되어 있고, 다른 쪽이 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있다. 발광 소자(14)의 공통 전극은 배선(CL)에 전기적으로 접속되어 있다.
다음에, 도 2의 (B)에 도시된 화소(10)에서, 각 스위치에 트랜지스터가 사용된 경우의 화소의 구성예에 대하여 설명한다. 도 2의 (B)에 도시된 화소(10)의, 스위치(12)와, 스위치(15)~스위치(17)와, 스위치(19)로서 각각 트랜지스터가 사용된 경우의 화소(10)의 구성예를 도 3의 (B)에 도시하였다.
도 3의 (B)에 도시된 화소(10)는, 트랜지스터(11)와, 스위치(12)로서의 기능을 갖는 트랜지스터(12t)와, 스위치(15)~스위치(17)로서의 기능을 각각 갖는 트랜지스터(15t)~트랜지스터(17t)와, 스위치(19)로서의 기능을 갖는 트랜지스터(19t)와, 용량 소자(13)와, 용량 소자(18)와, 발광 소자(14)를 갖는다.
구체적으로, 트랜지스터(15t)는, 게이트가 배선(GLa)에, 소스 및 드레인 중 한쪽이 배선(SL)에, 소스 및 드레인 중 다른 쪽이 트랜지스터(11)의 제 1 게이트에 각각 전기적으로 접속되어 있다. 트랜지스터(12t)는, 게이트가 배선(GLb)에, 소스 및 드레인 중 한쪽이 트랜지스터(19t)의 소스 및 드레인 중 한쪽에, 소스 및 드레인 중 다른 쪽이 트랜지스터(11)의 제 1 게이트에 각각 전기적으로 접속되어 있다. 트랜지스터(11)는, 소스 및 드레인 중 한쪽이 트랜지스터(19t)의 소스 및 드레인 중 한쪽에, 소스 및 드레인 중 다른 쪽이 배선(VL)에 각각 전기적으로 접속되어 있다. 트랜지스터(16t)는, 게이트가 배선(GLb)에, 소스 및 드레인 중 한쪽이 배선(BL)에, 소스 및 드레인 중 다른 쪽이 트랜지스터(11)의 제 2 게이트에 각각 전기적으로 접속되어 있다. 트랜지스터(17t)는, 게이트가 배선(GLd)에, 소스 및 드레인 중 한쪽이 배선(IL)에, 소스 및 드레인 중 다른 쪽이 트랜지스터(19t)의 소스 및 드레인 중 한쪽에 각각 전기적으로 접속되어 있다. 트랜지스터(19t)는, 게이트가 배선(GLc)에, 소스 및 드레인 중 다른 쪽이 발광 소자(14)의 화소 전극에 각각 전기적으로 접속되어 있다.
또한, 용량 소자(13)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(11)의 제 2 게이트에 전기적으로 접속되어 있고, 다른 쪽이 트랜지스터(19t)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 용량 소자(18)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(11)의 제 1 게이트에 전기적으로 접속되어 있고, 다른 쪽이 트랜지스터(19t)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 발광 소자(14)의 공통 전극은 배선(CL)에 전기적으로 접속되어 있다.
다음에, 도 2의 (B)에 도시된 화소(10)의, 스위치(12)와, 스위치(15)~스위치(17)로서 각각 트랜지스터가 사용된 경우의 화소(10)의 다른 구성예를 도 4의 (A)에 도시하였다.
도 4의 (A)에 도시된 화소(10)는, 트랜지스터(16t)의 소스 및 드레인 중 한쪽이, 배선(BL)이 아니라 배선(VL)에 전기적으로 접속되어 있는 점에서 도 3의 (B)에 도시된 화소(10)와 구성이 다르다.
다음에, 도 2의 (B)에 도시된 화소(10)의, 스위치(12)와, 스위치(15)~스위치(17)와, 스위치(19)로서 각각 트랜지스터가 사용된 경우의 화소(10)의 다른 구성예를 도 4의 (B)에 도시하였다.
도 4의 (B)에 도시된 화소(10)는, 트랜지스터(17t)의 게이트가, 배선(GLd)이 아니라 배선(GLa)에 전기적으로 접속되어 있는 점에서 도 3의 (B)에 도시된 화소(10)와 구성이 다르다.
<화소의 구체적인 동작예 1>
다음에, 도 3의 (B)에 도시된 화소(10)를 예로 들어, 본 발명의 일 형태에 따른 발광 장치의 화소의 동작에 대하여 설명한다.
도 5에, 배선(GLa)~배선(GLd)에 입력되는 전위의 타이밍 차트와, 배선(SL)에 입력되는 화상 신호(Vdata)의 전위의 타이밍 차트를 나타냈다. 또한, 도 5에 나타낸 타이밍 차트는, 도 3의 (B)에 도시된 화소(10)에 포함되는 트랜지스터가 모두 n채널형인 경우를 예시한 것이다. 또한, 도 6 및 도 7에, 각 기간에서의 화소(10)의 동작을 모식적으로 도시하였다. 다만, 도 6 및 도 7에서는, 화소(10)의 동작을 알기 쉽게 나타내기 위하여, 트랜지스터(11) 이외의 트랜지스터를 스위치로서 도시하였다.
우선, 기간 t1에서는, 배선(GLa)에 로 레벨의 전위가 공급되고, 배선(GLb)에 하이 레벨의 전위가 공급되고, 배선(GLc)에 로 레벨의 전위가 공급되고, 배선(GLd)에 하이 레벨의 전위가 공급된다. 따라서, 도 6의 (A)에 도시된 바와 같이, 트랜지스터(12t), 트랜지스터(16t), 및 트랜지스터(17t)가 온 상태가 되고, 트랜지스터(15t) 및 트랜지스터(19t)는 오프 상태가 된다.
또한, 배선(VL)에는 전위(Vano)가 공급되고, 배선(BL)에는 전위(V0)가 공급되고, 배선(IL)에는 전위(V1)가 공급되고, 발광 소자(14)의 공통 전극에 전기적으로 접속된 배선(CL)에는 전위(Vcat)가 공급된다. 따라서, 트랜지스터(11)의 제 1 게이트(노드 A라고 표기함)에는 전위(V1)가 공급되고, 트랜지스터(11)의 제 2 게이트(노드 B라고 표기함)에는 전위(V0)가 공급되고, 트랜지스터(11)의 소스 및 드레인 중 한쪽(노드 C라고 표기함)에는 전위(V1)가 공급된다.
전위(Vano)는, 전위(Vcat)에 발광 소자(14)의 문턱 전압 Vthe와 트랜지스터(11)의 문턱 전압 Vth를 가산한 전위보다 높게 하는 것이 바람직하다. 그리고, 전위(V0)는, 트랜지스터(11)의 문턱 전압 Vth를 마이너스 방향으로 시프트시킬 정도로, 노드 C에 대하여 충분히 높은 전위인 것이 바람직하다. 구체적으로는, 도 9에 나타낸 바와 같이, 전압 Vbg가 0일 때의 트랜지스터(11)의 문턱 전압 Vth가 Vth0인 것으로 하고, 노드 B와 노드 C의 전위차에 상당하는 전압 Vbg를 Vbg1로 한다. 이로써, 기간 t1에서는, 트랜지스터(11)의 문턱 전압 Vth는 Vth1이 된다. 상기 구성에 의하여, 트랜지스터(11)는 노멀리 온이 되기 때문에, 노드 A와 노드 C의 전위차, 즉, 트랜지스터(11)의 게이트 전압이 0이더라도 트랜지스터(11)를 온 상태로 할 수 있다.
또한, 트랜지스터(11)가 p채널형인 경우, 전위(V0)는, 트랜지스터(11)의 문턱 전압 Vth를 플러스 방향으로 시프트시킬 정도로, 노드 C에 대하여 충분히 낮은 전위인 것이 바람직하다. 상기 구성에 의하여, 트랜지스터(11)는 노멀리 온이 되기 때문에, 노드 A와 노드 C의 전위차, 즉, 트랜지스터(11)의 게이트 전압이 0이더라도 트랜지스터(11)를 온 상태로 할 수 있다.
다음에, 기간 t2에서는, 배선(GLa)에 로 레벨의 전위가 공급되고, 배선(GLb)에 하이 레벨의 전위가 공급되고, 배선(GLc)에 로 레벨의 전위가 공급되고, 배선(GLd)에 로 레벨의 전위가 공급된다. 따라서, 도 6의 (B)에 도시된 바와 같이, 트랜지스터(12t) 및 트랜지스터(16t)가 온 상태가 되고, 트랜지스터(15t), 트랜지스터(17t), 및 트랜지스터(19t)는 오프 상태가 된다.
또한, 배선(VL)에는 전위(Vano)가 공급되고, 배선(BL)에는 전위(V0)가 공급된다. 따라서, 노드 B에 전위(V0)가 공급된 상태가 유지되고, 기간 t2의 개시 시에는 트랜지스터(11)의 문턱 전압 Vth는 Vth1로 마이너스 방향으로 시프트한 상태이므로, 트랜지스터(11)는 온 상태이다. 그리고, 기간 t2에서는, 배선(VL)과 배선(IL) 사이의 전류의 경로는, 스위치(17)에 의하여 차단되기 때문에, 트랜지스터(11)의 드레인 전류에 의하여 노드 A 및 노드 C의 전위는 상승하기 시작한다. 노드 C의 전위가 상승되면, 노드 B와 노드 C의 전위차에 상당하는 전압 Vbg가 낮아지며, 트랜지스터(11)의 문턱 전압 Vth는 플러스 방향으로 시프트한다. 그리고, 최종적으로, 트랜지스터(11)의 문턱 전압 Vth가 0에 한없이 가까워지면, 트랜지스터(11)는 오프 상태가 된다. 트랜지스터(11)의 문턱 전압 Vth가 0일 때의 노드 B와 노드 C의 전위차는 V0-V2로 한다.
즉, 트랜지스터(11)는, 노드 B와 노드 C의 전위차가 V0-V2일 때에, 게이트 전압 0에 대하여 드레인 전류가 0으로 수렴되도록 그 문턱 전압 Vth가 0으로 보정된다. 노드 B와 노드 C의 전위차 V0-V2는 용량 소자(13)에 인가된다.
다음에, 기간 t3에서는, 배선(GLa)에 하이 레벨의 전위가 공급되고, 배선(GLb)에 로 레벨의 전위가 공급되고, 배선(GLc)에 로 레벨의 전위가 공급되고, 배선(GLd)에 하이 레벨의 전위가 공급된다. 따라서, 도 7의 (A)에 도시된 바와 같이, 트랜지스터(15t) 및 트랜지스터(17t)가 온 상태가 되고, 트랜지스터(12t), 트랜지스터(16t), 및 트랜지스터(19t)는 오프 상태가 된다.
또한, 배선(VL)에는 전위(Vano)가 공급되고, 배선(SL)에는 화상 정보가 포함되는 전위(Vdata)가 공급되고, 배선(IL)에는 전위(V1)가 공급된다. 그리고, 노드 B는 플로팅 상태이기 때문에, 노드 C가 전위(V2)로부터 전위(V1)로 변화됨으로써 용량 소자(13)에 의하여 노드 B는 전위(V0)로부터 전위(V0+V1-V2)로 변화한다. 그리고, 용량 소자(13)에는 전위차(V0-V2)가 유지되기 때문에, 트랜지스터(11)의 문턱 전압 Vth는 0으로 유지된다. 또한, 노드 A에 전위(Vdata)가 공급되어 트랜지스터(11)의 게이트 전압은 Vdata-V1이 된다.
다음에, 기간 t4에서는, 배선(GLa)에 로 레벨의 전위가 공급되고, 배선(GLb)에 로 레벨의 전위가 공급되고, 배선(GLc)에 하이 레벨의 전위가 공급되고, 배선(GLd)에 로 레벨의 전위가 공급된다. 따라서, 도 7의 (B)에 도시된 바와 같이, 트랜지스터(19t)가 온 상태가 되고, 트랜지스터(12t), 트랜지스터(15t), 트랜지스터(16t), 및 트랜지스터(17t)는 오프 상태가 된다.
또한, 배선(VL)에는 전위(Vano)가 공급되고, 발광 소자(14)의 공통 전극에 전기적으로 접속된 배선(CL)에는 전위(Vcat)가 공급된다. 기간 t4에서는, 트랜지스터(19t)가 온 상태가 됨으로써 노드 C의 전위가 변동되어 전위(V3)가 되면, 노드 A는 전위(Vdata+V3-V1)가 되고, 노드 B는 전위(V0-V2+V3)가 된다. 노드 A, 노드 B, 및 노드 C의 전위가 변화되어도, 용량 소자(13)에는 전위차(V0-V2)가 유지되고, 용량 소자(18)에는 전위차(Vdata-V1)가 유지된다. 그리고, 배선(VL)과 배선(CL) 사이에는, 트랜지스터(11)의 게이트 전압에 대응하는 값의 드레인 전류가 흐른다. 발광 소자(14)의 휘도는 상기 드레인 전류의 값에 따라 정해진다.
또한, 도 3의 (B)에 도시된 화소(10)를 갖는 발광 장치에서는, 트랜지스터(11)의 소스 및 드레인 중 다른 쪽과, 트랜지스터(11)의 제 2 게이트가 전기적으로 분리되어 있기 때문에, 각각의 전위를 개별적으로 제어할 수 있다. 그러므로, 트랜지스터(11)가 노멀리 온인 경우에, 즉 트랜지스터(11)의 원래의 문턱 전압 Vth0이 마이너스의 값을 갖는 경우에, 기간 t2에서 트랜지스터(11)의 소스 및 드레인 중 한쪽의 전위가 제 2 게이트의 전위(V0)보다 높게 될 때까지 용량 소자(13)에 전하를 축적할 수 있다. 따라서, 본 발명의 일 형태에 따른 발광 장치에서는, 트랜지스터(11)가 노멀리 온이어도, 기간 t2에서, 게이트 전압 0에 대하여 드레인 전류가 0으로 수렴되도록 그 문턱 전압 Vth를 0으로 보정할 수 있다.
따라서, 트랜지스터(11)의 소스 및 드레인 중 다른 쪽과, 트랜지스터(11)의 제 2 게이트가 전기적으로 분리되어 있는, 도 3의 (A), 도 3의 (B), 및 도 4의 (B)에 도시된 화소(10)를 갖는 발광 장치에서는, 예를 들어, 트랜지스터(11)의 반도체막에 산화물 반도체가 사용된 경우 등에, 트랜지스터(11)가 노멀리 온이 되더라도 표시 불균일을 저감할 수 있어 높은 화질로 화상을 표시할 수 있다.
또한, 회로 구성의 예로서, 도 2의 (A) 및 도 2의 (B) 등을 도시하였지만, 본 발명의 일 형태는, 이에 한정되지 않는다. 예를 들어, 스위치는 다양한 개소에 배치할 수 있다. 예를 들어, 도 6의 (A)의 경우에는 도 36의 (A)와 같은 구성이 되면 좋고, 도 6의 (B)의 경우에는 도 36의 (B)와 같은 구성이 되면 좋고, 도 7의 (A)의 경우에는 도 37의 (A)와 같은 구성이 되면 좋고, 도 7의 (B)의 경우에는 도 37의 (B)와 같은 구성이 되면 좋다. 각각의 경우에서 이와 같은 구성이 되도록, 스위치가 적절한 장소에 배치되면 좋다.
이상이, 화소(10) 내에서의 문턱 전압의 보정(이하에서, 내부 보정이라고 부름)이 포함된 화소(10)의 동작예에 상당한다. 다음에, 내부 보정에 더하여, 문턱 전압의 편차에 기인하는 화소(10) 사이의 휘도의 편차가 화상 신호의 보정(이하에서, 외부 보정이라고 부름)에 의하여 억제되는 경우의 화소(10)의 동작에 대하여 설명한다.
도 3의 (B)에 도시된 화소(10)를 예로 들어, 내부 보정에 더하여 외부 보정이 수행되는 경우의 배선(GLa)~배선(GLd)에 입력되는 전위의 타이밍 차트와, 배선(SL)에 입력되는 화상 신호(Vdata)의 전위의 타이밍 차트를 도 8에 나타냈다. 또한, 도 8에 나타낸 타이밍 차트는, 도 3의 (B)에 도시된 화소(10)에 포함되는 트랜지스터가 모두 n채널형인 경우를 예시한 것이다.
우선, 기간 t1~기간 t4까지는, 화소(10)는 도 5에 나타낸 타이밍 차트와 마찬가지로, 상술한 설명에 따라 동작한다.
다음에, 기간 t5에서는, 배선(GLa)에 로 레벨의 전위가 공급되고, 배선(GLb)에 로 레벨의 전위가 공급되고, 배선(GLc)에 로 레벨의 전위가 공급되고, 배선(GLd)에 하이 레벨의 전위가 공급된다. 따라서, 트랜지스터(17t)가 온 상태가 되고, 트랜지스터(12t), 트랜지스터(15t), 트랜지스터(16t), 및 트랜지스터(19t)는 오프 상태가 된다.
또한, 배선(VL)에는 전위(Vano)가 공급되고, 배선(IL)에는 전위(V1)가 공급된다. 또한, 배선(IL)은 모니터 회로에 전기적으로 접속된다.
상기 동작에 의하여, 트랜지스터(11)의 드레인 전류는, 트랜지스터(17t) 및 배선(IL)을 통하여 모니터 회로에 공급된다. 모니터 회로는, 배선(IL)에 흐른 드레인 전류를 사용하여 이 드레인 전류의 값이 정보로서 포함되는 신호를 생성한다. 그리고, 본 발명의 일 형태에 따른 발광 장치에서는, 상기 신호를 사용하여 화소(10)에 공급되는 화상 신호의 전위(Vdata)의 값을 보정할 수 있다.
또한, 기간 t5에서 수행되는 외부 보정의 동작은, 기간 t4 후에, 항상 수행할 필요는 없다. 예를 들어, 발광 장치에서, 기간 t1~기간 t4의 동작이 복수 횟수 반복된 후에, 기간 t5의 동작을 수행하도록 하여도 좋다. 또한, 1행의 화소(10)에서 기간 t5의 동작이 수행된 후에, 최소의 계조값 0에 대응하는 화상 신호를 이 동작이 수행된 1행의 화소(10)에 기록함으로써 발광 소자(14)를 비발광의 상태로 하고 나서, 다음 행의 화소(10)에서, 기간 t5의 동작을 수행하도록 하여도 좋다.
또한, 내부 보정이 수행되지 않고, 외부 보정이 수행되는 경우에서도, 화소(10) 사이의 트랜지스터(11)의 문턱 전압의 편차뿐만 아니라 이동도 등, 문턱 전압 이외의 트랜지스터(11)의 전기적 특성의 편차도 보정할 수 있다. 다만, 외부 보정에 더하여 내부 보정도 수행되는 경우, 문턱 전압의 마이너스 시프트 또는 플러스 시프트의 보정은, 내부 보정에 의하여 수행된다. 따라서, 외부 보정에서는, 이동도 등, 트랜지스터(11)에서의 문턱 전압 이외의 전기적 특성의 편차를 보정하면 좋다. 따라서, 외부 보정에 더하여 내부 보정도 수행되는 경우, 외부 보정만이 수행되는 경우와 비교하여, 보정 후의 화상 신호의 전위의 진폭을 작게 억제할 수 있다. 따라서, 화상 신호의 전위의 진폭이 지나치게 큰 것에 기인하여, 계조값 사이에서의 화상 신호의 전위차가 커져, 화상 내의 휘도의 변화를 매끄러운 그라데이션으로 표현하기 어려워지는 사태가 발생되는 것을 방지할 수 있어, 화질이 저하되는 것을 방지할 수 있다.
또한, 도 3의 (A)에 도시된 화소(10)의 경우도, 도 5 또는 도 8에 도시된 배선(GLa), 배선(GLb), 배선(GLd), 및 배선(SL)에 공급되는 전위의 타이밍 차트에 따라, 마찬가지로 동작시킬 수 있다. 다만, 도 3의 (A)에 도시된 화소(10)의 경우, 기간 t2에서, 트랜지스터(11)의 드레인 전류가 발광 소자(14)에 흐르지 않도록 전위 (V0)를, 발광 소자(14)의 문턱 전압 Vthe 및 트랜지스터(15t)의 문턱 전압 Vth를 전위(Vcat)에 가산된 전위보다 낮게 하는 것이 바람직하다.
또한, 도 4의 (A)에 도시된 화소(10)의 경우도, 도 5 또는 도 8에 도시된 배선(GLa), 배선(GLb), 배선(GLc), 배선(GLd), 및 배선(SL)에 공급되는 전위의 타이밍 차트에 따라, 마찬가지로 동작시킬 수 있다.
또한, 도 4의 (B)에 도시된 화소(10)의 경우도, 도 5 또는 도 8에 도시된 배선(GLa), 배선(GLb), 배선(GLc), 및 배선(SL)에 공급되는 전위의 타이밍 차트에 따라, 마찬가지로 동작시킬 수 있다.
또한, 예를 들어, 외부 보정이 수행되지 않는 경우에는, 배선(IL)은 배선(CL)과 접속되어도 좋다. 또는, 배선(IL)과 배선(CL)을 1개로 통합함으로써 배선(IL)을 생략하여도 좋다. 이로써, 배선의 개수를 줄일 수 있다. 일례로서, 도 2의 (A)에서, 배선(IL)이 생략된 경우의 예를 도 38의 (A)에 도시하였다. 마찬가지로, 도 2의 (B)에 적용된 경우의 예를 도 38의 (B)에 도시하였다. 다른 도면에서, 마찬가지로 적용할 수 있다.
<화소부와 선택 회로의 구성예>
다음에 도 10에, 본 발명의 일 형태에 따른 발광 장치의 화소부의 구성을 일례로서 도시하였다. 도 10에서는, 화소부(40)가 매트릭스 형상으로 배열된 복수의 화소(10)를 갖는다. 또한, 화소부(40)는, 배선(GL), 배선(SL), 배선(VL), 배선(BL), 배선(IL), 및 배선(CL(도시하지 않았음))을 적어도 갖는다. 복수의 각 화소(10)는, 배선(GL) 중 적어도 하나와, 배선(SL) 중 적어도 하나와, 배선(VL) 중 적어도 하나와, 배선(BL) 중 적어도 하나와, 배선(IL) 중 적어도 하나와, 배선(CL)에 각각 전기적으로 접속되어 있다.
또한, 상기 배선의 종류 및 그 개수는, 화소(10)의 구성, 개수, 및 배치에 따라 결정할 수 있다. 구체적으로, 도 10에 도시된 화소부(40)의 경우, x열×y행의 화소(10)가 매트릭스 형상으로 전기적으로 접속되어 있다. 그리고, 복수의 배선(GL)(배선(GL1)~배선(GLy))과, 복수의 배선(SL)(배선(SL1)~배선(SLx))과, 복수의 배선(VL)(배선(VL1)~배선(VLx))과, 복수의 배선(BL)(배선(BL1)~배선(BLx))과, 복수의 배선(IL)(배선(IL1)~배선(ILx))과, 하나의 배선(CL)이, 화소부(40) 내에 배치되어 있는 경우를 예시하였다.
그리고, 도 10에 도시된 각 배선(GL)은, 배선(GLa), 배선(GLb), 배선(GLc), 및 배선(GLd) 모두, 또는 어느 복수를 각각 포함하는 것으로 한다.
또한 도 10에 도시된 바와 같이, 화소(10)가 매트릭스 형상으로 접속되어 있는 경우, 어느 행에서, 예를 들어 도 6의 (A), 도 6의 (B), 도 7의 (B) 등의 동작이 수행되는 경우, 다른 행에서, 예를 들어 도 7의 (A)의 동작을 수행할 수 있다. 따라서, 도 6의 (A) 및 도 6의 (B) 등의 동작을 충분히 긴 기간에 걸쳐 수행할 수 있다. 그러므로, 정밀하게 보정할 수 있다.
또한, 도 6의 (A) 및 도 6의 (B) 등의 동작과, 도 7의 (A) 등의 동작이 다른 행들에서 동시에 수행되지 않는 경우에는, 예를 들어, 배선(BL)은 배선(SL)과 접속하여도 좋다. 또는, 예를 들어, 배선(BL)과 배선(SL)을 1개로 통합함으로써 배선(BL)을 생략하여도 좋다. 이로써, 배선의 개수를 줄일 수 있다. 일례로서, 도 2의 (A)에서, 배선(BL)이 생략된 경우의 예를 도 39의 (A)에 도시하였다. 마찬가지로, 도 2의 (B)에 적용된 경우의 예를 도 39의 (B)에 도시하였다. 다른 도면에서, 마찬가지로 적용할 수 있다.
또한, 도 7의 (A) 등에서, 화상 신호의 전위(Vdata)가 입력되는 기간에서, 도 6의 (B)에 도시된 바와 같은 노드(B)와 노드(C)의 전위차(V0-V2)를 용량 소자(13)에 인가하는 동작이 수행되지 않기 때문에, 도 7의 (A) 등에서, 화상 신호의 전위(Vdata)가 점순차로 화소에 입력될 수 있다. 그 경우의 예를 도 40에 도시하였다. 스위치(60A), 스위치(60B), 및 스위치(60C) 등이 회로(61)에 의하여 제어되면서 순차적으로 온 상태가 된다. 이와 같이, 점순차 구동을 수행할 수 있다. 여기서, 회로(61)는, 1개씩 시프트된 파형을 출력할 수 있는 기능을 갖는다. 예를 들어, 회로(61)는, 시프트 레지스터로서의 기능을 갖는다. 따라서, 스위치(60A), 스위치(60B), 스위치(60C), 및 회로(61)는, 소스선 구동 회로로서의 기능을 갖는다고 할 수도 있다.
또는, 다른 예로서, 복수의 배선(SL)(배선(SL1)~배선(SLx))에서, 그 중의 복수의 배선에서, 어느 하나의 배선을 선택하여 화상 신호의 전위(Vdata)를 입력하여도 좋다. 예를 들어, 배선(SL1)과 배선(SL2)을 스위치(62A)와 스위치(62B)로 선택하고, 배선(SL3)과 배선(SL4)을 스위치(62C)와 스위치(62D)로 선택하는 경우의 예를 도 41에 도시하였다. 도 41에서는, 배선(63A)이 선택됨으로써 스위치(62A)와 스위치(62C)가 온 상태가 되고, 배선(63B)이 선택됨으로써 스위치(62B)와 스위치(62D) 등이 온 상태가 된다. 여기서는, 2개의 배선(SL) 중에서 1개가 선택되는 경우의 예를 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 더 많은 배선(SL) 중에서 1개를 선택하여도 좋다.
다음에, 외부 보정 기능을 갖는 발광 장치의, 화소부(40)와 선택 회로(41)의 접속 구성의 일례를 도 11에 도시하였다. 선택 회로(41)는, 전위(V1)가 공급되는 배선(42)과, 모니터 회로와의 접속 단자(TER) 중 어느 한쪽을 선택하는 기능을 갖는다. 선택된 배선(42) 및 접속 단자(TER) 중 어느 한쪽과 배선(IL)의 사이를 도통 상태로 할 수 있다.
구체적으로, 도 11에 도시된 선택 회로(41)는, 하나의 배선(IL)에 대한 배선(42)의 전위(V1)의 공급을 제어하는 스위치(43)와, 상기 하나의 배선(IL)과 접속 단자(TER) 사이의 도통 상태를 제어하는 스위치(44)를 갖는다.
<모니터 회로의 구성예>
다음에, 모니터 회로(45)의 구성예를 도 12에 도시하였다. 도 12에 도시된 모니터 회로(45)는, 연산 증폭기(46)와, 용량 소자(47)와, 스위치(48)를 갖는다.
용량 소자(47)가 갖는 한 쌍의 전극의 한쪽은 연산 증폭기(46)의 반전 입력 단자(-)에 접속되고, 용량 소자(47)가 갖는 한 쌍의 전극의 다른 쪽은 연산 증폭기(46)의 출력 단자에 접속되어 있다. 스위치(48)는, 용량 소자(47)에 축적되어 있는 전하를 방출시키는 기능을 갖고, 구체적으로는, 용량 소자(47)가 갖는 한 쌍의 전극 사이의 전기적인 도통 상태를 제어하는 기능을 갖는다. 연산 증폭기(46)의 비반전 입력 단자(+)는 배선(49)에 접속되어 있고, 배선(49)에는 전위(V1)가 공급된다.
본 발명의 일 형태에서는, 내부 보정을 수행하기 위하여, 화소(10)의 배선(IL)에 전위(V1)를 공급할 때에는, 모니터 회로(45)를 전압 폴로어로서 기능시킨다. 구체적으로는, 스위치(48)를 온 상태로 함으로써 배선(49)에 공급되는 전위(V1)를 모니터 회로(45)를 통하여 배선(IL)에 공급할 수 있다.
또한, 외부 보정을 수행하기 위하여, 화소(10)로부터 배선(IL)을 통하여 전류를 추출할 때에는, 우선, 모니터 회로(45)를 전압 폴로어로서 기능시킴으로써 배선(IL)에 전위(V1)를 공급한 후에, 모니터 회로(45)를 적분 회로로서 기능시킴으로써 화소(10)로부터 추출된 전류를 전압으로 변환한다. 구체적으로는, 스위치(48)를 온 상태로 함으로써 배선(49)에 공급된 전위(V1)를, 모니터 회로(45)를 통하여 배선(IL)에 공급한 후에, 스위치(48)를 오프 상태로 한다. 스위치(48)가 오프 상태일 때에, 화소(10)로부터 추출된 드레인 전류가 배선(TER)에 공급되면, 용량 소자(47)에 전하가 축적되어 용량 소자(47)가 갖는 한 쌍의 전극 사이에 전압이 생긴다. 이 전압은 배선(TER)에 공급된 드레인 전류의 총량에 비례하기 때문에, 연산 증폭기(46)의 출력 단자에 접속된 배선(OUT)에는, 소정의 기간 내에서의 드레인 전류의 총량에 대응한 전위가 공급된다.
<화소의 구체적인 구성예 2>
도 13의 (A)에, 도 1에 도시된 화소(10)의 구체적인 구성을 일례로서 도시하였다.
도 13의 (A)에 도시된 화소(10)는, 트랜지스터(11), 용량 소자(13), 발광 소자(14), 스위치(15)~스위치(17), 및 용량 소자(18)를 갖는다.
구체적으로, 도 13의 (A)에 도시된 화소(10)에서는, 배선(SL)은 스위치(15)를 통하여 트랜지스터(11)의 제 1 게이트에 전기적으로 접속되어 있다. 트랜지스터(11)는, 소스 및 드레인 중 한쪽이 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있고, 소스 및 드레인 중 다른 쪽이 배선(VL)에 전기적으로 접속되어 있다. 트랜지스터(11)의 제 2 게이트는 스위치(16)를 통하여 배선(BL)에 전기적으로 접속되어 있다. 발광 소자(14)가 갖는 화소 전극은 스위치(17)를 통하여 배선(IL)에 전기적으로 접속되어 있다. 용량 소자(13)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(11)의 제 2 게이트에 전기적으로 접속되어 있고, 다른 쪽이 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있다. 용량 소자(18)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(11)의 제 1 게이트에 전기적으로 접속되어 있고, 다른 쪽이 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있다. 발광 소자(14)의 공통 전극은 배선(CL)에 전기적으로 접속되어 있다.
다음에, 도 13의 (B)에, 도 1에 도시된 화소(10)의 다른 구체적인 구성을 일례로서 도시하였다.
도 13의 (B)에 도시된 화소(10)는 스위치(19)를 더 갖는 점에서 도 13의 (A)에 도시된 화소(10)와 구성이 다르다.
구체적으로, 도 13의 (B)에 도시된 화소(10)에서는, 배선(SL)은 스위치(15)를 통하여 트랜지스터(11)의 제 1 게이트에 전기적으로 접속되어 있다. 트랜지스터(11)는, 소스 및 드레인 중 한쪽이 스위치(19)를 통하여 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있고, 소스 및 드레인 중 다른 쪽이 배선(VL)에 전기적으로 접속되어 있다. 트랜지스터(11)의 제 2 게이트는 스위치(16)를 통하여 배선(BL)에 전기적으로 접속되어 있다. 발광 소자(14)가 갖는 화소 전극은, 스위치(17) 및 스위치(19)를 통하여 배선(IL)에 전기적으로 접속되어 있다. 용량 소자(13)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(11)의 제 2 게이트에 전기적으로 접속되어 있고, 다른 쪽이 스위치(19)를 통하여 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있다. 용량 소자(18)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(11)의 제 1 게이트에 전기적으로 접속되어 있고, 다른 쪽이 스위치(19)를 통하여 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있다. 발광 소자(14)의 공통 전극은 배선(CL)에 전기적으로 접속되어 있다.
다음에, 도 13의 (A)에 도시된 화소(10)에서, 각 스위치로서 트랜지스터가 사용된 경우의 화소의 구성예에 대하여 설명한다. 도 13의 (A)에 도시된 화소(10)의 스위치(15)~스위치(17)로서 각각 트랜지스터가 사용된 경우의 화소(10)의 구성예를 도 14의 (A)에 도시하였다.
도 14의 (A)에 도시된 화소(10)는, 트랜지스터(11)와, 스위치(15)~스위치(17)로서의 기능을 각각 갖는 트랜지스터(15t)~트랜지스터(17t)와, 용량 소자(13)와, 용량 소자(18)와, 발광 소자(14)를 갖는다.
구체적으로, 트랜지스터(15t)는, 게이트가 배선(GLa)에, 소스 및 드레인 중 한쪽이 배선(SL)에, 소스 및 드레인 중 다른 쪽이 트랜지스터(11)의 제 1 게이트에 각각 전기적으로 접속되어 있다. 트랜지스터(11)는, 소스 및 드레인 중 한쪽이 발광 소자(14)의 화소 전극에, 소스 및 드레인 중 다른 쪽이 배선(VL)에 각각 전기적으로 접속되어 있다. 트랜지스터(16t)는, 게이트가 배선(GLb)에, 소스 및 드레인 중 한쪽이 배선(BL)에, 소스 및 드레인 중 다른 쪽이 트랜지스터(11)의 제 2 게이트에 각각 전기적으로 접속되어 있다. 트랜지스터(17t)는, 게이트가 배선(GLd)에, 소스 및 드레인 중 한쪽이 배선(IL)에, 소스 및 드레인 중 다른 쪽이 발광 소자(14)의 화소 전극에 각각 전기적으로 접속되어 있다.
또한, 용량 소자(13)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(11)의 제 2 게이트에 전기적으로 접속되어 있고, 다른 쪽이 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있다. 용량 소자(18)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(11)의 제 1 게이트에 전기적으로 접속되어 있고, 다른 쪽이 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있다. 발광 소자(14)의 공통 전극은 배선(CL)에 전기적으로 접속되어 있다.
다음에, 도 13의 (B)에 도시된 화소(10)에서, 각 스위치로서 트랜지스터가 사용된 경우의 화소의 구성예에 대하여 설명한다. 도 13의 (B)에 도시된 화소(10)의, 스위치(15)~스위치(17)와, 스위치(19)로서 각각 트랜지스터가 사용된 경우의 화소(10)의 구성예를 도 14의 (B)에 도시하였다.
도 14의 (B)에 도시된 화소(10)는, 트랜지스터(11)와, 스위치(15)~스위치(17)로서의 기능을 각각 갖는 트랜지스터(15t)~트랜지스터(17t)와, 스위치(19)로서의 기능을 갖는 트랜지스터(19t)와, 용량 소자(13)와, 용량 소자(18)와, 발광 소자(14)를 갖는다.
구체적으로, 트랜지스터(15t)는, 게이트가 배선(GLa)에, 소스 및 드레인 중 한쪽이 배선(SL)에, 소스 및 드레인 중 다른 쪽이 트랜지스터(11)의 제 1 게이트에 각각 전기적으로 접속되어 있다. 트랜지스터(11)는, 소스 및 드레인 중 한쪽이 트랜지스터(19t)의 소스 및 드레인 중 한쪽에, 소스 및 드레인 중 다른 쪽이 배선(VL)에 각각 전기적으로 접속되어 있다. 트랜지스터(16t)는, 게이트가 배선(GLb)에, 소스 및 드레인 중 한쪽이 배선(BL)에, 소스 및 드레인 중 다른 쪽이 트랜지스터(11)의 제 2 게이트에 각각 전기적으로 접속되어 있다. 트랜지스터(17t)는, 게이트가 배선(GLd)에, 소스 및 드레인 중 한쪽이 배선(IL)에, 소스 및 드레인 중 다른 쪽이 트랜지스터(19t)의 소스 및 드레인 중 한쪽에 각각 전기적으로 접속되어 있다. 트랜지스터(19t)는, 게이트가 배선(GLc)에, 소스 및 드레인 중 다른 쪽이 발광 소자(14)의 화소 전극에 각각 전기적으로 접속되어 있다.
또한, 용량 소자(13)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(11)의 제 2 게이트에 전기적으로 접속되어 있고, 다른 쪽이 트랜지스터(19t)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 용량 소자(18)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(11)의 제 1 게이트에 전기적으로 접속되어 있고, 다른 쪽이 트랜지스터(19t)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 발광 소자(14)의 공통 전극은 배선(CL)에 전기적으로 접속되어 있다.
다음에, 도 13의 (B)에 도시된 화소(10)의 스위치(15)~스위치(17)로서 각각 트랜지스터가 사용된 경우의 화소(10)의 다른 구성예를 도 15의 (A)에 도시하였다.
도 15의 (A)에 도시된 화소(10)는, 트랜지스터(16t)의 소스 및 드레인 중 한쪽이, 배선(BL)이 아니라 배선(VL)에 전기적으로 접속되어 있는 점에서 도 14의 (B)에 도시된 화소(10)와 구성이 다르다.
다음에, 도 13의 (B)에 도시된 화소(10)의, 스위치(15)~스위치(17)와, 스위치(19)로서 각각 트랜지스터가 사용된 경우의 화소(10)의 다른 구성예를 도 15의 (B)에 도시하였다.
도 15의 (B)에 도시된 화소(10)는, 트랜지스터(17t)의 게이트가, 배선(GLd)이 아니라 배선(GLa)에 전기적으로 접속되어 있는 점에서 도 14의 (B)에 도시된 화소(10)와 구성이 다르다.
<화소의 구체적인 동작예 2>
다음에, 도 14의 (B)에 도시된 화소(10)를 예로 들어, 본 발명의 일 형태에 따른 발광 장치의 화소의 동작에 대하여 설명한다.
도 16에, 배선(GLa)~배선(GLd)에 입력되는 전위의 타이밍 차트와, 배선(SL)에 입력되는 화상 신호(Vdata)의 전위의 타이밍 차트를 나타냈다. 또한, 도 16에 나타낸 타이밍 차트는 도 14의 (B)에 도시된 화소(10)에 포함되는 트랜지스터가 모두 n채널형인 경우를 예시한 것이다.
우선, 기간 t1에서는, 배선(GLa)에 하이 레벨의 전위가 공급되고, 배선(GLb)에 하이 레벨의 전위가 공급되고, 배선(GLc)에 로 레벨의 전위가 공급되고, 배선(GLd)에 하이 레벨의 전위가 공급된다. 따라서, 트랜지스터(15t), 트랜지스터(16t), 및 트랜지스터(17t)가 온 상태가 되고, 트랜지스터(19t)는 오프 상태가 된다.
또한, 배선(SL)에는 전위(V4)가 공급되고, 배선(VL)에는 전위(Vano)가 공급되고, 배선(BL)에는 전위(V0)가 공급되고, 배선(IL)에는 전위(V1)가 공급되고, 발광 소자(14)의 공통 전극에 전기적으로 접속된 배선(CL)에는 전위(Vcat)가 공급된다. 따라서, 트랜지스터(11)의 제 1 게이트(노드 A로 표기함)에는 전위(V4)가 공급되고, 트랜지스터(11)의 제 2 게이트(노드 B로 표기함)에는 전위(V0)가 공급되고, 트랜지스터(11)의 소스 및 드레인 중 한쪽(노드 C로 표기함)에는 전위(V1)가 공급된다.
전위(Vano)는, 전위(Vcat)에 발광 소자(14)의 문턱 전압 Vthe와 트랜지스터(11)의 문턱 전압 Vth를 가산한 전위보다 높게 하는 것이 바람직하다. 그리고, 전위(V0)는, 트랜지스터(11)의 문턱 전압 Vth를 마이너스 방향으로 시프트시킬 정도로, 노드 C에 대하여 충분히 높은 전위인 것이 바람직하다. 구체적으로는, 도 9에 나타낸 바와 같이, 전압 Vbg가 0일 때의 트랜지스터(11)의 문턱 전압 Vth가 Vth0인 것으로 하면, 기간 t1에서는, 노드 B와 노드 C의 전위차에 상당하는 전압 Vbg를 Vbg1로 하여, 트랜지스터(11)의 문턱 전압 Vth를 Vth1로 한다. 상기 구성에 의하여, 트랜지스터(11)는 노멀리 온이 되기 때문에, 노드 A와 노드 C의 전위차, 즉, 트랜지스터(11)의 게이트 전압이 V4-V1이어도 트랜지스터(11)를 온 상태로 할 수 있다.
또한, 트랜지스터(11)가 p채널형인 경우, 전위(V0)는, 트랜지스터(11)의 문턱 전압 Vth를 플러스 방향으로 시프트시킬 정도로, 노드 C에 대하여 충분히 낮은 전위인 것이 바람직하다. 상기 구성에 의하여, 트랜지스터(11)는 노멀리 온이 되기 때문에, 노드 A와 노드 C의 전위차, 즉, 트랜지스터(11)의 게이트 전압이 V4-V1이어도 트랜지스터(11)를 온 상태로 할 수 있다.
다음에, 기간 t2에서는, 배선(GLa)에 로 레벨의 전위가 공급되고, 배선(GLb)에 하이 레벨의 전위가 공급되고, 배선(GLc)에 로 레벨의 전위가 공급되고, 배선(GLd)에 로 레벨의 전위가 공급된다. 따라서, 트랜지스터(16t)가 온 상태가 되고, 트랜지스터(15t), 트랜지스터(17t), 및 트랜지스터(19t)는 오프 상태가 된다.
또한, 배선(VL)에는 전위(Vano)가 공급되고, 배선(BL)에는 전위(V0)가 공급된다. 따라서, 노드 B에 전위(V0)가 공급된 상태가 유지되고, 기간 t2의 개시 시에는 트랜지스터(11)의 문턱 전압 Vth는 Vth1과 마이너스 방향으로 시프트한 상태이므로, 트랜지스터(11)는 온 상태이다. 그리고, 기간 t2에서는, 배선(VL)과 배선(IL) 사이의 전류의 경로는, 스위치(17)에 의하여 차단되기 때문에, 트랜지스터(11)의 드레인 전류에 의하여 노드 A 및 노드 C의 전위는 상승하기 시작한다. 노드 C의 전위가 상승되면, 노드 B와 노드 C의 전위차에 상당하는 전압 Vbg가 낮아지며, 트랜지스터(11)의 문턱 전압 Vth는 플러스 방향으로 시프트한다. 그리고, 최종적으로, 트랜지스터(11)의 문턱 전압 Vth가 트랜지스터(11)의 게이트 전압 V4-V1에 한없이 가까워지면, 트랜지스터(11)는 오프 상태가 된다. 트랜지스터(11)의 문턱 전압 Vth가 V4-V1일 때의 노드 B와 노드 C의 전위차는 V0-V2로 한다.
즉, 트랜지스터(11)는, 노드 B와 노드 C의 전위차가 V0-V2일 때에, 게이트 전압 V4-V1에 대하여 드레인 전류가 0으로 수렴되도록 그 문턱 전압 Vth가 V4-V1로 보정된다. 노드 B와 노드 C의 전위차 V0-V2는 용량 소자(13)에 인가된다.
다음에, 기간 t3에서는, 배선(GLa)에 하이 레벨의 전위가 공급되고, 배선(GLb)에 로 레벨의 전위가 공급되고, 배선(GLc)에 로 레벨의 전위가 공급되고, 배선(GLd)에 하이 레벨의 전위가 공급된다. 따라서, 트랜지스터(15t) 및 트랜지스터(17t)가 온 상태가 되고, 트랜지스터(16t) 및 트랜지스터(19t)는 오프 상태가 된다.
또한, 배선(VL)에는 전위(Vano)가 공급되고, 배선(SL)에는 화상 정보가 포함되는 전위(Vdata)가 공급되고, 배선(IL)에는 전위(V1)가 공급된다. 그리고, 노드 B는 플로팅 상태이기 때문에, 노드 C가 전위(V2)로부터 전위(V1)로 변화됨으로써 용량 소자(13)에 의하여 노드 B는 전위(V0)로부터 전위(V0+V1-V2)로 변화한다. 그리고, 용량 소자(13)에는 전위차(V0-V2)가 유지되기 때문에, 트랜지스터(11)의 문턱 전압 Vth는 V4-V1로 유지된다. 또한, 노드 A에 전위(Vdata)가 공급되어 트랜지스터(11)의 게이트 전압은 Vdata-V1이 된다.
다음에, 기간 t4에서는, 배선(GLa)에 로 레벨의 전위가 공급되고, 배선(GLb)에 로 레벨의 전위가 공급되고, 배선(GLc)에 하이 레벨의 전위가 공급되고, 배선(GLd)에 로 레벨의 전위가 공급된다. 따라서, 트랜지스터(19t)가 온 상태가 되고, 트랜지스터(15t), 트랜지스터(16t), 및 트랜지스터(17t)는 오프 상태가 된다.
또한, 배선(VL)에는 전위(Vano)가 공급되고, 발광 소자(14)의 공통 전극에 전기적으로 접속된 배선(CL)에는 전위(Vcat)가 공급된다. 기간 t4에서는, 트랜지스터(19t)가 온 상태가 됨으로써 노드 C의 전위가 변동되어 전위(V3)가 되면, 노드 A는 전위(Vdata+V3-V1)가 되고, 노드 B는 전위(V0-V2+V3)가 된다. 노드 A, 노드 B, 및 노드 C의 전위가 변화되어도, 용량 소자(13)에는 전위차 V0-V2가 유지되고, 용량 소자(18)에는 전위차 Vdata-V1이 유지된다. 그리고, 배선(VL)과 배선(CL) 사이에는, 트랜지스터(11)의 게이트 전압에 대응하는 값의 드레인 전류가 흐른다. 발광 소자(14)의 휘도는 상기 드레인 전류의 값에 따라 정해진다.
또한, 도 14의 (B)에 도시된 화소(10)를 갖는 발광 장치에서는, 트랜지스터(11)의 소스 및 드레인 중 다른 쪽과, 트랜지스터(11)의 제 2 게이트가 전기적으로 분리되기 때문에, 각각의 전위를 개별적으로 제어할 수 있다. 그러므로, 트랜지스터(11)가 노멀리 온인 경우에, 즉 트랜지스터(11)의 원래의 문턱 전압 Vth0이 마이너스의 값을 갖는 경우에, 기간 t2에서 트랜지스터(11)의 소스 및 드레인 중 한쪽의 전위가 제 2 게이트의 전위(V0)보다 높게 될 때까지 용량 소자(13)에 전하를 축적할 수 있다. 따라서, 본 발명의 일 형태에 따른 발광 장치에서는, 트랜지스터(11)가 노멀리 온이어도, 기간 t2에서, 게이트 전압 V4-V1에 대하여 드레인 전류가 0으로 수렴되도록 그 문턱 전압 Vth를 V4-V1로 보정할 수 있다.
따라서, 트랜지스터(11)의 소스 및 드레인 중 다른 쪽과, 트랜지스터(11)의 제 2 게이트가 전기적으로 분리되어 있는, 도 14의 (A), 도 14의 (B), 및 도 15의 (B)에 도시된 화소(10)를 갖는 발광 장치에서는, 예를 들어, 트랜지스터(11)의 반도체막에 산화물 반도체가 사용된 경우 등에, 트랜지스터(11)가 노멀리 온이 되어도 표시 불균일을 저감할 수 있어 높은 화질로 화상을 표시할 수 있다.
이상이, 내부 보정이 포함된 화소(10)의 동작예에 상당한다. 다음에, 내부 보정에 더하여, 문턱 전압의 편차에 기인하는 화소(10) 사이의 휘도의 편차가 외부 보정에 의하여 억제되는 경우의 화소(10)의 동작에 대하여 설명한다.
도 14의 (B)에 도시된 화소(10)를 예로 들어, 내부 보정에 더하여 외부 보정이 수행되는 경우의 기간 t1~기간 t4까지는, 화소(10)는 도 16에 나타낸 타이밍 차트와 마찬가지로, 상술한 설명에 따라 동작한다.
다음에, 기간 t4 후의 기간 t5에서는, 배선(GLa)에 로 레벨의 전위가 공급되고, 배선(GLb)에 로 레벨의 전위가 공급되고, 배선(GLc)에 로 레벨의 전위가 공급되고, 배선(GLd)에 하이 레벨의 전위가 공급된다. 따라서, 트랜지스터(17t)가 온 상태가 되고, 트랜지스터(15t), 트랜지스터(16t), 및 트랜지스터(19t)는 오프 상태가 된다.
또한, 배선(VL)에는 전위(Vano)가 공급되고, 배선(IL)에는 전위(V1)가 공급된다. 또한, 배선(IL)은 모니터 회로에 전기적으로 접속된다.
상기 동작에 의하여, 트랜지스터(11)의 드레인 전류는, 트랜지스터(17t) 및 배선(IL)을 통하여 모니터 회로에 공급된다. 모니터 회로는, 배선(IL)에 흐른 드레인 전류를 사용하여 이 드레인 전류의 값을 정보로서 포함하는 신호를 생성한다. 그리고, 본 발명의 일 형태에 따른 발광 장치에서는, 상기 신호를 사용하여 화소(10)에 공급되는 화상 신호의 전위(Vdata)의 값을 보정할 수 있다.
또한, 기간 t5에서 수행되는 외부 보정의 동작은, 기간 t4 후에, 항상 수행할 필요는 없다. 예를 들어, 발광 장치에서, 기간 t1~기간 t4의 동작이 복수 횟수 반복된 후에, 기간 t5의 동작을 수행하도록 하여도 좋다. 또한, 1행의 화소(10)에서 기간 t5의 동작이 수행된 후에, 최소의 계조값 0에 대응하는 화상 신호를 이 동작이 수행된 1행의 화소(10)에 기록함으로써 발광 소자(14)를 비발광의 상태로 한 후에, 다음 행의 화소(10)에서, 기간 t5의 동작을 수행하도록 하여도 좋다.
또한, 도 14의 (A)에 도시된 화소(10)의 경우도, 도 16에 도시된 배선(GLa), 배선(GLb), 배선(GLd), 및 배선(SL)에 공급되는 전위의 타이밍 차트에 따라, 마찬가지로 동작시킬 수 있다. 또한, 외부 보정의 동작도 도 14의 (B)에 도시된 화소와 마찬가지로 수행할 수 있다. 다만, 도 14의 (A)에 도시된 화소(10)의 경우, 기간 t2에서, 트랜지스터(11)의 드레인 전류가 발광 소자(14)에 흐르지 않도록 전위(V0)를, 발광 소자(14)의 문턱 전압 Vthe 및 트랜지스터(15t)의 문턱 전압 Vth가 전위(Vcat)에 가산된 전위보다 낮게 하는 것이 바람직하다.
또한, 도 15의 (A)에 도시된 화소(10)의 경우도, 도 16에 도시된 배선(GLa), 배선(GLb), 배선(GLc), 배선(GLd), 및 배선(SL)에 공급되는 전위의 타이밍 차트에 따라, 마찬가지로 동작시킬 수 있다. 또한, 외부 보정의 동작도 도 14의 (B)에 도시된 화소와 마찬가지로 수행할 수 있다.
또한, 도 15의 (B)에 도시된 화소(10)의 경우도, 도 16에 도시된 배선(GLa), 배선(GLb), 배선(GLc), 및 배선(SL)에 공급되는 전위의 타이밍 차트에 따라, 마찬가지로 동작시킬 수 있다. 또한, 외부 보정의 동작도 도 14의 (B)에 도시된 화소와 마찬가지로 수행할 수 있다.
<트랜지스터의 구성예 1>
다음에, 채널 형성 영역이 산화물 반도체막으로 형성되어 있는 트랜지스터(OS 트랜지스터)에 대하여 설명한다.
도 27의 (A), 도 27의 (B), 및 도 27의 (C)에, 디바이스 구조가 다른 3개의 트랜지스터(TA1), 트랜지스터(TA2), 및 트랜지스터(TB1)의 상면도(레이아웃 도면)와, 각각의 회로 기호를 도시하였다. 도 28은, 트랜지스터(TA1), 트랜지스터(TA2), 및 트랜지스터(TB1)의 단면도이다. 도 28의 (A) 및 도 28의 (B)에, 트랜지스터(TA1)의 a1-a2선 및 b1-b2선을 따른 단면도, 트랜지스터(TA2)의 a3-a4선 및 b3-b4선을 따른 단면도, 및 트랜지스터(TB1)의 a5-a6선 및 b5-b6선을 따른 단면도를 도시하였다. 도 28의 (A)에, 이들 트랜지스터의 채널 길이 방향의 단면 구조가 도시되고, 도 28의 (B)에, 이들 트랜지스터의 채널 폭 방향의 단면 구조가 도시되었다.
도 28의 (A) 및 도 28의 (B)에 도시된 바와 같이, 트랜지스터(TA1), 트랜지스터(TA2), 및 트랜지스터(TB1)는, 동일 절연 표면 위에 집적되고, 이들의 트랜지스터는 동일한 제작 공정으로 제작할 수 있다. 또한, 여기서는. 디바이스 구조의 명료화를 위하여, 각 트랜지스터의 게이트(G), 소스(S), 및 드레인(D)에 전위나 전원을 공급하기 위한 배선과의 전기적인 접속은 생략한다.
트랜지스터(TA1)(도 27의 (A)), 트랜지스터(TA2)(도 27의 (B))는, 게이트(G)와 백 게이트(BG)를 갖는 트랜지스터이다. 게이트(G) 및 백 게이트(BG)는, 어느 한쪽이 제 1 게이트에 상당하고, 다른 쪽이 제 2 게이트에 상당한다. 트랜지스터(TA1) 및 트랜지스터(TA2)는 백 게이트를 게이트에 접속한 구조로 한다. 트랜지스터(TB1)(도 27의 (C))는, 백 게이트(BG)를 갖지 않는 트랜지스터이다. 도 28에 도시된 바와 같이, 이들의 트랜지스터(TA1), 트랜지스터(TA2), 및 트랜지스터(TB1)는, 기판(30)에 형성되어 있다. 이하에서, 도 27, 도 28을 참조하여 이들의 트랜지스터의 구성을 설명한다.
<트랜지스터(TA1)>
트랜지스터(TA1)는, 게이트 전극(GE1), 소스 전극(SE1), 드레인 전극(DE1), 백 게이트 전극(BGE1), 및 산화물 반도체막(OS1)을 갖는다.
이하의 설명에서, 트랜지스터(TA1)를 TA1이라고 부르는 경우, 백 게이트를 BG라고 부르는 경우, 산화물 반도체막(OS1)을 OS1이나 막(OS1)이라고 부르는 경우 등, 소자나 소자의 구성 요소를 생략하여 부르는 경우가 있다. 또한, 신호, 전위, 회로 등에 대해서도 마찬가지로 생략하는 경우가 있다.
또한, 본 실시형태에서는, OS 트랜지스터의 채널 길이는 소스 전극과 드레인 전극 사이의 거리로 한다. 또한, OS 트랜지스터의 채널 폭은 산화물 반도체막과 게이트 전극이 중첩되는 영역에서의 소스 전극 또는 드레인 전극의 폭으로 한다. 트랜지스터(TA1)의 채널 길이는 La1이고, 채널 폭은 Wa1이다.
막(OS1)은, 절연막(34)을 개재하여 전극(GE1)과 중첩한다. 막(OS1)의 상면 및 측면에 접촉하여 한 쌍의 전극((SE1) 및 (DE1))이 형성되어 있다. 도 27의 (A)에 도시된 바와 같이, 막(OS1)은, 한 쌍의 전극((SE1) 및 (DE1)), 전극(GE1)과 중첩하지 않는 부분을 갖는다. 막(OS1)은, 채널 길이 방향의 길이가 채널 길이(La1)보다 길고, 채널 폭 방향의 길이가 채널 폭(Wa1)보다 길다.
막(OS1), 전극(GE1), 전극(SE1), 및 전극(DE1)을 덮도록 절연막(35)이 형성되어 있다. 절연막(35) 위에 전극(BGE1)이 형성되어 있다. 전극(BGE1)은, 막(OS1) 및 전극(GE1)과 중첩하도록 제공되어 있다. 여기서는, 일례로서, 전극(GE1)과 같은 형상으로, 같은 위치에 배치되도록 전극(BGE1)을 제공한다. 전극(BGE1)은, 절연막(34), 절연막(35), 및 절연막(36)을 관통하는 개구(CG1)에서, 전극(GE1)에 접촉한다. 이 구조에 의하여, 트랜지스터(TA1)의 게이트와 백 게이트가 전기적으로 접속된다.
백 게이트 전극(BGE1)을 게이트 전극(GE1)에 접속함으로써 트랜지스터(TA1)의 온 전류를 증가시킬 수 있다. 백 게이트(BGE1)를 제공함으로써 트랜지스터(TA1)의 강도를 향상시킬 수 있다. 기판(30)의 굴곡 등의 변형에 대하여, 전극(BGE1)이 보강 부재가 되어 트랜지스터(TA1)가 파손되기 어렵게 할 수 있다.
채널 형성 영역이 포함되는 막(OS1)은 복수층 구조이고, 여기서는, 일례로서 3개의 산화물 반도체막(31), 산화물 반도체막(32), 산화물 반도체막(33)으로 이루어지는 3층 구조로 한다. 막(OS1)을 구성하는 산화물 반도체막은, 적어도 하나의 같은 금속 원소를 포함하는 금속 산화물막인 것이 바람직하고, In을 포함하는 것이 특히 바람직하다. 트랜지스터의 반도체막을 구성할 수 있는 In이 포함되는 금속 산화물로서는, In-Ga 산화물막, In-M-Zn 산화물막(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)이 대표적이다. 또한, 이와 같은 금속 산화물막에 다른 원소나 재료가 첨가된 막을 사용할 수도 있다.
『32』는 트랜지스터(TA1)의 채널 형성 영역을 구성하는 막이다. 또한, 『33』은 후술하는 트랜지스터(TA2) 및 트랜지스터(TB1)의 채널 형성 영역을 구성하는 막이기도 하다. 그러므로, 트랜지스터(TA2) 및 트랜지스터(TB1)에 요구되는 전기적 특성(예를 들어, 전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성을 갖는 산화물 반도체막을 사용하면 좋다. 예를 들어, 『33』에 채널이 형성되도록 산화물 반도체막(31-32)의 주성분인 금속 원소의 조성을 조절하는 것이 바람직하다.
트랜지스터(TA1)에서, 『32』에 채널이 형성되도록 함으로써 채널 형성 영역이 절연막(34), 절연막(35)에 접촉하지 않도록 할 수 있다. 또한, 산화물 반도체막(31-32)을 적어도 하나의 같은 금속 원소가 포함되는 금속 산화물막으로 함으로써 『32』와 『31』의 계면, 및『32』와 『33』의 계면에서, 계면 산란을 발생하기 어렵게 할 수 있다. 이로써, 트랜지스터(TA1)의 전계 효과 이동도를 트랜지스터(TA2)나 트랜지스터(TB1)보다 높게 할 수 있고, 온 상태에서의 드레인 전류(온 전류)를 증가시킬 수 있다.
(트랜지스터(TA2))
트랜지스터(TA2)는, 게이트 전극(GE2), 소스 전극(SE2), 드레인 전극(DE2), 백 게이트 전극(BGE2), 및 산화물 반도체막(OS2)을 갖는다. 전극(BGE2)은, 절연막(34)~절연막(36)을 관통하는 개구(CG2)에서 전극(GE2)에 접촉한다. 트랜지스터(TA2)는 트랜지스터(TA1)의 변형예이며, 막(OS2)이 산화물 반도체막(33)으로 이루어지는 단층 구조인 점에서 트랜지스터(TA1)와 다르고, 그 외에 대해서는 트랜지스터(TA1)와 마찬가지이다. 여기서는, 트랜지스터(TA2)의 채널 길이(La2) 및 채널 폭(Wa2)은, 트랜지스터(TA1)의 채널 길이(La1) 및 채널 폭(Wa1)과 같게 되도록 한다.
(트랜지스터(TB1))
트랜지스터(TB1)는, 게이트 전극(GE3), 소스 전극(SE3), 드레인 전극(DE3), 및 산화물 반도체막(OS3)을 갖는다. 트랜지스터(TB1)는 트랜지스터(TA2)의 변형예이다. 트랜지스터(TA2)와 마찬가지로, 막(OS3)은 산화물 반도체막(33)으로 이루어지는 단층 구조이다. 트랜지스터(TA2)와는 백 게이트 전극을 갖지 않는 점에서 다르다. 또한, 막(OS3), 전극(GE3), 전극(SE3), 및 전극(DE3)의 레이아웃이 다르다. 도 27의 (C)에 도시된 바와 같이, 막(OS3)에서 전극(GE3)과 중첩하지 않는 영역은, 전극(SE3) 또는 전극(DE3)의 어느 한쪽과 중첩한다. 그러므로, 트랜지스터(TB1)의 채널 폭(Wb1)은 막(OS3)의 폭으로 결정된다. 채널 길이(Lb1)는, 트랜지스터(TA2)와 마찬가지로, 전극(SE3)과 전극(DE3) 사이의 거리로 결정되고, 여기서는 트랜지스터(TA2)의 채널 길이(La2)보다 길게 한다.
[절연막]
절연막(34), 절연막(35), 및 절연막(36)은, 기판(30)에서 트랜지스터(TA1), 트랜지스터(TA2), 및 트랜지스터(TB1)가 형성되는 영역 전체에 형성되는 막이다. 절연막(34), 절연막(35), 및 절연막(36)은, 단층 또는 복수층의 절연막으로 형성된다. 절연막(34)은, 트랜지스터(TA1), 트랜지스터(TA2), 및 트랜지스터(TB1)의 게이트 절연막을 구성하는 막이다. 또한, 절연막(35) 및 절연막(36)은, 트랜지스터(TA1), 트랜지스터(TA2), 및 트랜지스터(TB1)의 백 채널 측의 게이트 절연막을 구성하는 막이다. 또한, 최상면의 절연막(36)은, 기판(30)에 형성되는 트랜지스터의 보호막으로서 기능하는 재료로 형성하는 것이 바람직하다. 절연막(36)은 적절히 제공하면 좋다. 3번째 층의 전극(BGE1)과, 2번째 층의 전극(SE1) 및 전극(DE1)을 절연하기 위하여, 이들의 사이에 적어도 1층의 절연막이 존재하면 좋다.
절연막(34)~절연막(36)은 단층의 절연막으로 형성할 수 있고, 또는 2층 이상의 다층의 절연막으로 형성할 수 있다. 이들의 절연막(34)~절연막(36)을 구성하는 절연막으로서는, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등으로 이루어지는 막을 들 수 있다. 또한, 이들의 절연막은, 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 사용하여 형성할 수 있다.
[산화물 반도체막]
여기서는, OS 트랜지스터의 반도체막을 구성하는 산화물 반도체막에 대하여 설명한다. 막(OS1)과 같이 반도체막을 다층 구조로 하는 경우, 이들을 구성하는 산화물 반도체막은, 적어도 하나의 같은 금속 원소를 포함하는 금속 산화물막인 것이 바람직하고, In을 포함하는 것이 바람직하다.
예를 들어, 『31』이 In-Ga 산화물막인 경우, In의 원자수비를 Ga의 원자수비보다 작게 한다. In-M-Zn 산화물막(M은, Al, Ga, Y, Zr, La, Ce, 또는 Nd)의 경우, In의 원자수비를 M의 원자수비보다 작게 한다. 이 경우, Zn의 원자수비가 가장 크게 되도록 할 수 있다.
예를 들어, 『32』가 In-Ga 산화물막인 경우, In의 원자수비를 Ga의 원자수비보다 크게 한다. In-M-Zn 산화물막의 경우, In의 원자수비를 M의 원자수비보다 크게 한다. In-M-Zn 산화물막에서는, In의 원자수비가 M 및 Zn의 원자수비보다 크게 하는 것이 바람직하다.
예를 들어, 『33』이 In-Ga 산화물막인 경우, In의 원자수비를 Ga의 원자수비와 동일하게 하거나, 또는 Ga의 원자수비보다 작게 한다. In-M-Zn 산화물막의 경우, In의 원자수비를 M의 원자수비와 동일하게 한다. 이 경우, Zn의 원자수비를 In 및 M보다 크게 할 수 있다. 여기서는, 『33』은 후술하는 트랜지스터(TA2) 및 트랜지스터(TB1)의 채널 형성 영역을 구성하는 막이기도 하다.
산화물 반도체막(31)~산화물 반도체막(33)의 원자수비는, 스퍼터링법으로 성막하는 경우는, 타깃의 구성 재료의 원자수비 등에 의하여 조절할 수 있다. 또한, CVD법으로 성막하는 경우는, 원료 가스의 유량비 등에 의하여 조절할 수 있다. 이하에서, 산화물 반도체막(31)~산화물 반도체막(33)으로서, 스퍼터링법으로 In-M-Zn 산화물막이 형성되는 경우를 예로 들어, 성막에 사용되는 타깃에 대하여 설명한다. 이들의 막을 형성하기 위하여, In-M-Zn 산화물로 이루어지는 타깃을 사용한다.
『31』의 타깃의 금속 원소의 원자수비를 In:M:Zn=x1:y1:z1로 하면, x1/y1은 1/6 이상 1 미만인 것이 바람직하다. 또한, z1/y1은 1/3 이상 6 이하인 것이 바람직하고, 1 이상 6 이하인 것이 더 바람직하다.
타깃의 금속 원소의 원자수비의 대표적인 예로서는, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8, In:M:Zn=1:4:4, In:M:Zn=1:4:5, In:M:Zn=1:4:6, In:M:Zn=1:4:7, In:M:Zn=1:4:8, In:M:Zn=1:5:5, In:M:Zn=1:5:6, In:M:Zn=1:5:7, In:M:Zn=1:5:8, In:M:Zn=1:6:8 등을 들 수 있다.
『32』의 타깃의 금속 원소의 원자수비를 In:M:Zn=x2:y2:z2로 하면, x2/y2는 1보다 크고 6 이하인 것이 바람직하다. 또한, z2/y2는 1보다 크고 6 이하인 것이 바람직하다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는, In:M:Zn=2:1:1.5, In:M:Zn=2:1:2.3, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=3:1:3, In:M:Zn=3:1:4 등을 들 수 있다.
『33』의 타깃의 금속 원소의 원자수비를 In:M:Zn=x3:y3:z3으로 하면, x3/y3은 1/6 이상 1 이하인 것이 바람직하다. 또한, z3/y3은 1/3 이상 6 이하인 것이 바람직하고, 1 이상 6 이하인 것이 더 바람직하다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8, In:M:Zn=1:4:4, In:M:Zn=1:4:5, In:M:Zn=1:4:6, In:M:Zn=1:4:7, In:M:Zn=1:4:8, In:M:Zn=1:5:5, In:M:Zn=1:5:6, In:M:Zn=1:5:7, In:M:Zn=1:5:8, In:M:Zn=1:6:8 등을 들 수 있다.
In-M-Zn 산화물막의 성막용 타깃에서, 금속 원소의 원자수비를 In:M:Zn=x:y:z로 한 경우, 1≤z/y≤6으로 함으로써 In-M-Zn 산화물막으로서 CAAC-OS막이 형성되기 쉬워지기 때문에 바람직하다. 또한, CAAC-OS막에 대해서는 후술한다.
산화물 반도체막(31)~산화물 반도체막(33)으로서는, 캐리어 밀도가 낮은 산화물 반도체막을 사용한다. 예를 들어, 산화물 반도체막(31)~산화물 반도체막(33)으로서, 캐리어 밀도가 1×1017개/cm3 이하, 바람직하게는 1×1015개/cm3 이하, 더 바람직하게는 1×1013개/cm3 이하의 산화물 반도체막을 사용한다. 특히, 산화물 반도체막(31)~산화물 반도체막(33)으로서, 캐리어 밀도가 8×1011개/cm3 미만, 바람직하게는 1×1011개/cm3 미만, 더 바람직하게는 1×1010개/cm3 미만이고, 또한 1×10-9개/cm3 이상인 산화물 반도체막을 사용하는 것이 바람직하다.
산화물 반도체막(31)~산화물 반도체막(33)으로서, 불순물 농도가 낮으며, 결함 준위 밀도가 낮은 산화물 반도체막을 사용함으로써 더 우수한 전기적 특성을 갖는 트랜지스터를 제작할 수 있다. 여기서는, 불순물 농도가 낮으며, 결함 준위 밀도가 낮은 것(산소 결손이 적은 것)을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있는 경우가 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 문턱 전압이 마이너스가 되는 전기적 특성(노멀리 온이라고도 함)이 되는 일이 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮게 되는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 전류가 현저하게 작으며, 채널 폭이 1×106μm이고, 채널 길이(L)가 10μm인 소자이어도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V에서 10V의 범위에서, 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기적 특성의 변동이 작으며, 신뢰성이 높은 트랜지스터가 된다. 불순물로서는, 수소, 질소, 알칼리 금속, 또는 알칼리 토금속 등을 들 수 있다.
산화물 반도체막에 포함되는 수소는, 금속 원자와 결합하는 산소와 반응하여 물이 되는 동시에, 산소가 이탈된 격자(또는 산소가 이탈된 부분)에 산소 결손이 형성된다. 상기 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가, 금속 원자와 결합하는 산소와 결합함으로써 캐리어인 전자가 생성되는 경우가 있다. 따라서, 수소가 포함되어 있는 산화물 반도체가 사용된 트랜지스터는 노멀리 온 특성이 되기 쉽다.
이 때문에, 산화물 반도체막(31)~산화물 반도체막(33)은, 산소 결손과 함께, 수소가 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체막(31)~산화물 반도체막(33)에서, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 수소 농도를, 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이하로 한다.
산화물 반도체막(31)~산화물 반도체막(33)에 제 14족 원소의 하나인 실리콘이나 탄소가 포함되면, 막 중의 산소 결손이 증가되어 이들의 막이 n형화된다. 이 때문에, 산화물 반도체막(31)~산화물 반도체막(33)에서의 실리콘이나 탄소의 농도(2차 이온 질량 분석법에 의하여 얻어지는 농도)를, 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체막(31)~산화물 반도체막(33)에서, 2차 이온 질량 분석법에 의하여 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를, 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있고, 트랜지스터의 오프 전류가 증대되는 경우가 있다. 이 때문에, 산화물 반도체막(31)~산화물 반도체막(33)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.
산화물 반도체막(31)~산화물 반도체막(33)에 질소가 포함되어 있으면, 캐리어인 전자가 생겨, 캐리어 밀도가 증가되기 때문에, n형화되기 쉽다. 그러므로, 질소가 포함되어 있는 산화물 반도체가 사용된 트랜지스터는 노멀리 온 특성이 되기 쉽기 때문에, 산화물 반도체막(31)~산화물 반도체막(33)의 질소 함유량이 가능한 한 저감되는 것이 바람직하다. 예를 들어, 2차 이온 질량 분석법에 의하여 얻어지는 질소 농도를 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
이상에서, 산화물 반도체막(31)~산화물 반도체막(33)에 대하여 설명하였지만, 이들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기적 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성을 갖는 산화물 반도체막을 사용하면 좋다. 또한, 필요로 하는 트랜지스터의 반도체 특성 및 전기적 특성을 얻기 위하여, 산화물 반도체막(31)~산화물 반도체막(33)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
트랜지스터(TA1)는 Ga 또는 M(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)의 원자수비보다 In의 원자수비가 큰 산화물 반도체막(32)에 채널이 형성되기 때문에, 전계 효과 이동도를 높게 할 수 있다. 대표적으로는, 그 전계 효과 이동도는 10cm2/Vs보다 크고 60cm2/Vs 미만, 바람직하게는 15cm2/Vs 이상 50cm2/Vs 미만이다. 그러므로, 트랜지스터(TA1)는 액티브 매트릭스형 표시 장치의 회로에 고속 동작이 요구되는 구동 회로를 사용하는 것이 적합하다.
또한, 트랜지스터(TA1)는 차광된 영역에 제공하는 것이 바람직하다. 또한, 높은 전계 효과 이동도를 갖는 트랜지스터(TA1)를 구동 회로에 제공함으로써 구동 주파수를 높게 할 수 있기 때문에, 더 해상도가 높은 표시 장치를 실현할 수 있다.
채널 형성 영역이 산화물 반도체막(33)으로 형성되는 트랜지스터(TA2) 및 트랜지스터(TB1)는 트랜지스터(TA1)보다 전계 효과 이동도가 낮고, 그 크기는 3cm2/Vs 이상 10cm2/Vs 이하 정도이다. 트랜지스터(TA2) 및 트랜지스터(TB1)는 산화물 반도체막(32)을 갖지 않기 때문에, 트랜지스터(TA1)보다 광에 의하여 열화되기 어려우며, 광 조사에 의한 오프 전류의 증대량이 적다. 그러므로, 채널 형성 영역이 산화물 반도체막(33)에 형성되는 트랜지스터(TA2) 및 트랜지스터(TB1)는 광이 조사되는 화소부에 적합하다.
트랜지스터(TA1)는, 산화물 반도체막(32)을 갖지 않는 트랜지스터(TA2)와 비교하여 광이 조사되면 오프 상태에서의 전류가 증대되기 쉽다. 이것은 트랜지스터(TA1)가 충분히 차광할 수 없는 화소부보다 광의 영향이 적은 주변 구동 회로에 적합한 이유의 하나이다. 또한, 물론, 트랜지스터(TA2) 및 트랜지스터(TB1)와 같은 구성의 트랜지스터도 구동 회로에 제공할 수 있다.
이상에서, 트랜지스터(TA1), 트랜지스터(TA2), 트랜지스터(TB1), 및 산화물 반도체막(31)~산화물 반도체막(33)에 대하여 설명하였지만, 이들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기적 특성에 따라, 트랜지스터의 구성을 변경하면 좋다. 예를 들어, 백 게이트 전극의 유무, 산화물 반도체막의 적층 구조, 산화물 반도체막, 게이트 전극, 소스 전극, 및 드레인 전극의 형상이나 배치 등을 적절히 변경할 수 있다.
(산화물 반도체의 구조)
다음에, 산화물 반도체의 구조에 대하여 설명한다.
또한 본 명세서에서, '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 평행'이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 수직'이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서에서, 삼방정 및 능면체정(rhombohedral crystal system)은 육방정계에 포함된다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 나뉜다. 또는 산화물 반도체는, 예를 들어, 결정성 산화물 반도체와 비정질 산화물 반도체로 나뉜다.
또한, 비단결정 산화물 반도체로서는, CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, 미결정 산화물 반도체, 비정질 산화물 반도체 등을 들 수 있다. 또한, 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 미결정 산화물 반도체 등을 들 수 있다.
우선, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 c축 배향된 복수의 결정부를 포함하는 산화물 반도체막의 하나이다.
투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS막의 명시야상 및 회절 패턴의 복합 해석상(고분해능 TEM상이라고도 함)을 관찰함으로써 복수의 결정부를 확인할 수 있다. 한편, 고분해능 TEM상을 관찰하여도 명확한 결정부끼리의 경계, 즉 결정 입계(그레인 바운더리(grain boundary)라고도 함)는 확인되지 않는다. 그러므로, CAAC-OS막은 결정 입계에 기인한 전자 이동도 저하가 일어나기 어렵다고 할 수 있다.
시료면에 실질적으로 평행한 방향으로부터, CAAC-OS막의 단면의 고분해능 TEM상을 관찰하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상을 갖고, CAAC-OS막의 피형성면 또는 상면에 평행하게 배열한다.
한편, 시료면에 실질적으로 수직인 방향으로부터, CAAC-OS막의 평면의 고분해능 TEM상을 관찰하면, 결정부에서, 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 결정부들 사이에서 금속 원자의 배열에 규칙성이 보이지 않는다.
CAAC-OS막에 대하여, X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조를 해석하면, 예를 들어, out-of-plane법에 의하여 InGaZnO4의 결정을 포함하는 CAAC-OS막의 구조 해석을 수행하면, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고 c축이 CAAC-OS막의 피형성면 또는 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 확인할 수 있다.
또한, out-of-plane법에 의하여 InGaZnO4의 결정을 포함하는 CAAC-OS막의 구조 해석을 수행하면, 2θ가 31° 근방일 때 나타나는 피크에 더하여 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는 CAAC-OS막 중의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타낸다. CAAC-OS막은 2θ가 31° 근방일 때 피크가 나타나고 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은, 수소, 탄소, 실리콘, 전이 금속 원소 등의 산화물 반도체막의 주성분 이외의 원소이다. 특히, 실리콘 등의 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화 탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체막 내부에 포함되면, 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어, 산화물 반도체막 중의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획하는 것에 의하여 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮으며, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막이 사용된 트랜지스터는 문턱 전압이 마이너스가 되는 전기적 특성(노멀리 온이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 그러므로, 상기 산화물 반도체막이 사용된 트랜지스터는 전기적 특성의 변동이 작으며, 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출될 때까지 걸리는 시간이 길어, 마치 고정 전하처럼 행동하는 경우가 있다. 따라서, 불순물 농도가 높으며, 결함 준위 밀도가 높은 산화물 반도체막이 사용된 트랜지스터는 전기적 특성이 불안정하게 되는 경우가 있다.
또한, CAAC-OS막이 사용된 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기적 특성 변동이 작다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은 고분해능 TEM상에서 결정부를 확인할 수 있는 영역과 결정부가 명확히 확인되지 않는 영역을 갖는다. 미결정 산화물 반도체막에 포함되는 결정부의 크기는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하인 경우가 많다. 특히 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 포함하는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한, nc-OS막은 예를 들어, 고분해능 TEM상에서는 결정 입계가 명확히 확인되지 않는 경우가 있다.
nc-OS막은 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 다른 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, 막 전체에서 배향성이 보이지 않는다. 그러므로, 분석 방법에 따라서는 nc-OS막과 비정질 산화물 반도체막을 구별할 수 없는 경우가 있다. 예를 들어, 결정부보다 직경이 큰 X선이 사용되는 XRD 장치를 사용하여 out-of-plane법에 의하여 nc-OS막의 구조 해석을 수행하면, 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대하여 결정부보다 프로브 직경이 큰(예를 들어, 50nm 이상) 전자 빔이 사용되는 전자 회절(제한 시야 전자 회절이라고도 함)을 수행하면, 헤일로(halo) 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여 프로브 직경이 결정부의 크기와 가깝거나 결정부보다 작은 전자 빔을 사용하는 나노빔 전자 회절을 수행하면, 스폿이 관측된다. 또한, nc-OS막에 대하여 나노빔 전자 회절을 수행하면, 휘도가 높은 환상(고리 형상)의 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대하여 나노빔 전자 회절을 수행하면, 고리 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만, nc-OS막은 다른 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS막은 CAAC-OS막과 비교하여 결함 준위 밀도가 높다.
다음에, 비정질 산화물 반도체막에 대하여 설명한다.
비정질 산화물 반도체막은 막 중에서의 원자 배열이 불규칙하며 결정부를 포함하지 않는 산화물 반도체막이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체막이 그 일례이다.
비정질 산화물 반도체막은 고분해능 TEM상에서 결정부가 확인되지 않는다.
XRD 장치를 사용하여 out-of-plane법에 의하여 비정질 산화물 반도체막의 구조 해석을 수행하면, 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체막에 대하여 전자 회절을 수행하면, 헤일로 패턴이 관측된다. 또한, 비정질 산화물 반도체막에 대하여 나노빔 전자 회절을 수행하면, 스폿이 관측되지 않고, 헤일로 패턴이 관측된다.
또한, 산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막의 사이의 물성을 나타내는 구조를 갖는 경우가 있다. 이와 같은 구조를 갖는 산화물 반도체막을 특히 a-like OS(amorphous-like Oxide Semiconductor)막이라고 부른다.
a-like OS막의 고분해능 TEM상에서는 공동(보이드(void)라고도 함)이 관찰되는 경우가 있다. 또한, 고분해능 TEM상을 관찰하면, 결정부를 명확히 확인할 수 있는 영역과, 결정부가 확인되지 않는 영역을 갖는다. a-like OS막은 TEM에 의한 관찰 정도의 미량의 전자 조사에 의하여, 결정화가 일어나 결정부의 성장이 보이는 경우가 있다. 한편, 양질의 nc-OS막이라면, TEM에 의한 관찰 정도의 미량의 전자 조사에 의한 결정화는 거의 보이지 않는다.
또한, a-like OS막 및 nc-OS막의 결정부의 크기는 고분해능 TEM상을 사용하여 계측할 수 있다. 예를 들어, InGaZnO4의 결정은 층상 구조를 갖고, In-O층들 사이에, Ga-Zn-O층을 2층 갖는다. InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는다. 따라서 이들 근접하는 층들 사이의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 그 값은 결정 구조 해석으로부터 0.29nm로 산출된다. 그러므로, 고분해능 TEM상에서의 격자 줄무늬(lattice fringe)에 착안하여, 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 부분에서는, 각각의 격자 줄무늬가 InGaZnO4의 결정의 a-b면에 대응한다.
또한, 산화물 반도체막은 구조마다 밀도가 다른 경우가 있다. 예를 들어, 어떤 산화물 반도체막의 조성을 알 수 있으면, 이 조성과 같은 조성을 갖는 단결정 산화물 반도체의 밀도와 비교함으로써 그 산화물 반도체막의 구조를 추정할 수 있다. 예를 들어, 단결정 산화물 반도체의 밀도에 대하여, a-like OS막의 밀도는 78.6% 이상 92.3% 미만이 된다. 또한, 예를 들어, 단결정 산화물 반도체의 밀도에 대하여, nc-OS막의 밀도 및 CAAC-OS막의 밀도는 92.3% 이상 100% 미만이 된다. 또한, 단결정 산화물 반도체의 밀도에 대하여 밀도가 78% 미만이 되는 산화물 반도체막은 성막 자체가 어럽다.
상기에 대하여, 구체적인 예를 사용하여 설명한다. 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에서 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3가 된다. 따라서 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에서, a-like OS막의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이 된다. 또한, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에서 nc-OS막의 밀도 및 CAAC-OS막의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이 된다.
또한, 같은 조성을 갖는 단결정 산화물 반도체가 존재하지 않는 경우가 있다. 그 경우에는 조성이 다른 단결정 산화물 반도체를 임의의 비율로 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도를 산출할 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도는 조성이 다른 단결정 산화물 반도체를 조합하는 비율에 대하여 가중 평균을 사용하여 산출하면 좋다. 다만, 밀도를 산출할 때는 가능한 한 적은 종류의 단결정 산화물 반도체를 조합하는 것이 바람직하다.
또한, 산화물 반도체막은, 예를 들어, 비정질 산화물 반도체막, a-like OS막, 미결정 산화물 반도체막, CAAC-OS막 중 2종류 이상을 갖는 적층막이어도 좋다.
이상에서 설명한 바와 같이, OS 트랜지스터는 매우 우수한 오프 전류 특성을 실현할 수 있다.
[기판(30)]
기판(30)으로서는, 다양한 기판을 사용할 수 있고, 특정한 것에 한정되지 않는다. 기판(30)의 일례로서는, 반도체 기판(예를 들어, 단결정 기판 또는 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스·스틸 기판, 스테인리스·스틸·포일을 갖는 기판, 텅스텐 기판, 텅스텐·포일을 갖는 기판, 가요성 기판, 접합 필름, 섬유 형상의 재료가 포함되는 종이, 또는 기재 필름 등을 들 수 있다. 유리 기판의 일례로서는, 바륨보로실리케이트 유리, 알루미노보로실리케이트 유리, 또는 소다라임 유리 등을 들 수 있다. 가요성 기판, 접합 필름, 기재(基材) 필름 등의 일례로서는, 이하와 같은 것을 들 수 있다. 예를 들어, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에터설폰(PES)으로 대표되는 플라스틱이 있다. 또는, 일례로서는, 아크릴 등의 합성 수지 등을 들 수 있다. 또는, 일례로서는, 폴리프로필렌, 폴리에스터, 폴리불화바이닐, 또는 폴리염화바이닐 등을 들 수 있다. 또는, 일례로서는, 폴리아마이드, 폴리이미드, 아라미드, 에폭시, 무기 증착 필름, 또는 종이류 등을 들 수 있다. 특히, 반도체 기판, 단결정 기판, 또는 SOI 기판 등을 사용하여 트랜지스터를 제조함으로써 특성, 크기, 또는 형상 등의 편차가 적고, 전류 능력이 높고, 크기가 작은 트랜지스터를 제조할 수 있다. 이와 같은 트랜지스터에 의하여 회로를 구성하면, 회로의 저소비 전력화, 또는 회로의 고집적화를 도모할 수 있다.
게이트 전극(GE1), 게이트 전극(GE2), 및 게이트 전극(GE3)을 형성하기 전에, 기판(30) 위에 하지 절연막을 형성하여도 좋다. 하지 절연막으로서는, 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄, 산화질화 알루미늄 등을 들 수 있다. 또한, 하지 절연막으로서, 질화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄 등을 사용함으로써 기판(30)으로부터 불순물(대표적으로는, 알칼리 금속, 물, 수소 등)이 산화물 반도체막(OS1-OS3)으로 확산되는 것을 억제할 수 있다.
[게이트 전극(GE1), 게이트 전극(GE2), 및 게이트 전극(GE3)]
게이트 전극(GE1), 게이트 전극(GE2), 및 게이트 전극(GE3)은, 단층의 도전막, 또는 2개 이상의 도전막이 적층된 다층 구조의 막이다. 게이트 전극(GE1), 게이트 전극(GE2), 및 게이트 전극(GE3)으로서 형성되는 도전막은, 알루미늄, 크롬, 구리, 탄탈럼, 타이타늄, 몰리브데넘, 텅스텐으로부터 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망가니즈, 지르코늄 중 어느 하나 또는 복수로부터 선택된 금속 원소를 사용하여도 좋다. 또한, 알루미늄에, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크롬, 네오디뮴, 스칸듐으로부터 선택된 하나 또는 복수를 조합한 합금막, 또는 질화막을 사용하여도 좋다. 또한, 인듐 주석 산화물, 산화 텅스텐이 포함되는 인듐 산화물, 산화 텅스텐이 포함되는 인듐 아연 산화물, 산화 타이타늄이 포함되는 인듐 산화물, 산화 타이타늄이 포함되는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘이 포함되는 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다.
예를 들어, 게이트 전극(GE1), 게이트 전극(GE2), 및 게이트 전극(GE3)으로서, 실리콘이 포함되는 알루미늄막을 형성할 수 있다. 게이트 전극(GE1), 게이트 전극(GE2), 및 게이트 전극(GE3)을 2층 구조로 하는 경우에는, 예를 들어, 알루미늄막 위에 타이타늄막을 형성하거나, 질화 타이타늄막 위에 타이타늄막을 형성하거나, 질화 타이타늄막 위에 텅스텐막을 형성하거나, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 형성하면 좋다. 또한, 게이트 전극(GE1), 게이트 전극(GE2), 및 게이트 전극(GE3)을 3층 구조로 하는 경우에는, 예를 들어, 타이타늄막 위에 알루미늄막을 적층하고, 그 위에 타이타늄막을 더 형성하면 좋다.
스퍼터링법, 진공 증착법, 펄스 레이저 퇴적(PLD)법, 열 CVD법 등에 의하여 게이트 전극(GE1), 게이트 전극(GE2), 및 게이트 전극(GE3)이 형성된다.
또한, 텅스텐막은 ALD를 이용하는 성막 장치에 의하여 성막할 수 있다. 이 경우에는, WF6 가스와 B2H6 가스를 순차적으로 반복 도입하여 초기 텅스텐막을 형성한 후에, WF6 가스와 H2 가스를 동시에 도입하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
게이트 전극(GE1), 게이트 전극(GE2), 및 게이트 전극(GE3)은, 상기 형성 방법 외에, 전해 도금법, 인쇄법, 잉크젯법 등으로 형성할 수 있다.
[절연막(34)(게이트 절연막)]
게이트 전극(GE1), 게이트 전극(GE2), 및 게이트 전극(GE3)을 덮도록, 절연막(34)이 형성된다. 절연막(34)은 단층의 절연막 또는 2층 이상의 다층 구조의 절연막이다. 절연막(34)으로서 형성되는 절연막은, 산화물 절연막, 질화물 절연막, 산화질화 절연막, 및 질화산화 절연막 등을 들 수 있다. 또한, 본 명세서에서, 산화질화물은, 질소의 함유량보다 산소의 함유량이 많은 재료를 가리키고, 질화산화물은, 산소의 함유량보다 질소의 함유량이 많은 재료를 가리킨다.
절연막(34)으로서 형성되는 절연막으로서는, 예를 들어, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn계 금속 산화물 등으로 이루어지는 절연막을 형성할 수 있다. 또한, 이와 같은 절연막으로서, 하프늄실리케이트(HfSiOX), 질소가 첨가된 하프늄실리케이트(HfSixOyNz), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료로 이루어지는 막을 형성할 수 있다. high-k 재료를 사용함으로써 트랜지스터의 게이트 누설을 저감할 수 있다.
절연막(34)은 게이트 절연막을 구성하는 막이기 때문에, 게이트 절연막과, 산화물 반도체막(OS1), 산화물 반도체막(OS2), 및 산화물 반도체막(OS3)의 계면 특성을 향상시키기 위하여, 절연막(34)에서 산화물 반도체막(OS1), 산화물 반도체막(OS2), 및 산화물 반도체막(OS3)과 접촉하는 영역은 산화물 절연막 또는 산화질화 절연막으로 형성하는 것이 바람직하다. 예를 들어, 절연막(34)의 최상층의 막은 산화 실리콘막 또는 산화질화 실리콘막으로 하면 좋다.
절연막(34)의 두께는, 예를 들어 5nm 이상 400nm 이하로 하면 좋고, 바람직하게는 10nm 이상 300nm 이하로 하면 좋고, 더 바람직하게는 50nm 이상 250nm 이하로 하면 좋다.
스퍼터링법으로 산화물 반도체막(OS1), 산화물 반도체막(OS2), 및 산화물 반도체막(OS3)을 형성하는 경우, 플라즈마를 발생시키기 위한 전원 장치로서, RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 사용할 수 있다.
스퍼터링 가스는, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한, 희가스 및 산소의 혼합 가스의 경우, 희가스에 대한 산소의 가스비를 높이는 것이 바람직하다.
또한, 타깃은 형성하는 산화물 반도체막(OS1), 산화물 반도체막(OS2), 및 산화물 반도체막(OS3)의 조성에 맞추어 적절히 선택하면 좋다.
또한, 산화물 반도체막(OS1), 산화물 반도체막(OS2), 및 산화물 반도체막(OS3)의 형성에 스퍼터링법이 사용되는 경우, 기판 온도를 150℃ 이상 750℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하, 더 바람직하게는 200℃ 이상 350℃ 이하로 함으로써 산화물 반도체막(31-32)으로서, CAAC-OS막을 형성할 수 있다.
또한, CAAC-OS막을 형성하기 위하여, 이하의 조건을 적용하는 것이 바람직하다.
성막 시의 불순물 혼입을 억제함으로써 불순물에 의하여 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물(수소, 물, 이산화 탄소, 및 질소 등) 농도를 저감하면 좋다. 또한, 성막 가스 중의 불순물 농도를 저감하면 좋다. 구체적으로는, 노점이 -80℃ 이하인 성막 가스를 사용하고, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 성막 가스 중의 산소 비율을 높여 전력을 최적화함으로써 성막 시의 플라즈마 대미지를 경감하는 것이 바람직하다. 성막 가스 중의 산소 비율은 30vol% 이상이 바람직하고, 100vol%가 더 바람직하다.
산화물 반도체막을 가열하면서 성막함으로써 또는 산화물 반도체막을 형성한 후 가열 처리함으로써 산화물 반도체막의 수소 농도를 2×1020atoms/cm3 이하로 하고, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이하로 할 수 있다.
또한 가열 처리는, 350℃보다 높고 650℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하로 수행함으로써 후술하는 CAAC화율이 70% 이상 100% 미만인 산화물 반도체막, 바람직하게는 80% 이상 100% 미만인 산화물 반도체막, 더 바람직하게는 90% 이상 100% 미만인 산화물 반도체막, 더욱 바람직하게는 95% 이상 98% 이하인 산화물 반도체막을 얻을 수 있다. 또한, 수소, 물 등의 함유량이 저감된 산화물 반도체막을 얻을 수 있다. 즉, 불순물 농도가 낮으며, 결함 준위 밀도가 낮은 산화물 반도체막을 형성할 수 있다.
ALD를 이용하는 성막 장치에 의하여 산화물 반도체막을 형성할 수 있다. 예를 들어, InGaZnOx(X>0)막이 형성되는 경우에는, In(CH3)3 가스와 O3 가스를 순차적으로 반복 도입하여 InO2층을 형성한 후에, Ga(CH3)3 가스와 O3 가스를 동시에 도입하여 GaO층을 형성하고, 또한 그 후에, Zn(CH3)2 가스와 O3 가스를 동시에 도입하여 ZnO층을 형성한다. 또한, 이들의 층의 순서는 이 예에 한정되지 않는다. 또한, 이들의 가스를 혼합하여 InGaO2층, InZnO2층, GaInO층, ZnInO층, 및 GaZnO층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링된 H2O 가스를 사용하여도 좋지만, H가 포함되지 않는 O3 가스를 사용하는 것이 바람직하다. 또한, In(CH3)3 가스 대신에 In(C2H5)3 가스를 사용하여도 좋다. 또한, Ga(CH3)3 가스 대신에 Ga(C2H5)3 가스를 사용하여도 좋다. 또한, Zn(CH3)2 가스를 사용하여도 좋다.
산화물 반도체막(32) 및 산화물 반도체막(33)은 트랜지스터의 채널이 형성되는 막이고, 그 막 두께를 3nm 이상 200nm 이하로 할 수 있다. 이들의 두께는, 바람직하게는 3nm 이상 100nm 이하이고, 더 바람직하게는 30nm 이상 50nm 이하이다. 산화물 반도체막(31)의 막 두께는 예를 들어, 3nm 이상 100nm 이하이고, 바람직하게는 3nm 이상 30nm 이하이고, 더 바람직하게는 3nm 이상 15nm 이하이다. 산화물 반도체막(31)은, 산화물 반도체막(32) 및 산화물 반도체막(33)보다 얇게 형성하는 것이 바람직하다.
여기서는, 산화물 반도체막(31), 산화물 반도체막(32), 및 산화물 반도체막(33)으로서, In-Ga-Zn막을 스퍼터링법으로 성막한다. 이들의 성막에 사용되는 타깃의 금속 원소의 원자수비(In:Ga:Zn)는, 예를 들어, 산화물 반도체막(31)은 1:3:6으로 할 수 있고, 산화물 반도체막(32)은 3:1:2로 할 수 있고, 산화물 반도체막(33)은 1:1:1.2 또는 1:1:1로 할 수 있다. 또한, 산화물 반도체막(31)의 두께는 5nm로 할 수 있고, 산화물 반도체막(32)의 두께는 35nm로 할 수 있고, 산화물 반도체막(33)의 두께는 35nm로 할 수 있다.
[소스 전극, 드레인 전극]
전극(SE1), 전극(DE1), 전극(SE2), 전극(DE2), 전극(SE3), 및 전극(DE3)은, 게이트 전극(GE1), 게이트 전극(GE2), 및 게이트 전극(GE3)과 마찬가지로 형성할 수 있다.
예를 들어, 두께 50nm의 구리-망가니즈 합금막, 두께 400nm의 구리막, 및 두께 100nm의 구리-망가니즈 합금막의 순서로, 이들의 막을 스퍼터링법에 의하여 적층함으로써 3층 구조의 전극(SE1), 전극(DE1), 전극(SE2), 전극(DE2), 전극(SE3), 및 전극(DE3)을 형성할 수 있다.
발광 장치의 구동 회로 등에 사용되는 트랜지스터와 같이, 고속으로 동작시키는 트랜지스터는, 트랜지스터(TA1) 및 트랜지스터(TA2), 또는 트랜지스터(TA3), 트랜지스터(TA4), 및 트랜지스터(TC1)와 같이, 채널 길이를 짧게 하는 것이 바람직하다. 이와 같은 트랜지스터의 채널 길이는 2.5μm 미만으로 하는 것이 바람직하다. 예를 들어, 2.2μm 이하로 하면 좋다. 본 실시형태의 트랜지스터에서는, 채널 길이는 소스 전극과 드레인 전극 사이의 거리로 결정되기 때문에, 채널 길이의 최소값은, 전극(SE1), 전극(DE1), 전극(SE2), 전극(DE2), 전극(SE3), 및 전극(DE3)이 되는 도전막을 가공하는 정밀도에 따라 제약을 받는다. 본 실시형태의 트랜지스터에서는, 예를 들어, 채널 길이는 0.5μm 이상, 또는 1.0μm 이상으로 할 수 있다.
[절연막(35), 절연막(36)]
예를 들어, 『35』로서는, 2층 구조의 절연막을 형성할 수 있다. 여기서는, 『35』의 1번째 층의 막을 절연막(35a)이라고 부르기로 하고, 2번째 층의 막을 절연막(35b)이라고 부르기로 한다.
절연막(35a)으로서는, 예를 들어 산화 실리콘 등으로 이루어지는 산화물 절연막, 또는 질소가 포함되며, 결함량이 적은 산화물 절연막을 형성할 수 있다. 질소가 포함되며, 결함량이 적은 산화물 절연막의 대표적인 예로서는, 산화질화 실리콘막, 산화질화 알루미늄막 등을 들 수 있다.
결함이 적은 산화물 절연막은, 100K 이하의 ESR로 측정하여 얻어진 스펙트럼에서, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널이 관측된다. 또한, 제 1 시그널 및 제 2 시그널의 스플릿 폭, 및 제 2 시그널 및 제 3 시그널의 스플릿 폭은, X밴드의 ESR 측정에서 약 5mT이다. 또한, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널의 스핀의 밀도의 합계가 1×1018spins/cm3 미만이고, 대표적으로는 1×1017spins/cm3 이상 1×1018spins/cm3 미만이다.
또한, 100K 이하의 ESR 스펙트럼에서, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널은, 질소 산화물(NOx, x는 0 이상 2 이하, 바람직하게는 1 이상 2 이하)에 기인한 시그널에 상당한다. 질소 산화물의 대표적인 예로서는, 일산화 질소, 이산화 질소 등을 들 수 있다. 즉, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널의 스핀의 밀도의 합계가 적을수록, 산화물 절연막에 포함되는 질소 산화물의 함유량이 적다고 할 수 있다.
절연막(35a)이 질소 산화물의 함유량이 적은 막이기 때문에, 절연막(35a)과, 층(OS1), 층(OS2), 및 층(OS3)의 계면에서의 캐리어 트랩을 저감할 수 있다. 이 결과, 트랜지스터의 문턱 전압의 시프트를 저감할 수 있어, 트랜지스터의 전기적 특성의 변동을 저감할 수 있다.
또한, 트랜지스터의 신뢰성을 향상시키기 위하여, 절연막(35a)은 SIMS(Secondary Ion Mass Spectrometry)로 측정되는 질소 농도가 6×1020/cm3 이하인 것이 바람직하다. 이것은 트랜지스터의 제작 공정 중에 절연막(35a)에서, 질소 산화물이 생성되기 어려워지기 때문이다.
절연막(35a)으로서, 질소가 포함되며, 결함량이 적은 산화물 절연막의 일례로서, CVD법에 의하여 산화질화 실리콘막을 형성할 수 있다. 이 경우, 원료 가스로서는, 실리콘이 포함되는 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘이 포함되는 퇴적성 기체의 대표적인 예로서는, 실레인, 다이실레인, 트라이실레인, 불화 실레인 등을 들 수 있다. 산화성 기체로서는, 일산화 이질소, 이산화 질소 등을 들 수 있다.
또한, 퇴적성 기체에 대한 산화성 기체를 20배보다 크고 100배 미만으로 하고, 바람직하게는 40배 이상 80배 이하로 하고, 처리실 내의 압력을 100Pa 미만으로 하고, 바람직하게는 50Pa 이하로 하는 CVD법을 사용함으로써 절연막(35a)으로서, 질소가 포함되며, 결함량이 적은 산화물 절연막을 형성할 수 있다.
절연막(35b)으로서, 예를 들어 화학양론적 조성을 만족시키는 산소보다 많은 산소가 포함되는 산화물 절연막을 사용하여 형성할 수 있다. 화학양론적 조성을 만족시키는 산소보다 많은 산소가 포함되는 산화물 절연막은 가열에 의하여 산소의 일부가 이탈된다. 화학양론적 조성을 만족시키는 산소보다 많은 산소가 포함되는 산화물 절연막은, TDS 분석에 의하여, 산소 원자로 환산된 산소의 이탈량이 1.0×1018atoms/cm3 이상인 산화물 절연막이고, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물 절연막이다. 또한, 상기 TDS 분석 시에서의 막의 표면 온도로서는 100℃ 이상 700℃ 이하의 범위, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.
절연막(35b)으로서는, 두께가 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하인 산화 실리콘막, 산화질화 실리콘막 등을 사용할 수 있다. 절연막(35b)으로서, 화학양론적 조성을 만족시키는 산소보다 많은 산소가 포함되는 산화물 절연막을 사용하여 형성되는 경우, 화학양론적 조성을 만족시키는 산소보다 많은 산소가 포함되는 산화물 절연막으로서 산화질화 실리콘막을 CVD법을 사용하여 형성할 수 있다.
절연막(35b)으로서, 산화 실리콘막 또는 산화질화 실리콘막이 형성되는 경우, 다음과 같은 조건으로 성막할 수 있다. 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치(載置)된 기판을 180℃ 이상 280℃ 이하로 유지하고, 바람직하게는 200℃ 이상 240℃ 이하로 유지하고, 처리실 내에 원료 가스를 도입하여 처리실 내에서의 압력을 100Pa 이상 250Pa 이하로 하고, 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 제공되는 전극에 0.17W/cm2 이상 0.5W/cm2 이하인 고주파 전력을 공급하고, 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하인 고주파 전력을 공급한다.
절연막(36)으로서는, 적어도 수소 및 산소의 블로킹 효과를 갖는 막을 사용한다. 더 바람직하게는, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 블로킹 효과를 갖는다. 대표적으로는, 질화 실리콘 등의 질화물 절연막을 형성하면 좋다. 질화 실리콘막 외에, 질화산화 실리콘막, 질화 알루미늄막, 질화산화 알루미늄막 등도 사용할 수 있다.
또한, 절연막(36)을 구성하는 막으로서 산소, 수소, 물 등에 대하여 블로킹 효과를 갖는 산화물 절연막을 제공하여도 좋다. 이와 같은 산화물 절연막으로서는, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등을 들 수 있다.
또한, 절연막(36)의 두께는 50nm 이상 300nm 이하로 하면 좋고, 바람직하게는 100nm 이상 200nm 이하로 한다. 산소, 수소, 물 등에 대하여 블로킹 효과를 갖는 절연막(36)을 형성함으로써 산화물 반도체막(31)~산화물 반도체막(33)으로부터 외부로의 산소의 확산을 방지할 수 있고, 또한 외부로부터 산화물 반도체막(31)~산화물 반도체막(33)으로의 수소, 물 등의 침입을 방지할 수 있다.
절연막(36)으로서 플라즈마 CVD법에 의하여 질화 실리콘막이 형성되는 경우, 실리콘이 포함되는 퇴적성 기체, 질소, 및 암모니아를 원료 가스로서 사용하는 것이 바람직하다. 이들의 원료 가스를 사용함으로써 플라즈마 중에서 암모니아가 해리되어 활성종이 발생된다. 이 활성종이, 실리콘이 포함되는 퇴적성 기체에 포함되는 실리콘 및 수소의 결합, 및 질소의 3중 결합을 절단한다. 이 결과, 실리콘 및 질소의 결합이 촉진되어, 실리콘 및 수소의 결합이 적고, 결함이 적고, 치밀한 질화 실리콘막을 형성할 수 있다. 한편, 원료 가스에서, 질소에 대한 암모니아의 양이 많으면, 실리콘이 포함되는 퇴적성 기체 및 질소 각각의 분해가 진행되지 않아, 실리콘 및 수소 결합이 잔존하므로, 결함이 증대된 또한 거친 질화 실리콘막이 형성된다. 이 때문에, 원료 가스에서, 암모니아에 대한 질소의 유량비를 5 이상 50 이하로 하고, 바람직하게는 10 이상 50 이하로 한다.
절연막(35)이 형성된 후에, 가열 처리를 수행하여도 좋다. 이 가열 처리의 온도는, 대표적으로는, 150℃ 이상 기판 변형점 미만으로 하고, 바람직하게는 200℃ 이상 450℃ 이하로 하고, 더 바람직하게는 300℃ 이상 450℃ 이하로 한다. 상기 가열 처리에 의하여, 절연막(35)의 2번째 층이 구성되는 산화물 절연막에 포함되는 산소를, 산화물 반도체막(31)~산화물 반도체막(33)으로 이동시켜 이들에 포함되는 산소 결손을 저감할 수 있다. 가열 처리는, 예를 들어, 질소 및 산소를 포함하는 혼합 가스 분위기에서, 가열 온도를 350℃로 하면 좋고, 가열 시간을 1시간 동안으로 하면 좋다.
또한, 절연막(36)이 형성된 후에, 산화물 반도체막(31)~산화물 반도체막(33)으로부터 수소를 방출시키는 것을 목적으로 하여 가열 처리를 수행하여도 좋다. 이 가열 처리는, 예를 들어, 질소 및 산소를 포함하는 혼합 가스 분위기에서, 가열 온도를 350℃로 하면 좋고, 가열 시간을 1시간 동안으로 하면 좋다.
[백 게이트 전극]
백 게이트 전극(BGE1) 및 백 게이트 전극(BGE2)은 게이트 전극(GE1), 게이트 전극(GE2), 및 게이트 전극(GE3)과 마찬가지로 형성할 수 있다.
이하에서, 트랜지스터의 몇 개의 다른 구성예를 설명한다.
(트랜지스터(TA3), 트랜지스터(TA4))
도 29의 (A) 및 도 29의 (B) 각각에, 트랜지스터(TA3) 및 트랜지스터(TA4)의 상면도(레이아웃 도면)와, 그 회로 기호를 도시하였다. 도 30의 (A) 및 도 30의 (B)에, 트랜지스터(TA3)의 a7-a8선 및 b7-b8선을 따른 단면도, 및 트랜지스터(TA4)의 a9-a10선 및 b9-b10선을 따른 단면도를 도시하였다.
트랜지스터(TA3)는, 게이트 전극(GE4), 산화물 반도체막(OS4), 소스 전극(SE4), 드레인 전극(DE4), 및 백 게이트 전극(BGE4)을 갖는다. 트랜지스터(TA3)는 트랜지스터(TA1)의 변형예이며, 전극(BGE4)이, 2개의 개구(CG4) 및 개구(CG5)에서, 전극(GE4)과 접촉되는 점 외에는, 트랜지스터(TA1)와 마찬가지이다. 도 30의 (B)에 도시된 바와 같이, 채널 폭 방향으로, 막(OS4)이 전극(GE4)과 전극(BGE4)으로 둘러싸여 트랜지스터(TA3)의 강도를 더 향상시킬 수 있다.
트랜지스터(TA4)는, 게이트 전극(GE5), 산화물 반도체막(OS5), 소스 전극(SE5), 드레인 전극(DE5), 및 백 게이트 전극(BGE5)을 갖는다. 트랜지스터(TA4)는 트랜지스터(TA2)의 변형예이며, 전극(BGE5)을 전극(GE5)과 접속하지 않고, 전극(BGE5)을 전극(GE5)에 다른 신호나 전위를 입력 가능하게 한다. 예를 들어, 전극(GE5)에 트랜지스터(TA4)의 도통 상태를 제어하는 신호를 입력하여, 전극(BGE5)에 트랜지스터(TA4)의 문턱 전압을 보정하는 신호나 전위를 입력할 수 있다.
(트랜지스터(TC1), 트랜지스터(TB2), 트랜지스터(TD1))
도 31의 (A), 도 31의 (B), 및 도 31의 (C) 각각에, 트랜지스터(TC1), 트랜지스터(TB2), 및 트랜지스터(TD1)의 상면도(레이아웃 도면)와, 그 회로 기호를 도시하였다. 도 32의 (A) 및 도 32의 (B)에, 트랜지스터(TC1)의 a11-a12선 및 b11-b12선을 따른 단면도, 트랜지스터(TB2)의 a13-a14선 및 b13-b14선을 따른 단면도, 및 트랜지스터(TD1)의 a15-a16선 및 b15-b16선을 따른 단면도를 도시하였다.
트랜지스터(TC1)는, 게이트 전극(GE6), 산화물 반도체막(OS6), 소스 전극(SE6), 드레인 전극(DE6), 및 백 게이트 전극(BGE6)을 갖는다. 전극(BGE6)은 개구(CG6)에서 전극(GE6)에 접촉한다. 트랜지스터(TC1)는 트랜지스터(TA1)의 변형예이며, 막(OS6)을 2층 구조로 한다. 막(OS6)은 『32』와 『33』으로 이루어진다. 트랜지스터(TC1)도 트랜지스터(TA1)와 마찬가지로, 채널 형성 영역이『32』로 구성되는 트랜지스터이다. 그러므로, 트랜지스터(TC1)도, 트랜지스터(TA1)와 같은 정도로 전계 효과 이동도가 높은 트랜지스터이며, 대표적으로는, 전계 효과 이동도가 10cm2/Vs보다 크고 60cm2/Vs 미만인 트랜지스터이고, 바람직하게는 15cm2/Vs 이상 50cm2/Vs 미만인 트랜지스터이다. 따라서, 트랜지스터(TC1)도 트랜지스터(TA1)와 마찬가지로, 구동 회로와 같은 고속 동작시키는 트랜지스터에 적합하다.
트랜지스터(TB2)는, 게이트 전극(GE7), 산화물 반도체막(OS7), 소스 전극(SE7), 드레인 전극(DE7), 및 백 게이트 전극(BGE7)을 갖는다. 전극(BGE7)은 개구(CG7)에서 전극(GE7)에 접촉한다. 트랜지스터(TB2)는 트랜지스터(TB1)의 변형예이며, 전극(BGE7)을 갖는 점에서 트랜지스터(TB2)와 다르다. 트랜지스터(TB2)는, 전극(GE7)과 접속된 전극(BGE7)을 갖기 때문에, 트랜지스터(TB1)보다 온 전류가 높으며, 또한 기계적인 강도가 향상되어 있다.
트랜지스터(TD1)는, 게이트 전극(GE8), 산화물 반도체막(OS8), 소스 전극(SE8), 및 드레인 전극(DE8)을 갖는다. 트랜지스터(TD1)는 트랜지스터(TB1)의 변형예이며, 막(OS8) 전체가 전극(GE8)에 중첩되며, 전극(GE8)의 단부의 외측에 있는 부분을 갖지 않는다. 이와 같이, 트랜지스터(TD1)는, 막(OS8)이 트랜지스터(TB1)보다 광에 노출되기 어려운 구조이기 때문에, 화소부의 트랜지스터에 적합하다.
또한, 트랜지스터(TA1), 트랜지스터(TA2), 및 트랜지스터(TB1)가 구성되는 막(절연막, 산화물 반도체막, 금속 산화물막, 도전막 등)은, 스퍼터링법, 화학 기상 퇴적(CVD)법, 진공 증착법, 펄스 레이저 퇴적(PLD)법을 사용하여 형성할 수 있다. 또는, 도포법이나 인쇄법으로 형성할 수 있다. 성막 방법으로서는, 스퍼터링법, 플라즈마 화학 기상 퇴적(PECVD)법이 대표적이지만, 열 CVD법이어도 좋다. 열 CVD법의 예로서, MOCVD(유기 금속 화학 퇴적)법이나 ALD(원자층 성막)법을 사용하여도 좋다.
열 CVD법은 체임버 내를 대기압 또는 감압하로 하고, 원료 가스와 산화제를 동시에 체임버 내에 도입하여, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 성막한다. 이와 같이, 열 CVD법은 플라즈마를 발생시키지 않는 성막 방법이기 때문에, 플라즈마 대미지에 의하여 결함이 생성되지 않는다는 이점을 갖는다.
또한, ALD법은 체임버 내를 대기압 또는 감압하로 하고, 반응을 위한 원료 가스가 순차적으로 체임버에 도입되어 그 가스 도입의 순서를 반복함으로써 성막한다. 예를 들어, 각각의 스위칭 밸브(고속 밸브라고도 함)를 전환하여 2종류 이상의 원료 가스를 순차적으로 체임버에 공급하고, 복수종의 원료 가스가 섞이지 않도록 제 1 원료 가스와 동시 또는 그 후에 불활성 가스(아르곤, 또는 질소 등) 등을 도입하고, 제 2 원료 가스를 도입한다. 또한, 동시에 불활성 가스가 도입되는 경우에는, 불활성 가스는 캐리어 가스가 되고, 또한 제 2 원료 가스의 도입 시에도 동시에 불활성 가스를 도입하여도 좋다. 또한, 불활성 가스를 도입하는 대신에 진공 배기에 의하여 제 1 원료 가스를 배출한 후에, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 제 1 단원자층이 성막되고, 나중에 도입되는 제 2 원료 가스와 반응하여, 제 2 단원자층이 제 1 단원자층 위에 적층되어 박막이 형성된다.
이 가스 도입 순서를 제어하면서 원하는 두께가 될 때까지 복수 횟수 반복함으로써 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는 가스 도입 순서를 반복하는 횟수에 의하여 조절할 수 있기 때문에, 정밀하게 막 두께를 조절할 수 있어, 미세한 트랜지스터를 제작하는 경우에 적합하다.
<화소의 구체적인 구성예 3>
도 17에, 도 1에 도시된 화소(10)의 구체적인 구성을 일례로서 도시하였다. 도 17에 도시된 화소(10)는, 도 4의 (A)에 도시된 화소(10)와, 트랜지스터(19t)의 위치가 다르다. 구체적으로, 도 17에 도시된 화소(10)에서는, 트랜지스터(11)의 소스 및 드레인 중 다른 쪽과, 트랜지스터(16t)의 소스 및 드레인 중 한쪽 사이에서, 트랜지스터(19t)와 배선(VL)이 접속되어 있는 점에서 도 4의 (A)에 도시된 화소(10)와 구성이 다르다.
도 18에, 도 1에 도시된 화소(10)의 구체적인 구성을 일례로서 도시하였다. 도 18에 도시된 화소(10)는, 도 15의 (A)에 도시된 화소(10)와, 트랜지스터(19t)의 위치가 다르다. 구체적으로, 도 18에 도시된 화소(10)에서는, 트랜지스터(11)의 소스 및 드레인 중 다른 쪽과, 트랜지스터(16t)의 소스 및 드레인 중 한쪽 사이에서, 트랜지스터(19t)와 배선(VL)이 접속되어 있는 점에서 도 15의 (A)에 도시된 화소(10)와 구성이 다르다.
또한, 본 발명의 일 형태에 따른 발광 장치의 화소(10)에서는, 트랜지스터(11) 이외의 트랜지스터가 게이트를 반도체막의 한쪽 측에서 적어도 가지면 좋지만, 반도체막을 사이에 개재하여 상기 게이트와 중첩하는 또 하나의 게이트를 더 가져도 좋다. 트랜지스터(11) 이외의 트랜지스터가 한 쌍의 게이트를 갖는 경우, 한 쌍의 게이트의 한쪽을 백 게이트로 하면, 일반적인 게이트 및 백 게이트에 같은 높이의 전위가 공급되어도 좋고, 백 게이트에만 접지 전위 등의 고정 전위가 공급되어도 좋다. 백 게이트에 공급되는 전위의 높이를 제어함으로써 트랜지스터의 문턱 전압을 제어할 수 있다. 또한, 백 게이트를 제공함으로써 채널 형성 영역이 증가되어 드레인 전류가 증가될 수 있다. 또한, 백 게이트를 제공함으로써 반도체막에 공핍층이 생기기 쉽게 되기 때문에, S값의 개선을 도모할 수 있다.
<트랜지스터의 구성예 2>
본 발명의 일 형태에 따른 발광 장치에 사용되는 트랜지스터는, 비정질, 미결정, 다결정, 또는 단결정인, 실리콘 또는 게르마늄 등의 반도체막 또는 반도체 기판에, 채널 형성 영역을 가져도 좋다. 실리콘의 박막을 사용하여 트랜지스터가 형성되는 경우, 상기 박막에는, 플라즈마 CVD법 등의 기상 성장법 또는 스퍼터링법으로 제작된 비정질 실리콘, 비정질 실리콘을 레이저 어닐 등의 처리에 의하여 결정화시킨 다결정 실리콘, 단결정 실리콘 웨이퍼에 수소 이온 등을 주입하여 표층부를 박리한 단결정 실리콘 등을 사용할 수 있다.
도 34에, 본 발명의 일 형태에 따른 발광 장치에 사용할 수 있는, 얇은 실리콘막이 사용된 트랜지스터의 단면도를 예시하였다. 도 34에서는, n채널형 트랜지스터(70)와, p채널형 트랜지스터(71)를 도시하였다.
트랜지스터(70)는, 절연 표면을 갖는 기판(72) 위에, 게이트로서 기능하는 도전막(73)과, 도전막(73) 위에 있는 절연막(74)과, 절연막(74)을 사이에 개재하여 도전막(73)과 중첩되는 반도체막(75)과, 반도체막(75) 위에 있는 절연막(76)과, 절연막(76)을 사이에 개재하여 반도체막(75)과 중첩되며, 게이트로서 기능하는 도전막(77a) 및 도전막(77b)과, 도전막(77a) 및 도전막(77b) 위에 있는 절연막(78)과, 절연막(78) 위에 있는 절연막(79)과, 절연막(78) 및 절연막(79)에 제공된 개구부에서 반도체막(75)에 전기적으로 접속되며, 소스 또는 드레인으로서 기능하는 도전막(80) 및 도전막(81)을 갖는다.
도전막(77b)은 채널 길이 방향에서의 폭이 도전막(77a)보다 짧고, 도전막(77a) 및 도전막(77b)은, 절연막(76) 측으로부터 순차적으로 적층된다. 또한, 반도체막(75)은, 도전막(77b)과 중첩하는 위치에 있는 채널 형성 영역(82)과, 채널 형성 영역(82)을 사이에 개재하도록 위치하는 한 쌍의 LDD(Light Doped Drain) 영역(83)과, 채널 형성 영역(82) 및 LDD 영역(83)을 사이에 개재하도록 위치하는 한 쌍의 불순물 영역(84)을 갖는다. 한 쌍의 불순물 영역(84)은 소스 영역 또는 드레인 영역으로서 기능한다. 또한, LDD 영역(83) 및 불순물 영역(84)은, n형의 도전형을 반도체막(75)에 부여하는 불순물 원소, 예를 들어, 보론(B), 알루미늄(Al), 갈륨(Ga) 등이 첨가되어 있다.
또한, 트랜지스터(71)는, 절연 표면을 갖는 기판(72) 위에, 게이트로서 기능하는 도전막(85)과, 도전막(85) 위에 있는 절연막(74)과, 절연막(74)을 사이에 개재하여 도전막(85)과 중첩되는 반도체막(86)과, 반도체막(86) 위에 있는 절연막(76)과, 절연막(76)을 사이에 개재하여 반도체막(86)과 중첩되며, 게이트로서 기능하는 도전막(87a) 및 도전막(87b)과, 도전막(87a) 및 도전막(87b) 위에 있는 절연막(78)과, 절연막(78) 위에 있는 절연막(79)과, 절연막(78) 및 절연막(79)에 제공된 개구부에서 반도체막(86)에 전기적으로 접속되며, 소스 또는 드레인으로서 기능하는 도전막(88) 및 도전막(89)을 갖는다.
도전막(87b)은, 채널 길이 방향에서의 폭이 도전막(87a)보다 짧고, 도전막(87a) 및 도전막(87b)은, 절연막(76) 측으로부터 순차적으로 적층된다. 또한, 반도체막(75)은, 도전막(87b)과 중첩하는 위치에 채널 형성 영역(90)과, 채널 형성 영역(90)을 사이에 개재하도록 위치하는 한 쌍의 불순물 영역(91)을 갖는다. 한 쌍의 불순물 영역(91)은 소스 영역 또는 드레인 영역으로서 기능한다. 또한, 불순물 영역(91)은, p형의 도전형을 반도체막(86)에 부여하는 불순물 원소, 예를 들어, 인(P), 비소(As) 등이 첨가되어 있다.
또한, 반도체막(75) 또는 반도체막(86)은 다양한 기술에 의하여 결정화하여도 좋다. 다양한 결정화 방법으로서, 레이저 광이 사용된 레이저 결정화법, 촉매 원소가 사용된 결정화법이 있다. 또는, 촉매 원소가 사용된 결정화법과 레이저 결정화법을 조합하여 사용할 수도 있다. 또한, 기판(72)으로서 석영과 같은 내열성이 우수한 기판이 사용되는 경우, 전열로가 사용된 열 결정화 방법, 적외광이 사용된 램프 어닐 결정화법, 촉매 원소가 사용된 결정화법, 950℃ 정도의 고온 어닐을 조합한 결정화법을 사용하여도 좋다.
<발광 장치의 제작 방법 1>
다음에, 본 발명의 일 형태에 따른 발광 장치(400)의 제작 방법에 대하여, 도 19 및 도 20을 사용하여 설명한다.
우선, 기판(462) 위에 절연막(420)을 형성하고, 절연막(420) 위에 제 1 소자층(410)을 형성한다(도 19의 (A) 참조). 제 1 소자층(410)에는, 반도체 소자가 제공되어 있다. 또는, 제 1 소자층(410)에는, 반도체 소자에 더하여, 표시 소자, 또는 화소 전극 등의 표시 소자의 일부가 제공되어 있어도 좋다.
기판(462)으로서는, 적어도 나중의 열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(462)으로서 사용하여도 좋다.
기판(462)에 유리 기판이 사용되는 경우, 기판(462)과 절연막(420) 사이에, 산화 실리콘막, 산화질화 실리콘막, 질화 실리콘막, 질화산화 실리콘막 등의 절연막이 형성되면, 유리 기판으로부터의 오염을 방지할 수 있기 때문에 바람직하다.
절연막(420)에는, 예를 들어, 에폭시 수지, 아라미드 수지, 아크릴 수지, 폴리이미드 수지, 폴리아마이드 수지, 폴리아마이드이미드 수지 등의 유기 수지막을 사용할 수 있다. 그 중에서도 폴리이미드 수지가 사용되면 내열성이 높기 때문에 바람직하다. 절연막(420)으로서, 예를 들어, 폴리이미드 수지가 사용되는 경우, 이 폴리이미드 수지의 막 두께는 3nm 이상 20μm 이하이고, 바람직하게는 500nm 이상 2μm 이하이다. 절연막(420)으로서, 폴리이미드 수지가 사용되는 경우, 스핀 코팅법, 딥 코팅법, 닥터 블레이드법 등에 의하여 형성할 수 있다. 예를 들어, 절연막(420)으로서 폴리이미드 수지가 사용되는 경우, 닥터 블레이드법에 의하여, 이 폴리이미드 수지가 사용된 막의 일부를 제거함으로써 원하는 두께를 갖는 절연막(420)을 얻을 수 있다.
또한, 제 1 소자층(410)은 그 제작 공정에서의 온도가 실온 이상 300℃ 이하인 것이 바람직하다. 예를 들어, 제 1 소자층(410)에 포함되는, 무기 재료가 사용된 절연막 또는 도전막은, 성막 온도 150℃ 이상 300℃ 이하로 형성되는 것이 바람직하고, 200℃ 이상 270℃ 이하로 형성되는 것이 더 바람직하다. 또한, 제 1 소자층(410)에 포함되는, 유기 수지 재료가 사용된 절연막 등은 성막 온도 실온 이상 100℃ 이하로 형성되는 것이 바람직하다.
또한, 제 1 소자층(410)에 포함되는 트랜지스터의 산화물 반도체막에는, 상술한 CAAC-OS를 사용하는 것이 바람직하다. 상기 트랜지스터의 산화물 반도체막에 CAAC-OS가 사용되면, 예를 들어, 발광 장치(400)를 구부릴 때에, 채널 형성 영역에 크랙 등이 생기기 어려워지기 때문에, 굴곡에 대한 내성을 높일 수 있다.
또한, 제 1 소자층(410)에 포함되는 도전막으로서, 산화 실리콘이 첨가된 인듐 주석 산화물이 사용되면, 발광 장치(400)를 구부릴 때에, 상기 도전막에 크랙 등이 생기기 어렵게 되기 때문에 바람직하다.
다음에, 제 1 소자층(410)과, 임시 지지 기판(466)을, 박리용 접착제(464)를 사용하여 접착하고, 기판(462)으로부터 절연막(420)과 제 1 소자층(410)을 박리한다. 이로써, 절연막(420)과 제 1 소자층(410)은, 임시 지지 기판(466) 측에 제공된다(도 19의 (B) 참조).
임시 지지 기판(466)으로서는, 유리 기판, 석영 기판, 사파이어 기판, 세라믹 기판, 금속 기판 등을 사용할 수 있다. 또한, 본 실시형태의 처리 온도에 견딜 수 있는 내열성을 갖는 플라스틱 기판을 사용하여도 좋고, 필름과 같은 가요성 기판을 사용하여도 좋다.
박리용 접착제(464)로서는, 물이나 용매에 용해할 수 있는 것이나, 자외선 등의 조사에 의하여 가소화시킬 수 있는 것 등, 필요할 때에 임시 지지 기판(466)과 소자층(410)을 화학적 또는 물리적으로 분리할 수 있는 접착제를 사용한다.
또한, 임시 지지 기판(466)으로의 전치(轉置) 공정은 다양한 방법을 적절히 사용할 수 있다. 예를 들어, 기판(462)에서 절연막(420)이 형성되지 않는 측, 즉 도 19의 (B)에 도시된 하방측으로부터 절연막(420)에 레이저 광(468)을 조사함으로써 절연막(420)을 취약화시켜, 기판(462)과 절연막(420)을 박리할 수 있다. 또한, 상기 레이저 광(468)의 조사 에너지 밀도를 조정함으로써 기판(462)과 절연막(420)의 밀착성이 높은 영역과, 기판(462)과 절연막(420)의 밀착성이 낮은 영역을 나누어 제작하고 나서 박리하여도 좋다.
또한, 본 실시형태에서는, 기판(462)과 절연막(420)의 계면에서 박리하는 방법에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 절연막(420)과 제 1 소자층(410)의 계면에서 박리하여도 좋다.
또한, 기판(462)과 절연막(420)의 계면에 액체를 침투시켜 기판(462)으로부터 절연막(420)을 박리하여도 좋다. 또는, 절연막(420)과 제 1 소자층(410)의 계면에 액체를 침투시켜 절연막(420)으로부터 제 1 소자층(410)을 박리하여도 좋다. 상기 액체로서는, 예를 들어, 물, 극성 용매 등을 사용할 수 있다. 절연막(420)이 박리되는 계면, 구체적으로는 기판(462)과 절연막(420)의 계면, 또는 절연막(420)과 제 1 소자층(410)의 계면에 액체를 침투시킴으로써 제 1 소자층(410)에 공급되는, 박리에 수반하여 발생하는 정전기 등의 영향을 억제할 수 있다.
다음에, 접착층(418)을 사용하여 절연막(420)에 제 1 기판(401)을 접착한다(도 19의 (C) 참조).
다음에, 박리용 접착제(464)를 용해 또는 가소화시켜 제 1 소자층(410)으로부터 박리용 접착제(464) 및 임시 지지 기판(466)을 떼어낸다(도 19의 (D) 참조).
또한, 제 1 소자층(410)의 표면이 노출되도록 박리용 접착제(464)를 물이나 용매 등으로 제거하는 것이 바람직하다.
상술한 바와 같이 하여, 제 1 기판(401) 위에 제 1 소자층(410)을 제작할 수 있다.
다음에, 도 19의 (A)~도 19의 (D)에 도시된 공정과 같은 형성 방법에 의하여, 제 2 기판(405)과, 제 2 기판(405) 위에 있는 접착층(412)과, 접착층(412) 위에 있는 절연막(440)과, 제 2 소자층(411)을 형성한다(도 20의 (A) 참조).
제 2 소자층(411)이 갖는 절연막(440)으로서는, 절연막(420)과 같은 재료를 사용하여 형성할 수 있고, 여기서는 유기 수지를 사용하여 형성할 수 있다.
다음에, 제 1 소자층(410)과 제 2 소자층(411) 사이에 밀봉층(432)을 충전하여 제 1 소자층(410)과 제 2 소자층(411)을 접합한다(도 20의 (B) 참조).
밀봉층(432)에 의하여, 예를 들어, 고체 밀봉(solid sealing)시킬 수 있다. 다만, 밀봉층(432)은 가요성을 갖는 것이 바람직하다. 밀봉층(432)으로서는, 예를 들어, 글라스 프릿 등의 유리 재료나, 2액 혼합형 수지 등의 상온에서 경화되는 경화 수지, 광 경화성의 수지, 열 경화성의 수지 등을 사용할 수 있다.
상술한 바와 같이 하여, 발광 장치(400)를 제작할 수 있다.
<발광 장치의 제작 방법 2>
다음에, 본 발명의 일 형태에 따른 발광 장치(400)의 다른 제작 방법에 대하여, 도 21을 사용하여 설명한다. 또한, 도 21에서는, 절연막(420) 및 절연막(440)으로서 무기 절연막을 사용하는 구성에 대하여 설명한다.
우선, 기판(462) 위에 박리층(463)을 형성한다. 다음에, 박리층(463) 위에 절연막(420)을 형성하고, 절연막(420) 위에 제 1 소자층(410)를 형성한다(도 21의 (A) 참조).
박리층(463)으로서는, 예를 들어, 텅스텐, 몰리브데넘, 타이타늄, 탄탈럼, 니오븀, 니켈, 코발트, 지르코늄, 아연, 루테늄, 로듐, 팔라듐, 오스뮴, 이리듐, 실리콘으로부터 선택된 원소, 이 원소를 포함하는 합금 재료, 또는 이 원소를 포함하는 화합물 재료를 포함하며, 단층 또는 적층된 구조를 사용할 수 있다. 또한, 실리콘이 포함되는 층의 경우, 상기 실리콘이 포함되는 층의 결정 구조로서는, 비정질, 미결정, 다결정, 단결정 중 어느 것이라도 좋다.
박리층(463)은, 스퍼터링법, PECVD법, 도포법, 인쇄법 등에 의하여 형성할 수 있다. 또한 도포법은, 스핀 코팅법, 액적 토출법, 및 디스펜스법을 포함한다.
박리층(463)이 단층 구조인 경우, 텅스텐, 몰리브데넘, 또는 텅스텐과 몰리브데넘의 혼합물이 포함되는 층을 형성하는 것이 바람직하다. 또한, 텅스텐의 산화물 또는 산화질화물이 포함되는 층, 몰리브데넘의 산화물 또는 산화질화물이 포함되는 층, 또는 텅스텐과 몰리브데넘의 혼합물의 산화물 또는 산화질화물이 포함되는 층을 형성하여도 좋다. 또한, 텅스텐과 몰리브데넘의 혼합물이란, 예를 들어, 텅스텐과 몰리브데넘의 합금에 상당한다.
또한, 박리층(463)으로서, 텅스텐이 포함되는 층과 텅스텐의 산화물이 포함되는 층의 적층 구조가 형성되는 경우, 텅스텐이 포함되는 층을 형성하고, 그 위에 산화물로 형성되는 절연층을 형성함으로써 텅스텐층과 절연층의 계면에, 텅스텐의 산화물이 포함되는 층이 형성되는 것을 활용하여도 좋다. 또한, 텅스텐이 포함되는 층의 표면을, 열 산화 처리, 산소 플라즈마 처리, 아산화 질소(N2O) 플라즈마 처리, 오존수 등의 산화력이 강한 용액을 사용한 처리 등을 수행하여 텅스텐의 산화물이 포함되는 층을 형성하여도 좋다. 또한 플라즈마 처리나 가열 처리는, 산소, 질소, 아산화 질소 단독, 또는 이 가스와 그 외의 가스와의 혼합 기체 분위기하에서 수행하여도 좋다. 상기 플라즈마 처리나 가열 처리에 의하여, 박리층(463)의 표면 상태를 변화시킴으로써 박리층(463)과 나중에 형성되는 절연막(420)의 밀착성을 제어할 수 있다.
절연막(420)에는, 예를 들어, 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막 등의 투습성이 낮은 무기 절연막을 사용할 수 있다. 상기 무기 절연막은, 예를 들어, 스퍼터링법, PECVD법 등을 사용하여 형성할 수 있다.
다음에, 제 1 소자층(410)과, 임시 지지 기판(466)을, 박리용 접착제(464)를 사용하여 접착하고, 박리층(463)으로부터 절연막(420)과 제 1 소자층(410)을 박리한다. 이로써, 절연막(420)과 제 1 소자층(410)은 임시 지지 기판(466) 측에 제공된다(도 21의 (B) 참조).
또한, 임시 지지 기판(466)으로의 전치 공정은 다양한 방법을 적절히 사용할 수 있다. 예를 들어, 박리층(463)과 절연막(420)의 계면에 금속 산화막이 포함되는 층이 형성된 경우에는, 상기 금속 산화막을 결정화에 의하여 취약화하여, 박리층(463)으로부터 절연막(420)을 박리할 수 있다. 또한, 박리층(463)이 텅스텐막으로 형성된 경우에는, 암모니아수와 과산화 수소수의 혼합 용액에 의하여 텅스텐막을 에칭하면서 박리하여도 좋다.
또한, 박리층(463)과 절연막(420)의 계면에 액체를 침투시켜 박리층(463)으로부터 절연막(420)을 박리하여도 좋다. 상기 액체로서는, 예를 들어, 물, 극성 용매 등을 사용할 수 있다. 절연막(420)이 박리되는 계면, 구체적으로는 박리층(463)과 절연막(420)의 계면에 액체를 침투시킴으로써 제 1 소자층(410)에 공급되는, 박리에 수반하여 발생하는 정전기 등의 영향을 억제할 수 있다.
다음에, 접착층(418)을 사용하여 절연막(420)에 제 1 기판(401)을 접착한다(도 21의 (C) 참조).
다음에, 박리용 접착제(464)를 용해 또는 가소화시켜 제 1 소자층(410)으로부터 박리용 접착제(464) 및 임시 지지 기판(466)을 떼어낸다(도 21의 (D) 참조).
또한, 제 1 소자층(410)의 표면이 노출되도록 박리용 접착제(464)를 물이나 용매 등으로 제거하는 것이 바람직하다.
상술한 바와 같이 하여, 제 1 기판(401) 위에 제 1 소자층(410)을 제작할 수 있다.
다음에, 도 21의 (A)~도 21의 (D)에 도시된 공정과 같은 형성 방법에 의하여, 제 2 기판(405)과, 제 2 기판(405) 위에 있는 접착층(412)과, 접착층(412) 위에 있는 절연막(440)과, 제 2 소자층(411)을 형성한다. 그 후에, 제 1 소자층(410)과 제 2 소자층(411) 사이에 밀봉층(432)을 충전하여 제 1 소자층(410)과 제 2 소자층(411)을 접합한다.
마지막으로, 접속 전극(360)에 이방성 도전막(380)과 FPC(408)를 부착시킨다. 필요에 따라, IC칩 등을 실장시켜도 좋다.
상술한 바와 같이 하여, 발광 장치(400)를 제작할 수 있다.
<발광 장치의 단면 구조>
도 22에, 본 발명의 일 형태에 따른 발광 장치의, 화소부의 단면 구조를 일례로서 도시하였다. 또한, 도 22에서는, 도 3의 (A)에 도시된 화소(10)가 갖는, 트랜지스터(11), 용량 소자(18), 및 발광 소자(14)의 단면 구조를 예시하였다.
구체적으로, 도 22에 도시된 발광 장치는, 기판(500) 위에 트랜지스터(11)와, 용량 소자(18)를 갖는다. 트랜지스터(11)는, 제 1 게이트로서 기능하는 도전막(501)과, 도전막(501) 위에 있는 절연막(502)과, 절연막(502)을 사이에 개재하여 도전막(501)과 중첩되는 반도체막(503)과, 반도체막(503)에 전기적으로 접속된 소스 또는 드레인으로서 기능하는 도전막(504) 및 도전막(505)과, 반도체막(503), 도전막(504), 및 도전막(505) 위에 있는 절연막(550)과, 절연막(550)을 사이에 개재하여 도전막(501)과 중첩되며, 제 2 게이트로서 기능하는 도전막(551)을 갖는다.
용량 소자(18)는, 전극으로서 기능하는 도전막(501)과, 도전막(501) 위에 있는 절연막(502)과, 절연막(502)을 사이에 개재하여 도전막(501)과 중첩되며, 전극으로서 기능하는 도전막(504)을 갖는다.
절연막(502)으로서는, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼을 1종류 이상 포함하는 절연막을 단층으로 또는 적층으로 사용하면 좋다. 또한, 본 명세서 중에서, 산화질화물은 그 조성으로서, 질소의 함유량보다 산소의 함유량이 많은 재료를 가리키고, 질화산화물은 그 조성으로서, 산소의 함유량보다 질소의 함유량이 많은 재료를 가리킨다.
또한, 반도체막(503), 도전막(504), 및 도전막(505) 위에는 절연막(511)이 제공되어 있다. 반도체막(503)으로서 산화물 반도체가 사용되는 경우, 절연막(511)에는, 반도체막(503)에 산소를 공급시킬 수 있는 재료를 사용하는 것이 바람직하다. 상기 재료를 절연막(511)에 사용함으로써 절연막(511)에 포함되는 산소를 반도체막(503)으로 이동시킬 수 있어 반도체막(503)의 산소 결손량을 저감할 수 있다. 절연막(511)에 포함되는 산소의 반도체막(503)으로의 이동은, 절연막(511)을 형성한 후에, 가열 처리를 수행함으로써 효율적으로 수행할 수 있다.
절연막(511) 위에는 절연막(520)이 제공되어 있고, 절연막(520) 위에는 도전막(524)이 제공되어 있다. 도전막(524)은, 절연막(511) 및 절연막(520)에 제공된 개구부에서, 도전막(504)에 접속되어 있다.
절연막(520) 및 도전막(524) 위에는 절연막(525)이 제공되어 있다. 절연막(525)은 도전막(524)과 중첩하는 위치에 개구부를 갖는다. 또한, 절연막(525) 위에서, 절연막(525)의 개구부와 다른 위치에, 절연막(526)이 제공되어 있다. 그리고, 절연막(525) 및 절연막(526) 위에는, EL층(527) 및 도전막(528)이 순차적으로 적층되도록 제공되어 있다. EL층(527)을 사이에 개재하여 도전막(524)과 도전막(528)이 중첩되는 부분은 발광 소자(14)로서 기능한다. 그리고, 도전막(524) 및 도전막(528)은 한쪽이 양극으로서 기능하고, 다른 쪽이 음극으로서 기능한다.
또한, 발광 장치는, 발광 소자(14)를 사이에 개재하여 기판(500)과 대향하는 기판(530)을 갖는다. 기판(530) 위, 즉 기판(530)의 발광 소자(14)에 가까운 측의 면 위에는, 광을 차폐하는 기능을 갖는 차폐막(531)이 제공되어 있다. 그리고, 차폐막(531)은, 발광 소자(14)와 중첩하는 영역에 개구부를 갖는다. 발광 소자(14)에 중첩되는 개구부에서, 기판(530) 위에는 특정한 파장 범위의 가시광을 투과시키는 착색층(532)이 제공되어 있다.
<발광 장치의 외관>
도 23의 (A)는, 본 발명의 일 형태에 따른 발광 장치의 외관의 일례가 도시된 사시도이다. 도 23의 (A)에 도시된 발광 장치는, 패널(1601)과, 컨트롤러, 전원 회로, 화상 처리 회로, 화상 메모리, CPU 등이 제공된 회로 기판(1602)과, 접속부(1603)를 갖는다. 패널(1601)은, 화소가 복수로 제공된 화소부(1604)와, 복수의 화소를 행마다 선택하는 구동 회로(1605)와, 선택된 행 내의 화소로의 화상 신호(Sig)의 입력을 제어하는 구동 회로(1606)를 갖는다.
회로 기판(1602)으로부터, 접속부(1603)를 통하여, 각종 신호와 전원의 전위가 패널(1601)에 입력된다. 접속부(1603)에는, FPC(Flexible Printed Circuit) 등을 사용할 수 있다. FPC에 칩이 실장된 것을 COF 테이프라고 부르고, COF 테이프를 사용하면, 더 작은 면적에 더 높은 밀도로 실장할 수 있다. 또한, 접속부(1603)에 COF 테이프가 사용되는 경우, 회로 기판(1602) 내의 일부의 회로, 또는 패널(1601)이 갖는 구동 회로(1605)나 구동 회로(1606)의 일부 등을 별도로 준비된 칩에 형성하고, COF(Chip On Film)법을 사용하여 상기 칩을 COF 테이프에 접속하여도 좋다.
또한, COF 테이프(1607)가 사용된 발광 장치의 외관의 일례가 도시된 사시도를 도 23의 (B)에 도시하였다.
칩(1608)은 범프 등의 단자를 표면에 갖는 반도체 베어 칩(IC, LSI 등)이다. 또한, COF 테이프(1607)에, CR 부품도 실장할 수 있어 회로 기판(1602)의 면적을 감소시킬 수도 있다. 가요성 기판의 배선 패턴은, 실장하는 칩의 단자에 따라 복수 형성된다. 칩(1608)은, 본더 장치 등에 의하여, 배선 패턴을 갖는 가요성 기판 위에 위치를 결정하여 배치하고, 열 압착함으로써 실장된다.
도 23의 (B)에는 1개의 칩(1608)을 실장한 1개의 COF 테이프(1607)의 예를 도시하였지만, 특별히 한정되지 않는다. 1개의 COF 테이프(1607)의 한쪽 면 또는 양쪽 면에 복수의 열의 칩을 실장할 수 있지만, 비용을 삭감하기 위해서는, 실장되는 칩의 개수를 줄이기 위하여 하나의 열로 하는 것이 바람직하고, 실장되는 칩의 개수를 1개로 하는 것이 더 바람직하다.
<회로 기판의 구성예>
도 25에, 회로 기판(2003)의 외관도를 도시하였다. 회로 기판(2003)은, 슬릿(2211)을 갖는 FPC(2201) 위에, Bluetooth(등록 상표. IEEE802. 15. 1과 같음) 규격의 통신 장치(2101), 마이크로컴퓨터(2102), 기억 장치(2103), FPGA(2104), DA 컨버터(2105), 충전 제어 IC(2106), 레벨 시프터(2107)를 제공한 구성을 갖는다. 또한, 회로 기판(2003)은 입출력 커넥터(2108)를 통하여 본 발명의 일 형태에 따른 발광 장치와 전기적으로 접속한다. 또한, FPC(2201)에 슬릿(2211)을 제공함으로써 FPC(2201)가 사용된 회로 기판(2003)의 가요성을 높인다.
본 발명의 일 형태에 따른 발광 장치에 가요성을 갖는 기판을 사용함으로써 회로 기판(2003)과 발광 장치를 만곡시킬 수 있다. 따라서, 가요성을 갖는 기판이 사용된 발광 장치와 회로 기판(2003)은, 장착 부위의 형상에 맞추어 반복하여 변형할 수 있기 때문에, 팔이나 발 등 신체에 장착할 수 있는 전자 기기에 이용하는 것에 적합하다.
<정보 처리 장치의 구성예>
도 26의 (A)는 본 발명의 일 형태에 따른 정보 처리 장치(1000)의 외관을 설명한 모식도이고, 도 26의 (B)는, 도 26의 (A)에 도시된 절단선 X1-X2에서의 단면의 구조를 설명한 단면도이다. 또한, 도 26의 (C) 및 도 26의 (D)는 본 발명의 일 형태에 따른 정보 처리 장치(1000)의 외관을 설명한 모식도이고, 도 26의 (E)는, 도 26의 (C) 및 도 26의 (D)에 도시된 절단선 X3-X4에서의 단면의 구조를 설명한 단면도이다. 도 26의 (C)는 정보 처리 장치(1000)의 정면을 설명한 모식도이고, 도 26의 (D)는 정보 처리 장치(1000)의 배면을 설명한 모식도이다.
도 26의 (C) 및 도 26의 (D)에 도시된 바와 같이, 위치 입력부(1001) 또는 표시부(1002)는, 정보 처리 장치(1000)의 정면뿐만 아니라 측면이나 배면에도 제공되어도 좋다. 또한, 위치 입력부(1001) 또는 표시부(1002)는, 정보 처리 장치(1000)의 상면에 제공되어도 좋다. 또한, 위치 입력부(1001) 또는 표시부(1002)는 정보 처리 장치(1000)의 저면에 제공되어도 좋다.
또한, 하우징(1003)의 표면에는 위치 입력부(1001) 외에, 하드웨어 버튼이나 외부 접속 단자를 가져도 좋다.
이와 같은 구성으로 함으로써 종래의 정보 처리 장치와 같이 하우징(1003)의 정면에 평행한 면뿐만 아니라 하우징(1003)의 측면에도 표시를 수행하는 것이 가능하게 된다. 특히, 하우징(1003)의 2개 이상의 측면을 따라 표시 영역을 제공하면, 표시의 다양성이 더 높게 되기 때문에 바람직하다.
정보 처리 장치의 정면을 따라 배치된 표시 영역과, 측면을 따라 배치된 각 표시 영역은, 각각 독립적인 표시 영역으로서 사용하여 다른 화상 등을 표시하여도 좋고, 어느 2개 이상의 표시 영역에 걸쳐 1개의 화상 등을 표시하여도 좋다. 예를 들어, 정보 처리 장치의 정면을 따라 배치된 표시 영역에 표시되는 화상을, 정보 처리 장치의 측면을 따라 배치된 표시 영역 등에 연속적으로 표시하여도 좋다.
또한, 연산 장치(1005)는, 하우징(1003)의 내부에 제공되어 있다. 도 26의 (B)에서는, 연산 장치(1005)가 표시부(1002)와 격리된 위치에 제공되어 있다. 도 26의 (E)에서는, 연산 장치(1005)가 표시부(1002)와 중첩되는 위치에 제공되어 있다.
위치 입력부(1001)는, 일례로서는, 제 1 영역(1001(1))과, 제 1 영역(1001(1))에 대향하는 제 2 영역(1001(2))과, 제 1 영역(1001(1)) 및 제 2 영역(1001(2)) 사이에 있는 제 3 영역(1001(3))이 형성되도록 구부릴 수 있는 가요성을 갖는다(도 26의 (B) 참조). 또한, 다른 일례로서, 제 1 영역(1001(1))과, 제 3 영역(1001(3))과, 제 3 영역(1001(3))에 대향하는 제 4 영역(1001(4))이 형성되도록 구부릴 수 있는 가요성을 갖는다(도 26의 (E) 참조).
또한, 다른 일례로서, 제 3 영역(1001(3))과, 제 5 영역(1001)(5)과, 제 3 영역(1001(3))에 대향하는 제 4 영역(1001(4))이 형성되도록 구부릴 수 있는 가요성을 가져도 좋다.
또한, 제 1 영역(1001(1))에 대향하는 제 2 영역(1001(2))의 배치는, 제 1 영역(1001(1))에 정면으로 대향하는 배치에 한정되지 않고, 제 1 영역(1001(1))에 비스듬하게 대향하는 배치도 포함하는 것으로 한다. 또한, 제 3 영역(1001(3))에 대향하는 제 4 영역(1001(4))의 배치는, 제 3 영역(1001(3))에 정면으로 대향하는 배치에 한정되지 않고, 제 3 영역(1001(3))에 비스듬하게 대향하는 배치도 포함하는 것으로 한다.
표시부(1002)는, 적어도 제 1 영역(1001(1)), 제 2 영역(1001(2)), 제 3 영역(1001(3)), 또는 제 4 영역(1001(4))의 일부와 중첩하도록 배치된다.
정보 처리 장치(1000)는, 근접 또는 접촉하는 것을 검지하는 가요성의 위치 입력부(1001)를 포함하여 구성된다. 그리고, 위치 입력부(1001)는, 예를 들어, 제 1 영역(1001(1))과, 제 1 영역(1001(1))에 대향하는 제 2 영역(1001(2))과, 제 1 영역(1001(1)) 및 제 2 영역(1001(2)) 사이에 있는 표시부(1002)와 중첩되는 제 3 영역(1001(3))이 형성되도록 구부릴 수 있다. 이로써, 예를 들어, 손바닥 또는 손가락이 제 1 영역(1001(1)) 또는 제 2 영역(1001(2)) 등에 근접했는지를 판단할 수 있다. 그 결과, 조작성이 우수한 휴먼 인터페이스를 제공할 수 있다. 또는, 조작성이 우수한 신규 정보 처리 장치를 제공할 수 있다.
표시부(1002)에 사용되는 기판으로서는, 가요성을 가질 정도의 두께의 수지를 적용할 수 있다. 수지로서는, 예를 들어, 폴리에스터, 폴리올레핀, 폴리아마이드, 폴리이미드, 아라미드, 에폭시, 폴리카보네이트 또는 아크릴 수지 등을 들 수 있다. 또한, 가요성을 갖지 않는 일반적인 기판으로서는, 유리 기판, 석영 기판, 반도체 기판 등을 사용할 수 있다.
<전자 기기의 구성예>
본 발명의 일 형태에 따른 발광 장치는, 표시 장치, 노트북형 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 외에, 본 발명의 일 형태에 따른 발광 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형 게임기, 휴대 정보 단말, 전자 서적, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 도 24에 이들 전자 기기의 구체적인 예를 도시하였다.
도 24의 (A)는 표시 장치이며, 하우징(5001), 표시부(5002), 지지대(5003) 등을 갖는다. 본 발명의 일 형태에 따른 발광 장치는, 표시부(5002)에 사용할 수 있다. 또한, 표시 장치에는, 퍼스널 컴퓨터용, TV 방송 수신용, 광고 표시용 등의 모든 정보 표시용 표시 장치가 포함된다.
도 24의 (B)는 휴대 정보 단말이며, 하우징(5101), 표시부(5102), 조작 키(5103) 등을 갖는다. 본 발명의 일 형태에 따른 발광 장치는 표시부(5102)에 사용할 수 있다.
도 24의 (C)는 표시 장치이며, 곡면을 갖는 하우징(5701), 표시부(5702) 등을 갖는다. 본 발명의 일 형태에 따른 발광 장치에 가요성을 갖는 기판을 사용함으로써 곡면을 갖는 하우징(5701)에 지지된 표시부(5702)에, 상기 발광 장치를 사용할 수 있기 때문에, 가요성을 가지고, 가볍고, 사용하기에 편리한 표시 장치를 제공할 수 있다.
도 24의 (D)는 휴대형 게임기이며, 하우징(5301), 하우징(5302), 표시부(5303), 표시부(5304), 마이크로폰(5305), 스피커(5306), 조작 키(5307) 스타일러스(5308) 등을 갖는다. 본 발명의 일 형태에 따른 발광 장치는, 표시부(5303) 또는 표시부(5304)에 사용할 수 있다. 표시부(5303) 또는 표시부(5304)에 본 발명의 일 형태에 따른 발광 장치를 사용함으로써 사용자의 사용감이 우수하고, 품질의 저하가 일어나기 어려운 휴대형 게임기를 제공할 수 있다. 또한, 도 24의 (D)에 도시된 휴대형 게임기는, 2개의 표시부(5303)와 표시부(5304)를 갖지만, 휴대형 게임기가 갖는 표시부의 개수는 이에 한정되지 않는다.
도 24의 (E)는 전자 서적이며, 하우징(5601), 표시부(5602) 등을 갖는다. 본 발명의 일 형태에 따른 발광 장치는 표시부(5602)에 사용할 수 있다. 그리고, 가요성을 갖는 기판을 사용함으로써 발광 장치에 가요성을 갖게 할 수 있기 때문에, 가요성을 가지고, 가볍고, 사용하기에 편리한 전자 서적을 제공할 수 있다.
도 24의 (F)는 휴대 전화이며, 하우징(5901)에, 표시부(5902), 마이크로폰(5907), 스피커(5904), 카메라(5903), 외부 접속부(5906), 조작용 버튼(5905)이 제공되어 있다. 표시부(5902)에 본 발명의 일 형태에 따른 발광 장치를 사용할 수 있다. 또한, 본 발명의 일 형태에 따른 발광 장치가 가요성을 갖는 기판에 형성된 경우, 도 24의 (F)에 도시된 바와 같은 곡면을 갖는 표시부(5902)에 상기 발광 장치를 적용할 수 있다.
(실시예)
본 실시예에서는, 상기 실시형태에 나타낸 화소를 사용하여 제작한 표시 장치에 대하여 설명한다.
우선, 화소에 사용되는 트랜지스터의 특성을 측정하였다. 화소에 사용되는 트랜지스터는 CAAC-OS막을 사용하여 형성한 OS 트랜지스터로 하고, CAAC-OS막은 In-Ga-Zn 산화물을 사용하여 형성하였다.
도 42의 (A)에 OS 트랜지스터의 I-V 특성의 측정 결과를 나타냈다. 여기서는, 소스-드레인 사이의 전압(Vds)을 0.1V로 한 경우와 10V로 한 경우의 측정 결과를 나타냈다. 또한, OS 트랜지스터의 채널 길이 L은 6μm로 하고, 채널 폭 W는 6μm로 하였다. 또한, OS 트랜지스터에는 백 게이트가 제공되고, 백 게이트-소스 사이의 전압(Vbgs)이 0V인 상태에서 측정하였다.
동일 기판 내의 20점에서 측정하였다. 측정에 의하여 얻어진 OS 트랜지스터의 문턱 전압의 중앙값은 4.38V이고, 문턱 전압의 편차는 3σ=0.88V이었다.
또한 백 게이트를 제공함으로써, DIBL(Drain Induced Barrier Lowering) 효과가 감소된다. 백 게이트가 사용되지 않는 싱글 게이트 구조의 경우, 채널 길이 변조 계수가 약 0.05V-1인 반면, 백 게이트가 사용되는 경우는 약 0.009V-1가 되어 포화성이 향상되었다.
다음에, OS 트랜지스터의 문턱 전압 Vth의 Vbgs 의존성의 측정 결과를 도 42의 (B)에 나타냈다. 도 42의 (B)는 OS 트랜지스터의 소스 전위가 고정된 상태에서, Vbgs를 변화시켜 I-V 특성을 측정하고, 그 측정 결과로부터 문턱 전압을 산출하여 플롯한 그래프이다. 또한, 도 42의 (B)는 Vds=10V의 경우의 측정 결과이다.
Vbgs가 플러스 측으로 변화되면, 문턱 전압은 마이너스 측으로 시프트하는 것을 알 수 있고, Vbgs가 마이너스 측으로 변화되면, 문턱 전압은 플러스 측으로 시프트하는 것을 알 수 있다. 또한, Vth는 Vbgs에 대하여 선형으로 시프트하는 것을 알 수 있다. 또한 문턱 전압의 시프트량은 채널부와 백 게이트부 사이의 층간막의 두께 및 층간막의 유전율에도 의존한다. 층간막의 두께가 두꺼울수록, 또한 유전율이 낮을수록 Vbgs가 문턱 전압에 미치는 영향은 작아진다.
상기 OS 트랜지스터를 사용하여 화소를 구성하였다. 도 43의 (A)에 화소의 회로 구성을 도시하였다. 또한, 도 43의 (A)에 도시된 화소는, 도 3의 (B) 및 도 4의 (B)에 도시된 화소(10)에 대응한다. 그리고, 도 43의 (A)에 도시된 화소를 도 43의 (B)에 나타낸 타이밍 차트에 따라 구동함으로써, 문턱 전압을 보정하였다. 문턱 전압을 보정하는 동작에 대해서는 상기 실시형태의 기재를 참조할 수 있다. 또한, 기간 I에서, G3은 하이 레벨이고, Tr4는 온 상태이고, 구동 트랜지스터 DrTr의 소스 전위는 CATHODE 전위에 OLED의 문턱 값 VthOLED를 더한 전위가 된다.
상기 화소를 사용하여 제작한 표시 장치의 사양을 표 1에 나타낸다. 표시 장치의 해상도는 302ppi이고, 개구율은 61%이었다. 또한, 스캔 드라이버는 유리 위에 제공하고, 소스 드라이버에는 COF를 사용하였다.
Figure pat00001
표시 장치는 백색 EL 소자와 컬러 필터(CF)를 사용한 톱 이미션형으로 하였다. 표시 장치의 구조를 도 44의 (A)에 도시하였다.
또한, 백색 EL 소자는 도 44의 (B)에 도시된 바와 같은 적층 구조로 하였다. 백색 EL 소자는 청색 형광 재료를 사용한 발광 유닛과, 녹색과 적색 인광 재료를 사용한 발광 유닛을 직렬로 접속한 2층의 탠덤 소자 구조로 하였다.
도 45는 실제로 제작한 표시 장치의 표시 사진이다. 표시 사진에 표시 불균일(display unevenness) 등은 없고, 정상적으로 표시할 수 있는 것을 알 수 있다.
도 43의 (A)에 도시된 구동 트랜지스터 DrTr의 문턱 전압을 변화시켰을 때의 계산 결과를 도 46에 나타냈다. 여기서, 그래프의 가로축인 ΔVth는 문턱 전압의 보정에 의한 Vth의 시프트량이다. 또한, 그래프의 세로축인 Vgs-Vth는, 도 43의 (B)의 기간 IV의 발광 기간에서의 구동 트랜지스터 DrTr의 Vgs에서, 문턱 전압을 보정한 후의 구동 트랜지스터 DrTr의 문턱 전압을 뺀 값이다. 문턱 전압이 정상적으로 보정되면, Vgs-Vth의 값은 문턱 전압에 의존하지 않기 때문에, 그래프의 기울기는 0이 된다.
도 46에 나타낸 계산 결과로부터, ΔVth가 -1.5V~+1.5V인 범위에서의 Vgs-Vth의 값의 편차가, ΔVth=0에서의 Vgs-Vth의 값의 10% 정도로 억제되어 있는 것을 알 수 있다.
또한, 도 43의 (A)에 도시된 화소에서, OLED의 문턱 값을 VthOLED로 하면, 구동 트랜지스터 DrTr의 문턱 전압 Vth가 플러스값인 경우에는, Vth=0에서 V0-(Cathode+VthOLED)의 전위만큼 플러스 측으로 시프트된 범위까지의 문턱 전압의 편차를 보정할 수 있고, 구동 트랜지스터 DrTr의 문턱 전압이 마이너스값인 경우에는, Vth=0에서 Anode-V0의 전위만큼 마이너스 측으로 시프트된 범위까지의 문턱 전압의 편차를 보정할 수 있다. 또한, 구동 트랜지스터 DrTr의 문턱 전압의 편차가 플러스값의 범위에 있는 경우에는, V0의 전원을 Anode로 할 수 있다. 이 경우, 화소 내의 전원선 V0을 1개 줄일 수 있다.
이상과 같이, 본 발명을 사용함으로써, 문턱 전압을 보정하고, 표시 불균일을 저감한 표시 장치를 제작할 수 있다.
10: 화소
11: 트랜지스터
12: 스위치
12t: 트랜지스터
13: 용량 소자
14: 발광 소자
15: 스위치
15t: 트랜지스터
16: 스위치
16t: 트랜지스터
17: 스위치
17t: 트랜지스터
18: 용량 소자
19: 스위치
19t: 트랜지스터
30: 기판
31: 산화물 반도체막
31-32: 산화물 반도체막
32: 산화물 반도체막
33: 산화물 반도체막
34: 절연막
35: 절연막
35a: 절연막
35b: 절연막
36: 절연막
40: 화소부
41: 선택 회로
42: 배선
43: 스위치
44: 스위치
45: 모니터 회로
46: 연산 증폭기
47: 용량 소자
48: 스위치
49: 배선
60A: 스위치
60B: 스위치
60C: 스위치
61: 회로
62A: 스위치
62B: 스위치
62C: 스위치
63A: 배선
63B: 배선
70: 트랜지스터
71: 트랜지스터
72: 기판
73: 도전막
74: 절연막
75: 반도체막
76: 절연막
77a: 도전막
77b: 도전막
78: 절연막
79: 절연막
80: 도전막
81: 도전막
82: 채널 형성 영역
83: LDD 영역
84: 불순물 영역
85: 도전막
86: 반도체막
87a: 도전막
87b: 도전막
88: 도전막
89: 도전막
90: 채널 형성 영역
91: 불순물 영역
360: 접속 전극
380: 이방성 도전막
400: 발광 장치
401: 기판
405: 기판
408: FPC
410: 소자층
411: 소자층
412: 접착층
418: 접착층
420: 절연막
432: 밀봉층
440: 절연막
462: 기판
463: 박리층
464: 박리용 접착제
466: 임시 지지 기판
468: 레이저 광
500: 기판
501: 도전막
502: 절연막
503: 반도체막
504: 도전막
505: 도전막
511: 절연막
520: 절연막
524: 도전막
525: 절연막
526: 절연막
527: EL층
528: 도전막
530: 기판
531: 차폐막
532: 착색층
550: 절연막
551: 도전막
802: IEEE
1000: 정보 처리 장치
1001: 위치 입력부
1001(1): 제 1 영역
1001(2): 제 2 영역
1001(3): 제 3 영역
1001(4): 제 4 영역
1002: 표시부
1003: 하우징
1005: 연산 장치
1601: 패널
1602: 회로 기판
1603: 접속부
1604: 화소부
1605: 구동 회로
1606: 구동 회로
1607: COF 테이프
1608: 칩
2003: 회로 기판
2101: 통신 장치
2102: 마이크로컴퓨터
2103: 기억 장치
2104: FPGA
2105: DA 컨버터
2106: 충전 제어 IC
2107: 레벨 시프터
2108: 입출력 커넥터
2201: FPC
2211: 슬릿
5001: 하우징
5002: 표시부
5003: 지지대
5101: 하우징
5102: 표시부
5103: 조작 키
5301: 하우징
5302: 하우징
5303: 표시부
5304: 표시부
5305: 마이크로폰
5306: 스피커
5307: 조작 키
5308: 스타일러스
5601: 하우징
5602: 표시부
5701: 하우징
5702: 표시부
5901: 하우징
5902: 표시부
5903: 카메라
5904: 스피커
5905: 버튼
5906: 외부 접속부
5907: 마이크로폰

Claims (19)

  1. 발광 장치에 있어서,
    제 1 게이트, 제 2 게이트, 및 상기 제 1 게이트와 상기 제 2 게이트 사이의 반도체막을 포함하는 제 1 트랜지스터와;
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 1 트랜지스터의 상기 제 1 게이트 사이의 전위차를 유지하는 제 1 용량 소자와;
    상기 제 1 트랜지스터의 소스 및 드레인 중 상기 한쪽과 상기 제 1 트랜지스터의 상기 제 2 게이트 사이의 전위차를 유지하는 제 2 용량 소자와;
    상기 제 1 트랜지스터의 상기 제 2 게이트와 배선 사이의 접속을 제어하는 스위치와;
    상기 제 1 트랜지스터의 드레인 전류가 공급되는 발광 소자를 포함하는, 발광 장치.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 n채널형 트랜지스터인, 발광 장치.
  3. 제 2 항에 있어서,
    상기 제 1 트랜지스터는 산화물 반도체막에 채널 형성 영역을 포함하는, 발광 장치.
  4. 제 1 항에 있어서,
    상기 스위치는 제 2 트랜지스터를 포함하는, 발광 장치.
  5. 제 4 항에 있어서,
    상기 제 2 트랜지스터는 n채널형 트랜지스터인, 발광 장치.
  6. 제 5 항에 있어서,
    상기 제 2 트랜지스터는 산화물 반도체막에 채널 형성 영역을 포함하는, 발광 장치.
  7. 발광 장치에 있어서,
    제 1 게이트, 제 2 게이트, 및 상기 제 1 게이트와 상기 제 2 게이트 사이의 반도체막을 포함하는 제 1 트랜지스터와;
    제 1 전극 및 제 2 전극을 포함하는 제 1 용량 소자와;
    제 1 전극 및 제 2 전극을 포함하는 제 2 용량 소자와;
    제 1 단자 및 제 2 단자를 포함하는 스위치와;
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되는 발광 소자를 포함하고,
    상기 제 1 용량 소자의 상기 제 1 전극은 상기 제 1 트랜지스터의 상기 제 1 게이트에 전기적으로 접속되고, 상기 제 1 용량 소자의 상기 제 2 전극은 상기 제 1 트랜지스터의 소스 및 드레인 중 상기 한쪽에 전기적으로 접속되고,
    상기 제 2 용량 소자의 상기 제 1 전극은 상기 제 1 트랜지스터의 상기 제 2 게이트에 전기적으로 접속되고, 상기 제 2 용량 소자의 상기 제 2 전극은 상기 제 1 트랜지스터의 소스 및 드레인 중 상기 한쪽에 전기적으로 접속되고,
    상기 스위치의 상기 제 1 단자는 상기 제 1 트랜지스터의 상기 제 2 게이트에 전기적으로 접속되고, 상기 스위치의 상기 제 2 단자는 배선에 전기적으로 접속되는, 발광 장치.
  8. 제 7 항에 있어서,
    상기 제 1 트랜지스터는 n채널형 트랜지스터인, 발광 장치.
  9. 제 8 항에 있어서,
    상기 제 1 트랜지스터는 산화물 반도체막에 채널 형성 영역을 포함하는, 발광 장치.
  10. 제 7 항에 있어서,
    상기 스위치는 제 2 트랜지스터를 포함하는, 발광 장치.
  11. 제 10 항에 있어서,
    상기 제 2 트랜지스터는 n채널형 트랜지스터인, 발광 장치.
  12. 제 11 항에 있어서,
    상기 제 2 트랜지스터는 산화물 반도체막에 채널 형성 영역을 포함하는, 발광 장치.
  13. 발광 장치에 있어서,
    제 1 게이트, 제 2 게이트, 및 상기 제 1 게이트와 상기 제 2 게이트 사이의 반도체막을 포함하는 제 1 트랜지스터와;
    제 1 전극 및 제 2 전극을 포함하는 제 1 용량 소자와;
    제 1 전극 및 제 2 전극을 포함하는 제 2 용량 소자와;
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되는 발광 소자와;
    제 1 단자 및 제 2 단자를 포함하는 제 1 스위치와;
    제 1 단자 및 제 2 단자를 포함하는 제 2 스위치와;
    상기 제 1 트랜지스터의 상기 제 1 게이트에 전기적으로 접속되는 제 3 스위치와;
    상기 발광 소자에 전기적으로 접속되는 제 4 스위치를 포함하고,
    상기 제 1 용량 소자의 상기 제 1 전극은 상기 제 1 트랜지스터의 상기 제 1 게이트에 전기적으로 접속되고, 상기 제 1 용량 소자의 상기 제 2 전극은 상기 제 1 트랜지스터의 소스 및 드레인 중 상기 한쪽에 전기적으로 접속되고,
    상기 제 2 용량 소자의 상기 제 1 전극은 상기 제 1 트랜지스터의 상기 제 2 게이트에 전기적으로 접속되고, 상기 제 2 용량 소자의 상기 제 2 전극은 상기 제 1 트랜지스터의 소스 및 드레인 중 상기 한쪽에 전기적으로 접속되고,
    상기 제 1 스위치의 상기 제 1 단자는 상기 제 1 트랜지스터의 상기 제 2 게이트에 전기적으로 접속되고, 상기 제 1 스위치의 상기 제 2 단자는 배선에 전기적으로 접속되고,
    상기 제 2 스위치의 상기 제 1 단자는 상기 제 1 트랜지스터의 상기 제 1 게이트에 전기적으로 접속되고, 상기 제 2 스위치의 상기 제 2 단자는 상기 발광 소자에 전기적으로 접속되는, 발광 장치.
  14. 제 13 항에 있어서,
    상기 제 1 트랜지스터는 n채널형 트랜지스터인, 발광 장치.
  15. 제 14 항에 있어서,
    상기 제 1 트랜지스터는 산화물 반도체막에 채널 형성 영역을 포함하는, 발광 장치.
  16. 제 13 항에 있어서,
    상기 제 1 스위치, 상기 제 2 스위치, 상기 제 3 스위치, 및 상기 제 4 스위치는 각각 제 2 트랜지스터를 포함하는, 발광 장치.
  17. 제 16 항에 있어서,
    상기 제 2 트랜지스터는 n채널형 트랜지스터인, 발광 장치.
  18. 제 17 항에 있어서,
    상기 제 2 트랜지스터는 산화물 반도체막에 채널 형성 영역을 포함하는, 발광 장치.
  19. 제 13 항에 있어서,
    제 5 스위치를 더 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 상기 한쪽과 상기 발광 소자는 상기 제 5 스위치를 통하여 서로 전기적으로 접속되는, 발광 장치.
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