KR20140131813A - 분산 배치된 비아 플러그들을 포함하는 칩 온 필름 패키지 - Google Patents

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KR20140131813A
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Abstract

본 발명은 분산 배치된 비아 플러그들을 포함하는 칩 온 필름 패키지에 관한 것이다. 필름 기판, 상기 필름 기판의 제1면 상에 배치되고 제1 길이를 갖는 제1 리드들 및 상기 제1 길이보다 긴 제2 길이를 갖는 제2 리드들, 상기 필름 기판을 관통하고, 상기 제1 리드들의 제1 단부들과 연결되는 제1 비아 플러그들 및 상기 제2 리드들의 제1 단부들과 연결되는 제2 비아 플러그들, 및 상기 필름 기판의 상기 제1면과 대향하는 제2면 상에 배치되고, 상기 제1 비아 플러그들과 연결되는 제1 단부들을 가진 제1 연결 리드들 및 상기 제2 비아 플러그들과 전기적으로 연결되는 제1 단부들을 가진 제2 연결 리드들을 포함할 수 있다.

Description

분산 배치된 비아 플러그들을 포함하는 칩 온 필름 패키지{Chip on film package including the distributed via plugs}
본 발명은 분산 배치된 비아 플러그들을 포함하는 칩 온 필름 패키지에 관한 것이다.
최근 전자 제품의 소형화, 박형화 및 경량화 추세에 대응하기 위하여, 고밀도 반도체 칩 실장 기술로서, 가요성(flexible) 필름 기판을 이용한 다양한 칩 온 필름(chip on film; COF) 패키지 기술들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는, 이중 배선(2-layer) 구조와 비아 플러그들이 분산 배치된 칩 온 필름 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 칩 온 필름 패키지는 필름 기판, 상기 필름 기판의 제1면 상에 배치되고 제1 길이를 갖는 제1 리드들 및 상기 제1 길이보다 긴 제2 길이를 갖는 제2 리드들, 상기 필름 기판을 관통하고, 상기 제1 리드들의 제1 단부들과 연결되는 제1 비아 플러그들 및 상기 제2 리드들의 제1 단부들과 연결되는 제2 비아 플러그들, 및 상기 필름 기판의 상기 제1면과 대향하는 제2면 상에 배치되고, 상기 제1 비아 플러그들과 연결되는 제1 단부들을 가진 제1 연결 리드들 및 상기 제2 비아 플러그들과 전기적으로 연결되는 제1 단부들을 가진 제2 연결 리드들을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 칩 온 필름 패키지는 필름 기판, 상기 필름 기판의 제1면 상에 배치된 반도체 칩, 상기 필름 기판의 상기 제1면 상에 배치되고 상기 반도체 칩으로부터 제1 길이로 연장하여 제1 단부를 갖는 제1 리드들, 상기 필름 기판의 상기 제1면 상에 배치되고 상기 반도체 칩으로부터 상기 제1 길이보다 긴 제2 길이로 연장하여 제1 단부를 갖는 제2 리드들, 상기 필름 기판을 관통하고, 상기 제1 리드들의 제1 단부들과 연결되는 제1 비아 플러그들 및 상기 제2 리드들의 제1 단부들과 연결되는 제2 비아 플러그들, 상기 필름 기판의 상기 제1면과 대향하는 제2면 상에 배치되고, 상기 제1 비아 플러그들과 연결되는 제1 단부들을 가진 제1 연결 리드들, 및 상기 필름 기판의 상기 제1면 상에 배치되고 상기 제2 리드들의 상기 제1 단부들과 전기적으로 연결되는 제2 연결 리드들을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 칩 온 필름 패키지는 기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 칩 온 필름 패키지는 필름 기판을 관통하는 비아 플러그를 통해 이중 배선(2-layer) 구조를 구현함으로써 리드들 및 비아 플러그들의 집적도를 향상시킬 수 있다.
도 1a 및 1b는 본 발명의 제1 실시 예에 의한 칩 온 필름(COF) 패키지의 상면도 및 저면도이고, 도 1c 및 1d는 도 1a 및 도 1b에 도시된 I-I' 및 II-II'의 실선 방향의 종단면도들이다.
도 1e는 본 발명의 제1 실시 예에 의한 절단된 칩 온 필름(COF) 패키지의 저면도이고, 도 1f 및 도 1g는 도 1a 및 도 1e에 도시된 I-I', II-II'의 실선 방향의 종단면도들이다.
도 2a는 본 발명의 제2 실시 예에 의한 칩 온 필름(COF) 패키지의 저면도이고, 도 2b 및 2c는 도 1a 및 도 2b에 도시된 I-I' 및 II-II'의 실선 방향의 종단면도들이다.
도 2d는 본 발명의 제2 실시 예에 의한 절단된 칩 온 필름(COF) 패키지의 저면도이고, 도 2e 및 도 2f는 도 1a 및 도 2d에 도시된 I-I', II-II'의 실선 방향의 종단면도들이다.
도 3a 및 도 3b는 본 발명의 제3 실시 예에 의한 칩 온 필름(COF) 패키지의 상면도 및 저면도이고, 도 3c 및 도 3d는 도 3a 및 도 3b에 도시된 III-III', IV-IV'의 실선 방향의 종단면도들이다.
도 3e 및 도 3f는 본 발명의 제3 실시 예에 의한 절단된 칩 온 필름(COF) 패키지의 절단된 상면도 및 저면도이고, 도 3g 및 도 3h는 도 3e 및 도 3f에 도시된 III-III', IV-IV'의 실선 방향의 종단면도들이다.
도 4a 및 4b는 본 발명의 제1 실시 예에 의한 장치 어셈블리의 일 단부를 나타내는 결합 단면도들이다.
도 5a 및 5b는 본 발명의 제2 실시 예에 의한 장치 어셈블리의 일 단부를 나타내는 결합 단면도들이다.
도 6a 및 6b는 본 발명의 제3 실시 예에 의한 장치 어셈블리의 일 단부를 나타내는 결합 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 ‘접속된(connected to)’ 또는 ‘커플링된(coupled to)’ 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 ‘직접 접속된(directly connected to)’ 또는 ‘직접 커플링된(directly coupled to)’으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. ‘및/또는’은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 ‘아래(below)’, ‘아래(beneath)’, ‘하부(lower)’, ‘위(above)’, ‘상부(upper)’ 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 ‘아래(below)’ 또는 ‘아래(beneath)’로 기술된 소자는 다른 소자의 ‘위(above)’에 놓여질 수 있다. 따라서, 예시적인 용어인 ‘아래’는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 ‘전면(front side)’과 ‘후면(back side)’는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, ‘전면’과 ‘후면’은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, ‘전면’이 ‘후면’이라고 해석될 수도 있고 ‘후면’이 ‘전면’으로 해석될 수도 있다. 따라서, ‘전면’을 ‘제1’이라고 표현하고 ‘후면’을 ‘제2’라고 표현할 수도 있고, ‘후면’을 ‘제1’로 표현하고 ‘전면’을 ‘제2’라고 표현할 수도 있다. 그러나, 하나의 실시예 내에서는 ‘전면’과 ‘후면’이 혼용되지 않는다.
본 명세서에서 ‘가깝다(near)’라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
도 1a 및 1b는 본 발명의 제1 실시 예에 의한 칩 온 필름(COF) 패키지의 상면도 및 저면도이고, 도 1c 및 1d는 도 1a 및 도 1b에 도시된 I-I' 및 II-II'의 실선 방향의 종단면도들이다.
도 1a 및 도 1b를 참조하면, 본 발명의 제1 실시 예에 의한 칩 온 필름(COF) 패키지(100)는 필름 기판(110), 반도체 칩(120), 길이가 서로 상이한 제1 및 제2 리드들(130, 135), 제1 및 제2 연결 리드들(140, 145), 제1 및 제2 패드들(160, 165)을 포함할 수 있으며, 상기 필름 기판(110)에는 상기 제1 리드들(130)에 연결되어 상기 필름 기판(110)을 관통하는 제1 비아 플러그들(P1) 및 상기 제2 리드들(135)에 연결되어 상기 필름 기판(110)을 관통하는 제2 비아 플러그들(P2)이 형성될 수 있다. 여기서, 상기 제1 비아 플러그들(P1)은 상기 반도체 칩(120)으로부터 상대적으로 가깝게 배치되며, 상기 제2 비아 플러그들(P2)은 상기 반도체 칩(120)으로부터 상대적으로 멀게 배치될 수 있다.
상기 필름 기판(110)은 예를 들어, 폴리이미드 또는 폴리에스테르 등과 같은 수지계 재료로 형성될 수 있으며, 가요성(flexibility)을 가질 수 있다.
도 1a를 참조하면, 상기 제1 리드들(130)은 상기 필름 기판(110)의 제1면(110a) 상에 상기 반도체 칩(120)으로부터 상대적으로 짧은 길이를 갖도록 형성될 수 있으며, 일단들은 상기 반도체 칩(120)과 연결되고 타단들은 상기 제1 비아 플러그들(P1)과 연결될 수 있다.
상기 제2 리드들(135)은 상기 필름 기판(110)의 제1면(110a) 상에 상기 반도체 칩(120)으로부터 상대적으로 긴 길이를 갖도록 형성될 수 있으며, 일단들은 상기 반도체 칩(120)과 연결되고 타단들은 상기 제2 비아 플러그들(P2)과 연결될 수 있다.
상기 반도체 칩(120)은 상기 제1 및 제2 리드들(130, 135) 상에 전기적으로 연결되도록 형성될 수 있다. 상기 반도체 칩(120)은 상기 제1 및 제2 리드들(130, 135) 상에 각각 배치된 범프들(125)을 통해 상기 제1 및 제2 리드들(130, 135)과 전기적으로 연결될 수 있다. 따라서, 상기 제1 리드들(130)의 상기 타단들은 상기 제2 리드들(135)의 상기 타단들보다 상기 반도체 칩(120)에 가깝게 배치될 수 있다. 상기 제1 비아 플러그들(P1)은 상기 제2 비아 플러그들(P2)보다 상기 반도체 칩(120)에 가깝게 배치될 수 있다.
도 1b를 참조하면, 상기 제1 패드들(160)은 상기 필름 기판(110)의 제2면(110b) 상에 상기 제1 리드들(130)과 일대일로 대응되고 전기적으로 연결되도록 형성될 수 있다.
상기 제2 패드들(165)은 상기 필름 기판(110)의 제2면(110b) 상에 상기 제2 리드들(135)과 일대일로 대응되고 전기적으로 연결되도록 형성될 수 있다. 도 1b에서는 본 발명의 이해를 돕기 위해 상기 반도체 칩(120)이 위치하는 부분을 표시하기 위해 반도체 칩 가상선(120a)을 표시하였다.
상기 제1 연결 리드들(140)은 상기 제1 비아 플러그들(P1)과 연결된 일단들 및 상기 제1 패드들(160)과 연결된 타단들을 가질 수 있다. 상기 제2 연결 리드들(145)은 상기 제2 비아 플러그들(P2)과 연결된 일단들 및 상기 제2 패드들(165)과 연결된 타단들을 가질 수 있다. 상기 제1 연결 리드들(140)은 상기 제1 비아 플러그들(P1)로부터 상기 반도체 칩(120)과 반대 방향으로 연장할 수 있고, 및 상기 제2 연결 리드들(145)은 상기 제2 비아 플러그(P2)로부터 상기 반도체 칩(120)을 향하도록 연장할 수 있다. 상기 제1 연결 리드들(140)은 상기 제2 비아 플러그들(P2) 사이를 지날 수 있고, 및 상기 제2 연결 리드들(145)은 상기 제1 비아 플러그들(P1) 사이를 지날 수 있다.
상기 제1 비아 플러그들(P1)은 가상적인 직선을 형성하도록 배치될 수 있고, 및 상기 제2 비아 플러그들(P2)도 가상적인 직선을 형성하도록 배치될 수 있다. 상기 제1 비아 플러그들(P1)의 가상적인 상기 직선과 상기 제2 비아 플러그들(P2)의 가상적인 상기 직선은 서로 평행할 수 있다. 상기 필름 기판(110)의 제2면(110b) 상에서 본딩 영역(Bonding Area; BA)이 상기 제1 비아 플러그들(P1)과 상기 제2 비아 플러그들(P2)의 사이에 정의될 수 있다. 예를 들어, 본딩 영역(BA)은 네 개의 변들(a, b, c, d)을 갖는 사각형 모양으로 정의될 수 있다. 본딩 영역(BA) 내에서 상기 제1 연결 리드들(140)과 상기 제2 연결 리드들(145)은 서로 평행할 수 있다.
본 실시 예에서, 상기 제1 및 제2 패드들(160, 165)은 본딩 영역(BA)의 마주보는 가상적인 두 변(a, b) 주위에 각각 분산 배치될 수 있다. 즉, 상기 제1 패드(160)는 상기 본딩 영역(BA)의 제1 변(a) 주위에 배치(예컨대, 상기 본딩 영역(BA)의 우측에 배치)될 수 있고, 상기 제2 패드(165)는 상기 본딩 영역(BA)의 제2 변(b) 주위에 배치(예컨대, 상기 본딩 영역(BA)의 좌측에 배치)될 수 있다. 이때, 상기 제1 및 제2 패드(160, 165)의 수는 상기 제1 및 제2 리드(130, 135)의 수에 따라 서로 대칭적으로 동일하거나, 비대칭적으로 어느 한쪽의 수가 더 많거나 적을 수 있다. 즉, 총 리드 수의 절반에 해당하는 패드가 상기 본딩 영역(BA)을 중심으로 좌측에 나머지 절반에 해당하는 패드가 우측에 배치될 수도 있고, 비대칭적으로 어느 한 쪽에 배치된 패드 수가 다른 한 쪽에 배치된 패드 수보다 더 많거나 적게 배치될 수도 있다. 도면에서는 상기 본딩 영역(BA)의 마주보는 두 변을 제1변(a) 및 제2변(b)로 가정하여 도시하였으나, 마찬가지로 또 다른 마주보는 두 변인 제3변(c) 및 제4변(d) 주위에 각각 분산 배치될 수도 있다.
상기 본딩 영역(BA)은 상기 칩 온 필름(COF) 패키지(100)의 일단과 후술될 외부 회로의 일단이 직접 본딩되는 영역으로, 이러한 본딩을 통해 상기 칩 온 필름(COF) 패키지(100)로부터 출력된 신호를 외부 회로로 전달할 수 있다. 이러한 본딩 영역(BA)은 상기 제1 및 제2 비아 플러그들(P1, P2)을 포함하여 상기 제1 및 제2 비아 플러그들(P1, P2) 사이의 영역으로 규정될 수 있다.
도 1c를 참조하면, 상기 제1 연결 리드(140)는 상기 필름 기판(110)의 제2면(110b) 상에 형성되고, 상기 제1 비아 플러그(P1)와 상기 제1 패드(160)를 전기적으로 연결할 수 있다. 자세하게, 상기 제1 연결 리드(140)는 일단이 상기 제1 비아 플러그(P1)에 연결되고, 상기 본딩 영역(BA)을 가로질러 타단이 상기 제1 패드(160)에 연결될 수 있다. 도 1c에서는 상기 제1 연결 리드(140)와 상기 제1 패드(160)가 분리된 것으로 도시되었으나 실제로는 도 1b에 도시된 바와 같이 서로 연결되어 있다. 따라서, 상기 제1 리드(130)는 상기 제1 비아 플러그(P1) 및 상기 제1 연결 리드(140)를 통해 상기 제1 패드(160)와 전기적으로 연결될 수 있다. 상기 제1 연결 리드(140) 및 상기 제1 패드(160)는 물질적으로 연속하도록 일체로(unified) 형성될 수 있다.
도 1d를 참조하면, 상기 제2 연결 리드(145)는 상기 필름 기판(110)의 제2면(110b) 상에 형성되고, 상기 제2 비아 플러그(P2)와 상기 제2 패드(165)를 전기적으로 연결할 수 있다. 자세하게, 상기 제2 연결 리드(145)는 일단이 상기 제2 비아 플러그(P2)에 연결되고, 상기 본딩 영역(BA)을 가로질러 타단이 상기 제2 패드(165)에 연결될 수 있다. 도 1d에서는 상기 제2 연결 리드(145)와 상기 제2 패드(165)가 분리된 것으로 도시되었으나 실제로는 도 1b에 도시된 바와 같이 서로 연결되어 있다. 따라서, 상기 제2 리드(135)는 상기 제2 비아 플러그(P2) 및 상기 제2 연결 리드(145)를 통해 상기 제2 패드(165)와 전기적으로 연결될 수 있다. 상기 제2 연결 리드(145) 및 상기 제2 패드(165)는 물질적으로 연속하도록 일체로 형성될 수 있다.
예를 들어, 상기 필름 기판(110)의 제1면(110a) 상에 형성된 상기 제1 및 제2 리드(130, 135)는 해당 비아 플러그들(P1, P2) 및 해당 연결 리드들(140, 145)을 통해 상기 필름 기판(110)의 제2면(110b) 상에 형성된 제1 및 제2 패드들(160, 165)과 각각 전기적으로 연결되므로 해당 패드로 소정의 테스트 장치를 프로빙하여 해당 리드의 테스트를 실시할 수 있다.
한편, 상기 본딩 영역(BA)에는 상기 제1 리드(130)와 전기적으로 연결되는 제1 연결 리드(140) 및 상기 제2 리드(135)와 전기적으로 연결되는 상기 제2 연결 리드(145)가 모두 존재할 수 있다. 따라서, 후술될 외부 회로와 본딩 시, 상기 제1 리드(130)는 상기 제1 비아 플러그(P1) 및 상기 제1 연결 리드(140)를 통해 상기 외부 회로에 전기적으로 연결되고, 상기 제2 리드(135)는 상기 제2 비아 플러그(P2) 및 상기 제2 연결 리드(145)를 통해 상기 외부 회로에 전기적으로 연결될 수 있다. 즉 상기 제1 및 제2 리드들(130, 135)은 테스트 시, 또는 외부 회로와의 본딩 시, 모두 상기 본딩 영역(BA) 내의 해당 제1 및 제2 연결 리드(140, 145)를 통해 해당 패드들(160, 165) 또는 외부 회로에 연결될 수 있다.
도 1e는 본 발명의 제1 실시 예에 의한 절단된 칩 온 필름(COF) 패키지의 저면도이고, 도 1f 및 도 1g는 도 1a 및 도 1e에 도시된 I-I', II-II'의 실선 방향의 종단면도들이다.
도 1e 내지 도 1g를 참조하면, 본 발명의 제1 실시 예에 의한 절단된 칩 온 필름(COF) 패키지(100A)는 제1 및 제2 리드들(130, 135)의 테스트를 완료한 후 칩 온 필름(COF) 패키지의 규격에 따라 또는 후속 공정(예컨대, 외부 회로와의 본딩 공정)을 위해 불필요한 부분이 절단선(Cutting Line; CL)을 따라 절단된다.
본 실시 예에서, 절단된 칩 온 필름(COF) 패키지(100A)는 도 1f에 도시된 바와 같이, 상기 필름 기판(110)의 제2면(110b)에 형성된 상기 제1 패드(160)는 절단되는 반면, 도 1g에 도시된 바와 같이 상기 반도체 칩(120)과 상기 본딩 영역(BA) 사이에 존재하는 상기 제2 패드(165)와 상기 본딩 영역(BA) 이외의 영역에 상기 제2 연결 리드(145)의 일부가 절단되지 않고 그대로 남아 있을 수 있다. 이 경우, 상기 제2 패드(165)와 상기 본딩 영역(BA) 이외의 영역에 일부 남아 있는 상기 제2 연결 리드(145)는 테스트 완료 후 불필요할 뿐만 아니라 후술될 외부 회로와의 본딩시 외부 회로에 형성된 다양한 배선들 또는 회로들과 접촉하여 단락(short)되거나 외부 회로에 전기적으로 영향을 미칠 수 있으므로 이를 방지하도록 그 위에 절연막이 도포될 수 있다. 이는 도 5a 및 5b에서 상세히 후술하기로 한다.
도 2a는 본 발명의 제2 실시 예에 의한 칩 온 필름(COF) 패키지의 저면도이고, 도 2b 및 2c는 도 1a 및 도 2b에 도시된 I-I' 및 II-II'의 실선 방향의 종단면도들이다. 본 발명의 제2 실시 예에 의한 칩 온 필름(COF) 패키지(200)는 제2 패드(265) 및 제2 연결 리드(245)의 배치를 제외하고 본 발명의 제1 실시 예에 의한 칩 온 필름(COF) 패키지(100)와 동일하므로 동일한 구성요소에 대한 설명은 상술한 것으로 대체하기로 한다. 또한, 본 발명의 제2 실시 예에 의한 칩 온 필름(COF) 패키지(200)의 상면도는 도 1a와 동일하므로 이를 참조하기로 한다.
도 1a와, 도 2a 내지 2c를 참조하면, 본 발명의 제2 실시 예에 의한 칩 온 필름(COF) 패키지(200)는 필름 기판(210), 반도체 칩(220), 길이가 서로 상이한 제1 및 제2 리드들(230, 235), 제1 및 제2 연결 리드들(240, 245), 제1 및 제2 패드들(260, 265)을 포함할 수 있으며, 상기 필름 기판(210)에는 상기 제1 리드(230)에 연결되어 상기 필름 기판(210)을 관통하는 제1 비아 플러그(P1) 및 상기 제2 리드(235)에 연결되어 상기 필름 기판(210)을 관통하는 제2 비아 플러그(P2)가 형성될 수 있다. 여기서, 상기 제1 비아 플러그(P1)는 상기 반도체 칩(220)으로부터 상대적으로 가깝게 배치되며, 상기 제2 비아 플러그(P2)는 상기 반도체 칩(220)으로부터 상대적으로 멀게 배치될 수 있다.
도 2a를 참조하면, 상기 제1 패드(260)는 상기 필름 기판(210)의 제2면(210b) 상에 상기 제1 리드(230)와 일대일로 대응되고 전기적으로 연결되도록 형성될 수 있다.
상기 제2 패드(265)는 상기 필름 기판(210)의 제2면(210b) 상에 상기 제2 리드(235)와 일대일로 대응되고 전기적으로 연결되도록 형성될 수 있다.
본 실시 예에서, 상기 제1 및 제2 패드(260, 265)는 상기 본딩 영역(BA)의 이웃하는 가상적인 두 변(b, c) 주위에 각각 분산 배치될 수 있다. 즉, 상기 제1 패드(260)는 상기 본딩 영역(BA)의 제2변(b) 주위에 배치(예컨대, 상기 본딩 영역(BA)의 우측에 배치)될 수 있고, 상기 제2 패드(265)는 상기 본딩 영역(BA)의 제3변(c) 주위에 배치(예컨대, 상기 본딩 영역(BA)의 상측에 배치)될 수 있다. 이때, 상기 제1 및 제2 패드(260, 265)의 수는 상기 제1 및 제2 리드(230, 235)의 수에 따라 서로 대칭적으로 동일하거나, 비대칭적으로 어느 한 쪽의 수가 더 많거나 적을 수 있다. 즉, 총 리드 수의 절반에 해당하는 패드가 상기 본딩 영역(BA)을 중심으로 좌측에 나머지 절반에 해당하는 패드가 상측에 배치될 수도 있고, 비대칭적으로 어느 한 쪽에 배치된 패드 수가 다른 한 쪽에 배치된 패드 수보다 더 많거나 적게 배치될 수도 있다. 도면에서는 상기 본딩 영역(BA)의 이웃하는 두 변을 제2변(b) 및 제3변(c)로 가정하여 도시하였으나, 마찬가지로 또 다른 이웃하는 두 변인 제1변(a) 및 제4변(d) 주위에 각각 분산 배치될 수도 있다.
도 2b를 참조하면, 상기 제1 연결 리드(240)는 상기 필름 기판(210)의 제2면(210b) 상에 형성되고, 상기 제1 비아 플러그(P1)와 상기 제1 패드(260)를 전기적으로 연결할 수 있다. 자세하게, 상기 제1 연결 리드(240)는 일단이 상기 제1 비아 플러그(P1)에 연결되고 상기 본딩 영역(BA)을 가로질러 타단이 상기 제1 패드(260)에 연결될 수 있다. 도 2b에서는 상기 제1 연결 리드(240)와 상기 제1 패드(260)가 분리된 것으로 도시되었으나 실제로는 도 2a에 도시된 바와 같이 서로 연결되어 있다. 따라서, 상기 제1 리드(230)는 상기 제1 비아 플러그(P1) 및 상기 제1 연결 리드(240)를 통해 상기 제1 패드(260)에 전기적으로 연결될 수 있다. 상기 제1 연결 리드(240) 및 상기 제1 패드(260)는 물질적으로 연속하도록 일체로 형성될 수 있다.
도 2c를 참조하면, 상기 제2 연결 리드(245)는 상기 필름 기판(210)의 제2면(210b) 상에 형성되고, 상기 제2 비아 플러그(P2)와 상기 제2 패드(265)를 전기적으로 연결할 수 있다. 자세하게, 상기 제2 연결 리드(245)는 일단이 상기 제2 비아 플러그(P2)에 연결되고 상기 본딩 영역(BA)을 가로질러 타단이 상기 제2 패드(265)에 연결될 수 있다. 도 2c에서는 상기 제2 연결 리드(245)와 상기 제2 패드(265)가 분리된 것으로 도시되었으나 실제로는 도 2a에 도시된 바와 같이 서로 연결되어 있다. 이때, 상기 제2 연결 리드(245)는 도 2a에 도시된 바와 같이 그 일부가 소정 각도(예컨대, 90°)로 구부러진 적어도 하나의 굴곡부를 가질 수 있다. 따라서, 상기 제2 리드(235)는 상기 제2 비아 플러그(P2) 및 상기 제2 연결 리드(245)를 통해 상기 제2 패드(265)에 전기적으로 연결될 수 있다. 상기 제2 연결 리드(245) 및 상기 제2 패드(265)는 물질적으로 연속하도록 일체로 형성될 수 있다.
예를 들어, 상기 필름 기판(210)의 제1면(210a) 상에 형성된 상기 제1 및 제2 리드(230, 235)는 해당 비아 플러그들(P1, P2) 및 해당 연결 리드들(240, 245)을 통해 상기 필름 기판(210)의 제2면(210b) 상에 형성된 제1 및 제2 패드들(260, 265)과 전기적으로 연결되므로 해당 패드로 소정의 테스트 장치를 프로빙하여 해당 리드의 테스트를 실시할 수 있다.
한편, 상기 본딩 영역(BA)에는 본 발명의 제1 실시 예에 의한 칩 온 필름(COF) 패키지(100)와 마찬가지로 상기 제1 리드(230)와 전기적으로 연결되는 제1 연결 리드(240) 및 상기 제2 리드(235)와 전기적으로 연결되는 상기 제2 연결 리드(245)가 모두 존재할 수 있다. 따라서, 후술될 외부 회로와 본딩 시 상기 제1 리드(230)는 상기 제1 비아 플러그(P1) 및 상기 제1 연결 리드(240)를 통해 상기 외부 회로에 전기적으로 연결되고, 상기 제2 리드(235)는 상기 제2 비아 플러그(P2) 및 상기 제2 연결 리드(245)를 통해 상기 외부 회로에 전기적으로 연결될 수 있다. 즉 상기 제1 및 제2 리드들(230, 235)은 테스트 시나 외부 회로와의 본딩 시 모두 상기 본딩 영역(BA) 내의 해당 제1 및 제2 연결 리드들(240, 245)을 통해 해당 패드 또는 외부 회로에 연결될 수 있다.
도 2d는 본 발명의 제2 실시 예에 의한 절단된 칩 온 필름(COF) 패키지의 저면도이고, 도 2e 및 도 2f는 도 1a 및 도 2d에 도시된 I-I', II-II'의 실선 방향의 종단면도들이다.
도 2d 내지 2f를 참조하면, 본 발명의 제2 실시 예에 의한 절단된 칩 온 필름(COF) 패키지(200A)는 제1 및 제2 리드들(230, 235)의 테스트를 완료한 후 칩 온 필름(COF) 패키지의 규격에 따라 또는 후속 공정(예컨대, 외부 회로와의 본딩 공정)을 위해 불필요한 부분이 절단선(CL)을 따라 절단된다.
본 실시 예에서, 절단된 칩 온 필름(COF) 패키지(200A)는 도 2d에 도시된 바와 같이 상기 필름 기판(210)의 제2면(210b)에 형성된 상기 제1 및 제2 패드(260, 265)는 모두 절단되는 반면, 상기 본딩 영역(BA) 이외의 영역에 여전히 상기 제2 연결 리드(245)가 남아 있을 수 있다. 따라서 상기 제1 실시 예에서 상술한 바와 같이 이 경우에도 상기 본딩 영역(BA) 이외의 영역에 일부 남아 있는 상기 제2 연결 리드(245)는 테스트 완료 후 불필요할 뿐만 아니라 후술될 외부 회로와의 본딩시 외부 회로에 형성된 다양한 배선들 또는 회로들과 접촉하여 단락(short)되거나 외부 회로에 전기적으로 영향을 미칠 수 있으므로 이를 방지하도록 그 위에 절연막이 도포될 수 있다. 이는 도 5a 및 5b에서 상세히 후술하기로 한다.
도 3a 및 도 3b는 본 발명의 제3 실시 예에 의한 칩 온 필름(COF) 패키지의 상면도 및 저면도이고, 도 3c 및 도 3d는 도 3a 및 도 3b에 도시된 III-III', IV-IV'의 실선 방향의 종단면도들이다.
도 3a 내지 3d를 참조하면, 본 발명의 제3 실시 예에 의한 칩 온 필름(COF) 패키지(300)는 필름 기판(310), 반도체 칩(320), 길이가 서로 다른 제1 및 제2 리드들(330, 335), 제1 내지 제3 연결 리드들(340, 345, 350) 및 제1 및 제2 패드들(360, 365)을 포함할 수 있으며, 상기 필름 기판(210)에는 상기 제1 리드(330)에 연결되어 상기 필름 기판(310)을 관통하는 제1 비아 플러그(P1) 및 상기 제2 리드(335)에 연결되어 상기 필름 기판(310)을 관통하는 제2 비아 플러그(P2)가 형성될 수 있다. 여기서, 상기 제1 비아 플러그(P1)는 상기 반도체 칩(320)으로부터 상대적으로 가깝게 배치되며, 상기 제2 비아 플러그(P2)는 상기 반도체 칩(320)으로부터 상대적으로 멀게 배치될 수 있다.
도 3a를 참조하면, 상기 제1 리드(330)는 상기 필름 기판(310)의 제1면(310a) 상에 상기 반도체 칩(320)으로부터 상대적으로 짧은 길이를 갖도록 형성될 수 있으며, 일단은 상기 반도체 칩(320)과 연결되고 타단은 상기 제1 비아 플러그(P1)와 연결될 수 있다.
상기 제2 리드(335)는 상기 필름 기판(310)의 제1면(310a) 상에 상기 반도체 칩(320)으로부터 상대적으로 긴 길이를 갖도록 형성될 수 있으며, 일단들은 상기 반도체 칩(320)과 연결되고 타단들은 상기 제2 비아 플러그들(P2)과 연결될 수 있다.
상기 반도체 칩(320)은 상기 제1 및 제2 리드들(330, 335) 상에 형성될 수 있다. 상기 반도체 칩(320)은 상기 제1 및 제2 리드들(330, 335) 상에 각각 배치된 범프들(325)을 통해 상기 제1 및 제2 리드들(330, 335)과 전기적으로 연결될 수 있다.
도 3b를 참조하면, 상기 제1 패드(360)는 상기 필름 기판(310)의 제2면(310b) 상에 형성되고, 상기 제1 리드(330)와 일대일로 대응되고 전기적으로 연결되도록 형성될 수 있다.
다시 도 3a를 참조하면, 상기 제2 패드(365)는 상기 필름 기판(310)의 제1면(310a) 상에 형성되고, 상기 제2 리드(335)와 일대일로 대응되고 전기적으로 연결되도록 형성될 수 있다.
본 실시 예에서, 상기 제1 및 제2 패드(360, 365)는 상술한 바와 같이 상기 필름 기판(310)의 제1면(310a) 및 제2면(310b) 상에 각각 배치될 수 있다. 예를 들어 상기 제1 패드(360)는 상기 필름 기판(310)의 제2면(310b) 상에 배치되고 상기 제2 패드(365)는 상기 필름 기판(310)의 제1면(310a) 상에 배치될 수 있다.
본 도면들에서는 상기 제1 및 제2 패드(360, 365)가 본딩 영역(BA)을 중심으로 상기 본딩 영역(BA)의 우측에 모두 형성된 것으로 도시되었으나, 이에 한정되는 것은 아니며 상기 본딩 영역(BA)의 적어도 가상적인 두 변 이상에 분산되도록 배치될 수도 있다. 이때, 상기 제1 및 제2 패드(360, 365)의 수는 상기 제1 및 제2 리드(330, 335)의 수에 따라 서로 대칭적으로 동일하거나, 비대칭적으로 어느 한쪽의 수가 더 많거나 적을 수 있다. 즉, 총 리드 수의 절반에 해당하는 패드가 상기 본딩 영역(BA)을 중심으로 제1변 내지 제4변(a, b, c, d) 중 어느 한 측에 나머지 절반에 해당하는 패드가 상기 본딩 영역(BA)을 중심으로 제1변 내지 제4변(a, b, c, d) 중 어느 한 측에 배치될 수도 있고, 비대칭적으로 어느 한 쪽에 배치된 패드 수가 다른 한 쪽에 배치된 패드 수보다 더 많거나 적게 배치될 수도 있다.
도 3c를 참조하면, 상기 제1 연결 리드(340)는 상기 필름 기판(310)의 제2면(310b) 상에 형성되고, 상기 제1 비아 플러그(P1)와 상기 제1 패드(360)를 전기적으로 연결할 수 있다. 자세하게, 상기 제1 연결 리드(340)는 일단이 상기 제1 비아 플러그(P1)에 연결되고 상기 본딩 영역(BA)을 가로질러 타단이 상기 제1 패드(360)에 연결될 수 있다. 도 3c에서는 상기 제1 연결 리드(340)와 상기 제1 패드(360)가 분리된 것으로 도시되었으나 실제로는 도 3b에 도시된 바와 같이 서로 연결되어 있다. 그러면, 상기 제1 리드(330)는 상기 제1 비아 플러그(P1) 및 상기 제1 연결 리드(340)를 통해 상기 제1 패드(360)에 전기적으로 연결될 수 있다. 여기서, 상기 제1 연결 리드(340) 및 상기 제1 패드(360)는 물질적으로 연속하도록 일체로 형성될 수 있다.
도 3d를 참조하면, 상기 제2 연결 리드(345)는 상기 필름 기판(310)의 제1면(310a) 상에 형성되고, 상기 제2 리드(335)와 상기 제2 패드(365)를 전기적으로 연결할 수 있다. 자세하게, 상기 제2 연결 리드(345)는 일단이 상기 제2 리드(335)에 연결되고 타단이 상기 제2 패드(365)에 연결될 수 있다. 도 3d에서는 상기 제2 연결 리드(345)와 상기 제2 패드(365)가 분리된 것으로 도시되었으나 실제로는 도 3a에 도시된 바와 같이 서로 연결되어 있다. 그러면, 상기 제2 리드(335)는 상기 제2 연결 리드(345)를 통해 상기 제2 패드(365)에 전기적으로 연결될 수 있다. 상기 제2 연결 리드(345) 및 상기 제2 패드(365)는 물질적으로 연속하도록 일체로 형성될 수 있다. 또한, 상기 제2 리드(335)와 상기 제2 연결 리드(345)도 물질적으로 연속하도록 일체로 형성될 수 있다.
따라서, 상기 필름 기판(310)의 제1면(310a) 상에 형성된 상기 제1 리드(330)는 상기 제1 비아 플러그(P1)를 통해 상기 필름 기판(310)의 제2면(310b) 상에 형성된 제1 패드(360)와 전기적으로 연결되고, 상기 필름 기판(310)의 제1면(310a) 상에 형성된 상기 제2 리드(335)는 상기 필름 기판(310)의 제1면(310a) 상에 형성된 제2 연결 리드(345)를 통해 제2 패드(365)에 전기적으로 연결되므로 해당 패드로 소정의 테스트 장치를 프로빙하여 해당 리드의 테스트를 실시할 수 있다.
상기 제3 연결 리드(350)는 상기 필름 기판(110)의 제2면(110b) 상에 상기 제2 비아 플러그(P2)와 연결되어 상기 본딩 영역(BA)을 가로지르도록 형성될 수 있다. 자세하게, 상기 제3 연결 리드(350)는 일단이 상기 제2 비아 플러그(P2)와 연결되고 상기 본딩 영역(BA)을 가로질러 타단이 상기 반도체 칩(320) 쪽으로 향하도록 형성될 수 있다. 그러면, 상기 제2 리드(335)는 상기 제2 비아 플러그(P2)를 통해 상기 제3 연결 리드(350)와 전기적으로 연결될 수 있다.
한편, 상기 본딩 영역(BA)에는 상기 제1 리드(330)와 전기적으로 연결되는 제1 연결 리드(340) 및 상기 제2 리드(235)와 전기적으로 연결되는 상기 제3 연결 리드(350)가 모두 존재할 수 있다. 따라서, 후술될 외부 회로와 본딩 시 상기 제1 리드(330)는 상기 제1 비아 플러그(P1) 및 상기 제1 연결 리드(340)를 통해 상기 외부 회로에 전기적으로 연결되고, 상기 제2 리드(335)는 상기 제2 비아 플러그(P2) 및 상기 제3 연결 리드(350)를 통해 상기 외부 회로에 전기적으로 연결될 수 있다. 즉 상기 제1 리드(330)는 테스트 시 또는 외부 회로와의 본딩 시, 모두 상기 본딩 영역(BA) 내의 제1 연결 리드(340)를 통해 연결되는 반면, 상기 제2 리드(335)는 테스트 시에는 상기 제2 연결 리드(245)를 통해 상기 제2 패드(165)와 연결되고, 테스트 완료 후 외부 회로와의 본딩 시에는 상기 제3 연결 리드(350)를 통해 상기 외부 회로와 연결될 수 있다.
도 3e 및 도 3f는 본 발명의 제3 실시 예에 의한 절단된 칩 온 필름(COF) 패키지의 절단된 상면도 및 저면도이고, 도 3g 및 도 3h는 도 3e 및 도 3f에 도시된 III-III', IV-IV'의 실선 방향의 종단면도들이다.
도 3e 내지 도 3h를 참조하면, 본 발명의 제3 실시 예에 의한 절단된 칩 온 필름(COF) 패키지(300A)는 제1 및 제2 리드들(330, 335)의 테스트를 완료한 후 칩 온 필름(COF) 패키지의 규격에 따라 또는 후속 공정(예컨대, 외부 회로와의 본딩 공정)을 위해 불필요한 부분이 절단선(CL)을 따라 절단된다.
본 실시 예에서, 절단된 칩 온 필름(COF) 패키지(300A)는 도 3e 및 도 3g에 도시된 바와 같이 상기 필름 기판(310)의 제2면(310b) 상에 형성된 제1 패드(360)가 절단되며, 이와 함께 도 3f 및 도 3h에 도시된 바와 같이 상기 필름 기판(310)의 제1면(310a) 상에 형성된 제2 패드(365)도 절단될 수 있다.
본 실시 예에서와 같이 상기 본딩 영역(BA)을 제외하고, 상기 제1 및 제2 패드(360, 365), 그리고 제1 및 제2 연결 리드(340, 345)들이 모두 절단되어 상기 필름 기판(310) 상에 남아 있지 않은 경우에는 제1 및 제2 실시 예들에서 상술한 절연막을 도포하는 공정을 생략할 수 있다.
도 4a 및 4b는 본 발명의 제1 실시 예에 의한 장치 어셈블리의 일 단부를 나타내는 결합 단면도들이다. 본 도면에서는 도 1a 내지 1g에서 상술한 칩 온 필름 패키지(100, 100A)와 외부 회로, 예를 들어 패널부(400)가 본딩된 일 단부를 개략적으로 나타내었다. 본 실시 예에서 상기 장치 어셈블리(10)는 디스플레이 장치 일 수 있다.
도 4a 및 4b를 참조하면, 상기 패널부(400)는 상기 패널 기판(410)을 포함하며, 상기 패널 기판(410) 상에 상기 칩 온 필름(COF) 패키지(100A)로부터 공급되는 신호를 입력받기 위해 형성된 배선(420), 상기 패널 기판(410) 상에 형성되어 화면을 표시하는 표시 패널(430), 상기 표시 패널(430) 상에 형성된 터치 패널(440), 상기 터치 패널(440)을 구동하기 위한 터치 구동부(450)를 포함할 수 있다. 또한, 상기 패널부(400)는 상기 터치 패널(440) 상에 상기 터치 패널(440)을 보호하는 보호막(460)을 더 포함할 수 있다.
본 발명의 제1 실시 예에 의한 칩 온 필름(COF) 패키지(100)는 테스트 완료 후, 절단된 칩 온 필름(COF) 패키지(100A)의 일단이 상기 패널부(400)의 일단과 본딩되는 후속 공정을 수행할 수 있다.
도 4a를 참조하면, 본 발명의 제1 실시 예에 의한 절단된 칩 온 필름(COF) 패키지(100A)의 제1 연결 리드(140)와 패널부(400)의 배선(420)은 직접 본딩될 수 있다. 상기 제1 리드(130)는 상기 제1 비아 플러그(P1) 및 상기 제1 연결 리드(140)를 통해 패널부(400)의 배선(420)과 전기적으로 연결될 수 있다.
도 4b를 참조하면, 본 발명의 제1 실시 예에 의한 절단된 칩 온 필름 패키지(100A)의 제2 연결 리드(145)와 패널부(400)의 배선(420)은 직접 본딩될 수 있다. 상기 제2 리드(135)는 상기 제2 비아 플러그(P2) 및 상기 제2 연결 리드(145)를 통해 패널부(400)의 배선(420)과 전기적으로 연결될 수 있다.
도 4a 및 도 4b에 도시된 바와 같이 본 발명의 제1 실시 예에 의한 절단된 칩 온 필름(COF) 패키지(100A)의 일단과 패널부(400)의 일단을 본딩한 후 상기 칩 온 필름(COF) 패키지(100A)의 타단은 패널부(400)의 하단(예컨대, 패널 기판(410)의 하단)에 배치되도록 벤딩(bending)될 수 있으며, 벤딩된 필름 기판(110)과 패널 기판(410) 사이는 소정의 접착제(500)를 통해 접착될 수 있다.
도 5a 및 5b는 본 발명의 제2 실시 예에 의한 장치 어셈블리의 일 단부를 나타내는 결합 단면도들이다. 본 도면에서는 도 2a 내지 2f에서 상술한 칩 온 필름 패키지(200, 200A)와 외부 회로(400)가 본딩된 일 단부를 개략적으로 나타내었다. 본 실시 예에서 상기 장치 어셈블리(20)는 디스플레이 장치 일 수 있으며, 상기 외부 회로(400)는 패널부(400)일 수 있다. 본 실시 예에서, 상기 패널부(400)는 도 4a 및 4b에 상술한 패널부(400)와 동일하므로 동일 구성요소에 대한 상세한 설명은 상술한 것으로 대체하기로 한다.
본 발명의 제2 실시 예에 의한 칩 온 필름(COF) 패키지(200)는 테스트 완료 후, 마찬가지로 절단된 칩 옵 필름(COF) 패키지(200a)의 일단이 상기 패널부(400)의 일단과 본딩되는 후속 공정을 수행할 수 있다.
도 5a를 참조하면, 본 발명의 제2 실시 예에 의한 절단된 칩 온 필름(COF) 패키지(200A)의 제1 연결 리드(240)와 패널부(400)의 배선(420)은 직접 본딩될 수 있다. 상기 제1 리드(230)는 상기 제1 비아 플러그(P1) 및 상기 제1 연결 리드(240)를 통해 패널부(400)의 배선(420)과 전기적으로 연결될 수 있다.
도 5b를 참조하면, 본 발명의 제2 실시 예에 의한 절단된 칩 온 필름 패키지(200A)의 제2 연결 리드(245)와 패널부(400)의 배선(420)은 직접 본딩될 수 있다. 상기 제2 리드(235)는 상기 제2 비아 플러그(P2) 및 상기 제2 연결 리드(245)를 통해 패널부(400)의 배선(420)과 전기적으로 연결될 수 있다.
도 5a 및 도 5b에 도시된 바와 같이 본 발명의 제2 실시 예에 의한 절단된 칩 온 필름(COF) 패키지(200A)의 일단과 패널부(400)의 일단을 본딩한 후 상기 칩 온 필름(COF) 패키지(200A)의 타단을 상기 패널부(400)의 하단(예컨대, 패널 기판(410)의 하단)에 배치되도록 벤딩(bending)될 수 있으며, 벤딩된 필름 기판(210)과 패널 기판(410) 사이는 소정의 접착제(500)를 통해 접착될 수 있다.
이때, 상기 절단된 칩 온 필름(COF) 패키지(200A)에서 본딩 영역(BA)을 제외한 영역에 일부 남아 있는 상기 제2 연결 리드(245)가 형성된 영역이 넓어 벤딩시 상기 패널 기판(410)과 접촉될 우려가 있으므로 상기 패널 기판(410)과 상기 제2 연결 리드(245) 사이에 절연막(270)을 더 포함할 수 있다. 이 경우, 상기 절연막(270)은 상기 칩 온 필름(COF) 패키지(200A)를 상기 패널 기판(410) 하단에 배치되도록 벤딩하기 전에 상기 본딩 영역(BA) 이외의 영역에 일부 남아 있는 상기 제2 연결 리드(345) 상에 도포하여 형성할 수 있다.
만약 도 4a 및 4b에 도시된 같이 상기 본딩 영역(BA)을 제외한 영역에 일부 남아 있는 테스트 시 사용된 제1 및 제2 연결 리드나 제1 및 제2 패드가 외부 회로에 접촉되지 않거나, 후술될 도 6a 및 6b에 도시된 바와 같이 상기 본딩 영역(BA)을 제외한 영역에 테스트 시 사용된 제1 및 제2 연결 리드나 제1 및 제2 패드가 남아 있지 않다면, 상기 절연막(270)을 도포하는 공정이 생략될 수 있다.
도 6a 및 6b는 본 발명의 제3 실시 예에 의한 장치 어셈블리의 일 단부를 나타내는 결합 단면도들이다. 본 도면에서는 도 3a 내지 3h에서 상술한 칩 온 필름 패키지(300, 300A)와 외부 회로(400)가 본딩된 일 단부를 개략적으로 나타내었다. 본 실시 예에서 상기 장치 어셈블리(30)는 디스플레이 장치 일 수 있으며, 상기 외부 회로(400)는 패널부(400)일 수 있다. 본 실시 예에서, 상기 패널부(400)는 도 4a 및 4b에 상술한 패널부(400)와 동일하므로 동일 구성요소에 대한 상세한 설명은 상술한 것으로 대체하기로 한다.
본 발명의 제3 실시 예에 의한 칩 온 필름(COF) 패키지(300)는 테스트 완료 후, 마찬가지로 절단된 칩 옵 필름(COF) 패키지(300A)의 일단이 상기 패널부(400)의 일단과 본딩되는 후속 공정을 수행할 수 있다.
도 6a를 참조하면, 본 발명의 제3 실시 예에 의한 절단된 칩 온 필름(COF) 패키지(300A)의 제1 연결 리드(340)와 패널부(400)의 배선(420)은 직접 본딩될 수 있다. 상기 제1 리드(330)는 상기 제1 비아 플러그(P1) 및 상기 제1 연결 리드(340)를 통해 패널부(400)의 배선(420)과 전기적으로 연결될 수 있다.
도 6b를 참조하면, 본 발명의 제3 실시 예에 의한 절단된 칩 온 필름(COF) 패키지(300A)의 제3 연결 리드(350)와 패널부(400)의 배선(420)은 직접 본딩될 수 있다. 상기 제2 리드(335)는 상기 제2 비아 플러그(P2) 및 상기 제3 연결 리드(350)를 통해 패널부(400)의 배선(420)과 전기적으로 연결될 수 있다.
도 6a 및 도 6b에 도시된 바와 같이 본 발명의 제3 실시 예에 의한 절단된 칩 온 필름(COF) 패키지(300A)의 일단과 패널부(400)의 일단을 본딩한 후 상기 칩 온 필름(COF) 패키지(300A)의 타단을 상기 패널부(400)의 하단(예컨대, 패널 기판(410)의 하단)에 배치되도록 벤딩(bending)될 수 있으며, 벤딩된 필름 기판(310)과 패널 기판(410) 사이는 소정의 접착제(500)를 통해 접착될 수 있다.
지금까지 상술한 바와 같이 본 발명의 다양한 기술적 사상에 의한 칩 온 필름 패키지는 필름 기판을 관통하는 비아 플러그를 통해 이중 배선(2-layer) 구조를 구현함으로써 다수의 리드를 테스트하는 다수의 패드를 분산 배치하여 제한된 공간 내에서 패드의 크기를 줄이지 않고 효율적으로 배치하거나 패드의 크기를 확대함으로써 리드에 대한 테스트의 정확도 및 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 기술적 사상의 다양한 실시예들에 의한 칩 온 필름 패키지는 고성능을 구현하기 위한 반도체 칩의 채널 수 증가시에도 해당 리드의 패드를 형성하기 위한 공간 확보가 용이하여 칩 온 필름 패키지의 수율을 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100,200,300: 칩 온 필름(COF) 패키지 110,210,310: 필름 기판
P1: 제1 비아 플러그 P2: 제2 비아 플러그
110a, 210a, 310a: 제1면 110b, 210b, 310b: 제2면
120a, 220a, 320a: 반도체 칩 가상선 125, 225, 325: 범프
130, 230, 330: 제1 리드 135, 235, 335: 제2 리드
140, 240, 340: 제1 연결 리드 145, 245, 345: 제2 연결 리드
150, 250, 350: 제3 연결 리드 160, 260, 360: 제1 패드
165, 265, 365: 제2 패드 270: 절연막
400: 외부 회로 410: 패널 기판
420: 배선 430: 표시 패널
440: 터치 패널 450: 터치 구동부
460: 보호막 500: 접착제
BA: 본딩 영역 CL: 절단선(cutting line)

Claims (10)

  1. 필름 기판;
    상기 필름 기판의 제1면 상에 배치되고 제1 길이를 갖는 제1 리드들 및 상기 제1 길이보다 긴 제2 길이를 갖는 제2 리드들;
    상기 필름 기판을 관통하고, 상기 제1 리드들의 제1 단부들과 연결되는 제1 비아 플러그들 및 상기 제2 리드들의 제1 단부들과 연결되는 제2 비아 플러그들; 및
    상기 필름 기판의 상기 제1면과 대향하는 제2면 상에 배치되고, 상기 제1 비아 플러그들과 연결되는 제1 단부들을 가진 제1 연결 리드들 및 상기 제2 비아 플러그들과 전기적으로 연결되는 제1 단부들을 가진 제2 연결 리드들을 포함하는 칩 온 필름 패키지.
  2. 제1항에 있어서,
    상기 제1 리드들의 제2 단부들 및 상기 제2 리드들의 제2 단부들과 전기적으로 연결되도록 상기 필름 기판의 상기 제1면 상에 배치된 반도체 칩을 더 포함하는 칩 온 필름 패키지.
  3. 제2항에 있어서,
    상기 제1 연결 리드들은 상기 제1 비아 플러그로부터 상기 반도체 칩과 반대 방향으로 연장하고, 및
    상기 제2 연결 리드들은 상기 제2 비아 플러그로부터 상기 반도체 칩을 향해 연장하는 칩 온 필름 패키지.
  4. 제1항에 있어서,
    상기 필름 기판의 상기 제2면 상에서 상기 제1 비아 플러그들과 상기 제2 비아 플러그들 사이에서 상기 제1 리드들과 상기 제2 리드들은 서로 평행하는 칩 온 필름 패키지.
  5. 제1항에 있어서,
    상기 제1 연결 리드들의 제2 단부들 상에 배치된 제1 패드들; 및
    상기 제2 연결 리드들의 제2 단부들 상에 배치된 제2 패드들을 더 포함하는 칩 온 필름 패키지.
  6. 제1항에 있어서,
    상기 제1 비아 플러그들은 가상적인 제1 직선을 형성하고, 및
    상기 제2 비아 플러그들은 가상적인 제2 직선을 형성하고,
    상기 제1 직선과 상기 제2 직선은 서로 평행하는 칩 온 필름 패키지.
  7. 필름 기판;
    상기 필름 기판의 제1면 상에 배치된 반도체 칩;
    상기 필름 기판의 상기 제1면 상에 배치되고 상기 반도체 칩으로부터 제1 길이로 연장하여 제1 단부를 갖는 제1 리드들;
    상기 필름 기판의 상기 제1면 상에 배치되고 상기 반도체 칩으로부터 상기 제1 길이보다 긴 제2 길이로 연장하여 제1 단부를 갖는 제2 리드들;
    상기 필름 기판을 관통하고, 상기 제1 리드들의 제1 단부들과 연결되는 제1 비아 플러그들 및 상기 제2 리드들의 제1 단부들과 연결되는 제2 비아 플러그들;
    상기 필름 기판의 상기 제1면과 대향하는 제2면 상에 배치되고, 상기 제1 비아 플러그들과 연결되는 제1 단부들을 가진 제1 연결 리드들; 및
    상기 필름 기판의 상기 제1면 상에 배치되고 상기 제2 리드들의 상기 제1 단부들과 전기적으로 연결되는 제2 연결 리드들을 포함하는 칩 온 필름 패키지.
  8. 제7항에 있어서,
    상기 필름 기판의 상기 제2면 상에 배치되고 상기 제2 비아 플러그들과 연결되는 제3 연결 리드들을 더 포함하는 칩 온 필름 패키지.
  9. 제8항에 있어서,
    상기 제3 연결 리드들은 상기 제2 비아 플러그들로부터 상기 반도체 칩을 향하도록 연장하는 칩 온 필름 패키지.
  10. 제8항에 있어서,
    상기 제1 연결 리드들과 상기 제3 연결 리드들은 상기 필름 기판의 상기 제2 면 상에서 상기 제1 비아 플러그들과 상기 제2 비아 플러그들 사이의 영역에서 서로 평행하는 칩 온 필름 패키지.
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