KR20140110734A - 회로 장치 및 전자 기기 - Google Patents

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이사무 모리야
아츠시 야마다
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세이코 엡슨 가부시키가이샤
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Abstract

노이즈 발생원과 노이즈에 의해 악영향을 받는 아날로그 회로·논리 회로를 포함하고, 기판과 상이한 도전성의 매입 불순물층 상에 상기 아날로그 회로·논리 회로의 적어도 그 일부가 구성되고, 그 주위의 적어도 일부가 기판과 상이한 불순물층으로 둘러싸여, 노이즈 발생원으로부터의 노이즈의 전반(傳搬)을 방해할 수 있는 전자 회로이다.

Description

회로 장치 및 전자 기기{CIRCUIT DEVICE AND ELECTRONIC APPARATUS}
본 발명은, 회로 장치 및 전자 기기 등에 관한 것이다.
직류 모터를 구동하는 모터 드라이버로서, 쵸핑 전류를 제어함으로써 모터의 회전수를 제어하는 수법이 알려져 있다. 이 수법에서는, 브리지 회로에 흐르는 전류를 센스 저항에 의해 전류/전압 변환하고, 그 전압을 기준 전압과 비교함으로써 쵸핑 전류를 검출한다. 그리고, 그 검출 결과를 제어 회로에 피드백하고, 브리지 회로의 구동 신호를 PWM 제어함으로써 모터를 일정한 속도로 회전시킨다.
예를 들면 특허문헌 1에는, 이러한 모터 드라이버에 있어서 쵸핑 전류의 검출 정밀도를 향상하는 수법이 개시되어 있다. 이 수법에서는, H 브리지의 하프 브리지마다 센스 저항을 형성하고, 차지(charge) 기간에 있어서의 전류가 소정의 전류에 도달한 것을 한쪽의 저항에 의해 검출하고, 디케이(decay) 기간에 있어서의 전류가 소정의 전류에 도달한 것을 다른 한쪽의 저항에 의해 검출한다.
일본공개특허공보 2008-042975호
전술한 바와 같은 모터 드라이버에 한정하지 않고, 스위칭 동작을 행하는 회로에서는, 그 스위칭 동작에 의해 전류의 온·오프가 반복되기 때문에, 기판 전위가 변동한다는 과제가 있다. 이 기판 전위의 변동은, 그 기판 상에 구성되는 회로의 동작에 영향을 줄 가능성이 있다.
예를 들면 전술한 바와 같은 모터 드라이버에서는, 모터를 구동하기 위해서는 대(大)전류가 필요한데다가, 쵸핑 동작에 의해 전류의 온·오프가 반복되기 때문에, 모터 드라이버의 기판 전위가 변동한다. 기판 상에 구성된 기준 전압 생성 회로나 전압 검출 회로가 전위 변동의 영향을 받기 때문에, 쵸핑 전류의 검출값에 불균일이 발생하여, 일정하게 제어하고 있는 모터의 회전 속도의 정밀도가 저하되어 버린다.
본 발명의 몇 가지 실시 형태에 의하면, 기판 전위의 변동에 의한 회로 동작으로의 영향을 저감할 수 있는 회로 장치 및 전자 기기 등을 제공할 수 있다.
본 발명의 일 실시 형태는, P형 기판 상의 제1 N형 매입층 상에 형성되는 DMOS 구조의 트랜지스터에 의해 구성되는 제1 회로와, 상기 제1 N형 매입층과 분리된 제2 N형 매입층 상에 형성되는 CMOS 구조의 트랜지스터에 의해 구성되는 제2 회로를 포함하는 회로 장치에 관계된 것이다.
본 발명의 일 실시 형태에 의하면, CMOS 구조의 트랜지스터에 의해 구성되는 제2 회로가, 제1 N형 매입층과 분리된 제2 N형 매입층 상에 형성되고, 제2 회로가 제2 N형 매입층에 의해 P형 기판으로부터 격리된다. 이에 따라, 기판 전위의 변동에 의한 회로 동작으로의 영향을 저감하는 것이 가능해진다.
또한 본 발명의 일 실시 형태에서는, 상기 제2 회로의 영역은, 상기 제2 N형 매입층의 전위를 설정하는 N형 플러그 영역에 의해 둘러싸여 있어도 좋다.
이와 같이 하면, 제2 N형 매입층과 그것을 둘러싸는 N형 플러그 영역에 의해, 제2 회로를 P형 기판으로부터 격리할 수 있다. 또한 N형 플러그에 의해 N형 매입층의 전위가 설정되기 때문에, 제2 회로를 P형 기판으로부터 전기적으로 격리하는 것이 가능해진다.
또한 본 발명의 일 실시 형태에서는, 상기 CMOS 구조의 트랜지스터는, 상기 제2 N형 매입층 상에 형성되는 P형층 상에 형성되어도 좋다.
이와 같이 하면, 제2 N형 매입층에 의해 P형 기판으로부터 격리된 P형층을 형성할 수 있고, 그 격리된 P형층 위에, CMOS 구조의 트랜지스터로 구성되는 제2 회로를 구성할 수 있다.
또한 본 발명의 일 실시 형태에서는, 상기 P형층은, 에피택셜층이라도 좋다.
이와 같이 하면, 제2 N형 매입층 위에 에피택셜층을 형성함으로써, P형 기판으로부터 격리된 P형층으로서 P형 매입층을 형성할 수 있다.
또한 본 발명의 일 실시 형태에서는, 상기 P형 기판의 전위를 공급하는 패드와, 상기 패드로부터 상기 P형층으로 전위를 공급하기 위한 제1 배선과, 상기 패드로부터 상기 P형 기판으로 전위를 공급하기 위한 제2 배선을 포함해도 좋다.
이와 같이 하면, P형 기판으로부터 격리된 P형층에 대하여, P형 기판과는 다른 배선(제1 배선)으로 전위를 공급할 수 있다. 이에 따라, 배선을 통하여 P형 기판으로부터 P형층으로 전위 변동이 전해지는 것을 억제할 수 있다.
또한 본 발명의 일 실시 형태에서는, 상기 CMOS 구조의 트랜지스터의 P형 트랜지스터는, 상기 P형층 상에 형성되는 N형 웰과, 상기 N형 웰 상에 형성되는 P형 소스 영역과, 상기 N형 웰 상에 형성되는 P형 드레인 영역에 의해 구성되고, 상기 CMOS 구조의 트랜지스터의 N형 트랜지스터는, 상기 P형층 상에 형성되는 P형 웰과, 상기 P형 웰 상에 형성되는 N형 소스 영역과, 상기 P형 웰 상에 형성되는 N형 드레인 영역에 의해 구성되어도 좋다.
이와 같이 하면, 제1 N형 매입층과 분리된 제2 N형 매입층 상에, CMOS 구조의 N형 트랜지스터 및 CMOS 구조의 P형 트랜지스터로 구성된 제2 회로를 형성할 수 있다.
또한 본 발명의 일 실시 형태에서는, 상기 DMOS 구조의 트랜지스터의 N형 트랜지스터는, 상기 제1 N형 매입층 상에 형성되는 딥 N형 웰과, 상기 딥 N형 웰 상에 형성되는 P형층과, 상기 P형층 상에 형성되는 N형 소스 영역과, 상기 딥 N형 웰 상에 형성되는 N형 드레인 영역을 가져도 좋다.
또한 본 발명의 일 실시 형태에서는, 상기 DMOS 구조의 트랜지스터의 P형 트랜지스터는, 상기 제1 N형 매입층 상에 형성되는 딥 N형 웰과, 상기 딥 N형 웰 상에 형성되는 P형층과, 상기 딥 N형 웰 상에 형성되는 P형 소스 영역과, 상기 P형층 상에 형성되는 P형 드레인 영역을 가져도 좋다.
이들 본 발명의 일 실시 형태에 의하면, 제1 N형 매입층 위에, DMOS 구조의 N형 트랜지스터나 DMOS 구조의 P형 트랜지스터로 구성된 제1 회로를 형성할 수 있다.
또한 본 발명의 일 실시 형태에서는, 상기 제1 회로는, 모터를 구동하기 위한 쵸핑 전류를 출력하는 브리지 회로를 갖고, 상기 제2 회로는, 상기 브리지 회로에 흐르는 전류를 검출하는 검출 회로를 가져도 좋다.
이와 같이 하면, 쵸핑 전류에 의해 모터를 구동하는 모터 구동 회로를, 브리지 회로와 검출 회로로 형성할 수 있다. 브리지 회로의 스위칭 동작에 의해 P형 기판의 전위가 흔들리지만, 제2 N형 매입층에 의해 검출 회로를 격리할 수 있기 때문에, 쵸핑 전류의 검출 오차를 경감할 수 있다.
또한 본 발명의 일 실시 형태에서는, 상기 검출 회로는, 기준 전압을 생성하는 기준 전압 생성 회로와, 상기 전류에 기초하는 전압과 상기 기준 전압을 비교하는 전압 검출 회로와, 상기 전압 검출 회로의 비교 결과에 기초하여 상기 브리지 회로를 제어하는 제어 회로를 가져도 좋다.
이와 같이 하면, 쵸핑 전류에 기초하는 전압과 기준 전압을 비교함으로써, 모터에 흐르는 쵸핑 전류를 일정하게 제어하는 것이 가능해진다.
또한 본 발명의 일 실시 형태에서는, 상기 제2 회로는, 상기 제1 회로를 제어하는 회로 또는, 상기 제1 회로의 전압 또는 전류를 검출하는 회로를 가져도 좋다.
본 발명의 일 실시 형태에 의하면, 제1 회로를 제어하는 회로 또는, 제1 회로의 전압 또는 전류를 검출하는 회로를 P형 기판으로부터 격리할 수 있기 때문에, 제1 회로를 정확하게 제어할 수 있고, 혹은, 제1 회로의 전압 또는 전류를 정확하게 검출할 수 있다.
또한 본 발명의 일 실시 형태에서는, 상기 제1 회로는, 출력 전류 또는 출력전압을 반복하여 스위칭하는 동작을 행하는 회로라도 좋다.
본 발명의 일 실시 형태에 의하면, 제1 회로가 행하는 스위칭 동작에 의해 P형 기판의 전위가 변동한 경우라도, 제2 회로가 P형 기판으로부터 격리되어 있기 때문에, 제2 회로로의 스위칭 동작의 영향을 억제할 수 있다.
또한 본 발명의 다른 실시 형태는, 상기 중 어느 것에 기재된 회로 장치를 포함하는 전자 기기에 관계된 것이다.
도 1은 본 실시 형태의 비교예의 기판 구성이다.
도 2는 본 실시 형태의 기판 구성예이다.
도 3은 회로 장치의 구성예이다.
도 4는 회로 장치의 동작 설명도이다.
도 5는 회로 장치의 동작 설명도이다.
도 6은 회로 장치의 동작 설명도이다.
도 7은 DMOS 구조의 N형 트랜지스터의 상세한 구성예이다.
도 8은 DMOS 구조의 P형 트랜지스터의 상세한 구성예이다.
도 9(A)∼도 9(E)는 DMOS 구조의 트랜지스터의 제조 프로세스 플로우이다.
도 10(A)∼도 10(D)는 DMOS 구조의 트랜지스터의 제조 프로세스 플로우이다.
도 11(A)∼도 11(C)는 DMOS 구조의 트랜지스터의 제조 프로세스 플로우이다.
도 12(A)∼도 12(C)는 DMOS 구조의 트랜지스터의 제조 프로세스 플로우이다.
도 13은 전자 기기의 구성예이다.
(발명을 실시하기 위한 형태)
이하, 본 발명의 적합한 실시 형태에 대해서 상세하게 설명한다. 또한 이하에 설명하는 본 실시 형태는 특허 청구의 범위에 기재된 본 발명의 내용을 부당하게 한정하는 것이 아니며, 본 실시 형태에서 설명되는 구성 전부가 본 발명의 해결 수단으로서 필수라고는 할 수 없다.
1. 비교예의 기판 구성
도 1에, 본 실시 형태의 비교예의 기판 구성을 나타낸다. 도 1은, 회로 장치를 구성하는 집적회로 장치의 기판의 단면도이다.
또한 이하에서는, 회로 장치가 예를 들면 도 3에서 후술하는 바와 같은 모터 드라이버인 경우를 예로 설명하지만, 본 실시 형태는 이것에 한정되지 않고, 구동 전류나 구동 전압의 스위칭 동작을 행하는 여러 가지의 회로 장치에 적용할 수 있다. 예를 들면, 트랜지스터의 스위칭에 의해 LC 공진 회로를 구동하고, 소망하는 전압을 발생시키는 스위칭 레귤레이터 등에 적용해도 좋다.
기판에는, 제1 회로가 배치되는 제1 영역(10)과, 제2 회로가 배치되는 제2 영역(20)과, 제1 영역(10)의 한쪽의 단부(端部)에 형성되는 경계 영역(31)과, 제1 영역(10)과 제2 영역(20)과의 사이에 형성되는 경계 영역(32)이 배치된다. 제1 회로는, DMOS(Double-diffused Metal Oxide Semiconductor) 트랜지스터로 구성되는 브리지 회로(예를 들면 도 3의 브리지 회로(210))이다. 또한 제1 회로는, 브리지 회로에 한정되지 않고, 구동 전류의 스위칭 동작을 행하는 회로이면 좋다. 제2 회로는, CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터로 구성되는 회로(예를 들면 도 3의 검출 회로(250))이다.
여기에서, 기판의 평면에 수직인 방향(두께 방향) 중, 기판에 대하여 회로가 형성되는 측(반도체 프로세스에 의해 각 층이 적층되는 측)의 방향을 「위」라고 부르고, 그 반대 방향을 「아래」라고 부른다.
제1 영역(10)에는, DMOS 구조의 N형 트랜지스터(이하 N형 DMOS라고 부름)가 형성된다. 구체적으로는, 실리콘 기판인 P형 기판(41) 위에 N형 매입층(51)(NBL: N+Buried Layer)이 형성되고, N형 매입층(51) 위에는 N형 DMOS의 딥 N형 웰(Deep NWEL; 61)이 형성된다. 딥 N형 웰(61)의 소스 측에는 P형 보디(Pbody; 71)(P형 불순물층)가 형성되고, P형 보디(71) 위에 P형층(131)(P형 불순물층)과 N형층(122)(N형 불순물층)이 형성된다. 이 N형층(122)은, N형 DMOS의 소스 영역에 대응한다. 딥 N형 웰(61)의 드레인측에는, N형 DMOS의 드레인 영역에 대응하는 N형층(123)이 형성된다. 딥 N형 웰(61) 위에는, N형층(123)에 접하여 절연층(151)(예를 들면 LOCOS)이 형성되고, P형 보디(71)와 딥 N형 웰(61)과 절연층(151) 위에 게이트층(141)(예를 들면 폴리실리콘층)이 형성된다.
경계 영역(31)에는, N형 매입층(51)에 전위를 공급하기 위한 N형 플러그(Nplug; 81)(N형 불순물층)가 형성된다. 구체적으로는, N형 매입층(51) 위에 N형 플러그(81)가 형성되고, 그 N형 플러그(81)의 양측에 P형층(91, 92)이 형성되고, N형 플러그(81) 위에 N형층(121)이 형성된다. 그리고, N형층(121)에 부여된 전위가, N형 플러그(81)를 통하여 N형 매입층(51)에 공급된다. N형층(121)에는, 예를 들면 그라운드 전압(광의로는 저(底)전위측 전원 전압)이 공급된다.
경계 영역(32)의 제1 영역(10)측에는, N형 매입층(51)에 전위를 공급하기 위한 N형 플러그(82)가 형성된다. N형 플러그(82)의 구성은 N형 플러그(81)와 동일하다. 또한 경계 영역(32)의 제2 영역(20)측에는, P형 기판(41)에 전위를 공급하기 위한 P형 매입층(101)(PBL: P+ Buried Layer)이 형성된다. 구체적으로는, P형 기판(41) 위에 P형 매입층(101)이 형성되고, P형 매입층(101) 위에 P형 웰(PWEL; 111)이 형성되고, P형 웰(111) 위에 P형층(132)이 형성된다. 그리고, P형층(132)에 부여된 전위가, P형 웰(111)과 P형 매입층(101)을 통하여 P형 기판(41)에 공급된다. P형층(132)에는, 예를 들면 그라운드 전압(광의로는 저전위측 전원 전압)이 공급된다.
제2 영역(20)에는, CMOS 구조의 N형 트랜지스터(이하 NMOS라고 부름)와 P형 트랜지스터(이하 PMOS라고 부름)가 형성된다. 구체적으로는, P형 기판(41) 위에는 NMOS의 P형 웰(111)(예를 들면 중내압(中耐壓) P형 웰(MV PWELL))이 형성되고, P형 웰(111) 위에 NMOS의 N형 소스 영역으로서 N형층(125)이 형성되고, NMOS의 N형 드레인 영역으로서 N형층(126)이 형성된다. N형층(125)과 N형층(126) 사이의 P형 웰(111) 위에는 게이트층(142)이 형성된다. P형 웰(111) 위에는, 또한, P형 웰(111)에 전위를 공급하기 위한 P형층(133)이 형성된다. P형층(133)에는, 예를 들면 그라운드 전압(광의로는 저전위측 전원 전압)이 공급된다.
또한 P형 기판(41) 위에는 PMOS의 N형 웰(112)(예를 들면 중내압 N형 웰(MV NWELL))이 형성되고, N형 웰(112) 위에 PMOS의 P형 소스 영역으로서 P형층(135)이 형성되고, PMOS의 드레인 영역으로서 P형층(134)이 형성된다. P형층(134)과 P형층(135) 사이의 N형 웰(112) 위에는 게이트층(143)이 형성된다. N형 웰(112) 위에는, 또한, N형 웰(112)에 전위를 공급하기 위한 N형층(127)이 형성된다. N형층(127)에는, 예를 들면 전원 전압(고전위측 전원 전압)이 공급된다.
또한, 부호의 도시 및 설명을 생략했지만, 기판 표층의 불순물층(N형층, P형층)의 사이에는, 이웃하는 불순물층과 절연하기 위한 절연층(LOCOS)이 형성되어 있다.
그리고, DMOS 트랜지스터로 구성되는 브리지 회로가 쵸핑 전류에 의해 모터를 구동할 때, DMOS 트랜지스터의 드레인(N형층(123))에는 대전류가 흐른다. 그 대전류는, 쵸핑 동작에 의해 온/오프하기(혹은 흐르는 방향이 반전하기) 때문에, 드레인의 전압은 크게 변동하게 된다. 이 드레인의 N형층(123)은 딥 N형 웰(61)을 통하여 N형 매입층(51)에 접속되어 있고, N형 매입층(51)과 P형 기판(41)과의 사이에는 PN 접합에 의한 기생 용량(CP)이 발생하고 있다. 그 때문에, 드레인의 전압 변동은, 기생 용량(CP)을 통하여 P형 기판(41)에 전해지고, P형 기판(41)을 통하여 제2 영역(20)까지 전해진다. 제2 영역(20)에서는, P형 기판(41)이 CMOS 트랜지스터의 P형 웰(111)이나 N형 웰(112)에 접하고 있기 때문에, P형 기판(41)의 전압 변동이, CMOS 트랜지스터로 구성되는 회로에 영향을 주어 버린다.
예를 들면, 도 3의 모터 드라이버에서는, 전압 검출 회로(220)가 센스 저항(290)의 일단측의 전압(VS)을 기준 전압(VR)과 비교함으로써, 브리지 회로(210)에 흐르는 쵸핑 전류를 일정하게 유지한다. 이때, 전압 검출 회로(220)나 기준 전압 생성 회로(230)가 P형 기판(41)의 전압 변동에 의한 영향을 받으면, 기준 전압(VR)이 변동하거나, 혹은 전압 검출 회로(220)의 비교 정밀도가 저하되기 때문에, 쵸핑 전류에 불균일이 발생할 가능성이 있다.
또한, 도 5에서 후술하는 바와 같이, 디케이 기간에서는 그라운드 전압으로부터 전원 전압(VBB)을 항하여 회생 전류가 흐른다. 그 때문에, 센스 저항(290)의 전압 강하에 의해 DMOS 트랜지스터(Q3)의 드레인 전압이 그라운드 전압보다도 낮아진다. 그렇게 하면, 도 1의 DMOS 구조에 있어서, 드레인에 연결되는 N형 매입층(51)이 그라운드 전압보다도 낮아지고, P형 기판(41)과의 사이에서 순(順)방향 전압을 발생하기 때문에, P형 기판(41)을 향하여 전류가 흘러들어 P형 기판(41)의 전압이 흔들려져 버린다. 이와 같이, 기생 용량(CP)을 통하는 이외에도 P형 기판(41)을 흔드는 요인이 있다.
2. 본 실시 형태의 기판 구성
도 2에, 전술한 바와 같은 과제를 해결할 수 있는 본 실시 형태의 기판 구성예를 나타낸다. 도 2는, 회로 장치(예를 들면 도 3의 회로 장치(200))를 구성하는 집적회로 장치의 기판의 단면도이다.
기판에는, 제1 회로가 배치되는 제1 영역(10)과, 제2 회로가 배치되는 제2 영역(20)과, 제1 영역(10)의 한쪽의 단부에 형성되는 경계 영역(31)과, 제1 영역(10)과 제2 영역(20)과의 사이에 형성되는 경계 영역(32)과, 제2 영역(20)의 한쪽의 단부에 형성되는 경계 영역(33)이 배치된다. 또한 제1 영역(10) 및 경계 영역(31)의 구성은 도 1과 동일하기 때문에, 설명을 생략한다.
제2 영역(20)에는, CMOS 트랜지스터를 P형 기판(41)으로부터 격리하기 위한 N형 매입층(52)이 형성된다. 구체적으로는, P형 기판(41) 위에 N형 매입층(52)이 형성되고, 그 N형 매입층(52) 위에 P형 매입층(102)이 형성된다. 그리고, 그 P형 매입층(102) 위에 NMOS 트랜지스터 및 PMOS 트랜지스터가 형성된다. 이들 트랜지스터의 구성은 도 1과 동일하다.
경계 영역(32)의 제1 영역(10)측에는, 도 1과 동일하게 N형 플러그(82)가 형성된다. 경계 영역(32)의 제2 영역(20)측에는, N형 매입층(52)에 전위를 공급하기 위한 N형 플러그(83)가 형성된다. 구체적으로는, N형 매입층(51) 위에 N형 플러그(83)가 형성되고, 그 N형 플러그(83)의 양측에 P형층(95, 96)이 형성되고, N형 플러그(83) 위에 N형층(128)이 형성된다. 그리고, N형층(128)에 부여된 전위가, N형 플러그(83)를 통하여 N형 매입층(52)에 공급된다. N형층(128)에는, 예를 들면 전원 전압이 공급된다.
또한 경계 영역(32)에는, N형 플러그(82)와 N형 플러그(83)의 사이에, P형 기판(41)에 전위를 공급하기 위한 P형 매입층(101)이 형성된다. P형 매입층(101)의 구성은 도 1과 동일하고, P형층(132)에 부여된 예를 들면 그라운드 전압이, P형 웰(111)과 P형 매입층(101)을 통하여 P형 기판(41)에 공급된다.
경계 영역(33)에는, N형 매입층(52)에 전위를 공급하기 위한 N형 플러그(84)가 형성된다. N형 플러그(84)의 구성은 경계 영역(32)의 N형 플러그(83)와 동일하고, N형층(129)에 부여된 예를 들면 전원 전압이, N형 플러그(84)를 통하여 N형 매입층(52)에 공급된다.
(이하 클레임 서포트의 기재입니다)
이상의 실시 형태에 의하면, 회로 장치(200)는, P형 기판(41) 상의 제1 N형 매입층(51) 상에 형성되는 DMOS 구조의 트랜지스터에 의해 구성되는 제1 회로(제1 영역(10)에 형성되는 회로)와, 제1 N형 매입층(51)과 분리된 제2 N형 매입층(52) 상에 형성되는 CMOS 구조의 트랜지스터에 의해 구성되는 제2 회로(제2 영역(20)에 형성되는 회로)를 포함한다.
이와 같이 하면, 제1 N형 매입층(51)과 분리된 제2 N형 매입층(52)에 의해, CMOS 구조의 트랜지스터에 의해 구성되는 제2 회로를 P형 기판(41)으로부터 격리할 수 있다. 도 1의 비교예에서 설명한 바와 같이, DMOS 구조의 트랜지스터가 스위칭 동작을 행하면, 그 드레인의 전위의 흔들림이 제1 N형 매입층(51)으로부터 기생 용량(CP) 등을 통하여 P형 기판(41)에 전해진다. 이 점에서, 본 실시 형태에 의하면, 제2 회로가 P형 기판(41)으로부터 격리되어 있기 때문에, P형 기판(41)의 전위가 흔들린 경우라도, 제2 회로가 그 영향을 받기 어렵고, 오차가 적은 동작이 가능해진다.
여기에서 매입층이란, 기판 표층의 불순물층(예를 들면 도 2의 P형 보디(71)나 딥 N형 웰(61))보다도 하층에 형성되는 불순물층이다. 구체적으로는, 도 9(A)∼도 9(E)에서 후술하는 바와 같이, 실리콘 기판에 대하여 N형 불순물 또는 P형 불순물을 도입하고, 그 위에 에피택셜층(실리콘 단결정의 층)을 성장시킴으로써, 에피택셜층 아래에 매입층을 형성한다.
또한 본 실시 형태에서는, 제2 회로의 영역(제2 영역(20))은, 제2 N형 매입층(52)의 전위를 설정하는 N형 플러그 영역(평면에서 볼 때 N형 플러그(83, 84)가 형성되는 영역)에 의해 둘러싸여 있다.
이와 같이 하면, 제2 N형 매입층(52)과 그것을 둘러싸는 N형 플러그 영역에 의해 배스터브형의 N형 영역을 형성할 수 있고, 그 N형 영역에 의해 제2 회로의 영역을 P형 기판(41)으로부터 격리할 수 있다. 또한 P형 기판의 전위의 흔들림이 제2 N형 매입층(52)에 전해졌다고 해도 N형 플러그로부터 전위가 설정되어 있기 때문에, 제2 회로 영역을 확실히 격리할 수 있다. 또한 제2 N형 매입층(52)을 P형 기판(41)보다도 높은 전위(예를 들면 전원 전압)로 설정할 수 있기 때문에, 역(逆)전압의 PN 접합에 의해 격리할 수 있다.
여기에서 회로의 영역이란, 기판에 대하여 평면에서 볼 때, 회로가 배치되어 있는 영역이다. 즉, 회로 레이아웃에 있어서, 검출 회로(250)가 1 또는 복수의 회로 블록으로 구성되는 경우, 그 레이아웃 블록이 배치되어 있는 영역이다. 예를 들면, 제2 회로가 도 3의 검출 회로(250)인 경우, 그 검출 회로(250)의 배치 영역이 제2 회로의 영역이 된다.
또한, N형 플러그 영역에 의해 「둘러싸인다」란, 평면에서 볼 때 N형 플러그 영역이 제2 회로의 영역(제2 영역(20))의 주위를 완전하게 둘러싸고 있는 경우에 한정하지 않고, 예를 들면 N형 플러그 영역의 일부에 결손이 있는(예를 들면 단속적으로 둘러싸는 바와 같은) 경우도 포함한다. 예를 들면 도 2에 나타내는 바와 같이, 경계 영역(32)은 N형 플러그(83)를 포함하고 있다. 이 경계 영역(32)은, 도 3의 회로 장치(200)에 있어서, 예를 들면 브리지 회로(210)의 주위를 둘러싸도록 형성된다. 혹은, 적어도 브리지 회로(210)와 그 이외의 회로(검출 회로(250))를 분리하도록 형성된다. 이 경우에, 경계 영역(32)은 평면에서 볼 때 하나로 연속된 영역일 필요는 없고, 일부가 끊어져 있어도 좋다.
또한 본 실시 형태에서는, CMOS 구조의 트랜지스터는, 제2 N형 매입층(52) 상에 형성되는 P형층 상에 형성된다. 예를 들면 P형층은, P형 매입층(102)이다.
이와 같이 하면, 제2 N형 매입층(52)에 의해 P형 기판(41)으로부터 격리된 P형층(P형 매입층(102))을 형성할 수 있다. 이에 따라, 그 P형층(P형 매입층(102))을 새로운 P형 기판으로 하여, 본래의 P형 기판(41)과는 격리된 제2 회로를 구성할 수 있다.
또한 본 실시 형태에서는, 회로 장치는, P형 기판(41)의 전위를 공급하는 패드(예를 들면, 후술하는 도 3의 단자(TVB)에 접속되는 패드)와, 그 패드로부터 P형층(P형 매입층(102))으로 전위를 공급하기 위한 제1 배선(예를 들면 반도체 기판 상에 형성된 알루미늄 배선)과, 그 패드로부터 P형 기판(41)으로 전위를 공급하기 위한 제2 배선을 포함한다.
이와 같이 하면, P형 기판(41)으로부터 격리된 P형층(P형 매입층(102))에 대하여, P형 기판(41)과는 다른 루트(제1 배선, P형층(133), P형 웰(111))로 전위를 공급할 수 있다. 이에 따라, 배선을 통하여 P형 기판(41)으로부터 P형층(P형 매입층(102))으로 전위 변동이 전해지는 것을 억제할 수 있다.
여기에서 패드란, 반도체 기판 상에 형성되는 본딩 패드이다. 즉, 패키지의 단자에 예를 들면 본딩 와이어 등으로 접속되는 칩(집적회로 장치)측의 단자이며, 칩 내부의 회로와 외부의 회로와의 사이에서, 신호나 전압의 입출력을 행하기 위한 단자이다.
3. 모터 드라이버
도 3에, 전술한 기판 구성을 적용할 수 있는 회로 장치의 구성예로서, 모터 드라이버의 구성예를 나타낸다. 회로 장치(200)는, 브리지 회로(210), 검출 회로(250)를 포함한다. 그리고 검출 회로(250)는, 전압 검출 회로(220), 기준 전압 생성 회로(230), 제어 회로(240)를 포함한다. 또한 이하에서는, 회로 장치 전체가 1개의 집적회로 장치로 구성되는 경우를 예로 설명하지만, 본 실시 형태는 이것에 한정되지 않는다. 즉 회로 장치의 일부(예를 들면 브리지 회로(210), 전압 검출 회로(220))가 1개의 집적회로 장치로 구성되고, 그 집적회로 장치에 도 2의 기판 구성이 적용되어도 좋다.
브리지 회로(210)는, 제어 회로(240)로부터의 PWM 신호에 기초하여 외장형의 모터(280)(직류 모터)를 구동한다. 구체적으로는, 브리지 회로(210)는 H 브리지에 구성된 트랜지스터(Q1∼Q4)(DMOS 트랜지스터)를 포함한다. 예를 들면 트랜지스터(Q1∼Q4)는 N형이라도 좋고, 혹은 트랜지스터(Q1, Q2)가 P형이고, 트랜지스터(Q3, Q4)가 N형이라도 좋다.
트랜지스터(Q1)는, 전원 전압(VBB)이 공급되는 단자(TVB)와, 모터(280)의 일단이 접속되는 단자(OUT1)와의 사이에 형성된다. 트랜지스터(Q2)는, 단자(TVB)와, 모터(280)의 타단이 접속되는 단자(OUT2)와의 사이에 형성된다. 트랜지스터(Q3)는, 단자(OUT1)와, 일단에 그라운드 전압이 공급되는 센스 저항(290)의 타단에 접속되는 단자(RNF)와의 사이에 형성된다. 트랜지스터(Q4)는, 단자(OUT2)와 단자(RNF)와의 사이에 접속된다.
기준 전압 생성 회로(230)는, 예를 들면 전압 분할 회로에 의해 구성되고, 쵸핑 전류를 검출하기 위한 기준 전압(VR)을 생성한다.
전압 검출 회로(220)는, 예를 들면 콤퍼레이터(comparator)에 의해 구성되고, 브리지 회로(210)를 흐르는 쵸핑 전류의 검출을 행한다. 구체적으로는, 전압 검출 회로(220)는, 단자(RNFS)를 통하여 입력되는 센스 저항(290)의 일단의 전압(VS)과 기준 전압(VR)을 비교한다. 그리고, 전압(VS)이 기준 전압(VR)에 도달한 것을 검출하면, 그 검출 신호를 제어 회로(240)로 출력한다.
제어 회로(240)는, 브리지 회로(210)의 쵸핑 동작을 제어한다. 구체적으로는, 제어 회로(240)는, 전압 검출 회로(220)로부터의 검출 신호에 기초하여, 쵸핑 전류가 일정해지도록 PWM 신호의 펄스폭을 제어한다. 그리고, 그 PWM 신호로부터 트랜지스터(Q1∼Q4)의 온·오프 제어 신호를 생성하고, 생성한 온·오프 제어 신호를 트랜지스터(Q1∼Q4)의 게이트로 출력한다.
도 4∼도 6을 이용하여 회로 장치(200)의 동작에 대해서 상세하게 설명한다. 또한 도 4에 나타내는 콤퍼레이터(221)는 전압 검출 회로(220)에 대응하고 있다. 콤퍼레이터(221)의 정극 입력 단자에는, 센스 저항(290)의 타단의 전압(VS)이 입력되고, 부극 입력 단자에는 기준 전압(VR)이 입력된다. 콤퍼레이터(221)의 출력 신호는 제어 회로(240)로 출력된다.
도 6에 나타내는 바와 같이, 시간(t0)에 모터(280)의 구동을 개시한 것으로 한다. 구동을 개시하면, 도 4에 나타내는 바와 같이 차지 기간이 되고, 제어 회로(240)가 트랜지스터(Q1, Q4)를 온시키고, 트랜지스터(Q2, Q3)를 오프시킨다. 차지 기간에서는, 도 4의 실선 화살표로 나타내는 바와 같이, 전원 전압(VBB)으로부터 트랜지스터(Q1), 모터(280), 트랜지스터(Q4), 센스 저항(290)을 통하여 그라운드 전압으로 구동 전류가 흐른다.
구동 전류는 시간의 경과와 함께 커지고, 센스 저항(290)에 의해 변환된 전압(VS)도 상승한다. 전압(VS)이 기준 전압(VR)보다도 커지면, 콤퍼레이터(221)의 출력 신호가 L 레벨에서 H 레벨로 바뀐다. 도 6에 나타내는 바와 같이, 이때(시간(t1))의 구동 전류가 쵸핑 전류(Ich)이고, 전압(VS)의 검출에 의해 쵸핑 전류(Ich)가 검출된 것이 된다.
제어 회로(240)는, 콤퍼레이터(221)의 출력 신호가 H 레벨이 된 것을 받아, 디케이 기간(TD1)으로 이행시킨다. 도 5에 나타내는 바와 같이, 디케이 기간(TD1)에서는, 제어 회로(240)가 트랜지스터(Q2, Q3)를 온시키고, 트랜지스터(Q1, Q4)를 오프시킨다. 도 5의 점선 화살표로 나타내는 바와 같이, 그라운드 전압으로부터 센스 저항(290), 트랜지스터(Q3), 모터(280), 트랜지스터(Q2)를 통하여 전원 전압(VBB)에 구동 전류(회생 전류)가 흐른다. 도 6에 나타내는 바와 같이, 디케이 기간(TD1)에서는 시간의 경과와 함께 구동 전류가 저하되어 간다.
제어 회로(240)는, 예를 들면 타이머(카운터 회로) 등을 이용하여, 디케이 기간(TD1)의 개시로부터 소정 시간이 경과한 것을 검출하고, 차지 기간(TC1)으로 이행시킨다. 차지 기간(TC1)에서는 구동 전류가 상승하고, 쵸핑 전류(Ich)에 도달하면 재차 디케이 기간(TD2)으로 이행한다. 이후, 이것을 반복함으로써, 쵸핑 전류(Ich)가 일정해지도록 제어하고, 모터(280)의 회전 속도를 일정하게 유지한다.
또한, 전술에서는 브리지 회로(210)가 H 브리지로 구성되는 경우를 예로 설명했지만, 본 실시 형태는 이것에 한정되지 않고, 브리지 회로(210)는 하프 브리지로 구성되어도 좋다.
4. DMOS 트랜지스터
도 7에, DMOS 구조의 N형 트랜지스터의 상세한 구성예를 나타낸다. 도 7은, 기판의 두께 방향에 있어서의 단면도이다. 또한 도 2에서 설명한 구성 요소와 동일한 구성 요소에 대해서는 동일한 부호를 붙여, 적절한 설명을 생략한다.
이 구성예는, 도 2에서 설명한 DMOS 구조의 N형 트랜지스터를 좌우 대칭으로 구성한 것이다. 즉, 소스 영역에 대응하는 N형층(122)을 중심으로 하여, 그 양측에 게이트층(141a, 141b)과, 절연층(151a, 151b)과, 드레인 영역에 대응하는 N형층(123a, 123b)이 형성된다. 딥 N형 웰(61)과 P형 보디(71)에 대해서도 동일하게, 소스를 중심으로 하여 좌우 대칭으로 N형 매입층(51) 위에 형성된다. 딥 N형 웰(61)의 양측에는, N형 플러그(81, 82)가 형성된다.
도 8에, DMOS 구조의 P형 트랜지스터의 상세한 구성예를 나타낸다. 도 8은, 기판의 두께 방향에 있어서의 단면도이다.
이 구성예에서는, 드레인 영역에 대응하는 P형층(136)을 중심으로 하여 좌우 대칭으로 각 층이 구성된다. 구체적으로는, P형 기판(41) 위에 N형 매입층(53)이 형성되고, N형 매입층(53) 위에 딥 N형 웰(62)이 형성된다. 딥 N형 웰(62)의 중앙부 위에는 HPOF(161)(P형 불순물층)가 형성되고, HPOF(161) 위에는 드레인 영역에 대응하는 P형층(136)이 형성된다. 딥 N형 웰(62)의 양단부 위에는 N형 웰(113a, 113b)(예를 들면 저(低)내압 N형 웰(LV NWEL))이 형성되고, N형 웰(113a, 113b) 위에는 N형층(171a, 171b)과 소스 영역에 대응하는 P형층(137a, 137b)이 형성된다. 드레인 영역에 대응하는 P형층(136)의 양측에는 절연층(152a, 152b)(예를 들면 LOCOS)이 형성되고, N형 웰(113a, 113b), HPOF(161), 절연층(152a, 152b) 위에 게이트층(144a, 144b)(예를 들면 폴리실리콘층)이 형성된다.
N형 매입층(53)에는, N형 플러그(85a, 85b)를 통하여 전위(예를 들면 전원 전압)가 공급된다. N형 플러그(85a, 85b)는, 딥 N형 웰(62)의 양측에 형성되고, N형 플러그(85a, 85b) 위에는 N형층(172a, 172b)이 형성된다.
또한, N 채널과 동일하게, 좌우 대칭인 구성 중 한쪽의 측의 게이트 및 드레인으로 DMOS 구조의 P형 트랜지스터를 구성해도 좋다.
5. 제조 프로세스
도 9(A)∼도 12(C)를 이용하여, DMOS 구조의 트랜지스터의 제조 프로세스 플로우에 대해서 설명한다. 또한, 도면 좌측에 N형 트랜지스터를 나타내고, 도면 우측에 P형 트랜지스터를 나타낸다.
도 9(A)에 나타내는 바와 같이, P형 기판(Psub)에 산화막(SiO2)을 형성하는 공정을 행한다. 다음으로 도 9(B)에 나타내는 바와 같이, 포토리소그래피 공정을 행하고, 레지스트로 덮여있지 않은 영역의 산화막(SiO2)을 에칭하는 공정을 행한다. 다음으로 도 9(C)에 나타내는 바와 같이, P형 기판(Psub)에 N형 이온을 도입하는 공정에 의해, 산화막(SiO2)으로 덮여있지 않은 영역에 N형 매입층(NBL)을 형성한다.
다음으로 도 9(D)에 나타내는 바와 같이, 에칭 공정에 의해 산화막(SiO2)을 제거하고, 포토리소그래피 공정을 행한다. 다음으로, P형 기판(Psub)에 P형 이온을 도입하는 공정에 의해, 레지스트로 덮여있지 않은 영역에 P형 매입층(PBL)을 형성한다. 다음으로 도 9(E)에 나타내는 바와 같이, P형 기판(Psub) 및 매입층(NBL, PBL) 상에 P형 에피택셜층(P-Epi)을 형성하는 공정을 행한다. 이상과 같이 하여, P형 에피택셜층(P-Epi) 아래에 N형 매입층(NBL) 및 P형 매입층(PBL)이 형성된다.
다음으로 도 10(A)에 나타내는 바와 같이, 포토리소그래피 공정 및 P형 에피택셜층(P-Epi)에 N형 이온을 도입하는 공정에 의해, 레지스트로 덮여있지 않은 영역에 딥 N형 웰(Deep NWEL)을 형성한다. 다음으로 도 10(B)에 나타내는 바와 같이, 포토리소그래피 공정 및 P형 에피택셜층(P-Epi)에 N형 이온을 도입하는 공정에 의해, 레지스트로 덮여있지 않은 영역에 N형 플러그(Nplug)를 형성한다.
다음으로 도 10(C)에 나타내는 바와 같이, 실리콘 질화막의 포토리소그래피 공정 및 에칭 공정을 행하고, 산화막 형성 공정을 행함으로써, LOCOS(SiO2)를 형성한다. 다음으로 도 10(D)에 나타내는 바와 같이, 포토리소그래피 공정 및 딥 N형 웰(Deep NWEL)에 P형 이온을 도입하는 공정에 의해, 레지스트로 덮여있지 않은 영역에 P형 보디(Pbody)를 형성한다.
다음으로 도 11(A)에 나타내는 바와 같이, 포토리소그래피 공정 및 딥 N형 웰(Deep NWEL)에 P형 이온을 도입하는 공정에 의해, 레지스트로 덮여있지 않은 영역에 HPOF층을 형성한다. 다음으로 도 11(B)에 나타내는 바와 같이, 포토리소그래피 공정 및 딥 N형 웰(Deep NWEL)에 N형 이온을 도입하는 공정에 의해, 레지스트로 에 덮여있지 않은 영역에 저내압 N형 웰(LV NWEL)을 형성한다. 다음으로 도 11(C)에 나타내는 바와 같이, 포토리소그래피 공정 및 P형 에피택셜층(P-Epi)에 P형 이온을 도입하는 공정에 의해, 레지스트로 덮여있지 않은 영역에 저내압 P형 웰(LV PWEL)을 형성한다.
다음으로 도 12(A)에 나타내는 바와 같이, 폴리실리콘층을 형성하는 공정을 행하고, 포토리소그래피 공정 및 에칭 공정을 행함으로써, 게이트층(Poly)을 형성한다. 다음으로 도 12(B)에 나타내는 바와 같이, 포토리소그래피 공정 및 N형 이온을 도입하는 공정에 의해, 기판 표층에 N형 불순물층(N+)을 형성한다. 이 N형 불순물층(N+)은, N형 트랜지스터의 소스 영역이나 드레인 영역 등이 된다. 다음으로 도 12(C)에 나타내는 바와 같이, 포토리소그래피 공정 및 P형 이온을 도입하는 공정에 의해, 기판 표층에 P형 불순물층(P+)을 형성한다. 이 P형 불순물층(P+)은, P형 트랜지스터의 소스 영역이나 드레인 영역 등이 된다. 이상과 같이 하여, DMOS 구조의 N형 트랜지스터(지면 좌측) 및 DMOS 구조의 P형 트랜지스터(지면 우측)가 형성된다.
또한, CMOS 구조의 트랜지스터의 제조 프로세스에 대해서는 설명을 생략했지만, DMOS 구조의 트랜지스터와 공통의 층에 대해서는 공정을 공통화하고, 하나의 제조 플로우로 CMOS 구조 및 DMOS 구조가 혼재한 반도체 기판을 형성하면 좋다.
6. 전자 기기
도 13에, 본 실시 형태의 회로 장치(200)(모터 드라이버)가 적용된 전자 기기의 구성예를 나타낸다. 전자 기기는, 처리부(300), 기억부(310), 조작부(320), 입출력부(330), 회로 장치(200), 이들 각 부를 접속하는 버스(340), 모터(280)를 포함한다. 이하에서는 모터 구동에 의해 헤드나 종이 이송을 제어하는 프린터를 예로 들어 설명하지만, 본 실시 형태는 이것에 한정되지 않고, 여러 가지의 전자 기기에 적용 가능하다.
입출력부(330)는 예를 들면 USB 커넥터나 무선 LAN 등의 인터페이스로 구성되고, 화상 데이터나 문서 데이터가 입력된다. 입력된 데이터는, 예를 들면 DRAM 등의 내부 기억 장치인 기억부(310)에 기억된다. 조작부(320)에 의해 인쇄 지시를 접수하면, 처리부(300)는, 기억부(310에 기억된 데이터의 인쇄 동작을 개시한다. 처리부(300)는, 데이터의 인쇄 레이아웃에 맞추어 회로 장치(200)(모터 드라이버)에 지시를 보내고, 회로 장치(200)는, 그 지시에 기초하여 모터(280)를 회전시키고, 헤드의 이동이나 종이 이송을 행한다.
본 실시 형태에서는, 회로 장치(200)가 쵸핑 전류를 고정밀도로 일정하게 유지하는 것이 가능하기 때문에, 헤드의 이동이나 종이 이송의 오차를 억제하여, 고품질의 인쇄를 실현할 수 있다.
또한, 전술한 바와 같이 본 실시 형태에 대해서 상세하게 설명했지만, 본 발명의 신규 사항 및 효과로부터 실체적으로 일탈하지 않는 많은 변형이 가능한 것은 당업자에게는 용이하게 이해할 수 있을 것이다. 따라서, 이러한 변형예는 모두 본 발명의 범위에 포함되는 것으로 한다. 예를 들면, 명세서 또는 도면에 있어서, 적어도 한 번, 보다 광의 또는 동의인 상이한 용어와 함께 기재된 용어는, 명세서 또는 도면의 어떠한 개소에 있어서도, 그 상이한 용어로 치환할 수 있다. 또한 본 실시 형태 및 변형예의 모든 조합도, 본 발명의 범위에 포함된다. 또한 회로 장치, 기판, 전자 기기의 구성·동작이나, 모터 구동의 제어 수법, 반도체 기판의 제조 방법 등도, 본 실시 형태에서 설명한 것에 한정되지 않고, 여러 가지의 변형 실시가 가능하다.
10 : 제1 영역
20 : 제2 영역
31∼33 : 경계 영역
41 : P형 기판
51∼53 : N형 매입층
61, 62 : 딥 N형 웰
71 : P형 보디
81∼84, 85a, 85b : N형 플러그
91∼98 : P형층
101, 102 : P형 매입층
111 : P형 웰
112, 113a, 113b : N형 웰
121∼129, 123a, 123b : N형층
131∼136, 137a, 137b : P형층
141∼143, 141a, 141b, 144a, 144b : 게이트층
151, 151a, 151b, 152a, 152b : 절연층
171a, 171b, 172a, 172b : N형층
200 : 회로 장치
210 : 브리지 회로
220 : 전압 검출 회로
221 : 콤퍼레이터
230 : 기준 전압 생성 회로
240 : 제어 회로
250 : 검출 회로
280 : 모터
290 : 센스 저항
300 : 처리부
310 : 기억부
320 : 조작부
330 : 입출력부
340 : 버스
CP : 기생 용량
Ich : 쵸핑 전류
OUT1, OUT2 : 단자
Q1∼Q4 : DMOS 트랜지스터
RNF, RNFS : 단자
TC1, TC2 : 차지 기간
TD1, TD2 : 디케이 기간
TVB : 단자
VBB : 전원 전압
VR : 기준 전압

Claims (13)

  1. P형 기판 상의 제1 N형 매입층 상에 형성되는 DMOS 구조의 트랜지스터에 의해 구성되는 제1 회로와,
    상기 제1 N형 매입층과 분리된 제2 N형 매입층 상에 형성되는 CMOS 구조의 트랜지스터에 의해 구성되는 제2 회로
    를 포함하는 것을 특징으로 하는 회로 장치.
  2. 제1항에 있어서,
    상기 제2 회로의 영역은,
    상기 제2 N형 매입층의 전위를 설정하는 N형 플러그 영역에 의해 둘러싸여 있는 것을 특징으로 하는 회로 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 CMOS 구조의 트랜지스터는,
    상기 제2 N형 매입층 상에 형성되는 P형층 상에 형성되는 것을 특징으로 하는 회로 장치.
  4. 제3항에 있어서,
    상기 P형층은,
    P형 매입층인 것을 특징으로 하는 회로 장치.
  5. 제3항 또는 제4항에 있어서,
    상기 P형 기판의 전위를 공급하는 패드와,
    상기 패드로부터 상기 P형층으로 전위를 공급하기 위한 제1 배선과,
    상기 패드로부터 상기 P형 기판으로 전위를 공급하기 위한 제2 배선
    을 포함하는 것을 특징으로 하는 회로 장치.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 CMOS 구조의 트랜지스터의 P형 트랜지스터는,
    상기 P형층 상에 형성되는 N형 웰과, 상기 N형 웰 상에 형성되는 P형 소스 영역과, 상기 N형 웰 상에 형성되는 P형 드레인 영역에 의해 구성되고,
    상기 CMOS 구조의 트랜지스터의 N형 트랜지스터는,
    상기 P형층 상에 형성되는 P형 웰과, 상기 P형 웰 상에 형성되는 N형 소스 영역과, 상기 P형 웰 상에 형성되는 N형 드레인 영역에 의해 구성되는 것을 특징으로 하는 회로 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 DMOS 구조의 트랜지스터의 N형 트랜지스터는,
    상기 제1 N형 매입층 상에 형성되는 딥 N형 웰과,
    상기 딥 N형 웰 상에 형성되는 P형층과,
    상기 P형층 상에 형성되는 N형 소스 영역과,
    상기 딥 N형 웰 상에 형성되는 N형 드레인 영역
    을 갖는 것을 특징으로 하는 회로 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 DMOS 구조의 트랜지스터의 P형 트랜지스터는,
    상기 제1 N형 매입층 상에 형성되는 딥 N형 웰과,
    상기 딥 N형 웰 상에 형성되는 P형층과,
    상기 딥 N형 웰 상에 형성되는 P형 소스 영역과,
    상기 P형층 상에 형성되는 P형 드레인 영역
    을 갖는 것을 특징으로 하는 회로 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 회로는,
    모터를 구동하기 위한 쵸핑 전류를 출력하는 브리지 회로를 갖고,
    상기 제2 회로는,
    상기 브리지 회로에 흐르는 전류를 검출하는 검출 회로를 갖는 것을 특징으로 하는 회로 장치.
  10. 제9항에 있어서,
    상기 검출 회로는,
    기준 전압을 생성하는 기준 전압 생성 회로와,
    상기 전류에 기초하는 전압과 상기 기준 전압을 비교하는 전압 검출 회로와,
    상기 전압 검출 회로의 비교 결과에 기초하여 상기 브리지 회로를 제어하는 제어 회로
    를 갖는 것을 특징으로 하는 회로 장치.
  11. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제2 회로는,
    상기 제1 회로를 제어하는 회로 또는, 상기 제1 회로의 전압 또는 전류를 검출하는 회로를 갖는 것을 특징으로 하는 회로 장치.
  12. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 회로는,
    출력 전류 또는 출력 전압을 반복하여 스위칭하는 동작을 행하는 회로인 것을 특징으로 하는 회로 장치.
  13. 제1항 내지 제12항 중 어느 한 항에 기재된 회로 장치를 포함하는 것을 특징으로 하는 전자 기기.
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