KR20140067477A - 적층 세라믹 전자부품 - Google Patents

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Abstract

본 발명은 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및 상기 제1 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제2 내부 전극과 전기적으로 연결된 제2 외부전극;을 포함하며, 상기 제1 및 제2 외부전극은 도전성 금속 및 글라스를 포함하며, 상기 제1 및 제2 외부전극 내의 글라스 면적 대비 1 내지 80%의 면적을 차지하는 이차상(second phase) 물질을 더 포함하는 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 전자부품{Multi-layered ceramic electronic parts}
본 발명은 외부전극 내의 글라스의 고온 유동성을 제어함으로써, 신뢰성이 개선된 적층 세라믹 전자부품에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
적층 세라믹 전자 부품의 소형화 및 대용량화 요구에 맞추어 적층 세라믹 전자부품의 외부전극 역시 박층화되고 있다.
외부전극 페이스트는 주재료로서 구리(Cu)와 같은 전도성 금속을 사용하여 칩 밀폐성 및 칩과의 전기적 연결성을 보장하고, 보조재료로서 글라스를 사용하여 상기 금속의 소결 수축시 빈공간을 채워줌과 동시에 외부전극과 칩의 결합력을 부여하는 역할을 한다.
치밀한 외부전극을 형성하기 위해서는 미립의 구리 분말의 사용, 미립의 글라스 분말의 사용 및 전극 소성 온도를 향상시키는 방법 등을 사용할 수 있다.
그러나, 미립의 구리 분말을 사용하는 경우 칩과 외부전극의 접촉성 및 외부전극의 치밀도는 향상되나, 소성 개시 및 완료 온도가 빨라 소성 후 고온에서 발생한 가스(gas)가 방출되지 못해 발생되는 블리스터(blister) 불량이 발생하는 문제가 있다.
한편, 저용량 적층 세라믹 전자부품의 경우 내부 유전체층의 두께가 두꺼움으로 인하여 연마 후 니켈 내부전극의 표면 노출 상태가 불량할 수 있으며, 이로 인하여 외부전극 형성시 생성되어야 하는 구리-니켈 합금층 생성이 어려울 수 있다.
이로 인하여, 세라믹 본체와 외부전극 사이의 접촉성 구현이 어렵고 상기 문제 해결을 위해서는 고온의 소성 온도가 요구된다.
그러나, 고온의 소성 온도가 가해질 경우 구리-니켈 합금층이 생성되기 이전에 글라스가 연화되어 세라믹 본체와 외부전극의 경계면으로 이동에 따라 세라믹 본체와 외부전극의 접촉성이 불량해지는 문제가 있다.
한국공개특허공보 2012-0068622
본 발명은 외부전극 내의 글라스의 고온 유동성을 제어함으로써, 신뢰성이 개선된 적층 세라믹 전자부품에 관한 것이다.
본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및 상기 제1 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제2 내부 전극과 전기적으로 연결된 제2 외부전극;을 포함하며, 상기 제1 및 제2 외부전극은 도전성 금속 및 글라스를 포함하며, 상기 제1 및 제2 외부전극 내의 글라스 면적 대비 1 내지 80%의 면적을 차지하는 이차상(second phase) 물질을 더 포함하는 적층 세라믹 전자부품을 제공한다.
상기 이차상 물질은 바륨(Ba), 규소(Si), 아연(Zn) 및 칼슘(Ca)으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 이차상 물질은 침상, 판상, 구형, 타원 및 무정형 형태 중 어느 하나 이상의 형태를 가질 수 있다.
상기 도전성 금속의 함량 대비 상기 글라스의 함량비가 0.3 내지 2.0일 수 있다.
상기 제1 및 제2 외부 전극은 평균 입경이 0.3 μm 이하인 도전성 금속 입자를 포함할 수 있다.
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 다른 실시형태는 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및 상기 제1 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제2 내부 전극과 전기적으로 연결된 제2 외부전극;을 포함하며, 상기 제1 및 제2 외부전극은 도전성 금속 및 글라스를 포함하며, 상기 제1 및 제2 외부전극 중 적어도 하나를 두께 방향으로 3등분할 때, 중앙부 영역의 글라스 면적 대비 1 내지 80%의 면적을 차지하는 이차상(second phase) 물질을 더 포함하는 적층 세라믹 전자부품을 제공한다.
상기 이차상 물질은 바륨(Ba), 규소(Si), 아연(Zn) 및 칼슘(Ca)으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 이차상 물질은 침상, 판상, 구형, 타원 및 무정형 형태 중 어느 하나 이상의 형태를 가질 수 있다.
상기 도전성 금속의 함량 대비 상기 글라스의 함량비가 0.3 내지 2.0일 수 있다.
상기 제1 및 제2 외부 전극은 평균 입경이 0.3 μm 이하인 도전성 금속 입자를 포함할 수 있다.
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명에 따르면 글라스 영역 내에 이차상(second phase)을 형성하여 외부전극을 마련함으로써, 글라스의 고온 유동성을 제어하여 외부전극과 세라믹 본체의 접촉성 개선 및 블리스터(blister) 발생을 막을 수 있어 신뢰성이 개선된 적층 세라믹 전자부품의 구현이 가능하다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 S 영역 확대도이다.
도 4는 본 발명의 다른 실시형태에 따른 도 1의 A-A' 단면도이다.
도 5는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 외부전극 단면 SEM(Scanning Electron Microscope) 사진이다.
도 6은 본 발명의 일 실시형태에 따른 실시예 및 비교예의 용량 변화를 나타내는 그래프이다.
도 7은 본 발명의 일 실시형태에 따른 실시예 및 비교예의 블리스터 발생률을 나타내는 그래프이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 S 영역 확대도이다.
도 5는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 외부전극 단면 SEM(Scanning Electron Microscope) 사진이다.
도 1 내지 도 3 및 도 5를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(1)을 포함하는 세라믹 본체(10); 상기 세라믹 본체(10) 내에서 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(21, 22); 및 상기 제1 내부전극(21)과 전기적으로 연결된 제1 외부전극(31) 및 상기 제2 내부 전극(22)과 전기적으로 연결된 제2 외부전극(32);을 포함하며, 상기 제1 및 제2 외부전극(31, 32)은 도전성 금속 및 글라스(3)를 포함하며, 상기 제1 및 제2 외부전극(31, 32) 내의 상기 글라스(3) 면적 대비 1 내지 80%의 면적을 차지하는 이차상(second phase) 물질(4)을 더 포함할 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(1)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체층(1)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 제1 및 제2 내부 전극(21, 22)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 제1 내부전극(21)과 전기적으로 연결된 제1 외부전극(31) 및 상기 제2 내부 전극(22)과 전기적으로 연결된 제2 외부전극(32)을 포함할 수 있다.
상기 제1 및 제2 외부전극(31, 32)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결될 수 있으며, 상기 제2 외부전극(32)은 상기 제1 외부전극(31)과 다른 전위에 연결될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 외부전극(31, 32)은 도전성 금속 및 글라스(3)를 포함하며, 상기 제1 및 제2 외부전극(31, 32) 내의 상기 글라스(3) 면적 대비 1 내지 80%의 면적을 차지하는 이차상(second phase) 물질(4)을 더 포함할 수 있다.
상기 도전성 금속은 특별히 제한되지 않으나, 예를 들어, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 글라스는 일반적으로 사용되는 것이면 특별히 제한되지 않으며, 예를 들어 규소계 또는 붕소계 산화물을 포함하는 것일 수 있다.
상기 이차상 물질(4)은 바륨(Ba), 규소(Si), 아연(Zn) 및 칼슘(Ca)으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 5를 참조하면, 상기 이차상 물질(4)은 특별히 제한되는 것은 아니나, 예를 들어 침상, 판상, 구형, 타원 및 무정형 형태 중 어느 하나 이상의 형태를 가질 수 있다.
상기 글라스(3) 및 이차상(second phase) 물질(4)이 차지하는 면적의 측정 위치는 특별히 제한되지 않으나, 예를 들어, 상기 세라믹 본체(10)의 길이 및 두께 방향 단면에서 제1 및 제2 외부 전극(31, 32)의 전체 영역일 수 있다.
상기 글라스(3) 및 이차상(second phase) 물질(4)이 차지하는 면적의 측정은 특별히 제한되지 않으나, 예를 들어, 상기 제1 및 제2 외부 전극(31, 32)의 전체 영역에서 150 μm × 100 μm (가로×세로)의 글라스 면적 대비 이차상(second phase) 물질(4)이 차지하는 면적의 비율로 측정될 수 있다.
예를 들어, 상기 제1 및 제2 외부 전극(31, 32)의 전체 영역에서의 글라스 면적 대비 이차상(second phase) 물질(4)이 차지하는 면적은 도 2와 같이 세라믹 본체(10)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)로 이미지를 스캔하여 측정할 수 있다.
구체적으로, 도 2와 같이 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 외부 전극 영역에 대해서, 글라스 면적 대비 이차상(second phase) 물질이 차지하는 면적을 측정하여 구할 수 있다.
상기 글라스 면적 대비 이차상(second phase) 물질이 차지하는 면적이 1 내지 80%를 만족함으로써, 글라스의 고온 유동성을 제어하여 외부전극과 세라믹 본체의 접촉성 개선 및 블리스터(blister) 발생을 막을 수 있어 신뢰성이 개선된 적층 세라믹 전자부품의 구현이 가능하다.
일반적으로, 글라스는 도전성 금속의 소결을 촉진시키고, 상기 세라믹 본체(10)와 상기 외부전극의 접착제 역할을 하며, 특히 도전성 금속이 채워주지 못하는 빈공간에 상기 글라스가 채워져 세라믹 본체의 밀폐성을 구현하는 역할을 할 수 있다.
한편, 외부전극의 박층화에 따라 치밀한 외부전극을 형성하기 위해서는 미립의 구리 분말의 사용, 미립의 글라스 분말의 사용 및 전극 소성 온도를 향상시키는 방법 등을 사용하여 왔다.
그러나, 미립의 구리 분말을 사용하는 경우 세라믹 본체와 외부전극의 접촉성 및 외부전극의 치밀도는 향상되나, 소성 개시 및 완료 온도가 빨라 소성 후 고온에서 발생한 가스(gas)가 방출되지 못해 발생되는 블리스터(blister) 불량이 발생할 수 있다.
또한, 저용량 적층 세라믹 커패시터의 경우 내부 유전체층의 두께가 두꺼워 연마 후 니켈 내부전극의 표면 노출 상태가 불량할 수 있으며, 이로 인하여 외부전극 형성시 생성되어야 하는 구리-니켈 합금층 생성이 어려울 수 있다.
이로 인하여, 세라믹 본체와 외부전극 사이의 접촉성 구현이 어렵고 이러한 문제 해결을 위해서는 고온의 소성 온도가 요구된다.
그러나, 고온의 소성 온도가 가해질 경우 구리-니켈 합금층이 생성되기 이전에 글라스가 연화되어 세라믹 본체와 외부전극의 경계면으로 이동함에 따라 세라믹 본체와 외부전극의 접촉성이 불량해지는 문제가 있다.
본 발명의 일 실시형태에 따르면, 상기 글라스 면적 대비 이차상(second phase) 물질이 차지하는 면적이 1 내지 80%를 만족함으로써, 상기 글라스의 고온 유동성을 낮출 수 있다.
상기와 같이 글라스의 소결 거동 속도를 조절함으로써, 소성 과정에서 발생한 가스(gas)의 배출을 촉진하여 블리스터(blister) 불량 발생을 막을 수 있다.
또한, 저용량 적층 세라믹 커패시터의 경우 두꺼운 유전체 두께로 인하여, 내부전극의 표면 노출 상태가 좋지 않아 전극 소성시 구리-니켈 합금 생성에 높은 열에너지를 필요로 한다.
그러나, 고온 유동성이 높은 글라스를 사용할 경우 구리-니켈 합금이 강하게 결합되지 않은 상태에서 글라스가 세라믹 본체와 외부전극 계면으로 이동하게 되며, 이로 인하여 구리-니켈 합금의 형성을 방해하게 되고 결국 접촉성 불량을 야기할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 글라스 면적 대비 이차상(second phase) 물질이 차지하는 면적이 1 내지 80%를 만족함으로써, 상기 글라스의 고온 유동성을 낮춰 구리-니켈 합금이 강하게 형성된 후에 글라스가 유동하도록 할 수 있다.
이로 인하여, 상기 외부전극의 치밀도를 구현함과 동시에 세라믹 본체와 외부전극의 접촉성을 개선하여 신뢰성 저하를 방지할 수 있는 효과가 있다.
상기 글라스 면적 대비 이차상(second phase) 물질이 차지하는 면적이 1% 미만의 경우에는 이차상(second phase) 물질의 함량이 적어 본 발명의 목적에 따른 블리스터(blister) 불량 감소 효과가 없으며, 접촉성 불량에 따른 신뢰성 저하의 문제가 있을 수 있다.
또한, 상기 글라스 면적 대비 이차상(second phase) 물질이 차지하는 면적이 80%를 초과하는 경우에는 이차상(second phase) 물질의 함량이 너무 많아 상기 글라스로 인한 외부전극의 치밀도 구현이 어려워, 도금액 침투에 의한 신뢰성 저하의 문제가 있을 수 있다.
여기서 신뢰성 판단은 고온, 고습 조건에서 정격 전압(또는 정격 전압보다 높은 전압)에서 평가를 하는 경우 및 고온 조건에서 정격 전압을 달리하면서 평가하는 방법으로 수행될 수 있으며, 절연체인 커패시터와 같은 칩에서는 절연 저항값의 변화로 측정할 수 있다. 크랙 등의 불량이 발생할 경우 절연 저항값이 올라가고, 이로 인하여 불량이 발생할 수 있다.
상기 용량 접촉성은 내부전극과 외부전극의 연결성을 판단하는 기준으로서, 모든 적층 세라믹 커패시터는 정격 용량이 있는데 내부전극과 외부전극의 연결성이 떨어지는 경우 용량이 정격 용량보다 낮게 나올 수 있으며, 이로써 판단할 수 있다. 일반적으로 부도체인 글라스가 많은 경우 내부전극과 외부전극의 연결을 방해할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 도전성 금속의 함량 대비 상기 글라스의 함량비는 특별히 제한되지 않으나, 예를 들어 0.3 내지 2.0일 수 있다.
상기 제1 및 제2 외부전극(31, 32)이 상기 도전성 금속의 함량 대비 0.3 내지 2.0의 함량을 갖는 글라스를 포함함으로써, 상기 글라스의 함량이 극단적으로 증가되어 외부전극이 박층화되더라도 상기 세라믹 본체(10)의 밀폐성이 우수할 수 있다.
이로 인하여, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 고온 절연저항(Insulation Resistance, IR) 특성이 향상되어 신뢰성이 우수할 수 있다.
또한, 상기 외부 전극의 코너부의 두께가 얇아지더라도 상기 글라스의 함량이 증가하므로, 상기 코너부의 치밀도를 증가시킬 수 있어, 도금액 침투에 의한 신뢰성 저하를 방지할 수 있는 효과가 있다.
상기 글라스의 함량이 상기 도전성 금속의 함량 대비 0.3 미만의 경우에는 글라스 함량이 적어 세라믹 본체의 밀폐성을 얻지 못하는 문제가 있을 수 있다.
또한, 상기 글라스의 함량이 상기 도전성 금속의 함량 대비 2.0을 초과하는 경우에는 글라스의 함량이 너무 많아 상기 글라스가 상기 도전성 금속을 이동시켜 상기 외부전극의 코너부 찢어짐이 발생할 수 있고, 글라스 용출로 인한 미도금 불량 및 내부전극과 외부전극의 연결성 저하에 따른 용량 접촉성 저하의 문제가 있을 수 있다.
상기 제1 및 제2 외부 전극은 특별히 제한되는 것은 아니나, 예를 들어 평균 입경이 0.3 μm 이하인 도전성 금속 입자를 포함할 수 있다.
도 4는 본 발명의 다른 실시형태에 따른 도 1의 A-A' 단면도이다.
도 4를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 유전체층(1)을 포함하는 세라믹 본체(10); 상기 세라믹 본체(10) 내에서 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(21, 22); 및 상기 제1 내부전극(21)과 전기적으로 연결된 제1 외부전극(31) 및 상기 제2 내부 전극(22)과 전기적으로 연결된 제2 외부전극(32);을 포함하며, 상기 제1 및 제2 외부전극(31, 32)은 도전성 금속 및 글라스(3)를 포함하며, 상기 제1 및 제2 외부전극(31, 32) 중 적어도 하나를 두께 방향으로 3등분할 때, 중앙부 영역(31b, 32b)의 글라스(3) 면적 대비 1 내지 80%의 면적을 차지하는 이차상(second phase) 물질(4)을 더 포함할 수 있다.
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기의 실시형태에 따른 적층 세라믹 전자부품에 대하여 상술한 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 중복되는 설명은 생략하도록 한다.
상기 글라스(3) 및 이차상(second phase) 물질(4)이 차지하는 면적의 측정 위치는 특별히 제한되지 않으나, 예를 들어, 상기 제1 및 제2 외부 전극(31, 32)을 두께 방향으로 3등분할 때, 중앙부 영역(31b, 32b)일 수 있다.
여기서, 제1 및 제2 외부 전극의 두께라 함은, 상기 세라믹 본체(10)의 길이 방향 양 단부에서 제1 및 제2 외부 전극이 형성된 높이 및 상기 세라믹 본체(10)의 두께 방향의 상면 및 하면에서 제1 및 제2 외부 전극이 형성된 높이를 의미할 수 있다.
상기 글라스(3) 및 이차상(second phase) 물질(4)이 차지하는 면적의 측정은 특별히 제한되지 않으나, 예를 들어, 상기 중앙부 영역(31b, 32b)에서의 150 μm × 100 μm (가로×세로)의 면적 대비 글라스가 차지하는 면적의 비율로 측정될 수 있다.
예를 들어, 상기 제1 및 제2 외부 전극(31, 32)을 두께 방향으로 3등분할 때, 중앙부 영역(31b, 32b)의 상기 글라스(3) 및 이차상(second phase) 물질(4)이 차지하는 면적은 도 2와 같이 세라믹 본체(10)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)로 이미지를 스캔하여 측정할 수 있다.
구체적으로, 도 2와 같이 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 외부 전극 영역에 대해서, 외부 전극 단면에서 상기 글라스(3) 및 이차상(second phase) 물질(4)이 차지하는 면적을 측정하여 구할 수 있다.
상기 글라스 면적 대비 이차상(second phase) 물질이 차지하는 면적이 1 내지 80%를 만족함으로써, 글라스의 고온 유동성을 제어하여 외부전극과 세라믹 본체의 접촉성 개선 및 블리스터(blister) 발생을 막을 수 있어 신뢰성이 개선된 적층 세라믹 전자부품의 구현이 가능하다.
이하, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 상세히 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
우선, 유전체층(1) 및 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(21, 22)을 포함하는 세라믹 본체(10)를 마련할 수 있다.
상기 유전체층(1)은 티탄산바륨(BaTiO3) 등의 파우더를 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제와 배합하여 바스킷 밀(Basket Mill)을 이용하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 수 ㎛의 두께로 제조된 세라믹 그린시트로 형성할 수 있다.
그리고, 그린시트 상에 도전성 페이스트를 디스펜싱(dispensing)하고, 스퀴지(squeegee)를 일측 방향으로 진행시키면서 도전성 페이스트에 의한 내부전극 층을 형성할 수 있다.
이때, 도전성 페이스트는 은(Ag), 납(Pb), 백금(Pt) 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나의 물질로 형성되거나 적어도 2개의 물질을 혼합하여 형성될 수 있다.
이와 같이 내부전극 층이 형성된 후 그린시트를 캐리어 필름으로부터 분리시킨 후 복수의 그린시트 각각을 서로 겹쳐서 적층하여 적층체를 형성할 수 있다.
이어 그린시트 적층체를 고온, 고압으로 압착시킨 후, 압착된 시트 적층체를 절단공정을 통해 소정의 크기로 절단하여 세라믹 본체를 제조할 수 있다.
다음으로, 평균 입경이 0.3 μm 이하인 도전성 금속 입자를 10 내지 90 중량부 포함하는 도전성 금속 및 상기 도전성 금속 대비 함량비가 0.3 내지 2.0인 함량을 갖는 글라스를 포함하는 외부전극 페이스트를 마련할 수 있다.
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
다음으로, 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결되도록 외부전극 페이스트를 상기 세라믹 본체(10) 상에 도포할 수 있다.
끝으로, 상기 세라믹 본체(10)를 소성하여 제1 및 제2 외부전극(31, 32)을 형성할 수 있다.
상기 세라믹 본체(10)를 소성하는 단계는 750℃ 이하에서 수행될 수 있다.
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
본 실시예는 제1 및 제2 외부전극 내의 글라스 면적 대비 이차상(second phase) 물질의 면적이 1 내지 80%를 차지하도록 형성된 적층 세라믹 커패시터에 대해, 구현되는 정전 용량 및 블리스터 불량 발생율을 시험하기 위해 수행되었다.
본 실시예에 따른 적층 세라믹 캐패시터는 하기와 같은 단계로 제작되었다.
우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성하였다.
다음으로, 니켈 입자 평균 크기가 0.05 내지 0.2 μm 인 내부전극용 도전성 페이스트를 마련하였다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 50층을 적층하여 적층체를 만들었다.
이후 압착, 절단하여 2012 규격의 사이즈(Size)의 칩을 만들며, 상기 칩을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다.
다음으로, 외부전극 내의 글라스 면적 대비 이차상(second phase) 물질의 면적이 1 내지 80%를 차지하도록 제1 및 제2 외부전극을 형성하고 도금 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
비교예는 외부전극 내에 이차상(second phase) 물질이 형성되지 않도록 제1 및 제2 외부전극을 제작한 것을 제외하고는 상기 실시예와 동일한 조건으로 적층 세라믹 커패시터를 제작하였다.
도 6은 본 발명의 일 실시형태에 따른 실시예 및 비교예의 용량 변화를 나타내는 그래프이다.
도 7은 본 발명의 일 실시형태에 따른 실시예 및 비교예의 블리스터 발생률을 나타내는 그래프이다.
도 6을 참조하면, 720℃의 저온에서 소성된 비교예1의 경우 세라믹 본체와 외부전극 사이의 접촉성 불량에 따라 정전 용량의 저하가 확인되며, 고온인 840℃의 온도에서 정전 용량의 저하가 더욱 두드러짐을 알 수 있다.
반면, 720℃의 저온에서 소성된 실시예1의 경우 구리-니켈 합금이 강하게 형성됨으로써, 세라믹 본체와 외부전극 사이의 접촉성이 양호해 정전 용량이 우수하며, 고온인 840℃의 온도에서도 정전 용량이 정상적으로 구현됨을 알 수 있다.
도 7을 참조하면, 720℃의 저온에서 소성된 비교예1의 경우 전극 치밀도가 완벽하게 구현되지 않아 블리스터(blister) 불량이 발생하지 않았으나, 고온인 840℃의 온도에서는 빠른 소결에 따라 블리스터(blister) 불량이 발생함을 알 수 있다.
반면, 720℃의 저온에서 소성된 실시예1의 경우 전극 치밀도가 완벽하게 구현되지 않아 블리스터(blister) 불량이 발생하지 않았으며, 고온인 840℃의 온도에서도 치밀도 구현 속도가 느려 고온 가스 방출이 완료된 후 소결이 완료됨으로써, 블리스터(blister) 불량이 발생하지 않음을 알 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 유전체 층
3: 글라스 4: 이차상(second phase) 물질
10: 세라믹 본체
21: 제1 내부전극 22: 제2 내부전극
31(31a, 31b, 31c): 제1 외부 전극
32(32a, 32b, 32c): 제2 외부 전극

Claims (12)

  1. 유전체층을 포함하는 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및
    상기 제1 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제2 내부 전극과 전기적으로 연결된 제2 외부전극;을 포함하며,
    상기 제1 및 제2 외부전극은 도전성 금속 및 글라스를 포함하며, 상기 제1 및 제2 외부전극 내의 상기 글라스 면적 대비 1 내지 80%의 면적을 차지하는 이차상(second phase) 물질을 더 포함하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 이차상 물질은 바륨(Ba), 규소(Si), 아연(Zn) 및 칼슘(Ca)으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 산화물인 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 이차상 물질은 침상, 판상, 구형, 타원 및 무정형 형태 중 어느 하나 이상의 형태를 갖는 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 도전성 금속의 함량 대비 상기 글라스의 함량비가 0.3 내지 2.0인 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은 평균 입경이 0.3 μm 이하인 도전성 금속 입자를 포함하는 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품.
  7. 유전체층을 포함하는 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및
    상기 제1 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제2 내부 전극과 전기적으로 연결된 제2 외부전극;을 포함하며,
    상기 제1 및 제2 외부전극은 도전성 금속 및 글라스를 포함하며, 상기 제1 및 제2 외부전극 중 적어도 하나를 두께 방향으로 3등분할 때, 중앙부 영역의 글라스 면적 대비 1 내지 80%의 면적을 차지하는 이차상(second phase) 물질을 더 포함하는 적층 세라믹 전자부품.
  8. 제7항에 있어서,
    상기 이차상 물질은 바륨(Ba), 규소(Si), 아연(Zn) 및 칼슘(Ca)으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 산화물인 적층 세라믹 전자부품.
  9. 제7항에 있어서,
    상기 이차상 물질은 침상, 판상, 구형, 타원 및 무정형 형태 중 어느 하나 이상의 형태를 갖는 적층 세라믹 전자부품.
  10. 제7항에 있어서,
    상기 도전성 금속의 함량 대비 상기 글라스의 함량비가 0.3 내지 2.0인 적층 세라믹 전자부품.
  11. 제7항에 있어서,
    상기 제1 및 제2 외부 전극은 평균 입경이 0.3 μm 이하인 도전성 금속 입자를 포함하는 적층 세라믹 전자부품.
  12. 제7항에 있어서,
    상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품.
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