KR20140037808A - 어레이 기판을 제조하는 방법, 어레이 기판 및 표시 장치 - Google Patents

어레이 기판을 제조하는 방법, 어레이 기판 및 표시 장치 Download PDF

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KR20140037808A
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Abstract

본 발명의 실시예들은 어레이 기판의 제조 방법, 어레이 기판 및 표시 장치를 개시한다. 어레이 기판의 제조 방법은 박막 트랜지스터, 제1 투명 전극 및 제2 투명 전극을 형성하는 단계를 포함하고, 상기 제1 투명 전극 및 상기 제2 투명 전극에 의해 다차원 전계를 생성하고, 상기 제1 투명 전극을 형성하는 단계는 반도체 특성을 나타내는 금속 산화물막을 형성하는 단계; 상기 금속 산화물막의 일부를 금속화 처리하여 제1 투명 전극을 형성하고 상기 금속화 처리되지 않은 부분으로부터 반도체 활성층(141)을 형성하는 단계를 포함한다.

Description

어레이 기판을 제조하는 방법, 어레이 기판 및 표시 장치{METHOD FOR FABRICATING ARRAY SUBSTRATE, ARRAY SUBSTRATE AND DISPLAY DEVICE}
본 발명의 실시예들은 어레이 기판을 제조하는 방법, 어레이 기판 및 표시 장치에 관한 것이다.
액정 디스플레이는 현재 보편화된 평판 표시 장치인데, 이 가운데서도 박막 트랜지스터 액정 디스플레이(약자로 TFT-LCD)가 액정 디스플레이를 위한 주류 제품이다.
저 전력 소비, 넓은 시야각 등의 특성으로 인해 TFT-LCD를 기반으로 한 어드밴스드 슈퍼 디멘젼 스위치(Advanced Super Dimension Switch)(AD-SDS라고 하고, 약자로 ADS)가 널리 사용되고 있다. ADS 기술은 주로 동일한 평면 내의 슬릿 전극의 프린지에 의해 발생한 전계 및 슬릿 전극층과 플레이트형 전극 사이에 발생한 전계를 통해 다차원 전계를 형성하여 액정 셀 내의 슬릿 전극들 사이 그리고 전극 바로 위의 모든 배향의 액정 분자가 회전될 수 있게 함으로, 액정의 작업 효율을 향상시킬 수 있고 광 투과 효율을 증가시킬 수 있다. AD-SDS 기술은 TFT-LCD의 화상 품질을 향상시킬 수 있고, 고 해상도, 고 투과성, 넓은 시야각, 고 개구율, 낮은 색 수차, 푸시 무라(push Mura)가 없다는 점 등의 장점을 갖는다.
ASD형 TFT-LCD 어레이 기판 위에 공통 전극이 또한 형성됨에 따라, ASD형 TFT-LCD 어레이 기판의 제조 공정에서 공통 전극을 형성하기 위한 추가적인 패터닝 공정이 필요하다.
현재, ASD형 TFT-LCD 어레이 기판의 제조 과정에서, 통상 몇 가지 패터닝 공정을 필요로 하는데, 각 패터닝 공정은 각각 막 형성 공정, 노광 공정, 현상 공정, 에칭 공정 및 스트립핑(stripping) 공정 등을 포함한다. 따라서, 패터닝 공정 시간을 감소시킨다면 제조 비용을 감소시킬 수 있다는 것을 의미한다.
6개의 패터닝 공정을 통해 ASD형 TFT-LCD 어레이 기판을 제조하는 방법(도 1에 도시됨)이 종래 기술에 개시되어 있고, 이 방법은 다음 단계들을 포함한다:
단계 1: 제1 금속막을 피착하고, 제1 패터닝 공정에 의해 게이트 라인, 게이트 전극(11) 및 공통 전극 라인(12)을 형성하는 단계
단계 2: 제1 절연막, 반도체막, 도핑된 반도체막을 피착하고, 제2 패터닝 공정에 의해 게이트 절연층(13), 반도체 활성층(14)(반도체층과 도핑된 반도체층으로 구성됨)을 형성하는 단계
단계 3: 제1 투명 도전막을 피착하고, 제3 패터닝 공정에 의해 플레이트형 화소 전극(14')을 형성하는 단계
단계 4: 제2 금속막을 피착하고, 제4 패터닝 공정에 의해 소스 전극(16), 드레인 전극(17) 및 데이터 라인을 형성하는 단계
단계 5: 제2 절연막을 피착하여 패시베이션층(18)을 형성하고, 제5 패터닝 공정에 의해 패시베이션층(18) 및 게이트 절연층(13)을 통과하는 관통 홀을 형성하여, 공통 전극 라인(12)을 노출하는 단계
단계 6: 제2 투명 도전막을 피착하고, 제6 패터닝 공정에 의해 슬릿을 갖는 공통 전극(19)을 형성하고, 공통 전극(19)이 단계 5에서 형성된 관통 홀을 통해 공통 전극 라인(12)에 전기적으로 접속하는 단계
이러한 방법은 6개의 패터닝 공정을 필요로 하고, 제조 비용이 여전히 높다. 시장 경쟁력을 향상시키고 시장 점유율을 높이기 위해서, 어레이 기판의 제조 과정에서 패터닝 공정의 횟수를 더 줄일 필요가 있다.
본 발명의 실시예들은 어레이 기판을 제조하는 방법, 어레이 기판 및 표시 장치를 제공하여 어레이 기판의 제조 과정에서 패터닝 공정의 횟수를 줄이고, 제조 비용을 감소시킨다.
전술한 목적을 달성하기 위해, 본 발명의 실시예들은 다음의 기술적 해결책을 이용한다.
본 발명의 실시예의 한 양태에 따르면, 어레이 기판을 제조하기 위한 방법은 박막 트랜지스터, 제1 투명 전극 및 제2 투명 전극을 형성하는 단계를 포함하고, 제1 투명 전극 및 제2 투명 전극에 의해 다차원 전계가 생성되고, 제1 투명 전극을 형성하는 단계는:
반도체 특성을 나타내는 금속 산화물막을 형성하는 단계;
금속 산화물막의 일부에 금속화 처리를 하여 제1 투명 전극을 형성하고, 금속화 처리가 되지 않은 부분으로부터 반도체 활성층을 형성하는 단계를 포함한다.
일 실시예에서, 박막 트랜지스터, 제1 투명 전극 및 제2 투명 전극을 형성하는 단계는, 게이트 라인, 게이트 전극 및 게이트 절연층이 형성되어 있는 기판 상에 금속 산화물막 및 에칭 배리어층 막을 순차적으로 형성하는 단계; 에칭 배리어층 막을 패터닝 공정으로 처리하여 TFT 채널 영역을 덮는 에칭 배리어층을 형성하는 단계; 에칭 배리어층에 의해 덮이지 않은 금속 산화물막을 금속화 처리하여, 도전체 특성을 갖는 금속 산화물막을 형성하는 단계; 에칭 배리어층에 의해 덮인 금속화 처리가 되지 않은 금속 산화물막 부분으로부터 반도체 활성층을 형성하는 단계; 도전체 특성을 갖는 금속 산화물막을 패터닝 공정으로 처리하여 상기 제1 투명 전극 및 반도체 활성층에 접속된 소스 접속 전극, 드레인 접속 전극을 형성하는 단계; 반도체 활성층, 에칭 배리어층 및 제1 투명 전극이 형성되어 있는 기판 상에 소스 전극, 드레인 전극, 데이터 라인, 패시베이션층 및 제2 투명 전극을 형성하는 단계 - 소스 전극은 소스 접속 전극에 전기적으로 접속되고, 드레인 전극은 드레인 접속 전극에 전기적으로 접속됨 - 를 포함한다.
일 실시예는, 게이트 라인, 게이트 전극 및 게이트 절연층이 형성되어 있는 기판 상에 금속 산화물막 및 에칭 배리어층 막을 순차적으로 형성하기 전에, 기판 상에 게이트 라인, 게이트 전극 및 공통 전극 라인을 형성하고, 기판, 게이트 라인, 게이트 전극 및 공통 전극 라인 상에 게이트 절연층을 형성하는 단계를 더 포함하고, 반도체 활성층, 에칭 배리어층 및 제1 투명 전극이 형성되어 있는 기판 상에 소스 전극, 드레인 전극, 데이터 라인, 패시베이션층 및 제2 투명 전극을 형성하는 단계는: 반도체 활성층, 에칭 배리어층 및 제1 투명 전극이 형성되어 있는 기판 상에 데이터 라인, 소스 전극, 및 제1 투명 전극에 전기적으로 접속된 드레인 전극을 형성하는 단계: 제1 관통 홀을 포함하는 패시베이션층을 형성하는 단계 - 제1 관통홀은 패시베이션층 및 게이트 절연층을 통과하여 공통 전극 라인을 노출시킴 - ; 및 패시베이션층 상에, 제1 관통 홀을 통해 공통 전극 라인에 전기적으로 접속된 상기 제2 투명 전극을 형성하는 단계를 포함한다.
일 실시예는, 게이트 라인, 게이트 전극 및 게이트 절연층이 형성되어 있는 기판 상에 금속 산화물막 및 에칭 배리어층 막을 순차적으로 형성하기 전에, 기판 상에 게이트 라인, 게이트 전극 및 공통 전극 라인 및 게이트 절연층을 형성하고, 제1 투명 전극을 공통 전극 라인에 접속시키기 위해 게이트 절연층 상에 제2 관통 홀을 형성하는 단계를 더 포함하고, 반도체 활성층, 에칭 배리어층 및 제1 투명 전극이 형성되어 있는 기판 상에 소스 전극, 드레인 전극, 데이터 라인, 패시베이션층 및 제2 투명 전극을 형성하는 단계는: 반도체 활성층, 에칭 배리어층 및 제1 투명 전극이 형성되어 있는 기판 상에 소스 전극, 드레인 전극, 및 데이터 라인을 형성하는 단계; 제3 관통 홀을 포함하는 패시베이션층을 형성하는 단계 - 제3 관통홀은 패시베이션층을 통과하여 드레인 전극을 노출시킴 - ; 및 패시베이션층 상에 상기 제3 관통 홀을 통해 상기 드레인 전극에 전기적으로 접속된 제2 투명 전극을 형성하는 단계를 포함한다.
일 실시예에서, 금속 산화물막의 일부를 금속화 처리하여 제1 투명 전극을 형성하는 단계는, 금속 산화물막의 일부를 플라즈마 공정 또는 어닐링 공정에 의해 금속 산화물막의 일부를 금속화 처리하여 제1 투명 전극을 형성하는 단계를 포함한다.
일 실시예에서, 제1 투명 전극은 화소 전극 또는 공통 전극이다.
한 실시예에서, 상기 금속 산화물막은 반도체 특성을 나타내는 투명 금속 산화물 재료이다. 예를 들어, 금속 산화물 재료는 InGaZnO, InGaO, ITZO, AlZnO일 수 있다.
본 발명의 다른 양태에 따르면, 상술한 방법으로 제조된 어레이 기판을 제공한다.
본 발명의 또 다른 양태에 따르면, 상술한 어레이 기판을 포함하는 표시 장치를 제공한다.
본 발명의 실시예들의 기술적 해결책을 명확하게 예시하기 위해서, 하기에 실시예들의 도면을 간략히 설명하고; 설명된 도면은 단지 본 발명의 일부 실시예들에 관한 것일 뿐, 본 발명을 한정하는 것이 아님은 자명하다.
도 1은 종래 기술의 어레이 기판의 개략 구조도.
도 2는 본 발명의 실시예에서 제공된 어레이 기판의 제조 방법의 플로우차트.
도 3은 본 발명의 제2 실시예에서 제공된 어레이 기판의 제1 개략도.
도 4는 본 발명의 제2 실시예에서 제공된 어레이 기판의 제2 개략도.
도 5는 본 발명의 제2 실시예에서 제공된 어레이 기판의 제3 개략도.
도 6은 본 발명의 제2 실시예에서 제공된 어레이 기판의 제4 개략도.
도 7은 본 발명의 제2 실시예에서 제공된 어레이 기판의 제5 개략도.
도 8은 본 발명의 제2 실시예에서 제공된 어레이 기판의 제6 개략도.
도 9는 본 발명의 제2 실시예에서 제공된 어레이 기판의 제7 개략도.
도 10은 본 발명의 제2 실시예에서 제공된 어레이 기판의 제8 개략도.
도 11은 본 발명의 제2 실시예에서 제공된 어레이 기판의 제9 개략도.
도 12는 본 발명의 제2 실시예에서 제공된 어레이 기판의 개략 단면도.
도 13은 본 발명의 제3 실시예에서 제공된 어레이 기판의 제1 개략도.
도 14는 본 발명의 제3 실시예에서 제공된 어레이 기판의 개략 단면도.
도 15는 본 발명의 제4 실시예에서 제공된 어레이 기판의 제1 개략도.
도 16은 본 발명의 제4 실시예에서 제공된 어레이 기판의 개략 단면도.
본 발명의 실시예들의 목적, 기술적 세부사항 및 이점들을 명확하게 하기 위해서, 본 발명의 실시예들과 관련한 도면과 관련하여 본 발명의 실시예들의 기술적 해결책을 명료하고 충분히 이해할 수 있는 방식으로 설명할 것이다. 설명된 실시예들은 본 발명의 실시예들의 단지 일부일 뿐 전부가 아님은 자명하다. 여기에 설명된 실시예들에 기초하여, 당업자가 어떠한 창의적인 작업 없이 획득한 실시예들은 본 발명의 범위 내에 속해야 한다.
다르게 정의되지 않는다면, 여기서 사용된 기술 용어 또는 과학 용어는 본 발명이 속하는 기술 분야에 통상의 지식을 가진 자에 의해 이해되는 일반적인 의미를 가져야 한다. 본 발명 출원의 명세서 및 청구범위에서 사용되는 “제1”, “2” 및 유사 단어는 어떤 순차, 양 또는 중요성을 의미하는 것이 아니라, 단지 서로 다른 구성 요소들을 구별하는데 사용된다. 마찬가지로, 단수 표현 또는 유사 단어는 양을 제한하는 것이 아니고, 대신, 적어도 하나를 말하고자 하는 것이다. “포함한다” 또는 “포함하는” 또는 유사 단어는, “포함한다” 또는 “포함하는” 전에 나오는 요소 또는 물체가 “포함한다” 또는 “포함하는” 다음에 나오는 것들을 커버하거나 또는 그것들과 균등하다는 것을 의미하고, 다른 요소 또는 물체를 배제하는 의미로 쓰인 것은 아니다. “접속하는” 또는 “접속된” 및 유사 단어는 물리적 또는 기계적 접속으로 제한되지 않고, 직접 또는 간접적이든, 전기적 접속을 포함할 수 있다. “위”, “아래”, “좌”, “우” 등은 단지 상대적 위치 관계를 표시하는데 사용되고, 설명될 대상의 절대적 위치가 변화될 때 상대적 위치 관계도 또한 그에 따라 변화될 수 있다.
제1 실시예
본 실시예에서 제공된 어레이 기판의 제조 방법은 박막 트랜지스터, 제1 투명 전극 및 제2 투명 전극의 제조 공정을 포함한다. 다차원 전계는 제1 투명 전극 및 제2 투명 전극에 의해 생성된다. 여기서 제1 투명 전극의 제조 공정은 다음 단계들을 포함한다:
단계 1: 반도체 특성을 나타내는 금속 산화물막을 형성하는 단계
단계 2: 금속 산화물막의 일부를 금속화 처리함하여 제1 투명 전극을 형성하고, 금속화 처리되지 않은 부분에 반도체 활성층을 형성하는 단계
또한, 단계 2에서 금속 산화물막의 일부를 금속화 처리하여 제1 투명 전극을 형성하는 것은 금속 산화물막의 일부를 플라즈마 공정 또는 어닐링 공정에 의해 금속화 처리하여 제1 투명 전극을 형성하는 것을 포함할 수 있다.
또한, 본 예제에서, 제1 투명 전극은 화소 전극이고; 또는, 제1 투명 전극은 공통 전극이다.
본 실시예에서 제공된 어레이 기판의 제조 방법에서, 도전체 특성을 나타내도록 금속 산화물막의 일부를 금속화 처리하여 제1 투명 전극을 형성하고, 금속화 처리되지 않은 부분은 반도체 특성을 나타내어 반도체 활성층을 형성한다. 하나의 패터닝 공정을 통해 도전체 특성 및 반도체 특성을 갖는 금속 산화물막의 동일층에 반도체 활성층 및 제1 투명 전극을 형성하여, 제1 투명 전극을 별도로 제조하는 단계를 생략하고, 생산 비용을 감소시킨다.
제2 실시예
도 2에 도시된 것과 같은, 본 실시예에서 제공된 어레이 기판의 제조 방법은:
기판 상에 게이트 라인, 박막 트랜지스터의 게이트 전극 및 게이트 절연층을 형성하는 단계(S201)를 포함한다.
예시적으로, 도 3을 참조하면, 먼저 플라즈마 강화 화학 기상 증착(PECVD), 마그네트론 스퍼터, 열 증착 또는 다른 막 형성 방법을 이용하여 기판(10)(유리 기판 또는 석영 기판 등) 상에 제1 금속막을 형성한다. 여기서, 제1 금속막은 몰리브덴, 알루미늄, 알루미늄 루비듐 합금, 텅스텐, 크롬, 구리 등의 금속으로 형성된 단일 막이거나, 또는 상기 금속들의 다층 증착에 의해 형성된 다층 막일 수 있다. 제1 금속막 상에 포토레지스트층을 코팅한 후에, 마스크를 이용한 노광, 현상, 에칭 및 스트립핑 등의 패터닝 공정 처리에 의해 도 3에 도시된 바와 같은 게이트 전극(11) 및 도 3에 도시되지 않은 게이트 라인의 패턴을 형성한다. 다음에, 화학 기상 증착 또는 증착 등의 방법에 의해 게이트 라인, 게이트 전극(11) 및 기판(10) 상에 게이트 절연층(13)을 형성한다.
다음은, 게이트 라인, 게이트 전극 및 게이트 절연층이 형성되어 있는 기판 상에 금속 산화물막 및 에칭 배리어층 막을 순차적으로 형성하는 단계(S202)이다.
예시적으로, 도 4에 도시된 바와 같이, 게이트 라인, 게이트 전극(11) 및 게이트 절연층(13)이 형성되어 있는 기판(10) 상에 순차적으로 금속 산화물막(140) 및 에칭 배리어층 막(150)을 형성한다. 예를 들어, 마그네트론 스퍼터링, 열 증착 또는 화학 기상 증착 등의 방법을 이용하여 금속 산화물막(140) 및 에칭 배리어층 막(150)을 형성할 수 있다. 예를 들어, 금속 산화물막(140)은 반도체 특성을 나타내는 투명한 금속 산화물 재료를 사용할 수 있는데, 예를 들면, InGaZnO, InGaO, ITZO, AlZnO 등과 같은 투명한 금속 산화물 재료일 수 있고; 에칭 배리어층 막(150)은 응결된 실리콘 질화물, 실리콘 산화물, 실리콘 산화 질화물 등과 같은 재료일 수 있다.
다음은, 에칭 배리어층 막이 패터닝 공정을 거침으로써 TFT 채널 영역을 덮는 에칭 배리어층의 패턴을 형성하는 단계(S203)이다.
예시적으로, 도 5에 도시된 바와 같이, 에칭 배리어층 막(150) 상에 제1 포토레지스트를 코팅하고, 마스크에 의한 노광, 현상 처리 후에 도 5에 도시된 바와 같이 TFT 채널 영역 상에 남겨진 제1 포토레지스트(20)를 얻고, 다른 영역 상에는 포토레지스트가 없다. 그리고 나서, 도 6에 도시된 바와 같이, 에칭 공정에 의해 제1 포토레지스트(20)에 의해 덮이지 않은 에칭 배리어층 막(150)을 에칭하고, 처리 후에 제1 포토레지스트(20)에 의해 덮인 영역(즉, TFT 채널 영역) 내의 에칭 배리어층 막만을 남겨 두어, TFT 채널 영역을 덮는 에칭 배리어층(15)을 형성하고, 에칭 배리어층(15)에 의해 덮이지 않은 금속 산화물막(140)이 노출된다.
다음은, 에칭 배리어층(15)에 의해 덮이지 않은 금속 산화물막(140)을 금속화 처리하여, 도전체 특성을 갖는 금속 산화물막을 형성하고, 에칭 배리어층(15)에 의해 덮여 있어 금속화 처리되지 않는 금속 산화물막(140)의 부분으로부터 반도체 활성층을 형성하는 단계(S204)이다.
예시적으로, 도 7에 도시된 바와 같이, 노출된 금속 산화물막(140)을 플라즈마 공정 또는 어닐링 공정 등에 의해 금속화 처리할 수 있다. 다음의 3가지 방식을 통해 이 단계를 실현할 수 있다.
방식 1: 진공 챔버 내에 도 6에 도시된 구조를 갖는 기판을 배치하고 소정 기간 동안 소정 온도로 가열하고 나서 대기중에서 냉각한다. 예를 들어, 소정 온도는 200∼300℃일 수 있고, 유지 기간은 20∼40분일 수 있다.
방식 2: 환원 분위기 하의 200∼400℃에서 도 6에 도시된 구조를 갖는 기판을 열처리한다.
방식 3: 진공 챔버 내에 도 6에 도시된 구조를 갖는 기판을 배치하고, 1500∼2500W의 일반 전력, 1000∼2000mtorr의 압력을 갖는 플라즈마 처리 방법을 사용하는데, 수소(H2) 플라즈마 및 산소(O2) 플라즈마 처리와 같은 두 가지 방법이 있고, 수소 플라즈마 또는 산소 플라즈마 처리를 사용할 때, 수소 또는 산소의 가스 유량은 통상 5000∼15000sccm이다.
전술한 3가지 방식에 의해, 금속화 처리된 금속 산화물막(140)은 캐리어 농도가 향상되어 도전체 특성을 나타낸다. 금속화 처리된 금속 산화물막(140)을 사용하여 기존의 화소 전극 재료를 대체할 수 있다. 한편, 에칭 배리어층(15) 아래에서 금속화 처리되지 않은 금속 산화물막은 캐리어 농도가 낮아, 반도체 특성을 나타내어, 즉, 반도체 활성층(141)이 된다.
다음은, 패터닝 공정에 의해 도전체 특성을 갖는 금속 산화물막을 처리하여 제1 투명 전극, 및 반도체 활성층에 접속된 소스 접속 전극, 드레인 접속 전극을 형성하는 단계(S205)이다.
예시적으로, 도 7에 도시된 바와 같이 에칭 배리어층(15)을 덮는 제1 포토레지스트(20)를 스트립한 후, 기판(10) 상에 제2 포토레지스트층을 더 코팅하고, 마스크에 의한 노광, 현상 처리 후에, 도 8에 도시된 바와 같이, 에칭 배리어층(15)과 그 양측 상에 남아 있는 제2 포토레지스트(21), 및 도전체 특성을 갖는 금속 산화물막(140) 상에 남아 있는 제1 투명 전극 영역에 대응하는 제3 포토레지스트(22)를 얻고, 다른 영역 상에는 포토레지스트가 없다. 그리고 나서, 도 9에 도시된 바와 같이, 에칭 공정에 의해 도전체 특성을 갖는 노출된 금속 산화물막을 에칭하여, 제1 투명 전극(14), 및 반도체 활성층(141)에 접속된 소스 접속 전극(142), 드레인 접속 전극(143)을 형성하고, 마지막으로, 도 9에 도시된 것과 같은 제2 포토레지스트(21), 제3 포토레지스트(22)를 스트립 제거한다.
다음은, 반도체 활성층, 에칭 배리어층 및 제1 투명 전극이 형성되어 있는 기판 상에 소스 전극, 드레인 전극, 데이터 라인, 패시베이션층 및 제2 투명 전극의 패턴을 순차적으로 형성하는 단계(S206)이다.
본 실시예에서, 제1 투명 전극(14)은 예시를 위해 화소 전극(즉, 드레인 전극에 전기적으로 접속됨)으로서 예시되었으나, 한편, 본 실시예는 제1 투명 전극(14)이 화소 전극이어야 하는 경우로 제한되지 않고, 제1 투명 전극(14)은 또한 공통 전극일 수 있다는 점에 유의해야 한다.
본 단계에서의 소스 및 드레인 전극, 데이터 라인, 패시베이션층, 및 제2 투명 전극을 각각 3개의 패터닝 공정에 의해 형성할 수 있다.
도 10을 참조하면, 마그네트론 스퍼터링 또는 열 증착 등과 같은 기존의 막 형성 방법을 이용하여 기판(10) 상에 금속막을 형성하고, 패터닝 공정에 의해 소스 접속 전극(142)에 전기적으로 접속된 소스 전극(16), 드레인 접속 전극(143)에 전기적으로 접속된 드레인 전극(17), 및 데이터 라인(도 10에 도시되지 않음)의 패턴을 형성한다. 여기서, 소스 및 드레인 전극, 및 데이터 라인을 형성하는 금속막은 몰리브덴, 알루미늄, 알루미늄 루비듐 합금, 텅스텐, 크롬, 구리 등과 같은 금속으로 형성된 단일 막이거나, 또는 상기 금속들의 다층 증착에 의해 형성된 다층 막일 수 있다.
그런 후에, 도 11에 도시된 바와 같이, 화학 기상 증착 또는 열 증착 등의 방법에 의해 기판(10) 상에 절연막으로 형성된 패시베이션층(18)을 더 제조한다. 여기서, 절연막은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산화 질화물을 이용한 단일 막이거나, 또는 상기 재료들의 다층 증착을 이용한 다층 막일 수 있다.
마지막으로, 도 12에 도시된 바와 같이, 마그네트론 스퍼터링 또는 열 증착 등과 같은 방법에 의해 투명 도전막을 형성하고, 패터닝 공정에 의해 슬릿을 갖는 제2 투명 전극(19)을 형성한다. 제1 투명 전극(14)과 제2 투명 전극(19) 사이에 다차원 전계를 형성할 수 있다. 여기서, 제2 투명 전극(19)을 위한 재료는 ITO, ZnO, InGaZnO, InZnO, InGaO 등과 같은 투명 도전 재료일 수 있다.
본 실시예에서 제공된 어레이 기판의 제조 방법에서, 금속 산화물막의 일부를 도전체 특성을 나타내도록 금속화 처리하여 제1 투명 전극으로 형성하고, 금속화 처리되지 않은 부분은 반도체 특성을 나타내어 반도체 활성층으로서 형성한다. 하나의 패터닝 공정을 통해 도전체 특성 및 반도체 특성을 갖는 금속 산화물막의 동일층으로 반도체 활성층 및 제1 투명 전극을 형성하여, 제1 투명 전극을 별도로 제조하는 단계를 생략하고, 생산 비용을 감소시킨다.
또한, 금속 산화물 반도체 재료는 물이나 대기에서 쉽게 산화되기 때문에, 후속 공정의 습식 에칭 동안에, TFT 채널 영역의 금속 산화물 반도체 재료가 쉽게 손상되어 TFT 특성 저하를 초래한다. 본 예에서, 에칭 배리어층에 의해 TFT 채널에 대응하는 영역을 덮어, 에칭 동안 에칭 배리어층의 보호에 의해 TFT 채널 영역의 금속 산화물 반도체 재료가 손상되는 것을 방지할 수 있음으로써, TFT 특성을 보장하고, 제품의 디스플레이 품질을 보장한다.
제3 실시예
본 실시예에서 제공된 어레이 기판의 제조 방법의 기본 과정은 제2 실시예와 유사하고, 제2 실시예를 참조할 수 있다.
본 실시예가 제2 실시예와 다른 점은, 제2 실시예의 S201 단계 대신에 본 실시예의 S201' 단계가 실시되는데, 이 단계에서는 도 13에 도시된 바와 같이, 기판(10) 상에 게이트 라인(도 13에 도시되지 않음), 게이트 전극(11)을 형성하는 동안, 공통 전극 라인(12)을 또한 형성하고, 그런 후에 기판(10) 상에 게이트 절연층(13)을 형성한다.
또한, 하나의 패터닝 공정에 의해 공통 전극 라인(12) 및 게이트 전극(11) 및 게이트 라인을 형성할 수 있다.
게이트 라인, 게이트 전극 및 공통 전극 라인을 형성하는 이후의 단계들은 제2 실시예의 S202~S205 단계와 동일하고, 이에 대해 더 이상 설명하지 않는다.
반도체 활성층, 에칭 배리어층 및 제1 투명 전극이 형성되어 있는 기판 상에 소스 전극, 드레인 전극, 데이터 라인, 패시베이션층 및 제2 투명 전극의 패턴을 형성하고, 제2 실시예의 S206 단계 대신에 본 예의 S206' 단계가 실시되는데, 이 단계에서는 도 14에 도시된 바와 같이 반도체 활성층(141), 에칭 배리어층(15) 및 제1 투명 전극(14)이 형성되어 있는 기판 상에 소스 전극(16), 제1 투명 전극(14)에 전기적으로 접속된 드레인 전극(17), 및 데이터 라인을 순차적으로 형성한다. 그런 후에, 데이터 라인, 소스 전극(16) 및 드레인 전극(17)이 형성되어 있는 기판 상에 제1 관통 홀(181)을 포함하는 패시베이션층(18)을 형성하는데, 제1 관통 홀(181)은 패시베이션층(18) 및 게이트 절연층(13)을 통과하여 공통 전극 라인(12)을 노출한다. 다음으로, 패시베이션층(18) 상에 제2 투명 전극(19)을 더 형성하고, 제2 투명 전극(19)은 제1 관통 홀(181)을 통해 공통 전극 라인(12)에 전기적으로 접속되고, 제2 투명 전극(19)은 슬릿을 갖는 투명 전극이며, 제1 투명 전극(14) 및 슬릿을 갖는 제2 투명 전극(19)에 의해 다차원 전계를 형성한다.
따라서, 본 실시예에서, 제1 투명 전극(14)은 화소 전극이고, 드레인 전극(17)과 직접 접촉하여 전기적 접속을 이루며; 제2 투명 전극(19)은 공통 전극이고 제1 관통 홀(181)을 통해 공통 전극 라인(12)에 전기적으로 접속된다.
본 실시예에서 제공된 어레이 기판의 제조 방법에서, 금속 산화물막의 일부를 도전체 특성을 나타내도록 금속화 처리하여 제1 투명 전극을 형성하고, 금속화 처리되지 않은 부분은 반도체 특성을 나타내어 반도체 활성층을 형성한다. 하나의 패터닝 공정을 통해 도전체 특성 및 반도체 특성을 갖는 금속 산화물막의 동일층으로 반도체 활성층 및 제1 투명 전극을 형성하여, 제1 투명 전극을 별도로 제조하는 단계를 생략하고 생산 비용을 감소시킨다. 한편, 공통 전극과 공통 전극 라인을 전기적으로 접속하여, 공통 전극의 저항을 상당히 감소시킬 수 있다. 패널의 크기가 증가함에 따라, 공통 전극의 저항은 화상 지연(picture retard) 또는 표시 이상(display abnormality) 등과 같은 문제를 야기할 수 있다. 상술한 문제는 상기의 제1 관통 홀을 통해 공통 전극과 공통 전극 라인 사이를 직접적으로 전기적 접속시킴으로써 완전히 해결할 수 있다.
더욱이, 금속 산화물 반도체 재료가 물이나 대기에서 쉽게 산화되기 때문에, 후속 공정의 습식 에칭 동안 TFT 채널 영역의 금속 산화물 반도체 재료가 쉽게 손상되어 TFT의 특성 저하를 초래한다. 본 예에서, 에칭 배리어층에 의해 TFT 채널에 대응하는 영역을 덮고, 에칭 동안 에칭 배리어층의 보호에 의해 TFT 채널 영역의 금속 산화물 반도체 재료가 손상되는 것을 방지할 수 있어서 TFT 특성을 보장하고 제품의 디스플레이 품질이 보장된다.
제4 실시예
본 실시예에서 제공된 어레이 기판의 제조 방법의 기본 과정은 제2 실시예와 유사하고, 제2 실시예를 참조할 수 있다.
본 실시예가 제2 실시예와 다른 점은, 제2 실시예의 S201 단계 대신에 본 실시예의 S201" 단계가 실시되는데, 이 단계에서는 도 15에 도시된 바와 같이, 기판(10) 상에 게이트 절연층(13)뿐만 아니라, 게이트 라인(도 15에 도시되지 않음), 게이트 전극(11) 및 공통 전극 라인(12)을 형성한다. 그런 후에, 게이트 절연층(13) 상에 제2 관통 홀(131)을 형성하고, 제2 관통 홀(131)이 공통 전극 라인(12)을 노출하여, 공통 전극 라인(12)과 후속 공정에서 형성된 제1 투명 전극(14)을 접속시킨다.
다음의 단계들은 제2 실시예의 S202~S204 단계와 유사하고, 도 16을 참조하면, 본 실시예에서 제2 관통 홀(131)을 통해 제1 투명 전극(14)은 공통 전극 라인(12)에 접속된다.
제2 실시예의 S205 단계 대신에 실시되는 본 실시예의 S205" 단계에서는 도 16을 참조하면, 패터닝 공정에 의해 도전체 특성을 갖도록 형성된 금속 산화물막을 처리하여, 제1 투명 전극(14), 및 반도체 활성층(141)에 접속된 소스 접속 전극(142), 드레인 접속 전극(143)을 형성한다. 여기서, 제2 관통 홀(131)을 통해 제1 투명 전극(14)이 공통 전극 라인(12)에 전기적으로 접속된다.
제2 실시예의 S206 단계 대신에 실시되는 본 실시예의 S206" 단계에서는, 도 16을 참조하면, 반도체 활성층(141), 에칭 배리어층(15) 및 제1 투명 전극(14')이 형성되어 있는 기판(10) 상에 소스 전극(16), 드레인 전극(17), 및 데이터 라인(도 16에 도시되지 않음)을 순차적으로 형성하고 나서, 그 상부에 제3 관통 홀(182)을 포함하는 패시베이션층(18)을 형성하고, 제3 관통 홀(182)이 패시베이션층(18)을 통과하여 드레인 전극(17)을 노출시키도록 하는 단계를 포함한다. 그런 후에, 제3 관통 홀(182)이 형성되어 있는 패시베이션층(18) 상에 제2 투명 전극(19)을 형성하고, 제3 관통 홀(182)을 통해 제2 투명 전극(19)이 드레인 전극(17)에 전기적으로 접속된다.
따라서, 본 실시예에서, 제1 투명 전극(14)은 공통 전극으로, 게이트 절연층(13) 상의 제2 관통 홀(131)을 통해 공통 전극 라인(12)에 전기적으로 접속된다. 제2 투명 전극(19)은 화소 전극으로, 패시베이션층(18) 상의 제3 관통 홀(182)을 통해 드레인 전극(17)에 전기적으로 접속된다.
본 실시예에서 제공된 어레이 기판의 제조 방법에서, 금속 산화물막의 일부를 도전체 특성을 나타내도록 금속화 처리하여 제1 투명 전극으로 형성하고, 금속화 처리되지 않은 부분은 반도체 특성을 나타내어 반도체 활성층을 형성한다. 하나의 패터닝 공정을 통해 도전체 특성 및 반도체 특성을 갖는 금속 산화물막의 동일층으로 반도체 활성층 및 제1 투명 전극을 형성하여, 제1 투명 전극을 별도로 준비하는 단계를 생략하고 생산 비용을 감소시킨다. 한편, 공통 전극과 공통 전극 라인은 전기적으로 접속되어, 공통 전극의 저항을 상당히 감소시킬 수 있다. 패널의 크기가 증가함에 따라, 공통 전극의 저항은 화상 지연 또는 표시 이상과 같은 문제를 야기할 수 있다. 상술한 문제는 상기의 제1 관통 홀을 통해 공통 전극과 공통 전극 라인 사이를 직접적으로 전기적 접속시킴으로써 완전히 해결할 수 있다.
더욱이, 금속 산화물 반도체 재료가 물이나 대기에서 쉽게 산화되기 때문에, TFT 채널 영역의 금속 산화물 반도체 재료는 후속 공정의 습식 에칭 동안에 쉽게 손상되어, TFT의 특성 저하를 초래한다. 본 예에서, 에칭 배리어층에 의해 TFT 채널에 대응하는 영역을 덮고, 에칭 배리어층의 보호에 의해 에칭 동안 TFT 채널 영역의 금속 산화물 반도체 재료가 손상되는 것을 방지할 수 있어, TFT 특성을 보장하고 제품의 디스플레이 품질을 보장한다.
제5 실시예
상술한 예들에 의해 예시된 어레이 기판의 제조 방법으로부터 제조된 본 실시예의 어레이 기판은 박막 트랜지스터, 제1 투명 전극 및 제2 투명 전극을 포함하고, 다차원 전계는 제1 투명 전극 및 제2 투명 전극에 의해 생성된다. 하나의 패터닝 공정을 통해 금속 산화물막의 동일층으로 박막 트랜지스터의 반도체 활성층 및 제1 투명 전극을 형성하고, 금속 산화물막을 금속화 처리하여 제1 투명 전극을 획득하고, 금속화 처리되지 않은 금속 산화물막으로 반도체 활성층을 형성한다.
상술한 실시예들은 화소 전극 및 공통 전극이 서로 다른 층들에 배치된 어레이 기판을 상정하여 예시되고 있음을 유의해야 한다. 상술한 실시예들에서, 화소 전극 및 공통 전극이 어레이 기판의 동일층에 배치되는 경우, 패터닝 공정, 금속화 처리 등에 의해 금속 산화물막 상에 활성층, 화소 전극 및 공통 전극의 패턴을 또한 형성할 수 있다는 것을 알 수 있다. 따라서, 본 발명의 실시예들에서 제공된 어레이 기판은 적절한 변형 후에 또한 IPS(In-plane switch)형 및 AD-SDS형 어레이 기판에 적용가능하다.
본 실시예에서 제공된 어레이 기판에서, 금속 산화물막의 일부는 도전체 특성을 나타내도록 금속화 처리되어 제1 투명 전극으로 형성하고, 금속화 처리되지 않은 부분은 반도체 특성을 나타내어 반도체 활성층을 형성한다. 하나의 패터닝 공정을 통해 도전체 특성 및 반도체 특성을 갖는 금속 산화물막의 동일층에 반도체 활성층 및 제1 투명 전극을 형성하여, 제1 투명 전극을 별도로 제조하는 단계를 생략하고 생산 비용을 감소시킨다.
제6 실시예
본 실시예에서 제공된 표시 장치는 제5 실시예에서 설명된 어레이 기판을 포함하고, 어레이 기판은 제1 내지 제4 실시예의 어레이 기판을 위한 제조 방법의 어느 하나에 의해 제조된다. 어레이 기판은 박막 트랜지스터, 제1 투명 전극 및 제2 투명 전극을 포함하고, 제1 투명 전극 및 제2 투명 전극에 의해 다차원 전계를 생성하고, 하나의 패터닝 공정을 통해 도전체 특성 및 반도체 특성을 갖는 금속 산화물막의 동일층으로 반도체 활성층 및 제1 투명 전극을 형성하고, 금속 산화물막을 금속화 처리하여 제1 투명 전극을 얻고, 금속화 처리되지 않은 금속 산화물막으로 반도체 활성층을 형성한다.
본 실시예에서 제공된 표시 장치에서, 금속 산화물막의 일부를 도전체 특성을 나타내도록 금속화 처리하여 어레이 기판 상에 제1 투명 전극을 형성하고, 금속화 처리되지 않은 부분은 반도체 특성을 나타내어 반도체 활성층을 형성한다. 하나의 패터닝 공정을 통해 도전체 특성 및 반도체 특성을 갖는 금속 산화물막의 동일층에 반도체 활성층 및 제1 투명 전극을 형성하여, 제1 투명 전극을 별도로 제조하는 단계를 생략하고 생산 비용을 감소시킨다.
본 발명의 실시예에서 제공된 표시 장치는 액정 패널, 전자 종이(E-paper), OLED 패널, 액정 텔레비전, 액정 디스플레이, 디지털 액자, 이동 전화, 평판 패널 컴퓨터 등과 같이 표시 기능을 갖는 임의의 제품 또는 부품일 수 있다는 점에 유의한다.
전술한 것들은 단지 발명의 예시적인 실시예들이고, 본 발명의 보호 범위를 한정하고자 이용되지 않는다. 본 발명의 보호 범위는 첨부된 청구 범위에 의해 정의해야 한다.
1: 게이트 라인, 2: 데이터 라인, 10: 기판,
11: 게이트 전극, 12: 공통 전극 라인, 13: 게이트 절연층,
131: 제2 관통홀, 141: 반도체 활성층, 142: 소스 접속 전극,
143: 드레인 접속 전극, 14: 제1 투명 전극, 140: 금속 산화물막,
15: 에칭 배리어층, 150: 에칭 배리어층 막, 16: 소스 전극,
17: 드레인 전극, 18: 패시베이션층, 181: 제1 관통홀,
182: 제3 관통홀, 19: 제2 투명 전극, 20: 제1 포토레지스트,
21: 제2 포토레지스트, 22: 제3 포토레지스트.

Claims (10)

  1. 어레이 기판을 제조하기 위한 방법으로서,
    박막 트랜지스터, 제1 투명 전극 및 제2 투명 전극을 형성하는 단계를 포함하고,
    상기 제1 투명 전극 및 상기 제2 투명 전극에 의해 다차원 전계가 생성되고,
    상기 제1 투명 전극을 형성하는 단계는,
    반도체 특성을 나타내는 금속 산화물막을 형성하는 단계,
    상기 금속 산화물막의 일부를 금속화 처리하여 상기 제1 투명 전극을 형성하는 단계, 및
    상기 금속화 처리가 되지 않은 부분으로부터 반도체 활성층을 형성하는 단계
    를 포함하는, 어레이 기판 제조 방법.
  2. 제1항에 있어서,
    상기 박막 트랜지스터, 상기 제1 투명 전극 및 상기 제2 투명 전극을 형성하는 단계는,
    게이트 라인, 게이트 전극 및 게이트 절연층이 형성되어 있는 상기 기판 상에 상기 금속 산화물막 및 에칭 배리어층 막을 순차적으로 형성하는 단계,
    상기 에칭 배리어층 막을 패터닝 공정으로 처리하여 TFT 채널 영역을 덮는 에칭 배리어층을 형성하는 단계,
    상기 에칭 배리어층에 의해 덮이지 않은 상기 금속 산화물막을 금속화 처리하여, 도전체 특성을 갖는 금속 산화물막을 형성하는 단계,
    상기 에칭 배리어층에 의해 덮인 상기 금속화 처리가 되지 않은 상기 금속 산화물막의 부분으로 상기 반도체 활성층을 형성하는 단계,
    도전체 특성을 갖는 상기 금속 산화물막을 패터닝 공정으로 처리하여 상기 제1 투명 전극 및 상기 반도체 활성층에 접속된 소스 접속 전극, 드레인 접속 전극을 형성하는 단계,
    상기 반도체 활성층, 상기 에칭 배리어층 및 상기 제1 투명 전극이 형성되어 있는 상기 기판 상에 소스 전극, 드레인 전극, 데이터 라인, 패시베이션층 및 상기 제2 투명 전극을 형성하는 단계를 포함하고,
    상기 소스 전극은 상기 소스 접속 전극에 전기적으로 접속되고, 상기 드레인 전극은 상기 드레인 접속 전극에 전기적으로 접속되는, 어레이 기판 제조 방법.
  3. 제2항에 있어서,
    상기 방법은,
    상기 게이트 라인, 상기 게이트 전극 및 상기 게이트 절연층이 형성되어 있는 기판 상에 상기 금속 산화물막 및 상기 에칭 배리어층 막을 순차적으로 형성하기 전에, 상기 기판 상에 상기 게이트 라인, 상기 게이트 전극 및 공통 전극 라인을 형성하고, 상기 기판, 상기 게이트 라인, 상기 게이트 전극 및 상기 공통 전극 라인 상에 상기 게이트 절연층을 형성하는 단계를 더 포함하고,
    상기 반도체 활성층, 상기 에칭 배리어층 및 상기 제1 투명 전극이 형성되어 있는 상기 기판 상에 상기 소스 전극, 상기 드레인 전극, 상기 데이터 라인, 상기 패시베이션층 및 상기 제2 투명 전극을 형성하는 단계는,
    상기 반도체 활성층, 상기 에칭 배리어층 및 상기 제1 투명 전극이 형성되어 있는 상기 기판 상에 상기 데이터 라인, 상기 소스 전극, 및 상기 제1 투명 전극에 전기적으로 접속된 상기 드레인 전극을 형성하는 단계,
    제1 관통 홀을 포함하는 상기 패시베이션층을 형성하는 단계 - 상기 제1 관통 홀은 상기 패시베이션층 및 상기 게이트 절연층을 통과하여 상기 공통 전극 라인을 노출시킴 -, 및
    상기 패시베이션층 상에, 상기 제1 관통 홀을 통해 상기 공통 전극 라인에 전기적으로 접속된 상기 제2 투명 전극을 형성하는 단계
    를 포함하는, 어레이 기판 제조 방법.
  4. 제2항에 있어서,
    상기 방법은,
    상기 게이트 라인, 상기 게이트 전극 및 상기 게이트 절연층이 형성되어 있는 상기 기판 상에 상기 금속 산화물막 및 상기 에칭 배리어층 막을 순차적으로 형성하기 전에, 상기 기판 상에 상기 게이트 라인, 상기 게이트 전극 및 공통 전극 라인 및 게이트 절연층을 형성하고, 상기 제1 투명 전극을 상기 공통 전극 라인에 접속시키기 위해 상기 게이트 절연층 위에 제2 관통 홀을 형성하는 단계를 더 포함하고;
    상기 반도체 활성층, 상기 에칭 배리어층 및 상기 제1 투명 전극이 형성되어 있는 상기 기판 상에 상기 소스 전극, 상기 드레인 전극, 상기 데이터 라인, 상기 패시베이션층 및 상기 제2 투명 전극을 형성하는 단계는,
    상기 반도체 활성층, 상기 에칭 배리어층 및 상기 제1 투명 전극이 형성되어 있는 상기 기판 상에 상기 소스 전극, 상기 드레인 전극, 및 상기 데이터 라인을 형성하는 단계,
    제3 관통 홀을 포함하는 상기 패시베이션층을 형성하는 단계 - 상기 제3 관통 홀은 상기 패시베이션층을 통과하여 상기 드레인 전극을 노출시킴 - , 및
    상기 패시베이션층 상에, 상기 제3 관통 홀을 통해 상기 드레인 전극에 전기적으로 접속된 상기 제2 투명 전극을 형성하는 단계
    를 포함하는, 어레이 기판 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 금속 산화물막의 일부를 금속화 처리하여 상기 제1 투명 전극을 형성하는 단계는,
    상기 금속 산화물막의 일부를 플라즈마 공정 또는 어닐링 공정에 의해 금속화 처리하여 상기 제1 투명 전극을 형성하는 단계를 포함하는, 어레이 기판 제조 방법.
  6. 제5항에 있어서,
    상기 제1 투명 전극은 화소 전극 또는 공통 전극인, 어레이 기판 제조 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 금속 산화물막은 반도체 특성을 나타내는 투명 금속 산화물 재료인, 어레이 기판 제조 방법.
  8. 제7항에 있어서, 상기 금속 산화물 재료는 InGaZnO, InGaO, ITZO, AlZnO인, 어레이 기판 제조 방법.
  9. 제1항 내지 제8항 중 어느 한 항의 방법에 의해 제조된 어레이 기판.
  10. 제9항의 어레이 기판을 포함하는 표시 장치.
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