KR20130108611A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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시로우 오자끼
마사유끼 다께다
도요오 미야지마
도시히로 오끼
마사히또 가나무라
겐지 이마니시
도시히데 깃까와
게이지 와따나베
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Abstract

본 발명은, 기판 상에 형성된 제1 반도체층과, 상기 제1 반도체층 상에 형성된 제2 반도체층과, 상기 제1 반도체층에, 또는 상기 제2 반도체층에 접해서 형성된 소스 전극 및 드레인 전극과, 상기 제1 반도체층에 형성된 개구부와, 상기 제2 반도체층의 상방 및 상기 개구부의 내부 표면에 형성된 절연막과, 상기 절연막을 개재해서 상기 개구부 내에 형성된 게이트 전극과, 상기 절연막 상에 형성된 보호막을 갖고, 상기 보호막은 탄소를 주성분으로 하는 아몰퍼스 막을 포함하는 것임을 특징으로 하는 반도체 장치를 제공한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF PRODUCING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
전계 효과형 트랜지스터로서, AlGaN/GaN 헤테로 접합을 이용하여, GaN층을 전자 주행층으로 한 구조인 것이 있다. GaN은 넓은 밴드 갭을 갖고 있으며, 높은 파괴 전압 강도, 큰 포화 전자 속도를 갖는 재료인 점에서, 대전류·고내압·저 온저항 동작을 실현하는 것이 가능한 반도체 장치를 형성하는 재료로서 유망하다고 여겨지고 있다. 이로 인해, 실리콘 파워 디바이스의 한계를 초과하는 전력 절약화가 가능하고, 차세대에 있어서의 고효율 스위칭 소자로서, GaN계의 재료를 사용한 반도체 장치의 검토가 행해지고 있다.
이러한 전계 효과형 트랜지스터 등의 반도체 장치에 있어서는 통상, 게이트 전극 또는 드레인 전극 등을 형성한 후, 패시베이션 등을 위해 전계 효과형 트랜지스터 등의 표면 전체에 절연막이 형성되어 있다.
일본 특허 공개 제2008-103408호 공보
그런데, 트랜지스터를 사용한 전력용 고효율의 스위칭 소자를 실현하기 위해서는 온저항의 저감, 노멀리 오프 동작의 실현, 스위칭 소자의 고내압화가 요구되고 있다. 이 중, 스위칭 소자의 고내압화에 대해서는 사용되는 용도 등에 따라서도 상이한데, 일반적으로 몇 100V부터 몇 kV의 큰 내압이 필요해지기 때문에, 쇼트키 게이트를 사용한 구조에서는 실현하는 것이 곤란하다. 따라서, 게이트 전극과 반도체층의 사이에 절연막을 형성함으로써, 게이트 누설 전류를 저감해 내압을 향상시킨 구조인 것이 있다.
이러한 게이트 전극과 반도체층의 사이에 절연막을 형성한 트랜지스터에 있어서도, 패시베이션 등을 위한 보호막으로서 절연막이 형성되지만, 보호막을 형성함으로써, 트랜지스터에서는 내압이 낮아져, 충분한 내압이 얻어지지 않는 경우가 있다.
따라서, 게이트 전극과 반도체층의 사이에 절연막을 형성한 트랜지스터 등의 반도체 장치에 있어서, 보호막으로서 절연막을 형성한 구조인 것으로서도 충분한 내압을 얻을 수 있는 반도체 장치 및 반도체 장치의 제조 방법이 요구되고 있다.
본 실시 형태의 일 관점에 의하면, 기판 상에 형성된 제1 반도체층과, 상기 제1 반도체층 상에 형성된 제2 반도체층과, 상기 제1 반도체층에, 또는 상기 제2 반도체층에 접해서 형성된 소스 전극 및 드레인 전극과, 상기 제1 반도체층에 형성된 개구부와, 상기 제2 반도체층의 상방 및 상기 개구부의 내부 표면에 형성된 절연막과, 상기 절연막을 개재해서 상기 개구부 내에 형성된 게이트 전극과, 상기 절연막 상에 형성된 보호막을 갖고, 상기 보호막은 탄소를 주성분으로 하는 아몰퍼스 막을 포함하는 것임을 특징으로 한다.
또한, 본 실시 형태의 다른 일 관점에 의하면, 기판 상에 형성된 제1 반도체층과, 상기 제1 반도체층 상에 형성된 제2 반도체층과, 상기 제1 반도체층에, 또는 상기 제2 반도체층에 접해서 형성된 소스 전극 및 드레인 전극과, 상기 제2 반도체층의 상방에 형성된 절연막과, 상기 절연막 상에 형성된 게이트 전극과, 상기 절연막 상에 형성된 보호막을 갖고, 상기 보호막은 탄소를 주성분으로 하는 아몰퍼스 막을 포함하는 것임을 특징으로 한다.
또한, 본 실시 형태의 다른 일 관점에 의하면, 기판 상에 제1 반도체층과, 제2 반도체층을 적층 형성하는 공정과, 상기 제1 반도체층에, 또는 상기 제2 반도체층에 접해서 소스 전극 및 드레인 전극을 형성하는 공정과, 상기 제2 반도체층에 개구부를 형성하는 공정과, 상기 제2 반도체층의 상방 및 상기 개구부의 내부 표면에 절연막을 형성하는 공정과, 상기 절연막을 개재해서 상기 개구부 내에 게이트 전극을 형성하는 공정과, 노출되어 있는 상기 절연막 상에 탄소를 주성분으로 하는 아몰퍼스 막을 포함하는 보호막을 형성하는 공정을 갖는 것을 특징으로 한다.
또한, 본 실시 형태의 다른 일 관점에 의하면, 기판 상에 제1 반도체층과, 제2 반도체층을 적층 형성하는 공정과, 상기 제1 반도체층에, 또는 상기 제2 반도체층에 접해서 소스 전극 및 드레인 전극을 형성하는 공정과, 상기 제2 반도체층의 상방에 절연막을 형성하는 공정과, 상기 절연막 상의 일부에 게이트 전극을 형성하는 공정과, 노출되어 있는 상기 절연막 상에 탄소를 주성분으로 하는 아몰퍼스 막을 포함하는 보호막을 형성하는 공정을 갖는 것을 특징으로 한다.
본 발명의 반도체 장치 및 반도체 장치의 제조 방법에 의하면, 게이트 전극과 반도체층 사이에 절연막을 형성한 트랜지스터 등의 반도체 장치에 있어서, 보호막으로서 절연막을 형성한 구조인 것으로서도 충분한 내압을 얻을 수 있다.
도 1은 보호막이 형성된 전계 효과형 트랜지스터의 구조도.
도 2는 제1 실시 형태에 있어서의 반도체 장치의 구조도.
도 3은 제1 실시 형태에 있어서의 반도체 장치의 제조 공정도 (1).
도 4는 제1 실시 형태에 있어서의 반도체 장치의 제조 공정도 (2).
도 5는 반도체 장치의 내압의 설명도.
도 6은 FCA 성막 장치의 구조도.
도 7은 제2 실시 형태에 있어서의 반도체 장치의 구조도.
도 8은 제3 실시 형태에 있어서의 반도체 장치의 구조도.
도 9는 제3 실시 형태에 있어서의 반도체 장치의 제조 공정도 (1).
도 10은 제3 실시 형태에 있어서의 반도체 장치의 제조 공정도 (2).
발명을 실시하기 위한 구체적인 내용에 대해서, 이하에 설명한다. 또한, 동일한 부재 등에 대해서는 동일한 부호를 부여하고 설명을 생략한다.
[제1 실시 형태]
먼저, 게이트 전극과 반도체층의 사이에 절연막을 형성한 구조의 트랜지스터에 있어서, 보호막으로서 절연막을 형성한 구조의 트랜지스터에 대해서 설명한다. 도 1에 도시되는 바와 같이, 이 구조의 트랜지스터는 HEMT(High Electron Mobility Transistor)라고 불리는 것이며, 기판(511) 상에 전자 주행층(512), 전자 공급층(513), 캡층(514)이 에피택셜 성장에 의해 적층되어 형성되어 있다. 또한, 이 구조에 의해, 전자 주행층(512)에 있어서 전자 공급층(513)에 가까운 측에 2차원 전자 가스(2DEG: 2dimensional electron gas)(512a)가 형성된다. 또한, 소스 전극(515) 및 드레인 전극(516)은, 캡층(514) 및 전자 공급층(513)을 제거함으로써 형성된 개구부 내에 형성되어 있고, 전자 주행층(512)과 접속되어 있다. 게이트 전극(518)은 캡층(514) 및 전자 공급층(513)의 일부를 제거함으로써 형성된 개구부 내에 절연막(517)을 개재해서 형성되어 있다. 또한, 절연막(517)은 캡층(514) 상에도 형성되어 있고, 절연막(517)의 상에는 보호막(519)이 형성되어 있다.
기판(511)은 SiC 기판, 사파이어(Al2O3) 기판 등이 사용되고 있고, 전자 주행층(512)은 i-GaN에 의해 형성되어 있으며, 전자 공급층(513)은 n-AlGaN에 의해 형성되어 있고, 캡층(514)은 n-GaN에 의해 형성되어 있다. 또한, 소스 전극(515), 드레인 전극(516) 및 게이트 전극(518)은 금속 재료에 의해 형성되어 있고, 절연막(517)은 플라즈마 ALD(Atomic Layer Deposition)에 의해 산화 알루미늄(Al2O3)막을 성막함으로써 형성되어 있다. 또한, 보호막(519)은 질화 실리콘(SiN)막에 의해 형성되어 있으나, 스루풋 향상 등의 관점에서, 보호막(519)을 형성할 때에는 일반적으로, 성막 레이트가 빠른 플라즈마 CVD(Chemical Vapor Deposition)가 많이 사용되고 있다.
그런데, 이러한 보호막(519)을 형성한 구조의 트랜지스터는, 보호막(519)이 형성되어 있지 않은 구조의 트랜지스터와 비교하여, 절연 내압이 대폭 저하하는 경향이 있는 것이 확인되고 있다. 즉, 보호막(519)을 형성함으로써, 트랜지스터의 절연 내압이 저하하여, 특성이 저하해버린다.
이렇게 게이트 누설 전류가 증가하는 것의 원인에 대해서는, 여러 가지 이유를 생각할 수 있다. 예를 들어, 보호막(519)인 질화 실리콘막은 플라즈마 CVD에 의해 성막되지만, 성막 가스로부터 생성되는 반응 부생성물로서 발생하는 수소의 환원 작용 등에 의해, 절연막(517)인 산화 알루미늄막의 계면에 있어서, 메탈 리치 층이 형성되어버린다. 이에 의해 절연 내압이 저하하는 것을 생각할 수 있다. 또한, 보호막(519)은 플라즈마 CVD에 의해 성막되는 것이기 때문에, 보호막(519)이 성막될 때에 절연막(517)의 표면에 있어서 플라즈마에 의한 데미지를 받아, 산소 등의 결손이 발생해버리며, 이에 의해 절연 내압이 저하하는 것을 생각할 수 있다.
또한, 보호막(519)으로서 산화 실리콘막과 질화 실리콘막과의 2층 막을 형성한 경우에 있어서도 마찬가지로 절연 내압의 저하가 확인되고 있다.
(반도체 장치의 구조)
이어서, 본 실시 형태에 있어서의 반도체 장치에 대해서 설명한다. 본 실시 형태에 있어서의 반도체 장치의 구조를 도 2에 도시한다. 본 실시 형태에 있어서의 반도체 장치는 HEMT라고 불리는 트랜지스터이며, 반도체 등으로 이루어지는 기판(11) 상에 전자 주행층(12), 전자 공급층(13), 캡층(14)이 에피택셜 성장에 의해 적층해서 형성되어 있다. 또한, 소스 전극(15) 및 드레인 전극(16)은 전자 주행층(12)과 접속되어서 형성되어 있고, 게이트 전극(18)은 캡층(14) 및 전자 공급층(13)의 일부를 제거함으로써 형성된 개구부 내에 절연막(17)을 개재해서 형성되어 있다. 또한, 절연막(17)은 캡층(14) 상에도 형성되어 있고, 절연막(17)의 상에는 보호막(20)으로서, 제1 절연 보호막(21), 아몰퍼스 카본 막(22) 및 제2 절연 보호막(23)이 형성되어 있다.
기판(11)은 SiC 기판, 사파이어(Al2O3) 기판 등이 사용되고 있다. 제1 반도체층이 되는 전자 주행층(12)은 i-GaN에 의해 형성되어 있고, 제2 반도체층이 되는 전자 공급층(13)은 n-AlGaN에 의해 형성되어 있으며, 제3 반도체층이 되는 캡층(14)은 n-GaN에 의해 형성되어 있다. 또한, 이 구조에 의해, 전자 주행층(12)에 있어서 전자 공급층(13)에 가까운 측에 2차원 전자 가스(2DEG)(12a)가 형성된다. 또한, 소스 전극(15), 드레인 전극(16) 및 게이트 전극(18)은 금속 재료에 의해 형성되어 있고, 절연막(17)은 플라즈마 ALD(Atomic Layer Deposition)에 의해 산화 알루미늄(Al2O3) 막을 성막함으로써 형성되어 있다. 또한, 제1 절연 보호막(21)은 산화 알루미늄막에 의해 형성되어 있고, 제2 절연 보호막(23)은 질화 실리콘(SiN)막에 의해 형성되어 있다.
아몰퍼스 카본 막(22)은 후술하는 바와 같이, 탄소를 주성분으로 하는 아몰퍼스 막이며, DLC(Diamond Like Carbon)라고도 불린다. 이 아몰퍼스 카본 막(22)은 수소 배리어성이 우수한 고밀도의 절연막으로, 높은 절연성을 갖고 있으며, 또한 표면 평활성도 높은 막이다. 아몰퍼스 카본 막에 있어서, 높은 절연성, 고밀도성 등을 얻기 위해서는, 막 중의 수소 함유량이 최대한 억제되고 있어, 다이아몬드 라이크인 것이 바람직하다. 구체적으로는 막 밀도가 높고, 탄소 간 결합에 있어서sp3이 많은 상태인 것이 바람직하다.
막 밀도에 대해서는 CVD에 의해 성막할 수 있는 수소를 포함하는 아몰퍼스 카본 막에서는, 밀도가 가장 높은 것으로 약 2.6g/㎤이며, 또한 다이아몬드의 밀도가 3.56g/㎤이다. 따라서, 아몰퍼스 카본 막(22)은 2.7g/㎤ 이상, 3.56g/㎤ 이하인 것이 바람직하다. 또한, 막 밀도의 측정은, 실리콘 기판 상에 아몰퍼스 카본 막을 성막하고, 러더퍼드 후방 산란법에 의해 얻어진 결과와, TEM(Transmission Electron Microscope)에 의한 단면 측장에 의해 얻어진 막 두께에 기초하여 산출된다. 또한, 카본에 있어서의 탄소 간 결합에는 결합 양식으로서 sp2와 sp3가 있고, 그래파이트(흑연)는 sp2의 결합에 의해 형성되며, 다이아몬드는 sp3의 결합에 의해 형성되어 있다. 따라서, 아몰퍼스 카본 막이, 보다 다이아몬드 라이크이기 위해서는 sp2의 결합보다도 sp3의 결합이 많은 편이 바람직하다. 즉, 탄소 간 결합이 sp2≤sp3인 것이 바람직하다. 이러한 아몰퍼스 카본 막은 후술하는 아크 증착법인 FCA(Filtered Cathodic Arc)법에 의해 형성하는 것이 가능하다. 또한, FCA법에 의해 성막된 아몰퍼스 카본 막의 막 밀도는 3.2g/㎤이었다.
또한, 성막되는 아몰퍼스 카본 막의 막 두께는 1㎚ 이상, 30㎚ 이하가 바람직하다. 아몰퍼스 카본 막에 의해 전체면을 덮기 위해서는 적어도 몇 원자층 이상의 막 두께가 필요해지기 때문에, 1㎚ 이하의 막 두께에서는 전체면을 덮을 수 없다. 또한, 아몰퍼스 카본 막은 응력이 크기 때문에, 막 두께가 두꺼워지면 응력에 의해 막 박리가 발생해버린다. 여기서, 아몰퍼스 카본 막을 30㎚ 이하의 막 두께로 형성한 경우에는, 막 박리가 발생하기 어려운 것이 지식으로서 얻어지고 있다. 따라서, 아몰퍼스 카본 막으로 30㎚ 이하의 막 두께가 바람직한 것은, 이것에 기초하는 것이다.
본 실시 형태에 있어서의 반도체 장치에서는 아몰퍼스 카본 막(22)을 형성함으로써, 제2 절연 보호막(23)으로서 플라즈마 CVD에 의해 질화 실리콘(SiN)막을 형성한 경우에 있어서도, 절연막(17)에 부여하는 플라즈마 데미지의 영향이 없다. 또한, 아몰퍼스 카본 막(21)을 형성할 때, 수소 성분을 함유하는 가스 등을 사용하고 있지 않기 때문에, 절연막(17)의 표면에 있어서의 산화 알루미늄막이 수소 등에 의해 환원되는 일이 없고, 절연막(17)의 표면에 메탈 리치 층이 형성되지 않는다. 이러한 이유들에 의해 절연 내압을 높일 수 있다.
(반도체 장치의 제조 방법)
이어서, 도 3 및 도 4에 기초하여 본 실시 형태에 있어서의 반도체 장치의 제조 방법에 대해서 설명한다.
먼저, 도 3의 (a)에 도시된 바와 같이, 기판(11) 상에 도시하지 않은 핵 형성층을 형성하고, 전자 주행층(12), 전자 공급층(13), 캡층(14) 등의 반도체층을 MOVPE(Metal-Organic Vapor Phase Epitaxy) 등에 의해 에피택셜 성장시킴으로써 형성한다.
기판(11)은 SiC, 사파이어(Al2O3) 등의 기판이 사용되고 있고, 기판(11) 상에 형성되는 도시하지 않은 핵 형성층은, 예를 들어 두께 0.1㎛의 논 도프의 i-AlN에 의해 형성되어 있다. 전자 주행층(12)은 두께 3.0㎛의 논 도프의 i-GaN에 의해 형성되어 있고, 전자 공급층(13)은 두께 20㎚의 n-Al0 .25Ga0 .75N에 의해 형성되어 있다. 또한, 캡층(14)은 두께 5㎚의 n-GaN에 의해 형성되어 있다. 또한, 반도체층은 MOVPE 외에, MBE(Molecular Beam Epitaxy)에 의해 반도체층을 결정 성장시킴으로써 형성해도 좋다.
이어서, 도 3의 (b)에 도시된 바와 같이, 소스 전극(15) 및 드레인 전극(16)을 형성한다. 구체적으로는 캡층(14) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 소스 전극(15) 및 드레인 전극(16)이 형성되는 영역에 개구부를 갖는 도시하지 않은 레지스트 패턴을 형성한다. 이 후, 염소 가스를 사용한 RIE 등에 의한 건식 에칭에 의해 레지스트 패턴이 형성되어 있지 않은 영역의 캡층(14) 및 전자 공급층(13)을 제거하고, 전자 주행층(12)의 표면이 노출될 때까지 에칭을 행한다. 이때 행해지는 건식 에칭은 챔버 내에 에칭 가스로서 염소 가스를 약 30sccm을 도입하고, 챔버 내의 압력을 약 2Pa로 설정하여, RF 파워를 20W 인가함으로써 행하여진다. 이 후, 진공 증착 등에 의해 Ta/Al의 적층막 등으로 이루어지는 금속막을 성막한 후, 리프트 오프에 의해 레지스트 패턴이 형성되어 있는 영역의 금속막을 레지스트 패턴과 함께 제거함으로써 소스 전극(15) 및 드레인 전극(16)을 형성한다. 또한, 리프트 오프를 행한 후, 예를 들어 550℃의 온도로 열처리를 행함으로써 오믹 콘택트시킨다.
이어서, 도 3의 (c)에 도시된 바와 같이, 개구부(31)를 형성한다. 구체적으로는 캡층(14) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 개구부(31)가 형성되는 영역에 개구를 갖는 도시하지 않은 레지스트 패턴을 형성한다. 이 후, 레지스트 패턴을 마스크로 하고, 염소를 포함하는 가스를 도입해서 RIE 등에 의한 건식 에칭을 행함으로써, 레지스트 패턴이 형성되어 있지 않은 영역의 캡층(14) 및 전자 공급층(13)의 일부를 제거한다. 이에 의해, 개구부(31)를 형성한다. 또한, 이 후, 레지스트 패턴은 제거된다.
이어서, 도 4의 (a)에 도시된 바와 같이, 개구부(31)의 내부, 캡층(14) 상에 절연막(17)을 형성한다. 절연막(17)은 ALD 등에 의한 성막 방법에 의해, 산화 알루미늄, 산화탄탈, 산화하프늄 등을 5㎚ 내지 100㎚ 성막함으로써 형성한다. 구체적으로 본 실시 형태에서는, ALD 등에 의해 산화 알루미늄을 20㎚의 두께로 성막함으로써 형성한다.
이어서, 도 4의 (b)에 도시된 바와 같이, 게이트 전극(18)을 형성한다. 구체적으로는 절연막(17) 상에 도시하지 않은 하층 레지스트(예를 들어, 상품명 PMGI: 미국 마이크로켐사 제조) 및 도시하지 않은 상층 레지스트(예를 들어, 상품명 PFI32-A8: 스미토모가가꾸사 제조)를 각각 스핀 코트법 등에 의해 도포함으로써 형성한다. 이 후, 노광 장치에 의한 노광, 현상을 행함으로써, 상부 레지스트에 개구부(31)가 형성되어 있는 부분을 포함하는 영역에 약 0.8㎛ 직경 정도의 개구를 형성한다. 이어서, 상층 레지스트를 마스크로 하고, 하층 레지스트를 알칼리 현상액으로 습식 에칭한다. 이 후, 전체면에 금속막(Ni: 막 두께 약 10㎚/Au: 막 두께 약 300㎚)을 진공 증착에 의해 성막한 후, 가온한 유기 용제를 사용해서 리프트 오프를 행함으로써 하층 레지스트 및 상층 레지스트 모두, 상층 레지스트 상에 성막된 금속막을 제거한다. 이에 의해, 절연막(17)을 개재한 개구부(31) 내에 Ni/Au로 이루어지는 게이트 전극(18)을 형성한다.
이어서, 도 4의 (c)에 도시된 바와 같이, 절연막(17) 상에 제1 절연 보호막(21), 아몰퍼스 카본 막(22), 제2 절연 보호막(23)을 적층함으로써 보호막(20)을 형성한다. 제1 절연 보호막(21)은, ALD법에 의해 막 두께가 50㎚인 산화 알루미늄막을 성막함으로써 형성한다. 아몰퍼스 카본 막(22)은 FCA법에 의해, 그래파이트 타깃을 원료로 하고, 아크 전류 70A, 아크 전압 26V의 조건에 의해, 막 두께가 약 10㎚가 되도록 성막한다. 제2 절연 보호막(23)은 플라즈마 CVD법에 의해, 원료 가스로서 SiH4, N2, NH3를 사용하여, RF 파워 60W의 조건에서, 막 두께가 약 350㎚인 질화 실리콘막을 성막함으로써 형성한다.
이상에 의해, 본 실시 형태에 있어서의 반도체 장치인 트랜지스터를 제작할 수 있다.
도 5에는, 본 실시 형태에 있어서의 반도체 장치인 트랜지스터에서의 내압과, 비교를 위해 보호막으로서 산화 알루미늄막과 질화 실리콘막의 적층막을 형성한 트랜지스터의 내압을 도시한다. 보호막으로서 산화 알루미늄막과 질화 실리콘막의 적층막을 형성한 트랜지스터에서는, 소스 전극과 드레인 전극의 사이에 약 150V의 전압을 인가함으로써 소자 파괴가 발생하였다. 이에 반해, 본 실시 형태에 있어서의 트랜지스터에서는 소스 전극과 드레인 전극의 사이에 400V 이상의 전압을 인가한 경우에 있어서도 소자 파괴는 발생하는 일이 없었다. 이에 의해, 본 실시 형태에 있어서의 반도체 장치에서는 절연 내압을 향상시킬 수 있다.
(아몰퍼스 카본 막의 성막)
이어서, 아몰퍼스 카본 막을 성막하기 위한 FCA법에 대해서 설명한다. 도 6에, FCA법에 사용되는 FCA 성막 장치의 구조를 도시한다. 이 FCA 성막 장치는 플라즈마 발생부(110), 플라즈마 분리부(120), 파티클 트랩부(130), 플라즈마 이송부(140), 성막 챔버(150)를 갖고 있다. 플라즈마 발생부(110), 플라즈마 분리부(120) 및 파티클 트랩부(130)는 모두 통 형상으로 형성되어 있고, 이 순으로 연결되어 있다. 플라즈마 이송부(140)도 통 형상으로 형성되어 있고, 한쪽의 단부는 플라즈마 분리부(120)에 대략 수직으로 접속되어 있으며, 다른 쪽의 단부는 성막 챔버(150)에 접속되어 있다. 성막 챔버(150)의 내부에는, 성막 대상이 되는 기판 등(151)을 설치하기 위한 스테이지(152)가 설치되어 있다.
플라즈마 발생부(110)의 하우징 하단부에는 절연판(111)이 설치되어 있고, 이 절연판(111) 상에는 타깃(캐소드)(112)이 되는 그래파이트가 설치되어 있다. 또한, 플라즈마 발생부(110)의 하우징 하단부의 외주에는 캐소드 코일(114)이 설치되어 있고, 하우징의 내벽면에는 애노드(113)가 설치되어 있다. 아몰퍼스 카본 막을 성막하는 때에는 도시하지 않은 전원으로부터, 타깃(112)과 애노드(113)의 사이에 소정의 전압을 인가하고, 아크 방전을 발생시키며, 타깃(112)의 상방에 플라즈마를 발생시킨다. 이때, 캐소드 코일(114)에는 다른 도시하지 않은 전원으로부터 소정의 전류가 공급되어, 아크 방전을 안정화시키기 위한 자장을 발생시킨다. 이 아크 방전에 의해 그래파이트의 타깃(112)을 형성하고 있는 카본이 증발하여, 플라즈마 중에 성막 재료의 이온으로서 공급된다.
플라즈마 발생부(110)와 플라즈마 분리부(120)의 경계 부분에는 절연 링(121)이 설치되어 있고, 이 절연 링(121)에 의해 플라즈마 발생부(110)의 하우징과 플라즈마 분리부(120)의 하우징이 전기적으로 분리되어 있다. 플라즈마 분리부(120)의 하우징의 외주에는, 플라즈마 발생부(110)에서 발생한 플라즈마를 하우징의 중심부에 수렴시키면서 소정의 방향으로 이동시키기 위한 자장을 발생시키는 가이드 코일(122a, 122b)이 설치되어 있다. 또한, 플라즈마 분리부(120)와 플라즈마 이송부(140)의 접속부 근방에는, 플라즈마의 진행 방향을 대략 수직으로 구부리는 자장을 발생시키는 기울기 자장 발생 코일(123)이 설치되어 있다.
파티클 트랩부(130)에는 플라즈마 발생부(110)에서 발생한 파티클이 플라즈마 분리부(120)에 있어서의 자장의 영향을 거의 받지 않고 직진해서 진입한다. 파티클 트랩부(130)의 상단부에는 파티클을 가로 방향으로 반사하는 반사판(131)과, 반사판(131)에 의해 반사된 파티클을 포착하는 파티클 포착부(132)가 설치되어 있다. 파티클 포착부(132)에는 복수의 핀(133)이 하우징 내부에 대하여 비스듬히 배치되어 있다. 파티클 포착부(132)에 진입한 파티클은, 이들 핀(133)에 의해 몇 번이나 반사되어, 운동 에너지를 상실하고, 최종적으로는 핀(133) 또는 파티클 포착부(132)의 하우징 벽면 등에 부착되어 포착된다.
플라즈마 이송부(140)에는 플라즈마 분리부(120)에서 파티클과 분리된 플라즈마가 진입한다. 플라즈마 이송부(140)는 마이너스 전압 인가부(142)와 연락부(146)로 구획되어 있다. 마이너스 전압 인가부(142)와 플라즈마 분리부(120) 사이 및 마이너스 전압 인가부(142)와 연락부(146) 사이에는 절연 링(141)이 설치되어 있다. 이에 의해, 플라즈마 분리부(120)와 마이너스 전압 인가부(142)는 전기적으로 분리되어 있고, 연락부(146)와 마이너스 전압 인가부(142)는 전기적으로 분리되어 있다.
마이너스 전압 인가부(142)는, 또한 플라즈마 분리부(120)측의 입구부(143)와, 연락부(146)측의 출구부(145)와, 입구부(143)와 출구부(145) 사이의 중간부(144)로 구획되어 있다. 입구부(143)의 외주에는 플라즈마를 수렴하면서 성막 챔버(150)측으로 이동시키기 위한 자장을 발생시키는 참조 부호 143a가 설치되어 있다. 또한, 입구부(143)의 내측에는 입구부(143)에 진입한 파티클을 포착하는 복수의 핀(143b)이 하우징 내면에 대하여 비스듬히 설치되어 있다.
중간부(144)의 입구부(143)측 및 출구부(145)측에는 플라즈마의 유로를 기생하는 개구부를 갖는 애퍼쳐(144a 및 144b)가 설치되어 있다. 또한, 중간부(144)의 외주에는 플라즈마의 진행 방향을 구부리기 위한 자장을 발생시키는 가이드 코일(144c)이 설치되어 있다.
연락부(146)는 마이너스 전압 인가부(142)측으로부터 성막 챔버(150)를 향하여, 서서히 직경이 넓어지도록 형성되어 있다. 이 연락부(146)의 내측에도 복수의 핀(146a)이 설치되어 있고, 연락부(146)와 성막 챔버(150)의 경계 부분의 외주에는 플라즈마를 수렴하면서 성막 챔버(150)측에 이동시키기 위한 가이드 코일(146b)이 설치되어 있다.
이 FCA 성막 장치에서는 플라즈마 발생부(110)에 있어서, 아크 방전시킴으로써, 탄소 이온이 포함되는 플라즈마를 발생시켜, 기울기 자장 발생 코일(123) 등에 의해, 파티클이 되는 성분을 제거하면서, 플라즈마를 기판(151) 등까지 도달시킬 수 있다. 이에 의해 기판(151) 등 상에 아몰퍼스 카본 막을 성막할 수 있다.
[제2 실시 형태]
이어서, 제2 실시 형태에 대해서 설명한다. 본 실시 형태에 있어서의 반도체 장치는 절연막(17) 상에 보호막(220)으로서 아몰퍼스 카본 막(221) 및 절연 보호막(222)을 형성한 구조인 것이다.
구체적으로는 도 7에 도시된 바와 같이, 반도체 등으로 이루어지는 기판(11) 상에 전자 주행층(12), 전자 공급층(13), 캡층(14)이 에피택셜 성장에 의해 적층되어 형성되어 있다. 또한, 소스 전극(15) 및 드레인 전극(16)은 전자 주행층(12)과 접속되어서 형성되어 있고, 게이트 전극(18)은 캡층(14) 및 전자 공급층(13)의 일부를 제거함으로써 형성된 개구부 내에 절연막(17)을 개재해서 형성되어 있다. 또한, 절연막(17)은 캡층(14) 상에도 형성되어 있고, 절연막(17) 상에는 보호막(220)으로서 아몰퍼스 카본 막(221) 및 절연 보호막(222)이 형성되어 있다. 절연 보호막(222)은 플라즈마 CVD 등에 의해 성막된 질화 실리콘(SiN) 막에 의해 형성되어 있다. 아몰퍼스 카본 막(221)은, 제1 실시 형태에 있어서의 아몰퍼스 카본 막(22)과 마찬가지인 것이며, 탄소를 주성분으로 하는 아몰퍼스 막이다.
이어서, 본 실시 형태에 있어서의 반도체 장치의 제조 방법에 대해서 설명한다. 본 실시 형태에 있어서의 반도체 장치의 제조 방법은, 제1 실시 형태에 있어서의 반도체 장치의 제조 방법에서의 도 3의 (a) 내지 도 4의 (b)까지는 동일하다. 도 4의 (b)에 도시되는 공정 후, 절연막(17) 상에 아몰퍼스 카본 막(221) 및 절연 보호막(222)을 형성한다. 구체적으로 아몰퍼스 카본 막(221)은, FCA법에 의해 그래파이트 타깃을 원료로 하고, 아크 전류 70A, 아크 전압 26V의 조건에 의해, 막 두께가 약 10㎚인 아몰퍼스 카본 막을 성막한다. 절연 보호막(222)은 플라즈마 CVD법에 의해, 원료 가스로서 SiH4, N2, NH3를 사용하여, RF 파워 60W의 조건에서, 막 두께가 약 350㎚인 질화 실리콘 막을 성막함으로써 형성한다.
본 실시 형태에 있어서의 반도체 장치에서는, 아몰퍼스 카본 막(221)을 형성할 때, 절연막(17)에 부여하는 플라즈마 데미지의 영향이 적다. 또한, 성막 시에 수소 성분을 함유하는 가스 등을 사용하고 있지 않기 때문에, 절연막(17)의 표면에 있어서의 산화 알루미늄 막이 수소 등에 의해 환원되는 일이 없고, 절연막(17)의 표면에 메탈 리치 층이 형성되지 않는다. 이러한 이유들에 의해, 절연 내압을 높일 수 있다. 또한, 보호막으로서의 기능이 아몰퍼스 카본 막만으로 얻을 수 있는 것이라면, 보호막으로서 절연 보호막(222)을 형성하지 않고, 아몰퍼스 카본 막(221)만을 형성한 구조인 것이어도 좋다.
또한, 상기 이외의 내용에 대해서는 제1 실시 형태와 마찬가지이다.
[제3 실시 형태]
이어서, 제3 본 실시 형태에 있어서의 반도체 장치에 대해서 설명한다. 본 실시 형태에 있어서의 반도체 장치의 구조를 도 8에 도시하였다. 본 실시 형태에 있어서의 반도체 장치는 반도체 등으로 이루어지는 기판(311) 상에 전자 주행층(312), 전자 공급층(313), 캡층(314)이 에피택셜 성장에 의해 적층되어 형성되어 있다. 또한, 소스 전극(315) 및 드레인 전극(316)은 전자 주행층(312)과 접속되어서 형성되어 있고, 캡층(314) 상에는 절연막(317)이 형성되어 있으며, 또한 절연막(317) 상에는 게이트 전극(318)이 형성되어 있다. 또한, 노출되어 있는 절연막(317) 상에는, 보호막(320)으로서 제1 절연 보호막(321), 아몰퍼스 카본 막(322) 및 제2 절연 보호막(323)이 형성되어 있다.
기판(311)은 SiC 기판, 사파이어(Al2O3) 기판 등이 사용되고 있다. 제1 반도체층이 되는 전자 주행층(332)은 i-GaN에 의해 형성되어 있고, 제2 반도체층이 되는 전자 공급층(313)은 n-AlGaN에 의해 형성되어 있으며, 제3 반도체층이 되는 캡층(314)은 n-GaN에 의해 형성되어 있다. 또한, 상기 구조에 의해, 전자 주행층(312)에 있어서 전자 공급층(313)에 가까운 측에 2차원 전자 가스(2DEG)(312a)가 형성된다.
또한, 소스 전극(315), 드레인 전극(316) 및 게이트 전극(318)은 금속 재료에 의해 형성되어 있고, 절연막(17)은 플라즈마 ALD에 의해 산화 알루미늄(Al2O3)막을 성막함으로써 형성되어 있다. 또한, 제1 절연 보호막(321)은 산화 알루미늄막에 의해 형성되어 있고, 제2 절연 보호막(323)은 질화 실리콘(SiN)막에 의해 형성되어 있다. 아몰퍼스 카본 막(322)은 제1 실시 형태에 있어서의 아몰퍼스 카본 막(22)과 마찬가지인 것이 사용되고 있다.
(반도체 장치의 제조 방법)
이어서, 도 9 및 도 10에 기초하여 본 실시 형태에 있어서의 반도체 장치의 제조 방법에 대해서 설명한다.
먼저, 도 9의 (a)에 도시된 바와 같이, 기판(311) 상에 도시하지 않은 핵 형성층을 형성하고, 전자 주행층(312), 전자 공급층(313), 캡층(314) 등의 반도체층을 MOVPE 등에 의해 에피택셜 성장시킴으로써 형성한다.
기판(311)은 SiC, 사파이어(Al2O3) 등의 기판이 사용되고 있고, 기판(311) 상에 형성되는 도시하지 않은 핵 형성층은, 예를 들어 두께 0.1㎛의 논 도프 i-AlN에 의해 형성되어 있다. 전자 주행층(312)은 두께 3.0㎛의 논 도프 i-GaN에 의해 형성되어 있고, 전자 공급층(313)은 두께 20㎚의 n-Al0 .25Ga0 .75N에 의해 형성되어 있다. 또한, 캡층(314)은 두께 5㎚의 n-GaN에 의해 형성되어 있다.
이어서, 도 9의 (b)에 도시된 바와 같이, 소스 전극(315) 및 드레인 전극(316)을 형성한다. 구체적으로는 캡층(314) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 소스 전극(315) 및 드레인 전극(316)이 형성되는 영역에 개구부를 갖는 도시하지 않은 레지스트 패턴을 형성한다. 이 후, 염소 가스를 사용한 RIE 등에 의한 건식 에칭에 의해 레지스트 패턴이 형성되어 있지 않은 영역의 캡층(314) 및 전자 공급층(313)을 제거하고, 전자 주행층(312)의 표면이 노출될 때까지 에칭을 행한다. 이 후, 진공 증착 등에 의해 Ta/Al의 적층막 등으로 이루어지는 금속막을 성막한 후, 리프트 오프에 의해 레지스트 패턴이 형성되어 있는 영역의 금속막을 레지스트 패턴과 함께 제거함으로써 소스 전극(315) 및 드레인 전극(316)을 형성한다. 또한, 리프트 오프를 행한 후, 예를 들어 550℃의 온도에서 열처리를 행함으로써 오믹 콘택트시킨다.
이어서, 도 9의 (c)에 도시된 바와 같이, 캡층(314) 상에 절연막(317)을 형성한다. 절연막(317)은 ALD 등에 의한 성막 방법에 의해, 산화 알루미늄, 산화 탄탈, 산화 하프늄 등을 5㎚ 내지 100㎚ 성막함으로써 형성한다. 구체적으로 본 실시 형태에서는, ALD 등에 의해 산화 알루미늄을 20㎚의 두께로 성막함으로써 형성한다.
이어서, 도 10의 (a)에 도시된 바와 같이, 게이트 전극(318)을 형성한다. 구체적으로는 절연막(317) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 게이트 전극(318)이 형성되는 영역에 개구부를 갖는 도시하지 않은 레지스트 패턴을 형성한다. 이 후, 전체면에 금속막(Ni: 막 두께 약 10㎚/Au: 막 두께 약 300㎚)을 진공 증착에 의해 성막한 후, 유기 용제 등에 침지시킴으로써 레지스트 패턴 상에 형성된 금속막을 레지스트 패턴과 함께 리프트 오프에 의해 제거한다. 이에 의해, 절연막(317) 상에 Ni/Au로 이루어지는 게이트 전극(318)을 형성한다.
이어서, 도 10의 (b)에 도시된 바와 같이, 절연막(317) 상에 제1 절연 보호막(321), 아몰퍼스 카본 막(322), 제2 절연 보호막(323)을 적층함으로써 보호막(320)을 형성한다. 제1 절연 보호막(321)은 ALD법에 의해 막 두께가 50㎚인 산화 알루미늄막을 성막함으로써 형성한다. 아몰퍼스 카본 막(322)은 FCA법에 의해, 그래파이트 타깃을 원료로 하고, 아크 전류 70A, 아크 전압 26V의 조건에 의해, 막 두께가 약 10㎚인 아몰퍼스 카본 막을 성막한다. 제2 절연 보호막(323)은, 플라즈마 CVD법에 의해, 원료 가스로서 SiH4, N2, NH3를 사용하여, RF 파워 60W의 조건에서, 막 두께가 약 350㎚인 질화 실리콘막을 성막함으로써 형성한다.
이상에 의해, 본 실시 형태에 있어서의 반도체 장치인 트랜지스터를 제작할 수 있다.
또한, 상기 이외의 내용에 대해서는 제1 실시 형태와 마찬가지이며, 보호막의 구조에 대해서는 제2 실시 형태에 기재되어 있는 구조인 것에 대해서도 마찬가지로 적용할 수 있다.
이상, 실시 형태에 대해서 상세하게 설명했지만, 특정한 실시 형태에 한정되는 것은 아니며, 특허 청구 범위에 기재된 범위 내에 있어서, 다양한 변형 및 변경이 가능하다.
11: 기판
12: 전자 주행층(제1 반도체층)
12a: 2DEG
13: 전자 공급층(제2 반도체층)
14: 캡층(제3 반도체층)
15: 소스 전극
16: 드레인 전극
17: 절연막
18: 게이트 전극
20: 보호막
21: 제1 절연 보호막
22: 아몰퍼스 카본 막
23: 제2 절연 보호막

Claims (20)

  1. 기판 상에 형성된 제1 반도체층과,
    상기 제1 반도체층 상에 형성된 제2 반도체층과,
    상기 제1 반도체층에 또는 상기 제2 반도체층에 접해서 형성된 소스 전극 및 드레인 전극과,
    상기 제1 반도체층에 형성된 개구부와,
    상기 제2 반도체층의 상방 및 상기 개구부의 내부 표면에 형성된 절연막과,
    상기 절연막을 개재해서 상기 개구부 내에 형성된 게이트 전극과,
    상기 절연막 상에 형성된 보호막을 갖고,
    상기 보호막은, 탄소를 주성분으로 하는 아몰퍼스 막을 포함하는 것인 것을 특징으로 하는, 반도체 장치.
  2. 기판 상에 형성된 제1 반도체층과,
    상기 제1 반도체층 상에 형성된 제2 반도체층과,
    상기 제1 반도체층에 또는 상기 제2 반도체층에 접해서 형성된 소스 전극 및 드레인 전극과,
    상기 제2 반도체층의 상방에 형성된 절연막과,
    상기 절연막 상에 형성된 게이트 전극과,
    상기 절연막 상에 형성된 보호막을 갖고,
    상기 보호막은, 탄소를 주성분으로 하는 아몰퍼스 막을 포함하는 것인 것을 특징으로 하는, 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 보호막은, 탄소를 주성분으로 하는 아몰퍼스 막과 절연 보호막에 의해 형성되어 있는 것이고,
    상기 탄소를 주성분으로 하는 아몰퍼스 막은, 상기 절연막 상에 형성되는 것이며,
    상기 절연 보호막은, 상기 탄소를 주성분으로 하는 아몰퍼스 막 상에 형성되는 것인 것을 특징으로 하는, 반도체 장치.
  4. 제3항에 있어서, 상기 절연 보호막은, 질화 실리콘을 포함하는 것인 것을 특징으로 하는, 반도체 장치.
  5. 제1항 또는 제2항에 있어서, 상기 보호막은, 제1 절연 보호막과 탄소를 주성분으로 하는 아몰퍼스 막과 제2 절연 보호막에 의해 형성되어 있는 것이고,
    상기 제1 절연 보호막은, 상기 절연막 상에 형성되는 것이며,
    상기 탄소를 주성분으로 하는 아몰퍼스 막은, 상기 제1 절연 보호막 상에 형성되는 것으로서,
    상기 제2 절연 보호막은, 상기 탄소를 주성분으로 하는 아몰퍼스 막 상에 형성되는 것인 것을 특징으로 하는, 반도체 장치.
  6. 제5항에 있어서, 상기 제2 절연 보호막은, 질화 실리콘을 포함하는 것인 것을 특징으로 하는, 반도체 장치.
  7. 제5항 또는 제6항에 있어서, 상기 제1 절연 보호막은, 상기 절연막과 동일한 재료에 의해 형성되어 있는 것인 것을 특징으로 하는, 반도체 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 탄소를 주성분으로 하는 아몰퍼스 막은, 막 두께가 1㎚ 이상, 30㎚ 이하인 것을 특징으로 하는, 반도체 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 탄소를 주성분으로 하는 아몰퍼스 막에 있어서의 탄소 간 결합의 비율은, sp2≤sp3인 것을 특징으로 하는, 반도체 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 탄소를 주성분으로 하는 아몰퍼스 막에 있어서의 막 밀도는, 2.7g/㎤ 이상, 3.56g/㎤ 이하인 것을 특징으로 하는, 반도체 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 절연막은, 산화 알루미늄에 의해 형성되어 있는 것인 것을 특징으로 하는, 반도체 장치.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 제1 반도체층은, GaN을 포함하는 것인 것을 특징으로 하는, 반도체 장치.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 제2 반도체층은, AlGaN을 포함하는 것인 것을 특징으로 하는, 반도체 장치.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 제2 반도체층과 상기 절연층의 사이에는, 제3 반도체층이 형성되어 있고,
    상기 제3 반도체층은, n-GaN을 포함하는 것인 것을 특징으로 하는, 반도체 장치.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서, 상기 반도체 장치는, HEMT인 것을 특징으로 하는, 반도체 장치.
  16. 기판 상에 제1 반도체층과 제2 반도체층을 적층 형성하는 공정과,
    상기 제1 반도체층에 또는 상기 제2 반도체층에 접해서 소스 전극 및 드레인 전극을 형성하는 공정과,
    상기 제2 반도체층에 개구부를 형성하는 공정과,
    상기 제2 반도체층의 상방 및 상기 개구부의 내부 표면에 절연막을 형성하는 공정과,
    상기 절연막을 개재해서 상기 개구부 내에 게이트 전극을 형성하는 공정과,
    노출되어 있는 상기 절연막 상에 탄소를 주성분으로 하는 아몰퍼스 막을 포함하는 보호막을 형성하는 공정을 갖는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  17. 기판 상에 제1 반도체층과 제2 반도체층을 적층 형성하는 공정과,
    상기 제1 반도체층에 또는 상기 제2 반도체층에 접해서 소스 전극 및 드레인 전극을 형성하는 공정과,
    상기 제2 반도체층의 상방에 절연막을 형성하는 공정과,
    상기 절연막 상의 일부에 게이트 전극을 형성하는 공정과,
    노출되어 있는 상기 절연막 상에 탄소를 주성분으로 하는 아몰퍼스 막을 포함하는 보호막을 형성하는 공정을 갖는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  18. 제16항 또는 제17항에 있어서, 상기 보호막을 형성하는 공정은,
    상기 절연막 상에 상기 탄소를 주성분으로 하는 아몰퍼스 막을 형성하는 공정과,
    상기 탄소를 주성분으로 하는 아몰퍼스 막 상에 절연 보호막을 형성하는 공정을 갖는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  19. 제16항 또는 제17항에 있어서, 상기 보호막을 형성하는 공정은,
    상기 절연막 상에 제1 절연 보호막을 형성하는 공정과,
    상기 제1 절연 보호막 상에 상기 탄소를 주성분으로 하는 아몰퍼스 막을 형성하는 공정과,
    상기 탄소를 주성분으로 하는 아몰퍼스 막 상에 제2 절연 보호막을 형성하는 공정을 갖는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  20. 제16항 내지 제19항 중 어느 한 항에 있어서, 상기 탄소를 주성분으로 하는 아몰퍼스 막은, 아크 증착법에 의해 형성되는 것인 것을 특징으로 하는, 반도체 장치의 제조 방법.
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