KR20130086104A - 라인 단부 연장된 트랜지스터에 대한 구조 및 방법 - Google Patents

라인 단부 연장된 트랜지스터에 대한 구조 및 방법 Download PDF

Info

Publication number
KR20130086104A
KR20130086104A KR1020120039400A KR20120039400A KR20130086104A KR 20130086104 A KR20130086104 A KR 20130086104A KR 1020120039400 A KR1020120039400 A KR 1020120039400A KR 20120039400 A KR20120039400 A KR 20120039400A KR 20130086104 A KR20130086104 A KR 20130086104A
Authority
KR
South Korea
Prior art keywords
active region
feature
features
gate
finned
Prior art date
Application number
KR1020120039400A
Other languages
English (en)
Other versions
KR101374431B1 (ko
Inventor
샤오-밍 유
창-윤 장
치-하오 장
신-치 첸
카이-타이 장
밍-펭 시에
쿠에이-리앙 루
이-탕 린
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20130086104A publication Critical patent/KR20130086104A/ko
Application granted granted Critical
Publication of KR101374431B1 publication Critical patent/KR101374431B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 개시는 반도체 구조를 제공한다. 반도체 구조는, 반도체 기판과; 반도체 기판에 형성된 아이솔레이션 특징부와; 반도체 기판에 형성된 제1 활성 영역 및 제2 활성 영역으로서, 상기 제1 및 제2 활성 영역은 제1 방향으로 연장하며 아이솔레이션 특징부에 의해 서로 분리되는 것인, 제1 활성 영역 및 제2 활성 영역과; 아이솔레이션 특징부 상에 배치된 더미 게이트로서, 상기 더미 게이트는 제1 방향에서 일측으로부터 제1 활성 영역으로 연장하고 다른 측으로부터 제2 활성 영역으로 연장하는 것인, 더미 게이트를 포함한다.

Description

라인 단부 연장된 트랜지스터에 대한 구조 및 방법{STRUCTURE AND METHOD FOR TRANSISTORS WITH LINE END EXTENSION}
본 발명은 반도체 분야에 관한 것이다.
집적 회로 산업의 진보된 기술에서는, 채널에서의 캐리어 이동도를 증가시키고 회로 성능을 향상시키기 위해 변형된(strained) 반도체 구조가 사용된다. 에피텍시 성장은 변형된 구조를 형성하도록 구현되는 단계이다. 그러나, 에피텍시 성장은 활성 영역의 구조 및 대응하는 환경에 민감하다. 하나의 예에서, 포시트(faucet) 결함이 형성되고 이는 더 이상의 에피텍셜 성장을 제한한다.
따라서, 상기에 나타낸 문제에 대처할 집적 회로의 구조 및 이의 제조 방법이 필요하다.
본 개시는 반도체 구조를 제공한다. 반도체 구조는, 반도체 기판과; 반도체 기판에 형성된 아이솔레이션 특징부와; 반도체 기판에 형성된 제1 활성 영역 및 제2 활성 영역으로서, 상기 제1 및 제2 활성 영역은 제1 방향으로 연장하며 아이솔레이션 특징부에 의해 서로 분리되는 것인, 제1 활성 영역 및 제2 활성 영역과; 아이솔레이션 특징부 상에 배치된 더미 게이트로서, 상기 더미 게이트는 제1 방향에서 일측으로부터 제1 활성 영역으로 연장하고 다른 측으로부터 제2 활성 영역으로 연장하는 것인, 더미 게이트를 포함한다.
본 발명에 따르면, 라인 단부(line end) 연장된 트랜지스터에 대한 구조 및 방법을 제공할 수 있다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징들이 축적대로 도시된 것은 아님을 강조한다. 사실상, 다양한 특징들의 치수는 설명을 명확하게 하기 위해 임의적으로 증가되거나 감소되어질 수 있다.
도 1은 하나의 실시예에서 본 개시의 양상에 따라 구성된 반도체 구조의 상부 평면도이다.
도 2는 하나의 실시예에서 본 개시의 양상에 따라 구성된 도 1의 반도체 구조의 부분적인 상부 평면도이다.
도 3은 하나의 실시예에서 본 개시의 양상에 따라 구성된 선 AA'를 따른 도 1의 반도체 구조의 단면도이다.
도 4는 도 1의 반도체 구조를 형성하는 방법의 흐름도이다.
도 5는 도 1의 반도체 구조에서 핀형 활성 영역을 형성하는 방법의 흐름도이다.
도 6은 도 1의 반도체 구조에서 핀형 활성 영역을 형성하기 위한 하드 마스크를 패터닝하는 것을 예시하기 위한 개략도이다.
다음의 개시는 다양한 실시예들의 다양한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것임을 이해하여야 한다. 컴포넌트 및 구성의 특정 예들이 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 사이의 관계를 지시하는 것은 아니다. 또한, 이어지는 다음 설명에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 및 제2 특징부 사이에 개재된 추가의 특징부가 형성될 수 있는 실시예를 포함할 수도 있다.
도 1은 하나의 실시예에서 본 개시의 양상에 따라 구성된 반도체 구조(50)의 상부 평면도이다. 도 2는 하나의 실시예에서 본 개시의 양상에 따라 구성된 반도체 구조(50)의 부분 평면도이다. 반도체 구조(50) 및 이의 형성 방법이 도 1 및 도 2를 참조하여 일괄적으로 기재된다.
하나의 실시예에서, 반도체 구조(50)는 반도체 웨이퍼의 일부, 또는 구체적으로 반도체 다이스(또는 칩)의 일부이다. 반도체 구조(50)는 반도체 기판(52)을 포함한다. 하나의 실시예에서, 반도체 기판은 실리콘을 포함한다. 대안으로서, 기판(52)은 게르마늄 또는 실리콘 게르마늄을 포함한다. 다른 실시예에서, 기판(52)은 다이아몬드, 실리콘 카바이드, 갈륨 비소, GaAsP, AlInAs, AlGaAs, GaInP, 또는 이들의 기타 적합한 조합과 같은 다른 반도체 재료를 사용할 수 있다. 또한, 반도체 기판(52)은 벌크 실리콘, 및 벌크실리콘 상에 형성된 에피텍시 실리콘 층과 같은 벌크 반도체를 포함할 수 있다.
도 1을 참조하면, 반도체 기판(50)은 활성 영역(54a 및 54b)과 같은 다양한 활성 영역(54)을 더 포함한다. 본 실시예에서, 활성 영역(54)은 핀형 전계 효과 트랜지스터(FinFET; fin-like field effect transistor)를 형성하도록 설계된 핀형 구조이다. 특정 실시예에서, 반도체 구조(50)는 제1 복수의 핀형 활성 영역(54a) 및 제2 복수의 핀형 활성 영역(54b)과 같이 평행하게 구성된 복수의 핀형 활성 영역을 포함한다. 제1 복수의 핀형 활성 영역(54a)과 제2 복수의 핀형 활성 영역(54b)은 아이솔레이션 특징부(isolation feature)에 의해 분리된다. 설명을 위한 하나의 예에서, 제1 복수의 핀형 활성 영역(54a)은 n형 FinFET(nFinFET)에 대하여 구성되고, 제2 복수의 핀형 활성 영역(54b)은 p형 FinFET(pFinFET)에 대하여 구성된다. 핀형 활성 영역을 형성하기 위한 절차에서 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 특징부와 같은 다양한 아이솔레이션 특징부가 반도체 기판(52) 상에 형성된다.
핀형 활성 영역(54)은 적합한 기술에 의해 형성된다. 하나의 예에서, 핀형 활성 영역의 형성은, 활성 영역을 위한 영역을 정의하도록 STI 특징부를 형성하고, 활성 영역에서의 반도체 재료(예를 들어, 실리콘)를 에칭하며, 핀형 활성 영역(54)을 형성하도록 활성 영역에서의 반도체 재료(예를 들어, 실리콘)를 에피텍시 성장시키는 것을 포함한다. 다른 예에서, 핀형 활성 영역의 형성은, 활성 영역을 위한 영역을 정의하도록 STI 특징부를 형성하고, 활성 영역이 핀형 활성 영역(54)을 형성하게 돌출되도록(extruded) STI 특징부를 리세스(recess)시키기 위해 에칭하는 것을 포함한다.
다양한 게이트 스택이 핀형 활성 영역(54) 상에 형성된다. 게이트 스택은 아이솔레이션 특징부 위에 형성된 더미 게이트 스택 및 전계 효과 트랜지스터를 위한 하나 이상의 기능(functional) 게이트 스택을 포함한다. 본 실시예에서, 반도체 구조(50)는 제1 복수의 핀형 활성 영역(54a) 상에 배치된 제1 게이트 스택(56) 및 제2 복수의 핀형 활성 영역(54b) 상에 배치된 제2 게이트 스택(58)을 포함한다. 제1 게이트 스택(56) 및 제2 게이트 스택(58)은 nFinFET 및 pFinFET과 같은 각자의 전계 효과 트랜지스터를 형성하도록 구성된다. 또한, 반도체 구조(50)는 STI 특징부 상에 배치되어 활성 영역(54) 위에 부분적으로 있도록 연장되는 더미 게이트 스택(60)을 포함한다. 구체적으로, 더미 게이트 스택(60)은 STI 특징부 상에 배치되고 도 1에 예시된 바와 같이 활성 영역(54)의 단부(end) 부분을 커버한다. 다르게 말하자면, 핀형 활성 영역(54)은 핀형 활성 영역(54)의 단부 부분이 더미 게이트 스택 아래에 있도록 더미 게이트(60)로 연장된다. 본 실시예에 더하여, 제1 복수의 핀형 활성 영역(54a)은 일 측으로부터 더미 게이트 스택(60)으로 연장되고, 제2 복수의 핀형 활성 영역(54b)은 다른 측으로부터 더미 게이트 스택(60)으로 연장되며, 그리하여 더미 게이트 스택(60)은 제1 복수의 핀형 활성 영역(54a)의 단부와 제2 복수의 핀형 활성 영역(54b)의 단부 둘 다를 커버한다.
하나의 실시예에서, 각각의 게이트 스택(56, 58, 및 60)은 메인 게이트(62) 및 대응하는 메인 게이트(62)의 측벽 상에 형성된 게이트 스페이서(64)를 포함한다. 게이트 스택(56, 58 및 60)의 각각의 메인 게이트는 게이트 유전체 특징부 및 게이트 유전체 특징부 상에 배치된 게이트 전극을 포함한다. 게이트 유전체 특징부는 하나 이상의 유전체 재료를 포함하고, 게이트 전극은 하나 이상의 전도성 재료를 포함한다. 게이트 스페이서는 하나 이상의 유전체 재료를 포함한다.
도 2를 더 참조하여, 더미 게이트 스택의 구성이 상세하게 기재된다. 도 2는 단순화를 위해 도 1의 반도체 구조(50)의 부분적인 상부 평면도이다. 본 실시예에서, 핀형 활성 영역(54)은 제1 방향(X)으로 정렬되고, 게이트 스택은 제1 방향에 수직인 제2 방향(Y)으로 정렬된다. 더미 게이트(60)는 메인 게이트(62) 및 측벽 상의 게이트 스페이서(64)를 포함한다. 메인 게이트(62)는 제1 방향으로 정의된 폭 X을 포함한다. 게이트 스페이서(64)는 도 2에 예시된 각 측에 대해 두께 T를 포함한다. 제1 핀형 활성 영역(54a)은 더미 게이트 스택(60)에 매립된(아래에 있는) 단부 부분을 갖는다. 제1 핀형 활성 영역(54a)의 각각의 매립된 단부 부분은 제1 방향으로 정의된 치수 ZL을 갖는다. 제2 핀형 활성 영역(54b)은 더미 게이트 스택(60)에 매립된(아래에 있는) 단부 부분을 갖는다. 제2 핀형 활성 영역(54b)의 각각의 매립된 단부 부분은 제2 방향에서 치수 ZR를 갖는다. 제1 핀형 활성 영역(54a) 및 제2 핀형 활성 영역(54b)은 제1 방향에서 간격 치수 S만큼 서로 이격되어 있다. 상기에 정의된 다양한 파라미터는 S1+ZL+ZR=X+2T인 방정식을 충족시킨다. 하나의 실시예에서, 핀형 활성 영역(54)의 매립된 단부 부분의 치수 ZL 및 ZR은 약 5 nm 내지 약 10 nm 사이의 범위이다. 다른 실시예에서, 더미 게이트 스택(60)은 기능 게이트 스택(56 또는 58)과 같은 기능 게이트 스택의 폭과 상이한 폭을 갖는다. 파라미터 ZL 및 ZR은 핀형 활성 영역(54a 또는 54b)과 더미 게이트 스택(60) 사이의 중첩(overlap)을 정의한다. 파라미터 ZL 및 ZR은 또한 더미 게이트 스택(60) 아래의 아이솔레이션 특징부의 에지와 더미 게이트 스택(60)의 에지 사이의 오프셋(offset)을 정의한다.
도 3은 본 개시의 하나의 실시예에 따라 구성된 도 1의 점선 AA'을 따라 취한 반도체 구조(50)의 단면도이다. 다음의 설명과 함께 더 많은 특징들이 도 3에 예시되어 있다. 반도체 구조(50)는 기능 게이트 스택(56 및 58)을 포함하고, 기능 게이트 스택 사이에 배치된 더미 게이트 스택(60)을 더 포함한다. 더미 게이트(60)는 아이솔레이션 특징부(68) 상에 형성되고, 제1 방향(X)에서 핀형 활성 영역(54)의 단부 부분으로 연장된다.
다양한 도핑 특징부가 반도체 기판(52)에 배치되며 이온 주입과 같은 적합한 기술에 의해 형성된다. 예를 들어, 하나 이상의 도핑된 웰(70)이 활성 영역에 형성된다. 하나의 실시예에서, 제1 웰(70a)은 제1 핀형 활성 영역(54a)에 형성되고, 제2 웰(70b)은 제2 핀형 활성 영역(54b)에 형성된다. 실시예에 더하여, 제1 웰(70a)은 nFinFET에 대한 p형 도펀트를 포함하고, 제2 웰(70b)은 pFinFET에 대한 n형 도펀트를 포함한다.
반도체 구조(50)는 회로 성능을 향상시키기 위한 변형 효과(strained effect)를 위해 하나 이상의 에피텍시 성장된 반도체 특징부(에피 특징부(72))를 포함한다. 하나의 실시예에서, 반도체 구조(50)는 제1 기능 게이트(56)의 양 측 상에 배치된 에피 특징부(72a 및 72b)를 포함한다. 다른 실시예에서, 반도체 구조(50)는 제2 기능 게이트(58)의 양 측 상에 배치된 에피 특징부(72c 및 72d)를 포함한다. 본 실시예에서는, 에피 특징부(72a, 72b, 72c, 및 72d)가 존재한다. 구체적으로, 에피 특징부(72a 및 72b)는 활성 영역(54a)에 형성된 nFinFET의 성능을 향상시키도록 조정된 변형 효과를 갖는 에피 성장된 실리콘 카바이드를 포함하고, 에피 특징부(72c 및 72d)는 활성 영역(54b)에 형성된 pFinFET의 성능을 향상하도록 조정된 변형 효과를 갖는 에피 성장된 실리콘 게르마늄을 포함한다. 에피 특징부는 더미 게이트 스택(60)으로 연장되지만, 아이솔레이션 특징부(68)에 대한 더미 게이트(60)의 오프셋으로 인해 아이솔레이션 특징부(68)로부터는 떨어져 있다.
에피 특징부의 형성은, 리세스를 형성하도록 반도체 기판을 에칭하고, 실리콘 게르마늄 또는 실리콘 카바이드와 같이 대응하는 에피 특징부를 형성하도록 에피 성장시키는 것을 포함한다. 하나의 실시예에서, 에피 특징부(72)는 반도체 기판(52)의 표면 위로 돌출되도록 성장될 수 있다.
리세스를 형성하기 위한 에칭 공정 동안, 아이솔레이션 특징부(68)로부터 더미 게이트(60)에 의해 리세스가 오프셋되며, 그리하여 아이솔레이션 특징부(68)의 측벽이 노출되어 단 하나의 반도체 재료(본 실시예에서는 실리콘)의 표면을 갖는 리세스가 된다. 따라서, 에피 성장은 실질적으로 리세스의 표면에서 일어나고, 포시트 결함 문제가 없어진다.
기존의 방법에서는, 리세스는 아이솔레이션 특징부(STI 특징부)의 표면을 노출시킨다. 에피 성장은 실리콘 산화물과 같은 유전체 재료인 아이솔레이션 특징부의 표면 상에서는 성장할 수 없다. 에피 특징부와 아이솔레이션 특징부 사이에 보이드(void) 결함이 형성된다. 이들 보이드 결함이 포시트 결함이라 불리는 것이다. 이와 달리, 개시된 반도체 구조(50) 및 대응하는 방법은 포시트 결함을 제거한다.
반도체 구조(50)는, 활성 영역(54)(예를 들어, 54a 및 54b)에 형성되며 대응하는 기능 게이트 스택(56 또는 58)의 측 상에 각각 배치된 소스 및 드레인 특징부(74)를 더 포함한다. 소스 및 드레인 특징부(74)는 대응하는 메인 게이트 스택에 실질적으로 맞춰 정렬된 저농도 도핑된 드레인(LDD; light doped drain) 특징부 및 대응하는 게이트 스페이서(64)에 맞춰 정렬된 고농도 도핑된 소스 및 드레인(S/D)을 포함한다. LDD 특징부 및 고농도 도핑된 S/D는 소스 및 드레인 특징부(74)로 총칭된다. 소스 및 드레인 특징부(74)는 이온 주입의 다양한 단계에 의해 형성된다. 본 실시예에서, 제1 활성 영역(54a)에서의 소스 및 드레인 특징부(74)는 nFinFET을 형성하도록 구성되는, 인과 같은 n형 도펀트를 갖는다. 제2 활성 영역(54b)에서의 소스 및 드레인 특징부(74)는 pFinFET을 형성하도록 구성되는, 붕소와 같은 p형 도펀트를 갖는다.
게이트 스택(기능 게이트 스택(56 및 58) 및 더미 게이트 스택(60)을 포함함)은 메인 게이트(62) 및 게이트 스페이서(64)를 포함한다. 각각의 메인 게이트 스택(62)은 게이트 유전체 특징부(62a) 및 게이트 유전체 특징부(62a) 상에 배치된 게이트 전극(62b)을 포함한다. 게이트 유전체 특징부(62a)는 반도체 기판(52) 상에 배치된 하나 이상의 유전체 재료를 포함한다. 게이트 전극(62b)은 하나 이상의 전도성 재료를 포함한다. 하나의 실시예에서, 게이트 유전체 특징부(62a)는 실리콘 산화물을 포함하고, 게이트 전극(62b)은 증착 및 패터닝을 포함한 절차에 의해 형성된 폴리실리콘을 포함한다. 패터닝은 리소그래피 공정 및 에칭 공정을 포함한다.
다른 실시예에서, 게이트 유전체 특징부(62a)는 하이 k 유전체 재료 층을 포함하고, 게이트 전극(62b)은 하이 k 금속 게이트로 지칭되는 금속 층을 포함한다. 하이 k 금속 게이트는, 폴리실리콘 게이트 스택이 먼저 형성된 다음, 에칭, 증착 및 연마에 의해 교체되는 게이트 라스트(gate-last) 절차와 같은 적합한 절차에 의해 형성될 수 있다. 이 실시예에서, 게이트 유전체 특징부(62a)는 반도체 기판과 하이 k 유전체 재료 층 사이에 배치된 계면 층(IL; interfacial layer)을 추가적으로 포함할 수 있다. 게이트 전극(62b)은, 그리하여 일 함수(work function) 금속으로 불리는, 조정된 문턱 전압을 위해 타입(n형 또는 p형)에 따라 각자의 트랜지스터에 적합한 일 함수의 금속 막을 포함할 수 있다. 이 경우에, nFinFET에 대한 일 함수 금속은 pFinFET에 대한 일 함수 금속과 상이하다.
또 다른 실시예에서, 기능 게이트 스택(56 및 58)은 게이트 유전체용 하이 k 유전체 재료 층 및 게이트 전극용 금속 층을 포함하지만, 더미 게이트는 게이트 유전체용 실리콘 산화물 및 게이트 전극용 폴리실리콘을 포함한다.
도 4는 하나 이상의 실시예에 따른 본 개시의 양상에 따라 구성된 반도체 구조(50)를 형성하는 방법(100)의 흐름도이다. 방법(100)은 도 1 내지 도 4와 관련하여 기재된다.
방법(100)은 단계 102에서 반도체 기판(52)을 제공함으로써 시작한다. 반도체 기판(52)은 실리콘 또는 대안으로서 기타 적합한 반도체 재료를 포함한다.
방법(100)은 핀형 활성 영역(54)을 형성함으로써 단계 104로 진행한다. 하나의 실시예에서, 핀형 활성 영역(54)은·활성 영역에 대한 영역을 정의하도록 STI 특징부를 형성하고 활성 영역이 핀형 활성 영역(54)을 형성하게 돌출되도록 STI 특징부를 에칭 백(etching back)하는 것을 포함하는 절차에 의해 형성된다.
실시예에 더하여, 다양한 실시예에 따라 핀형 활성 영역을 형성하는 흐름도로서 도 5에 관련하여 핀형 활성 영역(54)의 형성에 대한 보다 상세한 절차가 아래에 제공된다.
단계 112에서, 하드 마스크가 반도체 기판 상에 형성된다. 하나의 예에서, 하드 마스크는 실리콘 산화물 막(패드 산화물) 및 패드 산화물 상의 실리콘 질화물 막을 포함한다. 하드 마스크 층은 적합한 기술에 의해 형성될 수 있다. 하나의 예에서, 실리콘 산화물은 열 산화에 의해 형성되고 실리콘 질화물은 화학 기상 증착(CVD)에 의해 형성된다.
단계 114에서, 하드 마스크 층은 다양한 개구를 형성하도록 패터닝된다. 패터닝된 하드 마스크 층은 아이솔레이션 특징부에 대한 영역 및 활성 영역에 대한 영역을 정의한다. 구체적으로, 패터닝된 하드 마스크 층의 개구는 아이솔레이션 특징부에 대한 영역을 정의한다. 하드 마스크 층은 리소그래피 공정 및 에칭 공정에 의해 패터닝된다.
라인 단부 쇼트닝(shortening) 및 코너 라운딩(corner rounding) 문제를 감소시키기 위해, 2개의 포토마스크가 하드 마스크 층을 패터닝하는데 사용된다. 제1 포토마스크는 핀 라인을 정의하고 제2 포토마스크는 라인 단부 컷(cut) 패턴을 정의하며 단부-단부(end-to-end) 간격을 만든다. 하드 마스크 층의 상부 평면도로서 도 6에 예시된 바와 같이, 제1 포토마스크는 핀 특징부(126)를 정의하고 제2 포토마스크는 반도체 구조(50)의 핀형 활성 영역(54)을 형성하도록 라인 단부 컷 패턴(128)을 정의한다. 하나의 예에서, 제1 포토마스크는 제1 방향(X)으로 정렬된 핀 특징부를 정의하고 제2 포토마스크는 제1 방향(X)에 수직인 제2 방향(Y)으로 정렬된 라인 단부 컷 특징부(128)를 정의한다.
하나의 실시예에서, 2개의 포토마스크는 이중 노광 절차에 이용된다. 포토레지스트 층이 하드 마스크 층 상에 코팅된다. 각각 제1 및 제2 포토마스크를 이용해 2번의 노광이 순차적으로 구현된다. 그 다음, 이중 노광된 포토레지스트 층은 그 안에 개구가 정의되어 있는 패터닝된 포토레지스트 층을 형성하도록 현상된다. 패터닝된 포토레지스트 층의 개구를 통해 하드 마스크 층을 에칭하기 위한 에칭 공정이 이어진다. 리소그래피 공정은 소프트 베이킹 포스트노광 베이킹 및/또는 하드 베이킹과 같은 다른 단계를 포함할 수 있다. 에칭 공정은 실리콘 질화물 및 실리콘 산화물을 각각 에칭하도록 2번의 에칭 단계를 포함할 수 있다.
다른 실시예에서, 2개의 포토마스크는 이중 노광 및 이중 에칭 절차에 이용된다. 제1 포토레지스트 층이 제1 포토마스크를 사용하여 패터닝된다(코팅, 노광 및 현상). 그 다음, 제1 포토레지스트 층의 개구를 통해 하드 마스크 층을 에칭하기 위한 에칭 공정이 이어진다. 마찬가지로, 제2 포토레지스트 층이 제2 포토마스크를 사용하여 패터닝된다. 그 다음, 제2 포토레지스트 층의 개구를 통해 하드 마스크 층을 에칭하기 위한 에칭 공정이 이어진다.
단계 116에서, 반도체 기판이 하드 마스크 층의 개구를 통해 에칭되며, 반도체 기판에 트렌치를 형성한다. 하드 마스크 층의 패턴은 반도체 기판에 전사된다.
단계 118에서, 반도체 기판의 트렌치는 쉘로우 트렌치 아이솔레이션(STI) 특징부를 형성하도록 하나 이상의 유전체 재료로 채워진다. 하나의 실시예에서, 쉘로우 트렌치 아이솔레이션 특징부는 실리콘 산화물을 포함한다. 실리콘 산화물은 CVD 공정에 의해 트렌치에 채워질 수 있다. 다양한 예에서, 실리콘 산화물은 HDPCVD(high density plasma chemical vapor deposition)에 의해 형성될 수 있다. 실리콘 산화물은 대안으로서 HARP(high aspect ratio process)에 의해 형성될 수 있다. 다른 실시예에서, 트렌치 아이솔레이션 특징부는 다층 구조를 포함할 수 있다. 실시예에 더하여, STI 특징부는 실리콘 질화물 또는 산질화물과 같은 기타 적합한 재료를 포함한다.
하나의 실시예에서, 반도체 기판 상의 과도한 유전체 재료를 제거하고 표면을 평탄화하도록 화학 기계적 연마(CMP)와 같은 연마 공정이 이어진다.
단계 120에서, STI 특징부가 리세스되며 리세스된 STI 특징부에 비해 반도체 부분(실리콘 부분)이 돌출되어 핀형 활성 영역이 되도록 STI 특징부가 에칭 백된다. 따라서, STI 특징부의 상부 표면은 핀형 활성 영역의 상부 표면보다 낮다.
도 4로 돌아가서, 단계 104에서의 핀형 활성 영역의 형성 후에, 방법(100)은 기능 게이트 스택(56 및 58) 및 더미 게이트 스택(60)을 포함하는 게이트 스택을 형성함으로써 단계 106으로 진행한다. 도 3에 예시된 바와 같이, 게이트 스택(기능 게이트 스택(56 및 58) 및 더미 게이트 스택(60)을 포함함)은 메인 게이트(62) 및 게이트 스페이서(64)를 포함한다. 각각의 메인 게이트 스택(62)은 게이트 유전체 특징부(62a) 및 게이트 유전체 특징부(62a) 상에 배치된 게이트 전극(62b)을 포함한다. 다양한 실시예에서, 게이트 스택은 게이트 전극용 폴리실리콘 또는 금속을 포함할 수 있고 게이트 유전체용 실리콘 산화물 및/또는 하이 k 유전체 재료를 포함할 수 있다. 게이트 스택이 하이 k 유전체 및 금속(하이 k 금속 게이트로 지칭됨)을 포함할 경우, 하이 k 금속 게이트의 형성은 하이 k 유전체 재료 및 금속이 이 단계에서 바로 증착 및 패터닝되는 게이트 퍼스트(gate-first) 공정을 구현할 수 있다. 대안으로서, 하이 k 금속 게이트는 다양한 실시예에서 게이트 라스트 공정 또는 하이 k 라스트 공정과 같은 다른 기술에 의해 형성될 수 있다.
방법(100)은 활성 영역(54)(예를 들어, 54a 및 54b)에 소스 및 드레인 특징부(74)를 형성함으로써 단계 108로 진행한다. 소스 및 드레인 특징부는 각각 대응하는 기능 게이트 스택(56 또는 58)의 측 상에 배치된다. 하나의 실시예에서, 소스 및 드레인 특징부(74)는 대응하는 메인 게이트 스택에 실질적으로 맞춰 정렬된 저농도 도핑된 드레인(LDD) 특징부 및 대응하는 게이트 스페이서(64)에 맞춰 정렬된 고농도 도핑된 소스 및 드레인(S/D)을 포함한다. 소스 및 드레인 특징부(74)는 적합한 기술(이온 주입과 같은)에 의해 형성되며 활성화를 위해 열 어닐링이 이어진다. 본 실시예에서, 제1 활성 영역(54a)에서의 소스 및 드레인 특징부(74)는 nFinFET을 형성하도록 구성된 n형 도펀트를 포함한다. 제2 활성 영역(54b)에서의 소스 및 드레인 특징부(74)는 pFinFET을 형성하도록 구성된 p형 도펀트를 포함한다.
게이트 스택의 형성과 소스 및 드레인 특징부의 형성은 하나의 절차에서 통합된다. 예를 들어, 고농도 도핑된 소스 및 드레인은 게이트 스페이서의 형성 후에 형성된다. 게이트 스택 및 소스/드레인 특징부를 형성하기 위한 절차의 하나의 실시예가 아래에 기재된다.
게이트 재료 층이 기판 상에 형성되고 게이트 스택을 형성하도록 패터닝된다. 게이트 재료 층은 (실리콘 산화물과 같은) 계면 층 및 계면 층 상에 배치된 하이 k 유전체 재료와 하이 k 유전체 재료 층 상의 폴리실리콘 층을 포함한다. 패터닝 기술은 리소그래피 공정 및 에칭을 포함한다. 게이트 재료 층을 패터닝하기 위한 에칭 마스크로서 하드 마스크가 이용될 수 있다.
그 다음, LDD 특징부가 이온 주입에 의해 형성되고, 활성화를 위해 열 어닐링이 이어질 수 있다. 게이트 스페이서가 증착 및 건식 에칭에 의해 게이트 스택의 측벽 상에 형성된다. 구체적으로, 더미 게이트 스택(60)(게이트 스페이서를 포함함)은 STI 특징부(68) 상에 안착하도록 형성되고 핀형 활성 영역(54)의 단부 부분을 커버하도록 연장된다. 본 실시예에서, 더미 게이트(60)는 일 측에서 핀형 활성 영역(54a)의 단부 부분을 커버하고 다른 측에서 핀형 활성 영역(54b)의 단부 부분을 커버한다.
그 다음, 반도체 기판이 리세스를 형성하도록 에칭된다. 본 실시예에서, 실리콘 기판은 적합한 에천트를 사용하여 에칭된다. 리세스가 실리콘 기판에 형성되고, 실리콘에 의해 STI 특징부(68)로부터 분리된다. STI 특징부(68)의 에지와 더미 게이트 스택(60)의 에지 사이의 오프셋은 도 2에 예시된 바와 같이 각각 ZL 및 ZR이다. 오프셋 ZL 및 ZR은 리세스가 STI 특징부(68)에 도달 및 노출시킬 수 없도록 충분하게 설계된다.
이어서, 향상된 채널 이동도를 위해 적합한 변형 효과를 달성하기 위해 기판과 상이한 반도체 재료의 에피 성장된 특징부를 형성하도록 에피텍시 성장(또는 에피 성장)이 구현된다. 하나의 실시예에서, pFinFET에 대한 리세스에서 실리콘 게르마늄이 에피 성장된다. 다른 실시예에서, nFinFET에 대한 리세스에서 실리콘 카바이드가 에피 성장된다.
에피 성장은 실리콘 표면의 표면과 실질적으로 동일 평면으로 또는 대안으로서 에피 특징부가 돌출되도록 실리콘 표면보다 더 높게 에피 특징부를 성장시킬 수 있다. 에피텍시 성장 후에 고농도 도핑된 소스 및 드레인이 이온 주입에 의해 형성된다.
다른 실시예에서, 리세스 에칭에 사용된 게이트 스페이서가 제거되고, 제2 게이트 스페이서가 게이트 스택의 측벽 상에 형성된다. 따라서, 제1 게이트 스페이서는 핀 단부와 더미 게이트 스택의 중첩을 오프셋시키도록 조정되는 반면에, 제2 게이트 스페이서는 고농도 도핑된 소스 및 드레인을 오프셋시키도록 조정되는 것이다.
또 다른 실시예에서, 고농도 도핑된 소스 및 드레인은 에피 성장 동안 형성되며, 에피 특징부가 에피 성장 동안 인시추(in situ) 도핑된다. 에피 성장의 전구체는 에피 성장 동안 동시에 도펀트를 유도할 화학물을 포함한다.
방법(100) 전에, 그 중에 그리고/또는 그 후에 다른 공정 단계가 구현될 수 있다. 하나의 실시예에서, 층간 유전체(ILD; interlayer dielectric) 층이 기판 및 게이트 스택 상에 형성된다. ILD 층은 CVD와 같은 적합한 기술에 의해 증착된다. ILD는 실리콘 산화물과 같은 유전체 재료, 로우 k 유전체 재료 또는 조합을 포함한다. 그 다음, 나중에 ILD의 표면을 분극시키도록 화학 기계적 연마(CMP) 공정이 적용될 수 있다. 하나의 예에서, 후속 공정 단계 동안 CMP 공정에 의해 게이트 스택이 노출된다. 게이트 라스트 공정에서 하이 k 금속 게이트를 형성하도록, 폴리실리콘 층은 ILD 층의 형성 후에 하나 이상의 금속으로 교체된다. 보다 구체적으로, 게이트 스택에서의 폴리실리콘 층은 에칭에 의해 제거되며 게이트 트렌치가 된다. 그 다음, 게이트 트렌치는 하나 이상의 금속 재료에 의해 채워지며 금속 게이트 스택을 형성한다. 본 실시예에서, 적합한 일 함수를 갖는 제1 금속이 게이트 트렌치에 증착되고, 제2 금속이 게이트 트렌치를 채우도록 제1 금속 상에 배치된다. 제1 금속은 일 함수 금속으로도 불린다. 제2 금속은 알루미늄 또는 텅스텐을 포함할 수 있다.
하이 k 라스트 공정에서, 게이트 유전체와 폴리실리콘은 둘 다 에칭에 의해 제거된다. 그 후에, 하이 k 유전체 재료 및 금속이 하이 k 금속 게이트 스택을 형성하도록 그 안에 채워진다.
다른 예에서, 기판 상에 상호접속 구조가 더 형성되고, 이는 기능 회로를 형성하기 위해 다양한 트랜지스터 및 기타 디바이스를 연결하도록 설계된다. 상호접속 구조는 수평 접속을 위한 금속 라인 및 수직 접속을 위한 컨택/비아와 같은 다양한 전도성 특징부를 포함한다. 다양한 상호접속 특징부는 구리, 텅스텐, 및 실리사이드를 포함하는 다양한 전도성 재료를 구현할 수 있다. 하나의 예에서, 다마신 공정이 구리 기반의 다층 상호접속 구조를 형성하는데 사용된다. 다른 실시예에서, 텅스텐이 컨택 홀에 텅스텐 플러그를 형성하는데 사용된다.
도시되지 않았지만, 컨택을 위한 실리사이드, 및 다층 상호접속(MLI; multilayer interconnection)과 같은 다양한 디바이스 특징부를 포함하는 기타 특징부 및 이들 특징부를 형성하는 공정 단계들이 존재할 수 있다. 하나의 예에서, 실리사이드 컨택 층은 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈룸 실리사이드, 티타늄 실리사이드, 플래티늄 실리사이드, 에르븀 실리사이드, 팔라듐 실리사이드, 또는 이들의 조합을 포함한다. 게이트 스페이서는 다층 구조를 가질 수 있고, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 기타 유전체 재료를 포함할 수 있다.
본 개시의 실시예가 상세하게 기재되었지만, 당해 기술 분야에서의 숙련자라면 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 여기에서 다양한 변경, 치환, 및 대안을 행할 수 있음을 이해하여야 한다. 예를 들어, 반도체 구조(50)는 핀형 활성 영역을 포함한다. 그러나, 본 개시는 또한 활성 영역 및 STI 특징부가 실질적으로 동일 평면을 이루는 2차원 회로에도 적용 가능하다. 에피 특징부가 변형 효과를 위해 전계 효과 트랜지스터에 통합될 경우, 더미 게이트 스택과 활성 영역의 단부 부분 사이의 중첩이 포시트 결함을 감소시키도록 개시된 바와 같이 구현될 수 있다. 다른 예에서, 더미 게이트와 활성 영역 사이의 중첩이 포시트 문제를 효과적으로 막게끔 조정되도록, 더미 게이트(60)는 기능 게이트 스택과 상이한 폭을 갖는다. 또다른 예에서, 더미 게이트는 실리콘 산화물 및 폴리실리콘과 같은 상이한 재료를 포함할 수 있으며, 기능 게이트 스택은 하이 k 유전체 재료 및 금속을 포함한다. 또다른 실시예에서, 실리콘 게르마늄 에피 특징부만 pFinFET에 형성되며 nFinFET은 실리콘 기판에 형성된 소스 및 드레인 특징부를 갖는다.
따라서, 본 개시는 반도체 구조를 제공한다. 반도체 구조는, 반도체 기판과; 반도체 기판에 형성된 아이솔레이션 특징부와; 반도체 기판에 형성된 제1 활성 영역 및 제2 활성 영역으로서, 상기 제1 및 제2 활성 영역은 제1 방향으로 연장하며 아이솔레이션 특징부에 의해 서로 분리되는 것인, 제1 활성 영역 및 제2 활성 영역과; 아이솔레이션 특징부 상에 배치된 더미 게이트를 포함하고, 더미 게이트는 제1 방향에서 일측으로부터 제1 활성 영역으로 연장하고 다른 측으로부터 제2 활성 영역으로 연장한다.
하나의 실시예에서, 반도체 구조는, 제1 활성 영역 상에 배치되며 제1 전계 효과 트랜지스터를 형성하도록 구성된 제1 기능 게이트와; 제2 활성 영역 상에 배치되며 제2 전계 효과 트랜지스터를 형성하도록 구성된 제2 기능 게이트를 더 포함한다.
다른 실시예에서, 반도체 구조는, 제1 활성 영역 상에 형성되며 제1 기능 게이트 스택에 의해 개재되는(interposed) 제1 에피텍시 특징부를 더 포함한다. 또 다른 실시예에서, 반도체 기판은 실리콘을 포함하고; 제1 에피텍시 특징부는 실리콘 게르마늄을 포함하고; 제1 전계 효과 트랜지스터는 p형 전계 효과 트랜지스터와 n형 전계 효과 트랜지스터 중의 하나를 포함하며, 제1 에피텍시 특징부는 반도체 기판의 일부분에 의해 더미 게이트로부터 분리된다.
다른 실시예에서, 반도체 구조는, 제2 활성 영역 상에 형성되며 제2 기능 게이트 스택에 의해 개재되는 제2 에피텍시 특징부를 더 포함한다. 또 다른 실시예에서, 제2 에피텍시 특징부는 실리콘 카바이드를 포함하고; 제2 전계 효과 트랜지스터는 p형 전계 효과 트랜지스터와 n형 전계 효과 트랜지스터 중의 다른 하나를 포함하며, 제2 에피텍시 특징부는 반도체 기판의 다른 부분에 의해 더미 게이트로부터 분리된다.
또 다른 실시예에서, 제1 및 제2 기능 게이트는 각각 하이 k 유전체 재료 층 및 하이 k 유전체 재료 층 상의 금속 층을 포함한다.
또 다른 실시예에서, 아이솔레이션 특징부는 제1 방향에서 제1 치수 S1만큼 연장하는 쉘로우 트렌치 아이솔레이션(STI) 특징부이다. 다른 실시예에서, 제1 활성 역역 및 제2 활성 영역은 제1 방향으로 정렬된 핀형 활성 영역이고; 더미 게이트는 제1 방향에 수직인 제2 방향으로 정렬되고 제1 방향에서 제2 치수 S2만큼 걸쳐 있으며(span), 제2 치수는 제1 치수보다 더 크다.
또 다른 실시예에서, 더미 게이트는 제1 방향에서 제1 중첩 치수 Z1만큼 제1 활성 영역으로 연장하고; 더미 게이트는 제1 방향에서 제2 중첩 치수 Z2만큼 제2 활성 영역으로 연장하며, S1, S2, Z1 및 Z2는 공식 S2=S1+Z1+Z2로 관련된다. 또 다른 실시예에서, 더미 게이트는 메인 게이트 스택 및 메인 게이트 스택의 양측 상에 배치된 게이트 스페이서를 포함하며; 메인 게이트 스택은 제1 방향의 폭 W을 갖고 게이트 스페이서는 두께 T를 가지며; 제2 치수 S2는 W+2T이다.
본 개시는 또한 반도체 구조의 다른 실시예를 제공한다. 반도체 구조는, 실리콘 기판과; 실리콘 기판에 형성되며 제1 방향으로 배향된 제1 복수의 핀형 활성 영역과; 실리콘 기판에 형성되며 제1 방향으로 배향된 제2 복수의 핀형 활성 영역과; 실리콘 기판에 형성되며 제1 핀형 활성 영역과 제2 핀형 활성 영역 사이에 개재된 쉘로우 트렌치 아이솔레이션(STI) 특징부와; STI 특징부 상에 배치된 더미 게이트를 포함하고, 더미 게이트는 제1 방향에서 일측으로부터 제1 핀형 활성 영역과 중첩하고 다른 측으로부터 제2 핀형 활성 영역과 중첩하도록 연장한다.
반도체 구조의 하나의 실시예에서, 제1 핀형 활성 영역은 각각 STI 특징부와 접촉하는 제1 단부를 포함하고, 제2 핀형 활성 영역은 각각 STI 특징부와 접촉하는 제2 단부를 포함한다.
다른 실시예에서, STI 특징부는 제1 방향으로 제1 치수 S1만큼 걸쳐 있고; 제1 단부와 제2 단부는 제1 방향에서 제1 간격을 가지며, 제1 간격은 제1 치수 S1와 같고; 더미 게이트는 제1 방향에서 제2 치수 S2만큼 걸쳐 있으며, S2는 S1보다 더 크다.
또 다른 실시예에서, 더미 게이트는 제1 방향에서 제1 중첩 치수 Z1만큼 제1 핀형 활성 영역과 중첩하고; 더미 게이트는 제1 방향에서 제2 중첩 치수 Z2만큼 제2 핀형 활성 영역과 중첩하며; S1, S2, Z1 및 Z2는 공식 S2=S1+Z1+Z2로 관련된다.
또 다른 실시예에서, STI 특징부는 제1 및 제2 핀형 활성 영역의 상부 표면보다 낮은 상부 표면을 포함한다.
본 개시는 또한, 반도체 기판에 아이솔레이션 특징부를 형성하고, 반도체 기판에 아이솔레이션 특징부에 의해 개재되는 제1 핀형 활성 영역과 제2 핀형 활성 영역을 형성하고, 아이솔레이션 특징부 상에 더미 게이트 스택 - 더미 게이트는 일 측으로부터 제1 핀형 활성 영역으로 연장하고 다른 측으로부터 제2 핀형 활성 영역으로 연장함 - 을 형성하는 것을 포함하는 방법의 실시예를 제공한다.
하나의 실시예에서, 방법은 제1 핀형 활성 영역에 에피텍셜 성장된 소스 및 드레인 특징부를 형성하는 것을 더 포함한다. 다른 실시예에서, 더미 게이트 스택의 형성은 폴리실리콘을 갖는 제1 게이트를 형성하고 폴리실리콘을 금속으로 교체하는 것을 포함한다.
또 다른 실시예에서, 아이솔레이션 특징부의 형성 및 제1 핀형 활성 영역과 제2 핀형 활성 영역의 형성은, 활성 영역을 정의하는 제1 포토마스크 및 컷 특징부를 정의하는 제2 포토마스크를 사용하여 하드 마스크를 형성하는 것을 포함하며, 하드 마스크는 제1 및 제2 핀형 활성 영역을 정의하는 개구를 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자가 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 알 것이다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가 구성은 본 개시의 진정한 의미 및 범위에서 벗어나지 않고, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 여기에서 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 또한 알아야 한다.
50: 반도체 구조 52: 반도체 기판
54: 활성 영역 56, 58: 게이트 스택
60: 더미 게이트 스택 62: 메인 게이트
64: 게이트 스페이서 70: 도핑된 웰
72: 에피 특징부 74: 소스 및 드레인 특징부

Claims (10)

  1. 반도체 구조에 있어서,
    반도체 기판과;
    상기 반도체 기판에 형성된 아이솔레이션 특징부(isolation feature)와;
    상기 반도체 기판에 형성된 제1 활성 영역 및 제2 활성 영역으로서, 상기 제1 및 제2 활성 영역은 제1 방향으로 연장하며 상기 아이솔레이션 특징부에 의해 서로 분리되는 것인, 제1 활성 영역 및 제2 활성 영역과;
    상기 아이솔레이션 특징부 상에 배치된 더미 게이트로서, 상기 더미 게이트는 상기 제1 방향에서 일측으로부터 상기 제1 활성 영역으로 연장하고 다른 측으로부터 상기 제2 활성 영역으로 연장하는 것인, 더미 게이트를 포함하는 반도체 구조.
  2. 청구항 1에 있어서,
    상기 제1 활성 영역 상에 배치되며 제1 전계 효과 트랜지스터를 형성하도록 구성된 제1 기능 게이트(functional gate)와;
    상기 제2 활성 영역 상에 배치되며 제2 전계 효과 트랜지스터를 형성하도록 구성된 제2 기능 게이트를 더 포함하는 반도체 구조.
  3. 청구항 2에 있어서, 상기 제1 활성 영역 상에 형성되며 상기 제1 기능 게이트 스택에 의해 개재되는(interposed) 제1 에피텍시 특징부를 더 포함하는 반도체 구조.
  4. 청구항 1에 있어서, 상기 아이솔레이션 특징부는 상기 제1 방향에서 제1 치수 S1만큼 연장하는 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation)인 것인 반도체 구조.
  5. 반도체 구조에 있어서,
    실리콘 기판과;
    상기 실리콘 기판에 형성되며 제1 방향으로 배향된 제1 복수의 핀형 활성 영역과;
    상기 실리콘 기판에 형성되며 상기 제1 방향으로 배향된 제2 복수의 핀형 활성 영역과;
    상기 실리콘 기판에 형성되며 상기 제1 핀형 활성 영역과 상기 제2 핀형 활성 영역 사이에 개재된 쉘로우 트렌치 아이솔레이션(STI) 특징부와;
    상기 STI 특징부 상에 배치된 더미 게이트로서, 상기 더미 게이트는 상기 제1 방향에서 일측으로부터 상기 제1 핀형 활성 영역과 중첩하고 다른 측으로부터 상기 제2 핀형 활성 영역과 중첩하도록 연장하는 것인 더미 게이트를 포함하는 반도체 구조.
  6. 청구항 5에 있어서, 상기 제1 핀형 활성 영역은 각각 상기 STI 특징부와 접촉하는 제1 단부를 포함하고, 상기 제2 핀형 활성 영역은 각각 상기 STI 특징부와 접촉하는 제2 단부를 포함하는 것인 반도체 구조.
  7. 반도체 기판에 아이솔레이션 특징부를 형성하는 단계와;
    상기 반도체 기판에 상기 아이솔레이션 특징부에 의해 개재되는 제1 핀형 활성 영역과 제2 핀형 활성 영역을 형성하는 단계와;
    상기 아이솔레이션 특징부 상에 더미 게이트 스택을 형성하는 단계로서, 상기 더미 게이트는 일측으로부터 상기 제1 핀형 활성 영역으로 연장하고 다른 측으로부터 상기 제2 핀형 활성 영역으로 연장하는 것인, 단계를 포함하는 방법.
  8. 청구항 7에 있어서, 상기 제1 핀형 활성 영역에 에피텍시 성장된 소스 및 드레인 특징부를 형성하는 단계를 더 포함하는 방법.
  9. 청구항 7에 있어서, 상기 더미 게이트 스택을 형성하는 단계는 폴리실리콘을 갖는 제1 게이트를 형성하고 상기 폴리실리콘을 금속으로 교체하는 것을 포함하는 것인 방법.
  10. 청구항 7에 있어서, 상기 아이솔레이션 특징부를 형성하는 단계 및 상기 제1 핀형 활성 영역 및 제2 핀형 활성 영역을 형성하는 단계는 활성 영역을 정의하는 제1 포토마스크 및 컷 특징부를 정의하는 제2 포토마스크를 사용하여 하드 마스크를 형성하는 것을 포함하며, 상기 하드 마스크는 상기 제1 및 제2 핀형 활성 영역을 정의하는 개구를 포함하는 것인 방법.
KR1020120039400A 2012-01-23 2012-04-16 라인 단부 연장된 트랜지스터에 대한 구조 및 방법 KR101374431B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/356,235 2012-01-23
US13/356,235 US9324866B2 (en) 2012-01-23 2012-01-23 Structure and method for transistor with line end extension

Publications (2)

Publication Number Publication Date
KR20130086104A true KR20130086104A (ko) 2013-07-31
KR101374431B1 KR101374431B1 (ko) 2014-03-17

Family

ID=48742320

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120039400A KR101374431B1 (ko) 2012-01-23 2012-04-16 라인 단부 연장된 트랜지스터에 대한 구조 및 방법

Country Status (5)

Country Link
US (2) US9324866B2 (ko)
KR (1) KR101374431B1 (ko)
CN (1) CN103219340B (ko)
DE (1) DE102012105738B4 (ko)
TW (1) TWI480958B (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150071726A (ko) * 2013-12-09 2015-06-29 삼성전자주식회사 반도체 소자의 테스트 패턴
KR20150111807A (ko) * 2014-03-26 2015-10-06 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20160103372A (ko) * 2015-02-24 2016-09-01 삼성전자주식회사 반도체 소자 형성 방법
KR20160136042A (ko) * 2015-05-19 2016-11-29 삼성전자주식회사 반도체 소자
KR20190024514A (ko) * 2017-08-31 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 누설 감소 방법 및 그 구조
KR20190136883A (ko) * 2018-05-31 2019-12-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 유전체 게이트 위의 콘택트를 갖는 finfet 디바이스를 위한 구조체 및 방법

Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8697515B2 (en) 2012-06-06 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8803241B2 (en) * 2012-06-29 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy gate electrode of semiconductor device
US9337318B2 (en) * 2012-10-26 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with dummy gate on non-recessed shallow trench isolation (STI)
KR101983633B1 (ko) 2012-11-30 2019-05-29 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9117669B2 (en) * 2012-12-20 2015-08-25 Taiwan Semiconductor Manufacturing, Ltd. Apparatus for ESD protection
US8859372B2 (en) * 2013-02-08 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Double channel doping in transistor formation
US9997617B2 (en) * 2013-03-13 2018-06-12 Qualcomm Incorporated Metal oxide semiconductor (MOS) isolation schemes with continuous active areas separated by dummy gates and related methods
KR102021768B1 (ko) 2013-03-15 2019-09-17 삼성전자 주식회사 반도체 장치의 제조 방법 및 그 방법에 의해 제조된 반도체 장치
KR101998666B1 (ko) * 2013-06-25 2019-10-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20150015187A (ko) * 2013-07-31 2015-02-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102072410B1 (ko) * 2013-08-07 2020-02-03 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102025309B1 (ko) * 2013-08-22 2019-09-25 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9379106B2 (en) 2013-08-22 2016-06-28 Samsung Electronics Co., Ltd. Semiconductor devices having 3D channels, and methods of fabricating semiconductor devices having 3D channels
US9991285B2 (en) 2013-10-30 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming FinFET device
KR102085525B1 (ko) * 2013-11-27 2020-03-09 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN104681557B (zh) * 2013-11-28 2018-02-06 中国科学院微电子研究所 半导体装置及其制造方法
US10861748B2 (en) 2013-11-28 2020-12-08 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor arrangement and method for manufacturing the same
US10825738B2 (en) 2013-11-28 2020-11-03 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor arrangements and methods of manufacturing the same
KR102066000B1 (ko) 2013-12-11 2020-01-14 삼성전자주식회사 반도체 소자의 제조하는 방법
CN104733316B (zh) * 2013-12-20 2018-03-30 中芯国际集成电路制造(上海)有限公司 FinFET器件及其形成方法
US9076869B1 (en) * 2014-01-08 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method
US9515172B2 (en) 2014-01-28 2016-12-06 Samsung Electronics Co., Ltd. Semiconductor devices having isolation insulating layers and methods of manufacturing the same
US9209179B2 (en) 2014-04-15 2015-12-08 Samsung Electronics Co., Ltd. FinFET-based semiconductor device with dummy gates
KR102202754B1 (ko) * 2014-08-14 2021-01-15 삼성전자주식회사 반도체 장치
US9614088B2 (en) * 2014-08-20 2017-04-04 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate structure and manufacturing method thereof
US9431513B2 (en) 2014-09-29 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy gate structure and methods thereof
TWI600159B (zh) 2014-10-01 2017-09-21 聯華電子股份有限公司 半導體元件及其製作方法
US9547741B2 (en) * 2014-10-20 2017-01-17 Globalfoundries Inc. Methods, apparatus, and system for using filler cells in design of integrated circuit devices
TWI610435B (zh) 2014-11-17 2018-01-01 聯華電子股份有限公司 具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件及其製造方法
KR102150942B1 (ko) * 2014-12-01 2020-09-03 삼성전자주식회사 핀펫을 구비하는 반도체 장치
KR102233073B1 (ko) * 2014-12-03 2021-03-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102214023B1 (ko) 2014-12-03 2021-02-09 삼성전자주식회사 반도체 장치
US9991384B2 (en) 2015-01-15 2018-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
TWI638385B (zh) * 2015-03-31 2018-10-11 聯華電子股份有限公司 半導體裝置的圖案化結構及其製作方法
CN106298916B (zh) 2015-05-26 2020-06-30 联华电子股份有限公司 半导体元件及其制作方法
CN106409748B (zh) 2015-08-03 2020-11-17 联华电子股份有限公司 半导体元件及其制作方法
US9583600B1 (en) 2015-10-08 2017-02-28 United Microelectronics Corp. Semiconductor device and method for fabricating the same
CN106653841A (zh) * 2015-10-28 2017-05-10 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
US9793406B2 (en) * 2015-10-28 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US9728642B2 (en) * 2015-11-04 2017-08-08 International Business Machines Corporation Retaining strain in finFET devices
KR102318131B1 (ko) 2015-12-03 2021-10-26 삼성전자주식회사 반도체 장치
CN106910685A (zh) * 2015-12-23 2017-06-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
CN106952818B (zh) * 2016-01-06 2019-11-05 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
TWI728966B (zh) 2016-01-20 2021-06-01 聯華電子股份有限公司 半導體元件及其製作方法
US10269793B2 (en) * 2016-04-28 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain regions in fin field effect transistors (FinFETs) and methods of forming same
US9899266B2 (en) 2016-05-02 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structures and methods of forming the same
US10163634B2 (en) 2016-05-20 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming conductive lines
CN107481933B (zh) * 2016-06-08 2020-05-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN107546119B (zh) 2016-06-24 2022-10-21 联华电子股份有限公司 半导体元件及其制作方法
US9917154B2 (en) 2016-06-29 2018-03-13 International Business Machines Corporation Strained and unstrained semiconductor device features formed on the same substrate
US9847418B1 (en) * 2016-07-26 2017-12-19 Globalfoundries Inc. Methods of forming fin cut regions by oxidizing fin portions
TWI691076B (zh) 2016-08-03 2020-04-11 聯華電子股份有限公司 半導體結構及其製作方法
TWI692871B (zh) 2016-08-03 2020-05-01 聯華電子股份有限公司 半導體結構及其製作方法
CN107689330B (zh) * 2016-08-04 2020-10-02 中芯国际集成电路制造(北京)有限公司 一种半导体器件及制备方法、电子装置
US9634138B1 (en) 2016-08-24 2017-04-25 Qualcomm Incorporated Field-effect transistor (FET) devices employing adjacent asymmetric active gate / dummy gate width layout
US11088033B2 (en) * 2016-09-08 2021-08-10 International Business Machines Corporation Low resistance source-drain contacts using high temperature silicides
CN108022843B (zh) * 2016-11-04 2020-08-07 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN106449641B (zh) * 2016-11-15 2019-04-12 中国科学院微电子研究所 具有连续侧墙的半导体设置及其制造方法
US10050028B2 (en) * 2016-11-28 2018-08-14 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with reduced leakage current
CN108574013B (zh) * 2017-03-13 2021-07-30 中芯国际集成电路制造(上海)有限公司 半导体装置及其操作方法
US10157800B2 (en) * 2017-04-24 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20180337033A1 (en) * 2017-05-16 2018-11-22 Globalfoundries Inc. Novel approach to improve sdb device performance
KR102369654B1 (ko) * 2017-06-21 2022-03-03 삼성전자주식회사 반도체 장치
US10803227B2 (en) 2017-08-29 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit layouts with line-end extensions
US10510889B2 (en) 2017-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. P-type strained channel in a fin field effect transistor (FinFET) device
US10734233B2 (en) * 2018-02-22 2020-08-04 Globalfoundries Inc. FinFET with high-k spacer and self-aligned contact capping layer
US10461078B2 (en) 2018-02-26 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Creating devices with multiple threshold voltage by cut-metal-gate process
KR102458311B1 (ko) * 2018-04-11 2022-10-24 삼성전자주식회사 집적회로 소자
KR102535087B1 (ko) 2018-04-20 2023-05-19 삼성전자주식회사 반도체 장치
KR102546305B1 (ko) * 2018-04-20 2023-06-21 삼성전자주식회사 집적회로 소자
CN112768526A (zh) * 2018-09-19 2021-05-07 中国科学院微电子研究所 半导体装置
US10680107B2 (en) 2018-09-24 2020-06-09 International Business Machines Corporation Nanosheet transistor with stable structure
US11188703B2 (en) * 2018-09-28 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system, and method of forming the same
CN111816563A (zh) * 2019-04-12 2020-10-23 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
KR20210039772A (ko) 2019-10-02 2021-04-12 삼성전자주식회사 집적회로 소자 및 그 제조 방법
CN110707041A (zh) * 2019-10-14 2020-01-17 芯盟科技有限公司 半导体结构及其形成方法
US11515212B2 (en) 2019-10-30 2022-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices having controlled S/D epitaxial shape
US20210134783A1 (en) * 2019-10-30 2021-05-06 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure
DE102021104484A1 (de) * 2020-03-30 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Schaltungsstruktur mit gatekonfiguration
CN115527860B (zh) * 2022-11-04 2023-04-07 合肥晶合集成电路股份有限公司 半导体结构的制作方法以及半导体结构

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100278994B1 (ko) 1998-12-04 2001-02-01 김영환 반도체장치의 콘택 형성방법
FR2838554B1 (fr) 2002-04-15 2004-07-09 St Microelectronics Sa Dispositif semiconducteur de memoire, non volatile, programmable et effacable electriquement, a une seule couche de materiau de grille, et plan memoire correspondant
US7348248B2 (en) * 2005-07-12 2008-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS transistor with high drive current and low sheet resistance
US7525160B2 (en) 2005-12-27 2009-04-28 Intel Corporation Multigate device with recessed strain regions
JP2008124189A (ja) * 2006-11-10 2008-05-29 Elpida Memory Inc 半導体装置及びその製造方法
US7534689B2 (en) * 2006-11-21 2009-05-19 Advanced Micro Devices, Inc. Stress enhanced MOS transistor and methods for its fabrication
JP2008244093A (ja) * 2007-03-27 2008-10-09 Elpida Memory Inc 半導体装置の製造方法
US20080237634A1 (en) * 2007-03-30 2008-10-02 International Business Machines Corporation Crystallographic recess etch for embedded semiconductor region
JP2009015195A (ja) 2007-07-09 2009-01-22 Seiko Epson Corp 反射スクリーン
JP2009105195A (ja) * 2007-10-23 2009-05-14 Elpida Memory Inc 半導体装置の構造および製造方法
JP5107680B2 (ja) * 2007-11-16 2012-12-26 パナソニック株式会社 半導体装置
US7786518B2 (en) 2007-12-27 2010-08-31 Texas Instruments Incorporated Growth of unfaceted SiGe in MOS transistor fabrication
US20090170270A1 (en) * 2007-12-27 2009-07-02 Texas Instruments Incorporated Integration schemes to avoid faceted sige
US20090224328A1 (en) * 2008-03-04 2009-09-10 Shyh-Fann Ting Semiconductor device
US20100059823A1 (en) * 2008-09-10 2010-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive device for high-k metal gate technology and method of making
US8003467B2 (en) * 2008-11-03 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a semiconductor device having metal gate stacks
US8053299B2 (en) * 2009-04-17 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
US8232627B2 (en) * 2009-09-21 2012-07-31 International Business Machines Corporation Integrated circuit device with series-connected field effect transistors and integrated voltage equalization and method of forming the device
US8653608B2 (en) * 2009-10-27 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design with reduced current crowding
DE102009055435B4 (de) 2009-12-31 2017-11-09 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verstärkter Einschluss von Metallgateelektrodenstrukturen mit großem ε durch Verringern der Materialerosion einer dielektrischen Deckschicht beim Erzeugen einer verformungsinduzierenden Halbleiterlegierung
US8212295B2 (en) * 2010-06-30 2012-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. ROM cell circuit for FinFET devices
US8097925B2 (en) 2010-03-26 2012-01-17 Altera Corporation Integrated circuit guard rings
US20120292637A1 (en) 2011-05-17 2012-11-22 Globalfoundries Inc. Dual Cavity Etch for Embedded Stressor Regions
US8557666B2 (en) * 2011-09-13 2013-10-15 GlobalFoundries, Inc. Methods for fabricating integrated circuits
WO2013095474A1 (en) * 2011-12-21 2013-06-27 Intel Corporation Methods for forming fins for metal oxide semiconductor device structures

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150071726A (ko) * 2013-12-09 2015-06-29 삼성전자주식회사 반도체 소자의 테스트 패턴
KR20150111807A (ko) * 2014-03-26 2015-10-06 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20160103372A (ko) * 2015-02-24 2016-09-01 삼성전자주식회사 반도체 소자 형성 방법
KR20160136042A (ko) * 2015-05-19 2016-11-29 삼성전자주식회사 반도체 소자
KR20190024514A (ko) * 2017-08-31 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 누설 감소 방법 및 그 구조
KR20190136883A (ko) * 2018-05-31 2019-12-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 유전체 게이트 위의 콘택트를 갖는 finfet 디바이스를 위한 구조체 및 방법
US10804401B2 (en) 2018-05-31 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for FinFET device with contact over dielectric gate
US11527651B2 (en) 2018-05-31 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device with contact over dielectric gate

Also Published As

Publication number Publication date
US9917192B2 (en) 2018-03-13
US9324866B2 (en) 2016-04-26
DE102012105738B4 (de) 2018-11-15
KR101374431B1 (ko) 2014-03-17
DE102012105738A1 (de) 2013-07-25
CN103219340A (zh) 2013-07-24
US20160240675A1 (en) 2016-08-18
CN103219340B (zh) 2016-04-20
TWI480958B (zh) 2015-04-11
TW201332021A (zh) 2013-08-01
US20130187237A1 (en) 2013-07-25

Similar Documents

Publication Publication Date Title
KR101374431B1 (ko) 라인 단부 연장된 트랜지스터에 대한 구조 및 방법
US9673328B2 (en) Structure and method for providing line end extensions for fin-type active regions
KR102105116B1 (ko) 유전체 게이트 위의 콘택트를 갖는 finfet 디바이스를 위한 구조체 및 방법
KR102023249B1 (ko) 비대칭 컨택을 구비한 finfet 디바이스를 위한 구조 및 방법
KR101438290B1 (ko) 반도체 소자를 위한 소스/드레인 스택 스트레서
US9196543B2 (en) Structure and method for finFET device
US8445340B2 (en) Sacrificial offset protection film for a FinFET device
US20230335643A1 (en) Semiconductor device with source/drain contact
US11721761B2 (en) Structure and method for providing line end extensions for fin-type active regions
US8497171B1 (en) FinFET method and structure with embedded underlying anti-punch through layer
KR101333897B1 (ko) 핀 디바이스를 제조하는 방법 및 구조
US11018224B2 (en) Semiconductor device with epitaxial source/drain
US10872805B2 (en) Semiconductor device and manufacturing method thereof
US10062688B2 (en) Semiconductor device with epitaxial source/drain
KR20190055677A (ko) 에피택셜 소스/드레인을 갖는 반도체 디바이스
US20140175513A1 (en) Structure And Method For Integrated Devices On Different Substartes With Interfacial Engineering

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180227

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20200226

Year of fee payment: 7