KR20130042273A - 식각용 조성물 및 이를 이용하는 반도체 기억 소자의 형성 방법 - Google Patents

식각용 조성물 및 이를 이용하는 반도체 기억 소자의 형성 방법 Download PDF

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Abstract

식각용 조성물이 제공된다. 본 발명에 따른 식각용 조성물은 인산, 암모늄 이온 및 실리콘 원자, 상기 실리콘 원자에 직접적으로 결합하는 아미노기를 포함하는 원자단 및 상기 실리콘 원자에 결합된 적어도 2개 이상의 산소 원자들을 포함하는 실리콘 화합물을 포함할 수 있다.

Description

식각용 조성물 및 이를 이용하는 반도체 기억 소자의 형성 방법{COMPOSITIONS FOR ETCHING AND METHODS FOR FORMING SEMICONDUCTOR MEMORY DEVICES USING THE SAME}
본 발명은 식각용 조성물 및 이를 이용하는 반도체 기억 소자의 형성 방법에 관한 것으로서, 더욱 상세하게는 질화막을 습식 식각하기 위한 식각용 조성물 및 이를 이용하는 반도체 기억 소자의 형성 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 기억 소자의 집적도를 증가시키는 것 및 신뢰성을 향상시키는 것이 요구되고 있다. 반도체 기억 소자의 집적도가 증가할수록 반도체 기억 소자를 형성하기 위한 제조 공정 과정에서 반도체 기억 소자를 구성하는 구성 요소들의 손상 및 변형이 반도체 기억 소자의 신뢰성 및 전기적 특성에 더 많은 영향을 미치게 된다.
특히, 식각 공정의 경우 식각하고자 하는 대상 막질과 다른 막질간의 높은 식각 선택비를 유지하면서 식각 공정에 의해서 형성되는 반응 부산물들에 의한 불량을 최소화하는 것이 요구된다. 따라서 최근 서로 다른 막질들 사이에 높은 식각 선택비를 갖고, 불필요한 반응 부산물들의 발생을 줄일 수 있는 식각용 조성물에 대한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 일 과제는 질화막에 대해서 높은 식각 선택비를 갖는 식각용 조성물을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 불량 발생을 최소화할 수 있는 식각용 조성물을 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 신뢰성이 개선된 반도체 기억 소자의 형성 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술된 기술적 과제들을 해결하기 위한 식각용 조성물이 제공된다. 본 발명의 일 실시 예에 따른 식각용 조성물은 인산, 암모늄 이온 및 실리콘 화합물을 포함할 수 있다. 상기 실리콘 화합물은 실리콘 원자, 상기 실리콘 원자에 직접적으로 결합하는 아미노기를 포함하는 원자단 및 상기 실리콘 원자에 결합된 적어도 2개 이상의 산소 원자들을 포함할 수 있다.
일 실시 예에 따르면 상기 원자단은 아미노 알콕시기 또는 아미노 알킬기일 수 있다.
일 실시 예에 따르면, 상기 원자단은 1~10개의 탄소 원자들을 포함할 수 있다.
일 실시 예에 따르면, 상기 실리콘 화합물은 하기 화학식 1로 표시되고, 하기 화학식1의 R1는 아미노 알콕시기 또는 아미노 알킬기를 포함할 수 있다.
[화학식 1]
Figure pat00001
일 실시 예에 따르면, 상기 실리콘 화합물은 하기 화학식2로 표시되고, 하기 화학식 2의 R2, R3, R4 및 R5는 각각 수소, 알킬기, 아미노 알킬기 또는 아미노 알콕시기이되, R2, R3, R4 및 R5중에서 적어도 하나는 아미노 알킬기 또는 아미노 알콕시기이고, n은 2 또는 3일 수 있다.
[화학식 2]
Figure pat00002
일 실시 예에 따르면, 상기 실리콘 화합물의 조성비는 0.01~15 중량%일 수 있다.
일 실시 예에 따르면, 상기 암모늄 이온의 조성비는 0.01~10 중량%일 수 있다.
일 실시 예에 따르면, 실리콘 산화막에 대하여 실리콘 질화막의 식각 선택비가 1:100보다 클 수 있다.
일 실시 예에 따르면, 상기 아미노기를 포함하는 원자단은 상기 실리콘 화합물내의 결합을 안정화시킬 수 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 기억 소자의 형성 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 기억 소자의 형성 방법은 기판상에 산화막들 및 질화막들을 교대로 그리고 반복적으로 적층하여 적층 구조체를 형성하는 것, 상기 적층 구조체를 관통하는 트렌치를 형성하는 것, 상기 트렌치 내에 반도체 패턴을 형성하는 것 및 상기 질화막을 제거하는 것을 포함할 수 있다. 상기 질화막은 인산, 암모늄 이온을 갖는 화합물 및 실리콘 화합물을 포함하는 식각용 조성물을 이용하는 습식 식각 공정에 의해 제거되고, 상기 실리콘 화합물은 실리콘 원자, 상기 실리콘 원자에 결합하는 아미노기를 포함하는 원자단 및 상기 실리콘 원자에 결합된 적어도 2개 이상의 산소 원자들을 포함할 수 있다.
일 실시 예에 따르면, 상기 질화막을 제거하는 것은, 0.01~15 중량%의 상기 실리콘 화합물 및 0.01~10 중량%의 암모늄 이온을 포함하는 식각용 조성물에 의해 수행될 수 있다.
일 실시 예에 따르면, 상기 원자단은 1~10개의 탄소 원자들 포함하는 아미노 알콕시기 또는 아미노 알킬기일 수 있다.
일 실시 예에 따르면, 상기 실리콘 화합물은 하기 화학식1로 표시되고, 하기 화학식1의 R1는 아미노 알콕시기 또는 아미노 알킬기을 포함할 수 있다.
[화학식 1]
Figure pat00003
일 실시 예에 따르면,상기 실리콘 화합물은 하기 화학식2로 표시되고, 하기 화학식2의 R2, R3, R4 및 R5는 각각 수소, 알킬기, 아미노 알킬기 또는 아미노 알콕시기이되, R2, R3, R4 및 R5 중에서 적어도 하나는 아미노 알킬기 또는 아미노 알콕시기이고, n은 2 또는 3일 수 있다.
[화학식 2]
Figure pat00004
일 실시 예에 따르면, 상기 실리콘 화합물의 산소 원자들은 상기 산화막들의 표면에 결합하여 상기 산화막들을 보호할 수 있다.
본 발명의 실시 예들에 따르면, 식각용 조성물이 적어도 2개의 실리콘과 산소 결합 구조를 갖는 실리콘 화합물을 포함하므로, 질화막에 대하여 높은 식각 선택성을 갖는 식각용 조성물을 제공할 수 있다. 또한, 상기 실리콘 화합물이 아미노기를 포함하는 원자단을 갖는 것에 의해서 실리콘 화합물의 결합 구조의 안정성을 향상시킬 수 있다. 따라서, 식각 공정에서 파티클(Particle)이 발생하는 것을 최소화할 수 있다.
또한, 질화막을 식각하는 동안 발생하는 반응 부산물은 식각용 조성물에 포함된 암모늄 이온과 결합하여 수용성 화합물로 전환될 수 있다. 따라서, 반응 부산물들이 석출되는 현상을 최소화할 수 있다.
도1은 식각 공정에서 실리콘 질화막 및 실리콘 산화막의 식각 속도를 나타내는 그래프이다.
도2는 식각 공정에서 실리콘 산화막에 대한 실리콘 질화막의 식각 선택비를 나타내는 그래프이다.
도3 내지 도10은 본 발명의 실시 예들에 따른 식각용 조성물을 이용하는 반도체 기억 소자의 형성 방법을 설명하기 위한 사시도들이다.
도11은 본 발명의 실시 예들에 따른 식각용 조성물을 이용하여 형성된 반도체 기억 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도12는 본 발명의 실시 예들에 따른 식각용 조성물을 이용하여 형성된 반도체 기억 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 도면들 및 표들을 참조하여 본 발명에 실시 예들에 따른 식각용 조성물에 대해서 구체적으로 설명한다.
< 식각용 조성물>
본 발명의 일 실시 예에 따른 식각용 조성물은 인산, 실리콘 화합물 및 암모늄 이온을 포함할 수 있다.
상기 인산은 실리콘 질화물과 반응하여 질화물을 식각할 수 있다. 실리콘 질화물은 인산과 하기 식1 과 같이 반응하여 식각될 수 있다.
[식1]
3Si3N4 + 27H2O + 4H3PO4 → 4(NH4)3PO4 + 9SiO2H2O
상기 실리콘 화합물은 실리콘 원자, 실리콘 원자에 결합된 아미노기를 포함하는 원자단 및 실리콘 원자에 결합된 적어도 2개의 산소 원자들을 포함할 수 있다. 상기 아미노기를 포함하는 원자단은 아미노 알킬기 또는 아미노 알콕시기일 수 있다. 일 실시 예에 따르면, 상기 아미노 알킬기 또는 아미노 알콕시기에 포함된 탄소의 개수가 1~10개일 수 있다.
일 실시 예에 따르면, 상기 실리콘 화합물은 약 0.01~15 중량%의 조성비로 포함될 수 있다.
상기 실리콘 화합물은 하기 화학식 1 또는 화학식 2로 표시될 수 있다.
[화학식1]
Figure pat00005
[화학식2]
Figure pat00006
상기 화학식1의 R1은 아미노 알킬기 또는 아미노 알콕시기일 수 있다. 예를 들어, 상기 실리콘 화합물은 아미노 프로필 실란트리올일 수 있다.
상기 화학식2의 R2, R3, R4 및 R5는 각각 수소, 아미노 알킬기, 알킬기 또는 아미노 알콕시기일 수 있다. 상기 화학식2에서 n은 2 또는 3일 수 있다. 일 실시 예에 따르면, R2, R3, R4 및 R5 중에서 적어도 하나는 아미노 알킬기 또는 아미노 알콕시기일 수 있다. 예를 들어, 상기 실리콘 화합물은 트리-(메틸, 에틸아미노-실란) 메틸 실록산 또는 트리-(디-에틸아미노-실란) 아미노 프로필 실록산일 수 있다.
실리콘 화합물에서 실리콘 원자와 산소 원자의 결합은 불안정하여 그 결합이 쉽게 깨질 수 있다. 하지만, 상기 실리콘 화합물에 포함된 아미노기를 포함하는 원자단은 실리콘 원자와 산소 원자의 결합을 안정화시킬 수 있다. 즉, 불안정한 실리콘 원자와 산소 원자의 결합의 깨지는 것에 의해서 발생될 수 있는 반응 부산물의 생성을 최소화할 수 있다. 따라서, 식각 공정동안 생성되는 파티클을 최소화할 수 있으며, 파티클에 의해서 후속 공정에서 발생할 수 있는 불량을 최소화할 수 있다.
상기 실리콘 화합물에 포함된 산소들은 산화막의 표면에 결합하여 산화막을 보호할 수 있다. 일 실시 예에 따르면, 상기 실리콘 화합물에 포함된 산소들은 산화막의 표면에 수소 결합할 수 있다. 따라서, 본 발명에 따른 식각용 조성물 내에서 질화물이 식각되는 동안 산화막이 식각되는 것을 최소화할 수 있다. 따라서, 산화막에 대한 질화물의 식각 선택성을 증가시킬 수 있다.
본 발명의 일 실시 예에 따른 식각용 조성물 내에서, 상기 암모늄 이온은 약 0.01~10 중량%의 조성비로 포함될 수 있다.
상기 암모늄 이온은 상기 식각용 조성물에 암모늄 이온을 포함하는 화합물을 첨가하는 것에 의해서 제공될 수 있다. 예를 들어, 상기 암모늄 이온을 포함하는 화합물은 암모니아 가스, 암모늄 크롤라이드, 암모늄 포스페이트, 암모늄 아세테이트, 암모늄 설페이트, 암모늄 포메이트 또는 암모늄 착화합물일 수 있다. 상기 암모늄 착화합물은 상기 식각용 조성물 내에서 해리되어 암모늄 이온을 발생시킬 수 있다.
상기 식1에서 SiO2H2O은 산화막의 표면에 석출되어 산화막의 두께를 증가시킬 수 있다. 이러한 현상을 이상 성장이라 한다. 특히, 식각용 조성물 내에서 질화물의 식각 공정이 누적되어 진행되는 경우, 식각용 조성물내의 SiO2H2O의 농도가 증가될 수 있다. SiO2H2O의 농도가 증가할수록 상술된 이상 성장 현상의 발생 정도가 증가할 수 있다. 즉, 초기 식각용 조성물에서는 SiO2H2O에 의한 이상 성장이 발생하지 않더라도, 누적 공정 횟수가 증가할수록 이상 성장이 발생 빈도는 증가하게 된다. 본 발명에 따른 식각용 조성물에 포함된 암모늄 이온은 SiO2H2O에 결합하여 SiO2H2O을 수용성 반응 생성물로 전환시킬 수 있다. 따라서, SiO2H2O이 산화막의 표면에 석출되어 이상 성장 현상이 발생하는 것을 방지할 수 있다.
본 발명의 실시 예들에 따른 식각용 조성물은 질화물을 식각하는 인산, 산화막을 보호하기 위한 실리콘 화합물 및 반응 부산물을 수용성 화합물로 전환시킬 수 있는 암모늄 이온을 포함할 수 있다. 따라서, 산화막에 대한 질화물의 식각 선택성을 증가시킬 수 있고, 반응 부산물이 산화막의 표면에 석출되어 산화막의 두께를 증가시키는 이상 성장 현상을 방지할 수 있다.
또한, 상기 실리콘 화합물은 아미노기를 포함하는 원자단에 의해서 안정된 결합 구조를 가지므로, 결합 구조가 깨지는 것에 의해서 발생되는 불필요한 반응 부산물들의 발생을 최소화할 수 있다. 따라서 식각 공정에 의한 파티클 발생을 최소화할 수 있고, 파티클에 의해서 후속 공정에서 발생할 수 있는 불량을 최소화할 수 있다.
상술된 실시 예들에 따른 식각용 조성물에 대한 효과를 시험하기 위해서 아래와 같은 실험을 실시 하였다. 본 실험을 위해서, 하기 표1처럼 비교예1~3 및 실험예1~5의 식각용 조성물들을 제조하였다. 상기 비교예1~3 및 실험예1~5의 식각용 조성물들은 모두 실리콘 질화막을 식각하기 위한 인산을 포함하며, 실험예1~5는 본 발명의 실시 예들에 따른 식각용 조성물이다.
표1을 참조하면, 비교예1은 인산만을 포함하는 식각용 조성물이고, 비교예2는 인산에 TEOS(Tetra ethly Ortho silicate) 0.01 중량%를 첨가한 것이고, 비교예3은 인산에 아미노 프로필 트리에톡시-실란 0.1 중량%을 첨가한 것이다. 비교예2에 첨가되는 TEOS는 4개의 산소-실리콘 결합을 가지고 있으나, 아미노기를 포함하는 원자단을 포함하지 않으며, 비교예3에 첨가되는 아미노 프로필 트리에톡시-실란은 아미노기를 포함하는 원자단을 포함하나, 적어도 2개의 실리콘-산소 결합을 포함하지 않는다.
하기 표1 에서 제1 화합물은 상기 화학식1로 표시되는 것으로, 아미노 프로필 실란 트리올이고, 제2 화합물은 상기 화학식2로 표시되는 것으로, 트리-(메틸, 에틸아미노-실란) 메틸 실록산 또는 트리-(디-에틸아미노-실란) 아미노 프로필 실록산이다. 실험예1은 인산에 아미노 프로필 실란 트리올 0.5 중량%를 첨가한 것이고, 실험예2는 인산에 트리-(메틸, 에틸아미노-실란) 메틸 실록산 0.5 중량% 및 염화 암모늄 1.00 중량%를 첨가한 것이다. 실험예3은 인산에 트리-(메틸, 에틸아미노-실란) 메틸 실록산 0.02중량%를 첨가한 것이고, 실험예4는 인산에 트리-(메틸, 에틸아미노-실란) 메틸 실록산 0.02중량% 및 염화 암모늄 1.00 중량%를 첨가한 것이고, 실험예5는 트리-(디-에틸아미노-실란) 아미노 프로필 실록산 0.02 중량% 및 염화 암모늄 1.00 중량%를 첨가한 것이다.
제1 화합물 제2 화합물 염화 암모늄 비고
비교예1 X X X
비교예2 X X X TEOS 0.01 중량%
비교예3 X X X 아미노 프로필 트리에톡시-실란 0.10 중량%
실험예1 0.50 중량% X X
실험예2 2.00 중량% X 1.00 중량%
실험예3 X 0.02 중량% X
실험예4 X 0.02 중량% 1.00 중량%
실험예5 X 0.02 중량% 1.00 중량%
상술된 것처럼 제조된 비교예1~3 및 실험예1~5의 식각용 조성물들 내에 실리콘 질화막, 제1 실리콘 산화막 및 제2 실리콘 산화막을 투입하고, 165℃로 공정 온도를 유지하여 일정한 시간이 지난 후, 실리콘 질화막, 제1 실리콘 산화막 및 제2 실리콘 산화막의 두께를 측정하였다. 본 실험에서 제1 실리콘 산화막은 열산화 공정에 의해 형성된 것이고, 제2 실리콘 산화막은 고밀도 플라즈마 화학 기상 증착 공정에 의해 형성된 것이다.
제2 실리콘 산화막의 경우, 조성물 내에 첨가된 실리콘 화합물들에 의해 생성되는 반응 부산물들의 양을 확인하기 위해서, 필터로 부산물들을 제거하기 전의 두께와 제거하고 난 후의 두께를 측정하였다.
실리콘 질화막, 제1 실리콘 산화막 및 제2 실리콘 산화막의 두께는 박막 두께 측정 장비인 엘립소미터(NANO VIEW, SE MG-1000)를 이용하여 측정하였다.
실리콘 질화막, 제1 실리콘 산화막 및 제2 실리콘 산화막의 식각 공정 전의 두께와 식각 공정 수행 후의 두께의 차이를 이용하여 분당 식각 속도(Å/min)를 계산하여 표2 및 도1에 나타내었다. 또한, 실리콘 질화막의 두께 변화와 제1 실리콘 산화막 및 제2 실리콘 산화막의 두께 변화의 비율을 이용하여 실리콘 산화막에 대한 실리콘 질화막의 식각 선택비를 계산하여 표3 및 도2에 나타내었다.
식각 속도
(Å/min)		 실리콘 질화막 제1 실리콘 산화막 제2 실리콘 산화막
필터 전 필터후
비교예1 73.14 1.52 4.37 4.37
비교예2 73.34 - -0.03 4.3
비교예3 74.72 - 0.41 4.3
실험예1 74.63 - 0.41 0.41
실험예2 75.41 - 0.47 0.47
실험예3 75.38 - 0.50 0.50
실험예4 74.84 - 0.41 0.41
실험예5 74.43 - 0.45 0.45
식각 선택비 실리콘 질화막/제1 실리콘 산화막 실리콘 질화막/제2 실리콘 산화막
필터 전 필터후
비교예1 48.12 16.74 16.74
비교예2 ∞ -2444.67 17.06
비교예3 ∞ 182.24 17.38
실험예1 ∞ 182.02 182.02
실험예2 ∞ 160.45 160.45
실험예3 ∞ 150.76 150.76
실험예4 ∞ 182.54 182.54
실험예5 ∞ 165.40 165.40
도1 및 표2를 참조하면, 아미노기를 포함하는 원자단이 포함된 아미노 프로필 트리에톡시-실란을 첨가한 비교예3 및 본 발명에 따른 실험예1~5에서 실리콘 질화막의 식각 속도는 평균 74.9Å/min이고, 실리콘 화합물을 첨가하지 않은 비교예1 및 아미노기를 포함하는 원자단이 없는 TEOS를 첨가한 비교예2에서 실리콘 질화막의 식각 속도는 평균 73.24Å/min이었다.
또한, 적어도 2개의 실리콘-산소 결합을 갖는 실리콘 화합물에 대한 제2 실리콘 산화막의 식각 속도를 비교하기 위해서, 비교예1, 3 및 실험예1~5에서 필터 후 식각 속도를 살펴보면, 실험예1~5에서 제2 실리콘 산화막의 식각 속도는 평균 0.448Å/min이고, 실리콘 화합물을 첨가하지 않은 비교예1 및 실리콘-산소 결합을 갖지 않는 아미노 프로필 트리에톡시-실란을 첨가한 비교예3에서 제2 실리콘 산화막의 식각 속도는 평균 4.34Å/min이었다. 즉, 실험예1~5에서 제2 실리콘 산화막의 식각 속도가 약 89.67% 감소하였다.
도2 및 표3을 참조하여 비교예1~3 및 실험예1~5에서 필터 후의 제2 실리콘 산화막의 식각 속도에 대한 실리콘 질화막의 식각 속도를 살펴보면, 비교예1~3는 20이하의 식각 선택비를 갖지만, 실험예1~5는 100이상의 높은 식각 선택비는 갖는다.
표2 및 표3을 참조하면, 인산만을 포함하는 비교예1의 경우, 제1 실리콘 산화막에 대한 식각 속도가 1.52Å/min일 수 있다. 하지만, 실리콘 화합물들을 포함하는 비교예2~3 및 실험예1~5에서 제1 실리콘 산화막은 거의 식각되지 않았다. 즉, 비교예2~3 및 실험예1~5에서 제1 실리콘 산화막의 식각 속도는 실질적으로 약 0Å/min이므로, 제1 실리콘 산화막에 대한 실리콘 질화막의 식각 선택비를 무한대(∞)로 간주할 수 있다.
또한, 표2 및 표3을 참조하여, 비교예2~3 및 실험예1~5에서 필터 전과 필터 후의 제2 실리콘 산화막의 식각 속도 및 식각 선택비를 살펴보면, 비교예2~3에서는 필터 전과 필터 후의 제2 실리콘 산화막의 식각 속도의 차이 및 식각 선택비의 차이가 발생하였다. 그러나, 실험예1~5에서는 필터 전과 필터 후의 제2 실리콘 산화막의 식각 속도 및 식각 선택비가 동일하였다. 비교예2~3에 첨가된 TEOS 및 아미노 프로필 트리에톡시-실란이 식각 공정이 수행되는 동안 조성물내에서 분해되어 반응 부산물들을 생성하게 된다. 생성된 부산물들이 제2 실리콘 산화막에 흡착되어 필터 전에는 제2 실리콘 산화막의 두께가 실제 제2 실리콘 산화막의 두께보다 두껍게 측정되지만, 필터링에 의해서 반응 부산물을 제거하게 되면, 식각된 제2 실리콘 산화막의 실제 두께가 측정될 수 있다. 따라서, 비교예2~3에서는 필터 전과 필터 후의 제2 실리콘 산화막의 식각 속도 및 식각 선택비가 차이를 보일 수 있다.
특히, TEOS를 첨가한 비교예2의 경우, 제2 실리콘 산화막에 식각 공정이 수행된 후, 필터 전에 제2 실리콘 산화막의 식각 속도가 음의 정수로 나타났다. 즉, 식각 공정에 의해서 제2 실리콘 산화막의 두께가 오히려 증가하였다. 하지만, 필터 후에 제2 실리콘 산화막의 식각 속도가 인산만 포함하는 비교예1의 식각 속도와 유사한 수준으로 급격히 증가하였다. 즉, 식각용 조성물 내에서 TEOS의 실리콘-산소 결합이 깨져서 다량의 반응 부산물을 생성하고, 생성된 부산물들이 제2 실리콘 산화막에 흡착되는 것에 의해서 두께가 상승된다. 이후에, 필터 공정에 의해서 반응 부산물들이 제거되면 식각된 제2 실리콘 산화막의 실제 두께를 측정할 수 있으므로, 식각 속도가 필터 전보다 증가하게 된다.
결과적으로, 본 실험에서 실험예1~5에 첨가된 제1 실리콘 화합물 또는 제2 실리콘 화합물은 TEOS 및 아미노 프로필 트리에톡시-실란보다 안정된 결합구조를 갖는다고 할 수 있다.
식각용 조성물 내에서 발생된 반응 부산물들은 석출되어 식각 공정이 수행된 막질의 두께를 증가시킬 수 있다. 이러한 현상을 이상 성장이라 한다. 또한, 식각용 조성물 내에서 생성된 반응 부산물들은 파티클을 생성할 수 있다. 상술된 이상 성장 및 파티클이 발생하는 경우, 후속 공정에서 다양한 불량을 발생시킬 수 있다.
표4는 상기 비교예1~3 및 실험예 1~5에서 식각된 제2 실리콘 산화막들의 표면을 전자 현미경(SEM)으로 스캐닝하여 파티클 발생 여부를 검사하고, 식각된 제2 실리콘 산화막들의 수직 단면을 전자 현미경(SEM) 촬영하여 이상 성장 여부를 검사한 결과를 나타낸 것이다.
파티클 유무 이상 성장 유무
비교예1 X O
비교예2 O O
비교예3 O O
실험예1 X X
실험예2 X X
실험예3 X X
실험예4 X X
실험예5 X X
표4를 참조하면, 본 발명에 따른 식각용 조성물인 실험예 1~5에서는 파티클 및 이상성장 모두 발생하지 않았다. 하지만, 비교예1에서는 이상 성장이 발생하였으며, 비교예2 및 3에서는 파티클 및 이상 성장이 모두 발생하였다. 결과적으로, 본 발명에 따른 식각용 조성물은 식각 공정에서 발생할 수 있는 파티클 및 이상 성장을 최소화하여 불량 발생을 감소시킬 수 있다.
<반도체 기억 소자의 형성 방법>
이하, 도3 내지 도10를 참조하여, 본 발명 실시 예들에 따른 식각용 조성물을 이용하는 반도체 기억 소자의 형성 방법을 설명한다. 도3 내지 도10는 본 발명의 일 실시 예에 따른 식각용 조성물을 이용하는 반도체 기억 소자의 형성 방법을 설명하기 위한 사시도들이다.
도3을 참조하면, 기판(100) 상에 적층 구조체(ST)를 형성할 수 있다. 상기 기판(100)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼, 실리콘막, 게르마늄막, 실리콘 게르마늄막), 절연성 물질(예를 들면, 절연막(산화물, 질화물 등), 유리) 및 절연성 물질에 의해 덮인 반도체 중의 하나일 수 있다.
상기 적층 구조체(ST)는 희생막들(SC1~SC8) 및 산화막들(111~118)을 교대로 그리고 반복적으로 적층하여 형성할 수 있다. 상기 희생막들(SC1~SC8) 및 상기 산화막들(111~118)은 서로 식각 선택비를 갖는 물질들로 형성될 수 있다. 예를 들어, 상기 산화막들(111~118)은 실리콘 산화막일 수 있으며, 상기 희생막들(SC1~SC8)은 실리콘 질화막일 수 있다.
일 실시 예에 따르면, 상기 희생막들(SC1~SC8)은 서로 동일한 두께로 형성될 수 있다. 이와 달리, 상기 희생막들(SC1~SC8) 중 최하층의 희생막(SC1)과 최상층의 희생막(SC8)은 그것들 사이에 위치한 희생막들(SC2~SC7)에 비해 두껍게 형성될 수 있다. 이 경우에, 상기 최하층 및 최상층의 희생막들 (SC1, SC8) 사이의 상기 희생막들(SC2~SC7)은 서로 동일한 두께로 형성될 수 있다.
일 실시예에 따르면, 상기 산화막들(111~118) 중에서 최상부의 산화막(118)은 그 아래의 산화막들(111~117)에 비하여 두껍게 형성될 수 있다. 그리고 최상부의 산화막(118) 아래의 산화막들(111~117)은 서로 동일한 두께로 형성될 수 있다. 또한, 산화막들(111~118) 중에서 소정 층에 형성되는 산화막들(112, 116)은, 도면에 도시된 것처럼, 다른 산화막들(111, 113, 114, 115, 117)보다 두껍게 형성될 수 있다.
또한, 상기 최하층의 희생막(SC1)과 상기 기판(100) 사이에는 버퍼 절연막(101)이 형성될 수 있다. 상기 버퍼 절연막(101)은 상기 다른 산화막들(111~118)보다 얇께 형성될 수 있다. 상기 버퍼 절연막(101)은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있다.
도4을 참조하면, 상기 적층 구조체(ST)를 패터닝하여 상기 기판(100)을 노출시키는 상기 개구부들(131)을 형성한다.
구체적으로, 상기 개구부들(131)을 형성하는 단계는, 상기 적층 구조체(ST) 상에 상기 개구부들(131)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 단계와, 상기 마스크 패턴을 식각 마스크로 사용하여 적층 구조체(ST)를 이방성 식각하는 단계를 포함할 수 있다.
상기 개구부들(131)은 상기 희생막들(SC1~SC8) 및 상기 산화막들(111~118)의 측벽들을 노출시키도록 형성될 수 있다. 또한, 일 실시 예에 따르면, 상기 개구부들(131)은 상기 버퍼 절연막(101)을 관통하여 기판(100)의 상부면을 노출시키도록 형성될 수 있다. 또한, 상기 개구부들(131)을 형성하는 동안 오버 식각(over etch)에 의해 상기 개구부들(131)에 노출되는 기판(100)의 상부면이 소정 깊이로 리세스될 수도 있다. 그리고, 상기 개구부들(131)은 이방성 식각 공정에 의해 기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다.
일 실시 예에 따르면, 상기 개구부들(131) 각각은 원통형 또는 직육면체의 홀 형태로 형성될 수 있으며, xy 평면 상에 2차원적으로 그리고 규칙적으로 형성될 수 있다. 즉, 상기 개구부들(131)을 x축 및 y축 각각에서 서로 이격되어 배치된다. 다른 실시 예에 따르면, 도시된 것과 달리, 수평적 모양에 있어서, 상기 개구부들(131)은 y축 방향으로 연장된 라인 형태의 트렌치일 수도 있다. 상기 라인 형태의 개구부들(131)은 서로 평행하게 형성될 수 있다. 또 다른 실시 예에 따르면, 도시된 것과 달리, 상기 개구부들(131)은 y축 방향으로 지그재그(zig zag) 배치될 수도 있다. 그리고, 일 방향으로 인접한 상기 개구부들(131) 간의 이격거리는 상기 각 개구부(131)의 폭보다 작거나 같을 수 있다. 이와 같이, 상기 개구부들(131)이 지그재그 형태로 배치될 경우, 일정한 면적 내에 보다 많은 수의 개구부들(131)이 배치될 수 있다.
도5을 참조하면, 상기 개구부들(131) 내에 반도체 패턴들(132)을 형성할 수 있다.
상세하게, 상기 반도체 패턴들(132)은 상기 개구부들(131) 내에 형성되어 상기 기판(100)과 직접 접촉될 수 있으며, 상기 기판(100)에 대해 실질적으로 수직할 수 있다. 상기 반도체 패턴들(132)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 상기 반도체 패턴들(132)은 불순물이 도핑된 반도체일 수 있으며, 또는, 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 상기 반도체 패턴들(132)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
상기 반도체 패턴들(132)은 화학 기상 증착 공정 또는 원자층 증착 공정을 사용하여 상기 개구부들(131)내에 형성될 수 있다. 그리고, 증착 기술을 이용하여 상기 반도체 패턴들(132)을 형성하는 경우, 상기 반도체 패턴들(132)과 상기 기판(100) 사이에는 결정구조 차이로 인한 불연속적인 경계면이 형성될 수도 있다. 또한, 일 실시예에 따르면, 상기 반도체 패턴들(132)은 비정질실리콘 또는 다결정실리콘을 증착한 후에 레이저 어닐링과 같은 열처리 공정을 통해 비정질실리콘 또는 다결정실리콘을 상전이시킴으로써 단결정 실리콘으로 형성될 수도 있다. 또한, 다른 실시예에 따르면, 상기 각 개구부(131)에 의해 노출된 기판(100)을 씨드층(seed layer)으로 이용하는 에피택시얼 공정을 수행하여, 상기 개구부(131) 내에 상기 각 반도체 패턴(132)을 형성할 수도 있다.
일 실시 예에 따르면, 상기 반도체 패턴(132)은 상기 개구부(131)의 폭의 절반 이하의 두께로 증착될 수 있다. 이러한 경우, 상기 반도체 패턴(132)은 상기 개구부(131)의 일부를 채우고 상기 개구부(131)의 중심 부분에 빈 영역을 정의할 수 있다. 또한, 상기 반도체 패턴(132)의 두께(즉, 쉘의 두께)는 반도체 기억 소자의 동작시 반도체막에 생성될 공핍 영역의 폭보다 얇거나 다결정 실리콘을 구성하는 실리콘 그레인들의 평균 길이보다 작을 수 있다. 즉, 상기 각 반도체 패턴(132)은 상기 각 개구부(131) 내에 파이프 형태(pipe-shaped), 중공의 실린더 형태(hollow cylindrical shape), 또는 컵(cup) 모양으로 형성될 수 있다. 그리고, 상기 반도체 패턴들(132)에 의해 정의되는 빈 영역들 내에는 매립 절연 패턴들(134)이 채워질 수 있다. 상기 매립 절연 패턴들(134)은 갭필 특성이 우수한 절연물질로 형성될 수 있다. 예를 들어, 상기 매립 절연 패턴들(134)은 고밀도 플라즈마 산화막, SOG막(Spin On Glass layer) 및/또는 CVD 산화막등으로 형성될 수 있다.
또한, 도5에 도시된 것과 달리, 상기 반도체 패턴들(132)은 증착 공정에 의해 원통형의 상기 개구부들(131) 내에 완전히 채워져 원기둥 형태를 가질 수도 있다. 이러한 경우, 상기 적층 구조체(ST)상에 상기 개구부들(131)을 채우는 반도체막을 증착한 후에 상기 반도체막에 대한 평탄화 공정이 수행될 수 있다.
한편, 상기 개구부들(131)이 라인 형태로 형성된 경우, 상기 각 개구부(131) 내에는 반도체 패턴들(132)이 형성되고, 상기 반도체 패턴(132)들 사이에는 절연 패턴들이 개재될 수 있다. 이와 같이 반도체 패턴들(132)을 형성하는 것은, 상기 개구부들(131) 내에 차례로 반도체막 및 매립 절연막을 형성하고, 반도체막 및 매립 절연막을 패터닝하여 상기 각 개구부(131) 내에 직사각형태의 평면을 갖는 반도체 패턴들(132)을 형성할 수 있다. 그리고, 반도체 패턴들(132)의 단면은 U자 형태의 모양을 가질 수 있다.
도6를 참조하면, 반도체 패턴들(132)을 형성한 후에, 인접하는 반도체 패턴들(132) 사이에 기판(100)을 노출시키는 트렌치들(140)을 형성할 수 있다.
구체적으로, 상기 트렌치들(140)을 형성하는 것은, 상기 적층 구조체(ST) 상에 상기 트렌치들(140)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 단계와, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 적층 구조체(ST)를 이방성 식각하는 단계를 포함할 수 있다.
상기 트렌치들(140)는 상기 반도체 패턴들(132)로부터 이격되어, 상기 희생막들(SC1~SC8) 및 상기 산화막들(111~118)의 측벽들을 노출시키도록 형성될 수 있다. 수평적 모양에 있어서, 상기 트렌치들(140)는 라인 형태 또는 직사각형으로 형성될 수 있다. 또한, 수직적 깊이에 있어서, 상기 트렌치들(140)는 상기 기판(100)의 상부면을 노출시키도록 형성될 수 있다. 또한, 상기 트렌치들(140)는 이방성 식각 공정에 의해 상기 기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다. 또한, 상기 트렌치들(140)을 형성하는 동안 오버 식각(over etch)에 의해 상기 트렌치들(140)에 노출되는 상기 기판(100)의 상부면이 소정 깊이로 리세스될 수 있다.
상기 트렌치들(140)을 형성함에 따라, 희생 패턴들(SC1~SC8) 및 산화막 패턴들(111~118)이 교대로 그리고 반복적으로 적층된 예비 게이트 구조체가 형성될 수 있다. 상기 예비 게이트 구조체는 y축 방향을로 연장된 라인 형태일 수 있다. 상기 예비 게이트 구조체에는 y축 방향으로 배열된 복수의 반도체 패턴들(132)이 관통할 수 있다. 이와 같이, 상기 예비 게이트 구조체는 상기 반도체 패턴들(132)과 인접한 내측벽과, 상기 트렌치들(140)에 노출된 외측벽을 가질 수 있다.
한편, 일 실시 예에 따르면, 상기 트렌치들(140)을 형성한 후에, 상기 기판(100) 내에 불순물 영역(105)이 형성될 수 있다. 상기 불순물 영역(105)은 상기 트렌치들(140)에 의해 형성된 상기 예비 게이트 구조체를 이온 마스크로 사용하는 이온 주입 공정을 통해 형성될 수 있다. 그리고, 상기 불순물 영역(105)은 불순물의 확산에 의해 상기 예비 게이트 구조체의 하부 영역의 일부분과 중첩될 수 있다. 또한, 상기 불순물 영역(105)은 상기 기판(100)의 도전형과 반대되는 도전형을 가질 수 있다.
도7을 참조하면, 상기 트렌치들(140)에 의해 노출된 상기 희생 패턴들(SC1~SC8)을 제거하여, 상기 산화막 패턴들(111~118) 사이에 리세스 영역들(142)을 형성한다.
상기 희생 패턴들(SC1~SC8)은 본 발명의 실시 예들에 따른 식각용 조성물을 이용하는 습식 식각 공정을 수행하는 것에 의해서 제거될 수 있다. 상기 희생 패턴들(SC1~SC8)제거 하기 위한 식각용 조성물은 인산, 실리콘 화합물 및 암모늄 이온을 포함할 수 있다. 인산과 상기 희생 패턴들(SC1~SC8)과 화학 반응하여 상기 희생 패턴들(SC1~SC8)이 식각될 수 있다.
일 실시 예에 따르면, 상기 실리콘 화합물은 약 0.01~15 중량%의 조성비로 포함될 수 있고, 상기 암모늄 이온은 약 0.01~10 중량%의 조성비로 포함될 수 있다.
상기 실리콘 화합물은 실리콘 원자, 실리콘 원자에 결합된 아미노기를 포함하는 원자단 및 실리콘 원자에 결합된 적어도 2개의 산소 원자들을 포함할 수 있다. 상기 아미노기를 포함하는 원자단은 아미노 알킬기 또는 아미노 알콕시기일 수 있다. 일 실시 예에 따르면, 상기 아미노 알킬기 또는 아미노 알콕시기에 포함된 탄소의 개수가 1~10개일 수 있다.
상기 실리콘 화합물은 상술된 화학식 1 또는 화학식 2로 표시될 수 있다. 상기 화학식 1의 R1은 아미노 알킬기 또는 아미노 알콕시기일 수 있다. 예를 들어, 상기 실리콘 화합물은 아미노 프로필 실란트리올일 수 있다. 상기 화학식 2의 R2, R3, R4 및 R5는 각각 수소, 아미노 알킬기, 알킬기 또는 아미노 알콕시기일 수 있다. 일 실시 예에 따르면, R2, R3, R4 및 R5 중에서 적어도 하나는 아미노 알킬기 또는 아미노 알콕시기일 수 있다. 예를 들어, 상기 실리콘 화합물은 트리-(메틸, 에틸아미노-실란) 메틸 실록산 또는 트리-(디-에틸아미노-실란) 아미노 프로필 실록산일 수 있다.
상기 실리콘 화합물들은 아미노기를 포함하는 원자단에 의해서 안정된 결합 구조를 가질 수 있다. 실리콘 화합물 내에 결합 구조가 깨지는 것에 의해서 발생된 반응 부산물들은 파티클을 생성할 수 있고, 생성된 파티클들은 상기 기판(100) 또는 상기 산화막 패턴들(111~118) 등에 흡착되어 후속 공정에서 불량을 발생시킬 수 있다. 하지만, 본 발명의 실시 예들에 따른 식각용 조성물내에 포함된 실리콘 화합물은 안정된 결합 구조를 가지므로, 결합 구조가 깨지는 것에 의해서 발생되는 반응 부산물을 최소화할 수 있고, 상기 반응 부산물에 의해 생성된 파티클에 의한 불량을 최소화할 수 있다. 따라서, 신뢰성이 개선된 반도체 기억 소자를 구현할 수 있다.
또한, 상기 실리콘 화합물은 상기 산화막 패턴들(111~118)의 표면에 결합되어 상기 산화막 패턴들(111~118)을 보호할 수 있다. 즉, 본 발명에 따른 식각용 조성물을 이용하여 상기 희생 패턴들(SC1~SC8)을 식각하는 동안, 상기 산화막 패턴들(111~118)이 식각되는 것을 최소화할 수 있고, 상기 산화막 패턴들(111~118)의 손상을 방지할 수 있다.
또한, 상기 암모늄 이온은 상기 희생 패턴들(SC1~SC8)을 식각하는 동안, 발생되는 반응 부산물과 결합하여 수용성 반응 부산물로 전환시킬 수 있다. 즉, 상기 암모늄 이온은 반응 부산물이 상기 산화막 패턴들(111~118)의 표면에 석출되어 상기 산화막 패턴들(111~118)의 두께가 증가하는 것을 방지할 수 있다.
상기 리세스 영역들(142)은 상기 산화막 패턴들(111~118) 사이의 상기 희생 패턴들(SC1~SC8)을 제거함으로써 형성될 수 있다. 즉, 리세스 영역들(142)은 상기 트렌치들(140)로부터 산화막 패턴들(111~118) 사이로 수평적으로 연장될 수 있으며, 상기 반도체 패턴들(132)의 측벽들의 일부분들을 노출시킬 수 있다. 그리고, 최하부에 형성된 리세스 영역(142)은 버퍼 절연막(101)에 의해 정의될 수 있다. 이와 같이 형성되는 리세스 영역들(142)의 수직적 두께(z축 방향으로의 길이)는 도3에서 상기 희생막들(SC1~SC8)을 증착할 때 상기 희생막들(SC1~SC8)의 증착 두께에 의해 정의될 수 있다.
도8을 참조하면, 상기 리세스 영역들(142) 내에 다층 유전막(150)을 형성할 수 있다.
상기 다층 유전막(150)은 상기 리세스 영역들(142)이 형성된 상기 예비 게이트 구조체를 실질적으로 컨포말하게 덮도록 형성될 수 있다. 상기 다층 유전막(150)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다. 그리고, 다층 유전막(150)은 상기 리세스 영역들(142) 두께의 절반보다 얇은 두께로 형성될 수 있다. 즉, 상기 각 리세스 영역(142)에 노출된 상기 반도체 패턴들(132)의 측벽들에 다층 유전막(150)이 형성될 수 있으며, 다층 유전막(150)은 상기 각 리세스 영역(142)을 정의하는 상기 산화막 패턴들(111~118)의 하부면 및 상부면으로 연장될 수 있다. 또한, 증착 공정에 의해 형성되는 상기 다층 유전막(150)은 라인 형태의 박막 구조체 사이에 노출된 상기 기판(100)의 표면 및 상기 최상층 산화막 패턴(118)의 상면에도 형성될 수 있으며, 상기 산화막 패턴들(111~118)의 측벽들을 덮을 수도 있다. 그리고, 상기 다층 유전막(150)은 최하층의 리세스 영역(142)에 의해 노출되는 상기 기판(100) 또는 버퍼 절연막(101)의 상면을 덮을 수 있다. 즉, 상기 다층 유전막(150)이 상기 리세스 영역들(142)이 형성된 예비 게이트 구조체의 표면에 컨포말하게 형성될 수 있다.
일 실시 예에 따르면, 상기 다층 유전막(150)은 전하 저장막을 포함할 수 있다. 예를 들면, 전하 저장막은 전하 트랩 절연막, 플로팅 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다. 한편, 상기 다층 유전막(150)은 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)을 포함할 수도 있다.
일 실시 예에 따르면, 상기 다층 유전막(150)은 블록킹 절연막 및 터널 절연막을 포함할 수 있다. 상기 블록킹 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 고유전막들 중의 적어도 하나를 포함할 수 있으며, 복수의 막들로 구성될 수 있다. 이때, 고유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 절연성 물질들을 의미하며, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST막 및 PZT막을 포함할 수 있다. 상기 터널 절연막은 상기 블록킹 절연막보다 낮은 유전 상수를 갖는 물질로 형성될 수 있으며, 예를 들어, 산화물, 질화물 또는 산화질화물 등에서 선택된 적어도 하나를 포함할 수 있다.
이어서, 도8 내지 도10을 참조하면, 상기 리세스 영역들(142)내에 게이트 전극들(WL) 및 상기 기판(100) 내에 공통 소오스 라인(CSL)을 형성할 수 있다. 상기 게이트 전극들(WL)이 다층 유전막(150)이 컨포말하게 형성된 상기 리세스 영역들(142) 내에 형성됨에 따라, 상기 각 게이트 전극(WL)의 수직적 두께는 상기 각 리세스 영역(142)의 수직적 두께보다 감소될 수 있다. 이와 같이 상기 게이트 전극들(WL)의 두께 감소는 상기 각 게이트 전극(WL)의 저항(resistance)을 증가시킬 수 있다. 그러므로, 반도체 기억 소자의 집적도 및 전기적 특성을 향상시키기 위해, 상기 게이트 전극들(WL)을 구성하는 물질의 비저항(resistivity)을 감소시키는 것이 필요하다.
일 실시 예에 따르면, 상기 게이트 전극들(WL) 및 상기 공통 소오스 라인(CSL)은 낮은 비저항을 갖는 금속물질(예를 들어, 텅스텐)로 형성될 수 있다.
상기 공통 소오스 라인(CSL)은 기판(100) 내에 형성된 불순물 영역(105)일 수 있다. 그런데, 공통 소오스 라인(CSL)이 기판(100) 내에 형성되는 불순물 영역인 경우, 저항을 일정하게 유지하기 어렵고 공통 소오스 라인(CSL)의 저항이 높을 수 있다.
다른 실시 예에 따르면, 상기 공통 소오스 라인(CSL)은 기판(100) 내의 불순물 영역(105) 및 공통 소오스 실리사이드막(184)을 포함할 수 있다. 금속 실리사이드를 포함하는 공통 소오스 라인(CSL)은 불순물 영역(105)으로 이루어진 공통 소오스 도전 라인보다 저항이 감소될 수 있다. 또한, 실시 예들에서, 상기 공통 소오스 라인(CSL)을 구성하는 상기 공통 소오스 실리사이드막(184)은, 상기 기판(100) 상에 적층된 상기 게이트 전극들(WL)을 이루는 게이트 실리사이드막(182)과 동시에 형성될 수 있다.
일 실시 예에 따르면, 게이트 전극들(WL)을 형성시, 상기 기판(100) 내에 공통 소오스 라인(CSL)을 함께 형성할 수 있다. 이하, 도8 내지 도10을 참조하여, 상기 게이트 전극들(WL) 및 상기 공통 소오스 라인(CSL)을 형성하는 방법을 상세히 설명한다.
상기 게이트 전극들(WL)을 형성하는 것은, 상기 다층 유전막(150)이 형성된 리세스 영역들 및 상기 트렌치들(140) 내에 게이트 도전막(170)을 형성하는 것과, 상기 트렌치들(140) 내에 상기 게이트 도전막(170)을 제거하여 수직적으로 서로 분리된 상기 게이트 전극들(WL)을 형성하는 것을 포함한다.
상기 게이트 도전막(170)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다. 이에 따라, 상기 게이트 도전막(170)은 상기 리세스 영역들(142)을 채우면서 상기 트렌치들(140) 내에 컨포말하게 형성될 수 있다. 구체적으로, 상기 게이트 도전막(170)은 상기 각 리세스 영역(142)의 두께의 절반 이상의 두께로 증착될 수 있다. 그리고, 상기 각 트렌치(140)의 평면적 폭이 상기 각 리세스 영역(142)의 두께보다 큰 경우, 상기 게이트 도전막(170)은 상기 트렌치들(140)의 일부를 채우고 상기 각 트렌치(140)의 중심 부분에 빈 영역을 정의할 수 있다. 이 때, 빈 영역은 위로 개방될 수 있다.
상기 게이트 도전막(170)은 도핑된 폴리실리콘, 텅스텐, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 일 실시 예에 따르면, 상기 게이트 도전막(170)을 형성하는 것은, 배리어 금속막(예를 들어, 금속 질화물) 및 금속막(예를 들어, 텅스텐)을 순차적으로 형성하는 것을 포함한다. 한편, 본 발명의 기술적 사상은 반도체 기억 소자에 한정적으로 적용되는 것이 아니므로, 상기 게이트 도전막(170)은 물질 및 구조 등에서 다양하게 변형될 수 있다.
이어서, 상기 트렌치들(140) 내에 채워진 상기 게이트 도전막(170)을 이방성 식각하여 수직적으로 분리된 상기 게이트 전극들(WL)을 형성한다.
구체적으로, 상기 트렌치들(140) 내에 게이트 도전막(170)을 제거하는 것은, 상기 예비 게이트 구조체를 구성하는 최상부의 산화막 패턴 또는 그 상부에 추가적으로 형성되는 하드 마스크 패턴(미도시)을 식각 마스크로 사용하여, 상기 게이트 도전막(170)을 이방성 식각하는 단계를 포함할 수 있다. 상기 게이트 도전막(170)을 이방성 식각할 때, 기판(100)의 상면과 접하는 다층 유전막(150)은 식각 정지막으로 이용될 수 있다.
일 실시 예에 따르면, 수직적으로 분리된 상기 게이트 전극들(WL)을 형성하기 위해, 상기 기판(100)의 상면을 덮는 상기 다층 유전막(150)을 노출시킬 수 있다. 이와 달리, 상기 게이트 도전막(170)을 이방성 식각함에 따라 상기 트렌치들(140) 내에 기판(100)의 상면이 노출될 수 있으며, 도면에 도시된 것처럼, 상기 기판(100)의 상면이 리세스될 수도 있다.
일 실시 예에 따르면, 상기 리세스 영역들(142) 각각에 국소적으로 형성된 게이트 전극들(WL) 및 상기 산화막 패턴들(111~118)은 게이트 구조체를 구성할 수 있다. 즉, 서로 인접하는 트렌치들(140) 사이에 상기 게이트 구조체가 형성될 수 있다. 일 실시 예에 따르면, 상기 게이트 구조체는 일 방향으로 연장된 라인 형태를 가질 수 있다. 그리고, 상기 게이트 구조체에는 일 방향으로 배열된 복수의 반도체 패턴들(132)이 관통할 수 있다. 그리고, 상기 게이트 전극들(WL)은 상기 트렌치들(140)에 인접한 외측벽들 및 상기 반도체 패턴들(132)에 인접한 내측벽들을 갖는다. 이러한 게이트 전극들(WL)의 내측벽들은 반도체 패턴들(132)을 둘러싸거나, 반도체 패턴(132)의 일측벽을 가로지를 수 있다. 이와 달리, 하나의 블록 내에 포함되는 게이트 전극들(WL)은 워드라인 콘택 영역(WCTR)에서 서로 연결되어, 빗 모양(comb-shape) 또는 손가락 모양(finger-shape)으로 형성될 수 있다.
일 실시 예에 따르면, 적층된 게이트 전극들(WL)은 스트링 선택 라인, 접지 선택 라인 및 워드라인들로 사용될 수 있다. 예를 들면, 게이트 전극들(WL)의 최상부층 및 최하부층은 각각 스트링 선택 라인 및 접지 선택 라인으로 사용되고, 이들 사이의 게이트 전극들(WL)은 워드라인들로 사용될 수 있다.
도10을 참조하면, 상기 게이트 전극들(WL)을 형성한 후에, 상기 게이트 전극들(WL) 사이의 상기 기판(100)으로 불순물을 이온주입하여 공통 소오스 라인으로 이용되는 불순물 영역들(105)이 형성될 수 있다.
구체적으로, 불순물 영역들(105)은 기판(100) 상의 상기 게이트 구조체들을 이온주입 마스크로 사용하는 이온 주입 공정을 통해 형성될 수 있다. 이에 따라, 상기 불순물 영역들(105)은 트렌치의 수평적 모양처럼, 일 방향으로 연장된 라인 형태일 수 있다. 그리고, 상기 불순물 영역들(105)은 불순물의 확산에 의해 상기 게이트 구조체의 하부 영역의 일부분과 중첩될 수 있다. 또한, 상기 불순물 영역들(105)은 상기 기판(100)의 도전형과 반대되는 도전형을 가질 수 있다.
그리고, 상기 불순물 영역들(105)을 형성시, 상기 트렌치들(140)의 바닥면 상에 위치한 상기 다층 유전막(150)은 이온 주입 버퍼막으로 사용될 수 있다. 다른 실시예에 따르면, 불순물 영역들(105)은 도6를 참조하여 설명한 것처럼, 상기 트렌치들(140)를 형성한 후에, 상기 트렌치들(140) 아래의 기판(100) 내에 형성될 수도 있다.
또한, 일 실시예에 따르면, 상기 기판(100) 내의 상기 불순물 영역들(105)을 금속막(180)과 반응시켜 금속 실리사이드을 형성하는 실리사이드 공정(silicidation process)이 수행될 수 있다.
이어서, 상기 트렌치들(140) 내에 게이트 분리 절연 패턴(190)을 형성한다.
상기 게이트 분리 절연 패턴(190)을 형성하는 단계는, 절연성 물질들 중의 적어도 하나로, 미반응 금속막이 제거된 상기 트렌치들(140)을 채우는 단계를 포함한다. 일 실시예에 따르면, 상기 게이트 분리 절연 패턴(190)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 한가지일 수 있다. 한편, 다른 실시예에 따르면, 상기 트렌치들(140) 내에 상기 게이트 분리 절연 패턴(190)을 형성하기 전에, 상기 게이트 전극들(WL) 및 공통 소오스 실리사이드막들(184)의 산화를 방지하기 위한 캡핑막이 형성될 수도 있다. 상기 캡핑막은 절연성 질화물로 형성될 수 있으며, 예를 들어, 실리콘 질화막으로 형성될 수 있다.
상기 게이트 분리 절연 패턴(190)을 형성한 후에는, 상기 반도체 패턴들(132)의 상부 부분에 상기 반도체 패턴들(132)과 반대되는 도전형의 불순물을 주입하여 드레인 영역(D)을 형성할 수 있다. 이와 달리, 상기 드레인 영역(D)은 도9에서 설명된 상기 트렌치들(140)을 형성하기 전에 반도체 패턴들(132) 상부에 형성될 수도 있다.
이어서, 상기 게이트 전극들(WL)의 상부에 상기 반도체 패턴들(132)을 전기적으로 연결하는 비트 라인들(BL)이 형성될 수 있다. 상기 비트 라인들(BL)은 도시된 것처럼 라인 형태로 형성된 상기 게이트 전극들(WL)을 가로지르는 방향을 따라 형성될 수 있다. 그리고, 상기 비트 라인들(BL)은 콘택 플러그에 의해 상기 반도체 패턴들(132) 상의 드레인 영역(D)과 연결될 수도 있다.
도11은 본 발명의 실시 예들에 따른 식각용 조성물을 이용하여 제조된 반도체 기억 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도11을 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 기억 장치(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 본 발명의 실시 예들에 따른식각용 조성물을 이용하여 제조된 반도체 기억 소자를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도18는 본 발명의 실시 예들에 따른 식각용 조성물을 이용하여 제조된 반도체 기억 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도18를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명의 실시 예들에 따른 식각용 조성물을 이용하여 제조된 반도체 기억 소자(1210)를 구비한다. 상기 반도체 기억 소자(1210)는 상술된 실시 예들에 따른 식각용 조성물을 이용하여 제조될 수 있다. 또한, 상기 반도체 기억 소자(1210)는 다른 형태의 반도체 기억 소자(ex, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 반도체 기억 소자(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 반도체 기억 소자(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 반도체 기억 소자(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
또한, 본 발명의 실시 예들에 따른 식각용 조성물을 이용하여 제조된 반도체 기억 소자 또는 이를 포함하는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명의 실시 예들에 따른 식각용 조성물을 이용하여 제조된 반도체 기억 소자 또는 이를 포함하는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 인산;
    암모늄 이온; 및
    실리콘 원자, 상기 실리콘 원자에 직접적으로 결합하는 아미노기를 포함하는 원자단 및 상기 실리콘 원자에 결합된 적어도 2개 이상의 산소 원자들을 포함하는 실리콘 화합물을 포함하는 식각용 조성물.
  2. 제1항에 있어서,
    상기 원자단은 아미노 알콕시기 또는 아미노 알킬기인 식각용 조성물.
  3. 제1항에 있어서,
    상기 실리콘 화합물은 하기 화학식1로 표시되고,
    하기 화학식1의 R1는 아미노 알콕시기 또는 아미노 알킬기을 포함하는 식각용 조성물.
    [화학식 1]
    Figure pat00007

  4. 제1항에 있어서,
    상기 실리콘 화합물은 하기 화학식2로 표시되고,
    하기 화학식2의 R2, R3, R4 및 R5는 각각 수소, 알킬기, 아미노 알킬기 또는 아미노 알콕시기이되,
    R2, R3, R4 및 R5 중에서 적어도 하나는 아미노 알킬기 또는 아미노 알콕시기이고,
    n은 2 또는 3인 식각용 조성물.
    [화학식 2]
    Figure pat00008

  5. 제1항에 있어서,
    상기 실리콘 화합물의 조성비는 0.01~15 중량%인 식각용 조성물.
  6. 제1항에 있어서,
    상기 암모늄 이온의 조성비는 0.01~10 중량%인 식각용 조성물.
  7. 기판상에 산화막들 및 질화막들을 교대로 그리고 반복적으로 적층하여 적층 구조체를 형성하는 것;
    상기 적층 구조체를 관통하는 트렌치를 형성하는 것;
    상기 트렌치내에 반도체 패턴을 형성하는 것; 및
    상기 질화막을 제거하는 것을 포함하되,
    상기 질화막은 인산, 암모늄 이온을 갖는 화합물 및 실리콘 화합물을 포함하는 식각용 조성물을 이용하는 습식 식각 공정에 의해 제거되고,
    상기 실리콘 화합물은 실리콘 원자, 상기 실리콘 원자에 결합하는 아미노기를 포함하는 원자단 및 상기 실리콘 원자에 결합된 적어도 2개 이상의 산소 원자들을 포함하는 반도체 기억 소자의 형성 방법.
  8. 제7항에 있어서,
    상기 질화막을 제거하는 것은,
    0.01~15 중량%의 상기 실리콘 화합물 및 0.01~10 중량%의 암모늄 이온을 포함하는 식각용 조성물에 의해 수행되는 반도체 기억 소자의 형성 방법.
  9. 제7항에 있어서,
    상기 실리콘 화합물은 하기 화학식1로 표시되고,
    하기 화학식 1의 R1는 아미노 알콕시기 또는 아미노 알킬기을 포함하는 반도체 기억 소자의 형성 방법.
    [화학식 1]
    Figure pat00009

  10. 제7항에 있어서,
    상기 실리콘 화합물은 하기 화학식 2로 표시되고,
    하기 화학식 2의 R2, R3, R4 및 R5는 각각 수소, 알킬기, 아미노 알킬기 또는 아미노 알콕시기이되,
    R2, R3, R4 및 R5 중에서 적어도 하나는 아미노 알킬기 또는 아미노 알콕시기이고,
    n은 2 또는 3인 반도체 기억 소자의 형성 방법.
    [화학식 2]
    Figure pat00010

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