KR102436721B1 - 질화 규소를 포함하는 기판을 에칭하는 조성물 및 방법 - Google Patents

질화 규소를 포함하는 기판을 에칭하는 조성물 및 방법 Download PDF

Info

Publication number
KR102436721B1
KR102436721B1 KR1020227016417A KR20227016417A KR102436721B1 KR 102436721 B1 KR102436721 B1 KR 102436721B1 KR 1020227016417 A KR1020227016417 A KR 1020227016417A KR 20227016417 A KR20227016417 A KR 20227016417A KR 102436721 B1 KR102436721 B1 KR 102436721B1
Authority
KR
South Korea
Prior art keywords
etching
composition
silicon nitride
substrate
etching composition
Prior art date
Application number
KR1020227016417A
Other languages
English (en)
Other versions
KR20220070055A (ko
Inventor
엠마뉴엘 쿠퍼
스티븐 빌로듀
웬-화우 다이
민-치에 양
셍-헝 투
싱-천 우
션 김
성진 홍
Original Assignee
엔테그리스, 아이엔씨.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔테그리스, 아이엔씨. filed Critical 엔테그리스, 아이엔씨.
Publication of KR20220070055A publication Critical patent/KR20220070055A/ko
Application granted granted Critical
Publication of KR102436721B1 publication Critical patent/KR102436721B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00—Etching, surface-brightening or pickling compositions
    • C09K13/04—Etching, surface-brightening or pickling compositions containing an inorganic acid
    • C09K13/06—Etching, surface-brightening or pickling compositions containing an inorganic acid with organic material
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00—Etching, surface-brightening or pickling compositions
    • C09K13/04—Etching, surface-brightening or pickling compositions containing an inorganic acid
    • C09K13/08—Etching, surface-brightening or pickling compositions containing an inorganic acid containing a fluorine compound
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/08—Etching
    • C30B33/10—Etching in solutions or melts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67028—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like
    • H01L21/6704—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like for wet cleaning or washing
    • H01L21/67057—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like for wet cleaning or washing with the semiconductor substrates being dipped in baths or vessels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67075—Apparatus for fluid treatment for etching for wet etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67075—Apparatus for fluid treatment for etching for wet etching
    • H01L21/67086—Apparatus for fluid treatment for etching for wet etching with the semiconductor substrates being dipped in baths or vessels

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Weting (AREA)

Abstract

질화 규소를 포함하는 마이크로일렉트로닉 디바이스 기판의 습식 에칭에 유용한 조성물 및 방법에 대해 기재되어 있다; 조성물은 인산, 헥사플루오로규산, 및 아미노 알콕시 실란, 및 임의로 하나 이상의 추가적인 선택적 성분을 포함한다; 질화 규소 및 산화 규소를 포함하는 기판을 기재된 조성물을 사용하여 습식 에칭하는 방법은 유용한 또는 개선된 질화 규소의 에칭 속도, 유용한 또는 개선된 질화 규소의 선택성, 이들의 조합, 및 임의로 에칭 후 기판 표면에 존재하는 입자의 감소를 달성할 수 있다,

Description

질화 규소를 포함하는 기판을 에칭하는 조성물 및 방법{COMPOSITIONS AND METHODS FOR ETCHING SILICON NITRIDE-CONTAINING SUBSTRATES}
본 발명은 산화 규소의 존재 하에서 질화 규소를 에칭하기 위한 조성물 및 공정에 관한 것으로, 유용하거나 유리하게 높은 에칭 속도로 질화 규소 물질을 효과적으로 및 효율적으로 에칭하는 조성물 및 공정을 포함하며, 특히 다층 반도체 웨이퍼 구조에서 산화 규소의 노출된 또는 기저의 층에 대하여 유용하거나 유리하게 높은 질화 규소의 선택성을 갖는 조성물 및 공정에 관한 것이다.
마이크로일렉트로닉스 산업에서, 개선된 디바이스 성능 및 감소된 디바이스 크기 및 감소된 디바이스 피쳐 크기를 위한 지속적인 요구가 존재한다. 감소된 피쳐 크기는 디바이스 피쳐 밀도를 높이고 디바이스 속도를 높이는 이중의 이점을 제공한다.
피쳐 및 디바이스 크기를 감소시키는 것은 마이크로일렉트로닉 디바이스를 제조하는 다단계 공정의 단계를 개선하는 새로운 방법을 발견하는 것을 요구한다. 많은 유형의 마이크로일렉트로닉 디바이스를 제조하는 방법에서, 질화 규소를 제거하는 단계가 공통적이다. 실란(SiH4) 및 암모니아(NH3)로부터 화학 증착에 의해 통상 증착된 질화 규소(Si3N4)의 박층은 물 및 나트륨을 위한 장벽으로서 마이크로일렉트로닉 디바이스에서 유용할 수 있다. 또한, 패턴화된 질화 규소 층은 공간적으로 선택적인 산화 규소 성장을 위한 마스크로서 사용된다. 적용 후, 이들 질화 규소 물질의 전부 또는 일부는 제거를 필요로 할 수 있으며, 이는 통상적으로 에칭에 의해 수행된다.
에칭에 의해 기판으로부터 질화 규소를 제거하는 것은 바람직하게는 마이크로일렉트로닉 디바이스의 다른 노출되거나 커버된 피쳐를 손상시키거나 파괴하지 않는 방식으로 수행될 수 있다. 종종, 질화 규소를 제거하는 공정은 산화 규소와 같은 마이크로일렉트로닉 디바이스 기판의 표면에 역시 존재하는 다른 물질에 대해 질화 규소를 우선적으로 제거하는 방식으로 수행된다. 다양한 상업적 방법에 따르면, 질화 규소는 기판 표면을 농축된 인산(H3PO4)에 상승된 온도에서, 예를 들어 150 ℃ 내지 180 ℃ 범위의 온도를 갖는 배스에서, 노출시키는 것을 포함하는 습식 에칭 공정에 의해 마이크로일렉트로닉 디바이스 표면으로부터 제거된다. 산화 규소에 비하여 질화 규소를 선택적으로 제거하기 위한 종래의 습식 에칭 기술에는, 수성 인산(H3PO4) 용액, 전형적으로 약 85 중량 %의 인산 및 15 중량 %의 물이 사용된다. 신선한 고온의 인산을 사용하며, 전형적인 Si3N4:SiO2 선택도는 약 40:1일 수 있다.
요약
본 발명은 습식 에칭 방법에 의해 마이크로일렉트로닉 디바이스 기판의 표면으로부터 질화 규소를 제거하기 위한 신규하고 독창적인 에칭 조성물 및 관련 공정에 관한 것이다. 예시적인 방법에서, 에칭 조성물은 질화 규소 및 산화 규소뿐만 아니라 다른 임의의 도전성, 절연성 또는 반도체성 물질, 또는 마이크로일렉트로닉 디바이스를 제조하는 동안 유용한 공정 물질을 포함하는 표면으로부터 질화 규소를 제거하기 위해 사용된다.
과거에, 집적 회로 및 반도체 제조 산업은 질화 규소를 에칭하기 위한 에칭 조성물로서 고온의 인산을 사용하였다. 용해된 실리카와 같은 첨가제가 종종 성능을 개선하기 위해 포함되었다. 예를 들어, 미국 특허 6,162,370 및 8,940,182를 참조하며, 이들의 내용은 본 명세서에 참고로 포함된다. 그러나, 이러한 고온의 인산 조성물은 상업적으로 유용하지만, 질화 규소의 에칭 속도 및 다른 물질(예를 들어, 산화 규소)에 대한 질화 규소의 에칭에 대한 선택성의 개선이 여전히 요구되고 있다. 성능의 다른 평가로서, 에칭 후, 기판은 그 표면에 허용 가능하게 낮은 수준의 고체 입자, 예컨대 에칭 단계 동안 에칭 조성물에서 생성될 수 있고(예를 들어, 침전되는) 입자로서 기판 표면 상에 재증착될 수 있는 고체 실리카 입자를 포함해야 한다; 에칭 단계 동안 기판 표면 상에 이들 유형의 고체 입자가 더 적게 생성되고 증착되게 하는 개선된 에칭 조성물이 요구된다.
출원인의 발명에 따르면, 에칭 조성물은 인산, 헥사플루오로규산, 및 알킬아민 알콕시 실란의 조합을 포함할 수 있다. 조성물은 또한 예를 들어, 인산 또는 다른 성분에 존재하거나 별도의 성분으로서 첨가될 수 있는 상당한 양의 물을 포함할 수 있다. 조성물은 또한 임의로 하기 중 하나 이상을 포함할 수 있다: 카르복실산 화합물; 예를 들어, 실리카를 인산에 용해시키거나 가용성 규소-함유 화합물을 용해시킴으로써 제공될 수 있는 용해된 실리카; 유기 용매; 계면활성제; 및 아미노알킬 화합물. 기술된 에칭 조성물은 질화 규소 및 산화 규소 물질을 함유하는 기판으로부터 질화 규소를 제거하는 습식 에칭 단계에서 사용되는 경우에 바람직한 또는 유리한 성능 특성, 예를 들면 유용한 또는 높은 질화 규소의 에칭 속도, 산화 규소에 비해 질화 규소의 유용한 또는 높은 선택성, 유용한 또는 유리하게 높은 에칭 속도와 유용한 또는 유리하게 높은 질화 규소 선택성의 균형, 및 에칭 단계 후 기판 표면 상에 더 적은 고체 입자의 존재를 제공할 수 있다.
표면에 질화 규소 및 산화 규소 피쳐를 포함하는 마이크로일렉트로닉 디바이스 기판을 에칭하는 방법에 사용되는 경우, 본 발명의 에칭 조성물은 종래 기술 또는 비교할 만한 에칭 조성물을 동일한 기판에 동일한 방법으로 사용하는 것에 대해 유용하거나 유리한 바람직한 성능을 나타낼 수 있다. 비교할 만한 에칭 조성물의 일례는 용해 실리카 또는 가용성 실리카 화합물을 포함하는 농축된 인산(예를 들어, 85 중량 % 수성 인산)이며, 이것의 존재는 질화 규소 에칭의 선택성을 증가시킨다. 이러한 유형의 비교할 만한 에칭 조성물의 예는 미국 특허 6,162,370에 기재되어 있으며, 이의 전체 내용은 본 명세서에 참고로 포함된다.
종래 기술의 에칭 조성물 또는 비교할 만한 조성물에 대한 본 발명의 에칭 조성물의 개선된 성능은 다음 중 하나 이상으로 평가될 수 있다: 산화 규소에 비해 질화 규소 에칭의 개선된 선택성; 질화 규소의 개선된 에칭 속도(동일한 기판 및 상이하지만 비교할 만한 에칭 조성물 및 에칭 공정을 사용하여 수행된 질화 규소의 에칭 속도에 대해); 또는 선택성과 에칭 속도의 개선된 조합. 질화 규소의 절대 에칭 속도는 증착 방법에 크게 의존한다. 따라서, 본 명세서에 기재된 "개선된" 질화 규소 에칭 속도는 동일한 유형의 질화 규소 물질을 처리하는 경우 상이하지만 비교할 만한 에칭 조성물 및 에칭 공정을 사용하는 공정에 의해 달성되는 에칭 속도에 대해, 본원에 기재된 조성물 및 에칭 공정을 사용하는 질화 규소 물질의 개선된(즉, 증가된) 에칭 속도를 지칭하는 것으로 이해된다.
통상적으로, 전형적인 범위 내에서, 비교적 더 높은 질화 규소 에칭 속도는 전형적인 범위의 하한에 있는 산화 규소에 대한 질화 규소의 선택성과 조합하여 발생할 수 있으며; 반대로, 산화 규소에 비해 질화 규소의 비교적 더 높은 선택성은 비교적 더 낮은 질화 규소의 에칭 속도와 조합하여 발생할 수 있다. 현재 기술된 조성물은 질화 규소 에칭 속도 및 선택성의 수준의 다양한 조합 및 수준을 달성할 수 있다. 일부 용도에 따르면, 조성물은 유용하지만 필수적이지는 않은 유리하게 높은 질화 규소의 선택성을 갖는 유리하게 높은 질화 규소 에칭 속도(예를 들어, 종래 기술 또는 비교할 만한 에칭 속도에 대해 개선된)를 달성할 수 있다. 다른 용도에 따르면, 조성물은 유용하지만 필수적이지는 않은 유리하게 높은 질화 규소 에칭 속도를 갖는 유리하게 높은 질화 규소 선택성을 달성할 수 있다.
개선된 에칭 속도(본 명세서에서 사용되는 용어)는 비교할 만한 또는 종래 기술의 에칭 조성물 및 에칭 공정을 사용하여 수행된 동일한 질화 규소 물질의 에칭 속도보다 적어도 25 % 초과하여 큰 것일 수 있다. 개선된 선택성은 비교할 만한 또는 종래 기술의 선택성보다 적어도 50 % 초과하여 큰 것일 수 있다. 에칭 속도(또는 에칭 공정의 다른 성능)의 비교는 동일한 조건 하에서 동일한 방법에 의해 제조된 기판 상에 수행된 실험에 기초하여야 한다.
에칭 속도 및 선택성은, 성능 비교를 위해, 웨이퍼 처리에 사용된 에칭 용액을 사용하여, 동일한 정도로 측정될 수 있다. 예를 들어, 에칭 속도 및 선택성은 에칭 공정의 시작에서 이전에 사용되지 않은 신선한 에칭 조성물을 사용하여 2개의 에칭 조성물의 성능을 비교하기 위해 측정될 수 있다. 대안적으로, 이러한 측정은 에칭 조성물을 사용해 다수의 웨이퍼를 처리한 후와같이, 에칭을 사용해 특정한 양의 기판의 처리 후에 수행될 수 있다. 처리를 위해 사용되기 전 에칭 조성물의 성능(질화 규소 에칭 속도 및 선택성의 측면에서)은 많은 처리 후의 성능과 비교하여 꽤 다를 수 있는데, 이것은 용해된 실리카가 질화 규소 용해의 생성물로서 용액에 첨가되기 때문이고, 산화물 에칭 속도를 억제하고(또한 질화물 에칭 속도는 훨씬 적은 정도로), 따라서 선택성이 증가하게 된다. 그러나, 선택성의 큰 증가는, 특정 기판 영역에서, 입자로서 산화 규소의 재증착 또는 산화물의 막으로의 재성장을 초래할 수 있다. 이러한 현상은 바람직하지 않으며 방지되어야 한다.
대안적으로, 에칭 조성물 또는 에칭 조성물을 사용하는 방법은 일반적으로 상업적 습식 에칭 공정에 적합한 범위 내에서, 질화 규소의 선택성과 조합하여, 질화 규소의 에칭 속도를 달성하는데 유용할 수 있다. 통상 상업적으로 사용되는 유용한 에칭 속도의 예는(예를 들어, 150-160 ℃ 범위의 에칭 공정 온도에서) 분당 30 옹스트롬 이상, 훨씬 높은 속도인 분당 400 또는 500 옹스트롬 이상까지일 수 있다. 상업적으로 적합한 선택성은 또한 크게 달라질 수 있고, 20 또는 50, 100(예를 들어, 산화 규소에 대해)에서 500 또는 1000의 범위일 수 있다.
에칭 속도는 에칭 공정의 공지된 성능 척도이고 시간당 제거된 물질(예를 들어, 두께)의 양(분당 물질의 옹스트롬)의 측면에서 보고될 수 있다. 질화 규소의 에칭 속도를 판단하는 방법은 마이크로일렉트로닉 디바이스 제조 산업에서 잘 알려져 있다. 일반적으로, 에칭 속도의 측정은 표면에 질화 규소를 포함하는 기판을 에칭하고 시간에 따라 기판에서 제거된 질화 규소의 양을 측정하는 것에 의해 수행된다. 주어진 시간당 제거된 물질의 양을 측정하는 임의의 방법이 효과적일 수 있으며, 분광 타원계측(spectroscopic ellipsometry)은 질화 규소(및 산화 규소) 에칭 속도를 측정하는 하나의 유용하고 바람직한 방법이다.
선택성은 하나 초과의 물질의 피쳐를 갖는 표면의 에칭을 수행하는 에칭 공정의 알려진 성능의 척도이며, 제2 재료(예를 들어, 산화 규소)의 제거 속도에 대한 하나의 물질(예를 들어, 질화 규소)의 제거 속도로 계산된다.
성능의 다른 척도로서, 에칭 단계 이후, 바람직하게는 에칭 후 세정 단계(예를 들어, 20 내지 90 ℃ 범위의 온도에서의 물에서의 철저한 헹굼) 후의 기판은 표면에 허용 가능하게 낮은 수준의 고체 입자를 포함해야 한다. 고체 입자는 에칭 단계 동안에 에칭 조성물에서 생성된(예를 들어, 침전된) 실리카의 입자일 수 있고, 기판 표면에 고체 입자로서 재증착된다. 실리카 기판(예를 들어, 열 산화물, PETEOS) 상에서 이러한 재증착은 산화물 막의 두꺼운 형태를 가질 수 있다. 에칭 단계 동안 이러한 종류의 고체 입자가 기판 표면 상에 더 적게 증착되고 생성되는 개선된 에칭 조성물이 요구된다.
에칭 단계 후의 기판 표면 상의 입자 수는 에칭 후 세정 단계가 뒤따르는 에칭 단계 후와 같은, 에칭 단계 후에 기판 표면의 입자의 수의 통계적으로 유용한 정량적 또는 정성적 비교에 효과적인, 임의의 방법으로 평가될 수 있다. 하나의 예시적인 방법은 주사 전자 현미경의 도움과 같은, 배율을 이용하는 광학적(시각적) 검사일 수 있다. 개선된 에칭 조성물은, 동일한 기판상에서 동일한 방법으로 수행되지만 비교할 만한 에칭 조성물 또는 종래 기술의 에칭 조성물을 사용한 것과 비교하여 감소된 수의 입자를 포함하는 표면을 생성하는, 임의로 세정 후 단계가 뒤따르는 에칭 단계를 허용할 수 있다. 표면 상에 존재하는 입자의 감소는 비교할 만한 에칭 조성물 또는 종래 기술의 에칭 조성물을 사용하여 처리한 동일한 기판의 표면 상에 존재하는 입자의 수와 비교하여 적어도 20, 30 또는 50 퍼센트 감소일 수 있다. 또한, 본 상세한 설명의 유용하고 바람직한 개선된 에칭 조성물은 미미한 양 이상의 재증착된 산화물을 포함하지 않는 표면을 생성할 수 있으며, 특히 재증착된 산화물은 채널을 좁히거나 차단함으로써 국소 패턴 기하구조를 수정하는 것으로 이는 회피해야 하는 것이다.
일 양태에서, 본 발명은 산화 규소에 대해 SiN을 에칭하기 위한 선택성을 갖는, 질화 규소(SiN) 및 산화 규소를 포함하는 표면을 갖는 기판을 에칭하는데 사용되는 조성물에 관한 것이다. 조성물은 인산, 헥사플루오로규산(HFSA) 및 아미노 알콕시 실란을 포함한다.
다른 양태에서, 본 발명은 산화 규소에 대해 SiN을 에칭하기 위한 선택성을 갖는, 질화 규소(SiN) 및 산화 규소를 포함하는 표면을 갖는 기판을 에칭하는 방법에 관한 것이다. 방법은 농축된 인산, 헥사플루오로규산(HFSA), 및 아미노 알콕시 실란을 포함하는 에칭 조성물을 제공하는 단계; 산화 규소 및 질화 규소를 포함하는 표면을 갖는 기판을 제공하는 단계; 및 표면으로부터 SiN을 제거하기 위한 조건에서 기판을 조성물과 접촉시키는 단계를 포함한다.
도 1은 설명된 바와 같은 선택적 에칭 단계 전후의 역시 설명된 바와 같은 예시적인 기판의 구조를 개략적으로 도시한다.
본 발명은 질화 규소(SiN), 산화 규소, 및 임의로 마이크로일렉트로닉 디바이스에서 유용한 절연성 물질, 도전성 물질, 또는 반도체성 물질을 또는 마이크로일렉트로닉 디바이스를 제조하는데 유용한 공정 물질을 포함할 수 있는 다른 물질을 포함하는, 마이크로일렉트로닉 디바이스의 표면을 에칭하기 위한 신규하고 독창적인 습식 에칭 조성물에 대한 것이다. 기재된 에칭 조성물은 인산, 헥사플루오로규산, 아미노 알킬 실란, 및 에칭 조성물의 성분과 관련되거나 별도로 첨가되는 상당한 양의 물을 포함한다. 조성물은 또한 임의로 하나 이상의 카르복실산 화합물; 예를 들어, 실리카를 인산에 용해시키거나 가용성 규소-함유 화합물을 첨가함으로써 제공될 수 있는 용해된 실리카; 유기 용매; 및 아미노알킬 화합물을 포함할 수 있다.
본 발명은 또한 질화 규소를 제거하기 위해 마이크로일렉트로닉 디바이스 기판을 에칭하기 위해 기술된 바와 같은 습식 에칭 조성물을 사용하는 시스템, 공정, 방법에 관한 것이다. 본 출원인은 질화 규소 및 산화 규소를 함유하는 기판이 습식 에칭 공정에서 사용될 때, 기술된 조성물이 유용한 또는 유리하게 높은 질화 규소 에칭 속도, 산화 규소에 대한 질화 규소의 유용한 또는 유리하게 높은 선택성, 또는 이러한 성능 특성의 유용한 또는 유리한 균형을 생성한다. 또한, 질화 규소를 포함하는 기판의 습식 에칭 공정에서 사용될 때, 예시적인 에칭 조성물은 에칭 후에 기판 표면에 존재하는 입자의 양이 감소되어 효과적인 실리카 질화물의 에칭이 되도록 할 수 있다.
본 명세서에 사용된 바와 같이, 용어 “마이크로일렉트로닉 디바이스(또는 "마이크로일렉트로닉 디바이스 기판," 또는 간단히 "기판")은, 예를 들어, 다양한 상이한 유형의: 반도체 기판; 집적 회로; 고체 상태 메모리 디바이스; 하드 메모리 디스크; 판독, 기록 및 판독-기록 헤드 및 그의 기계적 또는 전자적 구성요소; 평면 패널 디스플레이; 상변화 메모리 디바이스; 태양 전지 패널 및 하나 이상의 태양 전지 디바이스를 포함하는 다른 제품; 광전지; 및 마이크로일렉트로닉, 집적회로, 에너지 수집, 또는 컴퓨터 칩 어플리케이션에서 사용되는 마이크로일렉트로메카니컬 시스템(MEMS)을 지칭하기 위해, 일렉트로닉스, 마이크로일렉트로닉스, 및 반도체 제조 분야에서 일반적으로 이해되는 이 용어의 의미와 일치하는 방식으로 사용된다. “마이크로일렉트로닉 디바이스"라는 용어는 마이크로일렉트로닉 디바이스 또는 마이크로일렉트로닉 어셈블리에서 사용되는 궁극적인 일렉트로닉용 절연 구조, 기능적 전자(전기-전류-운반) 구조, 및 기능적 반도체 구조를 포함하거나 포함할 준비가 되어 있는 임의의 인-프로세스 마이크로일렉트로닉 디바이스 또는 마이크로일렉트로닉 디바이스 기판을 지칭할 수 있음을 이해하여야 한다.
본 명세서에서 사용되는 바와 같이, "질화 규소"라는 용어는 마이크로일렉트로닉스 및 반도체 제조 산업에서 사용되는 용어의 의미와 일치되는 의미로 제공된다. 이와 일치하여, 질화 규소는 예를 들어, 실란(SiH4) 및 암모니아(NH3)로부터 화학 증착에 의해 증착되며 다른 물질 또는 불순물이 낮은 수준인 상업적으로 유용한 비정질 질화 규소(Si3N4)로 만들어진 박막을 포함한 물질을 지칭한다. 질화 규소는 디바이스의 기능적 피쳐로서, 예를 들어, 배리어 층 또는 절연 층으로의 마이크로일렉트로닉 디바이스 기판의 일부로서 존재할 수 있으며, 또는 마이크로일렉트로닉 디바이스를 준비하기 위한 다단계 제조 방법을 용이하게 하는 물질로서 기능하기 위해 존재할 수 있다.
본 명세서에서 사용되는 바와 같이, 용어 “산화 규소”는 마이크로일렉트로닉스 및 반도체 제조 산업에서 사용되는 용어의 의미와 일치되는 의미로 제공된다. 이와 일치하여, 산화 규소는 SiO2, "열 산화물"(ThOx)등과 같은 산화 규소(SiOx)로 만들어진 박막을 지칭한다. 산화 규소는 TEOS 또는 다른 소스로부터 화학 증착에 의해 증착되거나 열 증착되는 것과 같은 임의의 방법으로 기판상에 배치될 수 있다. 산화 규소는 바람직하게는 상업적으로 유용한 낮은 수준의 다른 물질 또는 불순물을 함유할 수 있다. 산화 규소는 절연 층과 같은 마이크로일렉트로닉 디바이스의 피쳐로서 마이크로일렉트로닉 디바이스 기판의 일부로 존재할 수 있다.
특정한 현재 바람직한 에칭 조성물의 예는 바람직한 질화 규소의 에칭(유용한 또는 유리한 에칭 속도를 포함하는)을 생성하는데 효과적인 양의 헥사플루오로규산을 함유하는 수성 인산(예를 들어, 농축된 인산 및 임의의 상당한 양의 첨가된 물); 산화 규소에 대한 질화 규소의 선택성 또는 질화 규소의 에칭 속도 개선에 효과적인 양의 아미노 알킬 실란; 임의로 카르복실산 화합물; 임의로 포스폰산; 임의로 아미노알킬 화합물; 임의로 계면활성제; 임의로 유기 용매, 임의로 물, 및 임의로 용해된 실리카로 이루어지거나 필수적으로 이루어지거나, 또는 포함하는 수용액 형태의 조성물을 포함한다. 이들 및 다른 예시적인 조성물은 언급된 성분 및 임의의 성분으로 이루어지거나 필수적으로 이루어지거나, 또는 포함할 수 있다. 본 상세한 설명 전반에 걸친 일반적인 관례로서, 특정 성분 또는 물질의 군으로 "필수적으로 이루어진다"라고 하는, 기술된 바와 같은 에칭 조성물, 또는 그것의 성분이나 구성요소와 같은 물질의 조성물은 5, 2, 1, 0.5, 0.1 또는 0.05 중량부 이하의 다른 성분 또는 물질과 같은, 낮거나 중요하지 않은 양 이하의 다른 성분 또는 물질을 갖는, 특정한 성분이나 물질을 함유하는 조성물을 지칭한다. 예를 들어, 수성 인산, 헥사플루오로규산, 아미노 알킬 실란, 및 임의의 기술된 성분으로 필수적으로 이루어진다는 것은, 이러한 성분들을 포함하고 확인된 물질들 이외의 다른 임의의 용해된 또는 용해되지 않은 물질 또는 물질들(개별적으로 또는 전체로서)이 5, 2, 1, 0.5, 0.1 또는 0.05 중량부 이하인 에칭 조성물을 의미한다.
에칭 조성물은 바람직한 질화 규소의 에칭을 생성하는데 효과적인 양으로 수성 인산(예를 들어, 농축된 인산)을 포함한다. 용어 "수성 인산"은 에칭 조성물의 다른 성분과 혼합되거나 조합되어 에칭 조성물을 형성하는 에칭 조성물의 성분을 지칭한다. 용어 "인산 고체"는 수성 인산 성분, 또는 수성 인산 성분으로부터 제조된 에칭 조성물의 비-수성 구성요소를 지칭한다.
에칭 조성물에 함유된 인산 고체의 양은 에칭 조성물의 다른 물질과 조합하여, 바람직한 질화 규소 에칭 속도 및 선택성을 포함하여 바람직한 에칭 성능을 제공하는 양일 수 있고, 이것은 전형적으로 비교적 높은 양(농도)의 인산 고체를 요구한다. 예를 들어, 에칭 조성물은 에칭 조성물의 총중량을 기준으로 하여 에칭 조성물의 적어도 약 50 중량 퍼센트, 예컨대 에칭 조성물의 총중량을 기준으로 하여 적어도 70, 또는 적어도 약 80 또는 85 중량 퍼센트 인산 고체의 상당한 양의 인산 고체를 함유할 수 있다.
바람직한 양의 인산 고체를 제공하기 위해, 조성물은 에칭 조성물을 생성하기 위해 다른 성분(하나의 성분은 임의로, 몇몇 형태의 물)과 혼합되거나 조합되는 성분으로서 “농축된” 인산을 함유할 수 있다. “농축된” 인산은 낮거나 최소량의 물의 존재하에 높거나 최대량의 인산 고체를 함유하고 실질적으로 다른 성분은 포함하지 않는(예를 들어, 0.5 또는 0.1 중량 퍼센트 미만의 임의의 비-수성 또는 비-인산 고체 물질) 수성 인산 성분을 지칭한다. 농축된 인산은 전형적으로 약 15 또는 20 중량 퍼센트 물에 적어도 약 80 또는 85 퍼센트 인산 고체를 갖는 것으로 여겨질 수 있다. 대안적으로, 에칭 조성물은 물로 희석된 상당한 양의 농축된 인산을 포함하는 것으로 여겨질 수 있고, 이는 예를 들어, 에칭 조성물의 다른 성분과 조합되기 전후에 상당한 양의 물로 희석된 농축된 인산, 또는 임의의 방식으로 형성된 등가물을 의미한다. 다른 대안으로, 에칭 조성물의 성분은 농축된 인산 또는 희석된 인산일 수 있고, 에칭 조성물은 다른 성분의 구성요소로 또는 별도의 물 성분으로 에칭 조성물에 제공되는 추가량의 물을 함유할 수 있다.
예로서, 농축된 인산이 에칭 조성물을 형성하는데 사용되는 경우, 농축된 인산(물 중 85 중량 퍼센트)의 양은 에칭 조성물의 총중량을 기준으로 하여, 에칭 조성물의 적어도 60, 예를 들어, 적어도 80 또는 적어도 90, 93, 95 또는 적어도 98 중량 퍼센트의 양일 수 있다.
본 명세서에서 사용된 "헥사플루오로규산"("플루오로규산" 또는 "HFSA"로도 지칭됨)은 H2SiF6을 지칭한다. 헥사플루오로규산은 공지되어 있고 상업적으로 이용 가능한 물질이며 일반적으로, 예를 들어, 35 중량 퍼센트의 물에 희석된 용액의 형태인 성분으로 판매되거나 사용된다. HFSA는 또한 불산(HF)과 용해되거나 현탁된 실리카로부터 현장에서 형성될 수 있다.
에칭 조성물에 함유된 헥사플루오로규산 화합물(또는 그의 유도체 화합물)의 양은 에칭 조성물의 다른 물질과 결합하여, 바람직한 질화 규소 에칭 속도 및 선택성을 포함하여 바람직한 에칭 성능을 제공하는 양일 수 있다. 예를 들어, 에칭 조성물은 에칭 조성물의 총중량을 기준으로 하여 약 5 내지 10000 또는 심지어 최대 50000 ppm(즉, 0.0005 내지 1 또는 심지어 5 중량 퍼센트) 범위, 예컨대 에칭 조성물의 총중량을 기준으로 하여 약 20 내지 2000 ppm(즉, 0.002 내지 0.2 중량 퍼센트)의 상당한 양의 헥사플루오로규산 화합물을 함유할 수 있다.
에칭 조성물은 아미노알킬 알콕시 실란, 또는 짧게는 “아미노 알콕시 실란”을 함유하며, 이들 용어는 본 명세서에서 사용되는 바와 같이, 아미노알킬 치환기가 규소 원자에 직접적으로 또는 산소 결합을 통해 연결되어 화합물의 알킬 또는 알콕시 치환기 상에 위치한 하나 이상의 아민기 및 하나 이상의 규소 원자를 함유하는 실란(-SiO-) 계 화합물 또는 분자를 지칭한다. 규소 원자는 하나 이상의 이러한 아미노알킬 치환기로 치환될 수 있고, 추가로 하나 이상의 수산화(-OH)기, 유기화학(예를 들어, 알킬)기, 또는 다중(예를 들어, 2, 3, 4, 등) -Si-O- 결합을 갖는 분자를 형성하기 위해 산소를 통해 실록산 결합을 형성하는 다른 규소 원자로 치환될 수 있고; 본 상세한 설명에 따르면, 아미노알킬 알콕시 실란 화합물은 기재된 바와 같은 치환기를 포함하고, 규소 원자의 하나 이상의 치환기는 규소 원자에 직접 결합된 또는 규소 원자에 2가 산소(-O-) 결합을 통해 결합된 아미노알킬 또는 아미노알콕시 치환기와 같은 아미노알킬 치환기이다. 예시적인 화합물은 미국 특허 번호 8,940,182에 나타나 있다. 유럽 특허 번호 0 498 458 또한 참조한다.
단지 단일 규소 원자를 함유하는 특정 바람직한 아미노 알콕시 실란 화합물은 다음과 같은 화학식을 갖는 것으로 나타낼 수 있다.
Si(R1)(R2)(R3)(R4)
여기서 각각의 R1, R2, R3, 및 R4는 알킬기, 알콕시기, 수산화기, 알킬아민기, 또는 알콕시아민(아미노알콕시)기이고, 여기서 R1, R2, R3, 및 R4 중 하나 이상은 알킬, 알콕시, 또는 수산화기이며, R1, R2, R3, 및 R4 중 하나 이상은 알킬아민기 또는 알콕시아민기이다. 알킬 사슬을 포함하는 R1, R2, R3, 또는 R4기는 분지된 알킬을 포함할 수 있으나, 직선형 사슬기가 선호되며, 또한 1, 2, 3, 4, 또는 5개의 탄소 원자를 갖는 알킬기와 같은 저급 알킬기를 함유하는 사슬이 선호된다. 바람직한 R1, R2, R3, 및 R4기는 또한 비-사이클릭, 포화된 것이고, 에테르 결합을 함유하지 않는다.
본 발명에 따르면, 출원인은 헥사플루오로규산과 조합된 인산을 함유하는 에칭 조성물의 일부로서 아미노 알콕시 실란 화합물의 존재가 본 명세서에 기재된 바와 같이 개선된 성능을 나타낼 수 있고, 아미노 알콕시 실란 화합물(아민 작용기를 갖지 않는 알콕시 실란 화합물과는 대조적으로) 상의 아민 작용기(예를 들어, 알킬아민기 또는 알콕시아민기의 일부로)의 존재가 성능 특성을 개선하는데 특히 효과적일 수 있다는 것을 발견했다. 아민-함유기는 에칭 단계 후 기판 표면에서의 입자 수, 질화 규소 선택성, 또는 질화 규소 에칭 속도 중 하나 또는 조합의 개선과 같은, 에칭 성능의 바람직한 개선을 제공하는 임의의 기일 수 있다. 아미노 알콕시 실란 화합물의 아민-함유기의 일부 일반적인 예는 1차 아민, 즉, 말단 아민; 2차 또는 3차 아민을 포함하는 알킬아민기; 및 폴리(에틸렌이민) 올리고머 및 유사한기를 포함하는 알킬아민기를 포함한다.
현재 바람직한 특정 아미노 알콕시 실란 화합물에 따르면, 각각의 R1, R2, R3, 및 R4는:
-(CH2)xNW2(여기서, x는 1 내지 12의 범위이다) 또는 -(CH2)x1-NW-(CH2)x2-NW-…(CH2)xn-NW2(여기서, W는 H 또는 CH3기; x1, x2,…xn은 1 내지 12의 범위(바람직하게는 2 또는 3), 및 n≤100이다)의 화학식을 갖는 알킬아민기,
-O-(CH2)xNW2(여기서, x는 1 내지 12의 범위이다) 또는 -O-(CH2)x1-NW-(CH2)x2-NW-…(CH2)xn-NW2(여기서, W는 H 또는 CH3기; x1, x2,…xn은 1 내지 12의 범위(바람직하게는 2 또는 3), 및 n≤100이다)의 화학식을 갖는 아미노알콕시기,
-O(CH2)yCH3(여기서, y는 1 내지 6의 범위이다)의 화학식을 갖는 알콕시기,
수산화기(실란올, -OH), 또는
-(CH2)zCH3(여기서, z는 1 내지 18의 범위이다)의 화학식을 갖는 알킬기이다.
산소 원자를 통해 규소 원자에 연결된 R기는 일반적으로 적어도 부분적으로 용해될 것이지만, 아미노 알콕시 실란 화합물은 이와 달리 바람직하게는 에칭 조성물에서 화학적으로 안정하고 인산 또는 에칭 조성물의 다른 성분에 의해 분해되지 않을 수 있으며, 바람직하게는 에칭 조성물의 현저한 착색을 유발하지 않는다(그러나 변색이 존재할 수 있음). 사용시, 인산에 포함될 경우, 아민기는 일반적으로 양성자화될 것이다.
현재 바람직한 아미노 알콕시 실란 화합물의 예는 (3-아미노프로필)트리에톡시실란(APTES, CAS 번호 919-30-2); (3-아미노프로필)트리메톡시실란(APTMS, CAS 번호 13922-56-5); (3-아미노프로필)실란 트리올(CAS 번호 58160-99-9); 및 AHAPTES(N-(6-아미노헥실)아미노프로필트리메톡시실란, CAS 번호 51895-58-0)를 포함하며, 이들 각각은 단독으로, 서로 조합하여 또는 다른 아미노 알콕시 실란과 조합하여 사용될 수 있다.
에칭 조성물에 함유된 아미노 알콕시 실란(또는 그의 유도체)의 양은 에칭 조성물의 다른 물질과 조합되어 바람직한 질화 규소 에칭 속도 및 선택성을 포함한 바람직한 에칭 성능을 제공하는 양일 수 있다. 예를 들어, 에칭 조성물은 상당한 양의 아미노 알콕시 실란 화합물을 포함할 수 있고, 그것은 에칭 조성물의 총중량을 기준으로 약 20 내지 10000 ppm(즉, 0.0020 내지 1.0 중량 퍼센트) 범위의, 또는 에칭 조성물의 총중량을 기준으로 약 20 내지 2000, 4000, 또는 5000 ppm(즉, 0.002 내지 0.2, 0.4, 또는 0.5 중량 퍼센트)의 단일 종 또는 둘 이상의 종의 조합일 수 있다.
임의로 및 바람직하게는, 예시적인 에칭 조성물은 상당한 양의 카르복실산 화합물을 함유할 수 있으며, 이는 하나 이상의 카르복실산기를 함유하는 유기 화합물을 의미한다. 본 발명에 따르면, 기재된 에칭 조성물에서의 카르복실산 화합물의 존재는 산화 규소의 재증착 또는 그의 입자의 형성을 억제함으로써 성능을 개선할 수 있다. 기재된 에칭 조성물에 사용하기 위한 바람직한 카르복실산 화합물은 아세트산, 말론산, 숙신산, 2-메틸숙신산, 글루타르산, 아디프산, 살리실산, 1,2,3-프로판트리카르복실산(일명 트리카르발릴산), 2-포스포노아세트산, 3-포스포노프로파노산 및 2-포스포노부탄-1,2,4-트리카르복실산(PBTCA)을 포함하며, 이들 중 임의의 것이 단독으로, 서로 조합하여 또는 다른 카르복실산 화합물과 함께 사용될 수 있다.
에칭 조성물 중에 함유된 카르복실산 화합물(그의 유도체 포함)의 양은 에칭 조성물의 다른 물질과 조합하여, 에칭 조성물의 성능 또는 화학적 안정성에 달리 영향을 주지 않으면서 바람직한 에칭 성능을 제공하는 양일 수 있다. 예를 들어, 에칭 조성물은 에칭 조성물의 총중량을 기준으로 하여 약 0.01 내지 약 10 중량 퍼센트 범위, 또는 에칭 조성물의 총중량을 기준으로 하여 약 0.1 내지 약 5 또는 8 중량 퍼센트의 단일 종 또는 둘 이상의 종의 조합일 수 있는 상당한 양의 카르복실산 화합물을 함유할 수 있다.
임의로, 기재된(예를 들어, 에칭 공정에 사용하기 전에) 에칭 조성물은 예를 들어, 수성 인산과 반응하여 용해된 실리카를 형성할 수 있는 가용성 규소-함유 화합물을 첨가하여 또는 고체 실리카 물질을 인산에 용해시켜, 인산에 용해된 상당한 양의 실리카를 또한 함유할 수 있으며, 이러한 화합물의 예는 TMAS(테트라메틸암모뉼 실리케이트), 테트라아세톡시실란, 또는 테트라메톡시실란, 테트라에톡시실란 등과 같은 테르타알콕시실란을 포함한다. 용해된 실리카는 질화 규소에 대한 에칭 조성물의 선택성을 개선하는데 효과적일 수 있다. 양은 에칭 공정의 조건에서 전-처리 실리카의 과포화를 초래하지 않는 임의의 유용한 양, 예를 들어 에칭 조성물의 총중량을 기준으로 약 5 내지 10000 ppm, 또는 에칭 조성물의 총중량을 기준으로 약 20 내지 5,000, 3,000, 1,000, 또는 500 ppm인 용해된 실리카 또는 가용성 규소-함유 화합물일 수 있다.
또한 임의로, 기재된 에칭 조성물은 질화 규소 에칭 속도, 선택성, 또는 이들의 조합을 증가시킴으로써 에칭 조성물의 성능을 증가시키기 위해 상당한 양의 알킬아민을 함유할 수 있다. 알킬아민은 예를 들어, R5가 직선형 또는 분지형이며, 바람직하게는 포화된, 바람직하게는 약 2 내지 약 15개의 탄소 원자, 예를 들어 약 4 내지 약 12개의 탄소 원자를 함유하는 비치환된 알킬 사슬인 화학식 R5NH2와 같은 아민 치환기(예를 들어, 1차 아민)를 포함하는 유기 알킬 화합물일 수 있다. 바람직한 알킬아민 화합물의 예는 헥실아민, 옥틸아민, 2-에틸헥실아민, 디헥실아민, 및 데실아민을 포함한다. 알킬아민은 특히 용해된 실리카의 존재하에 사용될 때 개선된 에칭 속도 또는 질화 규소의 선택성을 제공하는데 효과적일 수 있다. 에칭 조성물 중 알킬아민의 양은 에칭 조성물의 총중량을 기준으로 하여 약 5 내지 10,000 ppm의 알킬아민, 예를 들어 약 20 내지 1,000 ppm의 알킬아민과 같은 임의의 유용한 양일 수 있다.
에칭 조성물은 임의로 관련 작동 온도(예를 들어, 에칭 조의 온도)에서 액체인 임의의 유기 화합물일 수 있는 유기(비-수성) 용매를 포함할 수 있으며, 에칭 조성물의 고온의 인산의 존재하에서 혼화성, 상용성을 가지며 안정적이다. 유기 용매는 기재된 바와 같이 에칭 조성물의 높은 성능 범위에 있는 에칭 속도를 요구하지 않는 에칭 조성물에 유용할 수 있고, 에칭 공정 중에 미립자의 재증착(예를 들어, 실리카 입자 재증착)을 감소시키거나 최소화하여 에칭 후 기판 표면 상의 고체 입자의 존재를 감소시키는데 효과적일 수 있다. 유용한 또는 현재 바람직한 비-수성 용매의 예는 에테르, 폴리올, 알코올, 설폰, 및 포스페이트 에스테르와 같은 유기 화합물을 포함한다. 특정한 유용한 유기 용매의 구체적인 예는 설포란, 테트라에틸렌 글리콜 디메틸 에테르(테트라글라임), 디에틸렌 글리콜 에틸 에테르, 디프로필렌 글리콜 메틸 에테르, 및 트리에틸 포스페이트를 포함하고, 이들 중 임의의 것이 단독으로 또는 하나 이상의 다른 유기 용매와 조합되어 사용될 수 있다.
에칭 조성물 중 유기 용매의 양은 에칭 조성물의 다른 물질과 조합되어 바람직한 전체적 성능을 제공하는 양일 수 있다. 예를 들어, 에칭 조성물은 에칭 조성물의 총중량을 기준으로 약 0.1 내지 약 25 중량 퍼센트, 예를 들어 약 0.5 내지 약 10, 15, 또는 20 중량 퍼센트의 유기 용매의 범위일 수 있는 상당한 양의 총 유기 용매를 함유할 수 있다.
에칭 조성물은 임의로 에칭 조성물의 성능을 개선하기 위해 계면활성제(본 상세한 설명의 다른 임의의 또는 요구되는 성분과 상이함)를 포함할 수 있다. 본 명세서에서 사용된 용어 "계면활성제"는 두 액체 사이 또는 액체와 고체 사이의 표면 장력(또는 계면 장력)을 낮추는, 전형적으로 소수성기(예를 들어, 탄화수소(예를 들어, 알킬) "테일") 및 친수성기를 함유하는 유기 양친매성 화합물인 유기 화합물을 지칭한다. 바람직한 계면활성제는 열적으로 안정하고 본 발명의 에칭 공정의 조건과 같은 강산성 조건 하에서 이온성을 유지한다. 예는 퍼플루오로알킬설폰산 및 긴-사슬 4차 암모늄 화합물(예를 들어, 도데실트리메틸암모늄 하이드로겐 설페이트)을 포함한다. 플루오린화 비-이온성 계면활성제, 예컨대 케무어스(Chemours') 캡스톤®(Capstone®) FS-31/FS-35가 또한 사용될 수 있다. 비-이온성 비-플루오린화 계면활성제, 예컨대 폴리(에틸렌 글리콜)-폴리(프로필렌 글리콜) 공중합체("PEG-PPG")가 또한 사용될 수 있고, 작동 범위의 저온, 저산성(예를 들어, 100-130 ℃ 및 50-75 퍼센트 H3PO4) 부분에 더 적합하다.
에칭 조성물에서 계면활성제의 양은 에칭 조성물의 다른 물질과 조합되어 바람직한 전체적 성능을 제공하는 양일 수 있다. 예를 들어, 에칭 조성물은 에칭 조성물의 총중량을 기준으로 약 0.001 내지 약 10 중량 퍼센트, 예를 들어 약 0.01 내지 약 0.5, 1, 2, 7 또는 7 중량 퍼센트 범위일 수 있는 상당한 양의 계면활성제를 함유할 수 있다.
에칭 조성물은 하나의 또는 다수의 소스로부터의 물을 함유할 수 있다. 예를 들어, 물은 수성 인산 성분 중에 존재할 것이다. 추가로, 물은 에칭 조성물의 다른 성분 중 하나 이상에 대한 캐리어로 사용될 수 있고, 물은 그 자체의 성분으로서 단독으로 첨가될 수 있다. 에칭 조성물이 유용한(충분히 높은) 질화 규소 에칭 속도를 비롯해 바람직하거나 유리한 또는 원하는 성능 특성을 나타낼 수 있도록 물의 양은 충분히 낮아야 한다. 물의 존재의 증가는 질화 규소의 에칭 속도를 증가시키는 경향이 있지만 에칭 조성물의 끓는점을 낮출 수도 있고, 이는 에칭 조성물의 작동 온도의 감소 및 역효과를 초래한다. 에칭 조성물 중의 모든 소스로부터의 물의 양의 예는 에칭 조성물의 총중량을 기준으로 약 50, 40 또는 30 중량 퍼센트 미만, 예를 들어 약 5 중량 퍼센트 내지 약 25 중량 퍼센트 범위, 또는 에칭 조성물의 총중량을 기준으로 약 10 내지 20 중량 퍼센트의 물의 범위일 수 있다.
임의로, 기재된 이들 및 다른 예시적인 에칭 조성물은 인산, 헥사플루오로규산, 아미노 알콕시 실란, 및 확인된 선택적 성분 중 임의의 하나 또는 임의의 조합을 함유하거나, 이로 이루어지거나, 필수적으로 이루어질 수 있다. 특정 바람직한 에칭 조성물의 예는 에칭 조성물에 전형적으로 포함되지 않는 pH 조절제(본 명세서에서 잠재적 성분으로 언급된 산 이외의) 및 연마 입자와 같은 고체 물질과 같은 다른 유형의 성분을 필요로 하지 않고 배제할 수 있다.
기재된 바와 같은 에칭 조성물을 생성하는데 유용할 임의의 방법에 의해, 기재된 바와 같은 에칭 조성물을 제조할 수 있다. 하나의 방법에 의해, 수성 또는 고체 성분은 조합되어, 임의로 열로, 균일하게 임의로 혼합될 수 있다.
기재된 에칭 조성물은 마이크로일렉트로닉 디바이스 기판의 표면에서 질화 규소를 제거하는 유용한 방법일 수 있다. 기판은 마이크로일렉트로닉 디바이스에서 유용한 하나 이상의 절연체, 배리어 층, 도전성 물질, 반도체성 물질, 또는 마이크로일렉트로닉 디바이스 처리(예를 들어, 다른 것들 중에서 특히 포토레지스트, 마스크)에 유용한 물질과 같은 다른 물질을 함유할 수 있다. 예시적인 기판은 질화 규소, 열 산화물(ThOx) 및 PETEOS(플라즈마 강화된 테트라 에틸 오르토 실리케이트를 사용하여 증착된 산화물) 표면을 갖는다.
사용 시, 기재된 에칭 조성물은 상업적 성능 요구 및 기대에 기초하여 유용한 에칭 성능을 제공할 수 있고, 바람직하게는, 종래 기술 또는 비교 에칭 조성물과 비교하여, 질화 규소의 에칭 속도 및 선택성에 관하여, 및 에칭 후 기판의 표면에 존재하는 입자의 양 및 기판 표면상의 산화물 필름의 재성장 양의 관점에서 개선된 성능을 제공할 수 있다.
마이크로일렉트로닉 디바이스 기판을 에칭하는 방법은 반도체 제조 분야에 공지되어 있고, 공지된 상업적으로 이용 가능한 장비상에서 수행될 수 있다. 일반적으로, 기판의 표면에서 물질을 선택적으로 제거하기 위해 기판을 에칭하려면, 에칭 조성물을 표면에 적용하고 표면 구조에 접촉하여 특정 구조를 화학적으로, 선택적으로 제거할 수 있다.
질화 규소 필름은 때때로 에칭 공정을 방해할 수 있는 얇은 산화된 표면을 가지는데, 이는 조성물이 산화물을 매우 느리게 에칭하도록 설계되었기 때문이다. 이러한 경우, 희석된 HF로의 매우 간단한 처리가 유용한 제1 공정 단계일 수 있다.
에칭 단계에서, 에칭 조성물은 다음과 같은 임의의 적합한 방식으로 표면에 적용될 수 있다; 표면에 에칭 조성물을 분무하는 것; (조성물의 정적 또는 동적 부피 내에) 기판을 에칭 조성물에 침지시키는 것; 표면을 그 위에 흡수된 에칭 조성물을 갖는 패드, 섬유질의 흡수성 도포기 부재(fibrous sorbent applicator element)와 같은 다른 물질로 접촉시키는 것; 순환성 풀 내의 상당한 양의 에칭 조성물과 기판을 접촉시키는 것; 또는 규소-게르마늄 및 규소를 함유하는 마이크로일렉트로닉 기판의 표면과 에칭 조성물을 제거 접촉하는 다른 임의의 적합한 수단, 방식, 기술. 적용은 동적 또는 정적 세정을 위해 배치 또는 단일 웨이퍼 장치 안에서 일 수 있다.
유용한 에칭 공정의 조건(예를 들어, 시간 및 온도)은 효과적이거나 유리한 것으로 밝혀진 임의의 것일 수 있다. 일반적으로, 예를 들어 에칭 조성물의 배스에 질화 규소를 선택적으로 제거하기에 충분한 시간 동안 침지하는 것에 의해 에칭 조성물은 표면과 접촉된다. 에칭 조성물에 노출되는 시간 및 에칭 조성물의 온도는 기판의 표면에서 질화 규소의 바람직한 양의 제거에 효과적일 수 있다. 에칭 단계의 시간의 양은 너무 짧아서는 안되는데, 이는 질화 규소의 에칭 속도가 너무 빠름을 의미하고, 이는 에칭 단계의 끝에서 마이크로일렉트로닉 디바이스의 품질 감소 및 공정 제어의 어려움을 초래할 수 있기 때문이다. 물론, 에칭 단계에 요구되는 시간은, 에칭 공정 및 반도체 제조 라인의 양호한 효율 및 처리량을 허용하기 위해, 지나치게 길지 않은 것이 바람직하다. 에칭 단계에 유용한 시간의 예는 약 100 ℃ 내지 약 180 ℃ 범위의 온도에서 약 5분 내지 약 200분의 범위, 바람직하게는 약 10분 내지 약 60분일 수 있다. 이러한 접촉 시간 및 온도는 예시적이며, 요구되는 제거 선택성을 달성하기에 효과적인 임의의 다른 적합한 시간 및 온도 조건이 사용될 수 있다.
본 상세한 설명의 에칭 단계는 임의의 유형의 기판 표면으로부터 질화 규소 물질을 에칭하는데 유용할 수 있다. 특정 실시양태에 따르면, 기판은 산화 규소와 질화 규소 층이 교호하는 박막 층을 포함하는 기판의 구조적 피쳐로서 교호하는 질화 규소의 박막 층을 포함할 수 있다. 산화 규소 층은 산화 규소 층 사이에 배치된 질화 규소 층을 함유하는 높은 종횡비의 구조이다. 도 1을 참조하면, 예를 들어, 산화 규소에 대해 선택적 방식으로 우선적으로 기판으로부터 질화 규소를 제거하는데 효과적인 본 명세서에 기재된 선택적 에칭 단계의 전후가 도시된다. 에칭 단계 전의 기판은 높은 종횡비의 산화 규소 구조 사이의 개구부에 배치된 질화 규소의 교호 층을 포함한다. 에칭 단계는 도 1의 우측 기판으로서 도시된 바와 같이, 질화 규소를 제거하여, 산화 규소 층들을 분리하는 개구부 또는 "슬릿"을 갖는 산화 규소 층을 남긴다. 본 상세한 설명에 따르면, 에칭 공정은 도 1에 도시된 기판을 에칭하기 위해 도 1에 도시된 바와 같이 사용될 수 있다. 예시적인 에칭 공정은 종래 기술 및 비교할 만한 에칭 조성물 및 에칭 공정에 비해, 상당히 증가된 SiN 에칭 속도, 산화 규소에 대한 우수한 선택성(>50, 바람직하게는 100에 근접하거나 그 초과), 및 주요 실리카 재증착의 회피(슬릿 개구부의 폐쇄 또는 거의-폐쇄되는 것에 의해 입증됨)을 나타낼 수 있다.
질화 규소의 바람직한 양의 선택적 에칭이 완료된 후, 에칭된 마이크로일렉트로닉 디바이스 표면에 남아있는 에칭 조성물은 헹굼, 세척, 또는 물(또는 임의로 인산에 이어서 물)을 사용하는 제거 단계와 같은 임의의 유용한 바람직한 방법에 의해 표면으로부터 제거될 수 있다. 예를 들어, 에칭 후, 마이크로일렉트로닉 디바이스 기판은 탈이온수의 린스(예를 들어, 약 20 내지 약 90 ℃ 범위의 온도)로 헹구고 건조한 후, 예를 들어, 스핀-건조, N2, 증기-건조 등을 수행할 수 있다. 헹굼 후, 기판 표면은 표면에서의 입자의 존재 및 양에 대해 평가될 수 있다.
예시
예시적인 에칭 조성물은 하기 표에 기재되어 있다. 지시된 바와 같이, 일부 성분은 조성물의 다른 성분과 조합되기 전에 캐리어로서의 농축된 인산에 용해되었다. 표면에서 질화 규소를 포함하는 기판을 에칭하는 공정에서 에칭 조성물의 사용에 기초하여 성능 결과 또한 열거되어 있다.







1 		질량 %로 나타낸 제형 구성요소

HFSA
APTES
계면활성제
카르복실산 함유 화합물
NH4Cl
98%
H2SO4
SiO2
알킬 아민
85%
H3PO4

0.0175
0.03
o
o
o
o
o
o
99.9525
2 0.0175 0.03 o 0.12 o o o 0.02 99.8125
3 0.0175 0.03 o 0.1 o o o o 99.8525
4 0.0175 0.03 o o 0.01 o o o 99.9425
5 0.015 0.02 o 2 o o o o 97.965
6 0.015 0.02 o 2 o o 0.01 o 97.955
7 0.015 0.02 o 2 o o o 0.02 97.945
8 0.015 0.02 o 2 o o 0.01 0.02 97.935
9 0.015 o o 2 o o o 0.02 97.965
10 0.015 0.02 o o o o o 0.02 99.945
11 0.015 0.02 o o o o o 0.01 99.955
12 0.015 0.02 o o o o o 0.01 99.955
13 0.015 0.02 o o o o o o 99.965
14 0.015 0.02 0.004 o o o o o 99.961
15 0.015 0.0175 o o o 0.25 o o 99.7175
16 0.01 0.015 o 1 o o o o 98.975
17 0.01 0.0175 o 1.5 o o o o 98.4725
18 0.0116 0.02 o 0.1 o o o o 99.8684
19 0.015 0.0224 o 1 o o o o 98.9626
20 0.015 0.026 o 0.11 o o o o 99.849
21 0.015 0.0224 o 1.1 o o o o 98.8626
22 0.015 0.0224 o 1.1 o o o 0.02 98.8426
23 0.015 0.0224 o 1.5 o o o 0.03 98.4326
24 0.015 0.0224 o 0.9 o o o 0.025 99.0376
25 0.0137 0.0235 o 0.15 o o o 0.025 99.7878




1

실험 결과

30분 내의
산화물 갭 %
(80분 85% H3PO4 와 비교)

(A)
30분 내의 SiN 에칭
%
(80분 85% H3PO4와 비교) (B)
30분 내의 SiN 에칭 %
(30분 85% H3PO4와 비교)
(C)
산화물 제거 속도
[Å/min]

(D)
SiN 에칭 속도
[Å/min]



(E)
선택성




(F)
48.3 92.2 246.0 0.65 56.31 86.6
2 34.5 93.2 248.5 0.60 57.5 95.8
3 55.2 91.3 243.4 0.69 56.91 82.5
4 13.8 97.1 258.9 0.35 59.9 171.1
5 69.0 80.6 214.9 0.72 53.91 74.9
6 닫힌 79.6 212.3 -1.49 49.12 o
7 82.8 81.6 217.5 0.76 50.32 66.2
8 96.6 79.6 212.3 0.81 49.12 60.6
9 닫힌 79.6 212.3 -2.57 49.12 o
10 27.6 78.6 209.7 0.58 48.52 83.7
11 13.8 72.8 194.2 0.49 44.93 91.7
12 13.8 79.6 212.3 0.53 49.12 92.7
13 닫힌 97.1 258.9 -0.36 59.90 o
14 9.7 84.5 225.2 0.51 52.11 102.2
15 닫힌 96.1 256.3 -0.39 50.59 o
16 82.8 76.7 204.5 0.77 47.32 61.5
17 82.8 63.1 168.3 0.33 38.94 118.0
18 82.8 70.9 189.0 0.76 43.73 57.5
19 82.8 80.6 214.9 0.78 49.72 63.7
20 34.5 82.5 220.1 0.58 50.32 86.8
21 55.2 77.7 207.1 0.70 49.71 71.0
22 34.5 87.4 233.0 0.60 53.91 89.9
23 27.6 88.3 235.6 0.53 54.51 102.8
24 34.5 87.4 233.0 0.60 53.91 89.9
25 69.0 89.3 238.2 0.72 55.11 76.5
표에서:
1. 실시예 13 및 5의 비교는 카르복실산 화합물의 존재로 인한 성능 차이를 나타낸다.
2. 실시예 6 및 8은 용액에 추가의 100 ppm의 SiO2가 로딩되었을 때 200 ppm 알킬아민 첨가의 긍정적인 효과를 나타낸다. 이러한 SiO2 로딩은 에칭 조성물의 성분으로 용해된 실리카를 첨가함으로써 발생할 수 있거나, 또는 SiN 용해가 용액에 산화물을 첨가함에 따라 연장된 에칭 공정에서 에칭 조성물을 사용할 때 발생할 수 있다.
3. 실시예 7 및 9는 실리카 로딩의 부재 하에 및 아민 첨가제의 존재 하에서도 APTES를 생략하는 부정적인 효과를 보여준다.
4. 실시예 14는 실시예 13과 비교하여 첨가된 계면활성제의 긍정적인 효과를 보여준다.
5. 열 A, B, 및 C에 기록된 결과는 슬릿 패턴의 30분 에칭이며(도 1 참조), 이는 80분 동안 신선한 일반 85% H3PO4를 사용해서 수행된 실행과 비교된다(A 및 B에서). 열 C는 일반 H3PO4를 사용한 30분 실행이 본 발명의 조성물의 30분 실행과 비교되는 경우, SiN 에칭 속도(슬릿으로의 침투 깊이에 의해 반영된)가 전형적으로 약 2배 더 크다는 것을 보여준다. (열 C의 결과는 80-분 에칭 깊이를 2.667로 나누는 계산에 의해 얻어졌다. 일반 H3PO4의 30분 실행 결과는 이용 가능하지 않았다.)
6. 열 D, E, 및 F는 블랭킷 막 에칭 속도 및 각각의 선택성을 나타낸다.
7. 열 A에서 용어 "닫힌"을 포함하는 결과는 30분 실행이 슬릿 개구부(열 B에서의 “산화물 갭”)를 폐쇄하는 제형에 대한 것이다. 동일한 예는 블랭킷 막 상에서 음의 산화물 에칭 속도를 보여주었고 선택성(F)은 적용되지 않는다. 이러한 데이터(열 A의 “닫힌” 결과)는 극한의 성능 요구와 관련된 것으로 간주될 수 있고, 관련 실시예 제형(6, 9, 13, 및 15)은 다른 기판, 종횡비가 더 작은 패턴을 에칭하거나 또는 대안적인 에칭 조건 또는 공정 단계, 예컨대 개선된 교반을 사용하는 경우에 효과적일 수 있다.

Claims (17)

  1. 농축된 인산;
    헥사플루오로규산(HFSA); 및
    아미노 알콕시 실란을 포함하고,
    상기 아미노 알콕시 실란은 (3-아미노프로필)트리에톡시실란(APTES), (3-아미노프로필)트리메톡시실란(APTMSAS), (3-아미노프로필)실란 트리올, N-(6-아미노헥실)아미노프로필트리메톡시실란(AHAPTES), 또는 그의 조합이고,
    산화 규소에 대해 질화규소(SiN)를 에칭하기 위한 선택성을 갖고,
    SiN 및 산화 규소를 포함하는 표면을 갖는 기판을 에칭하는데 사용하기 위한 조성물.
  2. 제1항에 있어서,
    5 내지 50,000 ppm의 헥사플루오로규산(HFSA); 및
    20 내지 10,000 ppm의 아미노 알콕시 실란을 포함하는 조성물.
  3. 제1항에 있어서,
    카르복실산 화합물을 더 포함하는 조성물.
  4. 제3항에 있어서,
    카르복실산이 아세트산, 글루타르산, 또는 그의 조합인 조성물.
  5. 제3항에 있어서,
    조성물 총중량을 기준으로 0.01 내지 10 중량 퍼센트의 카르복실산 화합물을 포함하는 조성물.
  6. 제1항에 있어서,
    알킬아민 화합물을 더 포함하는 조성물.
  7. 제6항에 있어서,
    알킬아민 화합물이 1차 알킬아민인 조성물.
  8. 제6항에 있어서,
    알킬아민 화합물이 옥틸아민, 데실아민, 또는 그의 조합인 조성물.
  9. 제6항에 있어서,
    5 내지 10,000 ppm의 알킬아민 화합물을 포함하는 조성물.
  10. 제1항에 있어서,
    용해된 실리카 또는 가용성 규소-함유 화합물을 더 포함하는 조성물.
  11. 제10항에 있어서,
    상기 조성물의 총중량을 기준으로 약 5 내지 10,000 ppm의 용해된 실리카 또는 가용성 규소-함유 화합물을 포함하는 조성물.
  12. 제1항에 있어서,
    물을 50 중량 퍼센트 이하로 더 포함하고,
    상기 물은 모든 소스로부터의 물을 포함하는 조성물.
  13. 제1항에 있어서,
    유기 용매를 더 포함하는 조성물.
  14. 제13항에 있어서,
    유기 용매가 테트라에틸렌 글리콜 디메틸 에테르, 설포란, 또는 그의 조합인 조성물.
  15. 제13항에 있어서, 상기 조성물의 총중량을 기준으로 1 내지 20 중량 퍼센트의 유기 용매를 포함하는 조성물.
  16. 제1항에 있어서,
    계면활성제를 더 포함하는 조성물.
  17. 농축된 인산, 헥사플루오로규산(HFSA), 및 아미노 알콕시 실란을 포함하는 에칭 조성물을 제공하는 단계;
    질화 규소(SiN) 및 산화 규소를 포함하는 표면을 갖는 기판을 제공하는 단계; 및
    상기 표면에서 SiN을 제거하기 위한 조건에서 상기 기판을 상기 조성물과 접촉시키는 단계를 포함하고,
    상기 아미노 알콕시 실란은 (3-아미노프로필)트리에톡시실란(APTES), (3-아미노프로필)트리메톡시실란(APTMSAS), (3-아미노프로필)실란 트리올, N-(6-아미노헥실)아미노프로필트리메톡시실란(AHAPTES), 또는 그의 조합이고,
    산화 규소에 대해 SiN을 에칭하기 위한 선택성을 갖고,
    SiN 및 산화 규소를 포함하는 표면을 갖는 기판을 에칭하는 방법.
KR1020227016417A 2017-09-06 2018-09-06 질화 규소를 포함하는 기판을 에칭하는 조성물 및 방법 KR102436721B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762554772P 2017-09-06 2017-09-06
US62/554,772 2017-09-06
PCT/US2018/049701 WO2019051053A1 (en) 2017-09-06 2018-09-06 COMPOSITIONS AND METHODS FOR ETCHING SUBSTRATES CONTAINING SILICON NITRIDE
KR1020207009496A KR102399990B1 (ko) 2017-09-06 2018-09-06 질화 규소를 포함하는 기판을 에칭하는 조성물 및 방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020207009496A Division KR102399990B1 (ko) 2017-09-06 2018-09-06 질화 규소를 포함하는 기판을 에칭하는 조성물 및 방법

Publications (2)

Publication Number Publication Date
KR20220070055A KR20220070055A (ko) 2022-05-27
KR102436721B1 true KR102436721B1 (ko) 2022-08-29

Family

ID=65518793

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020227016417A KR102436721B1 (ko) 2017-09-06 2018-09-06 질화 규소를 포함하는 기판을 에칭하는 조성물 및 방법
KR1020207009496A KR102399990B1 (ko) 2017-09-06 2018-09-06 질화 규소를 포함하는 기판을 에칭하는 조성물 및 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020207009496A KR102399990B1 (ko) 2017-09-06 2018-09-06 질화 규소를 포함하는 기판을 에칭하는 조성물 및 방법

Country Status (7)

Country Link
US (1) US10651045B2 (ko)
JP (2) JP7026782B2 (ko)
KR (2) KR102436721B1 (ko)
CN (2) CN113817471B (ko)
SG (1) SG11202001854VA (ko)
TW (1) TWI684640B (ko)
WO (1) WO2019051053A1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190051656A (ko) * 2017-11-07 2019-05-15 삼성전자주식회사 식각 조성물, 실리콘 질화막의 식각 방법, 및 반도체 소자의 제조 방법
TWI815932B (zh) * 2018-07-20 2023-09-21 日商東京威力科創股份有限公司 3d nand結構中的矽氮化物蝕刻及氧化矽沉積控制
US11075218B2 (en) * 2019-05-22 2021-07-27 Sandisk Technologies Llc Method of making a three-dimensional memory device using silicon nitride etching end point detection
KR20210026307A (ko) * 2019-08-29 2021-03-10 에스케이이노베이션 주식회사 식각 조성물, 이를 이용한 절연막의 식각방법 및 반도체 소자의 제조방법
KR20210028447A (ko) 2019-09-04 2021-03-12 에스케이이노베이션 주식회사 식각 조성물, 이를 이용한 절연막의 식각방법 및 반도체 소자의 제조방법
EP4041845A4 (en) * 2019-10-09 2023-11-22 Entegris, Inc. WET ETCH COMPOSITION AND METHOD
KR102520371B1 (ko) * 2019-10-18 2023-04-10 삼성에스디아이 주식회사 실리콘 질화막 식각용 조성물 및 이를 이용한 실리콘 질화막 식각 방법
KR20210050871A (ko) * 2019-10-29 2021-05-10 오씨아이 주식회사 실리콘 질화막 식각 용액 및 이를 사용한 반도체 소자의 제조 방법
CN110846040A (zh) * 2019-11-08 2020-02-28 湖北兴福电子材料有限公司 一种高容硅量磷酸基蚀刻液及其配制方法
US11024512B1 (en) 2020-03-06 2021-06-01 International Business Machines Corporation Selective etch formulation for silicon oxide
WO2022026739A1 (en) 2020-07-30 2022-02-03 Entegris, Inc. Compositions and methods for selectively etching silicon nitride films
CN111849487B (zh) * 2020-08-14 2021-09-28 上海新阳半导体材料股份有限公司 一种高选择比氮化硅蚀刻液、其制备方法及应用
CN111925805B (zh) * 2020-08-14 2021-09-28 上海新阳半导体材料股份有限公司 一种蚀刻液组合物、其制备方法及应用
KR102345842B1 (ko) * 2020-09-21 2021-12-31 주식회사 이엔에프테크놀로지 실리콘 질화막 식각 조성물 및 이를 이용한 방법
KR20240006642A (ko) * 2021-05-12 2024-01-15 엔테그리스, 아이엔씨. 선택적 에칭제 조성물 및 방법
WO2022264631A1 (ja) * 2021-06-14 2022-12-22 ラサ工業株式会社 エッチング液組成物
CN115894077B (zh) * 2022-10-10 2023-07-25 湖北兴福电子材料股份有限公司 3d nand结构片的选择性蚀刻液
CN115873599B (zh) * 2022-10-10 2024-05-17 湖北兴福电子材料股份有限公司 氮化硅/氧化硅的3d nand结构片的选择性蚀刻液

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100176082A1 (en) 2006-12-21 2010-07-15 Advanced Technology Materials, Inc. Compositions and methods for the selective removal of silicon nitride
US20140190592A1 (en) 2011-05-09 2014-07-10 Chemetall Gmbh Chemical conversion treatment agent for surface treatment of metal substrate, and surface treatment method of metal substrate using same
KR101730453B1 (ko) 2016-07-26 2017-04-27 램테크놀러지 주식회사 질화막 식각 조성물 및 이를 이용한 반도체 장치의 제조 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04257593A (ja) 1991-02-08 1992-09-11 Shin Etsu Chem Co Ltd 有機けい素化合物
JP3467411B2 (ja) * 1998-08-07 2003-11-17 松下電器産業株式会社 エッチング液，その製造方法及びエッチング方法
US6162370A (en) 1998-08-28 2000-12-19 Ashland Inc. Composition and method for selectively etching a silicon nitride film
JP2007012640A (ja) 2005-06-03 2007-01-18 Tosoh Corp エッチング用組成物
KR100706822B1 (ko) * 2005-10-17 2007-04-12 삼성전자주식회사 절연 물질 제거용 조성물, 이를 이용한 절연막의 제거 방법및 기판의 재생 방법
EP1951620A2 (en) 2005-11-25 2008-08-06 Vesta Research, Ltd. Process for producing a silicon nitride compound
US8025811B2 (en) * 2006-03-29 2011-09-27 Intel Corporation Composition for etching a metal hard mask material in semiconductor processing
KR101097277B1 (ko) * 2009-10-07 2011-12-22 솔브레인 주식회사 습식 식각용 조성물
JP2012033561A (ja) 2010-07-28 2012-02-16 Sanyo Chem Ind Ltd 窒化ケイ素用エッチング液
CN102443395B (zh) * 2010-09-30 2016-01-20 韩国泰科诺赛美材料株式会社 用于湿法蚀刻二氧化硅的组合物
KR101782329B1 (ko) * 2011-10-18 2017-09-28 삼성전자주식회사 식각용 조성물 및 이를 이용하는 반도체 기억 소자의 형성 방법
JP2014099480A (ja) * 2012-11-13 2014-05-29 Fujifilm Corp 半導体基板のエッチング方法及び半導体素子の製造方法
JP6580397B2 (ja) 2014-07-17 2019-09-25 ソウルブレイン シーオー．， エルティーディー． エッチング用組成物及びこれを用いた半導体素子の製造方法
US9868902B2 (en) * 2014-07-17 2018-01-16 Soulbrain Co., Ltd. Composition for etching
KR20160050536A (ko) 2014-10-30 2016-05-11 램테크놀러지 주식회사 질화막 식각 조성물 및 이를 이용한 반도체 장치의 제조 방법
US10301580B2 (en) * 2014-12-30 2019-05-28 Versum Materials Us, Llc Stripping compositions having high WN/W etching selectivity
KR101728951B1 (ko) * 2015-06-25 2017-04-21 오씨아이 주식회사 실리콘 질화막 식각 용액
KR20170009240A (ko) * 2015-07-16 2017-01-25 동우 화인켐 주식회사 비불소계 실리콘 질화막 식각 조성물
KR102545801B1 (ko) * 2015-12-04 2023-06-21 솔브레인 주식회사 식각용 조성물 및 이를 이용한 반도체 소자의 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100176082A1 (en) 2006-12-21 2010-07-15 Advanced Technology Materials, Inc. Compositions and methods for the selective removal of silicon nitride
US20140190592A1 (en) 2011-05-09 2014-07-10 Chemetall Gmbh Chemical conversion treatment agent for surface treatment of metal substrate, and surface treatment method of metal substrate using same
KR101730453B1 (ko) 2016-07-26 2017-04-27 램테크놀러지 주식회사 질화막 식각 조성물 및 이를 이용한 반도체 장치의 제조 방법

Also Published As

Publication number Publication date
JP2022078087A (ja) 2022-05-24
KR20220070055A (ko) 2022-05-27
CN113817471A (zh) 2021-12-21
SG11202001854VA (en) 2020-03-30
WO2019051053A1 (en) 2019-03-14
TW201920615A (zh) 2019-06-01
CN111108176A (zh) 2020-05-05
JP7026782B2 (ja) 2022-02-28
US10651045B2 (en) 2020-05-12
CN113817471B (zh) 2022-11-15
US20190074188A1 (en) 2019-03-07
CN111108176B (zh) 2021-10-08
JP2020533786A (ja) 2020-11-19
KR102399990B1 (ko) 2022-05-23
KR20200039801A (ko) 2020-04-16
TWI684640B (zh) 2020-02-11
JP7282938B2 (ja) 2023-05-29

Similar Documents

Publication Publication Date Title
KR102436721B1 (ko) 질화 규소를 포함하는 기판을 에칭하는 조성물 및 방법
JP7452782B2 (ja) 表面処理方法およびそのための組成物
JP6339555B2 (ja) 高いｗｎ／ｗ選択率を有するストリッピング組成物
KR101912400B1 (ko) ＴｉＮ 하드 마스크 및 에치 잔류물 제거
CN110551503B (zh) 用于湿法蚀刻氮化硅的组合物
US20100294306A1 (en) Method and solution for cleaning semiconductor device substrate
TW202026403A (zh) 氮化矽蝕刻組合物及方法
US11955341B2 (en) Etching solution and method for selectively removing silicon nitride during manufacture of a semiconductor device
KR20220073813A (ko) 반도체 소자의 제조 중 질화규소를 선택적으로 제거하기 위한 에칭 조성물 및 방법
CN113195699A (zh) 洗涤剂组成物及利用其的洗涤方法
TW202113039A (zh) 蝕刻組成物
TWI822057B (zh) 用於選擇性蝕刻氮化矽膜之組合物及方法
TWI835725B (zh) 表面處理方法及用於該方法的組成物
TW202206584A (zh) 用於去除蝕刻殘餘物的清洗液
WO2020171003A1 (ja) セリウム化合物除去用洗浄液、洗浄方法及び半導体ウェハの製造方法
US20230323248A1 (en) Post cmp cleaning composition
KR20230079903A (ko) 실리콘 질화막 에칭 조성물 및 이의 제조방법
TW202330894A (zh) 微電子裝置清潔組合物

Legal Events

Date Code Title Description
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant