KR20120008982A - 다층 회로 기판 및 다층 회로 기판의 제조 방법 - Google Patents

다층 회로 기판 및 다층 회로 기판의 제조 방법 Download PDF

Info

Publication number
KR20120008982A
KR20120008982A KR1020100070515A KR20100070515A KR20120008982A KR 20120008982 A KR20120008982 A KR 20120008982A KR 1020100070515 A KR1020100070515 A KR 1020100070515A KR 20100070515 A KR20100070515 A KR 20100070515A KR 20120008982 A KR20120008982 A KR 20120008982A
Authority
KR
South Korea
Prior art keywords
vias
unit
circuit board
via electrode
diameter
Prior art date
Application number
KR1020100070515A
Other languages
English (en)
Other versions
KR101161971B1 (ko
Inventor
홍기표
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020100070515A priority Critical patent/KR101161971B1/ko
Priority to JP2010284188A priority patent/JP2012028730A/ja
Priority to US13/064,971 priority patent/US20120018193A1/en
Publication of KR20120008982A publication Critical patent/KR20120008982A/ko
Application granted granted Critical
Publication of KR101161971B1 publication Critical patent/KR101161971B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0263—High current adaptations, e.g. printed high current conductors or using auxiliary non-printed means; Fine and coarse circuit patterns on one circuit board
    • H05K1/0265—High current adaptations, e.g. printed high current conductors or using auxiliary non-printed means; Fine and coarse circuit patterns on one circuit board characterized by the lay-out of or details of the printed conductors, e.g. reinforced conductors, redundant conductors, conductors having different cross-sections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H05K1/116—Lands, clearance holes or other lay-out details concerning the surrounding of a via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/096—Vertically aligned vias, holes or stacked vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09709—Staggered pads, lands or terminals; Parallel conductors in different planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/0979—Redundant conductors or connections, i.e. more than one current path between two points
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4061—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in inorganic insulating substrates
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10—Methods of surface bonding and/or assembly therefor
    • Y10T156/1052—Methods of surface bonding and/or assembly therefor with cutting, punching, tearing or severing
    • Y10T156/1062—Prior to assembly
    • Y10T156/1074—Separate cutting of separate sheets or webs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

다층 회로 기판 및 다층 회로 기판의 제조 방법에 관한 것이다. 본 발명의 일 실시예의 다층 회로 기판은 각 층에 배선 패턴이 형성되어 적층되는 절연 기판 상기 각 층에 형성된 배선 패턴을 직렬 연결하는 비아 전극을 포함하고, 상기 한 개의 비아 전극은 한 층에 형성된 배선 패턴과 다른 층에 형성된 배선 패턴을 병렬 접속하는 복수 개의 단위 비아로 구성된 비아 다발로 형성된다.
본 발명의 일 실시예에 따르면 상기 복수 개의 단위 비아로 이루어진 비아 다발이 형성되기 때문에 전기적 접속의 신뢰성이 향상되고, 비아 전극의 돌출 및 보이드 형성을 방지할 수 있다.

Description

다층 회로 기판 및 다층 회로 기판의 제조 방법{MULTI-LAYERD CIRCUIT BOARD AND METHOD FOR FABRICATING THEREOF}
본 발명은 다층 회로 기판 및 다층 회로 기판의 제조 방법에 관한 것으로, 보다 상세하게는 비아 전극의 구조를 최적화함으로써 전기적 특성의 향상을 가져올 수 있는 다층 회로 기판 및 다층 회로 기판의 제조 방법에 관한 것이다.
일반적으로, 다층 회로 기판은 반도체 IC 칩과 같은 능동 소자와 캐패시터, 인덕터 및 저항과 같은 수동소자를 복합화한 부품으로 사용되거나, 또는 단순한 반도체 IC 패키지로 사용되고 있다. 보다 구체적으로, 상기 다층 배선 기판은 PA(Power Amplifier) 모듈 기판, RF(Radio frequency) 다이오드 스위치, 필터, 칩 안테나, 각종 패키지 부품, 복합 디바이스 등 다양한 전자 부품을 구성하기 위하여 널리 사용되고 있다.
이러한 다층 회로 기판의 층 간 전기적 연결을 위해서 일반적으로 도전성 비아 구조가 채용된다.
일반적인 도전성 비아는, 다층 회로 기판, 예컨대, 다층 세라믹 기판에서 일 층을 이루는 세라믹 시트를 마련한 후 상기 세라믹 시트의 소정의 관통홀을 형성한다. 이어서 상기 관통홀은 은 등의 도전성 물질을 충진하여 비아 전극을 형성한다.
그리고, 세라믹 시트는 각 적용 제품별 전기적 특성을 구현하기 위하여 배선 회로가 수층 내지 수십층으로 적층된다.
이러한 비아 전극의 생성 과정에 있어서, 비아 전극과 세라믹 시트의 소성시 바이 전극과 세라믹 시트 사이의 수축률의 차이로 비아 전극에 형성된 도전성 물질이 돌출되어 비아의 불량이 발생한다. 또한, 비아 전극과 세라믹 시트 사이의 접착 불량이 발생하여 보이드(void)가 발생하여 전기적 접속을 방해하기도 한다.
위와 같은 비아 전극의 불량이 한 개의 전극에서라도 발생하면 적층된 비아 전부를 사용할 수 없는 문제점이 발생한다.
따라서, 당 기술 분야에서 상술한 문제를 해소할 수 있는 최적화된 구조를 갖는 비아 전극이 요구된다.
상기와 같은 문제점을 해결하기 위하여, 본 발명의 목적은 기판 상의 층간 또는 배선 패턴과 비아 전극간의 단락에 의한 불량이 개선되어 층간 전기적 연결성을 높인 다층 회로 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 다층 회로 기판에 사용되는 비아 전극의 형성 방법을 제공하는 것이다.
상기한 목적을 달성하기 위해서, 본 발명의 일 실시 형태의 다층 회로 기판은, 각각 배선 패턴이 형성된 복수개의 절연층이 적층되어 이루어진 다층 절연 기판 및 상기 다층 절연 기판에 형성되며 서로 다른 층에 형성된 배선 패턴을 상호 연결하는 복수의 비아 전극을 포함하고, 복수의 비아 전극 중 적어도 하나는 상기 상호 연결할 배선 패턴 사이에 병렬로 형성된 복수의 단위 비아를 갖는다.
상기 단위 비아는 층간 교차 형성될 수 있다.
상기 비아 다발의 지름은 200㎛이하인 것이 바람직하다.
상기 단위 비아의 지름은 100㎛ 이하인 것이 바람직하다.
상기한 목적을 달성하기 위해서, 본 발명의 다른 실시 형태의 다층 회로 기판 제조 방법은, 배선 패턴이 형성된 절연 기판에 비아 전극을 형성하는 비아를 펀칭하며, 상기 비아 중 적어도 하나는 복수개의 단위 비아로 구성된 비아 다발을 펀칭하는 단계; 상기 단위 비아를 전도성 물질로 채우는 단계 및 서로 다른 층에 위치한 배선 패턴이 비아 전극에 의해 상호 연결되도록 절연 기판을 적층하는 단계를 포함한다.
상기 단위 비아는 층간 교차 형성될 수 있다.
상기 비아 다발의 지름은 200㎛이하인 것이 바람직하다.
상기 단위 비아의 지름은 100㎛ 이하인 것이 바람직하다.
본 발명에 따르면, 기판상의 층간 또는 회로 패턴과 비아 전극 간의 단락에 의한 불량이 개선되며, 미세한 크기의 비아 전극간의 전기적 연결성을 높인 다층 회로 기판이 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 다층 회로 기판을 도시하는 단면도이다.
도 2a는 본 발명의 일 실시예에 따른 비아 전극의 상부 투시도이다.
도 2b는 본 발명의 일 실시예에 따른 비아 전극을 나타내는 사시도이다.
도 3a는 본 발명의 다른 실시예에 따른 비아 전극의 상부 투시도이다.
도 3b는 본 발명의 다른 실시예에 따른 비아 전극을 나타내는 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시예에 따른 다층 회로 기판을 도시하는 단면도이다.
도 1에 도시된 바와 같이, 다층 회로 기판 예컨데 다층 세라믹 기판의 일부 층을 이루는 세라믹 시트(20) 내부에 형성된 비아 전극은 다른 세라믹 시트와의 전기적 연결을 위해 제공된다.
보다 구체적으로, 상기 세라믹 시트(20)는 저온 동시 소성 세라믹 기판에 사용될 수 있으며, 이 경우 글라스와 바인더, 세라믹 필러 등으로 포함하여 이루어질 수 있다. 다만, 실시 형태에 따라서는 세라믹 시트 대신 PCB 기판 등이 사용될 수도 있을 것이다.
본 실시 형태의 경우, 상기 비아 전극(10)은 그 내부의 최대 200㎛의 직경을 가지며, 원통형 또는 테이퍼 형상을 갖는다. 상기 비아 전극은 전도성 물질로 채워져 비아 전극이 접속된 세라믹 시트(20) 상의 배선 패턴, 일 예로 캐치 패드(catch pad)를 전기적으로 연결한다.
한 층의 캐치 패드와 비아 전극(10)과 다른 층의 캐치 패트는 순서대로 직렬로 연결되어 있는 구조를 갖는다.
본 발명의 일 실시예에 따른 비아 전극은 한 층에 형성된 캐치 패드와 다른 층에 형성된 캐치 패드 사이를 전기적으로 연결함에 있어서, 비아 다발로 양 캐치 패드를 연결한다.
상기 비아 다발은 2개의 단위 비아 또는 3개의 단위 비아와 같이 복수개의 단위 비아로 구성되어 있으며, 동일한 캐치 패드를 전기적으로 연결하는 역할을 한다.
그리고 상기 비아 다발은 상기 한 층에 형성된 캐치 패드와 다른 층에 형성된 캐치 패드에 병렬 접속되어 있는 구조를 갖는다. 즉 각 단위 비아는 캐치 패드와 캐치 패드를 병력적으로 접속하는 구조를 가지며, 상기 캐치 패드와 캐치 패드는 한 개의 비아 전극, 즉 비아 다발로 직렬 연결된 등가 회로 구조를 갖게 된다.
본 발명의 일 실시예의 경우, 한 개의 배선 패턴(이하, '캐치 패드'라고도 함)을 사이로 복 수개의 캐치 패드가 교차 형성된다. 한 층의 세라믹 기판의 상 하면에 캐치 패드가 존재하게 되고, 상기 캐치 패드를 연결하는 복 수개의 단위 비아들이 존재하게 된다.
상기 한 층에 배치되는 단위 비아는 서로 대칭되게 최대 간격으로 배치된다.
비아 전극의 경우 세라믹 기판보다 높이 방향 수축율이 작기 때문에, 세라믹 기판보다 적게 수축되어 비아 전극이 돌출되는 문제가 발생한다.
그러나, 단위 비아의 지름이 작아질수록, 세라믹 기판과 비아 전극의 소성시 수축률 차이에 의하여 비아 전극이 돌출되는 것을 방지할 수 있다.
본 발명의 일 실시예의 경우 상기 캐치 패드는 바람직하게는 200㎛ 이하의 지름을 갖는다. 그리고 상기 단위 비아는 바람직하게는 100㎛ 이하의 지름을 갖는다.
비아로 이루어진 비아 전극이 형성되는 것이 아니라 복 수개의 단위 비아로 이루어진 100㎛ 이하의 비아 다발로 비아 전극이 형성되기 때문에, 단위 비아의 지름이 작아지게 된다.
본 발명의 일 실시예의 경우 상대적으로 비아의 지름이 작아지기 때문에 비아 전극에서 돌출되는 도전성 물질의 양을 줄일 수 있다.
또한, 단위 비아가 각 층간 교차 형성되기 때문에, 상기 세라믹 기판과 비아 전극 사이의 세로 방향의 수축률 차이를 보완할 수 있다.
따라서, 본 발명의 일실시예의 경우 세라믹 기판과 비아 전극의 수축률 차이에 의한 비아 전극의 돌출을 효율적으로 방지할 수 있다.
복수 개의 단위 비아들 중 어느 하나의 단위 비아가 불량 형성되어 절단되더라도 다른 단위 비아에 의하여 전기적으로 연결될 수 있도록 형성된다.
복수 개의 단위 비아들이 각 층과 층을 연결하기 때문에, 세라믹 기판의 전기적 연결에 대한 신뢰도가 향상된다. 결국, 세라믹 기판의 접속이 향상되어 불량률이 감소하게 된다.
도 2a는 본 발명의 일 실시예에 따른 비아 전극의 상부 투시도이다.
상기 비아 전극은 2개의 제1 단위 비아(110)과 2개의 제2 단위 비아(130)가 한 개의 캐치 패드(100)를 사이로 교차 배치된다.
상기 2개의 단위 비아들은 서로 1100ㅀ간격으로 대칭 배치되며, 각 층간 단위 비아들은 서로 교차되어 배치된다. 각 층에 2개의 단위 비아가 배치되기 때문에 2개의 단위 비아 중 어느 하나가 접속 불량이 발생할지라도 다른 하나의 단위 비아에 의하여 비아 전극의 전기적 연결은 유지될 수 있다.
도 2b는 본 발명의 일 실시예에 따른 비아 전극을 나타내는 사시도이다.
도 2b를 참조하면, 각 층마다 배치된 제1 내지 제 5 캐치 패드(151, 153, 155, 157, 159)와 상기 각각의 캐치 패드를 연결하는 복 수개의 단위 비아(130a, 110b, 130c, 110d)가 형성된다.
상기 제1 캐치 패드(151)와 제2 캐치 패드(153) 사이에는 2 개의 제2 단위 비아(130a)가 형성된다. 상기 2개의 제2 단위 비아(130a)는 비아 다발을 형성하고 제1 비아 전극을 형성하여 제1 캐치 패드(151)와 제2 캐치 패드(153)를 전기적으로 연결한다.
그리고, 상기 제2 캐치 패드(153)와 제3 캐치 패드(155) 사이에 2 개의 제1 단위 비아(110b)가 형성된다. 상기 제1 단위 비아(110b)는 비아 다발을 형성하고 제2 비아 전극을 형성하여 제2 캐치 패드(153)와 제3 캐치 패드(155)를 전기적으로 연결한다.
마찬가지로, 상기 제3 캐치 패드(155)와 제4 캐치 패드(157) 사이에 2개의 제2 단위 비아(130c)가 형성 되며, 상기 제2 단위 비아(130c)는 비아 다발을 이루어 제3 비아 전극을 형성하여 전기적 연결을 이룬다.
또한, 제4 캐치 패드(147)와 제5 캐치 패드(149) 사이도 비아 다발로 이루어진 제4 비아 전극에 의하여 전기적 연결이 이루어진다.
상기 제1 단위 비아(110b)와 제2 단위 비아(130a, 103c)는 각 층에서 서로 교차 배치되도록 형성되어 세로 방향 수축률 차이로 인한 비아 전극의 돌출을 방지한다.
마찬가지로, 제2 단위 비아(130c)와 제1 단위 비아(110b, 110d)는 각 층에서 서로 교차 배치되도록 형성된다.
도 3a는 본 발명의 다른 실시예에 따른 비아 전극의 상부 투시도이다.
상기 비아 전극은 3개의 제1 단위 비아(210)과 3개의 제2 단위 비아(230)가 한 개의 캐치 패드(200)를 사이로 교차 배치된다.
상기 3개의 단위 비아들은 서로 120ㅀ간격으로 대칭 배치되며, 각 층간 단위 비아들은 서로 교차되어 배치된다. 각 층에 3개의 단위 비아가 배치되기 때문에 3개의 단위 비아 중 어느 하나가 접속 불량이 발생할지라도 다른 두 개의 단위 비아에 의하여 비아 전극의 전기적 연결은 유지될 수 있다
도 3b는 본 발명의 다른 실시예에 따른 비아 전극을 나타내는 사시도이다.
도 3b를 참조하면, 각 층마다 배치된 제1 내지 제 5 캐치 패드(251, 253, 255, 257, 259)와 상기 각각의 캐치 패드를 연결하는 복 수개의 단위 비아(230a, 210b, 230c, 210d)가 형성된다.
상기 제1 캐치 패드(251)와 제2 캐치 패드(253) 사이에는 3개의 제2 단위 비아(230a)가 형성된다. 상기 제2 단위 비아(230a)는 비아 전극을 형성하여 제1 캐치 패드(251)와 제2 캐치 패드(253)를 전기적으로 연결한다.
그리고, 상기 제2 캐치 패드(253)와 제3 캐치 패드(255) 사이에 3 개의 제1 단위 비아(210b)가 형성된다. 상기 제1 단위 비아(210a)는 비아 전극을 형성하여 제2 캐치 패드(253)와 제3 캐치 패드(255)를 전기적으로 연결한다.
마찬가지로, 상기 제3 캐치 패드(255)와 제4 캐치 패드(257) 사이에 3개의 제2 단위 비아(130c)가 형성되며, 상기 제2 단위 비아(130c)는 비아 전극을 형성하여 전기적 연결을 이룬다.
상기 제1 단위 비아(210b)와 제2 단위 비아(230a, 203c)는 각 층에서 서로 교차 배치되도록 형성되어 세로 방향 수축률 차이로 인한 비아 전극의 돌출을 방지한다.
마찬가지로, 제2 단위 비아(230c)와 제1 단위 비아(210b, 210d)는 각 층에서 서로 교차 배치되도록 형성된다.
위와 같은 방식으로, 각 층간 캐치 패드 사이에는 복 수개의 단위 비아가 대칭 배치된다. 그리고 상기 단위 비아는 비아 다발을 이루어 상기 각 층은 전기적으로 연결하는 비아 전극을 형성한다.
본 발명의 일 실시예에 따른 단위 비아가 형성된 다층 회로 기판을 형성하기 위하여, 절연성 물질로 이루어진 회로 기판이 마련되는 데, 일 예로 세라믹 시트와 같은 저온 동시 소성 세라믹 기판이 마련된다. 이 경우 글라스와 바인더, 세라믹 필러 등을 포함하여 아루어질 수 있다. 다만, 실시 형태에 따라서는 세라믹 시트 대신, PCB 기판 등이 사용될 수도 있다.
본 발명의 실시예에 따르면, 상기 단위 비아는 최대 직경 100㎛로 레이저 또는 기계에 의하는 방식으로 펀칭된다. 상기 단위 비아는 각 층마다 교차 배치되도로 형성되며, 각 캐치 패드에 대하여 최대 간격으로 대칭 배치되도록 형성된다.
그 후, 상기 단위 비아를 도전성 물질, 예컨데, Ag, Cu, Ni 등을 포함하는 물질로 충진하며, 스크린 인쇄법과 같은 공지된 공정을 통하여 실행될 수 있다. 또한 필수적으로 요구되는 과정은 아니나, 도전성 물질을 충진한 후, 관통홀 영역을 넘쳐 충진된 도전성 물질을 평탄화하는 작업이 요구될 수 있다.
그리고 상기 도전성 물질이 충진된 회로 기판 위에 전극 패턴 또는 배선 패턴을 인쇄한다. 상기 배선 패턴은 단위 비아들을 연결하며 바람직하게는 캐치 패드일 수 있다. 그리고 상기 배선 패턴의 직경은 200㎛ 이하로 형성되는 것이 바람직하다.
상기 절연 패턴 또는 배선 패턴이 형성된 회로 기판을 적층하고 압착하여 단위 비아들이 각 캐치 패드를 사이에 두고 병렬 접속되게 한다.
상기 다층 회로 기판은 저온 동시 소성 공정에 의해 제조될 수 있으며, 상기 적층체 구조물을 소정의 온도에서 소성하여 얻어질 수 있다.
본 발명의 일 실시예에 따라 소성된 다층 회로 기판은 단위 비아로 이루어진 비아 다발인 비아 전극이 형성되기 때문에, 한 개의 비아홀에 의하여 형성된 비아 전극에 비하여 도전성 물질의 돌출량이 줄어든다.
또한, 상기 비아 다발은 각 층간 서로 교차되어 배치되기 때문에, 세로 방향 수축률에 차이로 인한 단차를 서로 보완하여 도전성 물질의 돌출량 및 보이드(void) 형성을 방지할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것은 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (8)

  1. 각각 배선 패턴이 형성된 복수개의 절연층이 적층되어 이루어진 다층 절연 기판; 및
    상기 다층 절연 기판에 형성되며 서로 다른 층에 형성된 배선 패턴을 상호 연결하는 복수의 비아 전극
    을 포함하고,
    상기 복수의 비아 전극 중 적어도 하나의 비아 전극은 상기 상호 연결할 배선 패턴 사이에 병렬로 형성된 복수의 단위 비아를 갖는 비아 다발인 다층 회로 기판.
  2. 제1항에 있어서,
    상기 단위 비아는 층간 교차형성되는 것을 특징으로 하는 다층 회로 기판.
  3. 제1항에 있어서,
    상기 비아 다발의 지름은 200㎛이하인 것을 특징으로 하는 다층 회로 기판.
  4. 제1항에 있어서,
    상기 단위 비아의 지름은 100㎛ 이하인 것을 특징으로 하는 다층 회로 기판.
  5. 배선 패턴이 형성된 절연 기판에 비아 전극을 형성하는 복수의 비아를 펀칭하며, 상기 복수의 비아 중 적어도 하나의 비아는 복수개의 단위 비아로 구성된 비아 다발로 펀칭하는 단계;
    상기 복수의 비아를 전도성 물질로 채우고, 복수의 비아 전극을 형성하는 단계; 및
    서로 다른 층에 위치한 배선 패턴이 상기 비아 전극에 의해 상호 연결되도록 절연 기판을 적층하는 단계
    를 포함하는 다층 회로 기판 제조 방법.
  6. 제5항에 있어서,
    상기 단위 비아는 층간 교차 형성되는 것을 특징으로 하는 다층 회로 기판 제조 방법.
  7. 제5항에 있어서,
    상기 비아 다발의 지름은 200㎛이하인 것을 특징으로 하는 다층 회로 기판 제조 방법.
  8. 제5항에 있어서,
    상기 단위 비아의 지름은 100㎛ 이하인 것을 특징으로 하는 다층 회로 기판 제조 방법.
KR1020100070515A 2010-07-21 2010-07-21 다층 회로 기판 및 다층 회로 기판의 제조 방법 KR101161971B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100070515A KR101161971B1 (ko) 2010-07-21 2010-07-21 다층 회로 기판 및 다층 회로 기판의 제조 방법
JP2010284188A JP2012028730A (ja) 2010-07-21 2010-12-21 多層回路基板及び多層回路基板の製造方法
US13/064,971 US20120018193A1 (en) 2010-07-21 2011-04-28 Multi layer circuit board and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100070515A KR101161971B1 (ko) 2010-07-21 2010-07-21 다층 회로 기판 및 다층 회로 기판의 제조 방법

Publications (2)

Publication Number Publication Date
KR20120008982A true KR20120008982A (ko) 2012-02-01
KR101161971B1 KR101161971B1 (ko) 2012-07-04

Family

ID=45492633

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100070515A KR101161971B1 (ko) 2010-07-21 2010-07-21 다층 회로 기판 및 다층 회로 기판의 제조 방법

Country Status (3)

Country Link
US (1) US20120018193A1 (ko)
JP (1) JP2012028730A (ko)
KR (1) KR101161971B1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014045130A (ja) * 2012-08-28 2014-03-13 Kyocer Slc Technologies Corp 配線基板およびそれを用いたプローブカード
JP2015126053A (ja) * 2013-12-26 2015-07-06 富士通株式会社 配線基板、配線基板の製造方法及び電子装置
JP6361145B2 (ja) * 2014-01-27 2018-07-25 大日本印刷株式会社 配線板
WO2016052284A1 (ja) * 2014-09-30 2016-04-07 株式会社村田製作所 多層基板
KR101642643B1 (ko) * 2015-01-27 2016-07-29 삼성전기주식회사 코일 부품 및 이의 제조 방법
TR201704622A2 (tr) * 2017-03-28 2018-10-22 Aselsan Elektronik Sanayi Ve Ticaret Anonim Sirketi Bir temizleme yöntemi ve sistemi.
JP6730960B2 (ja) * 2017-05-24 2020-07-29 日本特殊陶業株式会社 配線基板
JP6869209B2 (ja) * 2018-07-20 2021-05-12 日本特殊陶業株式会社 配線基板
JP7076347B2 (ja) * 2018-09-18 2022-05-27 日本特殊陶業株式会社 導波管
US20220078909A1 (en) * 2018-12-25 2022-03-10 Kyocera Corporation Electronic component mounting substrate and electronic device
JP2020150000A (ja) * 2019-03-11 2020-09-17 日立金属株式会社 セラミックス基板
US11596055B2 (en) * 2019-12-27 2023-02-28 Intel Corporation Apparatus and system of a printed circuit board (PCB) including a radio frequency (RF) transition
US11776899B2 (en) * 2020-05-11 2023-10-03 Mediatek Inc. Via array design for multi-layer redistribution circuit structure
JP7448060B1 (ja) 2023-03-27 2024-03-12 Toto株式会社 静電チャック

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0797705B2 (ja) * 1989-07-17 1995-10-18 日本電気株式会社 多層セラミツク基板
JPH0697660A (ja) * 1992-09-17 1994-04-08 Fujitsu Ltd 多層セラミック基板及びその製造方法
JP3627428B2 (ja) * 1997-02-25 2005-03-09 カシオ計算機株式会社 半導体装置
DE60314868T2 (de) * 2002-05-23 2008-03-13 International Business Machines Corp. Verbesserte struktur gestapelter kontaktlöcher in mehrschichtigen elektronischen bauelementeträgern
TW200721932A (en) * 2004-01-30 2007-06-01 Hitachi Chemical Co Ltd Adhesion assisting agent-bearing metal foil, printed wiring board, and production method of printed wiring board
JP2006135154A (ja) * 2004-11-08 2006-05-25 Canon Inc プリント配線版
JPWO2006070652A1 (ja) * 2004-12-27 2008-06-12 日本電気株式会社 半導体装置およびその製造方法と、配線基板およびその製造方法と、半導体パッケージ並びに電子機器
WO2007026455A1 (ja) * 2005-08-29 2007-03-08 Murata Manufacturing Co., Ltd. セラミック電子部品及びその製造方法
US8044306B2 (en) * 2007-07-11 2011-10-25 Ibiden Co., Ltd. Wiring board and method of manufacturing the same
JP5344394B2 (ja) * 2008-07-10 2013-11-20 山栄化学株式会社 硬化性樹脂組成物、並びにハロゲンフリー樹脂基板及びハロゲンフリービルドアッププリント配線板

Also Published As

Publication number Publication date
US20120018193A1 (en) 2012-01-26
JP2012028730A (ja) 2012-02-09
KR101161971B1 (ko) 2012-07-04

Similar Documents

Publication Publication Date Title
KR101161971B1 (ko) 다층 회로 기판 및 다층 회로 기판의 제조 방법
CN101189925B (zh) 嵌入式电容结构
JP5456060B2 (ja) キャパシタ内蔵配線基板及び部品内蔵配線基板
JPH06291216A (ja) 基板及びセラミックパッケージ
JP4509550B2 (ja) 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体
KR100643935B1 (ko) 병렬 칩 내장 인쇄회로기판 및 그 제조방법
JP2018060876A (ja) 電子部品内蔵基板及びその製造方法と電子部品装置
JP5842859B2 (ja) 多層配線基板およびこれを備えるモジュール
KR101555403B1 (ko) 배선기판
KR100699240B1 (ko) 소자 내장 인쇄회로기판 및 그 제조방법
JP2012089568A (ja) 有機多層基板及びその製造方法
JP6512366B2 (ja) 回路基板、回路基板の製造方法及び電子装置
JPH0794868A (ja) 多層配線基板及びその製造方法
JP2008251850A (ja) 半導体装置および半導体装置の製造方法
CN108156754B (zh) 垂直连接接口结构、具所述结构的电路板及其制造方法
KR100900671B1 (ko) 다층 배선 기판에 사용되는 도전성 비아 형성 방법
JP4405253B2 (ja) 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体
JP6236841B2 (ja) 多層配線基板及びその製造方法
JP7234651B2 (ja) 多層基板の製造方法
WO2023176063A1 (ja) 多層基板、多層基板の製造方法及び電子機器
JP2012109386A (ja) 配線基板
JP2008311508A (ja) 電子部品パッケージおよびその製造方法
JP2009129933A (ja) 多層プリント配線板及び多層プリント配線板の製造方法
KR100704935B1 (ko) 소자 내장 인쇄회로기판 및 그 제조방법
KR100471149B1 (ko) 저온동시소성 세라믹기판 모듈 패키지 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170427

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180402

Year of fee payment: 7