KR20110132628A - 반도체 처리 - Google Patents
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Abstract
반도체 처리를 위한 장치들, 방법들, 및 시스템들이 본원에 설명된다. 반도체 처리의 다수의 방법 실시예들은 기판 상에 실리콘 층을 형성하고, 실리콘층을 관통해 구조물로의 개구를 형성하고, 및 저항이 변할 수 있는 재료가 실리콘 층 상에 형성되지 않도록 저항이 변할 수 있는 재료를 개구에 선택적으로 형성하는 것을 포함할 수 있다.
Description
본원은 일반적으로 반도체 메모리 장치들, 방법들, 및 시스템들에 대한 것이고, 보다 상세하게는 반도체 처리를 위한 장치들, 방법들, 및 시스템들에 대한 것이다.
메모리 소자들은 전형적으로 컴퓨터들 또는 다른 전자 장치들에서 내부, 반도체, 집적 회로들로서 제공된다. 다른 것들 중 임의접근 메모리(RAM), 읽기전용 메모리(ROM), 동적 임의접근 메모리(dynamic random access memory; DRAM), 동기식 동적 임의접근 메모리(SDRAM), 플래시 메모리, 및 저항 가변 메모리를 포함하는 많은 상이한 타입의 메모리가 있다.
저항 가변 메모리의 타입들에는 다른 것들 중 프로그래밍가능한 전도성 메모리, 상변화 임의접근 메모리(PCRAM), 및 저항성 임의접근 메모리(RRAM)가 포함된다. PCRAM의 물리적 레이아웃은 DRAM 소자의 것과 닮을 수 있고, DRAM 셀(cell)의 컨덴서(capacitor)가 게르마늄-안티몬-텔루라이드(GST)와 같은 상변화 재료로 대체된다. RRAM 메모리 소자의 물리적 레이아웃은 가변 저항 박막, 예를 들어, 거대 자기저항(colossal magnetoresistive) 재료를 포함하는 메모리 셀들을 포함할 수 있고, 이는 예를 들어, 다이오드, 전계 효과 트랜지스터(FET), 또는 양방향 접합 트랜지스터(BJT)와 같은 액세스 소자에 연결될 수 있다.
PCRAM 소자의 메모리 셀 재료, 예를 들어, GST는 비정질, 고저항 상태, 또는 결정질, 저저항 상태로 존재할 수 있다. PCRAM의 저항 상태는 다른 에너지원들 중에 빛의 펄스들 또는 전류 펄스들과 같은 셀에 에너지원들을 인가하여 바뀔 수 있다. 예를 들어, PCRAM 셀의 저항 상태는 프로그래밍 전류로 셀을 가열하여 바뀔 수 있다. 이는 데이터 상태에 상응할 수 있는, 특정 저항 상태로 PCRAM 셀이 프로그래밍되게 한다. 2진(binary) 시스템에서, 예를 들어, 비정질, 고저항 상태가 1의 데이터 상태에 상응할 수 있고, 결정질, 저저항상태가 0의 데이터 상태에 상응할 수 있다. 그러나, 이러한 상응하는 데이터 상태들의 선택은 역전될 수 있고, 즉, 다른 2진 시스템들에서, 비정질 고저항 상태가 0의 데이터 상태에 상응할 수 있고, 결정질 저저항 상태가 1의 데이터 상태에 상응할 수 있다. RRAM 셀, 예를 들어, 가변 저항 박막의 저항 상태는 필름을 통해 양극 및/또는 음극 전기 펄스들을 인가하여 증가 및/또는 감소될 수 있다. 이는 RRAM 셀이 특정 저항 상태로 프로그래밍되게 할 수 있다.
예를 들어, 저항 가변 메모리와 같은 메모리를 제조하는 처리 방법들은, 다른 것들 중에서 화학 기상 성장법(CVD)과 원자 층 증착(ALD)을 포함할 수 있다. CVD는 재료, 예를 들어, 저항 가변 재료를 형성하기 위해 챔버에서 다수의 반응물질을 혼합하는 것을 포함할 수 있고, 이는 이후에 다수의 반도체 구조물 및/또는 기판들의 노출된 표면들에 걸쳐 증착된다. ALD는 챔버에서 단원자 층들을 반복적으로 증착하여 재료의 박막들을 형성하는 것을 포함할 수 있다. 예를 들어, ALD는 다수의 반도체 구조물 및/또는 기판들에 걸쳐, 재료, 예를 들어, 저항 가변 재료의 원하는 필름을 형성하도록 제 자리(in situ)에서 반응하는, 다수의 반응물질, 예를 들어, 전구체들을 개별적으로 증착하는 것을 포함할 수 있다.
보다 상세하게는, ALD는 챔버에 제 1 반응물질을 도입하는 것을 포함할 수 있고, 이는 구조물들 및/또는 기판들에 걸쳐 자기-제어 층을 형성하도록 다수의 구조물 및/또는 기판들과 반응한다. 층이 형성된 후, 과잉 제 1 반응물질이 챔버로부터 배출될 수 있고, 이 후에 제 2 반응물질이 챔버에 도입될 수 있다. 제 2 반응물질은 구조물들 및/또는 기판들 상에서 이 층을 원하는 재료, 예를 들어, 저항 가변 재료, 층으로 변환하도록 이 층과 반응할 수 있다.
도 1a는 구조물 상에 실리콘 층이 있는, 기판 상의 구조물의 개략 단면도.
도 1b는 구조물 상에 실리콘 층과 실리콘 층을 통해 구조물로의 개구(opening)를 갖는, 기판 상의 구조물의 개략 단면도.
도 1c는 구조물 상의 실리콘 층과 실리콘 층을 통해 구조물로의 개구의 저항가변 재료를 갖는, 기판 상의 구조물의 개략 단면도.
도 1d는 구조물 상의 실리콘 층과 실리콘 층을 통해 구조물로의 개구의 저항가변 재료와, 실리콘 층 및 저항 가변 재료 상의 캡(cap)을 갖는, 기판 상의 구조물의 개략 단면도.
도 1e는 구조물 상의 실리콘 층과 실리콘 층을 통해 구조물로의 개구의 저항가변 재료와, 실리콘 층 및 저항 가변 재료 상의 캡을 갖고 캡의 부분들이 제거된, 기판 상의 구조물의 개략 단면도.
도 2는 본원의 다수의 실시예에 따라 처리된 반도체 소자의 다수의 깊이들에서 다수의 원소(element)들의 원자%를 예시하는 시험 결과의 그래프.
도 1b는 구조물 상에 실리콘 층과 실리콘 층을 통해 구조물로의 개구(opening)를 갖는, 기판 상의 구조물의 개략 단면도.
도 1c는 구조물 상의 실리콘 층과 실리콘 층을 통해 구조물로의 개구의 저항가변 재료를 갖는, 기판 상의 구조물의 개략 단면도.
도 1d는 구조물 상의 실리콘 층과 실리콘 층을 통해 구조물로의 개구의 저항가변 재료와, 실리콘 층 및 저항 가변 재료 상의 캡(cap)을 갖는, 기판 상의 구조물의 개략 단면도.
도 1e는 구조물 상의 실리콘 층과 실리콘 층을 통해 구조물로의 개구의 저항가변 재료와, 실리콘 층 및 저항 가변 재료 상의 캡을 갖고 캡의 부분들이 제거된, 기판 상의 구조물의 개략 단면도.
도 2는 본원의 다수의 실시예에 따라 처리된 반도체 소자의 다수의 깊이들에서 다수의 원소(element)들의 원자%를 예시하는 시험 결과의 그래프.
반도체 처리를 위한 장치들, 방법들, 및 시스템들이 본원에 설명된다. 반도체 처리의 다수의 방법 실시예들에는 기판 상에 실리콘 층을 형성하고, 실리콘 층을 통해 구조물로의 개구를 형성하고, 및 저항 가변 재료가 실리콘 층 상에 형성되지 않도록 개구 내에 저항 가변 재료를 선택적으로 형성하는 것이 포함될 수 있다.
본원의 하기의 상세한 설명에서, 본원의 일부를 형성하는 첨부한 도면들을 참조하고, 여기에 예로서 본원의 다수의 실시예들이 어떻게 실시될 수 있는지를 보인다. 이러한 실시예들은 당업자가 본원의 하나 이상의 실시예를 실시할 수 있도록 충분히 상세히 설명되고, 다른 실시예들이 사용될 수 있고 본원의 범위를 벗어나지 않고 방법, 전기, 또는 기계적 변화들이 이루어질 수 있음이 이해되어야 한다.
알 수 있듯이 본원의 다양한 실시예들에 도시된 요소들은 본원의 다수의 추가 실시예들을 제공하기 위해 추가, 교환, 및/또는 제거될 수 있다. 부가적으로, 이해할 수 있듯이, 도면들에 제공된 요소들의 상대적인 축척과 비율은 본 발명의 실시예들을 예시하고자 하는 것이고 제한하는 의미로 이해하지 않아야 한다.
본원에서 사용될 때, "다수의" 어떤 것은 하나 이상의 이러한 것을 의미할 수 있다. 예를 들어, 다수의 메모리 소자들은 하나 이상의 메모리 소자를 의미할 수 있다.
도 1a는 구조물(104) 상에 실리콘 층(106)을 갖는, 기판(102) 상의 구조물(104)의 개략 단면도를 예시한다. 기판(102)은 베이스(base) 반도체 층, 예를 들어, 반도체 웨이퍼 상의 실리콘 재료의 아래에 있는 층 및/또는 그 위에 다수의 구조물, 층, 및/또는 영역이 형성되는 반도체 기판일 수 있다. 예를 들어, 기판(102)은 이산화실리콘(SiO2)일 수 있다. 그러나, 본원의 실시예들은 이에 한정되지 않는다. 예를 들어, 기판(102)은 실리콘 기반일 필요가 없다. 기판(102)은 반도체 웨이퍼를 포함할 수도 있고, 예를 들어, 기판(102)은 반도체 웨이퍼의 일부분일 수 있다.
도 1a에 예시된 실시예에서, 기판(102) 상에 형성된, 예를 들어, 증착된 구조물(104)이 도시되어 있다. 구조물(104)은, 당업자가 이해하듯이, 다른 방법들 중에서 화학 기상 성장법(CVD)과 원자 층 증착(ALD)을 포함하는, 다수의 방식으로 기판(102) 상에 형성될 수 있다. 구조물(104)은 예를 들어, 기판(102) 상에 형성된 실리콘 질화물(Si3N4) 적층체일 수 있다. 그러나, 본원의 실시예들이 이에 한정되지 않는다. 예를 들어, 다수의 실시예들에 있어서, 구조물(104)은 기판(102)과 같은, 반도체 기판의 일부, 예를 들어, 층 또는 영역일 수 있다. 구조물(104)은 다수의 층 또는 영역을 포함할 수도 있고, 예를 들어, 구조물(104)은 다수의 상이한 재료를 포함할 수 있다.
도 1a에 도시된 바와 같이, 실리콘 층(106)이 구조물(104) 상에 형성, 예를 들어, 증착되어 있다. 실리콘 층(106)은 예를 들어, 실리콘 박막일 수 있다. 실리콘 층(106)은 당업자가 이해하듯이, 다른 방법들 중에서, CVD와 ALD를 포함하는 다수의 방식으로 구조물(104) 상에 형성될 수 있다.
도 1a에 예시된 실시예에서, 기판(102)은 전극(108)을 포함한다. 전극(108)은 당업자가 이해하듯이, 구조물(104)이 기판(102) 상에 형성되기 전에 기판(102)에 형성될 수 있다. 전극(108)은 구조물(104)에 인접하게 위치한 표면(110)을 포함한다.
도 1b는 구조물(104) 상의 실리콘 층(106)과, 실리콘 층(106)을 통해 구조물(104)로의 개구(112), 예를 들어, 원통형 컨테이너를 갖는, 기판(102) 상의 구조물(104)의 개략 단면도를 예시한다. 개구(112)는 구조물(104)과 실리콘 층(106)의 일부분을 제거하여 형성될 수 있다. 구조물(104)과 실리콘 층(106)의 일부분을 제거하는 것, 예를 들어, 개구(112)를 형성하는 것은 예를 들어, 당업자가 이해하고 공지된 바와 같이, 다수의 마스킹 기술을 포함할 수 있다.
도 1b에 도시된 바와 같이, 전극(108)의 표면(110)은 개구(112)의 바닥을 형성한다. 또한, 구조물(104)의 표면(114)과 실리콘 층(106)의 표면(116)은 개구(112)의 제 1 측벽을 형성하고, 구조물(104)의 표면(118)과 실리콘 층(106)의 표면(120)은 개구(112)의 제 2 측벽을 형성한다. 비록 도 1b에 도시된 개구(112)의 측벽들이 서로 평행하지만, 본원의 실시예들은 이에 한정되지 않는다. 예를 들어, 개구(112)는 도 1b에 도시된 것 이외의 형상들을 가질 수 있다.
도 1b에 예시된 실시예에서, 개구(112)의 바닥을 형성하는 전극(108)의 표면은 도 1a의 구조물(104)에 인접하게 위치한 동일한 표면이고, 예를 들어, 표면(110)은 도 1a의 구조물(104)에 인접하게 위치한 표면과 개구(112)의 바닥을 형성하는 표면이다. 그러나, 본원의 실시예들은 이에 한정되지 않고, 예를 들어, 개구(112)의 바닥을 형성하는 표면은 도 1a의 구조물(104)에 인접하게 위치한 표면과 상이한 표면일 수 있다. 예를 들어, 한 쌍의 전극(108), 예를 들어, 도 1a에 도시된 표면(110)이 개구(112)가 형성될 때 제거되어, 개구(112)의 바닥을 형성할 수 있는 전극(108)의 상이한, 예를 들어, 새로운 표면을 노출할 수 있다.
개구(112)는 폭, 예를 들어, 35nm이하의, 측벽들 간의 거리를 가질 수 있다. 또한, 개구(112)는 좌우종횡비(aspect ratio), 예를 들어, 2:1이상의, 개구의 폭에 대한 개구의 깊이의 비를 가질 수 있다. 예를 들어, 개구(112)는 약 10:1의 좌우종횡비를 가질 수 있다. 본원에 사용될 때, 약 10:1의 좌우종횡비는 9:1 내지 11:1 범위 내의 좌우종횡비들을 포함할 수 있다. 이러한 측벽 폭들 및/또는 좌우종횡비들은 사이즈, 예를 들어, 반도체 소자, 예를 들어, 메모리 셀의 폭을 감소시킬 수 있고, 이는 반도체 웨이퍼 상에 형성될 수 있는, 반도체 소자들, 예를 들어, 메모리 셀들의 개수를 증가시킬 수 있다.
도 1c는 구조물 상의 실리콘 층(106)과, 개구(112) 내의 저항 가변 재료(122)를 갖는, 기판(102) 상의 구조물(104)의 개략 단면도를 예시한다. 저항 가변 재료(122)는 예를 들어, 상변화 재료일 수 있다. 본원의 다수의 실시예들에 따라, 상변화 재료는 예를 들어, 게르마늄-안티몬 재료, 예를 들어, Ge-Sb 재료를 포함할 수 있다. 상변화 재료는 게르마늄-텔루륨 재료, 예를 들어, Ge-Te 재료와 같은 상변화 칼코겐화물(chalcogenide) 합금을 포함할 수도 있다. 본원에 사용될 때, 하이픈으로 연결한 화학 조성 표기는 특정 혼합물 또는 화합물에 포함된 원소들을 나타내고, 나타낸 원소들을 포함하는 모든 화학량론 조성들(stoichiometries)을 표현하고자 한다.
도 1c에 도시한 바와 같이, 저항 가변 재료(122)는 개구(112)에 선택적으로 형성, 예를 들어, 선택적으로 증착된다. 본원에 사용될 때, 개구(112)에 저항 가변 재료(122)를 선택적으로 형성하는 것은 저항 가변 재료(122)가 실리콘 층(106) 상에 형성되지 않도록, 예를 들어, 저항 가변 재료(122)가 개구(112)에 독점적으로 형성되도록 개구(112) 안에 저항 가변 재료(122)를 형성하는 것을 포함할 수 있다. 예를 들어, 저항 가변 재료(122)는 어떤 저항 가변 재료도 실리콘 층(106) 상에 형성되지 않도록, 예를 들어, 개구(112)가 저항 가변 재료(122)가 유일하게 형성되는 위치이도록 개구(122)에 선택적으로 형성될 수 있다.
부가적으로, 개구(112)에 선택적으로 형성된 저항 가변 재료(122)는 저항 가변 재료(122)가 개구(112)의 바닥, 예를 들어, 전극(108)의 표면(110)과, 구조물(104)의 표면(114 및 118)들에 의해 형성된 개구(112)의 측벽들의 부분들을 피복(cover)하도록, 개구(112)에 저항 가변 재료(122)를 형성하는 것을 포함할 수도 있다. 예를 들어, 개구(112)에 저항 가변 재료(122)를 선택적으로 형성하는 것은 저항 가변 재료(122)가 도 1c에 도시된 바와 같이, 실리콘 층(106)의 표면(116 및 120)에 의해 형성된 개구(112)의 측벽들의 부분들을 피복하지 않도록 개구(112)에 저항 가변 재료(122)를 형성하는 것을 포함할 수 있다.
또한, 개구(112)에 저항 가변 재료(122)를 선택적으로 형성하는 것은 저항 가변 재료(122)가 개구(112)의 바닥에 의해 형성된 개구(112)의 부분, 예를 들어, 도 1c에 도시된 바와 같이, 구조물(104)의 표면(114 및 118)들에 의해 형성된 개구(112)의 측벽들의 부분들과, 전극(108)의 표면(110)을 채우도록, 개구(112)에 저항 가변 재료(122)를 형성하는 것을 포함할 수도 있다. 저항 가변 재료가 도 1c에 도시된 바와 같이, 전극(108)과 접촉하도록 저항 가변 재료(122)를 선택적으로 형성하는 것은 저항 가변 재료(122)에 전기 접점을 제공할 수 있다.
저항 가변 재료(122)는 CVD 및/또는 ALD 공정에서 다수의 반응물질, 예를 들어, 전구체(precursor)들을 사용하여, 개구(112)에 선택적으로 형성, 예를 들어, 선택적으로 증착될 수 있다. 다수의 실시예들에서, Ge-Sb 상변화 재료가 게르마늄 아미디네이트 또는 아민과, 암모니아(NH3), 및 Sb(OR)3과 암모니아의 순차적인 표면 반응들을 포함하는 ALD 공정을 사용하여 개구(112)에 선택적으로 형성되고, 여기서 R은 알킬이다. 즉, ALD 공정은 순차적인, 예를 들어, 교번(alternating) 방식으로 게르마늄 아미디네이트, 또는 아민과 암모니아를 반응시키고 Sb(OR)3과 암모니아를 반응시키는 것을 포함한다. 게르마늄 아미디네이트는 예를 들어, GeBAMDN(C22H46GeN4, 예를 들어, bis(N,N'-디이소프로필-N-부틸아미디네이트)게르마늄(II))와 같은 아미디네이트일 수 있다. 아민은 예를 들어, Ge(NR2)4일 수 있고, 여기서 R은 알킬 그룹이다. 예를 들어, 아민은 Ge(NCH3)4일 수 있다. Sb(OR)3은 예를 들어, 안티몬 III 에톡사이드(C6H15O3Sb, 예를 들어, 안티몬 에틸레이트)일 수 있다.
부가적으로, 다수의 실시예들에서, Ge-Te 상변화 재료는 게르마늄 아미디네이트, 또는 아민과, 암모니아, 및 Te(OR)4와 암모니아의 순차적인 표면 반응들을 포함하는 ALD 공정을 사용하여 개구(112)에 선택적으로 형성되고, 여기서 R은 알킬이다. 즉, ALD 공정은 게르마늄 아미디네이트, 또는 아민을 암모니아와 반응시키고 Te(OR)4를 암모니아와 순차적으로, 예를 들어, 교번 방식으로 반응시키는 것을 포함한다. 게르마늄 아미디네이트는 예를 들어, GeBAMDN과 같은 아미디네이트일 수 있다. 아민은 예를 들어, Ge(NR2)4일 수 있고, 여기서 R은 알킬 그룹이다. 예를 들어, 아민은 Ge(NCH3)4일 수 있다. Te(OR)4는 예를 들어, 테트라아메톡시텔루라이드(Te(OCH3)4)일 수 있다.
그러나, 본원의 실시예들은 이에 한정되지 않고, 메톡시, 에톡시, 이소프로필, n, 터트 부톡시 그룹들의 Sb 및/또는 Te 화합물들과 같은 다른 반응 물질들을 사용하여 저항 가변 재료(122)를 선택적으로 형성하는 것을 포함할 수 있다. CVD 및/또는 ALD 공정에 사용되는 반응물질들은 당업자가 이해하듯이, N2, 아르곤(Ar) 및/또는 헬륨(He)과 같은 다수의 캐리어 가스에 의해 전달될 수 있다.
이전의 몇몇 접근 방식에 따라, 저항 가변 재료가 CVD 또는 ALD를 사용하여 반도체 기판 및/또는 구조물에서 개구, 예를 들어, 원통형 컨테이너에 형성, 예를 들어, 증착되었다. 그러나, 이러한 종래의 접근법들에서, 저항 가변 재료가 개구에 형성되는 것에 부가하여 형상이 일치하는(conformal) 층으로서 기판 및/또는 구조물 상에 형성되고, 예를 들어, 저항 가변 재료가 개구에 선택적으로 형성되지 않는다. 이와 같이, 종래의 접근법들은 기판 및/또는 구조물로부터 저항 가변 재료를 제거하기 위해 추가 처리 단계를 사용하고, 예를 들어, 저항 가변 재료가 개구에 독점적으로 위치하도록, 저항 가변 재료를 패터닝하고 제거하도록 마스크를 사용한다. 이와 같은 종래의 접근법들에 따라 저항 가변 재료를 제거하고 및/또는 패터닝하는 방법들은 저항 가변 재료를 화학적 기계적 연마(CMP), 에칭, 및/또는 평탄화(planarizing)하는 것을 포함한다. 그러나, 이러한 방법들은 CVD 또는 ALD가 수행되는 환경과는 상이한 환경에서 수행될 수 있고, 예를 들어, 이러한 종래의 접근법들에 따른 저항 가변 재료의 제거 및/또는 패터닝은 CVD 또는 ALD가 수행된 챔버로부터 기판 및/또는 구조물을 제거하는 것을 포함한다. CVD 또는 ALD 챔버로부터 기판 및/또는 구조물을 제거하는 것은 저항 가변 재료를 산소에 노출시킬 수 있고, 예를 들어, 저항 가변 재료를 산화시킬 수 있고, 이는 저항 가변 재료에 악영향을 줄 수 있다.
대조적으로, 본원의 다수의 실시예에 따라, 저항 가변 재료(122)의 제거 및/또는 패터닝은 개구(112)에서 저항 가변 재료(122)를 선택적으로 형성하여, 예를 들어, 본원의 다수의 실시예에 따라, 실리콘 층(116) 상에 형성되지 않도록 개구(112)에 저항 가변 재료(122)를 형성하여, 회피될 수 있다. 즉, 저항 가변 재료(122)의 CMP, 에칭, 및/또는 평탄화가 회피되는데 왜냐하면 저항 가변 재료(122)가 개구(112)에 독점적으로 형성되기 때문이다. 또한, 저항 가변 재료(122)의 제거 및/또는 패터닝이 일어나지 않기 때문에, 저항 가변 재료(122)의 선택적인 형성이 이루어지는 환경으로부터 기판(102) 및/또는 구조물(104)의 제거가 회피된다. 또한, 저항 가변 재료(122)의 CMP, 에칭, 및/또는 평탄화가 이루어지지 않으므로, 저항 가변 재료(122)의 산화가 회피된다. 저항 가변 재료(122)의 산화를 방지하는 것이 유익할 수 있는데 왜냐하면 저항 가변 재료(122)가 산소에 민감할 수 있기 때문이고, 예를 들어, 저항 가변 재료(122)를 산소에 노출하는 것은 저항 가변 재료(122)에 악영향을 줄 수 있다.
도 1d는 구조물(104) 상의 실리콘 층(106)과, 개구(112) 내 저항 가변 재료(122), 및 실리콘 층(106) 및 저항 가변 재료(122) 상의 캡(124)을 갖는, 기판(102) 상의 구조물(104)의 개략 단면도를 예시한다. 캡(124)은 티타늄 질화물(TiN) 전극과 같은, 전극일 수 있고, 이는 저항 가변 재료(122)에 전기 접점을 제공할 수 있다. 캡(124)은 산소 배리어일 수도 있고, 예를 들어, 산소가 캡(124)을 통과하지 못할 수 있다.
도 1d에 도시된 바와 같이, 캡(124)이 실리콘 층(106)과 저항 가변 재료(122) 상에 형성, 예를 들어, 증착된다. 캡(124)은 당업자가 이해하듯이, 다른 방법들 중에서, CVD와 ALD를 포함하는, 다수의 방식으로 저항 가변 재료(122)와 실리콘 층(106) 상에 형성될 수 있다.
도 1d에 예시된 실시예에서, 캡(124)은 캡(124)이 저항 가변 재료(122)를 밀봉하도록 형성된다. 부가적으로, 캡(124)은 실리콘 층(106)과 저항 가변 재료(122) 상에서 제 자리에 형성될 수 있다. 즉, 캡(124)이 저항 가변 재료(122)의 선택적인 형성이 이루어지는, 동일한 환경, 예를 들어, 챔버에서 저항 가변 재료(122)과 실리콘 층(106) 상에 형성될 수 있다.
캡(124)을 제 자리에 형성하거나 및/또는 캡(124)이 저항 가변 재료(122)를 밀봉하도록 캡(124)을 형성하는 것은 저항 가변 재료(122)의 산화를 방지할 수 있고, 예를 들어, 저항 가변 재료(122)가 산소에 노출되는 것을 방지할 수 있다. 저항 가변 재료(122)의 산화를 방지하는 것은 본원에 상술한 바와 같이, 유익할 수 있다. 부가적으로, 캡(124)을 제 자리에 형성하거나 및/또는 캡(124)이 저항 가변 재료(122)를 밀봉하도록 캡(124)을 형성하는 것은 저항 가변 재료(122)로 및/또는 이로부터의 확산 경로들을 감소 및/또는 제거할 수 있다.
도 1e는 구조물(104) 상의 실리콘 층(106)과, 개구(112) 내 저항 가변 재료(122), 및 실리콘 층(106) 및 저항 가변 재료(122) 상의 캡(124)을 갖고, 캡(124)의 부분들이 제거된, 기판(102) 상의 구조물(104)의 개략 단면도를 예시한다. 캡(124)의 제거된 부분들은 당업자가 이해하듯이, 다수의 방식으로 제거될 수 있다. 예를 들어, 캡(124)의 제거된 부분들은 캡(124)을 에칭 및/또는 패터닝하여 제거될 수 있다. 또한, 캡(124)의 제거된 부분들은 도 1e에 도시된 바와 같이, 저항 가변 재료(122)가 캡(124)에 의해 밀봉된 상태를 유지하도록 제거될 수 있다. 즉, 제거되는 캡(124)의 부분들은, 제거되면, 저항 가변 재료(122)의 밀봉에 영향을 미치지 않는 캡(124)의 부분들을 포함한다. 캡(124)의 부분들을 제거하는 것은 반도체 소자, 예를 들어, 메모리 셀의 사이즈, 예를 들어, 폭을 감소시킬 수 있고, 이는 반도체 웨이퍼 상에 형성될 수 있는, 반도체 소자들, 예를 들어, 메모리 셀들의 개수를 증가시킬 수 있다.
캡(124)의 제거된 부분들은 제 자리에서 제거되거나 제거되지 않을 수 있다. 그러나, 캡(124)의 제거된 부분들이 제 자리에서 제거되지 않으면, 저항 가변 재료(122)는 산소에 노출되지 않는데, 왜냐하면 저항 가변 재료(122)가 캡(124)에 의해 밀봉되었기 때문이다.
도 2는 본원의 다수의 실시예에 따라 처리된, 예를 들어, 생성된 반도체 소자의 다수의 깊이에서 다수의 원소들의 원자%를 예시하는 시험 결과들의 그래프(200)이다. 즉, 그래프(200)는 도 1e에 도시한 개략 단면도와 유사한 개략 단면도를 갖는 반도체 소자의 다수의 깊이에서 다수의 요소의 원자%를 예시한다. 반도체 소자는 약 0nm 내지 약 47nm의 깊이에서 캡(124)과 유사한 캡을 포함하고, 반도체 소자는 약 47nm 내지 약 123nm의 깊이에서 저항 가변 재료(122)와 유사한 저항 가변 재료를 포함한다.
도 2에 도시된 바와 같이, 그래프(200)는 라인(231, 232, 233, 234)들을 포함한다. 라인(231)은 반도체 소자의 다수의 깊이들에서 탄소의 원자%, 예를 들어, 농도를 표현한다. 라인(232)은 반도체 소자의 다수의 깊이들에서 산소의 원자%를 표현한다. 라인(233)은 반도체 소자의 다수의 깊이들에서 염소의 원자%를 표현한다. 라인(234)은 반도체 소자의 다수의 깊이들에서 안티몬의 원자%를 표현한다.
도 2에 도시된 바와 같이, 약 47nm 내지 약 123nm의 깊이, 예를 들어, 저항 가변 재료를 포함하는 특정 디자인 법칙에 따른 반도체 소자의 깊이에서 산소의 원자%가 0이다. 즉, 저항 가변 재료는 어떠한 산소를 포함하지 않는다. 저항 가변 재료에서 산소의 부재는 저항 가변 재료가 본원의 하나 이상의 실시예에 따라, 반도체 소자의 처리 중에 산소에 노출되지 않았음을 나타낼 수 있다. 즉, 그래프(200)는 반도체 소자의 개구에 저항 가변 재료를 선택적으로 형성하고, 캡이 저항 가변 재료를 밀봉하도록 캡을 형성하고 및/또는 캡을 제 위치에 형성하는 것이 본원의 하나 이상의 실시예에 따라, 저항 가변 재료의 산화를 방지할 수 있음을 입증할 수 있다.
결론
반도체 처리를 위한 장치들, 방법들, 및 시스템들이 본원에 설명되어 있다. 반도체 처리의 다수의 방법 실시예는 구조물 상에 실리콘 층을 형성하고, 실리콘 층을 관통해 구조물로의 개구를 형성하고, 저항 가변 재료가 실리콘 층 상에 형성되지 않도록 개구에 저항 가변 재료를 선택적으로 형성하는 것을 포함할 수 있다.
비록 특정 실시예들이 본원에 예시 및 설명되었지만, 당업자는 동일한 결과들을 달성하게 계산된 배치(arrangement)들이 도시된 특정 실시예들에 대해 대체될 수 있음을 이해할 것이다. 본원은 본원의 다양한 실시예들의 적용들 또는 변형예들을 포괄하고자 한다. 상술한 설명은 예시적 방식으로 이루어졌고, 제한하는 방식이 아님을 이해할 것이다. 상기 실시예들, 및 본원에 상세히 설명하지 않은 다른 실시예들의 조합이 상기 설명을 검토시 당업자에게 명백할 것이다. 본 발명의 다양한 실시예들의 범위는 상기 구조물들과 방법들이 사용되는 다른 응용예들을 포함한다. 그러므로, 본 발명의 다양한 실시예들의 범위는 이러한 청구범위의 권한이 있는 등가물들의 전체 범위와 함께, 첨부된 청구범위를 참조하여 결정되어야 한다.
상기 상세한 설명에서, 다양한 특징들이 본원을 간소화(streamlining)하기 위해 단일 실시예에서 함께 그룹화되어 있다. 본 발명의 방법은 본원의 공개된 실시예들이 각각의 청구항에 명시적으로 언급된 것보다 많은 특징들을 사용하여야 한다는 의도를 반영하는 것으로 해석되지 않아야 한다. 오히려, 하기의 청구범위가 나타내는 바와 같이, 본 발명의 주제는 공개된 단일 실시예의 모든 특징들보다 적게 존재한다. 그러므로, 하기의 청구범위는 이에 의해 상세한 설명에 포함되고, 각각의 청구범위는 그 자체가 별개의 실시예로서 유효하다.
Claims (20)
- 구조물 상에 실리콘 층을 형성하는 단계;
상기 실리콘 층을 관통해 상기 구조물로의 개구를 형성하는 단계; 및
저항 가변 재료가 상기 실리콘 층 상에 형성되지 않도록 상기 개구에 상기 저항 가변 재료를 선택적으로 형성하는 단계를 포함하는, 반도체 처리 방법. - 청구항 1에 있어서,
상기 저항 가변 재료 상에 산소 배리어를 형성하는 단계를 포함하는, 반도체 처리 방법. - 청구항 2에 있어서,
상기 산소 배리어를 형성하는 단계는 제 위치에서 상기 저항 가변 재료를 밀봉하는 단계를 포함하는, 반도체 처리 방법. - 청구항 1에 있어서,
상기 저항 가변 재료를 선택적으로 형성하는 단계는,
게르마늄 아미디네이트를 NH3과 반응시키는 단계; 및
Sb(OR)3을 NH3과 반응시키는 단계를 포함하고, 여기서 R은 알킬인, 반도체 처리 방법. - 청구항 1에 있어서,
상기 저항 가변 재료를 선택적으로 형성하는 단계는,
게르마늄 아미디네이트를 NH3과 반응시키는 단계; 및
Te(OR)4를 NH3과 반응시키는 단계를 포함하고, 여기서 R은 알킬인, 반도체 처리 방법. - 청구항 1에 있어서,
상기 저항 가변 재료를 선택적으로 형성하는 단계는,
Ge(NR2)4를 NH3과 반응시키는 단계; 및
Sb(OR)3을 NH3과 반응시키는 단계를 포함하고, 여기서 R은 알킬인, 반도체 처리 방법. - 청구항 1에 있어서,
상기 저항 가변 재료를 선택적으로 형성하는 단계는,
Ge(NR2)4를 NH3과 반응시키는 단계; 및
Te(OR)4를 NH3과 반응시키는 단계를 포함하고, 여기서 R은 알킬인, 반도체 처리 방법. - 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
상기 개구는 35nm이하의 폭을 갖는, 반도체 처리 방법. - 구조물 상에 실리콘 층을 형성하는 단계;
원통형 컨테이너를 그 안에 형성하도록 상기 구조물의 일부분과 상기 실리콘 층의 일부분을 제거하는 단계; 및
상변화 재료가 상기 실리콘 층 상에 증착되지 않도록 상기 원통형 컨테이너에 상변화 재료를 선택적으로 증착하는 단계를 포함하는, 반도체 처리 방법. - 청구항 9에 있어서,
상기 방법은 상기 상변화 재료의 산화가 방지되도록 상기 상변화 재료 상의 제 위치에 캡을 형성하는 단계를 포함하는, 반도체 처리 방법. - 청구항 10에 있어서,
상기 캡은 전극인, 반도체 처리 방법. - 청구항 9에 있어서,
상기 상변화 재료는 Ge-Sb 재료인, 반도체 처리 방법. - 청구항 9에 있어서,
상기 상변화 재료는 Ge-Te 재료인, 반도체 처리 방법. - 청구항 9 내지 청구항 13 중 어느 한 항에 있어서,
상기 원통형 컨테이너는 2:1 이상의 좌우종횡비(aspect ratio)를 갖는, 반도체 처리 방법. - 전극을 포함하는 기판 상에 구조물을 형성하는 단계;
상기 구조물 상에 실리콘 층을 형성하는 단계;
상기 실리콘 층과 상기 구조물을 관통하는 개구를 형성하는 단계로서, 상기 전극의 표면은 상기 개구의 바닥을 형성하고, 상기 구조물의 제 1 표면과 상기 실리콘 층의 제 1 표면은 상기 개구의 제 1 측벽을 형성하고, 상기 구조물의 제 2 표면과 상기 실리콘 층의 제 2 표면은 상기 개구의 제 2 측벽을 형성하는, 상기 개구를 형성하는 단계; 및
저항 가변 재료가 상기 실리콘 층 상에 형성되지 않도록 상기 개구에 저항 가변 재료를 선택적으로 형성하는 단계를 포함하는, 반도체 처리 방법. - 청구항 15에 있어서,
상기 방법은,
상기 저항 가변 재료와 상기 실리콘 층 상의 제 위치에 캡을 형성하는 단계; 및
상기 실리콘 층 상에 있는 상기 캡의 일부분을 제거하는 단계를 포함하는, 반도체 처리 방법. - 청구항 16에 있어서,
상기 캡을 제 위치에 형성하는 단계는 상기 저항 가변 재료의 선택적 형성이 이루어지는 동일한 챔버에서 상기 캡을 형성하는 단계를 포함하는, 반도체 처리 방법. - 청구항 15에 있어서,
상기 방법은 상기 저항 가변 재료의 임의의 부분을 제거하는 단계를 포함하지 않는, 반도체 처리 방법. - 청구항 15에 있어서,
상기 저항 가변 재료를 선택적으로 형성하는 단계는, 상기 저항 가변 재료가 상기 구조물의 제 1 및 제 2 표면들과 개구의 바닥을 피복하지만 상기 실리콘 층의 제 1 및 제 2 표면들은 피복하지 않도록 상기 저항 가변 재료를 선택적으로 형성하는 단계를 포함하는, 반도체 처리 방법. - 청구항 15 내지 청구항 19 중 어느 한 항에 있어서,
상기 저항 가변 재료를 선택적으로 형성하는 단계는, 상기 저항 가변 재료가 상기 구조물의 제 1 및 제 2 표면들과 상기 개구의 바닥에 의해 형성된 개구의 일부분을 채우도록 상기 저항 가변 재료를 선택적으로 형성하는 단계를 포함하는, 반도체 처리 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
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