KR20110084518A

KR20110084518A - 인쇄 회로용 동박

Info

Publication number: KR20110084518A
Application number: KR1020117011565A
Authority: KR
Inventors: 히데타 아라이; 나오키 히구치
Original assignee: 제이엑스 닛코 닛세키 킨조쿠 가부시키가이샤
Priority date: 2008-11-25
Filing date: 2009-11-13
Publication date: 2011-07-25
Also published as: CN102224281A; MY150825A; TW201021639A; WO2010061736A1; JPWO2010061736A1; CN102224281B; EP2351876A1; US20110262764A1; JP5932705B2; KR101288641B1; US8524378B2; TWI498057B; JP5318886B2; JP2013174017A

Abstract

동박의 표면에, 구리, 코발트 및 니켈로 이루어지는 3 원계 합금 전기 도금층을 형성한 인쇄 회로용 동박으로서, 그 전기 도금층이 동박 표면으로부터 성장한 수지상의 입자로 이루어지고, 동박면 위에서 본 면적 0.1－0.5 ㎛²의 입자가 1000 개/10000 ㎛²이하, 0.5 ㎛² 를 초과하는 입자가 100 개/10000 ㎛²이하, 잔부가 0.1 ㎛²미만인 입자가, 동박의 전체면을 피복하는 것을 특징으로 하는 인쇄 회로용 동박. 구리-코발트-니켈 합금 도금으로 이루어지는 조화 처리에 있어서, 수지상으로 형성되는 조화 입자가 동박의 표면으로부터 박리되어 떨어지고, 일반적으로 입자 탈락으로 불리는 현상 및 처리 불균일을 억제한다.

Description

인쇄 회로용 동박{COPPER FOIL FOR PRINTED CIRCUIT}

본 발명은, 인쇄 회로용 동박에 관한 것으로, 특히 동박의 표면에 구리-코발트-니켈 합금 도금에 의한 조화 (粗化) 처리층의 입자 탈락 및 처리 불균일의 발생을 감소시킬 수 있는 인쇄 회로용 동박에 관한 것이다. 본 발명의 인쇄 회로용 동박은, 예를 들어 파인 패턴 인쇄 회로 및 자기 헤드용 FPC (Flexible Printed Circuit) 에 특히 적합하다.

구리 및 구리 합금박 (이하 동박이라고 한다) 은, 전기·전자 관련 산업의 발전에 크게 기여하고 있고, 특히 인쇄 회로재로서 불가결한 존재가 되었다. 인쇄 회로용 동박은 일반적으로, 합성 수지 보드, 필름 등의 기재에 접착제를 개재하여, 또는 접착제를 사용하지 않고 고온 고압하에서 적층 접착하여 동장 (銅張) 적층판을 제조하고, 그 후 목적으로 하는 회로를 형성하기 위해, 레지스트 도포 및 노광 공정을 거쳐 필요한 회로를 인쇄한 후, 불요부를 제거하는 에칭 처리가 실시된다.

최종적으로, 필요한 소자가 납땜되어, 일렉트로닉스 디바이스용의 여러 가지 인쇄 회로판을 형성한다. 인쇄 회로판용 동박은, 수지 기재와 접착되는 면 (조화면) 과 비접착면 (광택면) 에서 상이한데, 각각 많은 방법이 제창되고 있다.

예를 들어, 동박에 형성되는 조화면에 대한 요구로는, 주로, 1) 보존시에 있어서의 산화 변색이 없는 것, 2) 기재와의 박리 강도가 고온 가열, 습식 처리, 납땜, 약품 처리 등의 후에도 충분한 것, 3) 기재와의 적층, 에칭 후에 발생하는, 이른바 적층 오점이 없는 것 등을 들 수 있다.

동박의 조화 처리는, 동박과 기재의 접착성을 결정하는 것으로서 큰 역할을 담당하고 있다. 이 조화 처리로는, 당초 구리를 전착 (電着) 하는 동조화 (銅粗化) 처리가 채용되고 있었는데, 그 후, 여러 가지 기술이 제창되고, 내열 박리 강도, 내염산성 및 내산화성의 개선을 목적으로 하여 구리-니켈 조화 처리가 하나의 대표적 처리 방법으로서 정착하게 되었다.

본건 출원인은, 구리-니켈 조화 처리를 제창하여 (특허문헌 1 참조), 성과를 거둬 왔다. 구리-니켈 처리 표면은 흑색을 나타내고, 특히 플렉시블 기판용 압연 처리박에서는, 이 구리-니켈 처리의 흑색이 상품으로서의 심볼로서 인정되기에 이르렀다.

그러나, 구리-니켈 조화 처리는, 내열 박리 강도 및 내산화성 그리고 내염산성이 우수한 반면, 최근 파인 패턴용 처리로서 중요해진 알칼리 에칭액에 의한 에칭이 곤란하고, 150 ㎛ 피치 회로폭 이하의 파인 패턴 형성시에 처리층이 에칭 잔류가 된다.

그래서, 파인 패턴용 처리로서, 본건 출원인은, 먼저 Cu-Co 처리 (특허문헌 2 및 특허문헌 3 참조) 및 Cu-Co-Ni 처리 (특허문헌 4 참조) 를 개발했다. 이들 조화 처리는, 에칭성, 알칼리 에칭성 및 내염산성에 대해서는 양호했지만, 아크릴계 접착제를 사용했을 때의 내열 박리 강도가 저하되는 것으로 다시 판명되고, 또 내산화성도 소기한 만큼 충분하지 않고 그리고 색조도 흑색까지는 도달하지 않고, 갈색 내지 짙은 갈색이었다.

최근의 인쇄 회로의 파인 패턴화 및 다양화에 대한 추세에 따라, 1) Cu-Ni 처리의 경우에 필적하는 내열 박리 강도 (특히 아크릴계 접착제를 사용했을 때) 및 내염산성을 갖는 것, 2) 알칼리 에칭액으로 150 ㎛ 피치 회로폭 이하의 인쇄 회로를 에칭할 수 있는 것, 3) Cu-Ni 처리의 경우와 마찬가지로, 내산화성 (180 ℃×30 분의 오븐 중에서의 내산화성) 을 향상시키는 것, 4) Cu-Ni 처리의 경우와 동일한 흑화 처리인 것이 더욱 요구되게 되었다.

즉, 회로가 가늘어지면, 염산 에칭액에 의해 회로가 박리되기 쉬워지는 경향이 강해져, 그 방지가 필요하다. 회로가 가늘어지면, 납땜 등의 처리시의 고온에 의해 회로가 역시 박리되기 쉬워져, 그 방지도 또한 필요하다. 파인 패턴화가 진행되는 현재, 예를 들어 CuCl₂ 에칭액으로 150 ㎛ 피치 회로폭 이하의 인쇄 회로를 에칭할 수 있은 것은 이미 필수 요건이며, 레지스트 등의 다양화에 따라 알칼리 에칭도 필요 요건이 되고 있다. 흑색 표면도, 위치 맞춤 정밀도 및 열 흡수를 높인다는 점에서 동박의 제조 및 칩 마운트의 관점에서 중요해지고 있다.

이러한 요망에 부응하여, 본 출원인은, 동박의 표면에 구리-코발트-니켈 합금 도금에 의한 조화 처리 후, 코발트 도금층 혹은 코발트-니켈 합금 도금층을 형성함으로써, 인쇄 회로 동박으로서 상기 서술한 많은 일반적 특성을 구비하는 것은 물론, 특히 Cu-Ni 처리와 필적하는 상기 서술한 제특성을 구비하고, 또한 아크릴계 접착제를 사용했을 때의 내열 박리 강도를 저하시키지 않고, 내산화성이 우수하고 그리고 표면 색조도 흑색인 동박 처리 방법을 개발하는 것에 성공했다 (특허문헌 5 참조).

바람직하게는, 상기 코발트 도금층 혹은 코발트-니켈 합금 도금층을 형성한 후, 크롬 산화물의 단독 피막 처리 혹은 크롬 산화물과 아연 및 (또는) 아연 산화물의 혼합 피막 처리를 대표로 하는 방청 처리가 실시된다.

그 후, 전자 기기의 발전이 진행되는 가운데, 반도체 디바이스의 소형화, 고집적화가 더욱 진행되고, 이들 인쇄 회로의 제조 공정에서 실시되는 처리가 더욱 고온이 되고 또 제품이 된 후의 기기 사용 중의 열 발생에 의해, 동박과 수지 기재 사이에서의 접합력의 저하가 다시 문제가 되었다.

이와 같은 점에서, 특허문헌 5 에서 확립된 동박의 표면에 구리-코발트-니켈 합금 도금에 의한 조화 처리 후, 코발트 도금층 혹은 코발트-니켈 합금 도금층을 형성하는 인쇄 회로용 동박의 처리 방법에 있어서, 내열 박리성을 개선하는 발명을 실시했다.

이것은, 동박의 표면에 구리-코발트-니켈 합금 도금에 의한 조화 처리 후, 코발트-니켈 합금 도금층을 형성하고, 추가로 아연-니켈 합금 도금층을 형성하는 인쇄 회로용 동박의 처리 방법이다. 매우 유효한 발명이며, 요즈음의 동박 회로 재료의 주요 제품의 하나가 되었다.

동박 회로는, 더욱 세선화되고 있는데, 기판 상에서 일단 회로를 형성한 후, 구리 회로의 상표면을 황산과 과산화수소를 함유하는 에칭액에 의해 소프트 에칭하는 공정이 실시되고 있는데, 이 공정에 있어서, 폴리이미드 등의 수지 기판과 동박의 접착부의 에지부에 에칭액이 스며든다는 문제가 발생했다.

이것은, 동박의 처리면의 일부가 침식되었다고도 할 수 있다. 이와 같은 침식은, 미세한 회로에 있어서는, 동박과 수지의 접합력을 저하시키므로, 중요한 문제이다. 이것을 해결하는 것도 요구되고 있다.

동박의 표면에 구리-코발트-니켈 합금 도금에 의한 조화 처리 후, 코발트-니켈 합금 도금층을 형성하고, 추가로 아연-니켈 합금 도금층을 형성하는 인쇄 회로용 동박의 처리에 대해, 본 발명자는 많은 제안을 실시하여, 인쇄 회로용 동박의 특성에 몇 개의 큰 진전이 있었다. 구리-코발트-니켈 합금 도금에 의한 조화 처리의 초기 기술은, 특허문헌 7, 특허문헌 8 에 개시되어 있다.

그러나, 이와 같은 가장 기본적인, 구리-코발트-니켈 합금 도금으로 이루어지는 조화 처리에 있어서, 조화 입자의 형상이 수지상이기 때문에, 이 수지의 상부가 동박의 표면으로부터 박리되어 떨어지고, 일반적으로 입자 탈락 현상이라고 불리는 문제가 발생했다. 또, 이와 같은 조화 처리면에 추가로 도금 처리를 실시하면, 처리 불균일이 발생하는 경우가 있었다. 이것은, 회로 패턴의 미세화에 수반하여, 에칭 잔류 등의 문제를 발생하는 원인이 되었다.

일본 공개특허공보 소52-145769호 일본 특허공보 소63-2158호 일본 특허출원 평1-112227호 일본 특허출원 평1-112226호 일본 특허공보 평6-54831호 일본 특허 제2849059호 일본 공개특허공보 평4-96395호 일본 공개특허공보 평10-18075호

본 발명의 과제는, 가장 기본적인, 구리-코발트-니켈 합금 도금으로 이루어지는 조화 처리에 있어서, 수지상으로 형성되는 조화 입자가 동박의 표면으로부터 박리되어 떨어지고, 일반적으로 입자 탈락으로 불리는 현상 및 처리 불균일을 억제하는 것이다. 전자 기기의 발전이 진행되는 가운데, 반도체 디바이스의 소형화, 고집적화가 더욱 진행되고, 이들 인쇄 회로의 제조 공정에서 실시되는 처리를 더욱 엄격하게 할 것이 요구되고 있다. 본원 발명은 이들의 요구에 부응하는 기술을 제공하는 것을 과제로 한다.

본원 발명은,

1) 동박의 표면에, 구리, 코발트 및 니켈로 이루어지는 3 원계 합금 전기 도금층을 형성한 인쇄 회로용 동박으로서, 그 전기 도금층이 동박 표면으로부터 성장한 수지상의 입자로 이루어지고, 동박면 위에서 본 면적 0.1-0.5 ㎛²의 입자가 1000 개/10000 ㎛² 이하, 0.5 ㎛² 를 초과하는 입자가 100 개/10000 ㎛²이하, 잔부가 0.1 ㎛²미만인 입자가, 동박의 전체면을 피복하는 것을 특징으로 하는 인쇄 회로용 동박

2) 동박면 위에서 본 면적 0.1-0.5 ㎛²의 입자가 300 개/10000 ㎛²이하인 것을 특징으로 하는 상기 1) 에 기재된 인쇄 회로용 동박

3) 수지상의 입자에 대해 동박면 위에서 본 면적 0.1-0.5 ㎛²의 입자가 100 개/10000 ㎛²이하, 0.5 ㎛² 를 초과하는 입자가 30 개/10000 ㎛²이하인 것을 특징으로 하는 상기 1) 또는 2) 에 기재된 인쇄 회로용 동박

4) 상기 인쇄 회로용 동박에 있어서, 동박의 표면에 부착량이 15∼40 ㎎/dm² 구리-100∼3000 ㎍/dm² 코발트-100∼1000 ㎍/dm² 니켈의, 구리-코발트-니켈 합금 도금에 의한 조화 처리층을 구비하고 있는 것을 특징으로 하는 상기 1)∼3) 중 어느 한 항에 기재된 인쇄 회로용 동박

5) 상기 1)∼4) 중 어느 한 항에 기재된 인쇄 회로 동박을 수지 기판과 접착시킨 동장 적층판을 제공한다.

상기 구리-코발트-니켈 합금 도금에 의한 조화 처리층 상에, 코발트-니켈 합금 도금층을, 또 그 코발트-니켈 합금 도금층 상에, 추가로 아연-니켈 합금 도금층을 형성한 인쇄 회로용 동박을 제공할 수 있다.

상기 코발트-니켈 합금 도금층은, 코발트의 부착량을 200∼3000 ㎍/dm²로 하고, 또한 코발트의 비율을 60∼66 질량% 로 할 수 있다. 상기 아연-니켈 합금 도금층에 있어서는, 그 총량을 150∼500 ㎍/dm²의 범위로 하고, 니켈량이 50 ㎍/dm² 이상의 범위, 또한 니켈 비율이 0.16∼0.40 의 범위에 있는 아연-니켈 합금 도금층을 형성할 수 있다.

또, 상기 아연-니켈 합금 도금층 또는 그 코발트-니켈 합금 도금층 상에, 방청 처리층을 형성할 수 있다.

이 방청 처리에 대해서는, 예를 들어 크롬 산화물의 단독 피막 처리 혹은 크롬 산화물과 아연 및 (또는) 아연 산화물의 혼합 피막 처리층을 형성할 수 있다. 또한, 상기 혼합 피막 처리층 상에는, 실란 커플링층을 형성할 수 있다.

상기 인쇄 회로 동박은, 접착제를 개재하지 않고 열 압착에 의해, 수지 기판과 접착시킨 동장 적층판을 제조하는 것이 가능하다.

본 발명은, 구리-코발트-니켈 합금 도금으로 이루어지는 조화 처리에 있어서, 수지상으로 형성되는 조화 입자가 동박의 표면으로부터 박리되어 떨어지고, 일반적으로 입자 탈락으로 불리는 현상 및 처리 불균일을 억제하는 효과를 갖는다. 전자 기기의 발전이 진행되는 가운데, 반도체 디바이스의 소형화, 고집적화가 더욱 진행되고, 이들 인쇄 회로의 제조 공정에서 실시되는 처리를 더욱 엄격하게 할 것이 요구되고 있는데, 본원 발명은 이들 요구에 부응하는 기술적 효과를 갖는다.

도 1 은 입자 사이즈의 도수 분포를 나타내는 도면이다.
도 2 는 실시예와 비교예의 전류 밀도와 도금 상태를 나타내는 현미경 사진이다.
도 3 은 본 발명의 입자 탈락을 일으키지 않는 균일 미세한 결정립경을 갖는 Cu-Co-Ni 합금 도금과 꽃잎 형상의 Cu-Co-Ni 합금 도금을 갖는 비교예의 현미경 사진이다.

본 발명에서 사용하는 동박은, 전해 동박 혹은 압연 동박 중 어느 것이어도 된다. 통상, 동박의, 수지 기재와 접착하는 면 즉 조화면에는 적층 후의 동박의 박리 강도를 향상시키는 것을 목적으로 하여, 탈지 후의 동박의 표면에, 「혹」형상의 전착을 실시하는 조화 처리가 실시된다. 전해 동박은 제조 시점에서 요철을 갖고 있는데, 조화 처리에 의해 전해 동박의 볼록부를 증강하여 요철을 더욱 크게 한다.

본 발명에 있어서는, 이 조화 처리를, 구리-코발트-니켈 합금 도금에 의해 실시한다. 조화 전의 전처리로서 구리의 정상적인 도금 등이, 그리고 조화 후의 마무리 처리로서 전착물의 탈락을 방지하기 위해 구리의 정상적인 도금 등이 실시되는 경우도 있다. 본원 발명은, 이들을 모두 포함한다.

압연 동박과 전해 동박에서는 처리 내용을 약간 다르게 하는 경우도 있다. 본 발명에 있어서는, 이러한 전처리 및 마무리 처리도 포함하여, 동박 조화와 관련된 공지된 처리를 필요에 따라 포함하고, 총칭하여 조화 처리라고 하기로 한다.

본 발명에 있어서의 조화 처리로서의 구리-코발트-니켈 합금 도금은, 전해 도금에 의해, 부착량이 15∼40 ㎎/dm² 구리-100∼3000 ㎍/dm² 코발트-100∼500 ㎍/dm² 니켈의 3 원계 합금층을 형성한다.

Co 부착량이 100 ㎍/dm² 미만에서는, 내열성이 나빠지고, 또 에칭성도 나빠진다. Co 부착량이 3000 ㎍/dm² 를 초과하면, 자성의 영향을 고려해야 하는 경우에는 바람직하지 않고, 에칭 얼룩이 발생하고, 또, 내산성 및 내약품성의 악화가 고려될 수 있다.

Ni 부착량이 100 ㎍/dm² 미만이면, 내열성이 나빠진다. 한편, Ni 부착량이 500 ㎍/dm² 를 초과하면, 에칭성이 저하된다. 즉, 에칭 잔류가 발생하고, 또 에칭할 수 없다는 레벨은 아니지만, 파인 패턴화가 어려워진다. 바람직한 Co 부착량은 2000∼3000 ㎍/dm²이고, 그리고 바람직한 니켈 부착량은 200∼400 ㎍/dm²이다.

이상으로부터, 구리-코발트-니켈 합금 도금의 부착량은, 15∼40 ㎎/dm² 구리-100∼3000 ㎍/dm² 코발트-100∼500 ㎍/dm² 니켈인 것이 바람직하다고 할 수 있다. 이 3 원계 합금층의 각 부착량은 어디까지나 바람직한 조건이며, 이 양을 초과하는 범위를 부정하는 것은 아니다.

여기서, 에칭 얼룩이란, 염화 구리로 에칭한 경우, Co 가 용해되지 않고 남는 것을 의미하고, 그리고 에칭 잔류란 염화암모늄으로 알칼리 에칭한 경우, Ni 가 용해되지 않고 남는 것을 의미하는 것이다.

일반적으로, 회로를 형성하는 경우에는, 하기의 실시예 중에서 설명하는 알칼리성 에칭액 및 염화 구리계 에칭액을 이용하여 실시된다. 이 에칭액 및 에칭 조건은, 범용성이 있는 것인데, 이 조건에 한정되지는 않고, 임의로 선택할 수 있는 것으로 이해되어야 한다.

이 3 원계 구리-코발트-니켈 합금 도금을 형성하기 위한 일반적인 도금욕 및 도금 조건은 다음과 같다.

(구리-코발트-니켈 합금 도금)

Cu : 10∼20 g/리터

Co : 1∼10 g/리터

Ni : 1∼10 g/리터

pH : 1∼4

온도 : 30∼40 ℃

전류 밀도 D_k : 20∼30 A/dm²

시간 : 1∼5 초

본원 발명은, 상기와 같이, 동박의 표면에, 구리, 코발트 및 니켈로 이루어지는 3 원계 합금 전기 도금층을 형성한 인쇄 회로용 동박이고, 그 전기 도금층이 동박 표면으로부터 성장한 수지상의 입자는, 동박면 위에서 본 면적 0.1-0.5 ㎛²의 입자를 1000 개/10000 ㎛²이하, 0.5 ㎛² 를 초과하는 입자를 100 개/10000 ㎛²이하로 하고, 잔부가 0.1 ㎛²미만인 입자가, 동박의 전체면을 피복하도록 하는 것인데, 이것은 도금의 두께에 따라, 상기 도금 조건을 임의로 선택하고, 조정함으로써 달성할 수 있다. 특히, 전류 밀도를 낮추고, 온도를 비교적 저온에서 도금하는 것이 유효하다. 단, 전류 밀도 D_k 가 20 A/dm² 미만이면, 조화 입자의 형성이 어려워진다. 또, 전류 밀도 D_k 가 30 A/dm² 를 초과하면, 수지상의 입자가 조대화되므로, 이 점을 고려하여 조절한다.

조화 처리 입자의 형태를 관찰하면, 동박 표면으로부터 성장하는 주간 (主幹) 의 존재가 확인된다. 이 주간은, 동박 표면으로부터 신장함에 따라, 분지되고, 수지상으로 퍼진다. 이 수지상으로 퍼진 조화 입자는, 수지와 접착할 때 앵커 효과가 되어, 높은 접착력과 파생되는 효과를 갖는데, 반대로 이 수지상으로 퍼진 부분의 강도가 약해지기 때문에, 각종 처리 조작의 도중에 탈락되어, 입자 탈락 현상을 일으킨다.

이 입자 탈락은, 그 후의 도금 처리에 있어서, 도금 불균일, 나아가서는 도금 부전 (不全) 을 일으킨다는 문제를 발생하게 된다. 따라서, 동박 표면으로부터 성장한 수지상의 입자의 형상은 중요해진다.

종래에는, 이와 같은 관점에서 조화 입자를 검토한 경우는 없고, 단순히 수지상 입자의 발달을 촉진시켰을 뿐, 문제를 내포하고 있었던 것이다. 본원 발명에 의해, 이 문제를 해결하는 것이 가능해지고, 나아가 파인 패턴 인쇄 회로 형성에 보다 유효하다.

상기 조화 입자는, 동박면 위에서 본 면적 0.1-0.5 ㎛²의 입자가 300 개/10000 ㎛²이하인 것, 나아가서는 수지상의 입자에 대해 동박면 위에서 본 면적 0.1-0.5 ㎛²의 입자가 100 개/10000 ㎛²이하, 0.5 ㎛² 를 초과하는 입자가 30 개/10000 ㎛²이하인 것이 바람직하다.

상기와 같이, 수지상 입자를 크게 발달시키는 것은, 입자 탈락의 양이 증가하므로 득책은 아니다. 이 의미에서, 수지상 입자의 동박면으로부터의 높이를 0.1 ㎛ 내지 1.0 ㎛, 나아가서는 높이를 0.2 ㎛ 내지 0.6 ㎛ 로 하는 것이 바람직하다. 또, 수지상의 입자에 대해, 동박 표면으로부터 성장한 수지의 주간 직경 이상의 길이의 측지 (側枝) 가 있는 것이 100 개/10000 ㎛²이하, 나아가서는 30 개/10000 ㎛²이하로 하는 것이 바람직하다.

이상에 의해, 이상 (異常) 성장한 입자가 적어지고, 입자경이 작게 정렬되고, 또한 전체면을 덮게 되므로, 에칭성이 양호해지고, 에칭 잔류, 불균일이 없어, 양호한 회로 형성이 가능해진다. 또, 수지의 도포에 있어서, 버블의 발생이 없고, 균일 도포가 가능해지는 효과가 있다.

본 발명은, 조화 처리 후, 조화면 상에 코발트-니켈 합금 도금층을 형성할 수 있다. 이 코발트-니켈 합금 도금층은, 코발트의 부착량이 200∼3000 ㎍/dm²이고, 또한 코발트의 비율을 60∼66 질량% 로 하는 것이 바람직하다. 이 처리는 넓은 의미에서 일종의 방청 처리라고 볼 수 있다.

이 코발트-니켈 합금 도금층은, 동박과 기판의 접착 강도를 실질적으로 저하시키지 않을 정도로 실시할 필요가 있다. 코발트 부착량이 200 ㎍/dm² 미만에서는, 내열 박리 강도가 저하되고, 내산화성 및 내약품성이 나빠지고, 또 처리 표면이 붉어지므로 바람직하지 않다. 또, 코발트 부착량이 3000 ㎍/dm² 를 초과하면, 자성의 영향을 고려해야 하는 경우에는 바람직하지 않고, 에칭 얼룩이 발생하고, 또, 내산성 및 내약품성의 악화가 고려된다. 바람직한 코발트 부착량은 500∼3000 ㎍/dm²이다.

또, 코발트 부착량이 많으면, 소프트 에칭의 스며듬 발생의 원인이 되는 경우가 있다. 이것으로부터 코발트의 비율을 60∼66 질량% 로 하는 것이 바람직하다고 할 수 있다.

후술하는 바와 같이, 소프트 에칭의 스며듬 발생의 직접적인 큰 원인은, 아연-니켈 합금 도금층으로 이루어지는 내열 방청층인데, 코발트도 소프트 에칭시의 스며듬 발생 원인이 되는 경우도 있으므로, 상기로 조정하는 것이 보다 바람직하다고 하는 조건이다.

한편, 니켈 부착량이 적은 경우에는, 내열 박리 강도가 저하되고, 내산화성 및 내약품성이 저하된다. 또, 니켈 부착량이 너무 많은 경우에는, 알칼리 에칭성이 나빠지므로, 상기 코발트 함유량과의 밸런스로 결정하는 것이 바람직하다.

코발트-니켈 합금 도금의 조건은 다음과 같다. 그러나, 이 조건은, 어디까지나 바람직한 조건으로서, 다른 공지된 코발트-니켈 합금 도금을 사용할 수 있다. 이 코발트-니켈 합금 도금은, 본원 발명에 있어서는, 바람직한 부가적 조건인 것으로 이해될 것이다.

(코발트-니켈 합금 도금)

Co : 1∼20 g/리터

Ni : 1∼20 g/리터

pH : 1.5∼3.5

온도 : 30∼80 ℃

전류 밀도 D_k : 1.0∼20.0 A/dm²

시간 : 0.5∼4 초

본 발명은, 코발트-니켈 합금 도금 상에 추가로 아연-니켈 합금 도금층을 형성할 수 있다. 아연-니켈 합금 도금층의 총량을 150∼500 ㎍/dm²로 하고, 또한 니켈의 비율을 16∼40 질량% 로 한다. 이것은, 내열 방청층이라는 역할을 갖는 것이다. 이 조건도, 어디까지나 바람직한 조건으로서, 다른 공지된 아연-니켈 합금 도금을 사용할 수 있다. 이 아연-니켈 합금 도금은, 본원 발명에 있어서는, 바람직한 부가적 조건인 것으로 이해될 것이다.

인쇄 회로의 제조 공정에서 실시되는 처리가 더욱 고온이 되고, 또 제품이 된 후의 기기 사용 중의 열 발생이 있다. 예를 들어, 수지에 동박을 열 압착으로 접합하는, 이른바 2 층재에서는, 접합시에 300 ℃ 이상의 열을 받는다. 이와 같은 상황 중에서도, 동박과 수지 기재 사이에서의 접합력의 저하를 방지하는 것이 필요하고, 이 아연-니켈 합금 도금은 유효하다.

또, 종래의 기술에서는, 수지에 동박을 열 압착으로 접합한 2 층재에 있어서의 아연-니켈 합금 도금층을 구비한 미소한 회로에서는, 소프트 에칭시에, 회로의 에지부에 스며드는 것에 의한 변색이 발생한다. 니켈은, 소프트 에칭시에 사용하는 에칭제 (H₂SO₄: 10 wt%, H₂O₂: 2 wt% 의 에칭 수용액) 의 스며듬을 억제하는 효과가 있다.

상기와 같이, 상기 아연-니켈 합금 도금층의 총량을 150∼500 ㎍/dm²로 함과 함께, 당해 합금층 중의 니켈 비율의 하한치를 0.16 으로, 상한치를 0.40 으로 하고, 또한 니켈의 함유량을 50 ㎍/dm² 이상으로 하는 것이, 내열 방청층이라는 역할을 구비함과 함께, 소프트 에칭시에 사용하는 에칭제의 스며듬을 억제하고, 부식에 회로의 접합 강도의 약체화를 방지할 수 있다는 효과를 갖는다.

또한, 아연-니켈 합금 도금층의 총량이 150 ㎍/dm² 미만에서는, 내열 방청력이 저하되어 내열 방청층으로서의 역할을 담당하는 것이 어려워지고, 동 총량이 500 ㎍/dm² 를 초과하면, 내염산성이 나빠지는 경향이 있다.

또, 합금층 중의 니켈 비율의 하한치가 0.16 미만에서는, 소프트 에칭시의 스며드는 양이 9 ㎛ 를 초과하므로, 바람직하지 않다. 니켈 비율의 상한치 0.40 에 대해서는, 아연-니켈 합금 도금층을 형성할 수 있는 기술 상의 한계치이다.

아연-니켈 합금 도금의 예를 나타내면, 다음과 같다.

(아연-니켈 합금 도금)

Zn : 0∼30 g/리터

Ni : 0∼25 g/리터

pH : 3∼4

온도 : 40∼50 ℃

전류 밀도 D_k : 0.5∼5 A/dm²

시간 : 1∼3 초

상기와 같이, 본 발명은, 조화 처리로서의 구리-코발트-니켈 합금 도금층 상에, 필요에 따라 코발트-니켈 합금 도금층, 나아가서는 아연-니켈 합금 도금층을 순차 형성할 수 있다. 이들 층에 있어서의 합계량의 코발트 부착량 및 니켈 부착량을 조절할 수도 있다. 코발트의 합계 부착량을 300∼5000 ㎍/dm², 니켈의 합계 부착량을 260∼1200 ㎍/dm²로 하는 것이 바람직하다.

코발트의 합계 부착량이 300 ㎍/dm² 미만에서는, 내열성 및 내약품성이 저하되고, 코발트의 합계 부착량이 5000 ㎍/dm² 를 초과하면, 에칭 얼룩이 발생하는 경우가 있다. 또, 니켈의 합계 부착량이 260 ㎍/dm² 미만에서는, 내열성 및 내약품성이 저하된다. 니켈의 합계 부착량이 1200 ㎍/dm² 를 초과하면, 에칭 잔류가 발생한다.

바람직하게는, 코발트의 합계 부착량은 2500∼5000 ㎍/dm²이고, 그리고 니켈의 합계 부착량은 580∼1200 ㎍/dm², 특히 바람직하게는 600∼1000 ㎍/dm²이다. 상기의 조건을 만족하면, 특히 이 단락에 기재되는 조건으로 제한될 필요는 없다.

그 후, 필요에 따라, 방청 처리가 실시된다. 본 발명에 있어서 바람직한 방청 처리는, 크롬 산화물 단독의 피막 처리 혹은 크롬 산화물과 아연/아연 산화물의 혼합물 피막 처리이다. 크롬 산화물과 아연/아연 산화물의 혼합물 피막 처리란, 아연염 또는 산화아연과 크롬산염을 포함하는 도금욕을 이용하여 전기 도금에 의해 아연 또는 산화 아연과 크롬 산화물로 이루어지는 아연-크롬기 혼합물의 방청층을 피복하는 처리이다.

도금욕으로는, 대표적으로는, K₂Cr₂O₇, Na₂Cr₂O₇등의 중크롬산염이나 CrO₃등의 적어도 1 종과, 수용성 아연염, 예를 들어 ZnO, ZnSO₄·7H₂O 등 적어도 1 종과, 수산화알칼리의 혼합 수용액이 사용된다. 대표적인 도금욕 조성과 전해 조건 예는 다음과 같다.

(크롬 방청 처리)

K₂Cr₂O₇(Na₂Cr₂O₇ 혹은 CrO₃) : 2∼10 g/리터

NaOH 혹은 KOH : 10∼50 g/리터

ZnO 혹은 ZnSO₄·7H₂O : 0.05∼10 g/리터

pH : 3∼13

욕온 : 20∼80 ℃

전류 밀도 D_k : 0.05∼5 A/dm²

시간 : 5∼30 초

애노드 : Pt-Ti 판, 스테인리스 강판 등

크롬 산화물은 크롬량으로서 15 ㎍/dm² 이상, 아연은 30 ㎍/dm² 이상의 피복량이 요구된다.

이렇게 하여 얻어진 동박은, 우수한 내열성 박리 강도, 내산화성 및 내염산성을 갖는다. 또, CuCl₂ 에칭액으로 150 ㎛ 피치 회로폭 이하의 인쇄 회로를 에칭할 수 있고, 또한 알칼리 에칭도 가능하게 한다. 또, 소프트 에칭시의, 회로 에지부에 대한 스며듬을 억제할 수 있다.

소프트 에칭액에는, H₂SO₄: 10 wt%, H₂O₂: 2 wt% 의 수용액을 사용할 수 있다. 처리 시간과 온도는 임의로 조절할 수 있다.

알칼리 에칭액으로는, 예를 들어, NH₄OH : 6 몰/리터, NH₄Cl : 5 몰/리터, CuCl₂: 2 몰/리터 (온도 50 ℃) 등의 액이 알려져 있다.

상기의 전체 공정에서 얻어진 동박은, Cu-Ni 처리의 경우와 마찬가지로 흑색을 갖고 있다. 흑색은, 위치 맞춤 정밀도 및 열 흡수율이 높다는 점에서 의미가 있다. 예를 들어, 리지드 기판 및 플렉시블 기판을 포함하여 인쇄 회로 기판은, IC 나 저항, 콘덴서 등의 부품을 자동 공정으로 탑재해 가는데, 그 때 센서에 의해 회로를 판독하면서 칩 마운트를 실시하고 있다. 이 때, 카프톤 등의 필름을 통과시켜 동박 처리면에서의 위치 맞춤을 실시하는 경우가 있다. 또, 스루홀 형성시의 위치 결정도 동일하다.

처리면이 흑색에 가까울수록, 광의 흡수가 좋기 때문에, 위치 결정의 정밀도가 높아진다. 나아가서는, 기판을 제조할 때, 동박과 필름을 열을 가하면서 큐어링하여 접착시키는 경우가 많다. 이 때, 원적외선, 적외선 등의 장파를 사용함으로써 가열하는 경우, 처리면의 색조가 검은 것이 가열 효율이 좋아진다.

마지막으로, 필요에 따라, 동박과 수지 기판의 접착력 개선을 주목적으로 하여, 방청층 상의 적어도 조화면에 실란 커플링제를 도포하는 실란 처리가 실시된다.

이 실란 처리에 사용하는 실란 커플링제로는, 올레핀계 실란, 에폭시계 실란, 아크릴계 실란, 아미노계 실란, 메르캅토계 실란을 들 수 있는데, 이들을 적절히 선택하여 사용할 수 있다.

도포 방법은, 실란 커플링제 용액의 스프레이에 의한 분사, 코터에 의한 도포, 침지, 흘림 등 어느 것이어도 된다. 예를 들어, 일본 특허공보 소60-15654호는, 동박의 조면 (粗面) 측에 크로메이트 처리를 실시한 후 실란 커플링제 처리를 실시함으로써 동박과 수지 기판의 접착력을 개선하는 것을 기재하고 있다. 상세한 것은 이것을 참조하면 된다. 그 후, 필요하면, 동박의 연성을 개선할 목적에서 소둔 처리를 실시하는 경우도 있다.

실시예

이하, 실시예 및 비교예에 기초하여 설명한다. 또한, 본 실시예는 어디까지나 일례이며, 이 예에만 제한되는 것은 아니다. 즉, 본 발명에 포함되는 다른 양태 또는 변형을 포함하는 것이다.

(실시예)

압연 동박에 하기에 나타내는 조건 범위에서 구리-코발트-니켈 합금 도금에 의한 조화 처리를 실시했다. 구리를 17 ㎎/dm², 코발트를 2000 ㎍/dm², 그리고 니켈을 500 ㎍/dm² 부착한 후, 수세하고, 그 위에 코발트-니켈 합금 도금층을 형성했다. 이 경우, 코발트 부착량 800∼1400 ㎍/dm², 그리고 니켈 부착량 400∼600 ㎍/dm²로 했다.

사용한 욕 조성 및 도금 조건은, 다음과 같다.

[욕 조성 및 도금 조건]

(A) 조화 처리 (Cu-Co-Ni 합금 도금)

Cu : 15.5 g/리터

Co : 6 g/리터

Ni : 11 g/리터

pH : 2.5

온도 : 30 ℃

전류 밀도 D_k : 20 A/dm²

시간 : 2 초

구리 부착량 : 17 ㎎/dm²

코발트 부착량 : 2000 ㎍/dm²

니켈 부착량 : 500 ㎍/dm²

(비교예)

비교예에 있어서, 사용한 욕 조성 및 도금 조건은, 다음과 같다.

[욕 조성 및 도금 조건]

(B) 조화 처리 (Cu-Co-Ni 합금 도금)

Cu : 15.5 g/리터

Co : 8 g/리터

Ni : 8 g/리터

pH : 2.5

온도 : 40 ℃

전류 밀도 D_k: 45 A/dm²

시간 : 2 초

구리 부착량 : 25 ㎎/dm²

코발트 부착량 : 2500 ㎍/dm²

니켈 부착량 : 500 ㎍/dm²

상기 실시예와 비교예에 의해 형성한 동박 상의 조화 처리 (Cu-Co-Ni 합금 도금) 를, 전자 현미경 30000 배 시야 (4 ㎛×3 ㎛) 에서, 10 지점 관찰하고, 조화 입자의 외연 면적을 측정하여, 그 도수 분포를 작성했다. 이 결과를, 표 1 및 도 1 에 나타낸다.

이 표 1 에 나타내는 것은, 4 ㎛×3 ㎛×10=120 ㎛²의 도수이고, 0.1∼0.5 ㎛²의 입자는, 비교예의 B 처리에서는 63 개, 실시예의 A 처리에서는 4 개였다.

또, 0.5 ㎛² 를 초과하는 입자는, 비교예의 B 처리에서는 12 개, 실시예의 A 처리에서는 0 개였다. 다른 시야의 결과로부터 보아도, A 처리의 경우, 조화 입자가 고작 0.5 ㎛²미만이었다.

이들 결과를 정리하고, 가로 세로 100 ㎛ (10000 ㎛²) 로 환산했을 때, 비교예의 B 처리에서는 0.1∼0.5 ㎛²의 입자가 6000 개, 0.5 ㎛² 를 초과하는 입자는 1000 개 정도가 되는 것에 대해, 실시예의 A 처리에서는, 다수의 경우에도 0.1∼0.5 ㎛²의 입자는 1000 개, 0.5 ㎛² 를 초과하는 입자는 100 개 정도이고, 특히 0.5 ㎛² 를 초과하는 큰 입자의 빈도가 작은 것을 알 수 있다.

보다 바람직한 조건에서는, 0.1∼0.5 ㎛²의 입자는 300 개, 0.5 ㎛²이상을 초과하는 입자는 30 개 정도까지 저감시킬 수 있다.

또한, 조화 입자의 형태를 관찰하면, 비교예의 B 처리에서는, 동박 표면으로부터 성장하는 주간이 동박면으로부터 성장함에 따라 분지되고, 수지상으로 퍼진다.

이 경우, 조화 입자를 갖는 동박 표면이 수지와 접착할 때 앵커 효과가 되어 높은 접착 강도를 부여하는 이점이 있지만, 반대로 수지상으로 퍼진 부분이 처리 중에 탈락한다는 문제를 일으켰다.

전류 밀도와 Cu-Co-Ni 합금 도금의 현미경 사진을 도 2 에 나타낸다. 이 도 2 로부터, 전류 밀도가 20 A/dm²에서는, 조화 입자의 성장이 충분하지 않은 것을 알 수 있다. 한편, 전류 밀도가 30 A/dm² 를 초과하면, 입자의 성장이 비대화되고, 또 불균일해진 것을 알 수 있다. 바람직한 범위는, 전류 밀도 D_k : 20∼30 A/dm²인 것을 알 수 있다.

또, 본원 발명의 입자 탈락이 발생하지 않는 Cu-Co-Ni 합금 도금의 대표적인 현미경 사진과 입자 탈락이 발생한 비교예의 현미경 사진을 도 3 에 나타낸다.

도 3 의 좌측이 본원 발명의 대표적인 예를 나타내는 것이고, 균일 미세한 입자의 Cu-Co-Ni 합금 도금이 형성되어 있는 것을 알 수 있다.

이에 대하여, 도 3 의 우측이 비교예인데, 수지상의 입자가 발달하여, 꽃잎 형상으로 전개되어 있다. 이 경우에는, 입자 탈락이 많아진다는 문제를 갖는 것이다.

산업상 이용가능성

구리-코발트-니켈 합금 도금으로 이루어지는 조화 처리에 있어서, 수지상으로 형성되는 조화 입자가 동박의 표면으로부터 박리되어 떨어지고, 일반적으로 입자 탈락으로 불리는 현상 및 처리 불균일을 억제할 수 있다는 우수한 효과를 가지므로, 반도체 디바이스의 소형화, 고집적화가 진행되는 전자 기기용 인쇄 회로 재료로서 유용하다.

Claims

동박의 표면에, 구리, 코발트 및 니켈로 이루어지는 3 원계 합금 전기 도금층을 형성한 인쇄 회로용 동박으로서, 그 전기 도금층이 동박 표면으로부터 성장한 수지상의 입자로 이루어지고, 동박면 위에서 본 면적 0.1-0.5 ㎛²의 입자가 1000 개/10000 ㎛² 이하, 0.5 ㎛² 를 초과하는 입자가 100 개/10000 ㎛²이하, 잔부가 0.1 ㎛²미만인 입자가, 동박의 전체면을 피복하는 것을 특징으로 하는 인쇄 회로용 동박.
제 1 항에 있어서, 동박면 위에서 본 면적 0.1-0.5 ㎛²의 입자가 300 개/10000 ㎛²이하인 것을 특징으로 하는 인쇄 회로용 동박.
제 1 항 또는 제 2 항에 있어서, 수지상의 입자에 대해 동박면 위에서 본 면적 0.1-0.5 ㎛²의 입자가 100 개/10000 ㎛²이하, 0.5 ㎛² 를 초과하는 입자가 30 개/10000 ㎛²이하인 것을 특징으로 하는 인쇄 회로용 동박.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 인쇄 회로용 동박에 있어서, 동박의 표면에 부착량이 15∼40 ㎎/dm² 구리-100∼3000 ㎍/dm² 코발트-100∼1000 ㎍/dm² 니켈의, 구리-코발트-니켈 합금 도금에 의한 조화 처리층을 구비하고 있는 것을 특징으로 하는 인쇄 회로용 동박.
제 1 항 내지 제 4 항 중 어느 한 항에 기재된 인쇄 회로 동박을 수지 기판과 접착시킨 동장 적층판.