KR20110077109A

KR20110077109A - 쉬프트 레지스터와 이를 이용한 표시장치

Info

Publication number: KR20110077109A
Application number: KR1020090133572A
Authority: KR
Inventors: 정상훈; 유준석
Original assignee: 엘지디스플레이 주식회사
Priority date: 2009-12-30
Filing date: 2009-12-30
Publication date: 2011-07-07
Also published as: US8477094B2; CN102117659B; CN102117659A; TWI430577B; TW201123729A; KR101324410B1; US20110157124A1

Abstract

본 발명은 쉬프트 레지스터에 관한 것으로, 제n(n은 양의 정수) 스테이지는 제n 스캔라인에 공급될 제n 스캔펄스가 출력되는 제1 출력 노드; 제n-3 스테이지, 제n-1 스테이지, 제n+1 스테이지 및 제n+1 스테이지로 전송될 제n 캐리신호가 출력되는 제2 출력 노드; 및 순방향 게이트 스타트 펄스가 발생되는 순방향 쉬프트 모드에서 상기 제n-3 스테이지로부터 출력된 제n-3 캐리신호에 응답하여 Q 노드를 충전하고, 역방향 게이트 스타트 펄스가 발생되는 역방향 쉬프트 모드에서 제n+3 스테이지로부터 출력된 제n+3 캐리신호에 응답하여 상기 Q 노드를 충전하는 쉬프트방향 전환 스위치회로를 구비한다.

Description

쉬프트 레지스터와 이를 이용한 표시장치{SHIFT REGISTER AND DISPLAY DEVICE USING THE SAME}

본 발명은 쉬프트 레지스터와 이를 이용한 표시장치에 관한 것이다.

음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들(Flat Panel Display, FPD)이 개발 및 시판되고 있다. 이러한 평판 표시장치의 스캔 구동회로는 일반적으로, 쉬프트 레지스터를 이용하여 스캔라인들에 스캔펄스를 순차적으로 공급하고 있다.

스캔 구동회로의 쉬프트 레지스터는 도 1과 같이 다수의 박막트랜지스터들(Thin Film Transistor, 이하 "TFT"라 함)을 포함하는 스테이지들(STn-1~STn+2)을 포함한다. 스테이지들은 종속적(cascade)으로 접속되어 출력(Vout(n-1)~Vout(n+2))을 순차적으로 발생한다. 도 1에서 "C1~C4"는 스테이지들에 공급되는 4 상(phase) 클럭들이다.

스테이지들(STn-1~STn+2) 각각은 풀업 트랜지스터(Pull-up transistor)를 제 어하기 위한 Q 노드, 풀다운 트랜지스터(Pull-down transister)를 제어하기 위한 Q Bar(QB) 노드를 포함한다. 또한, 스테이지들(STn-1~STn+2) 각각은 이전 스테이지로부터 입력된 캐리신호, 다음 스테이지로부터 입력된 캐리신호, 및 클럭신호(C1~C4)에 응답하여 Q 노드와 QB 노드 전압을 충방전시키는 스위치 회로들을 포함한다.

쉬프트 레지스터의 스테이지들(STn-1~STn+2)의 출력(Vout(n-1)~Vout(n+2))은 표시장치의 스캔라인들에 인가되는 스캔펄스임과 동시에, 이전 스테이지와 다음 스테이지로 전달되는 캐리신호(carry signal) 역할을 겸한다. 따라서, 도 1과 같이 공정 중에 혼입된 도전성 파티클(CP)이나 패턴 불량에 의해 스테이지들(STn-1~STn+2)의 출력 노드에 연결된 스캔라인이 다른 스캔라인이나 직류 전압원(VDD, VSS)에 단락(short)되면, 캐리신호들이 전달되지 못하므로 쉬프트 레지스터가 오동작한다. 예컨대, 도 1과 같이 제n(n은 양의 정수) 스테이지(STn)의 출력 노드에 연결된 제n 스캔라인과, 제n+1 스테이지의 출력 노드에 연결된 제n+1 스캔라인이 단락되면, 제n 스테이지(STn) 이후의 스테이지들이 정상적으로 동작할 수 없다.

한편, 쉬프트 레지스터의 스캔방향은 표시장치의 패널 구조나 구동 방식에 따라 변경될 필요가 있다. 따라서, 쉬프트 레지스터에는 쉬프트 방향을 변경할 수있는 기능을 갖추는 것이 바람직하다.

본 발명은 표시장치의 스캔라인들이 단락되어도 스테이지들 간의 캐리신호 전달 오류를 방지할 수 있고, 쉬프트 방향을 변경할 수 있는 쉬프트 레지스터와 이를 이용한 표시장치를 제공한다.

본 발명의 일 양상으로서, 제n-1 게이트 쉬프트 클럭, 제n 게이트 쉬프트 클럭 및 제n+1 게이트 쉬프트 클럭을 입력 받는 쉬프트 레지스터의 제n(n은 양의 정수) 스테이지는 제n 스캔라인에 공급될 제n 스캔펄스가 출력되는 제1 출력 노드; 제n-3 스테이지, 제n-1 스테이지, 제n+1 스테이지 및 제n+1 스테이지로 전송될 제n 캐리신호가 출력되는 제2 출력 노드; 순방향 게이트 스타트 펄스가 발생되는 순방향 쉬프트 모드에서 상기 제n-3 스테이지로부터 출력된 제n-3 캐리신호에 응답하여 Q 노드를 충전하고, 역방향 게이트 스타트 펄스가 발생되는 역방향 쉬프트 모드에서 상기 제n+3 스테이지로부터 출력된 제n+3 캐리신호에 응답하여 상기 Q 노드를 충전하는 쉬프트방향 전환 스위치회로; 상기 순방향 쉬프트 모드에서 상기 제n-1 게이트 쉬프트 클럭에 응답하여 상기 Q 노드의 전압을 충전하고, 역방향 쉬프트 모드에서 상기 제n+1 게이트 쉬프트 클럭에 응답하여 상기 Q 노드의 전압을 충전하는 Q 노드 전압 유지 스위치회로; 상기 Q 노드의 전압에 따라 상기 제1 출력 노드를 통해 상기 제n 캐리신호를 출력하는 캐리신호 출력부;및 상기 Q 노드의 전압에 따라 상기 제2 출력 노드를 통해 상기 제n 스캔펄스를 출력하는 스캔펄스 출력부를 구비한다.

본 발명의 표시장치는 데이터라인들과 스캔라인들이 교차되고 매트릭스 형태로 배치된 다수의 픽셀들을 포함하는 표시패널; 상기 데이터라인들에 데이터전압을 공급하는 데이터 구동회로; 및 상기 스캔라인들에 스캔펄스를 순차적으로 공급하는 스캔 구동회로를 구비한다. 상기 스캔 구동회로는 상기 쉬프트 레지스터를 이용하여 상기 스캔펄스를 순차적으로 출력한다.

본 발명은 스테이지들 각각에서 캐리신호와 스캔펄스를 분리하여 출력하도록 하여 표시장치의 스캔라인들이 단락되어도 쉬프트 레지스터의 오동작을 방지할 수 있고, 순방향 쉬프트 모드와 역방향 쉬프트 모드로 동작할 수 있다.

이하 첨부된 도면을 참조하여 액정표시장치를 중심으로 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.

도 2는 본 발명의 실시예에 따른 쉬프트 레지스터 구성을 개략적으로 보여 주는 도면이다. 도 3은 도 2에 도시된 제n 스테이지의 회로 구성을 상세히 보여 주는 회로도이다.

도 2 및 도 3을 참조하면, 본 발명의 실시예에 따른 쉬프트 레지스터는 종속적으로 접속된 다수의 스테이지들(ST(n-3)~ST(n+3))을 구비한다.

이 쉬프트 레지스터의 스테이지들(ST(n-3)~ST(n+3)) 각각은 캐리신호(Cout)와 스캔펄스(또는 게이트 펄스, Gout)를 분리하여 출력한다. 쉬프트 레지스터는 순방향 쉬프트 모드에서 제n-3 스테이지(ST(n-3)), 제n-2 스테이지(ST(n-2)), 제n-1 스테이지(ST(n-1)), 제n 스테이지(ST(n)), 제n+1 스테이지(ST(n+1)), 제n+2 스테이지(ST(n+2)), 제n+3 스테이지(ST(n+3)) 순으로 출력을 순차적으로 방생한다. 쉬프트 레지스터는 역방향 쉬프트 모드에서 제n+3 스테이지(ST(n+3)), 제n+2 스테이지(ST(n+2)), 제n+1 스테이지(ST(n+1)), 제n 스테이지(ST(n)), 제n-1 스테이지(ST(n-1)), 제n-2 스테이지(ST(n-2)), 제n-3 스테이지(ST(n-3)) 순으로 출력을 순차적으로 방생한다.

쉬프트 레지스터는 소정 시간만큼 서로 중첩(overlap)된 캐리신호들(Cout)을 출력하고, 또한 소정 시간만큼 서로 중첩된 스캔펄스(Gout)를 출력한다. 예를 들어, 제n 캐리신호(Cout(n))와 제n 스캔펄스(Gout(n))는 순방향 쉬프트 모드에서 제n-1 스테이지(ST(n-1))로부터 출력되는 제n-1 캐리신호(Cout(n-1))와 제n-1 스캔펄스(Gout(n-1))의 뒷 부분과 중첩되고 또한, 제n+1 스테이지(ST(n+1))로부터 출력되는 제n+1 캐리신호(Cout(n+1))와 제n+1 스캔펄스(Gout(n+1))의 앞 부분과 중첩된다. 제n 캐리신호(Cout(n))와 제n 스캔펄스(Gout(n))는 역방향 쉬프트 모드에서 제n+1 캐리신호(Cout(n+1))와 제n+1 스캔펄스(Gout(n+1))의 뒷 부분과 중첩되고 또한, 제n-1 캐리신호(Cout(n-1))와 제n-1 스캔펄스(Gout(n-1))의 앞 부분과 중첩된다. 이를 위하여, 쉬프트 레지스터의 스테이지들(ST(n-3)~ST(n+3))에는 출력의 중첩으로 인한 오동작을 방지하기 위하여 소정 시간만큼 중첩되고 순차적으로 지연되는 6 상 게이트 쉬프트 클럭들(clk1~clk6) 중에 3 개의 게이트 쉬프트 클럭들이 입력된다.

6 상 게이트 쉬프트 클럭들(clk1~clk6)은 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙한다. 스테이지들(ST(n-3)~ST(n+3))에는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)이 공급된다. 게이트 하이 전압(VGH)은 표시장치의 TFT 어레이에 형성된 TFT들의 문턱전압 이상의 전압으로 설정되고, 게이트 로우 전압(VGL)은 표시장치의 TFT 어레이에 형성된 TFT들의 문턱전압보다 작은 전압으로 설정된다. 게이트 하이 전압(VGH)은 대략 20V 정도로 설정될 수 있고, 게이트 로우 전압(VGL)은 대략 -5V 정도로 설정될 수 있다. 또한, 스테이지들(ST(n-3)~ST(n+3))에는 순방향 게이트 스타트 펄스(GSPF)와 역방향 게이트 스타트 펄스(GSPR)가 입력된다.

스테이지들(ST(n-3)~ST(n+3)) 각각은 캐리신호(Cout)와 스캔펄스(Gout)를 분리하여 출력한다. 즉, 스테이지들(ST(n-3)~ST(n+3))의 출력 노드들은 스캔펄스(Gout)가 출력되는 제1 출력 노드와, 캐리신호(Cout)가 출력되는 제2 출력 노드로 나뉘어진다. 도 2에서 제n 스테이지(ST(n))으로 입력되는 캐리신호들(Cout(n-1), Cout(n-3), Cout(n+1), Cout(n+3)) 이외의 다른 캐리신호들은 생략되었다.

제n 스테이지(ST(n))의 회로 구성은 도 3과 같다. 스테이지들(ST(n-2)~ST(n+2)) 각각의 회로 구성은 도 3과 실질적으로 동일하다. 제n 스테이지(ST(n))의 클럭 단자들에는 제n-1 내지 제n+1 게이트 쉬프트 클럭(clk(n-1)~clk(n+1))이 입력된다.

제n 스테이지(ST(n))는 게이트 스타트 펄스(GSPF, GSPR)에 응답하여 Q 노드(q)를 초기화시키는 초기화 스위치 회로(31), 스캔 방향을 전환하기 위한 쉬프트방향 전환 스위치회로(32), Q 노드(q)의 전압을 게이트 하이 전압(VGH)으로 일정시간 동안 유지시키기 위한 Q 노드 전압 유지 스위치회로(33), Q 노드(q)의 전압에 따라 제n 캐리신호(Cout(n))를 출력하는 캐리신호 출력부(34), 및 Q 노드(q)의 전압에 따라 스캔펄스(Gout(n))를 출력하는 스캔펄스 출력부(35)를 구비한다.

초기화 스위치 회로(31)는 게이트 스타트 펄스(GSPF, GSPR)에 응답하여 Q 노드(q)를 게이트 로우 전압(VGL)까지 방전시켜 Q 노드(q)를 초기화시킨다. 초기화 스위치 회로(31)는 제7 및 제8 TFT(T7, T8)를 포함한다. 제7 TFT(T7)는 순방향 게이트 스타트 펄스(GSPF)에 응답하여 게이트 로우 전압원(VGL)과 Q 노드(q) 사이에 전류 패스를 형성하여 Q 노드(q)의 전압을 게이트 로우 전압(VGL)으로 초기화한다. 제7 TFT(T7)의 게이트전극에는 순방향 게이트 스타트 펄스(GSPF)가 인가되고, 제7 TFT(T7)의 소스전극에는 게이트 로우 전압(VGL)이 인가된다. 제7 TFT(T7)의 드레인전극은 Q 노드(q)에 접속된다. 제8 TFT(T8)는 역방향 게이트 스타트 펄스(GSPR)에 응답하여 게이트 로우 전압원(VGL)과 Q 노드(q) 사이에 전류 패스를 형성하여 Q 노드(q)의 전압을 게이트 로우 전압(VGL)으로 초기화한다. 제8 TFT(T8)의 게이트 전극에는 역방향 게이트 스타트 펄스(GSPR)가 인가되고, 제8 TFT(T8)의 소스전극에는 게이트 로우 전압(VGL)이 인가된다. 제8 TFT(T8)의 드레인전극은 Q 노드(q)에 접속된다.

쉬프트방향 전환 스위치회로(32)는 순방향 쉬프트 모드에서 제n-3 스테이지(ST(n-3))로부터의 제n-3 캐리신호(Cout(n-3))에 응답하여 Q 노드(q)를 게이트 하이 전압(VGH)까지 충전시키는 반면, 역방향 쉬프트 모드에서 제n+3 스테이지(ST(n+3))로부터의 제n+3 캐리신호(Cout(n+3))에 응답하여 Q 노드(q)를 게이트 하이 전압(VGH)까지 충전시킨다. 쉬프트방향 전환 스위치회로(32)는 제1 및 제3 TFT(T1, T3)를 포함한다. 제1 TFT(T1)는 순방향 쉬프트 모드에서 제n-3 캐리신호(Cout(n-3))에 응답하여 게이트 하이 전압(VGH)을 Q 노드(q)에 공급한다. 제1 TFT(T1)의 게이트전극에는 제n-3 캐리신호(Cout(n-3))가 인가된다. 제1 TFT(T1)의 소스전극에는 순방향 쉬프트 모드에서 게이트 하이 전압(VGH)이 인가되고, 역방향 쉬프트 모드에서 게이트 로우 전압(VGL)이 인가된다. 제1 TFT(T1)의 드레인전극은 Q 노드(q)에 접속된다. 제3 TFT(T3)는 역방향 쉬프트 모드에서 제n+3 캐리신호(Cout(n+3))에 응답하여 게이트 하이 전압(VGH)을 Q 노드(q)에 공급한다. 제3 TFT(T3)의 게이트전극에는 제n+3 캐리신호(Cout(n+3))가 인가된다. 제3 TFT(T3)의 소스전극에는 순방향 쉬프트 모드에서 게이트 로우 전압(VGL)이 인가되고, 역방향 쉬프트 모드에서 게이트 하이 전압(VGH)이 인가된다. 제3 TFT(T3)의 드레인전극은 Q 노드(q)에 접속된다.

Q 노드 전압 유지 스위치회로(33)는 순방향 쉬프트 모드에서 제n-1 게이트 쉬프트 클럭(clk(n-1))에 응답하여 제n-1 스테이지(ST(n-1))로부터의 제n-1 캐리신호(Cout(n-1))를 Q 노드(q)에 공급하여 Q 노드(q)의 전압을 게이트 하이 전압(VGH)으로 유지시킨다. 그리고 Q 노드 전압 유지 스위치회로(33)는 역방향 쉬프트 모드에서 제n+1 게이트 쉬프트 클럭(clk(n+1))에 응답하여 제n+1 스테이지(ST(n+1))로부터의 제n+1 캐리신호(Cout(n+1))를 Q 노드(q)에 공급하여 Q 노드(q)의 전압을 게이트 하이 전압(VGH)으로 유지시킨다. Q 노드 전압 유지 스위치회로(33)는 제2 및 제6 TFT(T2, T6)를 포함한다. 제2 TFT(T2)는 순방향 쉬프트 모드에서 제n-1 게이트 쉬프트 클럭(clk(n-1))에 응답하여 제n-1 캐리신호(Cout(n-1))를 Q 노드(q)에 공급한다. 제2 TFT(T2)의 게이트전극에는 제n-1 게이트 쉬프트 클럭(clk(n-1))이 인가된다. 제2 TFT(T2)의 소스전극에는 제n-1 캐리신호(Cout(n-1))가 인가된다. 제2 TFT(T2)의 드레인전극은 Q 노드(q)에 접속된다. 제6 TFT(T6)는 역방향 쉬프트 모드에서 제n+1 게이트 쉬프트 클럭(clk(n+1))에 응답하여 제n+1 캐리신호(Cout(n+1))를 Q 노드(q)에 공급한다. 제6 TFT(T6)의 게이트전극에는 제n+1 게이트 쉬프트 클럭(clk(n+1))이 인가된다. 제6 TFT(T6)의 소스전극에는 제n+1 캐리신호(Cout(n+1))가 인가된다. 제6 TFT(T6)의 드레인전극은 Q 노드(q)에 접속된다.

캐리신호 출력부(34)는 Q 노드(q)의 전압에 따라 제1 출력 노드를 충전하고 QB 노드들(QbF, QbR)의 전압에 따라 제1 출력 노드를 방전시킨다. 캐리신호 출력부(34)는 제41 TFT(T41), 제51 TFT(T51) 및 제71 TFT(T71)를 포함한다. 제41 TFT(T41)는 제1 풀업 트랜지스터로서 Q 노드(q)의 전압에 응답하여 제n 게이트 쉬프트 클럭(clk(n))의 전압으로 제1 출력 노드를 충전한다. 제41 TFT(T41)의 게이 트전극은 Q 노드(q)에 접속되고, 제41 TFT(T41)의 드레인전극은 제1 출력노드에 접속된다. 제41 TFT(T41)의 소스전극에는 제n 게이트 쉬프트 클럭(clk(n))이 인가된다. 제51 TFT(T51)는 제1 풀다운 트랜지스터로서 제1 QB 노드(qbF)에 응답하여 제1 출력 노드의 전압을 게이트 로우 전압(VGL)까지 방전시킨다. 제51 TFT(T51)의 게이트전극은 제1 QB 노드(qbF)에 접속되고, 제51 TFT(T51)의 드레인전극은 제1 출력노드에 접속된다. 제51 TFT(T51)의 소스전극에는 게이트 로우 전압(VGL)이 인가된다. 제71 TFT(T71)는 제2 풀다운 트랜지스터로서 제2 QB 노드(qbR)에 응답하여 제1 출력 노드의 전압을 게이트 로우 전압(VGL)까지 방전시킨다. 제71 TFT(T71)의 게이트전극은 제2 QB 노드(qbR)에 접속되고, 제71 TFT(T71)의 드레인전극은 제1 출력노드에 접속된다. 제71 TFT(T71)의 소스전극에는 게이트 로우 전압(VGL)이 인가된다.

캐리신호 출력부(34)는 제91 내지 제94 TFT들(T91~T94)을 더 포함한다. 제91 및 제92 TFT들(T91, T92)은 Q 노드(q)의 전압에 응답하여 제1 게이트 하이 전압(VGH1)으로 제1 QB 노드(qbF)를 충전 및 방전시킨다. 제91 TFT(T91)는 제1 게이트 하이 전압(VGH1)을 제1 QB 노드(qbF)에 공급하는 다이오드로 동작하여 제1 QB 노드(qbF)를 충전한다. 제91 TFT(T91)의 게이트전극과 소스전극은 서로 단락(short)된다. 제91 TFT(T91)의 게이트전극과 소스전극에는 제1 게이트 하이 전압(VGH1)이 인가된다. 제91 TFT(T91)의 드레인전극은 제1 QB 노드(qbF)에 접속된다. 제92 TFT(T92)는 Q 노드(q)의 전압에 응답하여 제1 QB(qbF)를 방전시킨다. 제92 TFT(T92)의 게이트전극은 Q 노드(q)에 접속되고, 제92 TFT(T92)의 드레인전극 은 제1 QB 노드(qbF)에 접속된다. 제92 TFT(T92)의 소스전극에는 게이트 로우 전압(VGL)이 인가된다. 제93 및 제94 TFT들(T91, T92)은 Q 노드(q)의 전압에 응답하여 제2 게이트 하이 전압(VGH2)으로 제2 QB 노드(qbR)를 충전 및 방전시킨다. 제93 TFT(T93)는 제2 게이트 하이 전압(VGH2)을 제2 QB 노드(qbR)에 공급하는 다이오드로 동작하여 제2 QB 노드(qbR)를 충전한다. 제93 TFT(T93)의 게이트전극과 소스전극은 서로 단락(short)된다. 제93 TFT(T93)의 게이트전극과 소스전극에는 제2 게이트 하이 전압(VGH2)이 인가된다. 제93 TFT(T93)의 드레인전극은 제2 QB 노드(qbR)에 접속된다. 제94 TFT(T94)는 Q 노드(q)의 전압에 응답하여 제2 QB(qbR)를 방전시킨다. 제94 TFT(T94)의 게이트전극은 Q 노드(q)에 접속되고, 제94 TFT(T94)의 드레인전극은 제2 QB 노드(qbR)에 접속된다. 제94 TFT(T94)의 소스전극에는 게이트 로우 전압(VGL)이 인가된다. 제51 및 제71 TFT(T51, T71)에 직류 전압이 장시간 인가되면 게이트 바이어스 스트레스(gate bias stress)로 인하여 문턱 전압(Vth)이 쉬프트(shift)될 수 있다. 이러한 문턱 전압의 쉬프트 현상을 복원하기 위하여, 제1 게이트 하이 전압(VGH1)과 제2 게이트 하이 전압(VGH2)은 소정 시간 주기로 교대로 인가된다. 예를 들어, 제I(I는 양의 정수) 프레임기간 동안, 제91 TFT(T91)에는 제1 게이트 하이 전압(VGH1)이 인가되고 제93 TFT(T93)에는 게이트 로우 전압(VGL)이 인가될 수 있다. 그 다음 제I 프레임기간 동안, 제91 TFT(T91)에는 게이트 로우 전압(VGL)이 인가되고 제93 TFT(T93)에는 제2 게이트 하이 전압(VGH2)이 인가될 수 있다. 따라서, 제1 QB 노드(qbF)에 게이트 하이 전압(VGH1)이 인가될 때 제2 QB 노드(qbR)에는 게이트 로우 전압(VGL)이 인가되고 반 대로, 제1 QB 노드(qbF)에 게이트 로우 전압(VGL)이 인가될 때 제2 QB 노드(qbR)에는 게이트 하이 전압(VGH2)이 인가된다.

스캔펄스 출력부(35)는 Q 노드(q)의 전압에 따라 제2 출력 노드를 충전하고 제3 게이트 쉬프트 클럭(clk3)의 전압에 따라 제2 출력 노드를 방전시킨다. 스캔펄스 출력부(35)는 제42 TFT(T42), 제52 TFT(T52) 및 제72 TFT(T72)를 포함한다. 제42 TFT(T42)는 제2 풀업 트랜지스터로서 Q 노드(q)의 전압에 응답하여 제n 게이트 쉬프트 클럭(clk(n))의 전압으로 제2 출력 노드를 충전한다. 제42 TFT(T42)의 게이트전극은 Q 노드(q)에 접속되고, 제42 TFT(T42)의 드레인전극은 제2 출력노드에 접속된다. 제42 TFT(T42)의 소스전극에는 제n 게이트 쉬프트 클럭(clk(n))이 인가된다. 제52 TFT(T52)는 제n 게이트 쉬프트 클럭 라인의 전압이 게이트 로우 전압(VGL)일 때 제2 출력 노드의 전압을 게이트 로우 전압(VGL)까지 방전시키는 다이오드로 동작한다. 제52 TFT(T52)의 게이트전극과 드레인전극은 제2 출력 노드에 접속되어 다이오드의 애노드전극 역할을 한다. 제52 TFT(T52)의 소스전극은 제n 게이트 쉬프트 클럭 라인에 접속되어 다이오드의 캐소드전극 역할을 한다. 제52 TFT(T52)의 소스전극에 제n 게이트 쉬프트 클럭(clk(n))의 게이트 하이 전압(VGH)이 인가되면 제52 TFT(T52)는 턴-오프되어 제2 출력 노드와 제2 게이트 쉬프트 클럭 라인 사이의 전류패스를 차단한다. 제72 TFT(T72)는 제n+3 게이트 쉬프트 클럭(clk(n+3))에 응답하여 제2 출력 노드의 전압을 게이트 로우 전압(VGL)까지 방전시킨다. 제72 TFT(T72)의 게이트전극에는 제n+3 게이트 쉬프트 클럭(clk(n+3)이 인가된다. 제72 TFT(T72)의 드레인전극은 제2 출력노드에 접속된다. 제72 TFT(T72)의 소스전극에는 게이트 로우 전압(VGL)이 인가된다.

제n 스테이지(ST(n))의 순방향 쉬프트 동작을 도 4 내지 도 6을 결부하여 단계적으로 설명하면 다음과 같다.

도 4 내지 도 6을 참조하면, 순방향 쉬프트 모드에서 순방향 게이트 스타트 펄스(GSPF)가 발생되고, 6 상 게이트 쉬프트 클럭들(clk(1)~clk(6))은 제1 게이트 쉬프트 클럭(clk1)으로부터 제6 게이트 쉬프트 클럭(clk6)까지 순차적으로 지연되는 클럭으로 발생된다. 순방향 쉬프트 모드에서 제1 TFT(T1)에는 게이트 하이 전압(SCANF(VGH))이 인가되고, 제3 TFT(T3)에는 게이트 로우 전압(SCANR(VGL))이 인가된다.

T1 시간 동안, 제n 스테이지(ST(n))의 Q 노드(q)는 게이트 로우 전압(VGL)을 유지한다. T2 시간에, 제n-3 스테이지(ST(n-3))로부터 제n-3 캐리신호(Cout(n-3))와 제n-3 스캔펄스(Gout(n-3))가 출력된다. 제1 TFT(T1)는 제n-3 캐리신호(Cout(n-3))에 응답하여 T2 시간에 게이트 하이 전압(SCANF(VGH))으로 Q 노드(q)를 충전한다.

제n-2 스테이지(ST(n-2))로부터 제n-2 캐리신호(Cout(n-2))와 제n-2 스캔펄스(Gout(n-2))가 출력된 다음, T3 시간에 제n-1 게이트 쉬프트 클럭(clk(n-1))이 발생되고, 제n-1 스테이지(ST(n-1))로부터 제n-1 캐리신호(Cout(n-1))와 제n-1 스캔펄스(Gout(n-1))가 출력된다. 제2 TFT(T2)는 qmF 노드를 통해 인가되는 제n-1 게이트 쉬프트 클럭(clk(n-1))에 응답하여 T3 시간에 제n-1 캐리신호(Cout(n-1))를 Q 노드(q)에 공급하여 Q 노드(q)의 전압을 게이트 하이 전압(VGH)으로 유지시킨다.

T4 시간에 제n 게이트 쉬프트 클럭(clk(n))이 발생된다. 제41 및 42 TFT(T41, T42)는 T4 시간에 게이트 하이 전압(VGH)으로 충전된 게이트전극과, 제n 게이트 쉬프트 클럭(clk(n))이 인가되는 소스전극 간의 부트스트래핑(bootstrapping)으로 제1 및 제2 출력 노드를 통해 제n 캐리신호(Cout(n))와 제n 스캔펄스(Gout(n))를 분리 출력한다. 이어서, T5 시간에 제n+1 게이트 쉬프트 클럭(clk(n+1))이 발생되면 제n+1 스테이지(ST(n+1))로부터 제n+1 캐리신호(Cout(n+1))와 제n+1 스캔펄스(Gout(n+1))가 출력된다. 제6 TFT(T6)는 qmR 노드를 통해 인가되는 제n+1 게이트 쉬프트 클럭(clk(n+1))에 응답하여 제n+1 캐리신호(Cout(n+1))를 Q 노드(q)에 공급하여 Q 노드(q)의 전압을 게이트 하이 전압(VGH)으로 유지시킨다.

T6 시간에 제n+3 스테이지(ST(n+3))로부터 제n+3 캐리신호(Cout(n+3))와 제n+3 스캔펄스(Gout(n+3))가 출력된다. 제3 TFT(T3)는 제n+3 캐리신호(Cout(n+3))에 응답하여 게이트 로우 전압(SCANR(VGL))을 Q 노드(q)에 공급하여 Q 노드(q)의 전압을 게이트 로우 전압(VGL)까지 방전시킨다.

제n 스테이지(ST(n))의 역방향 쉬프트 동작을 도 7 내지 도 9를 결부하여 단계적으로 설명하면 다음과 같다.

도 7 내지 도 9를 참조하면, 역방향 쉬프트 모드에서 역방향 게이트 스타트 펄스(GSPR)가 발생되고, 6 상 게이트 쉬프트 클럭들(clk(1)~clk(6)은 제6 게이트 쉬프트 클럭(clk6)으로부터 제1 게이트 쉬프트 클럭(clk1)까지 순차적으로 지연되는 클럭으로 발생된다. 역방향 쉬프트 모드에서 제1 TFT(T1)에는 게이트 로우 전 압(SCANF(VGL))이 인가되고, 제3 TFT(T3)에는 게이트 하이 전압(SCANR(VGH))이 인가된다.

제n+3 스테이지(ST(n+3))로부터 제n+3 캐리신호(Cout(n+3))와 제n+3 스캔펄스(Gout(n+3))가 출력되면, 제3 TFT(T3)는 제n+3 캐리신호(Cout(n+3))에 응답하여 게이트 하이 전압(SCANR(VGH))으로 Q 노드(q)를 충전한다.

이어서, 제n+1 게이트 쉬프트 클럭(clk(n+1))이 발생되고, 제n+1 스테이지(ST(n+1))로부터 제n+1 캐리신호(Cout(n+1))와 제n+1 스캔펄스(Gout(n+1))가 출력된다. 제6 TFT(T6)는 qmR 노드를 통해 인가되는 제n+1 게이트 쉬프트 클럭(clk(n+1))에 응답하여 제n+1 캐리신호(Cout(n+1))를 Q 노드(q)에 공급하여 Q 노드(q)의 전압을 게이트 하이 전압(VGH)으로 유지시킨다.

제n 게이트 쉬프트 클럭(clk(n))이 발생되면, 제41 및 42 TFT(T41, T42)는 게이트 하이 전압(VGH)으로 충전된 게이트전극과, 제n 게이트 쉬프트 클럭(clk(n))이 인가되는 소스전극 간의 부트스트래핑으로 제1 및 제2 출력 노드를 통해 제n 캐리신호(Cout(n))와 제n 스캔펄스(Gout(n))를 분리 출력한다. 이어서, 제n-1 게이트 쉬프트 클럭(clk(n-1))이 발생되면 제n-1 스테이지(ST(n-1))로부터 제n-1 캐리신호(Cout(n-1))와 제n-1 스캔펄스(Gout(n-1))가 출력된다. 제2 TFT(T2)는 qmF 노드를 통해 인가되는 제n-1 게이트 쉬프트 클럭(clk(n-1))에 응답하여 제n-1 캐리신호(Cout(n-1))를 Q 노드(q)에 공급하여 Q 노드(q)의 전압을 게이트 하이 전압(VGH)으로 유지시킨다.

제n-3 스테이지(ST(n-3))로부터 제n-3 캐리신호(Cout(n-3))와 제n-3 스캔펄 스(Gout(n-3))가 출력되면, 제1 TFT(T1)는 제n-3 캐리신호(Cout(n-3))에 응답하여 게이트 로우 전압(SCANF(VGL))을 Q 노드(q)에 공급하여 Q 노드(q)의 전압을 게이트 로우 전압(VGL)까지 방전시킨다.

본 발명의 쉬프트 레지스터는 m 개의 스캔라인들에 스캔펄스를 순차적으로 공급하기 위한 m 개의 스테이지들과, 스캔라인들에 연결되지 않는 4 개의 더미 스테이지들로 구성된다. 도 10a 내지 도 10c는 'm'이 640일 때 4 개의 더미 스테이지들을 포함한 644 개의 스테이지들을 보여 주는 도면들이다.

도 10a 내지 도 10c를 참조하면, 본 발명의 쉬프트 레지스터는 스캔라인들에 연결되지 않는 스타트(start) 더미 스테이지들(DST(-1), DST(0), 640 개의 스캔라인들에 스캔펄스를 순차적으로 공급하기 위한 640 개의 스테이지들(ST(1)~ST(640))과, 스캔라인들에 연결되지 않는 엔드(end) 더미 스테이지들(DST(641), DST(642))로 구성된다.

스테이지들(DST(-1)~DST(642)) 각각은 게이트 스타트 펄스(GSPF, GSPR)를 입력 받는 리셋단자(rstF, rstR)을 포함한다. 제1 리셋단자(rstF)는 도 3에 도시된 제7 TFT(T7)의 게이트전극에 접속되고, 제2 리셋단자(rstR)는 도 3에 도시된 제8 TFT(T8)의 게이트전극에 접속된다. 스타트 더미 스테이지들(DST(-1), DST(0))과 제1 및 제2 스테이지들(ST(1), ST(2))의 Q 노드(q)가 순방향 게이트 스타트 펄스(GSPF)가 발생될 때 초기화되는 현상을 방지하기 위하여, 그 스테이지들(DST(-1), DST(0), ST(1), ST(2))의 리셋단자들(rstR)에는 역방향 게이트 스타트 펄스(GSPR)만 인가된다. 엔드 더미 스테이지들(DST(641), DST(642)과 제639 및 제 640 스테이지들(ST(639), ST(640))의 Q 노드(q)가 역방향 게이트 스타트 펄스(GSPR)가 발생될 때 초기화되는 현상을 방지하기 위하여, 그 스테이지들(DST(641), DST(642), ST(639), ST(640))의 리셋단자들(rstF)에는 순방향 게이트 스타트 펄스(GSPF)만 인가된다.

제-1 스타트 더미 스테이지(DST(-1))의 제n-3 캐리신호 입력단자와 제n-1 캐리신호 입력단자에는 순방향 게이트 스타트 펄스(GSPF)가 입력된다. 따라서, 제-1 스타트 더미 스테이지(DST(-1))의 제1 TFT(T1)의 게이트전극과 제2 TFT(T2)의 소스전극에는 순방향 게이트 스타트 펄스(GSPF)가 인가된다. 제0 스타트 더미 스테이지(DST(0))와 제1 스테이지(ST(1))의 제n-3 캐리신호 입력단자에는 순방향 게이트 스타트 펄스(GSPF)가 입력된다. 따라서, 제0 스타트 더미 스테이지(DST(0))와 제1 스테이지(ST(1))의 제1 TFT(T1)의 게이트전극에는 순방향 게이트 스타트 펄스(GSPF)가 인가된다.

제642 엔드 더미 스테이지(DST(642))의 제n+3 캐리신호 입력단자와 제n+1 캐리신호 입력단자에는 역방향 게이트 스타트 펄스(GSPR)가 입력된다. 따라서, 제642 엔드 더미 스테이지(DST(642))의 제3 TFT(T3)의 게이트전극과 제6 TFT(T6)의 소스전극에는 역방향 게이트 스타트 펄스(GSPR)가 인가된다. 제641 엔드 더미 스테이지(DST(641))와 제640 스테이지(ST(640))의 제n+3 캐리신호 입력단자에는 역방향 게이트 스타트 펄스(GSPR)가 입력된다. 따라서, 제641 엔드 더미 스테이지(DST(641))와 제640 스테이지(ST(640))의 제3 TFT(T3)의 게이트전극에는 역방향게이트 스타트 펄스(GSPR)가 인가된다.

본 발명의 표시장치는 스캔펄스를 스캔라인들에 순차적으로 공급하여 라인 순차 스캐닝으로 픽셀들에 비디오 데이터를 기입하는 어떠한 표시장치도 포함한다. 예를 들어, 본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 유기발광다이오드 표시장치(Organic Light Emitting Diode, OLED), 전기영동 표시장치(Electrophoresis, EPD) 중 어느 하나일 수 있다.

도 11은 본 발명의 실시예에 따른 표시장치를 개략적으로 보여 주는 블록도이다.

도 11을 참조하면, 본 발명의 표시장치는 표시패널(10), 데이터 구동회로, 스캔 구동회로, 및 타이밍 콘트롤러(11) 등을 구비한다.

표시패널(10)은 서로 교차되는 데이터라인들 및 스캔라인들과, 매트릭스 형태로 배치된 픽셀들을 포함한다. 표시패널(10)은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED), 전기영동 표시장치(EPD) 중 어느 하나의 표시패널로 구현될 수 있다.

데이터 구동회로는 다수의 소스 드라이브 IC들(12)을 포함한다. 소스 드라이브 IC들(12)은 타이밍 콘트롤러(11)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC들(12)은 타이밍 콘트롤러(11)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 스캔펄스에 동기되도록 표시패널(10)의 데이터라인들에 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(10)의 데이터라인들에 접속될 수 있다.

스캔 구동회로는 타이밍 콘트롤러(11)와 표시패널(10)의 스캔라인들 사이에 접속된 제1 및 제2 레벨 쉬프터(level shiftet)(15)와, 제1 및 제2 쉬프트 레지스터(13)를 구비한다.

레벨 쉬프터들(15) 각각은 도 12와 같이 타이밍 콘트롤러(11)로부터 입력되는 6 상 게이트 쉬프트 클럭들(clk1~clk6)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다. 레벨 쉬프터들(15) 각각은 타이밍 콘트롤러(11)로부터 입력되는 FLK 신호에 응답하여 게이트 쉬프트 클럭들(clk1~clk6)의 폴링에지에서 게이트 하이 전압(VGH)을 하향 변조할 수 있다. 도 12에서 "GPM"은 FLK 신호에 따라 게이트 하이 전압(VGH)이 변조된 게이트 쉬프트 클럭(clk1~clk6)이다. 게이트 쉬프트 클럭들(clk1~clk6)의 폴링 에지에서 게이트 하이 전압(VGH)이 하향 변조되면, 쉬프트 레지스터들(13)을 통해 표시패널(10)의 스캔라인들에 공급되는 스캔펄스의 파형도 게이트 쉬프트 클럭(clk1~clk6)과 같은 형태로 변조된다. 스캔라인들에 공급되는 스캔펄스의 폴링에지에서 게이트 하이 전압이 낮아지면 액정표시장치에서 킥백전압(△Vp)을 줄여 플리커, 잔상, 색편차 등이 개선될 수 있다.

쉬프트 레지스터들(13) 각각은 전술한 바와 같이 게이트 스타트 펄스(GSPF, GSPR)를 게이트 쉬프트 클럭(clk1~clk6)에 맞추어 쉬프트시켜 순차적으로 캐리신호(Cout(n))와 스캔펄스(Gout(n))를 출력하는 스테이지들로 구성된다. 스캔라인들의 양 쪽에 쉬프트 레지스터들(13)의 출력 노드들이 접속되면, 그 중 어느 하나는 순방향 쉬프트 모드로 동작하고 다른 하나는 역방향 쉬프트 모드로 동작할 수 있다.

스캔 구동회로는 GIP(Gate In Panel) 방식으로 표시패널(10)의 하부 기판 상에 직접 형성되거나 TAB 방식으로 표시패널(10)의 게이트라인들과 타이밍 콘트롤러(11) 사이에 연결될 수 있다. GIP 방식에서, 레벨 쉬프터(15)는 PCB(14) 상에 실장되고, 쉬프트 레지스터(13)는 표시패널(10)의 하부기판 상에 형성될 수 있다.

타이밍 콘트롤러(11)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 컴퓨터로부터 디지털 비디오 데이터(RGB)를 입력 받는다. 타이밍 콘트롤러(11)는 호스트 컴퓨터로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들(12)로 전송한다.

타이밍 콘트롤러(11)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(11)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 구동회로와 스캔 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 스캔 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 소스 드라이브 IC들(12)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.

스캔 타이밍 제어신호는 게이트 스타트 펄스(GSPF, GSPR), 게이트 쉬프트 클 럭(clk1~clk6), 도시하지 않은 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSPF, GSPR)는 쉬프트 레지스터(13)에 입력되어 쉬프트 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(clk1~clk6)은 레벨 쉬프터(15)에 입력되어 레벨 쉬프팅된 후에 쉬프트 레지스터(13)에 입력되며, 게이트 스타트 펄스(GSPF, GSPR)를 쉬프트시키기 위한 클럭신호로 이용된다. 게이트 출력 인에이블신호(GOE)는 쉬프트 레지스터(13)의 출력 타이밍을 제어한다.

데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(12)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(12) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC들로부터 출력되는 데이터전압의 극성을 제어한다. 타이밍 콘트롤러(11)과 소스 드라이브 IC들(12) 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

도 1은 종래의 쉬프트 레지스터 구성을 개략적으로 보여 주는 도면이다.

도 2는 본 발명의 실시예에 따른 쉬프트 레지스터 구성을 개략적으로 보여 주는 도면이다.

도 3은 도 2에 도시된 제n 스테이지의 회로 구성을 상세히 보여 주는 회로도이다.

도 4는 순방향 쉬프트 모드에서 게이트 스타트 펄스와 6상 게이트 쉬프트 클럭들을 보여 주는 파형도이다.

도 5는 도 3에 도시된 제n 스테이지의 순방향 쉬프트 동작을 보여 주는 회로도이다.

도 6은 도 5에 도시된 제n 스테이지의 입력 및 출력 신호를 보여 주는 파형도이다.

도 7은 역방향 쉬프트 모드에서 게이트 스타트 펄스와 6상 게이트 쉬프트 클럭들을 보여 주는 파형도이다.

도 8은 도 7에 도시된 제n 스테이지의 역방향 쉬프트 동작을 보여 주는 회로도이다.

도 9는 도 8에 도시된 제n 스테이지의 입력 및 출력 신호를 보여 주는 파형도이다.

도 10a 내지 도 10c는 640 개의 스캔라인들에 스캔펄스를 순차적으로 공급하기 위한 쉬프트 레지스터의 스테이지 구성을 보여 주는 도면들이다.

도 12는 도 11에 도시된 레벨 쉬프트의 입력 및 출력 신호를 보여 주는 파형도이다.

< 도면의 주요 부분에 대한 부호의 설명 >

10 : 표시패널 12 : 소스 드라이브 IC

13 : 쉬프트 레지스터 14 : PCB

15 : 레벨 쉬프터

Claims

제n-1 게이트 쉬프트 클럭, 제n 게이트 쉬프트 클럭 및 제n+1 게이트 쉬프트 클럭을 입력 받는 제n(n은 양의 정수) 스테이지는,

제n 스캔라인에 공급될 제n 스캔펄스가 출력되는 제1 출력 노드;

제n-3 스테이지, 제n-1 스테이지, 제n+1 스테이지 및 제n+1 스테이지로 전송될 제n 캐리신호가 출력되는 제2 출력 노드;

순방향 게이트 스타트 펄스가 발생되는 순방향 쉬프트 모드에서 상기 제n-3 스테이지로부터 출력된 제n-3 캐리신호에 응답하여 Q 노드를 충전하고, 역방향 게이트 스타트 펄스가 발생되는 역방향 쉬프트 모드에서 상기 제n+3 스테이지로부터 출력된 제n+3 캐리신호에 응답하여 상기 Q 노드를 충전하는 쉬프트방향 전환 스위치회로;

상기 순방향 쉬프트 모드에서 상기 제n-1 게이트 쉬프트 클럭에 응답하여 상기 Q 노드의 전압을 충전하고, 역방향 쉬프트 모드에서 상기 제n+1 게이트 쉬프트 클럭에 응답하여 상기 Q 노드의 전압을 충전하는 Q 노드 전압 유지 스위치회로;

상기 Q 노드의 전압에 따라 상기 제1 출력 노드를 통해 상기 제n 캐리신호를 출력하는 캐리신호 출력부;및

상기 Q 노드의 전압에 따라 상기 제2 출력 노드를 통해 상기 제n 스캔펄스를 출력하는 스캔펄스 출력부를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
제 1 항에 있어서,

상기 쉬프트방향 전환 스위치회로는,

상기 제n-3 캐리신호가 인가되는 게이트전극, 상기 순방향 쉬프트 모드에서 게이트 하이 전압이 인가되고 상기 역방향 쉬프트 모드에서 상기 게이트 하이 전압보다 낮은 게이트 로우 전압이 인가되는 소스전극, 및 상기 Q 노드에 접속된 드레인전극을 포함하는 제1 TFT; 및

상기 제n+3 캐리신호가 인가되는 게이트전극, 상기 순방향 쉬프트 모드에서 상기 게이트 로우 전압이 인가되고 상기 역방향 쉬프트 모드에서 상기 게이트 하이 전압이 인가되는 소스전극, 및 상기 Q 노드에 접속된 제3 TFT를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
제 2 항에 있어서,

상기 Q 노드 전압 유지 스위치회로는,

상기 제n-1 게이트 쉬프트 클럭이 인가되는 게이트전극, 상기 제n-1 스테지로부터 출력되는 제n-1 캐리신호가 인가되는 소스전극, 및 상기 Q 노드에 접속된 드레인전극을 포함한 제2 TFT; 및

상기 제n+1 게이트 쉬프트 클럭이 인가되는 게이트전극, 상기 제n+1 스테지로부터 출력되는 제n+1 캐리신호가 인가되는 소스전극, 및 상기 Q 노드에 접속된 드레인전극을 포함하는 제6 TFT를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
제 2 항에 있어서,

상기 캐리신호 출력부는,

상기 Q 노드에 접속된 게이트전극, 상기 제1 출력노드에 접속된 드레인전극, 및 제n 게이트 쉬프트 클럭이 인가되는 소스전극을 포함하는 제41 TFT;

제1 QB 노드에 접속된 게이트전극, 상기 제1 출력노드에 접속된 드레인전극, 및 상기 게이트 로우 전압이 인가되는 소스전극을 포함하여 상기 제1 QB 노드의 전압에 따라 상기 제1 출력 노드를 방전시키는 제51 TFT; 및

제2 QB 노드에 접속된 게이트전극, 상기 제1 출력노드에 접속된 드레인전극, 및 상기 게이트 로우 전압이 인가되는 소스전극을 포함하여 상기 제2 QB 노드의 전압에 따라 상기 제1 출력 노드를 방전시키는 제71 TFT를 구비하고,

상기 제1 QB 노드와 상기 제2 QB 노드는 소정 시간 주기로 교대로 충전되는 것을 특징으로 하는 쉬프트 레지스터.
제 4 항에 있어서,

상기 캐리신호 출력부는,

제1 게이트 하이 전압이 인가되고 서로 단락된 게이트전극 및 소스전극과, 상기 제1 QB 노드에 접속된 드레인전극을 포함하여 상기 제1 게이트 하이 전압으로 상기 제1 QB 노드를 충전하는 제91 TFT;

상기 Q 노드에 접속된 게이트전극, 상기 제1 QB 노드에 접속된 드레인전극, 및 상기 게이트 로우 전압이 인가되는 소스전극을 포함하는 제92 TFT;

제2 게이트 하이 전압이 인가되고 서로 단락된 게이트전극 및 소스전극고, 상기 제2 QB 노드에 접속된 드레인전극을 포함하여 상기 제2 게이트 하이 전압으로 상기 제2 QB 노드를 충전하는 제93 TFT; 및

상기 Q 노드에 접속된 게이트전극, 상기 제2 QB 노드에 접속된 드레인전극, 및 상기 게이트 로우 전압이 인가되는 소스전극을 포함하는 제94 TFT를 더 구비하고,

상기 제1 게이트 하이 전압과 상기 제2 게이트 하이 전압은 상기 소전 시간 주기로 교대로 발생되는 것을 특징으로 하는 쉬프트 레지스터.
제 2 항에 있어서,

상기 스캔펄스 출력부는

상기 Q 노드에 접속된 게이트전극, 상기 제2 출력노드에 접속된 드레인전극, 및 상기 제n 게이트 쉬프트 클럭이 인가되는 소스전극을 포함하는 제42 TFT;

상기 제2 출력 노드에 접속된 게이트전극 및 드레인전극과, 상기 제n 게이트 쉬프트 클럭이 인가되는 소스전극을 포함하는 제52 TFT; 및

상기 제n 게이트 쉬프트 클럭이 인가되는 게이트전극, 상기 제2 출력노드에 접속된 드레인전극, 및 상기 게이트 로우 전압이 인가되는 소스전극을 포함하는 제72 TFT를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
제 2 항에 있어서,

상기 순방향 게이트 스타트 펄스와 상기 역방향 게이트 스타트 펄스 중 적어도 어느 하나에 응답하여 상기 Q 노드를 초기화하는 초기화 스위치 회로를 더 구비하는 것을 특징으로 하는 쉬프트 레지스터.
제 7 항에 있어서,

상기 초기화 스위치 회로는,

상기 순방향 게이트 스타트 펄스가 인가되는 게이트 전극, 상기 게이트 로우 전압이 인가되는 소스전극, 및 상기 Q 노드에 접속된 드레인전극을 포함하는 제7 TFT; 및

상기 역방향 게이트 스타트 펄스가 인가되는 게이트전극, 상기 게이트 로우 전압이 인가되는 소스전극, 및 상기 Q 노드에 접속된 드레인전극을 포함하는 제8 TFT를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
제 1 항에 있어서,

상기 게이트 쉬프트 클럭들은,

순차적으로 지연되고 서로의 폴스폭이 중첩된 6 상 게이트 쉬프트 클럭들로 발생되는 것을 특징으로 하는 쉬프트 레지스터.
제 9 항에 있어서,

상기 제n 캐리신호와 상기 제n 스캔펄스는 상기 제n-1 스테이지로부터 출력 되는 제n-1 캐리신호와 제n-1 스캔펄스와 중첩되고, 상기 제n+1 스테이지로부터 출력되는 제n+1 캐리신호와 제n+1 스캔펄스와 중첩되는 것을 특징으로 하는 쉬프트 레지스터.
데이터라인들과 스캔라인들이 교차되고 매트릭스 형태로 배치된 다수의 픽셀들을 포함하는 표시패널;

상기 데이터라인들에 데이터전압을 공급하는 데이터 구동회로; 및

상기 스캔라인들에 스캔펄스를 순차적으로 공급하는 스캔 구동회로를 구비하고,

상기 스캔 구동회로는 종속적으로 접속된 다수의 스테이지들을 포함한 쉬프트 레지스터를 이용하여 상기 스캔펄스를 순차적으로 출력하고,

제n-1 게이트 쉬프트 클럭, 제n 게이트 쉬프트 클럭 및 제n+1 게이트 쉬프트 클럭을 입력 받는 상기 쉬프트 레지스터의 제n(n은 양의 정수) 스테이지는,

제n 스캔라인에 공급될 제n 스캔펄스가 출력되는 제1 출력 노드;

제n-3 스테이지, 제n-1 스테이지, 제n+1 스테이지 및 제n+1 스테이지로 전송될 제n 캐리신호가 출력되는 제2 출력 노드;

순방향 게이트 스타트 펄스가 발생되는 순방향 쉬프트 모드에서 상기 제n-3 스테이지로부터 출력된 제n-3 캐리신호에 응답하여 Q 노드를 충전하고, 역방향 게이트 스타트 펄스가 발생되는 역방향 쉬프트 모드에서 상기 제n+3 스테이지로부터 출력된 제n+3 캐리신호에 응답하여 상기 Q 노드를 충전하는 쉬프트방향 전환 스위 치회로;

상기 순방향 쉬프트 모드에서 상기 제n-1 게이트 쉬프트 클럭에 응답하여 상기 Q 노드의 전압을 충전하고, 역방향 쉬프트 모드에서 상기 제n+1 게이트 쉬프트 클럭에 응답하여 상기 Q 노드의 전압을 충전하는 Q 노드 전압 유지 스위치회로;

상기 Q 노드의 전압에 따라 상기 제1 출력 노드를 통해 상기 제n 캐리신호를 출력하는 캐리신호 출력부;및

상기 Q 노드의 전압에 따라 상기 제2 출력 노드를 통해 상기 제n 스캔펄스를 출력하는 스캔펄스 출력부를 구비하는 것을 특징으로 하는 표시장치.
제 11 항에 있어서,

상기 표시패널은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED), 전기영동 표시장치(EPD) 중 어느 하나의 표시패널인 것을 특징으로 하는 표시장치.