KR20110036402A - 리드 프레임 및 리드 프레임 제조 방법 - Google Patents

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KR20110036402A
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Abstract

몰딩부와의 접합성을 용이하게 향상할 수 있도록, 본 발명은 반도체 칩을 탑재하기 위한 다이 패드, 상기 다이 패드 주변에 형성되는 리드부 및 상기 다이 패드와 상기 리드부의 적어도 일면에 형성되는 도금층을 포함하고, 상기 도금층은 소정의 표면 거칠기가 형성되고 구리를 함유하는 러프 Cu 도금층 및 상기 러프 Cu 도금층 상에 형성되는 보호 도금층을 구비하는 리드 프레임, 및 리드 프레임 제조 방법을 제공한다.

Description

리드 프레임 및 리드 프레임 제조 방법{Lead frame and method of manufacturing lead frame}
본 발명은 리드 프레임 및 리드 프레임 제조 방법에 관한 것으로 더 상세하게는 몰딩부와의 접합성을 용이하게 향상할 수 있는 리드 프레임 및 리드 프레임 제조 방법에 관한 것이다.
리드 프레임은 반도체 칩과 함께 반도체 패키지를 구성하는 것으로서, 반도체 칩을 지지하는 동시에, 상기 반도체 칩과 외부회로(예, PCB)를 전기적으로 연결시켜 주는 기능을 한다.
구체적으로 리드 프레임의 다이 패드상에 접착제등을 이용하여 반도체 칩을 탑재한다. 그리고 반도체 칩은 리드 프레임의 리드와 본딩 와이어로 연결된다. 반도체 칩, 반도체 칩-리드간의 본딩 부분은 수지를 포함하는 몰딩부에 의해 밀봉되어 외부 환경으로부터 절연 및 보호된다.
그런데 몰딩부와 리드 프레임간의 접합성이 낮아 몰딩부와 리드 프레임이 이격되는 부분이 존재하고 결과적으로 반도체 패키지의 내구성이 감소하는 문제가 있다.
특히 반도체 패키지가 고온 환경에 노출되면 몰딩부에 혼입된 수분성분이 팽창하면서 서로 긴밀하게 접촉되어 있던 몰딩부와 리드 프레임 사이에 이른바, 계면박리(delamination) 현상이 유발되어 패키지의 구조적, 기능적인 신뢰성을 떨어뜨린다.
본 발명은 몰딩부와의 접합성을 용이하게 형상할 수 있는 리드 프레임 및 리드 프레임 제조 방법 및 반도체 패키지 제조 방법을 제공할 수 있다.
본 발명은 반도체 칩을 탑재하기 위한 다이 패드, 상기 다이 패드 주변에 형성되는 리드부 및 상기 다이 패드와 상기 리드부의 적어도 일면에 형성되는 도금층을 포함하고, 상기 도금층은 소정의 표면 거칠기가 형성되고 구리를 함유하는 러프 Cu 도금층 및 상기 러프 Cu 도금층 상에 형성되는 보호 도금층을 구비하는 리드 프레임을 개시한다.
본 발명에 있어서 상기 보호 도금층은 Cu를 함유할 수 있다.
본 발명에 있어서 상기 보호 도금층의 두께는 상기 러프 Cu 도금층의 두께보다 클 수 있다.
본 발명에 있어서 상기 보호 도금층은 상기 러프 Cu 도금층의 표면에 대응하도록 요철 형태의 표면을 가질 수 있다.
본 발명에 있어서 상기 보호 도금층의 두께는 0.125㎛ 내지 1.0㎛일 수 있 다.
본 발명에 있어서 상기 보호 도금층의 표면 거칠기(Ra)는 0.1㎛ 내지 0.5㎛일 수 있다.
본 발명에 있어서 상기 리드부 상부의 보호 도금층 상에 은(Ag)도금층, 금(Au)도금층 및 니켈(Ni)/팔라듐(Pd)/금(Au)적층 구조의 도금층으로 이루어지는 군으로부터 선택된 어느 하나의 도금층을 더 포함할 수 있다.
본 발명에 있어서 상기 다이 패드 및 상기 리드부는 구리, 구리 합금 및 얼로이 42로 이루어지는 군으로부터 선택된 적어도 어느 하나를 포함할 수 있다.
본 발명의 다른 측면에 따르면 (a)원소재 기판을 패터닝하여 다이 패드와 리드부를 형성하는 단계 및 (b)상기 다이 패드 및 상기 리드부의 적어도 일 면에 소정의 표면 거칠기를 갖도록 구리를 함유하는 러프 Cu 도금층을 형성하는 단계 및 상기 러프 Cu 도금층 상에 보호 도금층을 형성하는 단계를 구비하는 도금층 형성 단계를 포함하는 리드 프레임 제조 방법을 개시한다.
본 발명에 있어서 상기 러프 Cu 도금층은 황산 구리 용액속에서 전해 도금법을 통하여 형성할 수 있다.
본 발명에 있어서 상기 황산 구리 용액은 황산 구리 5 수화물(CuSO4ㆍ5H2O) 및 황산을 함유할 수 있다.
본 발명에 있어서 상기 황산 구리 용액은 20ml/l 내지 60ml/l의 농도를 갖는 황산을 포함할 수 있다.
본 발명에 있어서 상기 황산 구리 용액은 10g/l 내지 30g/l의 농도를 갖는 황산 구리 5 수화물(CuSO4ㆍ5H2O)을 포함할 수 있다.
본 발명에 있어서 상기 러프 Cu 도금층은 5초 내지 20초 동안 전류를 인가하여 형성할 수 있다.
본 발명에 있어서 상기 보호 도금층은 Cu를 함유할 수 있다.
본 발명에 있어서 상기 보호 도금층의 두께는 상기 러프 Cu 도금층의 두께보다 클 수 있다.
본 발명에 있어서 상기 보호 도금층은 상기 러프 Cu 도금층의 표면에 대응하도록 요철 형태의 표면을 가질 수 있다.
본 발명에 있어서 상기 보호 도금층의 두께는 0.125㎛ 내지 1.0㎛일 수 있다.
본 발명에 있어서 상기 보호 도금층의 표면 거칠기(Ra)는 0.1㎛ 내지 0.5㎛일 수 있다.
본 발명에 있어서 상기 리드부 상부의 보호 도금층 상에 은(Ag)도금층, 금(Au)도금층 및 니켈(Ni)/팔라듐(Pd)/금(Au)적층 구조의 도금층으로 이루어지는 군으로부터 선택된 어느 하나의 도금층을 형성하는 단계를 더 포함할 수 있다.
본 발명에 있어서 상기 다이 패드 및 상기 리드부는 구리, 구리 합금 및 얼로이 42로 이루어지는 군으로부터 선택된 적어도 어느 하나를 포함할 수 있다.
본 발명에 관한 리드 프레임 및 리드 프레임 제조 방법은 몰딩부와의 접합성을 용이하게 형성할 수 있다.
이하 첨부된 도면들에 도시된 본 발명에 관한 실시예를 참조하여 본 발명의 구성 및 작용을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 관한 리드 프레임 및 이를 이용한 반도체 패키지를 도시한 평면도이고, 도 2는 도 1의 Ⅱ-Ⅱ선을 따라 절취한 단면도이다. 도 3은 도 2의 A의 확대도이다.
도 1에 도시된 반도체 패키지(300)는 QFN(quad flat non-leaded)타입의 패키지를 도시하고 있다. 도 1 및 도 2를 참조하면 반도체 패키지(300)는 리드 프레임(100) 및 리드 프레임(100)에 탑재된 반도체 칩(200)을 포함한다. 도시하지 않았으나 반도체 칩(200)은 접착제에 의하여 다이 패드(110)와 접합될 수 있다.
리드 프레임(100)은 반도체 칩(200)이 안착하는 다이 패드(110) 및 리드부(120)를 포함한다. 리드부(120)는 반도체 칩(200)의 외주변을 따라 나란하게 배열되고 반도체 칩(200)의 전극패드와 본딩 와이어(220)로 연결되어 입출력 신호의 배선을 제공한다. 본딩 와이어(220)는 금(Au)소재로 형성되어 반도체 칩(200)과 리드부(120)를 전기적으로 연결한다.
리드부(120)들은 외곽 프레임(170)에 의하여 일정한 간격으로 지지되며 외곽 프레임(170)의 모서리에서 연장되는 지지부(180)는 다이 패드(110)를 균형있게 지 지할 수 있다.
반도체 칩(200)은 몰딩부(250)로 밀봉된다. 몰딩부(250)는 EMC(epoxy molding compound)와 같은 수지를 포함하고 반도체 칩(200)을 외부의 충격 및 오염으로부터 보호한다. 반도체 패키지(300)저면은 외부로 노출되어 미도시된 회로 기판과의 전기적 연결이 가능하다.
다이 패드(110) 및 리드부(120)의 일 면에는 도금층(150)이 형성되어 있다. 도금층(150)은 러프 Cu 도금층(151) 및 보호 도금층(152)을 포함한다.
러프 Cu 도금층(151)은 소정의 표면 거칠기가 형성되어 요철 형태의 표면을 갖는다. 보호 도금층(152)은 요철 형태의 러프 Cu 도금층(151)상에 형성되고 러프 Cu 도금층(151)의 표면에 대응하는 요철 형태의 표면을 갖는다.
보호 도금층(152)은 러프 Cu 도금층(151)이 다이 패드(110)와 리드부(120)에 용이하게 안착하도록 하고 러프 Cu 도금층(151)의 표면이 쉽게 박리되는 것을 방지한다. 러프 Cu 도금층(151)은 고전류에서의 급속한 성장을 통하여 생성되므로 피도금체와의 밀착력이 저하된다. 즉 러프 Cu 도금층(151)과 다이 패드(110) 및 리드부(120)간의 밀착력이 감소한다. 본 실시예에서 보호 도금층(152)이 러프 Cu 도금층(151)상에 형성되어 러프 Cu 도금층(151)과 다이 패드(110) 및 리드부(120)사이의 밀착력을 향상한다. 이를 통하여 러프 Cu 도금층(151)이 용이하게 고정되고 외부의 이물로부터 보호된다.
보호 도금층(152)은 0.125㎛ 내지 1.0㎛의 두께를 갖는 것이 바람직하다.
보호 도금층(152)의 두께가 0.125㎛미만이면 러프 Cu 도금층(151)이 용이하 게 안착되지 못한다. 그러므로 보호 도금층(152)의 두께가 0.125㎛이상인 것이 바람직하다. 또한 보호 도금층(152)의 두께가 1.0㎛를 초과하면 보호 도금층(152)의 표면에 러프 Cu 도금층(151)의 표면에 대응하는 요철이 형성되기가 용이하지 않다. 그러므로 보호 도금층(152)의 두께가 1.0㎛이하인 것이 바람직하다.
보호 도금층(152)은 다양한 금속을 함유하는 것이 가능하나 다음과 같은 이유로 인하여 구리를 함유하는 것이 바람직하다.
먼저 구리를 이용하여 보호 도금층(152)을 형성하는 경우 하부의 러프 Cu 도금층(151)을 씨드(seed)층으로 하여 도금 공정이 용이하게 수행된다. 또한 보호 도금층(152)과 러프 Cu 도금층(151)간의 결합력이 향상된다. 그리고 요철 형태의 표면을 갖는 러프 Cu 도금층(151)을 씨드층으로 하여 구리 그레인(grain)들이 성장되어 보호 도금층(152)을 형성하므로 보호 도금층(152)의 표면에 러프 Cu 도금층(151)의 요철면에 대응하는 소정의 표면 거칠기 값을 갖는 요철 형태의 표면을 용이하게 형성할 수 있다.
러프 Cu 도금층(151)은 소정의 표면 거칠기를 갖는 요철 형태의 표면을 갖는다. 구체적으로 러프 Cu 도금층(151)의 표면 거칠기(the average surface roughness:Ra)는 0.1 마이크로 미터 내지 0.5 마이크로 미터인 것이 바람직하다.
러프 Cu 도금층(151)의 표면 거칠기가 0.1 마이크로 미터보다 작을 경우 표면의 요철형태가 너무 작아 러프 Cu 도금층(151)상부에 형성될 보호 도금층(152)의 요철 형태도 그에 대응하도록 작아져 몰딩부(250)와의 인터로킹이 작아져 보호 도금층(152)과 몰딩부와의 접합력이 감소한다. 그러므로 러프 Cu 도금층(151)의 표면 거칠기가 0.1 마이크로 미터 이상이 되도록 한다.
또한 러프 Cu 도금층(151)의 표면 거칠기가 0.5 마이크로 미터보다 클 경우 러프 Cu 도금층(151)의 표면이 불안정하여 러프 Cu 도금층(151)의 일부가 벗겨지는 필링(peeling)현상이 발생한다. 그러므로 러프 Cu 도금층(151)의 표면 거칠기가 0.5 마이크로 미터 이하가 되도록 한다.
러프 Cu 도금층(151)은 소정의 표면 거칠기가 형성되어 요철 형태의 표면을 갖는다. 보호 도금층(152)은 요철 형태의 러프 Cu 도금층(151)상에 형성되므로 러프 Cu 도금층(151)의 표면에 대응하는 요철 형태의 표면을 갖는다. 즉 보호 도금층(152)은 러프 Cu 도금층(151)과 마찬가지로 0.1 마이크로 미터 내지 0.5 마이크로 미터의 표면 거칠기 값을 갖는 것이 바람직하다.
반도체 패키지(300)의 리드 프레임(100)과 몰딩부(250)는 표면 특성이 상이하여 서로의 접합력이 좋지 않다. 또한 반도체 패키지(300)는 외부에서 수분이 침투하는 경우 몰딩부(250)성분에 흡착된 수분이 고온 공정에서 팽창하면서 몰딩부(250)와 리드 프레임(100)간의 계면 박리 현상이 일어나기 쉽다.
본 발명은 도금층(150)에 포함된 요철 형태의 표면을 갖는 보호 도금층(152)이 몰딩부(250)와 접하게 되므로 몰딩부(250)와 리드 프레임(100)간의 접촉 면적이 증대하여 생기는 인터로킹(interlocking)특성으로 인하여 몰딩부(250)와 리드 프레임(100)간의 이격을 방지하여 계면 박리를 용이하게 억제한다.
반도체 칩(200)과 리드부(120)는 본딩 와이어(220)로 연결되는데 본딩 와이어(220)와 리드부(120)간의 본딩의 안정성을 위하여 리드부(120)상부의 보호 도금 층(152)상에 선택적으로 은(Ag) 도금층(160)이 형성될 수 있다. 본 발명은 이에 한정되지 않고 이러한 도금층(160)을 금(Au) 도금층 또는 니켈(Ni)/팔라듐(Pd)/금(Au)적층 구조로 형성할 수도 있다.
도시하지 않았으나 반도체 패키지(300)의 저면 즉 노출되어 있는 다이 패드(110)의 면 노출된 리드부(120)의 면에 주석 도금층이 형성될 수 있다. 후속 공정에서 외부 회로기판상에 반도체 패키지(300)가 실장될 때, 주석도금층이 외부 회로기판의 랜드 패턴과 견고한 도전성 결합을 형성할 수 있다.
본 실시예에서는 리드 프레임(100)의 하부면이 노출되는 QFN 타입의 반도체 패키지(300)를 설명하였으나 본 발명은 이에 한정되지 않는다. 즉 본 발명은 리드 프레임(100)의 상부 및 하부를 몰딩부(250)가 밀봉하는 반도체 패키지에도 적용이 가능하다. 그러한 경우 리드 프레임(100)의 양면에 도금층(150)을 형성하는 것이 바람직하다.
도 4a 내지 도 4e는 본 발명의 일 실시예에 관한 리드 프레임의 제조 방법을 순차적으로 도시한 단면도들이다. 각 도면들을 참조하면서 리드 프레임의 제조 방법의 단계별 공정을 설명하기로 한다.
도 4a를 참조하면 금속을 포함하는 원소재 기판을 패터닝하여 다이 패드(110) 및 리드부(120)를 형성한다. 구체적으로 구리, 구리 합금, 얼로이 42와 같은 금속을 포함하는 원소재 기판을 이용하여 다이 패드(110) 및 리드부(120)를 형성하는 것이 바람직하다. 패터닝 방법은 다양할 수 있는데 에칭, 스탬핑 또는 펀칭 등의 방법을 이용할 수 있다.
그리고 나서 도 4b 및 도 4c를 참조하면 러프 Cu 도금층(151)을 형성한다. 러프 Cu 도금층(151)은 황산 구리 용액 속에서 전해 도금법을 통하여 형성한다. 소정의 거칠기를 갖는 표면을 형성하도록 전해 도금시 전류 밀도는 15A/dm2 이상인 것이 바람직하다.
구체적으로 황산 구리 용액은 황산과 황산 구리 5 수화물(CuSO4ㆍ5H2O)을 포함하도록 준비한다. 황산 구리 용액에 포함되는 황산과 황산 구리 5 수화물(CuSO4ㆍ5H2O)의 농도는 다음과 같이 정하는 것이 바람직하다.
황산 구리 수화물(CuSO4ㆍ5H2O)의 농도는 10g/l 내지 30g/l의 값을 갖도록 한다. 황산 구리 수화물(CuSO4ㆍ5H2O)의 농도가 10g/l 보다 작을 경우 황산 구리 이온이 부족하여 러프 Cu 도금층(151)형성을 위하여 전해 도금 공정 시간이 늘어나고 전류 밀도를 증가하여야 한다. 이 경우 러프 Cu 도금층(151)의 성장이 불안정하여 러프 Cu 도금층(151)과 다이 패드(110) 및 리드부(120)간의 접합성이 감소한다. 그러므로 황산 구리 수화물(CuSO4ㆍ5H2O)의 농도는 10g/l이상인 것이 바람직하다.
또한 황산 구리 수화물(CuSO4ㆍ5H2O)의 농도가 30g/l 보다 클 경우 러프 Cu 도금층(151)이 과다하게 성장하여 스머트(smut)가 발생할 수 있다. 이러한 스머트로 인하여 러프 Cu 도금층(152)은 다이 패드(110) 및 리드부(120)로부터 벗겨지거나 러프 Cu 도금층(152)의 표면이 벗겨지는 필링(peeling)현상이 발생하기도 한다. 또한 리드부(120)에서 러프 Cu 도금층(152) 이 과다하게 성장하여 버(Burr)가 발생하기도 한다. 그러므로 황산 구리 수화물(CuSO4ㆍ5H2O)의 농도는 30g/l 이하인 것이 바람직하다.
황산의 농도는 20ml/l 내지 60ml/l의 값을 갖도록 한다. 황산의 농도가 20ml/l 보다 작을 경우 전도성 염이 부족하여 전류가 집중되는 부분이 타서 검게 변한 러프 Cu 도금층(151)이 형성된다. 이러한 러프 Cu 도금층(151)은 원하는 표면 거칠기를 갖지 못하고 전도도도 감소한다. 그러므로 황산의 농도는 20ml/l이상인 것이 바람직하다.
황산의 농도가 60ml/l 보다 클 경우 전도성 염이 지나치게 많이 분포하여 광택을 갖는 도금층을 형성하게 되므로 소정의 거칠기를 갖는 요철 형태의 표면을 갖는 러프 Cu 도금층(151)을 형성하기 어렵다. 그러므로 황산의 농도는 60ml/l 이하인 것이 바람직하다.
러프 Cu 도금층(151)을 전해 도금법으로 형성 시 공정 시간은 5초 내지 20초인 것이 바람직하다. 공정 시간이 5초 미만인 경우 러프 Cu 도금층(151)이 다이 패드(110)와 리드부(120)에 접합되지 못한다. 그러므로 러프 Cu 도금층(151)을 형성하는 전해 도금 공정 시간은 5초 이상인 것이 바람직하다. 또한 공정 시간이 20초를 초과하는 경우 러프 Cu 도금층(151)의 표면이 벗겨지는 필링(peeling)이 발생한다. 그러므로 러프 Cu 도금층(151)을 형성하는 전해 도금 공정 시간은 20초 이하인 것이 바람직하다.
러프 Cu 도금층(151)은 소정의 표면 거칠기를 갖는 요철 형태의 표면을 갖는다. 구체적으로 러프 Cu 도금층(151)의 표면 거칠기(the average surface roughness:Ra)는 0.1 마이크로 미터 내지 0.5 마이크로 미터인 것이 바람직하다.
러프 Cu 도금층(151)의 표면 거칠기가 0.1 마이크로 미터보다 작을 경우 표면의 요철형태가 너무 작아 러프 Cu 도금층(151)상부에 형성될 보호 도금층(152)의 요철 형태도 그에 대응하도록 작아 후속공정에서 몰딩부와의 인터로킹이 작아져 보호 도금층(152)과 몰딩부와의 접합력이 감소한다. 그러므로 러프 Cu 도금층(151)의 표면 거칠기가 0.1 마이크로 미터이상이 되도록 한다.
또한 러프 Cu 도금층(151)의 표면 거칠기가 0.5 마이크로 미터보다 클 경우 러프 Cu 도금층(151)의 표면이 불안정하여 러프 Cu 도금층(151)의 일부가 벗겨지는 필링(peeling)현상이 발생한다. 그러므로 러프 Cu 도금층(151)의 표면 거칠기가 0.5 마이크로 미터 이하가 되도록 한다.
도 4d 및 도 4e를 참조하면 러프 Cu 도금층(151)상에 보호 도금층(152)을 형성하여 도금층(150)을 형성하고 최종적으로 리드 프레임(100)이 완성된다.
러프 Cu 도금층(151)은 소정의 표면 거칠기가 형성되어 요철 형태의 표면을 갖는다. 보호 도금층(152)은 요철 형태의 러프 Cu 도금층(151)상에 형성되므로 러프 Cu 도금층(151)의 표면에 대응하는 요철 형태의 표면을 갖는다. 즉 보호 도금층(152)은 러프 Cu 도금층(151)과 마찬가지로 0.1 마이크로 미터 내지 0.5 마이크로 미터의 표면 거칠기 값을 갖는 것이 바람직하다.
러프 Cu 도금층(151)은 고전류에서의 급속한 성장을 유도함으로써 생성되어 피도금체와의 밀착력이 저하된다. 즉 러프 Cu 도금층(151)과 다이 패드(110) 및 리드부(120)간의 밀착력이 감소한다. 본 실시예에서 보호 도금층(152)이 러프 Cu 도금층(151)상에 형성되어 러프 Cu 도금층(151)과 다이 패드(110) 및 리드부(120)사이의 밀착력을 향상한다. 이를 통하여 러프 Cu 도금층(151)이 용이하게 고정되고 외부의 이물로부터 보호된다.
보호 도금층(152)은 0.125㎛ 내지 1.0㎛의 두께를 갖는 것이 바람직하다.
보호 도금층(152)의 두께가 0.125㎛미만이면 러프 Cu 도금층(151)이 용이하게 안착되지 못한다. 그러므로 보호 도금층(152)의 두께가 0.125㎛이상인 것이 바람직하다. 또한 보호 도금층(152)의 두께가 1.0㎛를 초과하면 보호 도금층(152)의 표면에 러프 Cu 도금층(151)의 표면에 대응하는 요철이 형성되기가 용이하지 않다. 그러므로 보호 도금층(152)의 두께가 1.0㎛이하인 것이 바람직하다.
보호 도금층(152)은 다양한 금속을 함유하는 것이 가능하나 다음과 같은 이유로 인하여 구리를 함유하는 것이 바람직하다.
먼저 구리를 이용하여 보호 도금층(152)을 형성하는 경우 하부의 러프 Cu 도금층(151)을 씨드(seed)층으로 하여 도금 공정이 용이하게 수행된다. 또한 보호 도금층(152)과 러프 Cu 도금층(151)간의 결합력이 향상된다. 특히 요철 형태의 표면을 갖는 러프 Cu 도금층(151)을 씨드층으로 하여 구리 그레인(grain)들이 성장되어 보호 도금층(152)을 형성하므로 보호 도금층(152)의 표면에 러프 Cu 도금층(151)의 요철면에 대응하는 소정의 표면 거칠기 값을 갖는 요철 형태의 표면을 용이하게 형 성할 수 있다.
이러한 본 실시예에 의하여 제조된 리드 프레임(100)은 다양한 반도체 패키지에 적용될 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 관한 리드 프레임 제조 방법을 이용하여 반도체 패키지를 제조 하는 방법의 일부를 순차적으로 도시한 단면도들이다.
반도체 패키지 제조 방법은 도 4a 내지 도 4e에 도시된 공정을 그대로 포함하므로 도 4a 내지 도 4e에 도시된 공정은 생략하고 그 이후 공정부터 설명하기로 한다.
도 5a를 참조하면 다이 패드(110)상에 반도체 칩(200)을 탑재한다. 도시하지 않았으나 반도체 칩(200)의 안전한 탑재를 위하여 반도체 칩(200)과 도금층(150)사이에 접착층을 개재할 수도 있다.
본딩 와이어(220)로 반도체 칩(200)과 리드부(120)를 연결한다. 이 때 리드부(120)상에 보호 도금층(152)상부에 선택적으로 은(Ag) 도금층(160)이 형성될 수 있다. 은(Ag) 도금층(160)은 본딩 와이어(220)와 접하는데 은(Ag) 도금층(160)을 통하여 본딩 와이어(220)와 리드부(120)간의 접촉 신뢰성이 향상된다. 본 발명은 이에 한정되지 않고 리드부(120)상에 보호 도금층(152)상부에 금(Au)도금층 또는 니켈(Ni)/팔라듐(Pd)/금(Au)적층 구조의 도금층(160)을 형성할 수도 있다.
그리고 나서 도 5b를 참조하면 반도체 칩(200)을 몰딩부(250)로 밀봉하여 반도체 패키지(300)를 제조한다. 구체적으로 반도체 칩(200)이 탑재된 리드 프레 임(100)을 수지 성형용 금형 내에 수납시키고, EMC(Epoxy Molding Compound)와 같은 수지를 주입하고 적정 고온에서 경화를 거쳐 몰딩부(250)를 형성한다. 이때, 리드 프레임(100)의 저면을 제외한 상층부 전체를 덮는 수지의 유입으로 도 5b에 도시된 것과 같이 반도체 칩(200)과 리드 프레임(100)이 일체화된 반도체 패키지(300)를 형성하게 된다.
본 실시예의 몰딩부(250)는 보호 도금층(152)과 접한다. 보호 도금층(152)은 하부의 러프 Cu 도금층(151)에 대응하는 소정의 표면 거칠기를 갖는 요철 형태의 표면을 갖는다. 이로 인하여 몰딩부(250)와 보호 도금층(152)간의 접촉 면적이 늘어나 발생하는 인터로킹 특성을 통하여 몰딩부(250)와 보호 도금층(152)간의 접합 능력이 향상된다. 결과적으로 몰딩부(250)의 밀봉 능력이 향상되어 반도체 패키지(300)의 내구적 특성이 향상된다.
도시하지 않았으나 추가적인 단계로서 외부에 노출되어 있는 다이 패드(110)와 리드(120) 저면에 대해 주석 도금을 행할 수 있다. 이러한 주석 도금 공정에서는 주석 또는 주석합금을 다이 패드(110)와 리드(120)의 일면에 대해 형성하게 되며, 통상적인 전기 도금 방식을 따라 행해질 수 있다.
한편, 이상에서는 QFN(Quad Flat Non-leaded) 패키지 및 그에 적용되는 리드 프레임 구조를 일례로 들어 설명하였으나, 본 발명의 기술적 원리는, 다양한 구조의 리드 프레임 구조에 대해서도 동일하게 적용될 수 있음은 물론이다.
도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
도 1은 본 발명의 일 실시예에 관한 리드 프레임 및 이를 이용한 반도체 패키지를 도시한 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ선을 따라 절취한 단면도이다.
도 3은 도 2의 A의 확대도이다.
도 4a 내지 도 4e는 본 발명의 일 실시예에 관한 리드 프레임의 제조 방법을 순차적으로 도시한 단면도들이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 관한 리드 프레임 제조 방법을 이용하여 반도체 패키지를 제조 하는 방법의 일부를 순차적으로 도시한 단면도들이다.
<도면의 주요부분에 대한 부호의 간단한 설명>
100: 리드 프레임 110: 다이 패드
120: 리드부 150: 도금층
151: 러프 Cu 도금층 152: 보호 도금층
170: 외곽 프레임 180: 지지부
200: 반도체 칩 220: 본딩 와이어
250: 몰딩부 300: 반도체 패키지

Claims (21)

  1. 반도체 칩을 탑재하기 위한 다이 패드;
    상기 다이 패드 주변에 형성되는 리드부; 및
    상기 다이 패드와 상기 리드부의 적어도 일면에 형성되는 도금층을 포함하고,
    상기 도금층은 소정의 표면 거칠기가 형성되고 구리를 함유하는 러프 Cu 도금층 및 상기 러프 Cu 도금층 상에 형성되는 보호 도금층을 구비하는 리드 프레임.
  2. 제1 항에 있어서,
    상기 보호 도금층은 Cu를 함유하는 리드 프레임.
  3. 제1 항에 있어서,
    상기 보호 도금층의 두께는 상기 러프 Cu 도금층의 두께보다 큰 리드 프레임.
  4. 제1 항에 있어서,
    상기 보호 도금층은 상기 러프 Cu 도금층의 표면에 대응하도록 요철 형태의 표면을 갖는 리드 프레임.
  5. 제1 항에 있어서,
    상기 보호 도금층의 두께는 0.125㎛ 내지 1.0㎛인 리드 프레임.
  6. 제1 항에 있어서,
    상기 보호 도금층의 표면 거칠기(Ra)는 0.1㎛ 내지 0.5㎛인 리드 프레임.
  7. 제1 항에 있어서,
    상기 리드부 상부의 보호 도금층 상에 은(Ag)도금층, 금(Au)도금층 및 니켈(Ni)/팔라듐(Pd)/금(Au)적층 구조의 도금층으로 이루어지는 군으로부터 선택된 어느 하나의 도금층을 더 포함하는 리드 프레임.
  8. 제1 항에 있어서,
    상기 다이 패드 및 상기 리드부는 구리, 구리 합금 및 얼로이 42로 이루어지는 군으로부터 선택된 적어도 어느 하나를 포함하는 리드 프레임.
  9. (a)원소재 기판을 패터닝하여 다이 패드와 리드부를 형성하는 단계; 및
    (b)상기 다이 패드 및 상기 리드부의 적어도 일 면에 소정의 표면 거칠기를 갖도록 구리를 함유하는 러프 Cu 도금층을 형성하는 단계 및 상기 러프 Cu 도금층 상에 보호 도금층을 형성하는 단계를 구비하는 도금층 형성 단계를 포함하는 리드 프레임 제조 방법.
  10. 제9 항에 있어서,
    상기 러프 Cu 도금층은 황산 구리 용액속에서 전해 도금법을 통하여 형성하는 리드 프레임 제조 방법.
  11. 제10 항에 있어서,
    상기 황산 구리 용액은 황산 구리 5 수화물(CuSO4ㆍ5H2O) 및 황산을 함유하는 리드 프레임 제조 방법.
  12. 제10 항에 있어서,
    상기 황산 구리 용액은 20ml/l 내지 60ml/l의 농도를 갖는 황산을 포함하는 리드 프레임 제조 방법.
  13. 제10 항에 있어서,
    상기 황산 구리 용액은 10g/l 내지 30g/l의 농도를 갖는 황산 구리 5 수화물(CuSO4ㆍ5H2O)을 포함하는 리드 프레임 제조 방법.
  14. 제10 항에 있어서,
    상기 러프 Cu 도금층은 5초 내지 20초 동안 전류를 인가하여 형성하는 리드 프레임 제조 방법.
  15. 제9 항에 있어서,
    상기 보호 도금층은 Cu를 함유하는 리드 프레임 제조 방법.
  16. 제9 항에 있어서,
    상기 보호 도금층의 두께는 상기 러프 Cu 도금층의 두께보다 큰 리드 프레임 제조 방법.
  17. 제9 항에 있어서,
    상기 보호 도금층은 상기 러프 Cu 도금층의 표면에 대응하도록 요철 형태의 표면을 갖는 리드 프레임 제조 방법.
  18. 제9 항에 있어서,
    상기 보호 도금층의 두께는 0.125㎛ 내지 1.0㎛인 리드 프레임 제조 방법.
  19. 제9 항에 있어서,
    상기 보호 도금층의 표면 거칠기(Ra)는 0.1㎛ 내지 0.5㎛인 리드 프레임 제조 방법.
  20. 제9 항에 있어서,
    상기 리드부 상부의 보호 도금층 상에 은(Ag)도금층, 금(Au)도금층 및 니켈(Ni)/팔라듐(Pd)/금(Au)적층 구조의 도금층으로 이루어지는 군으로부터 선택된 어느 하나의 도금층을 형성하는 단계를 더 포함하는 리드 프레임 제조 방법.
  21. 제9 항에 있어서,
    상기 다이 패드 및 상기 리드부는 구리, 구리 합금 및 얼로이 42로 이루어지는 군으로부터 선택된 적어도 어느 하나를 포함하는 리드 프레임 제조 방법.
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