KR20110011534A

KR20110011534A - 클록 데이터 복원 회로 및 디스플레이 디바이스

Info

Publication number: KR20110011534A
Application number: KR1020100059915A
Authority: KR
Inventors: 아키오 스기야마
Original assignee: 르네사스 일렉트로닉스 가부시키가이샤
Priority date: 2009-07-28
Filing date: 2010-06-24
Publication date: 2011-02-08
Also published as: TW201112715A; TWI440350B; JP5385718B2; CN101986567B; US8760577B2; US20110025913A1; CN101986567A; KR101270916B1; JP2011030058A

Abstract

클록 데이터 복원 회로는, 미리 결정된 패턴을 포함하는 시리얼 데이터를 수신하고 그 시리얼 데이터를 클록 신호와 동기하여 샘플링하여 샘플링된 데이터를 생성하도록 구성된 수신기 회로; 샘플링된 데이터에 기초하여 클록 데이터 복원을 수행하여 클록 신호를 생성하도록 구성된 PLL 회로; 및 샘플링된 데이터에 포함된 의사 로크 패턴을 검출함으로써 PLL 회로의 의사 로크를 검출하도록 구성된 의사 로크 검출 회로를 갖는다. 의사 로크 패턴은 PLL 회로의 의사 로크가 발생할 때 수신기 회로에 의해 미리 결정된 패턴을 샘플링하여 획득된 패턴이다.

Description

클록 데이터 복원 회로 및 디스플레이 디바이스{CLOCK DATA RECOVERY CIRCUIT AND DISPLAY DEVICE}

본 발명은 클록 데이터 복원 (Clock Data Recovery; CDR) 에 관한 것이다.

클록 데이터 복원은 클록 전용 라인을 이용하지 않는 디지털 데이터 송신에서 유용한 기술이다. 더 상세하게는, 전송된 데이터 그 자체에 클록 신호가 중첩되고, 그 데이터를 수신한 수신 장치가 수신된 데이터로부터 클록 신호를 재생시킨다. 또한, 수신 장치는 재생된 클록 신호를 이용함으로써 데이터를 샘플링한다. 이러한 클록 데이터 복원은 고속의 통신 인터페이스, 디스플레이 구동기, 광 디스크 재생 디바이스 등에서 이용된다.

클록 데이터 복원 시에, PLL (Phase Locked Loop) 회로가 통상적으로 이용된다. PLL 회로는 VCO (Voltage Controlled Oscillator; 전압 제어 발진기) 를 포함하며, 원하는 발진 주파수가 획득되도록 VCO 의 제어 전압을 제어함으로써 클록 신호를 재생시킬 수 있다. 재생된 클록 신호의 위상 및 주파수가 입력 신호에 대하여 동기되는 이러한 상태는 PLL 회로의 "로크 (lock)" 라 불린다. 그러나, 일부 경우에는, PLL 회로가 여러 이유들로 인해 정상적으로 동작하지 않으며, 따라서 재생된 클록의 주파수가 원하는 주파수와는 상이한 주파수에서 로크된다. 이 상태는 PLL 회로의 "의사 로크 (false lock)" 라 불린다. 의사 로크가 발생하면 정확한 데이터 수신이 보장되지 않기 때문에, 의사 로크의 발생을 초기에 검출하는 것이 중요하다.

일본 공개특허공보 제2005-318014호는 의사 로크를 검출하는 방법을 개시한다. 더 상세하게는, 데이터 레이트와 클록 주파수 사이의 비율이 1:n (여기서, n 은 2 이상의 정수이다) 인 의사 로크를 검출하는 방법은 다음과 같다. 즉, 재생된 클록에 기초하여 샘플링된 데이터가 미리 결정된 주기 동안 모니터링되고, 미리 결정된 주기 동안 3 비트 이상의 패턴 [0, 1, 0, ...] 또는 패턴 [1, 0, 1, ...] 의 발생 확률이 계산된다. 발생 확률이 0% 이면, 1:n 의 의사 로크가 발생한 것으로 결정된다.

본원의 발명자는 다음의 요소들을 인지하고 있다. 상기 언급된 일본 공개특허공보 제2005-318014호의 경우에는, 패턴 [0, 1, 0, ...] 또는 [1, 0, 1, ...] 의 발생 확률이 계산되어야 한다. 발생 확률 계산 정확도가 낮으면, 의사 로크가 잘못 검출될 수도 있다. 발생 확률 계산 정확도를 증가시키기 위해서는, 많은 양의 데이터의 입력을 요구하며, 이는 의사 로크의 발생을 검출하기 위해 요구되는 시간의 증가를 초래한다.

본 발명의 일 실시형태에서, 클록 데이터 복원 회로가 제공된다. 클록 데이터 복원 회로는, 미리 결정된 패턴을 포함하는 시리얼 데이터를 수신하고 그 시리얼 데이터를 클록 신호와 동기하여 샘플링하여 샘플링된 데이터를 생성하도록 구성된 수신기 회로; 샘플링된 데이터에 기초하여 클록 데이터 복원을 수행하여 클록 신호를 생성하도록 구성된 PLL 회로; 및 샘플링된 데이터에 포함된 의사 로크 패턴을 검출함으로써 PLL 회로의 의사 로크를 검출하도록 구성된 의사 로크 검출 회로를 갖는다. 의사 로크 패턴은 PLL 회로의 의사 로크가 발생할 때 수신기 회로에 의해 미리 결정된 패턴을 샘플링하여 획득된 패턴이다.

본 발명의 다른 실시형태에서, 디스플레이 디바이스가 제공된다. 디스플레이 디바이스는, 디스플레이 패널을 구동하도록 구성된 디스플레이 구동기; 및 미리 결정된 패턴을 포함하는 시리얼 데이터인 비디오 데이터 신호를 생성하고 그 비디오 데이터 신호를 디스플레이 구동기로 송신하도록 구성된 제어 디바이스를 갖는다. 디스플레이 구동기는, 비디오 데이터 신호를 수신하고 그 비디오 데이터 신호를 클록 신호와 동기하여 샘플링하여 샘플링된 데이터를 생성하도록 구성된 수신기; 샘플링된 데이터에 기초하여 클록 데이터 복원을 수행하여 클록 신호를 생성하도록 구성된 PLL 회로; 및 샘플링된 데이터에 포함된 의사 로크 패턴을 검출함으로써 PLL 회로의 의사 로크를 검출하도록 구성된 의사 로크 검출 회로를 갖는다. 의사 로크 패턴은 PLL 회로의 의사 로크가 발생할 때 수신기에 의해 미리 결정된 패턴을 샘플링하여 획득된 패턴이다.

본 발명에 따르면, 의사 로크 패턴 그 자체는 의사 로크의 발생을 검출하기 위하여 샘플링된 데이터로부터 검출된다. 미리 결정된 주기 동안 3 비트 이상의 패턴 [0, 1, 0, ...] 또는 패턴 [1, 0, 1, ...] 의 발생 확률을 계산할 필요가 없다. 따라서, 의사 로크의 발생을 검출하기 위해 요구되는 시간이 단축된다.

도 1 은 본 발명의 일 실시형태에 따른 데이터 송신 시스템의 구성을 개략적으로 도시한 블록도.
도 2 는 트레이닝 패턴을 포함하는 시리얼 데이터의 일 예를 도시한 도면.
도 3 은 의사 로크가 발생하지 않은 경우의 트레이닝 패턴의 샘플링을 도시한 도면.
도 4 는 의사 로크가 발생한 경우의 트레이닝 패턴의 샘플링을 도시한 도면.
도 5 는 클록 데이터 복원 회로의 구성예를 도시한 블록도.
도 6 은 의사 로크 패턴의 일 예를 도시한 도면.
도 7 은 2 배 패턴 검출 회로의 구성예를 도시한 회로도.
도 8 은 루프 필터 및 전압 제어 회로의 구성예를 도시한 회로도.
도 9 는 클록 데이터 복원 회로의 동작예를 도시한 도면.
도 10 은 클록 데이터 복원 회로의 다른 구성예를 도시한 블록도.
도 11 은 루프 필터 및 전압 제어 회로의 다른 구성예를 도시한 회로도.
도 12 는 본 발명의 일 실시형태에 따른 디스플레이 디바이스의 구성을 개략적으로 도시한 블록도.
도 13 은 디스플레이 디바이스의 동작을 도시한 타이밍차트.
*도면의 주요 부분에 대한 부호의 설명*
1 : 데이터 송신 시스템 10 : 클록 데이터 복원 회로
20 : 수신기 회로 30 : PLL 회로
40 : 의사 로크 검출 회로 50 : 주파수 보정 회로
100 : 시리얼 데이터 송신 회로

본 발명의 상기 및 다른 목적, 이점 및 특징은 첨부 도면과 함께 얻어진 소정의 바람직한 실시형태들의 다음의 설명으로부터 보다 명백해질 것이다.

이제, 본 발명이 예시적인 실시형태들을 참조하여 본원에 설명될 것이다. 당업자는 다수의 대안의 실시형태들이 본 발명의 교시를 이용하여 달성될 수 있으며, 본 발명이 설명을 목적으로 예시되는 실시형태들로 제한되지 않는다는 것을 인지할 것이다.

1. 데이터 송신 시스템

도 1 은 본 발명의 일 실시형태에 따른 데이터 송신 시스템 (1) 의 구성을 개략적으로 도시한다. 데이터 송신 시스템 (1) 은 시리얼 데이터 송신 회로 (100) 및 클록 데이터 복원 회로 (10) 를 포함한다. 시리얼 데이터 송신 회로 (100) 는 시리얼 데이터 (DAT) 를 생성하고, 그 시리얼 데이터 (DAT) 를 클록 데이터 복원 회로 (10) 로 송신한다.

클록 데이터 복원 회로 (10) 는 시리얼 데이터 (DAT) 를 수신한다. 클록 데이터 복원 회로 (10) 는 수신된 시리얼 데이터 (DAT) 로부터 클록 신호 (CLK) 를 재생시키고, 그 클록 신호 (CLK) (재생된 클록) 를 이용함으로써 시리얼 데이터 (DAT) 를 샘플링한다. 더 상세하게는, 클록 데이터 복원 회로 (10) 는, 수신기 회로 (20), PLL 회로 (30), 의사 로크 검출 회로 (40) 및 주파수 보정 회로 (50) 를 포함한다.

수신기 회로 (20) 는 외부로부터 공급된 시리얼 데이터 (DAT) 를 입력 데이터 (Din) 로서 수신한다. 수신기 회로 (20) 는 입력 데이터 (Din) 를 클록 신호 (CLK) 와 동기하여 샘플링한다. 샘플링의 결과로서, 샘플링된 데이터 (Dsmp) 가 획득될 수 있다. 즉, 수신기 회로 (20) 는 클록 신호 (CLK) 에 기초하여 입력 데이터 (Din) 를 샘플링하여 샘플링된 데이터 (Dsmp) 를 생성한다. 수신기 회로 (20) 는 샘플링된 데이터 (Dsmp) 를 PLL 회로 (30) 및 의사 로크 검출 회로 (40) 에 공급하고, 또한 그것을 외부로 출력한다.

PLL 회로 (30) 는 샘플링된 데이터 (Dsmp) 를 수신한다. PLL 회로 (30) 는 샘플링된 데이터 (Dsmp) 에 기초하여 "클록 데이터 복원" 을 수행하여 클록 신호 (CLK) 를 재생시킨다. PLL 회로 (30) 는 획득된 클록 신호 (CLK) (재생된 클록) 를 수신기 회로 (20) 에 공급한다.

의사 로크 검출 회로 (40) 는 샘플링된 데이터 (Dsmp) 를 수신한다. 의사 로크 검출 회로 (40) 는 샘플링된 데이터 (Dsmp) 를 참조함으로써 PLL 회로 (30) 의 "의사 로크" 를 검출한다. 의사 로크 검출 프로세싱의 상세는 후술될 것이다. 의사 로크 검출 회로 (40) 는 의사 로크의 발생의 검출 시에, 의사 로크 검출 신호 (SD) 를 주파수 보정 회로 (50) 로 출력한다.

의사 로크가 의사 로크 검출 회로 (40) 에 의해 검출되는 경우에, 주파수 보정 회로 (50) 는 PLL 회로 (30) 를 제어하여 그의 발진 주파수를 강제적으로 저하시킨다. 즉, 주파수 보정 회로 (50) 는 의사 로크 검출 회로 (40) 로부터 출력된 의사 로크 검출 신호 (SD) 에 응답하여, 클록 신호 (CLK) 의 주파수가 저하되는 그러한 방식으로 PLL 회로 (30) 를 제어한다.

본 실시형태에서, 시리얼 데이터 (DAT) 에 포함되는 "미리 결정된 패턴" 은 의사 로크를 검출하는데 이용된다. 예를 들어, PLL 회로 (30) 에 대한 "트레이닝 패턴 (PAT_TR)" 이 미리 결정된 패턴으로서 이용된다. 트레이닝 패턴 (PAT_TR) 은 PLL 회로 (30) 의 풀-인 (pull-in) 에 이용되거나 또는 PLL 회로 (30) 의 로크 상태의 유지에 이용되는 널리 공지된 패턴이며, 미리 결정된 타이밍에 시리얼 데이터 (DAT) 에 삽입된다. 예를 들어, 도 2 에 도시한 바와 같이, 트레이닝 패턴 (PAT_TR) 은 파워-온 직후에, 및 시스템 동작에 어떠한 문제도 발생하지 않은 곳에 삽입된다. 통상적으로, 트레이닝 패턴 (PAT_TR) 은 미리 결정된 수의 비트들에 대한 "0" 과 "1" 의 반복 (0, 1, 0, 1, 0, 1, ...) 으로 구성된다.

시리얼 데이터 송신 회로 (100) 는 이러한 트레이닝 패턴 (PAT_TR) (미리 결정된 패턴) 을 포함하는 시리얼 데이터 (DAT) 를 생성한 후, 시리얼 데이터 (DAT) 를 클록 데이터 복원 회로 (10) 로 송신한다. 클록 데이터 복원 회로 (10) 는 트레이닝 패턴 (PAT_TR) (미리 결정된 패턴) 을 포함하는 시리얼 데이터 (DAT) 를 입력 데이터 (Din) 로서 수신하고, 그 입력 데이터 (Din) 에 기초하여 클록 데이터 복원 및 의사 로크 검출을 수행한다. 트레이닝 패턴 (PAT-TR) "0, 1, 0, 1, ..." 의 이용에 의해 의사 로크를 검출하는 방법이 이하에 설명될 것이다.

도 3 및 도 4 는 수신기 회로 (20) 에 의한 트레이닝 패턴 (PAT_TR) 의 샘플링을 도시한다. 더 상세하게는, 수신기 회로 (20) 에 입력된 입력 데이터 (Din) 에 포함된 트레이닝 패턴 (PAT_TR), 클록 신호 (CLK), 및 클록 신호 (CLK) 에 기초한 샘플링의 결과로서의 샘플링된 데이터 (Dsmp) 가 도시된다.

도 3 은 의사 로크가 발생하지 않은 경우를 도시한다. 이 경우에는, 원하는 주파수를 갖는 클록 신호 (CLK) 가 획득되며, 입력 데이터 레이트 및 클록 주파수가 서로 일치한다. 트레이닝 패턴 (PAT_TR) 의 샘플링의 결과로서 획득되는 샘플링된 데이터 (Dsmp) 는 "0, 1, 0, 1, ..." 이며, 이는 트레이닝 패턴 (PAT_TR) 과 동일한 패턴이다.

한편, 도 4 는 2 배 주파수의 의사 로크가 발생하는 경우를 도시한다. 이 경우에는, PLL 회로 (30) 가 원하는 주파수의 2 배의 주파수에서 로크되며, 클록 주파수는 원하는 주파수의 2 배이다. 따라서, 트레이닝 패턴 (PAT_TR) 의 샘플링의 결과로서 획득되는 샘플링된 데이터 (Dsmp) 는 "0, 0, 1, 1, 0, 0, 1, 1,..." 이 되며, 여기서 각 비트는 2 회 샘플링된다. 트레이닝 패턴 (PAT_TR) 과 상이한 이 패턴은 의사 로크의 발생에 의해 야기되며, 이하에 "의사 로크 패턴 (PAT_FL)" 으로 지칭된다. 즉, 의사 로크 패턴 (PAT_FL) 은 PLL 회로 (30) 의 의사 로크가 발생하는 경우에 수신기 회로 (20) 에 의해 트레이닝 패턴 (PAT_TR) (미리 결정된 패턴) 을 샘플링하여 획득된 패턴이다.

본 실시형태에 따른 의사 로크 검출 회로 (40) 는 샘플링된 데이터 (Dsmp) 에 포함된 의사 로크 패턴 (PAT_FL) 을 검출함으로써 PLL 회로 (30) 의 의사 로크를 검출할 수 있다. 즉, 의사 로크 검출 회로 (40) 는 의사 로크 패턴 (PAT_FL) 이 샘플링된 데이터 (Dsmp) 에 포함되는지 여부를 결정한다. 의사 로크 패턴 (PAT_FL) 이 샘플링된 데이터 (Dsmp) 에 포함되는 경우에, 의사 로크 검출 회로 (40) 는 의사 로크 검출 신호 (SD) 를 주파수 보정 회로 (50) 로 출력한다.

이런 방식으로, 본 발명에 따르면, 의사 로크 패턴 (PAT_FL) 그 자체는 의사 로크의 발생을 검출하기 위하여 샘플링된 데이터 (Dsmp) 로부터 검출된다. 미리 결정된 주기 동안 3 비트 이상의 패턴 [0, 1, 0, ...] 또는 패턴 [1, 0, 1, ...] 의 발생 확률을 계산할 필요가 없다. 따라서, 의사 로크의 발생을 검출하기 위해 요구되는 시간이 단축된다.

의사 로크가 의사 로크 검출 회로 (40) 에 의해 검출되는 경우에, 주파수 보정 회로 (50) 는 PLL 회로 (30) 를 제어하여 클록 신호 (CLK) 의 주파수를 강제적으로 저하시킬 수도 있다. 그 결과, PLL 회로 (30) 는 정상 동작 상태가 된다.

시리얼 데이터 송신 회로 (100) 가 트레이닝 패턴 (PAT_TR) 을 의사 로크 패턴 (PAT_FL) 을 포함하지 않는 시리얼 데이터 (DAT) 에 삽입한다는 것을 알아야 한다. 즉, 클록 데이터 복원 회로 (10) 에 의해 수신된 시리얼 데이터 (DAT) (입력 데이터 (Din)) 는 의사 로크 패턴 (PAT_FL) 을 포함하지 않는다. 따라서, 의사 로크의 잘못된 검출이 방지될 수 있다.

예를 들어, 클록 데이터 복원 회로 (10) 는 통신 데이터를 프로세싱하는 비동기 통신 인터페이스에, 그리고 디스플레이 데이터를 프로세싱하는 디스플레이 구동기에 적용된다. 이러한 통신 데이터 및 디스플레이 데이터에는 송신측 상의 여러 프로세싱이 실시되며, 따라서 상기 설명한 바와 같이 의사 로크 패턴 (PAT_FL) 을 포함하지 않는다.

의사 로크 검출에 이용되는 미리 결정된 패턴은 상기 언급된 "0, 1, 0, 1, ..." 로 제한되지 않는다. 대응하는 의사 로크 패턴 (PAT_FL) 이 시리얼 데이터 (DAT) 에 포함되지 않고 또한 의사 로크 검출 회로 (40) 에 의해 쉽게 검출될 수 있는 한은 어떠한 패턴이라도 미리 결정된 패턴으로서 이용될 수 있다.

2. 클록 데이터 복원 회로 (10) 의 다양한 예

클록 데이터 복원 회로 (10) 에 대해 여러 가능한 타입의 구성이 존재한다. 이들의 일부 예가 이하 설명될 것이다.

2-1. 제 1 예

도 5 는 클록 데이터 복원 회로 (10) 의 구성의 일 예를 도시한 블록도이다. 본 예에서, 의사 로크 검출 회로 (40) 는 2 배 패턴 검출 회로 (42) 를 포함한다.

2 배 패턴 검출 회로 (42) 는 도 4 에 도시한 바와 같이 의사 로크 패턴 (PAT_FL) 을 검출하여 2 배 주파수에서의 의사 로크를 검출한다. 데이터의 제 1 비트는 파워-온 직후의 경우와 같은 일부 경우에서 결정되지 않을 수도 있다. 따라서, 2 배 패턴 검출 회로 (42) 는 어떤 샘플링 시작 비트가 존재하더라도 의사 로크 패턴 (PAT_FL) 을 검출할 수 있는 것이 바람직하다. 도 6 은 트레이닝 패턴 (PAT_TR) 이 "0, 1, 0, 1, ..." 인 경우에 2 배 패턴 검출 회로 (42) 에 의해 검출될 4 가지 타입의 의사 로크 패턴 (PAT_FL) 을 도시한다.

도 7 은 도 6 에 도시된 4 가지 타입의 의사 로크 패턴 (PAT_FL) 을 검출할 수 있는 회로 구성예를 도시한다. 도 7 에 도시된 2 배 패턴 검출 회로 (42) 에는 2 단 (two stage) 의 EXOR 회로 및 18-입력 AND 회로가 제공된다. AND 회로의 출력은 의사 로크 검출 신호 (SD) 에 대응한다. 20-비트 데이터 (D<0> 내지 D<19>) 가 2 배 패턴 검출 회로 (42) 에 공급된다. 20-비트 데이터가 도 6 에 도시된 임의의 타입의 의사 로크 패턴 (PAT_FL) 에 매칭하는 경우, 의사 로크 검출 신호 (SD) 가 활성화되며 하이 레벨 ("1") 로 바뀐다. 따라서, 샘플링된 데이터 (Dsmp) 를 한번에 20-비트씩 순차적으로 공급함으로써 의사 로크가 검출될 수 있다. 샘플링된 데이터 (Dsmp) 를 공급하는 것은, 예를 들어 클록 신호 (CLK) 에 기초하여 동작하는 시프트 레지스터 또는 직렬-병렬 변환 회로를 이용함으로써 달성될 수 있다.

다시 도 5 를 참조하면, PLL 회로 (30) 는, 위상-주파수 검출기 (PFD; 31), 차지 펌프 (32), 루프 필터 (33), 전압 제어 회로 (34), 전압 제어 발진기 (VCO; 35) 및 주파수 분주기 (36) 를 포함한다.

차지 펌프 (32) 는 루프 필터 (33) 에 전류를 공급한다. 루프 필터 (33) 의 출력 전압은 필터 전압 (Vlf) 이다. 이 필터 전압 (Vlf) 은 VCO (35) 에 공급된다. VCO (35) 의 발진 주파수 (fvco) 는 필터 전압 (Vlf) 에 따라 변한다. 즉, VCO (35) 는 클록 신호 (CLK) 를 생성하며, 이 클록 신호 (CLK) 의 클록 주파수 (fvco) 는 필터 전압 (Vlf) 에 의존한다. 주파수 분주기 (36) 는 VCO (35) 로부터 출력된 클록 신호 (CLK) 를 주파수 분주하여 피드백 클록 (CLKfd) 을 생성한다.

위상-주파수 검출기 (31) 는 샘플링된 데이터 (Dsmp) 및 피드백 클록 (CLKfd) 을 수신한다. 먼저, 위상-주파수 검출기 (31) 는 샘플링된 데이터 (Dsmp) 와 피드백 클록 (CLKfd) 사이의 주파수의 차이를 검출하고, 그 차이를 제거하는 그러한 방식으로 차지 펌프 (32) 의 동작을 제어한다. 샘플링된 데이터 (Dsmp) 및 피드백 클록 (CLKfd) 의 주파수가 서로 거의 매칭한 후에, 위상 조정이 수행된다. 상세하게는, 위상-주파수 검출기 (31) 는 샘플링된 데이터 (Dsmp) 와 피드백 클록 (CLKfd) 사이의 위상의 차이를 검출하고, 그 차이를 제거하는 그러한 방식으로 차지 펌프 (32) 의 동작을 제어한다. 이런 방식으로, 필터 전압 (Vlf) 및 클록 주파수 (fvco) 는 각각의 원하는 값으로 제어되며, 이로써 도 3 에 도시한 바와 같은 샘플링이 달성된다. 주파수 분주기 (36) 는 도 3 에 도시된 예의 경우에는 1/2 주파수 분주기이다.

의사 로크가 발생하는 경우에 (도 4 참조), 클록 주파수 (fvco) 는 원하는 값보다 높다. 이 경우에, VCO (35) 에 공급된 필터 전압 (Vlf) 은 원하는 값보다 크며, 따라서 필터 전압 (Vlf) 은 틀림없이 저하되어야 한다. 이 때문에, 도 5 에 도시한 바와 같이, 전압 제어 회로 (34) 는 VCO (35) 이전의 단에 제공된다. 전압 제어 회로 (34) 는 의사 로크 검출 신호 (SD) 에 응답하여 VCO (35) 에 공급된 필터 전압 (Vlf) 을 저하시킨다. 그 결과, 클록 주파수 (fvco) 가 또한 저하된다. 즉, 전압 제어 회로 (34) 는 도 1 에 도시된 주파수 보정 회로 (50) 에 대응하며, 의사 로크가 검출될 때 필터 전압 (Vlf) 을 저하시킴으로써 클록 주파수 (fvco) 를 낮춘다.

도 8 은 루프 필터 (33) 및 전압 제어 회로 (34) (주파수 보정 회로 (50)) 의 일 예를 도시한다. 루프 필터 (33) 는 RC 필터에 의해 예시된다. 루프 필터 (33) 의 출력 노드 (N1) 는 전압 제어 회로 (34) 및 VCO (35) 에 접속된다. 전압 제어 회로 (34) 는 출력 노드 (N1) 와 접지 라인 (ground line) 사이에 접속된 NMOS 트랜지스터 (MN) 를 포함한다. 의사 로크 검출 신호 (SD) 는 NMOS 트랜지스터 (MN) 의 게이트 전극에 공급된다. 의사 로크의 발생이 검출될 때, 의사 로크 검출 신호 (SD) 는 하이 레벨로 활성화되며, 이로써 NMOS 트랜지스터 (MN) 는 턴 온된다. 그 결과, 루프 필터 (33) 의 출력 노드 (N1) 의 전압은 감소되며, 따라서 VCO (35) 에 입력된 필터 전압 (Vlf) 이 감소된다. 따라서, 클록 주파수 (fvco) 는 저하되며 따라서 의사 로크가 해소된다.

도 9 는 동작의 일 예를 도시한다. 도 9 에서, 수평축은 VCO (35) 에 입력된 필터 전압 (Vlf) 을 나타내고, 수직축은 클록 주파수 (fvco) 를 나타낸다. 클록 주파수 (fvco) 는 필터 전압 (Vlf) 에 따라 변한다. 주파수 f1 은 원하는 클록 주파수이고, 주파수 f2 는 주파수 f1 의 2 배이다. 상태 (1) 에서, 2 배 주파수 (f2) 에서의 의사 로크가 발생한다. 의사 로크 검출 회로 (40) 가 의사 로크를 검출할 때, 전압 제어 회로 (34) (주파수 보정 회로 (50)) 는 필터 전압 (Vlf) 을 저하시켜 클록 주파수 (fvco) 를 낮춘다 (상태 (2)). 그 후에, PLL 회로 (30) 는 정상적으로 동작하며, 원하는 클록 주파수 f1 에서 로크된다 (상태 (3)).

2-2. 제 2 예

의사 로크 검출 회로 (40) 에 의해 검출된 의사 로크는 2 배 주파수에서의 의사 로크로 제한되지 않는다. 의사 로크 검출 회로 (40) 는 n 배 주파수 (여기서, n 은 2 이상의 정수이다) 에서의 의사 로크를 검출할 수도 있다. 또한, 의사 로크 검출 회로 (40) 는 복수의 패턴의 의사 로크를 검출하도록 그렇게 구성될 수도 있다.

도 10 에 도시된 예에서, 의사 로크 검출 회로 (40) 는 2 배 주파수, 3 배 주파수 및 4 배 주파수에서의 의사 로크를 검출한다. 더 상세하게는, 의사 로크 검출 회로 (40) 는 2 배 패턴 검출 회로 (42), 3 배 패턴 검출 회로 (43) 및 4 배 패턴 검출 회로 (44) 를 포함한다. 2 배 패턴 검출 회로 (42) 는 제 1 예의 경우에서처럼, 2 배 주파수에서의 의사 로크를 검출하고, 의사 로크 검출 신호 (SD) 를 전압 제어 회로 (34) 로 출력한다. 유사하게, 3 배 패턴 검출 회로 (43) 및 4 배 패턴 검출 회로 (44) 는 각각 3 배 주파수 및 4 배 주파수에서의 의사 로크를 검출하고, 의사 로크 검출 신호 (SD) 를 전압 제어 회로 (34) 로 출력한다.

예를 들어, 의사 로크 검출 신호 (SD) 는 제 1 예의 경우에서처럼 1 비트 신호이다. 이 경우에, 의사 로크가 검출 회로들 (42, 43 및 44) 중 임의의 회로에 의해 검출될 때, 의사 로크 검출 신호 (SD) 는 하이 레벨 ("1") 로 바뀌게 된다. 이 경우에 있어서 전압 제어 회로 (34) 의 구성은 제 1 예에서의 구성과 동일하다 (도 8 참조).

대안으로, 의사 로크 검출 신호 (SD) 는 멀티 비트 신호일 수도 있다. 이 경우에, 의사 로크 검출 신호 (SD) 의 내용은 검출된 의사 로크의 패턴에 따라 변한다. 도 11 은 멀티 비트 의사 로크 검출 신호 (SD) 를 지원하는 전압 제어 회로 (34) (주파수 보정 회로 (50)) 의 구성예를 도시한다. 전압 제어 회로 (34) 는 루프 필터 (33) 의 출력 노드 (N1) 와 접지 라인 사이에 병렬로 접속되는 복수의 NMOS 트랜지스터 (MN1, MN2 및 MN3) 를 포함한다. 의사 로크 검출 신호 (SD) 의 각각의 비트는 NMOS 트랜지스터 (MN1, MN2 및 MN3) 의 게이트 전극에 공급된다.

예를 들어, 2 배 주파수에서의 의사 로크가 검출되는 경우에는, 단 하나의 NMOS 트랜지스터 (MN1) 만이 턴 온된다. 3 배 주파수에서의 의사 로크가 검출되는 경우에는, 2 개의 NMOS 트랜지스터 (MN1 및 MN2) 가 턴 온된다. 4 배 주파수에서의 의사 로크가 검출되는 경우에는, 3 개의 NMOS 트랜지스터 (MN1 내지 MN3) 가 턴 온된다. 그 결과, 필터 전압 (Vlf) 의 제어량이 검출된 의사 로크의 타입에 따라 변한다. 더 상세하게는, 3 배 주파수에서의 의사 로크가 검출되는 경우에, 전압 제어 회로 (34) 는 2 배 주파수에서의 의사 로크가 검출되는 경우에서보다 크게 필터 전압 (Vlf) 을 저하시킨다. 4 배 주파수에서의 의사 로크가 검출되는 경우에, 전압 제어 회로 (34) 는 3 배 주파수에서의 의사 로크가 검출되는 경우에서보다 더 크게 필터 전압 (Vlf) 을 저하시킨다. 이것은 어떤 패턴이 존재하더라도 의사 로크를 신속히 해소하는 것을 가능하게 만든다.

2-3. 다른 예

VCO (35) 의 발진 주파수 (fvco) 가 제한될 수도 있다. 예를 들어, VCO (35) 의 발진 주파수 (fvco) 는 원하는 주파수 (f1) 의 3 배 미만이 되도록 제한된다. 이 경우에, 검출될 의사 로크 타입의 수는 감소되며, 따라서, 의사 로크 검출 회로 (40) 의 면적이 제 1 예의 경우에서처럼 저감된다.

의사 로크 검출 회로 (40) 는 미리 결정된 제어 신호에 의해 온/오프 제어될 수도 있다. 예를 들어, 트레이닝 패턴 (PAT_TR) 의 입력 타이밍이 알려지게 될 때, 의사 로크 검출 회로 (40) 는 그 입력 타이밍에 따라 활성화될 수도 있다. 의사 로크 검출 회로 (40) 가 다른 주기 동안에는 비활성화되기 때문에, 전력 소비가 저감될 수 있다.

3. 디스플레이 디바이스

본 실시형태에 따른 클록 데이터 복원 회로 (10) 는 디스플레이 디바이스의 디스플레이 패널을 구동하는 디스플레이 구동기에 적용가능하다. 이 경우에, 클록 데이터 복원 회로 (10) 에 공급된 시리얼 데이터 (DAT) 는 디스플레이 구동기에 공급된 비디오 데이터 신호이다. 일반적으로, 비디오 데이터 신호는, 디스플레이 패널 상에 디스플레이된 비디오에 대응하는 "비디오 데이터"; 및 디스플레이 구동기에서의 비디오 데이터의 프로세싱을 제어하는 "제어 데이터" 를 포함한다. 따라서, 비디오 데이터에 영향을 주지 않고 상기 언급된 트레이닝 패턴 (PAT_TR) 을 비디오 데이터 신호에 쉽게 삽입하는 것이 가능하다. 즉, 트레이닝 패턴 (PAT_TR) 은 틀림없이 제어 데이터에 포함되어야 한다.

도 12 는 본 실시형태에 따른 디스플레이 디바이스의 구성예를 개략적으로 도시한다. 디스플레이 디바이스에는, 제어 디바이스 (100), 구동기 (200) 및 디스플레이 패널 (300) 이 제공되며, 디스플레이 패널 (300) 에서는 디스플레이 엘리먼트가 행렬 형태로 배열된다. 도 13 은 도 12 에 도시된 디스플레이 디바이스의 동작을 도시하는 타이밍차트이다. 도 12 및 도 13 을 참조하면, 본 실시형태에 따른 디스플레이 디바이스가 설명될 것이다.

제어 디바이스 (100) 는 도 1 에 도시된 시리얼 데이터 송신 회로 (100) 에 대응한다. 즉, 제어 디바이스 (100) 는 트레이닝 패턴 (PAT_TR) 을 포함하는 비디오 데이터 신호 (DAT) (시리얼 데이터) 를 생성하고, 그 비디오 데이터 신호 (DAT) 를 구동기 (200) 로 송신한다. 더 상세하게는, 제어 디바이스 (100) 에는, 비디오 신호 프로세싱 회로 (111), 트레이닝 패턴 삽입 회로 (112), 스위치 (113), 송신기 (114), PLL 회로 (115) 및 타이밍 제어 회로 (116) 가 제공된다.

비디오 신호 프로세싱 회로 (111) 는 외부 비디오 신호를 수신하고 그 외부 비디오 신호로부터 비디오 데이터 (141) 를 생성한다. 도 13 에 도시한 바와 같이, 각 수평 주기는 비디오 데이터 (141) 에 대응하는 활성 주기 (ACT), 및 활성 주기 (ACT) 외에 블랭킹 주기 (BLNK) 를 포함한다. 후술되는 바와 같이, 블랭킹 주기 (BLNK) 에는 제어 데이터 (144) 가 삽입된다.

트레이닝 패턴 삽입 회로 (112) 는 비디오 데이터 신호 (DAT) 에 삽입될 상기 언급된 트레이닝 패턴 (PAT_TR) 을 생성한다. 트레이닝 패턴 (PAT_TR) 은 PLL 회로의 풀-인에 이용되거나 또는 PLL 회로의 로크 상태의 유지에 이용된 패턴이며, 통상적으로 "0, 1, 0, 1, ..." 이다.

타이밍 제어 회로 (116) 는 외부 클록 신호에 기초하여 제어 디바이스 (100) 및 구동기 (200) 의 타이밍 제어를 수행한다. 더 상세하게는, 타이밍 제어 회로 (116) 는 타이밍 제어 신호 (131 및 132) 를 각각 비디오 신호 프로세싱 회로 (111) 및 PLL 회로 (115) 에 공급하여 이들 회로의 동작 타이밍을 제어한다. 또한, 타이밍 제어 회로 (116) 는 스위치 제어 신호 (133) 를 스위치 (113) 에 공급하여 스위치 (113) 의 스위칭 타이밍을 제어한다. 더욱이, 타이밍 제어 회로 (116) 는 송신기 제어 신호 (134) 를 송신기 (114) 에 공급하여 송신기 (114) 를 제어한다. 그것에 더하여, 타이밍 제어 회로 (116) 는 송신기 (114) 에 구동기 (200) 의 구동 타이밍을 특정하는 구동 타이밍 데이터 (143) 를 공급한다.

타이밍 제어 회로 (116) 로부터의 스위치 제어 신호 (133) 에 의존하여, 스위치 (113) 는 비디오 신호 프로세싱 회로 (111) 로부터 송신된 비디오 데이터 (141) 또는 트레이닝 패턴 삽입 회로 (112) 로부터 송신된 트레이닝 패턴 (PAT_TR) 을 선택적으로 송신기 (114) 로 송신한다.

송신기 (114) 는 도 13 에 도시한 바와 같이 비디오 데이터 신호 (DAT) 를 생성하고, 그 비디오 데이터 신호 (DAT) 를 구동기 (200) 로 송신한다. 더 상세하게는, 비디오 데이터 신호 (DAT) 는 비디오 데이터 (141) 및 제어 데이터 (144) 를 포함한다. 비디오 데이터 (141) 는 디스플레이 패널 (300) 상에 디스플레이된 비디오에 대응하며, 활성 주기 (ACT) 동안 송신된다. 한편, 제어 데이터 (144) 는 활성 주기 (ACT) 간의 블랭킹 주기 (BLNK) 에 삽입된다. 제어 데이터 (144) 는 구동기 (200) 에서의 비디오 데이터 (141) 의 프로세싱을 제어하는 데이터이며, 적어도 구동 타이밍 데이터 (143) 를 포함한다. 또한, 제어 데이터 (144) 는 트레이닝 패턴 (PAT_TR) 을 더 포함한다. 제어 데이터 (144) 는 구동 타이밍 데이터 (143) 및 트레이닝 패턴 (PAT_TR) 에 더하여 임의의 데이터를 포함할 수도 있다.

송신기 (114) 는 비디오 데이터 신호 (DAT) 를 PLL 회로 (115) 로부터 공급된 클록 신호 (135) 와 동기하여 구동기 (200) 로 송신한다. 즉, 클록 신호는 비디오 데이터 신호 (DAT) 에 중첩된다.

구동기 (200) 는 제어 디바이스 (100) 로부터 비디오 데이터 신호 (DAT) 를 수신하고, 그 비디오 데이터 신호 (DAT) 에 응답하여 디스플레이 패널 (300) 의 디스플레이 엘리먼트를 구동한다. 더 상세하게는, 구동기 (200) 에는, 클록 데이터 복원 회로 (210), 디스플레이 엘리먼트 구동 회로 (260) 및 신호 프로세싱 회로 (270) 가 제공된다.

클록 데이터 복원 회로 (210) 에는, 수신기 회로 (220), PLL 회로 (230), 의사 로크 검출 회로 (240) 및 주파수 보정 회로 (250) 가 제공된다. 클록 데이터 복원 회로 (210), 수신기 회로 (220), PLL 회로 (230), 의사 로크 검출 회로 (240) 및 주파수 보정 회로 (250) 는 각각 도 1 에 도시된 클록 데이터 복원 회로 (10), 수신기 회로 (20), PLL 회로 (30), 의사 로크 검출 회로 (40) 및 주파수 보정 회로 (50) 와 등가이다. 클록 데이터 복원 회로 (210) 는 비디오 데이터 신호 (DAT) 내의 제어 데이터 (144) 에 포함된 트레이닝 패턴 (PAT_TR) (미리 결정된 패턴) 을 이용함으로써 의사 로크 검출을 수행한다. 의사 로크가 검출될 때, 클록 데이터 복원 회로 (210) 는 클록 주파수를 신속히 저하시키고, 이로써 PLL 회로 (230) 가 적절하게 로크된다.

또한, 수신기 회로 (220) 는 수신된 비디오 데이터 신호 (DAT) 에 기초하여 클록 신호 (CLK) 를 재생시키고 비디오 데이터 신호 (DAT) 를 취한다. 그 후에, 신호 프로세싱 회로 (270) 는 비디오 데이터 (141) 및 구동 타이밍 신호를 복원하고 비디오 데이터 (141), 구동 타이밍 신호 및 클록 신호 (CLK) 를 디스플레이 엘리먼트 구동 회로 (260) 로 출력한다. 구동 타이밍 신호는 디스플레이 엘리먼트 구동 회로 (260) 의 구동 타이밍을 특정하는 신호이며, 구동 타이밍 데이터 (143) 에 기초하여 생성된다. 상세하게는, 도 13 에 도시한 바와 같이, 구동 타이밍 신호는 블랭킹 주기 (BLNK) 에서의 제 1 구동 타이밍 데이터 (143) 에 응답하여 활성화되며, 구동 타이밍 신호는 제 2 구동 타이밍 데이터 (143) 에 응답하여 비활성화된다.

디스플레이 엘리먼트 구동 회로 (260) 는 구동 타이밍 신호의 활성화의 검출 시에 디스플레이 패널 (300) 의 선택된 라인의 디스플레이 엘리먼트의 구동을 시작한다. 더 상세하게는, 디스플레이 엘리먼트 구동 회로 (260) 는 마지막 활성 주기 (ACT) 동안 전송되는 비디오 데이터 (141) 에 따라 디스플레이 엘리먼트 구동 신호를 생성하며, 디스플레이 엘리먼트 구동 신호를 디스플레이 패널 (300) 의 데이터 라인에 공급한다. 그 결과, 디스플레이 패널 (300) 의 선택된 라인의 디스플레이 엘리먼트가 구동된다.

디스플레이 패널 (300) 로서, 예를 들어, LCD 패널, 유기 EL (Electro-Luminescence) 디스플레이 패널 또는 전계 방출 디스플레이 패널이 이용될 수 있다. LCD 패널이 디스플레이 패널 (300) 로서 이용되는 액정 디스플레이 디바이스의 경우에, 제어 디바이스 (100) 는 LCD 제어기에 대응하고, 구동기 (200) 는 소스 구동기 (또는 데이터 라인 구동기) 에 대응한다.

본 발명의 실시형태는 첨부 도면을 참조하여 상기 설명되었다. 그러나, 본 발명이 상기 설명된 실시형태로 제한되지 않고, 본 발명의 사상으로부터 벗어나지 않고 범위 내에서 당업자에 의해 적절하게 변형될 수 있다.

Claims

미리 결정된 패턴을 포함하는 시리얼 데이터를 수신하고 상기 시리얼 데이터를 클록 신호와 동기하여 샘플링하여 샘플링된 데이터를 생성하도록 구성된 수신기 회로;
상기 샘플링된 데이터에 기초하여 클록 데이터 복원을 수행하여 상기 클록 신호를 생성하도록 구성된 PLL 회로; 및
상기 샘플링된 데이터에 포함된 의사 로크 패턴을 검출함으로써 상기 PLL 회로의 의사 로크 (false lock) 를 검출하도록 구성된 의사 로크 검출 회로를 포함하며,
상기 의사 로크 패턴은 상기 PLL 회로의 의사 로크가 발생할 때 상기 수신기 회로에 의해 상기 미리 결정된 패턴을 샘플링하여 획득된 패턴인, 클록 데이터 복원 회로.
제 1 항에 있어서,
상기 의사 로크가 상기 의사 로크 검출 회로에 의해 검출될 때, 상기 클록 신호의 주파수가 저하되도록 상기 PLL 회로를 제어하도록 구성된 주파수 보정 회로를 더 포함하는, 클록 데이터 복원 회로.
제 2 항에 있어서,
상기 PLL 회로는 주파수가 루프 필터의 출력 전압에 의존하는 상기 클록 신호를 생성하도록 구성된 전압 제어 발진기를 포함하며,
상기 의사 로크가 상기 의사 로크 검출 회로에 의해 검출될 때, 상기 주파수 보정 회로는 상기 전압 제어 발진기에 공급된 상기 출력 전압을 저하시키는, 클록 데이터 복원 회로.
제 3 항에 있어서,
상기 의사 로크 검출 회로는,
원하는 주파수보다 높은 제 1 주파수에서의 상기 의사 로크인 제 1 의사 로크를 검출하도록 구성된 제 1 의사 로크 검출 회로; 및
상기 제 1 주파수보다 더 높은 제 2 주파수에서의 상기 의사 로크인 제 2 의사 로크를 검출하도록 구성된 제 2 의사 로크 검출 회로를 포함하며,
상기 주파수 보정 회로는 상기 제 1 의사 로크가 검출될 때보다 상기 제 2 의사 로크가 검출될 때 더 크게 상기 출력 전압을 저하시키는, 클록 데이터 복원 회로.
제 1 항에 있어서,
상기 미리 결정된 패턴은 상기 PLL 회로의 풀-인 (pull-in) 을 위해 또는 상기 PLL 회로의 로크 상태의 유지를 위해 상기 시리얼 데이터에 삽입된 트레이닝 패턴인, 클록 데이터 복원 회로.
제 1 항에 있어서,
상기 시리얼 데이터는 디스플레이 디바이스용 디스플레이 구동기에 공급된 비디오 데이터 신호이며,
상기 비디오 데이터 신호는,
상기 디스플레이 디바이스 상에 디스플레이된 비디오에 대응하는 비디오 데이터; 및
상기 디스플레이 구동기에서의 상기 비디오 데이터의 프로세싱을 제어하는 제어 데이터를 포함하며,
상기 미리 결정된 패턴은 상기 제어 데이터에 포함되는, 클록 데이터 복원 회로.
디스플레이 패널을 구동하도록 구성된 디스플레이 구동기; 및
미리 결정된 패턴을 포함하는 시리얼 데이터인 비디오 데이터 신호를 생성하고 상기 비디오 데이터 신호를 상기 디스플레이 구동기로 송신하도록 구성된 제어 디바이스를 포함하며,
상기 디스플레이 구동기는,
상기 비디오 데이터 신호를 수신하고 상기 비디오 데이터 신호를 클록 신호와 동기하여 샘플링하여 샘플링된 데이터를 생성하도록 구성된 수신기;
상기 샘플링된 데이터에 기초하여 클록 데이터 복원을 수행하여 상기 클록 신호를 생성하도록 구성된 PLL 회로; 및
상기 샘플링된 데이터에 포함된 의사 로크 패턴을 검출함으로써 상기 PLL 회로의 의사 로크를 검출하도록 구성된 의사 로크 검출 회로를 포함하며,
상기 의사 로크 패턴은 상기 PLL 회로의 의사 로크가 발생할 때 상기 수신기에 의해 상기 미리 결정된 패턴을 샘플링하여 획득된 패턴인, 디스플레이 디바이스.
제 7 항에 있어서,
상기 디스플레이 구동기는 주파수 보정 회로를 더 포함하며,
상기 의사 로크가 상기 의사 로크 검출 회로에 의해 검출될 때, 상기 주파수 보정 회로는 상기 클록 신호의 주파수가 저하되도록 상기 PLL 회로를 제어하는, 디스플레이 디바이스.
제 7 항에 있어서,
상기 비디오 데이터 신호는,
상기 디스플레이 패널 상에 디스플레이된 비디오에 대응하는 비디오 데이터; 및
상기 디스플레이 구동기에서의 상기 비디오 데이터의 프로세싱을 제어하는 제어 데이터를 포함하며,
상기 미리 결정된 패턴은 상기 제어 데이터에 포함되는, 디스플레이 디바이스.
제 7 항에 있어서,
상기 미리 결정된 패턴은 상기 PLL 회로의 풀-인을 위해 또는 상기 PLL 회로의 로크 상태의 유지를 위해 상기 비디오 데이터 신호에 삽입된 트레이닝 패턴인, 디스플레이 디바이스.