TWI440350B - 時脈資料回復電路及顯示裝置 - Google Patents

Description

時脈資料回復電路及顯示裝置

本發明係關於時脈資料回復(CDR,clock data recovery)。

時脈資料回復對未使用時脈專線的數位資料傳輸為一有用技術。更具體來說，時脈信號係疊加至傳送資料本身，而已接收資料的接收設備由該接收資料再生該時脈信號。再者，接收設備藉由使用該再生時脈信號取樣資料。此類的時脈資料回復係用在高速通訊介面、顯示驅動器、光碟再製裝置等等。

鎖相迴路(PLL,Phase Locked Loop)電路係經常用於時脈資料回復。PLL電路包括電壓控制震盪器(VCO,Voltage Controlled Oscillator)，並藉由控制VCO的控制電壓來再生時脈信號，達到期望的震盪頻率。再生時脈信號的頻率與相位與輸入信號同步的狀態稱為PLL電路的「鎖定」。然而，在若干狀況中，PLL電路會因各式原因無法正常運作，而再生時脈的頻率因而鎖定於與期望頻率不同的頻率上。此狀態稱為PLL電路的「錯誤鎖定」(false lock)。因為若發生錯誤鎖定就無法確保接收正確資料，所以在早期階段偵測錯誤鎖定的發生是很重要的。

日本專利公開號第JP-2005-318014A號揭示一種偵測錯誤鎖定的方法。更具體來說，偵測其中資料速率與時脈頻率之間的比率為1:n(其中n為等於或大於2的整數)之錯誤鎖定的方法如下。即監控根據再生時脈取樣的資料一段預定期間，並計算在預定期間三個位元以上的[0,1,0,...]型態或[1,0,1,...]型態的發生機率。若發生機率為0%，則判定1：n的錯誤鎖定已發生。

本申請案的發明者已知悉下列各點。在上述日本專利公開號第JP-2005-318014A號中需計算[0,1,0,...]型態或[1,0,1,...]型態之發生機率。若發生機率的計算準確性不足，則會不正確地偵測出錯誤鎖定。提高發生機率的計算準確性需要輸入大量資料，其造成偵測錯誤鎖定發生的所需時間增加。

本發明的一實施例提供一種時脈資料回復電路。該時脈資料回復電路具有：一接收電路，其建構為接收包括一預定型態的一串列資料，並與一時脈信號同步下取樣該串列資料以產生一取樣資料；一PLL電路，其建構為根據該取樣資料執行時脈資料回復，以產生該時脈信號；以及一錯誤鎖定偵測電路，其建構為藉由偵測該包括在取樣資料中的一錯誤鎖定型態，偵測該PLL電路的錯誤鎖定。該錯誤鎖定型態係當發生該PLL電路的錯誤鎖定時，藉由該接收電路取樣該預定型態而得的型態。

本發明的另一實施例提供一種顯示裝置。該顯示裝置具有：一顯示驅動器，其係建構為驅動一顯示面板；以及一控制裝置，其係建構為產生一影像資料信號作為包括一預定型態的一串列資料，並傳輸該影像資料信號至該顯示驅動器。該顯示驅動器具有：一接收器，其係建構為接收該影像資料信號，並與一時脈信號同步下取樣該影像資料信號，以產生一取樣資料；一PLL電路，其係建構為根據該取樣資料執行時脈資料回復，以產生該時脈信號；以及一錯誤鎖定偵測電路，其係建構為藉由偵測包括在該取樣資料中的一錯誤鎖定型態，偵測該PLL電路的錯誤鎖定。該錯誤鎖定型態係當發生該PLL電路的錯誤鎖定時，藉由該接收器取樣該預定型態所得之一型態。

依照本發明，錯誤鎖定型態本身係從該取樣資料所偵測出，用以偵測該錯誤鎖定的發生。不需要計算預定期間三個位元以上的[0,1,0,...]型態或[1,0,1,...]型態之發生機率。因此縮短偵測發生錯誤鎖定的所需時間。

現將參照示範性實施例描述本發明。熟習此技藝者將知悉能使用本發明所授完成許多其他替代實施例，而本發明並不限於用以說明的示範性實施例。

1.資料傳輸系統

圖1依照本發明實施例系統化地呈現資料傳輸系統1的組態。資料傳輸系統1包括串列資料傳輸電路100與時脈資料回復電路10。串列資料傳輸電路100產生串列資料DAT並傳輸該串列資料DAT至時脈資料回復電路10。

時脈資料回復電路10接收該串列資料DAT。時脈資料回復電路10由已接收的串料資料DAT再生時脈信號CLK，並藉由使用該時脈信號CLK(再生時脈)取樣該串列資料DAT。更具體來說，時脈資料回復電路10包括：接收電路20、PLL電路30、錯誤鎖定偵測電路40與頻率校正電路50。

接收電路20接收由外部供應作為輸入資料Din的串列資料DAT。接收電路20在與時脈信號CLK同步下取樣輸入資料Din。取樣資料Dsmp因取樣而取得。即接收電路20根據時脈信號CLK取樣輸入資料Din，產生取樣資料Dsmp。接收電路20供應取樣資料Dsmp至PLL電路30與錯誤鎖定偵測電路40，並亦向外輸出取樣資料Dsmp。

PLL電路30接收取樣資料Dsmp。PLL電路30根據取樣資料Dsmp執行「時脈資料回復」，再生時脈信號CLK。PLL電路30供應取得的時脈信號CLK(再生時脈)至接收電路20。

錯誤鎖定偵測電路40接收取樣資料Dsmp。藉由參照取樣資料Dsmp，錯誤鎖定偵測電路40偵測PLL電路30的「錯誤鎖定」。隨後將描述錯誤鎖定偵測處理細節。在偵測發生錯誤鎖定之後，錯誤鎖定偵測電路40馬上就輸出錯誤鎖定偵測信號SD至頻率校正電路50。

若錯誤鎖定偵測電路40偵測到錯誤鎖定，則頻率校正電路50控制PLL電路30，強制降低其震盪頻率。即頻率校正電路50回應由錯誤鎖定偵測電路40輸出的錯誤鎖定偵測信號SD，控制PLL電路30致使時脈信號CLK頻率降低。

在本實施例中，串列資料DAT所包括的「預定型態」係用以偵測錯誤鎖定。舉例而言，PLL電路30的「訓練型態PAT_TR」係用作預定型態。訓練型態PAT_TR為用以引入PLL電路30或用以維持PLL電路30的鎖定狀態之熟知型態，並在預定時序插入至串列資料DAT中。舉例而言，如圖2所示，訓練型態PAT_TR係在通電之後馬上插入，並位於未發生系統運作問題處。通常訓練型態PAT_TR係由預定位元數的重複「0」與「1」(0,1,0,1,0,1...)組成。

串列資料傳輸電路100產生包括此類訓練型態PAT_TR(預定型態)的串列資料DAT，然後傳輸串列資料DAT至時脈資料回復電路10。時脈資料回復電路10接收作為輸入資料Din、包括訓練型態PAT_TR(預定型態)的串列資料DAT,並根據輸入資料Din執行時脈資料回復與錯誤鎖定偵測。下面將描述藉由使用訓練型態PAT_TR「0,1,0,1...」偵測錯誤鎖定的一種方法。

圖3與圖4呈現藉由接收電路20取樣訓練型態PAT_TR。更具體來說,呈現包括在輸入至接收電路20的輸入資料Din中之訓練型態PAT_TR、時脈信號CLK、以及根據時脈信號CLK取樣而得的取樣資料Dsmp。

圖3呈現未發生錯誤鎖定的狀況。在此狀況中，取得具有期望頻率的時脈信號CLK，且輸入資料速率與時脈頻率彼此一致。由於取樣訓練型態PAT_TR所得的取樣資料Dsmp為「0,1,0,1...」，其為與訓練型態PAT_TR相同的型態。

另一方面，圖4呈現發生錯誤鎖定於雙倍頻的狀況。在此狀況中，PLL電路30係鎖定在期望頻率二倍的頻率上，且時脈頻率為期望頻率的二倍。因此，由於取樣訓練型態PAT_TR所得的取樣資料Dsmp變成「0,0,1,1,0,0,1,1,...」，其中各位元係取樣二次。此型態與訓練型態PAT_TR不同是由發生錯誤鎖定而造成，且此後稱為「錯誤鎖定型態PAT_FL」。即錯誤鎖定型態PAT_FL係在PLL電路30發生錯誤鎖定的狀況中，由接收電路20取樣訓練型態PAT_TR(預定型態)所得之型態。

依照本實施例的錯誤鎖定偵測電路40能藉由偵測包括在取樣資料Dsmp中的錯誤鎖定型態PAT_FL，偵測PLL電路30的錯誤鎖定。即錯誤鎖定偵測電路40判定錯誤鎖定型態PAT_FL是否包括在取樣資料Dsmp中。若錯誤鎖定型態PAT_FL係包括在取樣資料Dsmp中，錯誤鎖定偵測電路40便輸出錯誤鎖定偵測信號SD至頻率校正電路50。

依照本實施例，為了偵測發生錯誤鎖定，錯誤鎖定型態PAT_FL本身係以此方式從取樣資料Dsmp中偵測。不需要計算在預定期間三個位元以上的[0,1,0,...]型態或[1,0,1,...]型態之發生機率。因此，縮短偵測發生錯誤鎖定之所需時間。

若錯誤鎖定偵測電路40偵測到錯誤鎖定，頻率控制電路50就會控制PLL電路30，強制降低時脈信號CLK的頻率。PLL電路30因而變成正常運作狀態。

當注意串列資料傳輸電路100插入訓練型態PAT_TR至不包含錯誤鎖定型態PAT_FL的串列資料DAT中。即由時脈資料回復電路10所接收的串列資料DAT(輸入資料Din)不包括錯誤鎖定型態PAT_FL。因此能預防不正確地偵測錯誤鎖定。

舉例而言，時脈資料回復電路10係用在處理通訊資料的非同步通訊介面與處理顯示器資料的顯示驅動器。此類通訊資料與顯示器資料係受到傳輸側的各式處理，因而不包含如上所述的錯誤鎖定型態PAT_FL。

用在錯誤鎖定偵測的預定型態不限於上述的「0,1,0,1,...」。任何型態皆可用作預定型態，只要對應的錯誤鎖定型態PAT_FL未包括在串列資料DAT中，且亦可由錯誤鎖定偵測電路40輕易偵測。

2.時脈資料回復電路10的各式實例

時脈資料回復電路10有各式可能的組態類型。將描述若干實例如下。

2-1.第一實例

圖5為呈現時脈資料回復電路10的組態實例之方塊圖。在本實例中，錯誤鎖定偵測電路40包括雙倍型態偵測電路42。

雙倍型態偵測電路42偵測如圖4所示的錯誤鎖定型態PAT_FL，以偵測錯誤鎖定於雙倍頻。請注意在若干狀況中(例如緊接通電之後的狀況)並未判別第一位元資料。因此，雙倍型態偵測電路42最好能不論取樣的起始位元為何，皆能偵測錯誤鎖定型態PAT_FL。圖6呈現在訓練型態PAT_TR為「0,1,0,1,...」的狀況中，錯誤鎖定型態PAT_FL的四個類型，其將由雙倍型態偵測電路42偵測。

圖7呈現電路組態實例，其能偵測圖6所示之錯誤鎖定型態PAT_FL的四個類型。圖7所示的雙倍型態偵測電路42係設有二級的EXOR電路與一個18-輸入AND電路。AND電路的輸出對應錯誤鎖定信號SD。一個20-位元資料(D<0>至D<19>)係供應至雙倍型態偵測電路42。若20-位元資料匹配圖6所示的錯誤鎖定型態PAT_FL之任一類型，就啟動錯誤鎖定偵測信號SD並轉為高階(「1」)。因此，藉由依序供應每次20-位元的取樣資料Dsmp就能偵測錯誤鎖定。舉例而言，藉由使用根據時脈信號CLK運作的串並聯轉換電路或移位暫存器，就能達成供應取樣資料Dsmp。

再次參照圖5，PLL電路30包括：相位頻率偵測器(PFD,phase-frequency detector)31、電荷泵32、迴路濾波器33、電壓控制電路34、電壓控制震盪器(VCO,voltage controlled oscillator)35與除頻器36。

電荷泵32供應電流至迴路濾波器33。迴路濾波器33的輸出電壓為濾波器電壓Vlf。濾波器電壓Vlf係供應至VCO 35。VCO 35的震盪頻率fvco依濾波器電壓Vlf而變。即VCO 35產生時脈信號CLK，其時脈頻率fvco依濾波器電壓Vlf而定。除頻器36將自VCO 35輸出的時脈信號CLK除頻以產生回授時脈CLKfd。

相位頻率偵測器31接收取樣資料Dsmp與回授時脈CLKfd。首先，相位頻率偵測器31偵測取樣資料Dsmp與回授時脈CLKfd之間的頻率差異，並控制電荷泵32的運作以消除該差異。在取樣資料Dsmp與回授時脈CLKfd的頻率幾乎彼此匹配之後，執行相位調整。具體而言，相位頻率偵測器31偵測取樣資料Dsmp與回授時脈CLKfd之間的相位差異，並控制電荷泵32的運作以消除該差異。以此方式，控制濾波器電壓Vlf與時脈頻率fvco成為各自期望值，並因而達成如圖3所示的取樣。請注意在圖3所示實例的狀況中，除頻器36為1/2除頻器。

若發生錯誤鎖定(請看圖4)，則時脈頻率fvco高於期望值。在此狀況中，供應至VCO 35的濾波器電壓Vlf高於期望值，因此就需降低濾波器電壓Vlf。為此，如圖5所示，電壓控制電路34係設在VCO 35之前的階段。電壓控制電路34回應錯誤鎖定偵測信號SD，降低供應至VCO 35的濾波器電壓Vlf。因此亦降低時脈頻率fvco。即電壓控制電路34對應圖1所示的頻率校正電路50，並在偵測出錯誤鎖定時，藉由降低濾波器電壓Vlf降低時脈頻率fvco。

圖8呈現迴路濾波器33與電壓控制電路34(頻率校正電路50)的實例。迴路濾波器33係以RC濾波器為例。迴路濾波器33的輸出節點N1係連接至電壓控制電路34與VCO 35。電壓控制電路34包括連接於輸出節點N1與接地線之間的NMOS電晶體MN。錯誤鎖定偵測信號SD係供應至NMOS電晶體MN的閘極。當偵測出發生錯誤鎖定時，便啟動錯誤鎖定信號SD成為高階，因而開啟NMOS電晶體MN。因此，迴路濾波器33的輸出節點N1電壓降低，因而降低輸入至VCO 35的濾波器電壓Vlf。所以，時脈頻率fvco降低並因此消除錯誤鎖定。

圖9呈現運作實例。在圖9中，橫軸代表輸入至VCO 35的濾波器電壓Vlf，縱軸代表時脈頻率fvco。時脈頻率fvco依濾波器電壓Vlf而變。頻率f1為期望時脈頻率，而頻率f2為頻率f1的二倍。在狀態(1)，發生錯誤鎖定於雙倍頻f2。當錯誤鎖定偵測電路40偵測出錯誤鎖定時，電壓控制電路34(頻率校正電路50)便降低濾波器電壓Vlf以降低時脈頻率fvco(狀態(2))。之後，PLL電路30就正常運作，並鎖定在期望時脈頻率f1(狀態(3))。

2-2.第二實例

錯誤鎖定偵測電路40所偵測的錯誤鎖定並不限於鎖定於雙倍頻。錯誤鎖定偵測電路40會偵測錯誤鎖定於n-倍頻率(n為等於或大於2的整數)。再者，錯誤鎖定偵測電路40可建構為偵測錯誤鎖定的數個型態。

在圖10所示實例中，錯誤鎖定偵測電路40偵測錯誤鎖定於雙倍頻、三倍頻與四倍頻。更具體而言，錯誤鎖定偵測電路40包括雙倍型態偵測電路42、三倍型態偵測電路43與四倍型態偵測電路44。如第一實例的狀況，雙倍型態偵測電路42偵測錯誤鎖定於雙倍頻，並輸出錯誤鎖定偵測信號SD至電壓控制電路34。相似地，三倍型態偵測電路43與四倍型態偵測電路44分別偵測錯誤鎖定於三倍頻與四倍頻，並輸出錯誤鎖定偵測信號SD至電壓控制電路34。

舉例而言，錯誤鎖定偵測信號SD為一位元信號，如第一實例的狀況。在此狀況中，當任一偵測電路(42、43與44)偵測出錯誤鎖定，錯誤鎖定偵測信號SD就轉為高階(「1」)。在此狀況中的電壓控制電路34之組態與第一實例中的組態相同(請看圖8)。

或者，錯誤鎖定偵測信號SD可為多位元信號。在此狀況中，錯誤鎖定偵測信號SD的內容依所偵測的錯誤鎖定型態而定。圖11呈現電壓控制電路34(頻率校正電路50)的組態實例，其支援多位元的錯誤鎖定偵測信號SD。電壓控制電路34包括數個NMOS電晶體MN1、MN2與MN3，其係在迴路濾波器33的輸出節點N1與接地線之間並聯。錯誤鎖定偵測信號SD的個別位元係供應至NMOS電晶體MN1、MN2與MN3的閘極。

舉例而言，在偵測出錯誤鎖定於雙倍頻的狀況中，僅開啟一個NMOS電晶體MN1。在偵測出錯誤鎖定於三倍頻的狀況中，開啟二個NMOS電晶體MN1與MN2。在偵測出錯誤鎖定於四倍頻的狀況中，開啟三個NMOS電晶體MN1至MN3。因此，濾波器電壓Vlf的控制量依所偵測錯誤鎖定的類型而定。更具體而言，在偵測出錯誤鎖定於三倍頻的狀況中，電壓控制電路34降低濾波器電壓Vlf的幅度多於在偵測出錯誤鎖定於雙倍頻的狀況。在偵測出錯誤鎖定於四倍頻的狀況中，電壓控制電路34降低濾波器電壓Vlf的幅度更加多於在偵測出錯誤鎖定於三倍頻的狀況。此可快速消除錯誤鎖定而不論型態為何。

2-3.其他實例

可限制VCO 35的震盪頻率fvco。舉例而言，VCO 35的震盪頻率fvco係受限制以致其小於期望頻率f1的三倍。在此狀況中，減少受偵測的錯誤鎖定類型數量，並因而減少錯誤鎖定偵測電路40的面積，如第一實例的狀況。

錯誤鎖定偵測電路40可藉由預定控制信號控制開/關。舉例而言，當訓練型態PAT_TR的輸入時序為已知，錯誤鎖定偵測電路40係依照該輸入時序啟動。因為在其他期間停用錯誤鎖定偵測電路40，所以可減少電力消耗。

3.顯示裝置

依照本發明實施例的時脈資料回復電路10係可用於驅動顯示裝置的顯示面板之顯示驅動器。在此狀況中，供應至時脈資料回復電路10的串列資料DAT為供應至顯示驅動器的影像資料信號。一般而言，影像資料信號包括：對應顯示在顯示面板的影像之「影像資料」；以及在顯示驅動器中用以控制影像資料處理之「控制資料」。因此可輕易插入上述訓練型態PAT_TR至影像資料信號中，而不會影響影像資料。即僅需包括訓練型態PAT_TR至控制資料中。

圖12系統化呈現依照本實施例的顯示裝置之組態實例。顯示裝置係設有：控制裝置100、驅動器200與顯示面板300，其中顯示單元係配置為矩陣型式。圖13為呈現圖12所示的顯示裝置運作之時序圖。將參照圖12與13描述依照本實施例的顯示裝置。

控制裝置100對應圖1所示的串列資料傳輸電路100。即控制裝置100產生包括訓練型態PAT_TR的影像資料信號DAT(串列資料)，並傳輸影像資料信號DAT至驅動器200。更具體而言，控制裝置100係設有：影像信號處理電路111、訓練型態插入電路112、開關113、傳輸器114、PLL電路115與時序控制電路116。

影像信號處理電路111接收外部影像信號，並從該外部影像信號產生影像資料141。如圖13所示，各水平期間包括對應影像資料141的活動期間ACT，以及非活動期間的空白期間BLNK。如隨後所將描述，控制資料144係插入至空白期間BLNK。

訓練型態插入電路112產生上述訓練型態PAT_TR以插入至影像資料信號DAT。訓練型態PAT_TR為用以引入PLL電路或維持PLL電路的鎖定狀態之型態，且通常為「0,1,0,1,...」。

時序控制電路116根據外部時脈信號，執行控制裝置100與驅動器200的時序控制。更具體而言，時序控制電路116分別供應時序控制信號131與132至影像信號處理電路111與PLL電路115，以控制這些電路的運作時序。再者，時序控制電路116供應開關控制信號133至開關113，以控制開關113的開關時序。另外，時序控制電路116供應傳輸器控制信號134至傳輸器114以控制傳輸器114。除此之外，時序控制電路116供應明定驅動器200的驅動時序之驅動時序資料143至傳輸器114。

依照來自時序控制電路116的開關控制信號133，開關113選擇性地傳輸下列項目至傳輸器114：由影像信號處理電路111所傳輸的影像資料141或由訓練型態插入電路112所傳輸的訓練型態PAT_TR。

傳輸器114產生如圖13所示的影像資料信號DAT，並傳輸影像資料信號DAT至驅動器200。更具體而言，影像資料信號DAT包括影像資料141與控制資料144。影像資料141對應顯示在顯示面板300的影像，並在活動期間ACT傳輸。另一方面，控制資料144係在活動期間ACT之間的空白期間BLNK插入。控制資料144為在驅動器200中用以控制影像資料141處理之資料，並至少包括驅動時序資料143。另外，控制資料144亦包括訓練型態PAT_TR。控制資料144可包括驅動時序資料143與訓練型態PAT_TR之外的任意資料。

應當注意傳輸器114係與由PLL電路115所供應的時脈信號135同步下，傳輸影像資料信號DAT至驅動器200。即時脈信號係疊加在影像資料信號DAT上。

驅動器200接收來自控制裝置100的影像資料信號DAT，並回應影像資料信號DAT，驅動顯示面板300的顯示元件。更具體而言，驅動器200係設有：時脈資料回復電路210、顯示元件驅動電路260與信號處理電路270。

時脈資料回復電路210係設有：接收電路220、PLL電路230、錯誤鎖定偵測電路240與頻率校正電路250。時脈資料回復電路210、接收電路220、PLL電路230、錯誤鎖定偵測電路240與頻率校正電路250分別相等於圖1所示的時脈資料回復電路10、接收電路20、PLL電路30、錯誤鎖定偵測電路40與頻率校正電路50。時脈資料回復電路210藉由使用包括在影像資料信號DAT的控制資料144中的訓練型態PAT_TR(預定型態)，執行錯誤鎖定偵測。當偵測出錯誤鎖定時，時脈資料回復電路210便迅速降低時脈頻率，因而恰當地鎖定PLL電路230。

再者，根據所接收的影像資料信號DAT，接收電路220再生時脈信號CLK並取得影像資料信號DAT。之後，信號處理電路270復原影像資料141與驅動時序信號，並輸出影像資料141、驅動時序信號與時脈信號CLK至顯示元件驅動電路260。驅動時序信號為用以指明顯示元件驅動電路260的驅動時序之信號，且係根據驅動時序資料143產生。具體而言，如圖13所示，驅動時序信號係回應空白期間BLNK的第一驅動時序資料143而啟動，並回應第二驅動時序143而停用。

當偵測出驅動時序信號啟動後，顯示元件驅動電路260立即開始驅動顯示面板300的所選線路之顯示元件。更具體而言，顯示元件驅動電路260依照上個活動期間ACT時期所傳送的影像資料141，產生顯示元件驅動信號，並供應顯示元件驅動信號至顯示面板300的資料線。因此驅動顯示面板300的所選線路之顯示元件。

舉例而言，LCD面板、有機電激發光顯示面板、或場發射顯示面板皆可作為顯示面板300來使用。在使用LCD面板作為顯示面板300之液晶顯示裝置的狀況中，控制裝置100對應LCD控制器，而驅動器200對應源極驅動器(或資料線驅動器)。

已參照隨附圖式描述本發明實施例如上。然而，請注意本發明並不限於上述實施例，而是可由熟習本技術者在未偏離其精神範疇下做適當修改。

1．．．資料傳輸系統

10．．．時脈資料回復電路

20．．．接收電路

30．．．鎖相迴路(PLL,Phase Locked Loop)電路

31．．．相位頻率偵測器(PFD,phase-frequency detector)

32．．．電荷泵

33．．．迴路濾波器

34．．．電壓控制電路

35．．．電壓控制震盪器(VCO,voltage controlled oscillator)

36．．．除頻器

40．．．錯誤鎖定偵測電路

42．．．雙倍型態偵測電路

43．．．三倍型態偵測電路

44．．．四倍型態偵測電路

50．．．頻率校正電路

100．．．串列資料傳輸電路/控制裝置

111．．．影像信號處理電路

112．．．訓練型態插入電路

113．．．開關

114．．．傳輸器

115．．．PLL電路

116．．．時序控制電路

131、132．．．時序控制信號

133．．．開關控制信號

134．．．傳輸器控制信號

135．．．時脈信號

141．．．影像資料

143．．．驅動時序資料

144．．．控制資料

200．．．驅動器

210．．．時脈資料回復電路

220．．．接收電路

230．．．PLL電路

240．．．錯誤鎖定偵測電路

250．．．頻率校正電路

260．．．顯示元件驅動電路

270．．．信號處理電路

300．．．顯示面板

ACT．．．活動期間

BLNK．．．空白期間

f1．．．期望時脈頻率

f2．．．期望時脈頻率的二倍

fvco．．．時脈頻率

CLK．．．時脈信號

CLKfd．．．回授時脈

DAT．．．串列資料

Din．．．輸入資料

Dsmp．．．取樣資料

PAT_FL．．．錯誤鎖定型態

PAT_TR．．．訓練型態

MN、MN1-MN3．．．NMOS電晶體

N1．．．節點

SD．．．錯誤鎖定偵測信號

Vlf．．．濾波器電壓

從上述特定較佳實施例偕同隨附圖式將可更加明白本發明上述與其他目的、優點以及特點，其中：

圖1係依照本發明實施例的一方塊圖，系統化呈現資料傳輸系統的組態；

圖2呈現包括訓練型態的串列資料實例；

圖3呈現未發生錯誤鎖定的狀況下取樣訓練型態取樣；

圖4呈現發生錯誤鎖定的狀況下取樣訓練型態；

圖5為呈現時脈資料回復電路的組態實例之方塊圖；

圖6呈現錯誤鎖定型態的實例；

圖7為呈現雙倍型態偵測電路的組態實例之電路圖；

圖8為呈現迴路濾波器與電壓控制電路的組態實例之電路圖；

圖9呈現時脈資料回復電路的運作實例；

圖10為呈現時脈資料回復電路的另一組態實例之方塊圖；

圖11為呈現迴路濾波器與電壓控制電路的另一組態實例之電路圖；

圖12係依照本發明實施例的一方塊圖，系統化呈現顯示裝置的組態；

圖13為呈現顯示裝置運作之時序圖。

10．．．時脈資料回復電路

20．．．接收電路

30．．．鎖相迴路(PLL,Phase Locked Loop)電路

40．．．錯誤鎖定偵測電路

50．．．頻率校正電路

100．．．串列資料傳輸電路

CLK．．．時脈信號

DAT．．．串列資料

Din．．．輸入資料

Dsmp．．．取樣資料

SD．．．錯誤鎖定偵測信號

Claims (7)

1. 一種時脈資料回復電路，包含：一接收電路，其建構為接收包括一預定型態的一串列資料，並與一時脈信號同步下取樣該串列資料以產生一取樣資料；一PLL電路，其建構為根據該取樣資料執行時脈資料回復，以產生該時脈信號；一錯誤鎖定偵測電路，其建構為藉由偵測包括在該取樣資料中的一錯誤鎖定型態，偵測該PLL電路的錯誤鎖定，其中該錯誤鎖定型態為當發生該PLL電路的該錯誤鎖定時，藉由該接收電路取樣該預定型態而得的型態，其中該時脈資料回復電路更包含：一頻率校正電路，其係建構為當該錯誤鎖定偵測電路偵測出該錯誤鎖定時，控制該PLL電路以降低該時脈信號的頻率，其中該PLL電路包括一電壓控制震盪器，其係建構為產生頻率依一迴路濾波器的輸出電壓而定之該時脈信號，其中當該錯誤鎖定偵測電路偵測出該錯誤鎖定時，該頻率校正電路降低供應至該電壓控制震盪器的該輸出電壓，其中該錯誤鎖定偵測電路包含：建構為偵測第一錯誤鎖定之第一錯誤鎖定偵測電路，該第一錯誤鎖定為高於一期望頻率的第一頻率下之該錯誤鎖定；以及建構為偵測第二錯誤鎖定之第二錯誤鎖定偵測電路，該第二錯誤鎖定為更高於該第一頻率的第二頻率下之該錯誤鎖定，其中當偵測出該第二錯誤鎖定時，該頻率校正電路降低該輸出電壓的幅度大於當偵測出該第一錯誤鎖定時的情況。
2. 如申請專利範圍第1項之時脈資料回復電路，其中該預定型態為插入至該串列資料之訓練型態，用以引入該PLL電路或維持該PLL電路的鎖定狀態。
3. 如申請專利範圍第1項之時脈資料回復電路， 其中該串列資料為供應至顯示裝置的顯示驅動器之一影像資料信號，其中該影像資料信號包括：一影像資料，其對應顯示在該顯示裝置的影像；以及一控制資料，其用以在該顯示驅動器中控制該影像資料之處理，其中該預定型態係包括在該控制資料中。
4. 一種顯示裝置，包含：一顯示驅動器，其係建構為驅動一顯示面板；以及一控制裝置，其係建構為產生一影像資料信號作為包括一預定型態的一串列資料，並傳輸該影像資料信號至該顯示驅動器，其中該顯示驅動器包含：一接收器，其係建構為接收該影像資料信號，並與一時脈信號同步下取樣該影像資料信號以產生一取樣資料；一PLL電路，其係建構為根據該取樣資料執行時脈資料回復，以產生該時脈信號；以及一錯誤鎖定偵測電路，其係建構為藉由偵測包括在該取樣資料中的一錯誤鎖定型態，偵測該PLL電路的錯誤鎖定，其中該錯誤鎖定型態係當發生該PLL電路的錯誤鎖定時，藉由該接收器取樣該預定型態所得之一型態，其中該顯示驅動器更包含：一頻率校正電路，其係建構為當該錯誤鎖定偵測電路偵測出該錯誤鎖定時，控制該PLL電路以降低該時脈信號的頻率，其中該PLL電路包括一電壓控制震盪器，其係建構為產生頻率依一迴路濾波器的輸出電壓而定之該時脈信號，其中當該錯誤鎖定偵測電路偵測出該錯誤鎖定時，該頻率校正電路降低供應至該電壓控制震盪器的該輸出電壓，其中該錯誤鎖定偵測電路包含：建構為偵測第一錯誤鎖定之第一錯誤鎖定偵測電路，該第一 錯誤鎖定為高於一期望頻率的第一頻率下之該錯誤鎖定；以及建構為偵測第二錯誤鎖定之第二錯誤鎖定偵測電路，該第二錯誤鎖定為更高於該第一頻率的第二頻率下之該錯誤鎖定，其中當偵測出該第二錯誤鎖定時，該頻率校正電路降低該輸出電壓的幅度大於當偵測出該第一錯誤鎖定時的情況。
5. 如申請專利範圍第4項之顯示裝置，其中該顯示驅動器更包含一頻率校正電路，以及其中當該錯誤鎖定偵測電路偵測出該錯誤鎖定時，該頻率校正電路控制該PLL電路以降低該時脈信號的頻率。
6. 如申請專利範圍第4項之顯示裝置，其中該影像資料信號包括：一影像資料，其對應顯示在該顯示面板的影像；以及一控制資料，其用以在該顯示驅動器中控制該影像資料之處理，其中該預定型態係包括在該控制資料中。
7. 如申請專利範圍第4項之顯示裝置，其中該預定型態為插入該影像資料信號中的一訓練型態，用以引入該PLL電路或維持該PLL電路的一鎖定狀態。