KR20100105725A - 실리콘 구조의 제조 및 프로파일 제어를 이용한 딥 실리콘 에칭 - Google Patents

실리콘 구조의 제조 및 프로파일 제어를 이용한 딥 실리콘 에칭 Download PDF

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Abstract

정상-상태 가스 플로우로 실리콘 층으로 피쳐들을 에칭하는 방법이 제공된다. 산소 함유 가스 및 불소 함유 가스를 포함하는 에칭 가스가 제공된다. 에칭 가스로부터 플라즈마가 제공된다. 그 후, 에칭 가스의 플로우가 중단된다.

Description

실리콘 구조의 제조 및 프로파일 제어를 이용한 딥 실리콘 에칭{FABRICATION OF A SILICON STRUCTURE AND DEEP SILICON ETCH WITH PROFILE CONTROL}
본 발명은 플라즈마 프로세싱 챔버들에서 상이한 재료들로의 피쳐들의 에칭에 관한 것이다. 또한, 본 발명은 딥 실리콘 에칭 (deep silicon etching) 에 관한 것이다.
통상적으로, 플라즈마 리액터들에서 에칭되는 재료들은 도전층들 및 유전체 층들을 포함한다. 예컨대, 도전층들은 금속-함유 층들 또는 실리콘-함유 층들로 구성될 수도 있다. 예컨대, 유전체 층들은 유기 재료들 또는 무기 재료들로 구성될 수도 있다.
통상적으로, 특정한 재료는 전용 에칭 챔버에서 에칭된다. 즉, 유전체 층들은 전용 유전체 에칭 챔버들에서 통상적으로 에칭되고, 실리콘-함유 층들은 도체 에칭 챔버들에서 통상적으로 에칭되며, 금속-함유 층들은 금속 에칭 챔버들에서 통상적으로 에칭된다.
로베르트 보쉬 게엠베하 (Robert Bosch GmbH) 에 의해 독창적으로 개발된 보쉬 (Bosch) 프로세스에 기초한 딥 실리콘 에칭은, 실리콘 측벽 보호를 위한 폴리머 증착과 실리콘 에칭 사이의 빠른 스위칭을 수반한다. SF6 및 C4F8 은 각각 에칭 및 증착 (패시베이션) 싸이클들을 위한 주요 프로세스 가스들이다.
본 발명의 개요
전술한 바를 달성하기 위해 그리고 본 발명의 목적에 따르면, 일 실시형태에서, 적어도 하나의 도전층, 적어도 하나의 유전체 층, 및 실리콘 기판으로 패터닝된 피쳐들을 에칭하기 위한 방법이 제공된다. 실리콘 웨이퍼가 프로세스 챔버로 로딩되고, 적어도 하나의 도전층 및 적어도 하나의 유전체 층은 실리콘 웨이퍼 위에 배치된다. 프로세스 챔버로 도전층 에칭 가스를 플로우시키는 단계, 도전층 에칭 가스로부터 플라즈마를 형성하는 단계, 도전층 에칭 가스로부터 형성된 플라즈마로 적어도 하나의 도전층을 에칭하는 단계, 및 도전층 에칭 가스 플로우를 중단시키는 단계를 포함하여, 적어도 하나의 도전층이 에칭된다. 프로세스 챔버로 유전체 에칭 가스를 플로우시키는 단계, 유전체 에칭 가스로부터 플라즈마를 형성하는 단계, 유전체 에칭 가스로부터 형성된 플라즈마로 적어도 하나의 유전체 층을 에칭하는 단계, 및 유전체 층 에칭 가스 플로우를 중단시키는 단계를 포함하여, 적어도 하나의 유전체 층이 에칭된다. 챔버로 실리콘 에칭 가스를 플로우시키는 단계, 실리콘 에칭 가스로부터 플라즈마를 형성하는 단계, 실리콘 에칭 가스로부터 형성된 플라즈마로 실리콘 웨이퍼로 에칭하는 단계, 및 실리콘 에칭 플로우를 중단시키는 단계를 포함하여, 실리콘 층이 에칭된다. 프로세스 챔버로부터 웨이퍼가 언로딩된다.
본 발명의 다른 표현에서, 정상-상태 가스 플로우로 실리콘 웨이퍼로 피쳐들을 에칭하는 방법이 제공된다. 웨이퍼가 플라즈마 프로세싱 챔버로 로딩된다. SF6, SiF4, HBr, 및 O2 로 구성된 정상-상태 가스 플로우가 제공된다. 정상-상태 가스 플로우로부터 플라즈마가 형성된다. 정상-상태 가스 플로우로부터 형성된 플라즈마로 실리콘 웨이퍼가 에칭된다. 플라즈마 프로세싱 챔버로부터 웨이퍼가 제거된다.
본 발명의 다른 표현에서, 도전층, 유전체 층, 및 실리콘 기판으로 피쳐들을 에칭하기 위한 장치가 제공된다. 진공 챔버를 포함하는 플라즈마 프로세싱 챔버가 제공된다. 유전체 윈도우는 진공 챔버의 측면을 형성한다. 적어도 하나의 안테나는 플라즈마를 지속시키기 위해 전력을 제공하기 위한 유전체 윈도우에 인접하다. 적어도 하나의 플라즈마 전력 소스가 적어도 하나의 안테나에 전기적으로 접속되고, 전력 공급은 5000 와트를 초과하는 전력을 제공하는 것이 가능하다. 유전체 윈도우 냉각 시스템이 제공되고, 유전체 윈도우는 유전체 윈도우 냉각 시스템으로 배치되며, 유전체 윈도우 냉각 시스템은, 냉각 가스 소스, 엔클로져 벽으로부터 유전체 윈도우로 연장하는 엔클로져를 형성하기 위해 유전체 윈도우로부터 이격된 엔클로져 벽, 엔클로져로 냉각 가스를 안내하는 입력 도관, 엔클로져로부터 냉각 가스 플로우를 안내하기 위한 출력 도관, 및 입력 및 출력 도관들을 통해 냉각 가스를 이동시키기 위한 펌프를 포함한다. 기판 지지체는 플라즈마 프로세싱 챔버 내에서 실리콘 기판을 지지하기 위한 것이다. 압력 조절기는 플라즈마 프로세싱 챔버 내의 압력을 조절하기 위한 것이다. 가스 주입구는 플라즈마 프로세싱 챔버로 가스를 제공하기 위한 것이다. 가스 배출구는 플라즈마 프로세싱 챔버로부터 가스를 배기한다. 가스 소스는 가스 주입구와 유체 연결한다.
본 발명의 다른 표현에서, 피쳐들을 에칭하기 위한 장치가 제공된다. 진공 챔버, 진공 챔버의 측면을 형성하는 유전체 윈도우, 플라즈마를 지속시키기 위해 전력을 제공하기 위한 유전체 윈도우에 인접한 적어도 하나의 안테나, 적어도 하나의 안테나에 전기적으로 접속된 적어도 하나의 플라즈마 전력 소스, 플라즈마 프로세싱 챔버 내에서 실리콘 기판을 지지하기 위한 기판 지지체, 플라즈마 프로세싱 챔버 내의 압력을 조절하기 위한 압력 조절기, 플라즈마 프로세싱 챔버로 가스를 제공하기 위한 가스 주입구, 및 플라즈마 프로세싱 챔버로부터 가스를 배기하기 위한 가스 배출구를 포함하는 플라즈마 프로세싱 챔버가 제공된다. 가스 소스는 가스 주입구와 유체 연결하고, 도전층 에칭 가스 소스, 유전체 층 에칭 가스 소스, 및 실리콘 기판 에칭 가스 소스를 포함한다. 제어기는 가스 소스 및 적어도 하나의 안테나에 제어가능하게 접속되고, 적어도 하나의 프로세서 및 컴퓨터 판독가능 매체를 포함한다. 컴퓨터 판독가능 매체는, 도전층 에칭 가스 소스로부터 플라즈마 프로세싱 챔버로 도전층 에칭 가스를 제공하기 위한 컴퓨터 판독가능 코드, 도전층 에칭 가스를 플라즈마로 변환하기 위한 컴퓨터 판독가능 코드, 및 도전층 에칭 가스 소스로부터 플라즈마 프로세싱 챔버로의 도전층 에칭 가스 플로우를 중단시키기 위한 컴퓨터 판독가능 코드를 포함하는 도전층을 에칭하기 위한 컴퓨터 판독가능 코드; 유전체 층 에칭 가스 소스로부터 플라즈마 프로세싱 챔버로 유전체 층 에칭 가스를 제공하기 위한 컴퓨터 판독가능 코드, 유전체 층 에칭 가스를 플라즈마를 변환하기 위한 컴퓨터 판독가능 코드, 및 유전체 층 에칭 가스 소스로부터 플라즈마 프로세싱 챔버로의 유전체 층 에칭 가스 플로우를 중단시키기 위한 컴퓨터 판독가능 코드를 포함하는 유전체 층을 에칭하기 위한 컴퓨터 판독가능 코드; 및 실리콘 기판 에칭 가스 소스로부터 플라즈마 프로세싱 챔버로 실리콘 기판 에칭 가스를 제공하기 위한 컴퓨터 판독가능 코드, 실리콘 기판 에칭 가스를 플라즈마로 변환하기 위한 컴퓨터 판독가능 코드, 도전층 에칭 가스 소스로부터 플라즈마 프로세싱 챔버로의 실리콘 기판 에칭 가스 플로우를 중단시키기 위한 컴퓨터 판독가능 코드를 포함하는 실리콘 기판으로 에칭하기 위한 컴퓨터 판독가능 코드를 포함한다.
본 발명의 다른 표현에서, 정상-상태 가스 플로우를 이용하여 실리콘 층으로 피쳐들을 에칭하는 방법이 제공된다. 산소 함유 가스 및 불소 함유 가스를 포함하는 에칭 가스가 제공된다. 에칭 가스로부터 플라즈마가 제공된다. 바이어스 전압이 제공되고, 플라즈마를 사용하여 실리콘 층으로 피쳐들이 에칭된다. 바이어스 전압은 5 볼트 이상일 수도 있다. 산소 함유 가스는 SO2, CO2, CO, NO2, 또는 N2O 중 적어도 하나를 포함할 수도 있고, 에칭 가스는 O2 를 더 함유할 수도 있다. 불소 함유 가스는 SF6 또는 NF3 을 포함할 수도 있다.
본 발명의 다른 표현에서, 실리콘 층으로 피쳐들을 에칭하기 위한 장치가 제공된다. 장치는, 진공 챔버, 진공 챔버의 측면을 형성하는 유전체 윈도우, 플라즈마를 지속시키기 위해 전력을 제공하기 위한 유전체 윈도우에 인접한 적어도 하나의 안테나, 적어도 하나의 안테나에 전기적으로 접속된 적어도 하나의 플라즈마 전력 소스, 플라즈마 프로세싱 챔버 내에서 실리콘 기판을 지지하기 위한 기판 지지체, 플라즈마 프로세싱 챔버 내의 압력을 조절하기 위한 압력 조절기, 플라즈마 프로세싱 챔버로 가스를 제공하기 위한 가스 주입구, 및 플라즈마 프로세싱 챔버로부터 가스를 배기하기 위한 가스 배출구를 포함하는 플라즈마 프로세싱 챔버를 포함한다. 장치는 가스 주입구와 유체 연결하는 가스 소스를 더 포함한다. 가스 소스들은 산소 함유 가스 소스, 불소 함유 가스 소스, 및 선택적인 첨가 가스 소스를 포함한다. 제어기는 가스 소스 및 적어도 하나의 안테나에 제어가능하게 접속된다. 제어기는 적어도 하나의 프로세서 및 컴퓨터 판독가능 매체를 포함한다. 컴퓨터 판독가능 매체는, 가스 소스로부터 플라즈마 프로세싱 챔버로 에칭 가스를 제공하기 위한 컴퓨터 판독가능 코드로서, 그 에칭 가스는 산소 함유 가스 및 불소 함유 가스를 포함하는, 상기 에칭 가스를 제공하기 위한 컴퓨터 판독가능 코드, 에칭 가스로부터 플라즈마를 생성하기 위한 컴퓨터 판독가능 코드, 바이어스 전압을 제공하기 위한 컴퓨터 판독가능 코드, 플라즈마를 사용하여 실리콘 층으로 피쳐들을 에칭하기 위한 컴퓨터 판독가능 코드, 및 가스 소스로부터 플라즈마 프로세싱 챔버로의 에칭 가스 플로우를 중단시키기 위한 컴퓨터 판독가능 코드를 포함한다. 산소 함유 가스 소스는 SO2 가스 소스를 포함할 수도 있다. 불소 함유 가스 소스는 SF6 가스 소스를 포함할 수도 있다. 첨가 가스 소스는 SiF4 가스 소스를 포함한다.
본 발명의 이들 및 다른 특징들은 다음의 도면들과 함께 본 발명의 상세한 설명에서 이하 더 상세히 설명될 것이다.
도면의 간단한 설명
본 발명은 유사한 참조 번호들이 유사한 엘리먼트들을 지칭하는 첨부 도면들의 도들에서 한정되지 않게 예로써 예시된다.
도 1은 본 발명의 일 실시형태의 고 레벨 플로우 차트이다.
도 2a 내지 도 2c는 본 발명의 실시형태에 따라 프로세싱된 스택의 개략도들이다.
도 3은 본 발명의 실시형태를 수행하는데 사용될 수도 있는 플라즈마 프로세싱 시스템의 일 실시형태의 개략도이다.
도 4a 및 도 4b는 본 발명의 실시형태들에서 사용되는 제어기를 구현하는데 적합한 컴퓨터 시스템을 예시한다.
도 5는 본 발명의 일 실시형태의 장점들을 예시하는 예시적인 적층된 3-차원 집적 회로 디바이스의 개략도이다.
도 6은 냉각 시스템에 대한 윈도우의 상부의 투시도이다.
도 7은 도 6의 윈도우의 단면도이다.
도 8은 본 발명의 일 실시형태에 따른 정상-상태 (steady-state) 가스 플로우을 이용하여 실리콘 층으로 피쳐들을 에칭하는 방법의 플로우 차트이다.
도 9는 본 발명의 일 실시형태에 따른 딥 실리콘 에칭을 예시하는 개략적인 단면도이다.
도 10은 본 발명의 실시형태를 수행하는데 사용될 수도 있는 플라즈마 프로세싱 시스템의 예의 개략도이다.
바람직한 실시형태들의 상세한 설명
이제, 본 발명은 첨부 도면들에서 예시된 바와 같은 본 발명의 몇몇 바람직한 실시형태들을 참조하여 상세히 설명될 것이다. 다음의 설명에서, 본 발명의 철저한 이해를 제공하기 위해 다수의 특정 세부사항들이 설명된다. 그러나, 이들 특정 세부사항들의 일부 또는 전부가 없이도 본 발명이 실시될 수도 있다는 것이 당업자에게 명백할 것이다. 다른 경우들에서, 본 발명을 불필요하게 불명료히 하지 않기 위해 공지의 프로세스 단계들 및/또는 구조들은 상세히 설명되지 않았다.
플라즈마 리액터들에서 에칭되는 재료들은 도전층들 및 유전체 층들을 포함한다. 예컨대, 도전층들은 금속-함유 층들 또는 실리콘-함유 층들로 구성될 수도 있다. 예컨대, 유전체 층들은 유기 또는 무기의 비-도전성 재료들로 구성될 수도 있다. 통상적으로, 특정한 재료는 전용 에칭 챔버에서 에칭된다. 즉, 유전체 층들은 전용 유전체 에칭 챔버들에서 통상적으로 에칭되고, 실리콘-함유 층들은 도체 에칭 챔버들에서 통상적으로 에칭되며, 금속-함유 층들은 금속 에칭 챔버들에서 통상적으로 에칭된다.
예컨대 CMOS 디바이스들의 제조 동안에, 실리콘 웨이퍼의 표면 상에 다수의 도전 및 유전체 층들이 있을 수도 있다. 몇몇 경우들에서, 웨이퍼 상에 존재하는 기존의 다수의 도전 및 유전체 층들의 일부 또는 전부를 통해 에칭하는 것이 유리할 수도 있다. 예컨대, 후속하는 프로세싱 단계에서 실리콘 기판 내의 피쳐의 형성을 허용하기 위해, 그러한 도전 및 유전체 층들은 에칭될 수도 있다. 각각의 별개의 도전 또는 유전체 층을 에칭하기 위한 개별적인 전용 에칭 챔버들의 사용은, 웨이퍼가 다수의 에칭 챔버들에서 다수의 프로세싱 단계들을 경험하게 할 수도 있고, 이는 상당한 부가적인 비용 및 프로세싱 복잡도를 결과로 발생시킬 수도 있다. 따라서, 실리콘 웨이퍼 상에 있을 수도 있는 모든 유전체 및 도체 층들을 단일 챔버에서 에칭하고, 전-처리들, 후-처리들과 같은 부가적인 프로세스들 및 실리콘 기판으로 피쳐들을 에칭하기 위해 그 동일한 챔버를 사용하는 것이 유리할 수도 있다.
이해를 용이하게 하기 위해, 도 1은 본 발명의 실시형태에서 사용되는 프로세스의 고 레벨 플로우 차트이다. 실리콘 기판 위에 배치된 적어도 하나의 유전체 층 및 적어도 하나의 도전층 위에 배치된 패터닝된 피쳐들을 갖는 웨이퍼가 프로세싱 챔버로 로딩된다 (단계 100). 그 후, 다음 프로세싱 단계를 위해 표면을 준비하도록 선택적인 에칭-전 처리 프로세스 (단계 110) 가 수행될 수도 있다. 그 후, 도전층 및 유전체 층이 에칭될 수도 있다 (각각, 단계 120 및 단계 130). 웨이퍼 상에 다수의 도전 및/또는 유전체 층들이 있는 경우에, 모든 층들을 제거하고 실리콘 기판을 노출시키기 위해 필요한 횟수 만큼 단계들 120 및 130 이 반복될 수도 있다. 그 후, 피쳐들은 노출된 실리콘 기판으로 에칭될 수도 있고 (단계 140), 프로세싱 챔버로부터 웨이퍼가 언로딩 (단계 160) 되기 이전에 선택적인 에칭-후 처리 프로세스 (단계 150) 가 수행될 수도 있다. 이 실시형태에서, 모든 프로세싱 단계들 (즉, 단계 100 내지 단계 160) 은 단일 프로세싱 챔버에서 수행된다.
웨이퍼가 프로세싱 챔버로 로딩 (단계 100) 될 때 웨이퍼 표면 상에 잔류물 또는 표면 손상이 있는 경우에, 제 1 에칭 단계 (120) 이전에, 단계 110, 즉 웨이퍼 에칭-전 처리 단계가 수행될 수도 있다. 일반적으로, 웨이퍼의 표면 상의 잔류물의 존재는, 잔류물이 전체 에칭 성능에 대한 상당한 부정적인 영향을 가질 수 있기 때문에, 매우 바람직하지 않다. 예컨대, 웨이퍼의 표면 상의 잔류 재료들의 존재는, 잔류 재료들이 아래 놓인 층보다 더 느리게 에칭될 수도 있기 때문에, 아래 놓인 막의 불균일한 에칭 또는 "필라 (pillar) 들" 또는 "그래스 (grass)" 와 같은 분리된 결함들의 형성을 결과로 발생시킬 수도 있다. 그러한 결함들이 형성되면, 그 결함들은 모든 후속하는 에칭 단계를 통해 전파할 수도 있고, 모든 후속하는 에칭 단계와 간섭할 수도 있다. 예컨대, 제 1 도전층 에칭 단계 (예컨대, 단계 120) 에서 분리된 결함들이 형성되는 경우에, 그 분리된 결함들은 후속하는 유전체 에칭 단계 (예컨대, 단계 130) 의 성능을 저하시킬 수도 있고, 후속하는 실리콘 기판 에칭 단계 (예컨대, 단계 140) 로 전파할 수도 있다.
잔류물의 소스들은, 플라즈마 프로세스들, 습식 케미컬 배쓰들, 및/또는 전기 회로들의 테스트 또는 프로빙 (probing) 과 같은 이전의 프로세싱 단계들을 포함할 수도 있다. 또한, 클린 (clean) 하지 않은 주변 환경 (ambient environment) 으로의 노출, 또는 부적절한 웨이퍼 핸들링 또는 이송이 잔류물로 웨이퍼 표면을 오염시킬 수도 있다.
잔류물은 무기-기반, 유기-기반, 또는 양자의 조합일 수도 있다. 예컨대, 실리콘 에칭 프로세스로부터의 무기-기반 잔류물은 실리콘 및 산소를 함유할 수도 있거나, 또는 구리 프로세싱 단계로부터의 무기-기반 잔류물은 구리 및 산소를 함유할 수도 있다. 유기-기반 잔류물의 예들은, 예컨대 탄소, 수소, 및 불소의 조합들과 같은, 유전체 에칭 단계로부터의 증착된 재료들을 포함하고/하거나, 리소그래피 단계로부터의 잔류 포토레지스트를 포함한다. 또한, 잔류물은, 노듈 (nodule) 들과 같은 분리된 오브젝트들의 형태 또는 코히어런트 (coherent) 막의 형태를 취할 수도 있거나, 또는 양자의 조합을 취할 수도 있다.
적절한 플라즈마-기반 전-처리 단계 (단계 110) 가 유기-기반 및 무기-기반 잔류물을 없애는데 사용될 수도 있다. 유기-기반 잔류물 프로세스의 제거를 위한 전-처리 플라즈마 프로세스 (단계 110) 의 예는, 20 내지 200 볼트의 바이어스 전압 및 1000 내지 2500 와트의 적용된 TCP 전력으로 50 내지 200 mTorr 의 압력에서, 100 내지 600 sccm 의 O2, 20 내지 200 sccm 의 N2, 20 내지 200 sccm 의 Ar 이다. 다른 실시형태들에서 다른 주파수들이 사용될 수도 있지만, 본 명세서 내의 모든 예들에서, TCP 전력은 13.56 ㎒ 의 주파수를 갖는다.
무기 잔류물을 제거하기 위한 전-처리 플라즈마 프로세스 (단계 110) 의 예는, 20 내지 200 볼트의 바이어스 전압 및 1000 내지 2500 와트의 적용된 TCP 전력으로 50 내지 200 mTorr 의 압력에서, 100 내지 600 sccm 의 O2, 10 내지 100 sccm 의 CF4 및/또는 CHF3 및/또는 CH3F, 0 내지 200 sccm 의 Ar 이다.
또한, 웨이퍼 전처리 단계 (단계 110) 가 에칭될 제 1 층의 표면에 있는 결함들을 없애는데 사용될 수도 있다. 예컨대, CMOS 디바이스들의 테스트는 종종, 구리 및/또는 알루미늄 테스트 패드들과 물리적인 접촉을 하기 위해서 뿐만 아니라 구리 및/또는 알루미늄 테스트 패드들을 통해 전류가 흐르게 하기 위해 프로브를 요구한다. 그러한 접촉은 스크래치들과 같은 손상, 및/또는 패드 표면에서의 가공-경화 (work-harden) 된 영역들의 형성을 결과로 발생시킬 수도 있다. 잔류물과 마찬가지로, 스크래치들 또는 가공-경화된 영역들과 같은 표면 결함들은, 아래 놓인 층의 불균일한 에칭을 결과로 발생시킬 수도 있거나, 또는 아래 놓인 도전층들 (예컨대, 단계 120), 유전체 층들 (예컨대, 단계 130) 의 후속하는 에칭, 및 실리콘 기판의 에칭 (단계 140) 과 간섭하는 능력을 갖는 "필라들" 또는 "그래스" 와 같은 아래 놓인 막에서의 분리된 결함들의 형성을 결과로 발생시킬 수도 있다.
적절한 플라즈마-기반 전-처리 단계 (단계 110) 가 에칭될 제 1 층의 표면에 있는 결함들을 없애는데 사용될 수도 있다. 에칭되는 층에서의 표면 결함들을 없애기 위한 전-처리 프로세스의 예는, 200 내지 700 볼트의 바이어스 전압 및 800 내지 2500 와트의 적용된 TCP 전력으로 8 내지 40 mTorr 의 압력에서, 50 내지 300 sccm 의 Cl2, 100 내지 400 sccm 의 BCl3, 0 내지 100 sccm 의 N2 이다.
표면 잔류물과 마찬가지로, 표면 결함들을 제거하기 위한 에칭-전 처리 프로세스들은 개별적인 전용 프로세싱 챔버들에서 통상적으로 수행된다. 따라서, 개별적인 전용 프로세싱 챔버에서 웨이퍼를 프로세싱하는 것과 연관될 수도 있는 부가적인 프로세싱 복잡도 및 비용을 없애기 위해, 에칭 프로세스들 (예컨대, 단계 120, 단계 130, 및 단계 140) 과 동일한 챔버에서 결함-제거 전-처리 단계 (단계 110) 를 수행하는 것이 유리할 수도 있다.
그러나, 잔류물 및/또는 표면 결함들이 없는 경우 또는 몇몇 다른 이유로 유리할 수도 있는 경우에, 웨이퍼 전-처리 단계 (단계 110) 가 생략될 수도 있고, 웨이퍼가 플라즈마 에칭 챔버로 로딩 (단계 100) 된 직후에 도전 및 유전체 층들이 에칭될 수도 있다 (단계 120 및 단계 130).
또한, 도전층들의 에칭 (단계 120) 및 유전체 층들의 에칭 (단계 130) 은 상이한 프로세싱 챔버들에서 통상적으로 수행된다. 예컨대, 유전체 층은 유전체 에칭 챔버에서 통상적으로 에칭되고, 금속-함유 도전층은 금속 에칭 챔버에서 통상적으로 에칭되며, 실리콘-함유 도전층은 실리콘 에칭 챔버에서 통상적으로 에칭된다. 다수의 경우들에서, 웨이퍼 상에 다수의 도전 및/또는 유전체 층들이 있을 수도 있고, 이 경우에, 모든 층들을 통해 에칭하기 위해 다수의 상이한 챔버들 사이에서 웨이퍼를 이송할 필요가 있을 수도 있다. 또한, 전용 챔버들은 상이한 물리적인 위치들에서 설치될 수도 있다. 따라서, 개별적인 전용 에칭 챔버들에서의 상이한 층들의 에칭은 상당한 부가적인 프로세싱 비용 및 복잡도를 결과로 발생시킬 수도 있다. 역으로, 단일 플라즈마 프로세싱 챔버에서 층의 각각의 타입을 에칭하는 것은 유리하게 프로세싱 비용 및 복잡도를 감소시킬 수도 있다.
도 1을 참조하면, 도전층 에칭 단계 (120) 는 웨이퍼 상에 있는 모든 도전층들을 에칭하기 위해 요구될 수도 있는 각각의 단계들의 총 수를 나타낸다. 유사하게, 유전체 층 에칭 단계 (130) 는 웨이퍼 상에 있는 모든 유전체 층들을 에칭하기 위해 요구될 수도 있는 에칭 단계들의 총 수를 나타낸다. 단계 120 와 단계 130 사이에서 화살표들에 의해 표시된 바와 같이, 예컨대 다수의 도전 및 유전체 층들이 있는 경우에, 도전 및 유전체 에칭 단계들 사이에서 스위칭하는 것이 유리할 수도 있다. 즉, 웨이퍼는 예컨대, 실리콘 기판 위에 배치된 최소의 1 개의 유전체 층 및 최소의 1 개의 도전층을 가질 수도 있고, 이 경우에, 도전층 에칭 단계 (120) 및 유전체 층 에칭 단계 (130) 는 각각 한번만 수행될 수도 있다. 또는, 다른 예에서, 다수의 도전층들 및 다수의 유전체 층들이 있을 수도 있고, 실리콘 기판 위에 예컨대 교번하는 층들로 배열될 수도 있으며, 이 경우에, 다수의 유전체 층 에칭 단계들 (130) 사이에 배치된 다수의 도전층 에칭 단계들 (120) 이 존재할 수도 있다.
이해를 용이하게 하기 위해, 도 2a는 실리콘 기판 위에 배치된 다수의 인터리브 (interleave) 된 도전 및 유전체 디바이스 층들을 갖는 패터닝된 실리콘 웨이퍼의 일 실시형태의 예이다. 패터닝된 마스크 층 (202) 을 갖는 웨이퍼 (200) 는 표면층 (204) 상에 피쳐 (218) 를 정의한다. 마스크 층 (202) 은 SiO2 또는 Si3N4 와 같은 무기-기반 하드마스크 또는 포토레지스트와 같은 유기-기반일 수도 있다. 예컨대, 표면층 (204) 은 텅스텐, 구리, 및/또는 알루미늄과 같은 금속을 함유하는 도전층일 수도 있다. 도전성 디바이스 층 (204) 아래에 배치된 층 (206) 은 예컨대 실리콘 디옥사이드와 같은 유전체 층일 수도 있다. 유전체 층 (206) 아래에 배치된 디바이스 층 (208) 은 도전층 (204) 과 상이한 재료 및/또는 조성으로 이루어진 다른 도전층일 수도 있으며; 예컨대, 도전층 (208) 은 실리사이드와 같은 실리콘-함유층일 수도 있다. 도전층 (208) 아래 그리고 실리콘 기판 (212) 위에 배치된 디바이스 층 (210) 은 저유전율 유전체 재료와 같은 부가적인 유전체 층일 수도 있다.
본 발명의 일 실시형태에서, 전체 층 스택 (즉, 층 (204) 내지 층 (210)) 은 동일한 플라즈마 프로세싱 챔버에서 층-특정 에칭 프로세스들의 시퀀스로 에칭될 수도 있다. 상술된 예를 계속하기 위해, 금속-함유 도전성 표면층 (204) 이 금속 에칭 프로세스로 가장 먼저 에칭될 수도 있다 (도 1의 단계 120). 금속 에칭 프로세스의 예는, 8 mTorr 내지 20 mTorr 의 범위 내의 압력, 1000 와트 내지 2500 와트의 범위 내의 TCP 전력, 250 볼트 내지 450 볼트의 범위 내의 바이어스 전압, Cl2/BCl3 의 가스 혼합물, 및 -10 ℃ 내지 +10 ℃ 의 범위 내의 정전 척 (ESC) 온도에서의 프로세스이다.
다음 단계에서, 유전체 층 (206) 이 실리콘 디옥사이드 유전체 에칭 프로세스로 에칭될 수도 있다 (도 1의 단계 130). 실리콘 디옥사이드 유전체 에칭 프로세스의 예는, 20 mTorr 내지 40 mTorr 의 범위 내의 압력, 2000 와트 내지 2500 와트의 범위 내의 TCP 전력, 1000 볼트 내지 1500 볼트의 범위 내의 바이어스 전압, -10 ℃ 내지 +10 ℃ 의 범위 내의 ESC 온도, 및 100 내지 300 sccm 의 CF4, 200 내지 400 sccm 의 CHF3, 50 내지 200 sccm 의 Ar, 및 0 내지 100 sccm 의 O2 의 가스 혼합물을 사용함으로써 수행된다.
다음 단계에서, 실리콘-함유 도전층 (208) 이 층 (204) 에 대해 사용된 도전층 에칭 프로세스와 상이할 수도 있는 도전층 에칭 프로세스 (도 1의 단계 120) 로 에칭될 수도 있다. 예컨대, 층 (208) 은, 5 mTorr 내지 10 mTorr 의 범위 내의 압력, 400 와트 내지 600 와트의 범위 내의 TCP 전력, 150 볼트 내지 250 볼트의 범위 내의 바이어스 전압, Cl2/NF3/O2/N2 또는 Cl2/CF4/HBr 의 가스 혼합물, 및 -10 ℃ 내지 +10 ℃ 의 범위 내의 ESC 온도에서의 프로세스와 같은 실리콘 에칭 프로세스로 에칭될 수도 있다.
부가적인 단계에서, 로우 k 유전체 층 (210) 이 층 (206) 을 에칭하는데 사용된 유전체 층 에칭 프로세스와 상이할 수도 있는 유전체 층 에칭 프로세스 (도 1의 단계 130) 로 에칭될 수도 있다. 예컨대, 층 (210) 은, 3 mTorr 내지 50 mTorr 의 범위 내의 압력, 150 와트 내지 700 와트의 범위 내의 TCP 전력, 30 볼트 내지 200 볼트의 범위 내의 바이어스 전압, -10 ℃ 내지 +60 ℃ 의 범위 내의 ESC 온도, 및 50 내지 200 sccm 의 CF4, 0 내지 20 sccm 의 CH2F2, 및 0 내지 15 sccm 의 O2 의 가스 혼합물을 사용하여, 로우-k 유전체 에칭 프로세스로 에칭될 수도 있다.
도 2b는 상술된 연속하는 도전층 및 유전체 층 에칭 단계들 이후의 층 스택 (200) 을 나타낸다. 단일 플라즈마 프로세싱 챔버에서 실리콘 기판 (212) 을 노출시키기 위해 도전층들 (204 및 208) 및 유전체 층들 (206 및 210) 을 통해 피쳐 (218) 가 에칭되었다. 수행될 필요가 있는 도전층 에칭 단계들 (도 1의 단계 120) 및 유전체 층 에칭 단계들 (도 1의 단계 130) 의 특정 수, 시퀀스, 및 타입이 웨이퍼 상에 있을 수도 있는 도전 및 유전체 층들의 상이한 수들, 타입들, 및 조합들에 대해 변화할 수도 있다는 것이 당업자에게 자명해야 한다.
실리콘 기판이 노출되는 경우에, 컨택트들, 비아들, 및/또는 트렌치들과 같은 피쳐들이 형성될 수도 있다 (도 1의 단계 140). 이해를 용이하게 하기 위해, 도 2c는 다수의 도전 및 유전체 층들이 에칭된 이후의 실리콘 기판으로 에칭된 피쳐의 단면의 예이다. 마스크 층 (202) 은 웨이퍼 (200) 상의 피쳐 (218) 를 정의한다. 층들 (204, 206, 208, 및 210) 은, 존재할 수도 있고 (예컨대, 이전의 문단들에서 설명된 바와 같이) 이전의 단계들에서 에칭되었을 수도 있는 도전 및 유전체 층들을 나타낸다. 실리콘 기판으로 피쳐들을 형성하기 위해 층들 (204, 206, 208, 및 210) 은 요구되지 않는다는 것이 당업자에게 자명해야 한다. 피쳐 (222) 는 수직한 (즉, 실질적으로 90 도) 프로파일 각도를 갖는 실리콘 기판 (212) 으로 에칭된 피쳐 (218) 의 예이고; 피쳐 (220) 는 테이퍼 (taper) 된 프로파일 (즉, 90 도 미만의 프로파일 각도) 을 갖는 실리콘 기판 (212) 으로 에칭된 피쳐 (218) 를 나타낸다. 이 피쳐를 형성하는데 사용되는 프로세스는, 반복적인 교번하는 증착 및 에칭 단계들로 구성된 보쉬-형 프로세스일 수 있다. 증착 프로세스의 예는, 40 mTorr 내지 100 mTorr 의 범위 내의 압력, 1400 와트 내지 2500 와트의 범위 내의 TCP 전력, 100 볼트 내지 150 볼트의 범위 내의 바이어스 전압, C4F8 의 가스, 및 -10 ℃ 내지 +10 ℃ 의 범위 내의 ESC 온도에서의 프로세스이다. 에칭 프로세스의 예는, 40 mTorr 내지 100 mTorr 의 범위 내의 압력, 1400 와트 내지 2500 와트의 범위 내의 TCP 전력, 100 볼트 내지 150 볼트의 범위 내의 바이어스 전압, SF6/Ar 의 가스 혼합물, 및 -10 ℃ 내지 +10 ℃ 의 범위 내의 ESC 온도에서의 프로세스이다. 증착과 에칭 사이에서 천이 단계가 요구될 수도 있다.
또한, 측벽들 상의 탄소 기반 패시베이션 층을 변경하기 위해, 보쉬-형 프로세스의 패시베이션 단계에서, 소량의 SO2 와 같은 황 함유 가스 또는 SiF4 와 같은 다른 가스가 C4F8 가스에 첨가될 수도 있다. 그러한 첨가물은, 특성들이 C-C 결합들과 상이한 C-S 결합들 또는 C-Si 결합들을 생성할 수도 있다. 이는, 패시베이션 단계의 시간을 감소시키고/시키거나 반복적인 증착-및-에칭 프로세스를 사용하는 측벽 프로파일의 추가적인 제어를 제공할 수도 있다.
다수의 경우들에서, 피쳐 (218) 는 실리콘 기판 (212) 으로 비교적 깊게 에칭될 수도 있다. 예컨대, 피쳐들 (220 및 222) 은 5 미크론으로부터 400 미크론까지의 범위의 깊이 (224) 까지 에칭될 수도 있고, 반면에 완성된 CMOS 디바이스의 모든 층들의 통상적인 두께는 단지 3 미크론 내지 5 미크론일 수도 있다. 통상적으로, 이러한 타입의 딥 피쳐들은, 플라즈마 에칭 및 증착의 교번하는 싸이클들의 빠른 반복을 이용하는 "신속하게 교번하는" 플라즈마 에칭 프로세스들의 사용에 의해 실리콘 기판들에서 형성된다. 즉, 플라즈마 프로세싱 리액터에 공급되는 프로세스 가스들은 신속하게 토글 (toggle) 온 및 오프되어, 프로세스가 웨이퍼로부터 실리콘이 제거되는 "에칭" 컨디션으로부터 웨이퍼 상에 재료가 증착되고 실리콘은 제거되지 않는 "증착" 컨디션으로 빠르게 변화하고, 그 후, 에칭 컨디션으로 다시 되돌아 가게 한다. 통상적으로, 교번하는 싸이클들의 지속기간은 비교적 짧고, 통상적으로, 실리콘 기판으로의 원하는 깊이 (224) 를 달성하기 위해 다수의 싸이클들이 요구된다. 그러나, 신속하게 교번하는 프로세스들은 비교적 낮은 에칭 효율과 같은 특정한 결점들을 가질 수도 있다. 예컨대, 통상적으로, 신속하게 교번하는 프로세스들은, 빠른-스위칭, 고-정확도의 가스 플로우 제어기들과 같은 특화된 하드웨어에 대한 요구조건들로 인해, 시스템 비용 및 복잡도를 증가시킨다.
고 에칭 효율 및 원하는 프로세스 유연성은, SF6, HBr, O2, 및 SiF4 를 포함하는 공급 가스들의 조합을 사용하는 연속적인 비-교번하는 에칭 프로세스로 달성될 수도 있다. 프로세스 동안에 (예컨대, 더 높은 값으로부터 더 낮은 값으로 램프 (ramp) 되거나, 그 반대로 램프되는 것과 같이) 공급 가스 플로우 세트 포인트들이 변화하더라도, 공급 가스 플로우들이 토글 온 및 오프되지 않으며, 대신 실리콘 기판 (212) 으로 피쳐 (218) 가 에칭되면서 가스 공급들이 연속적으로 유지되기 때문에, 프로세스는 연속적이다. 프로세스가 "에칭" 컨디션으로부터 "증착" 컨디션으로 변화하지 않으며 대신; 에칭 프로세스들 동안에 실리콘의 에칭 및 에칭의 억제 (inhibition) 가 동시에 발생하기 때문에, 프로세스는 비-교변한다. 그러한 연속적인 프로세스의 에칭 효율은, 총 프로세스 시간의 100 % 동안에 실리콘이 제거되기 때문에, 신속하게 교번하는 프로세스에 비해 상당히 개선될 수도 있다. 또한, 가스 프름들이 연속적이기 때문에, 가스 플로우 제어기들과 같은 표준 하드웨어가 사용될 수도 있어서, 프로세스를 지원하기 위해 요구되는 시스템의 복잡도 및 비용을 감소시킬 수도 있다.
SF6, HBr, O2, 및 SiF4 를 포함하는 공급 가스들의 조합을 사용하는 연속적인 비-교번하는 에칭 프로세스의 예는, 80 mTorr 에서의, 2500 W 의 TCP 전력, 250 V 의 바이어스 전압, 235 sccm 의 SF6, 30 sccm 의 HBr, 200 sccm 의 O2 및 190 sccm 의 SiF4 의 가스 혼합물에서의 프로세스이다. 데이터는 O2 및 SiF4 에 의한 언더컷 (undercut) 에서의 감소, SiF4 에 의한 감소된 보잉 (bowing), 및 HBr 에 의한 더 높은 에칭 레이트를 명확하게 나타낸다.
프로세스 유연성은 공급 가스들의 정확한 비율을 사용함으로써 달성될 수도 있다. 예컨대, 실리콘 기판 (212) 의 에칭 레이트는 총 공급 가스 플로우에 대한 SF6 의 비율을 변경함으로써 개선될 수도 있다. 다른 예에서, 실리콘 피쳐의 표면 거칠기는 총 가스 공급 플로우에 대한 HBr 의 비율을 변경함으로써 개선될 수도 있다. 또 다른 예에서, 수직하거나 (222) 또는 테이퍼된 (220) 원하는 프로파일 각도는 총 공급 가스 플로우에 대한 SiF4 의 비율을 변경함으로써 달성될 수도 있다. 또한, 공급 가스들의 비율은, 예컨대, 1 미크론으로부터 200 미크론까지의 범위의 범위 피쳐 사이즈들 (218) 에 대한 것, 또는 유기-기반 또는 무기-기반 마스크들 (202) 에 대한 것과 같은 다양한 웨이퍼 컨디션들에 대해 원하는 프로세스 성능을 산출하기 위해 최적화될 수도 있다. SiF4 에 대한 바람직한 범위는 0 sccm 내지 300 sccm 이고, 100 sccm 내지 200 sccm 인 것이 더 바람직하며, 가장 바람직한 값은 150 sccm 이다. HBr 에 대해, 바람직한 범위는 0 sccm 내지 50 sccm 이고, 20 sccm 내지 40 sccm 인 것이 더 바람직하며, 가장 바람직한 값은 30 sccm 이다. O2 에 대해, 바람직한 범위는 100 sccm 내지 225 sccm 이고, 150 sccm 내지 225 sccm 인 것이 더 바람직하며, 190 sccm 내지 205 sccm 인 것이 가장 바람직하다. SF6 에 대한 바람직한 범위는 200 sccm 내지 300 sccm 이다.
또한, 연속적인 에칭 프로세스 동안에, 플라즈마 전력, 웨이퍼 바이어스 전력, 프로세스 챔버 압력 등과 같은 통상적인 프로세스 파라미터들을 변화시킴으로써, 연속적인 에칭 프로세스의 프로세스 성능 및 유연성이 향상될 수도 있다. 예컨대, 웨이퍼에 도달하는 차징된 반응성 플라즈마 컴포넌트들에 대한 중성 (neutral) 의 비율을 밸런싱 (balance) 하기 위해, 플라즈마 전력 공급 및/또는 웨이퍼 바이어스 전압은 온/오프 또는 하이/로우 양식으로 펄싱 (pulse) 될 수도 있다. 다른 예에서, 플라즈마 전력, 웨이퍼 바이어스 전력, 및/또는 플라즈마 프로세싱 챔버 내의 압력은 연속적인 에칭 프로세스 동안에 높은 값으로부터 낮은 값으로 램프 (ramp) 될 수도 있다.
실리콘 기판 (212) 으로 피쳐 (218) 가 에칭된 (도 1의 단계 140) 이후에, 웨이퍼 (200) 에 대해 선택적인 후-처리 프로세스가 행해질 수도 있다 (도 1의 단계 150). 예컨대, 피쳐 (218) 를 정의하는데 사용되는 마스크 (202) 가 포토레지스트와 같은 유기-기반인 경우에, 산소-함유 플라즈마를 포함하는 마스크 제거 후처리 프로세스가 수행될 수도 있다. 그러한 마스크-제거 프로세스의 예는, 웨이퍼 온도가 섭씨 150 도 내지 섭씨 300 도이고, 600 mTorr 내지 2000 mTorr 의 압력에서, 2 kW 내지 8 kW 의 마이크로파들 또는 유도성 RF 인가된 전력에 의해 생성된, 다운스트림 디스차지를 이용하여, 2500 sccm 내지 10,000 sccm 의 O2, 250 sccm 내지 3000 sccm 의 N2, 0 sccm 내지 1000 sccm 의 H2O 의 플로우로, 다운스트림 플라즈마 리액터에서 실시되는 프로세스이다.
다른 예에서, 금속-함유 층과 같은 부식-프론 (corrosion-prone) 층 (예컨대, 도 2a 내지 도 2c의 층들 (204, 206, 208, 또는 210)) 이 있는 경우에, 수증기를 포함하는 부식-패시베이션 후-처리 프로세스가 수행될 수도 있다. 부식-패시베이션 프로세스의 예는, 웨이퍼 온도가 섭씨 150 도 내지 섭씨 300 도이고, 600 mTorr 내지 3000 mTorr 의 압력에서, 2 kW 내지 8 kW 의 마이크로파들 또는 유도성 RF 인가된 전력에 의해 생성된, 다운스트림 디스차지를 이용하여, 500 sccm 내지 3000 sccm 의 H2O 의 플로우 및 0 내지 3000 He 의 플로우로, 다운스트림 플라즈마 리액터에서 실시된다.
그러나, 포토레지스트 및/또는 부식-프론 층들이 없는 경우 또는 몇몇 다른 이유로 유리할 수도 있는 경우에, 웨이퍼 후-처리 단계 (도 1의 단계 150) 가 생략될 수도 있고, 실리콘 기판에서 피쳐가 형성된 (도 1의 단계 140) 이후에, 프로세싱 챔버로부터 웨이퍼가 언로딩될 수도 있다 (도 1의 단계 160).
도 1의 프로세스들의 플로우 차트에 의해 예시된 본 발명의 실시형태는, 플라즈마 프로세싱 챔버 (301) 를 내부에 갖는 플라즈마 리액터 (302) 를 포함하는 플라즈마 프로세싱 시스템 (300) 의 개략도인 도 3에서 도시된 바와 같은 플라즈마 프로세싱 챔버에서 수행될 수도 있다. 매치 네트워크 (324) 에 의해 튜닝된 플라즈마 전력 공급기 (322) 는, 플라즈마 프로세싱 챔버 (301) 에서 플라즈마 (308) 를 생성하기 위해 윈도우 (304) 근처에 위치된 안테나 (306) 에 전력을 공급한다. 안테나 (306) 는 프로세싱 챔버 (301) 내에서 균일한 확산 프로파일을 생성하도록 구성될 수도 있으며; 예컨대, 안테나 (306) 는 플라즈마 (308) 에서의 토로이달 (toroidal) 전력 분배를 위해 구성될 수도 있다. 윈도우 (304) 는, 에너지가 안테나 (306) 로부터 플라즈마 챔버 (301) 로 전달되도록 허용하면서 플라즈마 챔버 (301) 로부터 안테나 (306) 를 분리시키기 위해 제공된다. 매치 네트워크 (328) 에 의해 튜닝된 웨이퍼 바이어스 전압 전력 공급기 (326) 는, 전-처리 프로세싱 이전으로부터 후-처리 프로세싱 이후까지 웨이퍼를 지지하는, 기판 지지체를 제공하는, 전극 (310) 에 의해 지지되는, 웨이퍼 (312) 상에 바이어스 전압을 세팅하기 위해, 전극 (310) 에 전력을 제공한다. 플라즈마 전력 공급기 (322) 및 웨이퍼 바이어스 전압 공급기 (326) 에 대한 세트 포인트들은 제어기 (336) 에 의해 세팅된다.
플라즈마 전력 공급기 (322) 및 웨이퍼 바이어스 전압 전력 공급기 (326) 는 예컨대 13.56 ㎒, 27 ㎒, 2 ㎒, 400 ㎑, 또는 이들의 조합들과 같은 특정 무선 주파수들에서 동작하도록 구성될 수도 있다. 플라즈마 전력 공급기 (322) 및 웨이퍼 바이어스 전력 공급기 (326) 는 원하는 프로세스 성능을 달성하기 위해 일 범위의 전력을 공급하도록 적절하게 사이징될 수도 있다. 예컨대, 일 실시형태에서, 플라즈마 전력 공급기 (322) 는 5000 와트의 전력을 초과하는 전력을 공급할 수도 있고, 웨이퍼 바이어스 전압 전력 공급기 (326) 는 1250 와트의 전력을 초과하는 전력을 공급할 수도 있다. 또한, 안테나 (306) 및/또는 전극 (310) 은, 단일 전력 공급기에 의해 전원공급되거나 또는 다수의 전력 공급기들에 의해 전원공급될 수도 있는 2 개 이상의 서브-안테나들 또는 서브-전극들로 구성될 수도 있다.
도전층 에칭 가스 소스 (330), 유전체 층 에칭 가스 소스 (332), 및 실리콘 기판 에칭 가스 소스 (334) 를 포함하는 가스 공급 메커니즘 또는 가스 소스는 플라즈마 챔버 (301) 의 내부에 대한 프로세스들에 대해 요구되는 적절한 케미스트리를 공급한다. 예컨대, 도전층 에칭 가스 소스 (330) 는 Cl2, BCl3, H2O, HBr, SF6, NF3, CHF3, Ar, He, O2, H2O 등과 같은 통상적인 금속-함유 도전층 에칭 가스들을 포함할 수도 있다. 예컨대, 유전체 층 에칭 가스 소스 (332) 는, CH2F2, CH3F, CHF3, C4F8, C4F6, H2, O2, N2, Ar, CO2, CO 등과 같은 통상적인 유전체 층 에칭 가스들을 포함할 수도 있다. 예컨대, 실리콘 기판 에칭 가스 소스 (334) 는, 예컨대 SF6, HBr, O2, SiF4, 및 SiCl4 를 포함할 수도 있다. 이들 가스들의 가능한 조합들의 예들은: Cl2, SiF4, NF3, C2H4, He, Ar, H2, C2H4, CO2, CO 등과 같은 통상적인 실리콘-함유 층 에칭 가스들에 추가하여; 단일의 SF6; SF6 및 O2; SF6, O2 및 SiF4; SF6, O2 및 SiCl4; SF6, O2 및 HBr; SF6, O2, SiF4 및 HBr; SF6, O2 및 SiCl4; SF6, O2, SiCl4 및 HBr 이다.
또한, 측벽들을 보호하기 위한 산화 가스인, 실리콘 기판 에칭 가스에서의 O2 는 SO2, CO2, CO, NO2, N2O, 또는 이들의 조합에 의해 부분적으로 또는 완전히 대체될 수도 있다. SO2, CO2, CO, NO2, N2O, 또는 이들의 조합이 O2 에 첨가될 수도 있다. 산화 가스 컴포넌트들을 변화시키는 것은, 정상-상태 에칭 동안에 측벽 패시베이션의 특성들을 변화시킬 수도 있다. 패시베이션 층의 조성은 주로 (O2 만을 갖는) SiO2 층으로부터, N20, NO2, NH3 및/또는 N2 가 첨가되는 경우에 SiN 또는 SiON 으로 변화되거나, 또는 CO2 및/또는 CO 가 사용되는 경우에 SiC 또는 SiOC 로 변화될 수도 있다. 또한, 실리콘 에칭 동안의 측벽 패시베이션은, 예컨대 BCO3, B2H6, BCl3 등과 같은 B 함유 화합물과 같은 다른 화합물들을 첨가함으로써, 산소 또는 산소 함유 가스로 변형될 수도 있다. 이는 대부분 SiOBN 또는 SiBN 인 측벽 패시베이션을 결과로 발생시킨다. 패시베이션 층의 구조를 변형하는 것은 패시베이션 층의 특징들 및 성능에 대해 여러 영향들을 가질 수 있고, 따라서 에칭 특성들에 영향을 줄 수 있고 결과의 피쳐들의 프로파일에 영향을 줄 수 있다.
증착 프로세스의 예는, 40 mTorr 내지 100 mTorr 의 범위 내의 압력, 1400 와트 내지 2500 와트의 범위 내의 TCP 전력, 100 볼트 내지 150 볼트의 범위 내의 바이어스 전압, C4F8 의 가스, 및 -10 ℃ 내지 +10 ℃ 의 범위 내의 ESC 온도에서의 프로세스이다. 에칭 프로세스의 예는, 40 mTorr 내지 100 mTorr 의 범위 내의 압력, 1400 와트 내지 2500 와트의 범위 내의 TCP 전력, 100 볼트 내지 150 볼트의 범위 내의 바이어스 전압, SF6/Ar 의 가스 혼합물, 및 -10 ℃ 내지 +10 ℃ 의 범위 내의 ESC 온도에서의 프로세스이다. 증착과 에칭 사이에서 천이 단계가 요구될 수도 있다.
가스 소스들 (330, 332, 및 334) 은 주입구 (314) 를 통해 프로세싱 챔버 (301) 와 유체 연통한다. 가스 주입구 (314) 는 챔버 (301) 내의 임의의 유리한 위치에 위치될 수도 있고, 단일 노즐 또는 샤워헤드와 같은 가스를 주입하기 위한 임의의 형태를 취할 수도 있다. 그러나, 가스 주입구 (314) 는 "튜닝 가능한" 가스 주입 프로파일을 생성하도록, 즉 프로세스 챔버 내의 다수의 존들로의 가스 플로우의 독립적인 조정을 허용하도록 구성될 수도 있는 것이 가장 바람직할 수도 있다. 플라즈마 프로세싱 챔버 (301) 내의 특정한 압력을 유지하도록 기능하는, 펌프 (320) 및 압력 제어 밸브 (318) 를 통해 챔버 (301) 로부터 프로세스 가스들 및 부산물들이 제거된다. 도전층 에칭 가스 소스 (330), 유전체 층 에칭 가스 소스 (332), 및 실리콘 기판 에칭 가스 소스 (334) 에 대한 세트 포인트들은 제어기 (336) 에 의해 세팅된다.
노멀 동작 동안에, 특히 더 높은 플라즈마 전력 세트 포인트들에서, 윈도우 (304) 에 걸친 온도 경사도는, 윈도우 내의 스트레스들이 증가하게 하고, 이는 윈도우의 기계적인 고장을 야기하기에 충분히 클 수도 있다. 예컨대, 윈도우의 중심은 에지보다 더 뜨거울 수도 있고, 이는 윈도우의 에지에서의 고 후프 (hoop) 스트레스를 야기할 수도 있다. 또한, 윈도우의 전체 온도는, 각각의 챔버의 부분들이 시스템 성능을 감소시키고 저하할 수도 있는 포인트까지 증가할 수도 있다. 예컨대, 고온에서, o-링 진공 시일들은 악화되기 시작하고, 파티클 생성 또는 절충된 진공 완전성 (integrity) 과 같은 문제들로 이끌 수도 있다. 따라서, 윈도우에 걸친 온도 경사도를 감소시키고 윈도우 (304) 의 전체 동작 온도를 감소시키기 위해, 플라즈마 프로세싱 시스템 (300) 상에 윈도우 냉각 시스템 (340) 이 채용된다. 펌프 (342) 는, 윈도우 (304) 의 온도보다 더 낮은 온도에 있는 냉각 가스 소스 (350) 로부터 냉각 가스 (352) 를 이동시키는데 사용될 수도 있다. 일 실시형태에서, 냉각 가스 소스 (350) 는 주변 분위기일 수도 있고, 펌프 (342) 는 팬일 수도 있다. 다른 실시형태에서, 냉각 가스 소스 (350) 는 클린 드라이 에어 (CDA), 질소 등과 같은 가압된 가스 소스일 수도 있고, 펌프 (342) 는 냉각 가스 소스 (350) 를 가압하는데 사용될 수도 있다. 냉각 가스 (352) 는 엔클로져 (346) 로의 입력 도관 (344) 으로 안내되고, 냉각 가스 (352) 는, 출력 도관 (348) 을 통해 윈도우 냉각 시스템 (340) 밖으로 안내되기 이전에, 윈도우 (304) 밖으로 또는 윈도우 (304) 로부터 열을 전달하는데 사용된다. 따라서, 윈도우 (304) 의 전체 온도는 윈도우 냉각 시스템 (340) 을 통해 냉각 가스 (352) 의 플로우 레이트를 변화시킴으로써 감소될 수도 있다. 입력 및 출력 도관들 뿐만 아니라 엔클로져는 윈도우에 걸친 온도 경사도를 최소화하기 위해 요구되는 만큼 윈도우 (304) 를 많이 또는 적게 노출하도록 설계될 수도 있다. 도 6은 냉각 시스템 (340) 을 갖는 윈도우의 상부의 투시도이다. 도 7은 도 6의 윈도우 (304) 의 단면도이다. 에어는, 윈도우가 가장 뜨거울 수도 있는 윈도우의 중앙에서의 라운드 엔클로져로 튜브들을 따라 외부 주변으로부터 안내될 수도 있다. 에어는 윈도우의 중심을 향해 안내되고 엔클로져 내의 홀들을 통해 윈도우 엔클로져를 나가도록 허용된 라운드 엔클로져를 나간다. 이는, 가장 뜨거운 온도를 감소시켜서, 전체 윈도우 온도를 감소시키면서, 온도 경사도 및 스트레스들을 최소화할 것이다.
도 4a 및 도 4b는 본 발명의 하나 이상의 실시형태들에서 사용될 수도 있는 (도 3의 336 과 같은) 제어기를 구현하는데 적합한 컴퓨터 시스템을 예시한다. 도 4a는 컴퓨터 시스템 (400) 의 일 가능한 물리적인 형태를 도시한다. 당연히, 컴퓨터 시스템은, 집적 회로, 프린트 회로 보드 및 작은 휴대용 디바이스로부터 대형 슈퍼 컴퓨터까지 이르는 다수의 물리적인 형태들을 가질 수도 있다. 컴퓨터 시스템 (400) 은 모니터 (402), 디스플레이 (404), 하우징 (406), 디스크 드라이브 (408), 키보드 (410), 및 마우스 (412) 를 포함한다. 디스크 (414) 는 컴퓨터 시스템 (400) 으로부터 그리고 컴퓨터 시스템 (400) 으로 데이터를 전송하는데 사용되는 컴퓨터-판독가능 매체이다.
도 4b는 컴퓨터 시스템 (400) 에 대한 블록도의 예이다. 시스템 버스 (420) 에는 매우 다양한 서브시스템들이 부착되어 있다. (중앙 처리 장치 또는 CPU 라고도 또한 지칭되는) 프로세서(들) (422) 이 메모리 (424) 를 포함하는 스토리지 디바이스들에 커플링된다. 메모리 (424) 는 랜덤 액세스 메모리 (RAM) 및 판독-전용 메모리 (ROM) 를 포함한다. 당업계에 공지되어 있는 바와 같이, ROM 은 데이터 및 명령들을 CPU 에 단방향으로 전송하도록 동작하고, 통상적으로 RAM 은 데이터 및 명령들을 양방향 방식으로 전송하는데 사용된다. 이들 타입의 메모리들 양자는 이하 설명되는 컴퓨터-판독가능 매체 중 임의의 적합한 매체를 포함할 수도 있다. 또한, 고정된 디스크 (426) 가 CPU (422) 에 양방향으로 커플링되고; 그 고정된 디스크 (426) 는 추가적인 데이터 스토리지 용량을 제공하며 또한 이하 설명되는 컴퓨터-판독가능 매체 중 임의의 매체를 포함할 수도 있다. 고정된 디스크 (426) 는 프로그램들, 데이터 등을 저장하는데 사용될 수도 있고, 통상적으로, 1차 스토리지보다 더 느린 (하드 디스크와 같은) 2차 스토리지 매체이다. 고정된 디스크 (426) 내에 보유된 정보는, 적절한 경우들에서, 메모리 (424) 에서의 가상 메모리로서 표준 양식으로 포함될 수도 있다는 것이 인지될 것이다. 제거가능한 디스크 (414) 는 이하 설명되는 컴퓨터-판독가능 매체 중 임의의 매체의 형태를 취할 수도 있다.
또한, CPU (422) 는 디스플레이 (404), 키보드 (410), 마우스 (412), 및 스피커들 (430) 과 같은 다양한 입력/출력 디바이스들에 커플링된다. 일반적으로, 입력/출력 디바이스는, 비디오 디스플레이들, 트랙 볼들, 마우스들, 키보드들, 마이크로폰들, 터치-감지형 디스플레이들, 트랜스듀서 카드 리더들, 자성 또는 페이퍼 테이프 리더들, 타블렛들, 스타일러스들, 음성 또는 필기 인식기들, 바이오메트릭 리더들, 또는 다른 컴퓨터들 중 임의의 것일 수도 있다. CPU (422) 는 네트워크 인터페이스 (440) 를 사용하여 다른 컴퓨터 또는 텔레커뮤니케이션 네트워크에 선택적으로 커플링될 수도 있다. 그러한 네트워크 인터페이스를 이용하여, CPU 가 상술된 방법 단계들을 수행하는 동안에 네트워크에 정보를 출력할 수도 있거나 또는 네트워크로부터 정보를 수신할 수도 있다는 것이 예상된다. 또한, 본 발명의 방법 실시형태들은 CPU (422) 상에서 단독으로 실행할 수도 있거나, 또는 프로세싱의 일부를 공유하는 원격 CPU 와 함께 인터넷과 같은 네트워크를 통해 실행할 수도 있다.
또한, 본 발명의 실시형태들은, 다양한 컴퓨터-구현된 동작들을 수행하기 위해 컴퓨터 코드를 갖는 컴퓨터-판독가능 매체를 갖는 컴퓨터 스토리지 제품들에 관한 것이다. 매체 및 컴퓨터 코드는, 본 발명의 목적들을 위해 특별히 설계되고 구축된 것들일 수도 있거나, 또는 컴퓨터 소프트웨어 업계들의 당업자에 대해 공지되고 입수가능한 종류일 수도 있다. 컴퓨터-판독가능 매체의 예들은: 하드 디스크들, 플로피 디스크들, 및 자성 테이프와 같은 자성 매체; CD-ROM들 및 홀로그래픽 디바이스들과 같은 광학 매체; 플롭티컬 (floptical) 디스크들과 같은 자기-광학 매체; 및 주문형 집적 회로 (ASIC) 들, 프로그래밍 가능한 로직 디바이스 (PLD) 들, 및 ROM 및 RAM 디바이스들과 같은, 프로그램 코드를 저장하고 실행하도록 특별히 구성된 하드웨어 디바이스들을 이들에 한정되지 않게 포함한다. 컴퓨터 코드의 예들은, 컴파일러에 의해 생성되는 것과 같은 머신 코드, 번역기를 사용하여 컴퓨터에 의해 실행되는 상위 레벨 코드를 포함하는 파일들을 포함한다. 또한, 컴퓨터 판독가능 매체는 반송파로 구현되고 프로세서에 의해 실행가능한 명령들의 시퀀스를 표현하는 컴퓨터 데이터 신호에 의해 송신되는 컴퓨터 코드일 수도 있다.
본 발명이 사용될 수도 있는 방법의 예는, 3-차원 집적 회로 ("3DIC") 디바이스들에서 사용될 수도 있는 스루-실리콘 (through-silicon) 비아들과 같은 피쳐들의 형성이다. 스루-실리콘 비아들은, 예컨대 5 미크론으로부터 400 미크론까지의 두께의 범위를 가질 수도 있고, 예컨대 1 미크론으로부터 100 미크론까지의 임계 치수의 범위를 가질 수도 있다. 스루-실리콘 비아들은 CMOS 디바이스 제조 기법 동안에 임의의 시간에서 형성될 수도 있고, 예컨대 두께가 단지 3 미크론 내지 5 미크론일 수도 있는 통상적인 CMOS 디바이스들과 비교하여 비교적 클 수도 있다. 스루-실리콘 비아들의 사용들은, 3DIC 디바이스의 상이한 레벨들 상에서 CMOS 회로를, 다른 방법이 가능한 것보다 더 직접적으로 CMOS 회로를 접속시키는 능력을 포함한다. 3DIC 디바이스 집적 기법에 스루-실리콘 비아들을 포함시키는 것의 이점들은 최종 디바이스에 대한 더 작은 폼 팩터 (form factor) 및 더 높은 패킹 밀도, 뿐만 아니라 더 높은 디바이스 속도 및 더 낮은 전력 소모와 같은 성능 개선들을 포함할 수도 있다.
스루-실리콘 비아들을 포함하는 3DIC 디바이스의 예가 도 5에 도시된다. 단일의 3D 적층된 층 디바이스 (500) 는, 물리적으로 함께 결합된 별개의 실리콘 웨이퍼들 (510, 520, 및 530) 로 구성된다. 각각의 별개의 실리콘 웨이퍼는, 금속-충진된 (metal-filled) 스루-실리콘 비아들 (560) 을 통해 서로 직접적으로 접속된, 완전히-제조된 기능성 2D CMOS 디바이스들 (550) 의 층을 포함한다. 즉, 스루-실리콘 비아들 (560) 은, 하나의 층 (예컨대, 520) 의 회로와, 위에 있는 층 (예컨대, 510) 내의 회로 및/또는 아래 있는 층 (예컨대, 530) 내의 회로 사이의 직접적인 접속을 허용할 수도 있다. 또한, 스루-실리콘 비아들 (570) 은 3-차원 집적 회로 디바이스 (500) 를 외부 전자 회로들 (미도시) 에 접속시키는데 사용될 수도 있다.
디바이스 집적 기법으로의 스루-실리콘 비아들의 포함은 부가적인 프로세싱 비용 및 복잡도를 결과로 발생시킬 수도 있다. 예컨대, 통상적으로, 완성된 CMOS 디바이스들은, 완료된 디바이스에 대해 전기적인 테스트가 수행되도록 허용하기 위해 패드들과 같은 전용 피쳐들을 포함한다. 통상적으로, (이전에 도 2a에서 예로써 예시된 바와 같이) 다수의 도전 및/또는 유전체 디바이스 층들이 패드 영역 내에 있다. 스루-실리콘 비아들의 형성을 위해 패드 영역이 사용되는 경우에, (예컨대, 도 2b에 의해 예시된 바와 같이) 스루-실리콘 비아가 실리콘 기판 내에 형성될 수도 있기 이전에, 모든 아래 놓인 도전 및 유전체 층들이 먼저 제거되어야만 한다. 통상적으로, 층의 각각의 타입은 전용 프로세싱 챔버에서 제거되어야만 한다. 예컨대, 금속-함유 층들은 금속 에칭 챔버들에서 제거될 수도 있고, 실리콘-함유 층들은 실리콘 에칭 챔버에서 제거될 수도 있으며, 유전체 층들은 유전체 에칭 챔버에서 제거될 수도 있다.
다르게는, 디바이스 집적 기법들은, 실질적으로 전기 디바이스 층들이 없는 스루-실리콘 비아들을 위한 전용 영역들을 예비할 수도 있고, 따라서 존재하는 디바이스 층들과 연관된 복잡도 및 비용을 회피할 수도 있다. 그러나, 통상적으로, 그러한 예비된 영역들은 패드들과 같은 원하는 디바이스 접속 포인트들로부터 원거리에 위치된다. 따라서, 원격의 스루-실리콘 비아를 CMOS 패드에 접속시키도록 요구될 수도 있는, 다수의 패터닝, 에칭, 금속화, CMP, 및 클리닝 단계들의 형태로 부가적인 프로세싱 비용 및 복잡도가 발생할 수도 있다.
본 발명의 일 실시형태에 따르면, 존재하는 도전 및/또는 유전체 층들을 제거하는 것과 연관된 부가적인 프로세싱 단계들은, 다수의 전용 챔버들이 아닌 단일의 챔버에서 층들이 제거될 수도 있기 때문에, 최소화될 수도 있다. 또한, 도전 및 유전체 디바이스 층들을 제거하고 패드 영역들 내에 스루-실리콘 비아들을 형성하기 위해 본 발명을 사용함으로써, 원격의 스루-실리콘 비아들로의 전기적인 접속들의 형성과 연관된 프로세스 단계들이 회피될 수도 있다. 따라서, 3-차원 집적 회로 디바이스들을 위해 사용되는 스루-실리콘 비아들과 같은 피쳐들의 형성에 대해 본 발명을 사용하는 것이 유리할 수도 있다.
도 8은 본 발명의 일 실시형태에 따른, 정상-상태 가스 플로우를 이용하여 실리콘 층으로 피쳐들을 에칭하는 방법을 개략적으로 예시한다. 이 프로세스는 딥 실리콘 에칭이고, 상술된 플라즈마 프로세싱 시스템 (300) 또는 단독의 실리콘 에칭 프로세스를 사용하는 (도 1의 단계 140 과 같은) 다수의 타입의 다-층 프로세스의 일부로서 수행될 수도 있다. 예컨대, 딥 실리콘 에칭은, 예컨대, 라인들의 백 엔드 (back end) 이전에 CMOS 디바이스들을 형성하기 이전 또는 이후에 ("비아-퍼스트 (via-first)" 프로세스), 또는 결합 이전 또는 이후에 라인들의 백 엔드를 형성한 이후에 ("비아-라스트 (via-last)" 프로세스), 스루-실리콘 비아들을 형성하기 위해, 사용될 수도 있다. 상술된 이전의 실시형태에서, 비-스위칭 연속적인 방식 (정상-상태) 에서 SF6, O2, SiF4 및 HBr 을 함유하는 에칭 가스를 사용하여, 피쳐들이 실리콘 기판으로 에칭되고, SF6 가 메인 에천트이고, 실리콘과 반응하여 내구성이 있는 SiO2 층 (측벽 패시베이션) 을 형성함으로써 측벽들을 보호하기 위해 O2 가 첨가된다. 이 실시형태에서, 측벽들의 프로파일을 제어하고 산화의 특성들을 향상시키기 위해, O2 가 (SO2 와 같은) 다른 산소 함유 가스에 의해 부분적으로 또는 완전히 대체된다. 이전의 실시형태와 유사하게, (SF6 와 같은) 불소 함유 가스가 메인 에천트이고, 산소 함유 가스가 패시베이션 산화제로서 사용된다. 도 9는 본 발명의 일 실시형태에 따른 마스크를 통한 딥 실리콘 에칭의 개략적인 단면도이다. 마스크 (902) 는 포토레지스트 (PR) 마스크 및/또는 하드 마스크일 수도 있다. 도 9에 도시된 바와 같이, 실리콘 옥사이드 (SiOx) 층 (906) 에 의해 측벽들 (904) 이 보호되면서, 불소 종들이 실리콘 층으로부터 나오고 수직한 방향으로 피쳐들을 에칭한다. 에칭 수직성은 바이어스 전압에 의해 향상된다. 마스크 아래의 언더컷을 감소시키기 위해 SiF4 가 첨가될 수도 있다.
도 10은 이 실시형태에서 본 발명의 딥 실리콘 에칭을 위해 사용될 수도 있는 플라즈마 프로세싱 시스템 (700) 의 개략도이다. 플라즈마 프로세싱 시스템 (700) 은 플라즈마 프로세싱 시스템 (300) 과 유사하고, 당업자가 추가적인 설명 없이 유사한 엘리먼트들을 이해할 수 있도록, 유사한 엘리먼트들은 유사한 참조 번호들을 포함한다. 도 10에 도시된 바와 같이, 플라즈마 프로세싱 시스템 (700) 은, 제어기 (336) 에 의해 제어되는, 산소 함유 가스 소스 (730), 불소 함유 가스 소스 (732), SiF4 가스 소스 (734), 및 다른 가스 소스(들) (736) 를 포함하는 가스 소스를 포함한다. 상술된 바와 같이, 제어기는 도 4a 및 도 4b에 도시된 바와 같이 구현될 수 있다.
도 8을 참조하면, 에칭 가스는 (SO2 와 같은) 산소 함유 가스를 포함하고, 불소 함유 가스는 실리콘 층이 위치되는 에칭 챔버에 제공된다 (602). 실리콘 층은 (통상적으로 결정 실리콘인) 실리콘 기판 또는 다른 실리콘 층일 수도 있다. 플라즈마는 에칭 가스로부터 생성된다 (604). 바이어스 전압이 제공되고 (606), 플라즈마를 사용하여 피쳐들이 실리콘 층으로 에칭된다 (608). 그 후, 플라즈마 챔버로의 에칭 가스의 플로우가 중단된다 (610).
바이어스 전압은 5 볼트 이상이다. 바이어스 전압이 5 볼트 내지 500 볼트 사이인 것이 바람직하다. 바이어스 전압은 몇백 볼트일 수도 있다. 산소 함유 가스는 패시베이션 가스로서 작업하고, SO2, CO2, CO, NO2, 또는 N2O 중 적어도 하나를 포함한다. 산소 함유 가스는 SO2 를 포함하는 것이 바람직하다. 산소 함유 가스는 O2 를 더 포함할 수도 있다. 불소 함유 가스는 에칭제로서 SF6 또는 NF3 를 함유하고, 바람직하게는 SF6 를 함유한다. 에칭 가스는 첨가제들로서 SiF4, HBr, C4F8 및/또는 탄화 플루오르들을 더 함유할 수도 있다. 또한, 에칭 가스는, 산소 함유 가스에 추가하여 패시베이션 가스로서 BCO3, B2H6, BCl3 등과 같은 붕소 (B) 함유 가스를 더 포함한다.
실리콘 에칭 레시비의 예는, 약 250 볼트의 웨이퍼 바이어스 전압 및 약 2500 와트의 플라즈마 전력 공급으로, 약 100 mTorr 의 압력 하에서, 약 300 sccm 의 SF6, 약 0 sccm 내지 150 sccm 의 O2, 약 0 sccm 내지 200 sccm 의 SO2 (바람직하게는 30 sccm 내지 150 sccm 의 SO2), 및 약 150 sccm 의 SiF4 를 함유하는 에칭 가스를 포함할 수도 있다. SO2 를 첨가하거나 또는 SO2 로 O2 를 대체하는 것은 언더컷 및 측벽 거칠기를 예상외로 감소시켰고, 비아 프로파일에서 더 테이퍼하게 제공하였다. 예컨대, 마스크 아래의 언더컷을 감소시키기 위해, 오리지널 에칭 가스 레시피 내의 O2 의 약 40 % 내지 50 % 가 SO2 로 대체될 수도 있다. 다른 컨디션들이 동일한 경우에, O2 에 대하여 SO2 의 증가된 양/비율은 더 테이퍼된 프로파일을 제공한다. 바이어스 전압 및/또는 총 플로우 레이트가 또한 테이퍼에 영향을 준다. 따라서, 이들 파라미터들을 제어함으로써, 피쳐들의 소정의 사양을 만족시키기 위해 피쳐들의 테이퍼가 제어될 수 있다.
SF6/SO2/O2 케미스트리에 SiF4 를 첨가하는 것은, 예상외로 보잉을 감소시키고, 언더컷을 감소시키고, 매우 테이퍼된 비아들에서 저부 CD 를 넓힌다. 예컨대, (약 35 ㎛ 의 상부 CD 및 약 8 ㎛ 의 저부 CD 를 갖는) 매우 테이퍼된 비아는, 약 250 볼트의 웨이퍼 바이어스 전압 및 약 2500 와트의 플라즈마 전력 공급으로, 약 100 mTorr 의 압력 하에서, 약 300 sccm 의 SF6, 약 120 sccm 의 O2, 약 30 sccm 의 SO2, 및 0 sccm 의 SiF4 를 함유하는 에칭 가스를 사용하여 획득되었고, (약 34 ㎛ 의 상부 CD 및 약 24 ㎛ 의 저부 CD 를 갖는) 더 큰 저부 CD 를 갖는 덜 터이퍼된 프로파일은, 약 250 볼트의 웨이퍼 바이어스 전압 및 약 2500 W 의 플라즈마 전력 공급으로, 약 100 mTorr 의 압력 하에서, 약 300 sccm 의 SF6, 약 120 sccm 의 O2, 약 30 sccm 내지 15 sccm 의 SO2 (램프 다운), 및 150 sccm 의 SiF4 를 사용하여 획득되었다. 에칭이 홀들 (비아들) 로 깊게 진행하므로, 에칭 반응이 변화한다. 따라서, 원하는 프로파일을 획득하기 위해, SO2 의 비율 또는 다른 패시베이션 가스 컴포넌트가 램프 업 또는 다운될 수 있고, 에칭의 진행에 따라, 프로파일의 더 우수한 제어를 위해 바이어스 전압, 전력, 및/또는 압력이 또한 램프 업 또는 다운될 수 있다.
본 발명의 일 실시형태에 따르면, 산화/패시베이션 가스 컴포넌트들이 순수한 O2 가스로부터 SO2, CO2, CO, NO2, N2O, 또는 이들의 조합, 또는 하나 이상의 이들 가스들 및 O2 의 조합으로 변화된다. 상이한 산화 가스 컴포넌트들은 정상-상태 에칭 동안에 보호 측벽 (패시베이션 층) 의 특성들을 변화시킨다. SO2 가 사용되는 경우에, 패시베이션 층은, O2 만이 사용되는 경우에 주요 조성이 SiO2 이면서 SiOx 를 포함할 수도 있다. 패시베이션 층의 조성은 패시베이션 가스로서 N2O, NO2, NH3, 및/또는 N2 가 사용되는 경우에 SiN 또는 SiON 일 수도 있다. 패시베이션 층의 조성은 CO2 및/또는 CO 가 사용되는 경우에 SiC 또는 SiOC 일 수도 있다. 또한, 실리콘 에칭 동안의 측벽 패시베이션은, B 함유 화합물들과 같은 다른 화합물들을 첨가함으로써 산소 또는 산소 함유 가스로 또한 변형될 수도 있다. 이는, 대부분 SiOBN 또는 SiBN 인 측벽 패시베이션을 발생시킨다. 패시베이션 층의 구조를 변형시키는 것은, 패시베이션 층의 특징들 및 성능들에 대해 여러 영향들을 가질 수 있고, 따라서 에칭 특성들 및 피쳐들의 결과의 프로파일에 영향을 줄 수 있다.
또한, 측벽들 상의 탄소 기반 패시베이션의 특성들을 변형시키기 위해, 보쉬-형 프로세스의 패시베이션 단계에서, 소량의 SO2 와 같은 황 함유 가스 또는 SiF4 와 같은 다른 가스가 C4F8 가스에 첨가될 수도 있다. 그러한 첨가제는, C-C 결합들과 특성들이 상이한 C-S 결합들 또는 C-Si 결합들을 생성할 수도 있다. 이는 패시베이션 단계의 시간을 감소시키고/시키거나 반복 증착-및-에칭 프로세스를 사용하여 측벽 프로파일의 추가적인 제어를 제공할 수도 있다.
본 발명은 딥 실리콘 에칭, 특히 고 애스팩트 비를 갖는 딥 실리콘 에칭에 적합하다. 예컨대, 피쳐들의 애스팩트 비가 적어도 80 일 수도 있거나, 또는, 다르게는, 피쳐들의 깊이가 적어도 80 ㎛ 일 수도 있다.
본 발명이 여러 바람직한 실시형태들의 견지에서 설명되었지만, 본 발명의 범위 내에 속하는 변형들, 치환들, 및 다양한 대체 균등물들이 존재한다. 또한, 본 발명의 방법들 및 장치들을 구현하는 다수의 다른 방식들이 존재한다는 것이 주의된다. 따라서, 다음의 첨부된 청구의 범위는, 본 발명의 진정한 사상 및 범위 내에 속하는 것으로서 모든 그러한 변형들, 치환들, 및 다양한 대체 균등물들을 포함하는 것으로서 해석되도록 의도된다.

Claims (49)

  1. 적어도 하나의 도전층, 적어도 하나의 유전체 층, 및 실리콘 기판으로 패터닝된 피쳐들을 에칭하는 방법으로서,
    a) 프로세스 챔버로 실리콘 웨이퍼를 로딩하는 단계로서, 상기 적어도 하나의 도전층 및 상기 적어도 하나의 유전체 층은 상기 실리콘 웨이퍼 위에 배치되는, 상기 로딩하는 단계;
    b) 상기 적어도 하나의 도전층을 에칭하는 단계로서,
    상기 프로세스 챔버로 도전층 에칭 가스를 플로우시키는 단계;
    상기 도전층 에칭 가스로부터 플라즈마를 형성하는 단계;
    상기 도전층 에칭 가스로부터 형성된 플라즈마로 상기 적어도 하나의 도전층을 에칭하는 단계; 및
    상기 도전층 에칭 가스의 플로우를 중단시키는 단계를 포함하는, 상기 적어도 하나의 도전층을 에칭하는 단계;
    c) 상기 적어도 하나의 유전체 층을 에칭하는 단계로서,
    상기 프로세스 챔버로 유전체 에칭 가스를 플로우시키는 단계;
    상기 유전체 에칭 가스로부터 플라즈마를 형성하는 단계;
    상기 유전체 에칭 가스로부터 형성된 플라즈마로 상기 적어도 하나의 유전체 층을 에칭하는 단계; 및
    상기 유전체 층 에칭 가스의 플로우를 중단시키는 단계를 포함하는, 상기 적어도 하나의 유전체 층을 에칭하는 단계;
    d) 실리콘 층을 에칭하는 단계로서,
    상기 프로세스 챔버로 실리콘 에칭 가스를 플로우시키는 단계;
    상기 실리콘 에칭 가스로부터 플라즈마를 형성하는 단계;
    상기 실리콘 에칭 가스로부터 형성된 플라즈마로 실리콘 웨이퍼를 에칭하는 단계; 및
    상기 실리콘 에칭 가스의 플로우를 중단시키는 단계를 포함하는, 상기 실리콘 층을 에칭하는 단계; 및
    e) 상기 프로세스 챔버로부터 상기 실리콘 웨이퍼를 언로딩하는 단계
    를 포함하는, 피쳐들을 에칭하는 방법.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 도전층은 금속-함유 층인, 피쳐들을 에칭하는 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 적어도 하나의 유전체 층은 실리콘-함유 층인, 피쳐들을 에칭하는 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 실리콘 웨이퍼는 정상-상태 가스 플로우로 에칭되는, 피쳐들을 에칭하는 방법.
  5. 제 4 항에 있어서,
    상기 정상-상태 가스 플로우는 SF6, O2, SiF4, 및 HBr 로 구성되는, 피쳐들을 에칭하는 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 프로세스 챔버로 상기 실리콘 웨이퍼를 로딩한 이후에 그리고 에칭 이전에, 동일한 챔버에서 에칭-전 (pre-etch) 처리를 제공하는 단계를 더 포함하며,
    상기 에칭-전 처리를 제공하는 단계는,
    에칭-전 처리 가스를 제공하는 단계;
    상기 에칭-전 처리 가스로부터 플라즈마를 형성하는 단계; 및
    상기 에칭-전 처리 가스로부터 형성된 플라즈마로 상기 실리콘 웨이퍼의 표면을 처리하는 단계를 포함하는, 피쳐들을 에칭하는 방법.
  7. 제 6 항에 있어서,
    상기 에칭-전 처리 가스로부터의 플라즈마는 노출된 층의 표면에 있는 결함들을 제거하는, 피쳐들을 에칭하는 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 단계 b 및 상기 단계 c 는 적어도 2 회 교번하는 방식으로 반복되는, 피쳐들을 에칭하는 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 실리콘 기판의 에칭 이후에 그리고 상기 실리콘 웨이퍼를 언로딩하기 이전에, 동일한 챔버에서 에칭-후 처리를 제공하는 단계를 더 포함하며,
    상기 에칭-후 처리를 제공하는 단계는,
    에칭-후 처리 가스를 제공하는 단계;
    상기 에칭-후 처리 가스로부터 플라즈마를 형성하는 단계; 및
    상기 에칭-후 처리 가스로부터 형성된 플라즈마로 상기 실리콘 웨이퍼의 표면을 처리하는 단계를 포함하는, 피쳐들을 에칭하는 방법.
  10. 제 9 항에 있어서,
    상기 에칭-후 처리 가스로부터의 플라즈마는 상기 실리콘 기판의 에칭이 완료된 이후에 상기 실리콘 웨이퍼 상에 잔류하는 포토레지스트를 제거하는, 피쳐들을 에칭하는 방법.
  11. 정상-상태 가스 플로우를 이용하여 실리콘 웨이퍼로 피쳐들을 에칭하는 방법으로서,
    플라즈마 프로세싱 챔버로 웨이퍼를 로딩하는 단계;
    SF6, SiF4, HBr, 및 O2 로 구성된 정상-상태 가스 플로우를 제공하는 단계;
    상기 정상-상태 가스 플로우로부터 플라즈마를 형성하는 단계;
    상기 정상-상태 가스 플로우로부터 형성된 플라즈마를 사용하여 상기 실리콘 웨이퍼로 에칭하는 단계; 및
    상기 플라즈마 프로세싱 챔버로부터 상기 실리콘 웨이퍼를 제거하는 단계를 포함하는, 피쳐들을 에칭하는 방법.
  12. 제 11 항에 있어서,
    상기 SiF4 의 농도는 총 정상-상태 가스 플로우의 적어도 10 % 인, 피쳐들을 에칭하는 방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 실리콘 웨이퍼로 에칭된 피쳐는 깊이가 적어도 1 미크론인, 피쳐들을 에칭하는 방법.
  14. 도전층, 유전체 층, 및 실리콘 기판으로 피쳐들을 에칭하기 위한 장치로서,
    플라즈마 프로세싱 챔버; 및
    가스 주입구와 유체 연결되는 가스 소스를 포함하며,
    상기 플라즈마 프로세싱 챔버는,
    진공 챔버;
    상기 진공 챔버의 측면을 형성하는 유전체 윈도우;
    플라즈마를 지속시키기 위해 전력을 제공하기 위한 상기 유전체 윈도우에 인접한 적어도 하나의 안테나;
    상기 적어도 하나의 안테나에 전기적으로 접속된 적어도 하나의 플라즈마 전력 소스로서, 상기 전력의 공급은 5000 와트를 초과하는 전력을 제공하는 것이 가능한, 상기 적어도 하나의 플라즈마 전력 소스;
    유전체 윈도우 냉각 시스템으로서, 상기 유전체 윈도우는 상기 유전체 윈도우 냉각 시스템으로 배치되며, 냉각 가스 소스; 엔클로져 벽으로부터 상기 유전체 윈도우로 연장하는 엔클로져를 형성하도록 상기 유전체 윈도우로부터 이격된 상기 엔클로져 벽; 상기 엔클로져로 냉각 가스를 안내하는 입력 도관; 상기 엔클로져로부터 상기 냉각 가스의 플로우를 안내하기 위한 출력 도관; 및 상기 입력 도관 및 상기 출력 도관을 통해 상기 냉각 가스를 이동시키기 위한 펌프로 구성되는, 상기 유전체 윈도우 냉각 시스템;
    상기 플라즈마 프로세싱 챔버 내에서 실리콘 기판을 지지하기 위한 기판 지지체;
    상기 플라즈마 프로세싱 챔버 내의 압력을 조절하기 위한 압력 조절기;
    상기 플라즈마 프로세싱 챔버로 가스를 제공하기 위한 상기 가스 주입구; 및
    상기 플라즈마 프로세싱 챔버로부터 가스를 배기하기 위한 가스 배출구를 포함하는, 피쳐들을 에칭하기 위한 장치.
  15. 제 14 항에 있어서,
    상기 가스 소스는,
    도전층 에칭 가스 소스;
    유전체 층 에칭 가스 소스; 및
    실리콘 기판 에칭 가스 소스를 포함하는, 피쳐들을 에칭하기 위한 장치.
  16. 제 14 항 또는 제 15 항에 있어서,
    실리콘 기판 에칭 가스 소스는,
    SF6 가스 소스;
    HBr 가스 소스;
    O2 가스 소스; 및
    SiF4 가스 소스를 포함하는, 피쳐들을 에칭하기 위한 장치.
  17. 피쳐들을 에칭하기 위한 장치로서,
    플라즈마 프로세싱 챔버;
    가스 주입구와 유체 연결되는 가스 소스; 및
    상기 가스 소스 및 적어도 하나의 안테나에 제어가능하게 접속된 제어기를 포함하며,
    상기 플라즈마 프로세싱 챔버는,
    진공 챔버;
    상기 진공 챔버의 측면을 형성하는 유전체 윈도우;
    플라즈마를 지속시키기 위해 전력을 제공하기 위한 상기 유전체 윈도우에 인접한 상기 적어도 하나의 안테나;
    상기 적어도 하나의 안테나에 전기적으로 접속된 적어도 하나의 플라즈마 전력 소스;
    상기 플라즈마 프로세싱 챔버 내에서 실리콘 기판을 지지하기 위한 기판 지지체;
    상기 플라즈마 프로세싱 챔버 내의 압력을 조절하기 위한 압력 조절기;
    상기 플라즈마 프로세싱 챔버로 가스를 제공하기 위한 가스 주입기; 및
    상기 플라즈마 프로세싱 챔버로부터 가스를 배기하기 위한 가스 배출구를 포함하고,
    상기 가스 소스는,
    도전층 에칭 가스 소스;
    유전체 층 에칭 가스 소스; 및
    실리콘 기판 에칭 가스 소스를 포함하며,
    상기 제어기는,
    적어도 하나의 프로세서; 및
    컴퓨터 판독가능 매체를 포함하고,
    상기 컴퓨터 판독가능 매체는,
    도전층을 에칭하기 위한 컴퓨터 판독가능 코드;
    유전체 층을 에칭하기 위한 컴퓨터 판독가능 코드; 및
    실리콘 기판으로 에칭하기 위한 컴퓨터 판독가능 코드를 포함하며,
    상기 도전층을 에칭하기 위한 컴퓨터 판독가능 코드는,
    상기 도전층 에칭 가스 소스로부터 상기 플라즈마 프로세싱 챔버로 도전층 에칭 가스를 제공하기 위한 컴퓨터 판독가능 코드;
    상기 도전층 에칭 가스를 플라즈마로 변환하기 위한 컴퓨터 판독가능 코드; 및
    상기 도전층 에칭 가스 소스로부터 상기 플라즈마 프로세싱 챔버로의 상기 도전층 에칭 가스의 플로우를 중단시키기 위한 컴퓨터 판독가능 코드를 포함하고,
    상기 유전체 층을 에칭하기 위한 컴퓨터 판독가능 코드는,
    상기 유전체 층 에칭 가스 소스로부터 상기 플라즈마 프로세싱 챔버로 유전체 층 에칭 가스를 제공하기 위한 컴퓨터 판독가능 코드;
    상기 유전체 층 에칭 가스를 플라즈마로 변환하기 위한 컴퓨터 판독가능 코드; 및
    상기 유전체 층 에칭 가스 소스로부터 상기 플라즈마 프로세싱 챔버로의 상기 유전체 층 에칭 가스의 플로우를 중단시키기 위한 컴퓨터 판독가능 코드를 포함하며,
    상기 실리콘 기판으로 에칭하기 위한 컴퓨터 판독가능 코드는,
    상기 실리콘 기판 에칭 가스 소스로부터 상기 플라즈마 프로세싱 챔버로 실리콘 기판 에칭 가스를 제공하기 위한 컴퓨터 판독가능 코드;
    상기 실리콘 기판 에칭 가스를 플라즈마로 변환하기 위한 컴퓨터 판독가능 코드; 및
    상기 도전층 에칭 가스 소스로부터 상기 플라즈마 프로세싱 챔버로의 상기 실리콘 기판 에칭 가스의 플로우를 중단시키기 위한 컴퓨터 판독가능 코드를 포함하는, 피쳐들을 에칭하기 위한 장치.
  18. 제 17 항에 있어서,
    상기 실리콘 기판 에칭 가스 소스는,
    SF6 가스 소스;
    HBr 가스 소스;
    O2 가스 소스; 및
    SiF4 가스 소스를 포함하는, 피쳐들을 에칭하기 위한 장치.
  19. 정상-상태 가스 플로우를 이용하여 실리콘 층으로 피쳐들을 에칭하는 방법으로서,
    산소 함유 가스 및 불소 함유 가스를 포함하는 에칭 가스를 제공하는 단계;
    상기 에칭 가스로부터 플라즈마를 생성하는 단계;
    바이어스 전압을 제공하는 단계;
    상기 플라즈마를 사용하여 상기 실리콘 층으로 피쳐들을 에칭하는 단계; 및
    상기 에칭 가스를 중단시키는 단계를 포함하는, 피쳐들을 에칭하는 방법.
  20. 제 19 항에 있어서,
    상기 바이어스 전압은 5 볼트 이상인, 피쳐들을 에칭하는 방법.
  21. 제 19 항 또는 제 20 항에 있어서,
    상기 산소 함유 가스는 SO2, CO2, CO, NO2, 또는 N2O 중 적어도 하나를 포함하는, 피쳐들을 에칭하는 방법.
  22. 제 21 항에 있어서,
    상기 산소 함유 가스는 O2 를 더 포함하는, 피쳐들을 에칭하는 방법.
  23. 제 19 항 또는 제 20 항에 있어서,
    상기 불소 함유 가스는 SF6 또는 NF3 을 함유하는, 피쳐들을 에칭하는 방법.
  24. 제 23 항에 있어서,
    상기 에칭 가스는 SiF4 를 더 함유하는, 피쳐들을 에칭하는 방법.
  25. 제 19 항 또는 제 20 항에 있어서,
    상기 에칭 가스는 HBr 을 더 함유하는, 피쳐들을 에칭하는 방법.
  26. 제 19 항 또는 제 20 항에 있어서,
    상기 산소 함유 가스는 SO2 및 O2 를 포함하며,
    상기 방법은,
    상기 피쳐들의 테이퍼 (taper) 를 제어하기 위해 O2 에 대한 SO2 의 비율 또는 총 플로우 중 적어도 하나를 제어하는 단계를 더 포함하는, 피쳐들을 에칭하는 방법.
  27. 제 26 항에 있어서,
    상기 에칭 동안에 SO2 의 플로우를 램프 다운 (ramp down) 하는 단계를 더 포함하는, 피쳐들을 에칭하는 방법.
  28. 제 19 항 또는 제 20 항에 있어서,
    상기 에칭 가스는 C4F8 을 더 포함하는, 피쳐들을 에칭하는 방법.
  29. 제 19 항 또는 제 20 항에 있어서,
    상기 에칭 가스는 붕소 함유 가스를 더 포함하는, 피쳐들을 에칭하는 방법.
  30. 제 19 항 또는 제 20 항에 있어서,
    상기 에칭에서, 상기 피쳐들의 애스팩트 비는 적어도 80 인, 피쳐들을 에칭하는 방법.
  31. 제 19 항 또는 제 20 항에 있어서,
    상기 에칭에서, 상기 피쳐들의 깊이는 적어도 80 ㎛ 인, 피쳐들을 에칭하는 방법.
  32. 실리콘 층으로 피쳐들을 에칭하기 위한 장치로서,
    플라즈마 프로세싱 챔버;
    가스 주입구와 유체 연결되는 가스 소스; 및
    상기 가스 소스 및 적어도 하나의 안테나에 제어가능하게 접속된 제어기를 포함하며,
    상기 플라즈마 프로세싱 챔버는,
    진공 챔버;
    상기 진공 챔버의 측면을 형성하는 유전체 윈도우;
    플라즈마를 지속시키기 위해 전력을 제공하기 위한 상기 유전체 윈도우에 인접한 상기 적어도 하나의 안테나;
    상기 적어도 하나의 안테나에 전기적으로 접속된 적어도 하나의 플라즈마 전력 소스;
    상기 플라즈마 프로세싱 챔버 내에서 실리콘 기판을 지지하기 위한 기판 지지체;
    상기 플라즈마 프로세싱 챔버 내의 압력을 조절하기 위한 압력 조절기;
    상기 플라즈마 프로세싱 챔버로 가스를 제공하기 위한 가스 주입구; 및
    상기 플라즈마 프로세싱 챔버로부터 가스를 배기하기 위한 가스 배출구를 포함하고,
    상기 가스 소스는,
    산소 함유 가스 소스;
    불소 함유 가스 소스; 및
    선택적인 추가 가스 소스를 포함하며,
    상기 제어기는,
    적어도 하나의 프로세서; 및
    컴퓨터 판독가능 매체를 포함하고,
    상기 컴퓨터 판독가능 매체는,
    상기 가스 소스로부터 상기 플라즈마 프로세싱 챔버로 에칭 가스를 제공하기 위한 컴퓨터 판독가능 코드로서, 상기 에칭 가스는 산소 함유 가스 및 불소 함유 가스를 포함하는, 상기 에칭 가스를 제공하기 위한 컴퓨터 판독가능 코드;
    상기 에칭 가스로부터 플라즈마를 생성하기 위한 컴퓨터 판독가능 코드;
    바이어스 전압을 제공하기 위한 컴퓨터 판독가능 코드;
    상기 플라즈마를 사용하여 실리콘 층으로 피쳐들을 에칭하기 위한 컴퓨터 판독가능 코드; 및
    상기 가스 소스로부터 상기 플라즈마 프로세싱 챔버로의 상기 에칭 가스의 플로우를 중단시키기 위한 컴퓨터 판독가능 코드를 포함하는, 피쳐들을 에칭하기 위한 장치.
  33. 제 32 항에 있어서,
    상기 산소 함유 가스 소스는 SO2 가스 소스를 포함하고, 불소 함유 가스 소스는 SF6 가스 소스를 포함하며, 상기 추가 가스 소스는 SiF4 가스 소스를 포함하는, 피쳐들을 에칭하기 위한 장치.
  34. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 실리콘 웨이퍼는 정상-상태 가스 플로우로 에칭되는, 피쳐들을 에칭하기 위한 방법.
  35. 제 34 항에 있어서,
    상기 정상-상태 가스 플로우는 SF6, O2, SiF4, 및 HBr 로 구성되는, 피쳐들을 에칭하기 위한 방법.
  36. 제 1 항 내지 제 3 항, 제 34 항, 및 제 35 항 중 어느 한 항에 있어서,
    상기 프로세스 챔버로 상기 실리콘 웨이퍼를 로딩한 이후에 그리고 에칭 이전에, 동일한 챔버에서 에칭-전 처리를 제공하는 단계를 더 포함하며,
    상기 에칭-전 처리를 제공하는 단계는,
    에칭-전 처리 가스를 제공하는 단계;
    상기 에칭-전 처리 가스로부터 플라즈마를 형성하는 단계; 및
    상기 에칭-전 처리 가스로부터 형성된 플라즈마로 상기 실리콘 웨이퍼의 표면을 처리하는 단계를 포함하는, 피쳐들을 에칭하기 위한 방법.
  37. 제 36 항에 있어서,
    상기 에칭-전 처리 가스로부터의 플라즈마는 노출된 층의 표면에 있는 결함들을 제거하는, 피쳐들을 에칭하기 위한 방법.
  38. 제 1 항 내지 제 3 항 및 제 34 항 내지 제 37 항 중 어느 한 항에 있어서,
    상기 단계 b 및 상기 단계 c 는 적어도 2 회 교번하는 방식으로 반복되는, 피쳐들을 에칭하기 위한 방법.
  39. 제 1 항 내지 제 3 항 및 제 34 항 내지 제 38 항 중 어느 한 항에 있어서,
    상기 실리콘 기판의 에칭 이후에 그리고 상기 실리콘 웨이퍼를 언로딩하기 이전에, 동일한 챔버에서 에칭-후 처리를 제공하는 단계를 더 포함하며,
    상기 에칭-후 처리를 제공하는 단계는,
    에칭-후 처리 가스를 제공하는 단계;
    상기 에칭-후 처리 가스로부터 플라즈마를 형성하는 단계; 및
    상기 에칭-후 처리 가스로부터 형성된 플라즈마로 상기 실리콘 웨이퍼의 표면을 처리하는 단계를 포함하는, 피쳐들을 에칭하기 위한 방법.
  40. 제 39 항에 있어서,
    상기 에칭-후 처리 가스로부터의 플라즈마는, 상기 실리콘 기판의 에칭이 완료된 이후에 상기 실리콘 웨이퍼 상에 잔류하는 포토레지스트를 제거하는, 피쳐들을 에칭하기 위한 방법.
  41. 제 19 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 불소 함유 가스는 SF6 또는 NF3 을 함유하는, 피쳐들을 에칭하기 위한 방법.
  42. 제 41 항에 있어서,
    상기 에칭 가스는 SiF4 를 더 함유하는, 피쳐들을 에칭하기 위한 방법.
  43. 제 19 항 내지 제 22 항, 제 41 항 및 제 42 항 중 어느 한 항에 있어서,
    상기 에칭 가스는 HBr 을 더 함유하는, 피쳐들을 에칭하기 위한 방법.
  44. 제 19 항, 제 20 항, 및 제 41 항 내지 제 43 항 중 어느 한 항에 있어서,
    상기 산소 함유 가스는 SO2 및 O2 를 포함하며,
    상기 방법은 상기 피쳐들의 테이퍼를 제어하기 위해 O2 에 대한 SO2 의 비율 또는 총 플로우 중 적어도 하나를 제어하는 단계를 더 포함하는, 피쳐들을 에칭하기 위한 방법.
  45. 제 44 항에 있어서,
    상기 에칭 동안에 SO2 의 플로우를 램프 다운하는 단계를 더 포함하는, 피쳐들을 에칭하기 위한 방법.
  46. 제 19 항 내지 제 22 항 및 제 41 항 내지 제 45 항 중 어느 한 항에 있어서,
    상기 에칭 가스는 C4F8 을 더 포함하는, 피쳐들을 에칭하기 위한 방법.
  47. 제 19 항 내지 제 22 항 및 제 41 항 내지 제 46 항 중 어느 한 항에 있어서,
    상기 에칭 가스는 붕소 함유 가스를 더 포함하는, 피쳐들을 에칭하기 위한 방법.
  48. 제 19 항 내지 제 22 항 및 제 41 항 내지 제 47 항 중 어느 한 항에 있어서,
    상기 에칭에서, 상기 피쳐들의 애스팩트 비는 적어도 80 인, 피쳐들을 에칭하기 위한 방법.
  49. 제 19 항 내지 제 22 항 및 제 41 항 내지 제 48 항 중 어느 한 항에 있어서,
    상기 에칭에서, 상기 피쳐들의 깊이는 적어도 80 ㎛ 인, 피쳐들을 에칭하기 위한 방법.
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