KR20100093559A

KR20100093559A - 반도체 메모리 장치 및 메모리 셀 전압 인가 방법

Info

Publication number: KR20100093559A
Application number: KR1020107012706A
Authority: KR
Inventors: 히로후미 이노우에
Original assignee: 가부시끼가이샤 도시바
Priority date: 2007-12-10
Filing date: 2008-09-09
Publication date: 2010-08-25
Also published as: EP2240935B1; TW201351432A; US8467225B2; WO2009075130A1; CN103310837A; TWI408696B; CN103310837B; JP5072564B2; CN101896977A; CN101896977B; TW200931440A; JP2009140593A; TWI521542B; US20100321978A1; US8724371B2; EP2240935A4; EP2240935A1; US20130265816A1

Abstract

반도체 메모리 장치는 복수의 병렬 워드선, 복수의 병렬 워드선과 교차하여 형성된 복수의 병렬 비트선 및 워드선과 비트선의 교차부에 배열된 복수의 메모리 셀을 포함한다. 각각의 메모리 셀의 일단은 워드선에 접속되며, 타단은 비트선에 접속된다. 반도체 메모리 장치는 또한 워드선과 비트선 사이에 데이터 판독/기입을 위한 전압을 선택적으로 인가하도록 동작하는 구동 회로를 포함한다. 반도체 메모리 장치는 복수의 비트선에 접속되어 메모리 셀에 저장되는 데이터를 기입/판독하도록 동작하는 감지 증폭기 회로를 더 포함한다. 반도체 메모리 장치는 또한 감지 증폭기 회로에 의해 메모리 셀로부터 판독된 데이터에 기초하여 복수의 비트선 상의 전위를 선택적으로 조정하도록 동작하는 비트선 구동 보조 회로를 포함한다.

Description

반도체 메모리 장치 및 메모리 셀 전압 인가 방법{SEMICONDUCTOR MEMORY DEVICE AND MEMORY CELL VOLTAGE APPLICATION METHOD}

본 발명은 반도체 메모리 장치에 관한 것이며, 보다 구체적으로는 반도체 메모리 장치 내 메모리 셀에서의 전압 강하를 보상하는 구조 및 그 방법에 관한 것이다.

고집적화되고 미세 패터닝된 반도체 집적 회로에서는 보다 작은 면적에 고밀도로 소자들(elements)을 형성할 필요가 있다. 구체적으로, 반도체 메모리에서는, 보다 작은 면적에 고밀도로 소자들을 형성하여 비트 단가를 보다 저가로 제조하는 것이 중요한 과제 중 하나이다.

그러나, 종래의 최저 비용의 메모리 또는 다치(multivalue) NAND 플래시 메모리에서도, 가공의 어려움과 제조 룰의 축소와 연관하여 전계 효과 트랜지스터의 한계에 의해 현재보다 비용을 줄이는 것이 어렵다.

한편, 고밀도로 메모리 소자를 제조하는 방법으로 전계 효과 트랜지스터를 사용하지 않는 3차원형의 구조를 갖는 메모리 셀을 제공할 수 있다. 이러한 메모리 셀은 다이오드나 양 방향으로 전류를 제한할 수 있는 비오믹(non-ohmic) 소자 및 위상 변화 메모리, 저항 변화 메모리 및 전도도 브리지 메모리(conductance bridge memory)와 같은 메모리 소자를 포함할 수 있다.

그러나, 3차원형의 셀에서는, 룰의 축소와 연관하여 워드선 또는 비트선의 저항이 증가하여 전압 강하를 초래한다. 그 결과, 모든 메모리셀에 정밀한 동작 전압이 인가될 수 없어 큰 문제가 된다. 따라서, 최소 셀 어레이 단위를 보다 크게 만들 수 없고 결과적으로 칩 크기를 거의 줄일 수 없다.

따라서, 메모리 셀에서의 전압 강하의 변동을 보상하는 기술이 필요하게 되었다(예를 들어, 특허 문헌 1).

[특허 문헌 1] USP 6,480,438

본 발명은 메모리 셀에서의 전압 강하를 보상하는 신뢰성이 높은 반도체 메모리 장치를 제공하는데 그 목적을 갖는다.

본 발명의 일 양태에서는, 반도체 메모리 장치로서: 복수의 병렬 워드선; 복수의 워드선과 교차하여 형성된 복수의 병렬 비트선; 워드선과 비트선의 교차부에 배열된 복수의 메모리 셀 - 각각의 메모리 셀의 일단은 워드선에 접속되며, 타단은 비트선에 접속됨 -; 워드선과 비트선 사이에 데이터 판독/기입을 위한 전압을 선택적으로 인가하도록 동작하는 구동 회로; 복수의 비트선에 접속되어 메모리 셀에 저장된 데이터를 판독/기입하도록 동작하는 감지 증폭기 회로; 및 감지 증폭기 회로에 의해 메모리 셀로부터 판독된 데이터에 기초하여 복수의 비트선 상의 전위를 선택적으로 조정하도록 동작하는 비트선 구동 보조 회로를 포함하는 반도체 메모리 장치가 제공된다.

본 발명의 또 다른 양태에서는, 반도체 메모리 장치로서: 복수의 병렬 워드선; 복수의 워드선과 교차하여 형성된 복수의 병렬 비트선; 워드선과 비트선의 교차부에 배열된 복수의 메모리 셀 - 각각의 메모리 셀은 가역적으로 설정 가능한 저항을 데이터로서 저장하도록 동작하는 가변 저항 소자와 가변 저항 소자에 직렬로 접속된 다이오드를 포함함 - ; 워드선과 비트선 사이에 데이터 판독/기입을 위한 전압을 선택적으로 인가하도록 동작하는 구동 회로; 복수의 비트선에 접속되어 메모리 셀에 저장된 데이터를 판독/기입하도록 동작하는 감지 증폭기 회로; 및 감지 증폭기 회로에 의해 메모리 셀로부터 판독된 데이터에 기초하여 복수의 워드선과 비트선 중 임의의 하나를 포함하는 배선 상의 전위를 선택적으로 조정하도록 동작하는 비트선 구동 보조 회로를 포함하는 반도체 메모리 장치가 제공된다.

본 발명의 또 다른 양태에서는, 복수의 병렬 워드선과 복수의 병렬 비트선의 교차부에 배열된 메모리 셀에 인가되는 전압을 조정하기 위한 메모리 셀 전압 인가 방법으로서, 선택된 워드선에 소정의 전압을 인가하여 선택된 워드선과 교차하는 복수의 비트선 상의 전위를 감지 증폭기 회로에서 판독하는 단계; 감지 증폭기 회로에서 판독된 전위를 메모리 셀의 정보로서 저장 회로에 저장하는 단계; 및 저장 회로에 저장된 정보에 기초하여 비트선 구동 보조 회로를 구동하여 복수의 비트선 상의 전위를 조정함으로써 복수의 비트선에 전압 강하 보상 전압을 선택적으로 인가하는 단계를 포함하는 메모리 셀 전압 인가 방법이 제공된다.

본 발명에 따르면, 메모리 셀에서의 전압 강하가 보상될 수 있어 신뢰성이 높은 반도체 메모리 장치를 제공할 수 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 동일 실시예에 따른 반도체 메모리 장치의 메모리 셀 어레이의 일부의 사시도이다.
도 3은 도 2에서 I-I' 선을 따라 절취하여 화살표 방향으로부터 본 횡단면도이다.
도 4는 동일 실시예에 따른 반도체 메모리 장치의 메모리 셀 어레이 및 그 주변 회로의 회로도이다.
도 5는 2진 데이터의 경우의 메모리 셀의 저항 분포 및 데이터를 나타내는 그래프이다.
도 6은 동일 실시예에서 데이터 기입 시의 선택 신호 /WS, BS 및 기입 펄스 WP, BP를 나타내는 파형도이다.
도 7은 동일 실시예에 따른 반도체 메모리 셀의 메모리 셀 어레이 및 그 주변 회로를 개략적으로 나타낸다.
도 8은 동일 실시예에 따른 반도체 메모리 장치의 하나의 비트선에 대한 컬럼 제어 회로를 간략하게 나타낸다.
도 9는 본 발명의 일 실시예에 따른 메모리 셀 전압 인가 방법을 설명하는 흐름도이다.

이제, 도면을 참조하면서 본 발명의 반도체 메모리 장치와 연관된 실시예들을 상세히 설명하기로 한다.

[전체 구성]

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리의 블록도이다.

비휘발성 메모리는 후술되는 가변 저항 소자를 각각이 포함하는 메모리 셀이 매트릭스 형상으로 배열된 메모리 셀 어레이(1)를 포함한다. 메모리 셀 어레이(1)의 비트선 BL 방향으로 인접한 위치에는 컬럼 제어 회로(2)가 제공된다. 컬럼 제어 회로(2)는 메모리 셀 어레이(1)의 비트선 BL을 제어하여 메모리 셀로부터 데이터를 소거, 메모리 셀에 데이터를 기입 및 메모리 셀로부터 데이터를 판독한다. 메모리 셀 어레이(1)의 워드선 WL 방향으로 인접한 위치에는 워드선 구동 회로(3)가 제공된다. 워드선 구동 회로(3)는 메모리 셀 어레이(1)의 워드선 WL을 선택하여 메모리 셀로부터 데이터를 소거, 메모리 셀에 데이터를 기입 및 메모리 셀로부터 데이터를 판독하는데 필요한 전압을 인가한다.

데이터 I/O 버퍼(4)는, I/O 선을 통해 도시되지 않은 외부 호스트에 접속되어 기입 데이터를 수신하고, 소거 지시를 수신하고, 판독 데이터를 제공하고, 어드레스(address) 데이터 및 커맨드(command) 데이터를 수신한다. 데이터 I/O 버퍼(4)는 수신된 기입 데이터를 컬럼 제어 회로(2)에 전송하고 컬럼 제어 회로(2)로부터 판독 데이터를 수신하고 그것을 외부에 제공한다. 외부로부터 데이터 I/O 버퍼(4)로 공급된 어드레스는 어드레스 레지스터(5)를 통해 컬럼 제어 회로(2) 및 워드선 구동 회로(3)에 전송된다. 호스트로부터 데이터 I/O 버퍼(4)로 공급된 커맨드는 커맨드 인터페이스(6)에 전송된다. 커맨드 인터페이스(6)는 호스트로부터 외부 제어 신호를 수신하여 데이터 I/O 버퍼(4)로 공급된 데이터가 기입 데이터, 커맨드 또는 어드레스인지 결정한다. 그것이 커맨드이면, 커맨드 인터페이스는 그것을 수신된 커맨드 신호로서 상태 머신(7)에 전송한다. 상태 머신(7)은 호스트로부터의 커맨드 수신, 판독, 기입, 소거 및 데이터 I/O 관리를 실행하도록 전체 비휘발성 메모리를 관리한다.

호스트로부터 데이터 I/O 버퍼(4)로 공급된 데이터는 인코더/디코더 회로(8)에 전송되고, 그것의 출력 신호는 펄스 생성기(9)에 공급된다. 입력 신호에 따라, 펄스 생성기(9)는 소정 타이밍의 소정 전압을 갖는 기입 펄스를 제공한다. 펄스 생성기(9)에서 생성된 펄스는 컬럼 제어 회로(2) 및 워드선 구동 회로(3)에 의해 선택된 임의의 배선에 전송된다.

[메모리 셀 어레이 및 주변 회로]

도 2는 메모리 셀 어레이(1)의 일부의 사시도이고, 도 3은 도 2에서 I-I' 선을 따라 절취하여 화살표 방향으로부터 본 횡단면도이다.

복수의 제1 배선 또는 워드선들 WL0-WL2이 병렬로 배치되어, 병렬로 배치된 복수의 제2 배선 또는 비트선들 BL0-BL2과 교차한다. 메모리 셀 MC은 양쪽 배선의 각 교차부에서 그 사이에 협지되어 배열되어 있다. 바람직하게는, 제1 및 제2 배선이 W, WSi, NiSi 및 CoSi와 같은 내열(heat-resistive) 저저항(low-resistance) 재료로 구성된다.

도 3에 나타낸 바와 같이 메모리 셀 MC은 가변 저항 소자 VR과 비오믹 소자 NO의 직렬 접속 회로를 포함한다.

가변 저항 소자 VR은 전압 인가 시 전류, 열 또는 화학적 에너지를 통해서 저항을 변화시킬 수 있다. 그것의 상부와 하부 표면 상에는, 장벽 금속층과 접착층으로 기능하는 전극 EL1, EL2이 배열되어 있다. 전극의 재료는 Pt, Au, Ag, TiAlN, SrRuO, Ru, RuN, Ir, Co, Ti, TiN, TaN, WN, LaNiO, Al, PtIrOx, PtRhOx, Rh/TaAlN을 포함할 수 있다. 일정한 배향성을 얻을 수 있는 금속 필름을 삽입할 수 있다. 버퍼층, 장벽 금속층 및 접착층을 더 삽입할 수 있다.

가변 저항 소자 VR은 결정 상태와 비결정 상태 사이에서 위상 변화를 통해 저항을 변화시키는 칼코게나이드(chalcogenide)와 같은 것(PRAM); 천이 원소의 양이온을 포함하는 복합 화합물(composite compound)을 포함하고 양이온의 이동 또는 수소/산소 이온의 이동을 통해서 저항을 변화시키는 것; 및 양이온이 브리지(전도 브리지)를 만들 때 저항을 변화시키는 것(CBRAM)을 포함할 수 있다.

후자의 가변 저항 소자 VR은 고저항 상태가 안정한 상태인 소정의 전이 산화물을 사용하는 기록층을 포함할 수 있다. 소정의 세트 전압이 메모리 셀 MC에 인가되면, 메모리 셀은 고저항 상태로부터 저저항 상태로 전이될 수 있다(세트 상태). 저저항 상태의 메모리셀 MC에 세트 전압보다 낮고, 보다 긴 펄스폭을 갖는 리셋 전압을 인가할 때, 메모리 셀은 열처리를 통해 고저항 상태로 전이될 수 있다(리셋 동작).

도 4는 비오믹 소자 NO로서 다이오드 SD를 사용하는 메모리 셀 어레이(1)와 그 주변회로의 회로도이다.

도 4에서, 메모리 셀 MC에 포함된 다이오드의 애노드는 워드선 WL에 접속되고, 캐소드는 가변 저항 소자 VR를 통해 비트선 BL에 접속된다. 각각의 비트선 BL의 일단은 컬럼 제어 회로(2)의 일부인 선택 회로(2a)에 접속된다. 각각의 워드선 WL의 일단은 워드선 구동 회로(3)의 일부인 선택 회로(3a)에 접속된다.

선택 회로(2a)는, 비트선 BL마다 제공되며 게이트들 및 드레인들이 공통 접속되어 있는 선택 PMOS 트랜지스터 QP0 및 선택 NMOS 트랜지스터 QN0를 포함한다. 선택 PMOS 트랜지스터 QP0는 고전위 전원 Vcc에 접속된 소스를 갖는다. 선택 NMOS 트랜지스터 QN0는 컬럼 제어 회로(2) 내의 회로에 접속된 소스를 가지며, 이는 기입 펄스를 인가하고 데이터 판독 시에 검출 전류를 공급하는데 사용된다. 트랜지스터 QP0, QN0는 비트선 BL에 접속된 공통 드레인 및 비트선 선택 신호 BSi가 공급되는 공통 게이트를 갖는다.

이하 상세하게 설명되는 바와 같이, 선택 회로(2a)는 전환 스위치(23)를 통해 감지 증폭기 회로(21) 또는 비트선 구동 보조 회로(22)에 접속된다. 감지 증폭기 회로(21)에서 판독된 비트선 정보에 기초하여, 선택 트랜지스터 QP0, QN0의 게이트에 비트선 선택 신호 BSj가 공급된다. 이 경우에, 비트선 BLj는 다시 선택되고 이 비트선 BLj가 보정(correction) 전압 생성 회로(49)에 접속된다.

선택 회로(3a)는, 워드선 WL마다 제공되며 게이트들 및 드레인들이 공통 접속되어 있는 선택 PMOS 트랜지스터 QP1 및 선택 NMOS 트랜지스터 QN1를 포함한다. 선택 PMOS 트랜지스터 QP1는 워드선측 구동 감지선 WDS에 접속된 소스를 가지며, 이는 기입 펄스를 인가하고 데이터 판독 시 검출 전류를 공급하는데 사용된다. 선택 NMOS 트랜지스터 QN1는 저전위 전원 Vss에 접속된 소스를 갖는다. 트랜지스터 QP1, QN1는 워드선 WL에 접속된 공통 드레인 및 각각의 워드선 WL을 선택하기 위한 워드선 선택 신호 /WSi가 공급되는 공통 게이트를 갖는다.

[데이터 판독 및 기입]

이하, 2진 데이터 판독/기입을 설명한다.

위에서 설명된 회로에서, 데이터는 가변 저항 소자 VR의 저항값으로서 각각의 메모리 셀 MC에 저장된다. 예를 들어, 비선택 상태에서는, 워드선 선택 신호 /WS0, /WS1, ...은 "H" 레벨이고, 비트선 선택 신호 BS0, BS1, ... 은 "L" 레벨이다. 이 경우에, 모든 워드선 WL은 "L" 레벨로 설정되고, 모든 비트선 BL은 "H" 레벨로 설정된다. 비선택 상태에서는, 모든 메모리 셀 MC에서의 다이오드 SD는 역바이어스되어 턴오프되므로 가변 저항 소자 VR에는 전류가 흐르지 않는다. 본원에서는 워드선 WL1에 연계된 모든 메모리 셀 MC을 선택하는 것을 고려한다. 이 경우에, 워드선 구동 회로(3)는 워드선 선택 신호 /WS1을 "L" 레벨로 설정하고, 컬럼 제어 회로(2)는 비트선 선택 신호 BS0-BS2를 "H" 레벨로 설정한다. 그 결과, 워드선 WL1은 워드선측 구동 감지선 WDS에 접속된다. 이에 따라, 구동 감지선 WDS에 "H" 레벨을, 비트선 BL0-BL2에 "L" 레벨을 인가함으로써 워드선 WL1이 "H" 레벨이 되고 비트선 BL0-BL2이 "L" 레벨이 된다. 따라서, 선택된 셀에서, 다이오드 SD는 순바이어스되어 전류가 흐르도록 허용한다. 선택된 셀에서 흐르는 전류량은 가변 저항 소자 VR의 저항값으로부터 결정될 수 있다. 이에 따라, 전류값을 감지함으로서, 데이터가 판독될 수 있다. 즉, 도 5에 나타낸 바와 같이 고저항의 소거 상태를 "1"로, 저저항의 프로그램 상태를 "0"으로 대응시킴으로써, 감지된 전류가 작은 값인 경우에는 "1"로서, 큰 값인 경우에는 "0"으로서 검출될 수 있다.

비선택된 워드선 WL 및 선택된 비트선 BL0-BL2는 "L" 레벨이고, 따라서 전류가 흐르지 않는다. 따라서, 선택된 메모리 셀을 제외한 다른 메모리 셀에서 전류가 흐르지 않는다.

이하, 2진 데이터 기입을 설명한다.

도 6은 데이터 기입 시의 선택 신호 /WS, BS 및 구동 데이터선 WDS, BDS에 인가되는 기입 펄스 WP, BP를 나타내는 파형도이다. 기입 펄스 WP, BP는 부스터 회로를 포함하는 펄스 생성기(9)로부터 생성된다.

고저항 상태로부터 저저항 상태로 변화시키면서 데이터 세트 시, 데이터 기입 대상 메모리 셀에 해당하는 워드선 WL1의 워드선 선택 신호 /WS1는 "L" 레벨로 설정된다. 또한, 기입 대상 메모리 셀에 해당하는 하나 이상의 비트선 BLj의 비트선 선택 신호 BSj는 "H" 레벨로 설정된다. 동시에, 워드선측 구동 감지선 WDS에는 도 5에서 나타낸 바와 같이 가변 저항 소자 VR의 저항값을 소거 레벨로부터 프로그램 레벨로 변화시키기 위한 기입 펄스 WP가 인가된다. 기입 펄스 WP는 도 1에 나타낸 펄스 생성기(9)로부터 인가되고, 예를 들어 Vcc 레벨의 펄스 높이를 갖는다. 동시에, 비트선 BL에는 Vss 레벨의 음의 기입 펄스 BP가 인가된다. 그 결과, 고저항 상태(소거 상태)의 가변 저항 소자 VR이 저저항 상태(프로그램 상태)로 세트될 수 있다. 선택된 비트선 BLj는 이미 저저항 상태에 있는 메모리 셀 MC에 접속된 것을 포함할 수 있음을 주목해야 한다.

저저항 상태로부터 고저항 상태로 변화시키면서 데이터 리셋 시, 각각의 메모리 셀이 개별적으로 소거될 수 있지만 복수의 메모리 셀은 일괄적으로 소거될 수 있다. 이 경우에, 데이터 소거 대상 메모리 셀에 해당하는 워드선 WL1의 워드선 선택 신호 /WS1는 세트 시간 보다 긴 시간 동안 "L" 레벨로 유지된다. 또한, 소거 대상 메모리 셀에 해당하는 하나 이상의 비트선 BLj의 비트선 선택 신호 BSj도 또한 세트 시간 보다 긴 시간 동안 "H" 레벨로 유지된다. 소거 시에는, 메모리 셀은 저저항 상태에 있다. 이에 따라, 워드선측 구동 감지선 WDS에는 세트 시간보다 낮은 소거 펄스 EWP가 인가된다. 또한, 비트선 BL에는 Vss 레벨의 음의 소거 펄스 EBP가 인가된다. 따라서, 저저항 상태인 가변 저항 소자에 긴 시간 동안 많은 전류가 흘러 줄 열(Joule heat)을 발생시켜, 가변 저항 소자를 고저항 상태로 리셋시킬 수 있다.

이상에서는, 워드선 WL에서의 전압 강하는 고려되지 않았다. 그러나, 실제로는, 워드선 WL이 점점 미세 패터닝될수록, 전압 강하의 영향을 무시할 수 없다.

이러한 메모리 셀 어레이(1) 내부의 메모리 셀 MC에서의 전압 강하를 도 7을 사용하여 설명한다.

하나의 워드선 WL에 접속되어 있는 액세스하려는 메모리 셀 MC1-MCn의 각각의 가변 저항 소자 VR에 소정의 전압 V1을 한 번에 인가하고자 할 수 있다. 이 경우에, 비트선 BL1-BLn 상의 전위는 접지 전위(GND)로 설정되고 워드선 WL1에 전압 V1이 인가된다.

그러나, 실제로는, 워드선 구동 회로(3)로부터 메모리 셀 MC1-MCn까지의 거리들은 상이하다. 이에 따라, 전압 강하의 영향에 의해, 메모리 셀 MC1-MCn의 가변 저항 소자 VR들 사이에 걸리는 전압은 V1 - I x Rj(여기서, I는 워드선 WL1에 흐르는 전류이고, Rj는 워드선 구동 회로(3)로부터 메모리 셀 MCj까지의 저항값임)로 낮아진다.

하나의 워드선 WL에 접속되어 있는 액세스 가능한 메모리 셀 MC1-MCn 중 메모리 셀 MCj에서의 가변 저항 소자 VR이 저저항 상태라면, 메모리 셀 MCj에 관통 전류가 흐른다. 이에 따라, 워드선 WL1에 흐르는 전류 I가 증가하고, 전압 강하의 영향이 더 커진다.

그 결과, 메모리 셀 MC1-MCn의 가변 저항 소자 VR 사이에 걸리는 전압이 변화되고, 이에 따라 메모리 셀 MC 내에 정보를 정확하게 저장하는 것이 어려워지고 반도체 메모리 전체의 신뢰성이 열화된다.

[컬럼 제어 회로의 구조]

다음에, 이상의 점을 개선한 본 발명의 실시예에서 사용되는 컬럼 제어 회로(2)에 대하여 상세히 설명하기로 한다.

도 7은 컬럼 제어 회로(2)와 그 주변회로의 구성을 나타내는 개략적인 회로도이다. 컬럼 제어 회로(2)는 비트선 BL의 전류값으로부터 저장된 데이터를 감지하고 데이터를 저장하도록 동작하는 감지 증폭기 회로(21)를 포함한다. 컬럼 제어 회로(2)는 또한 감지 증폭기 회로(21)에서 판독되는 데이터에 기초하여 비트선 BL에 보정 전압을 인가하도록 동작하는 비트선 구동 보조 회로(22)를 포함한다. 컬럼 제어 회로(2)는 이러한 회로(21, 22)들 사이에서 선택적으로 전환하도록 동작하는 전환 스위치(23)를 더 포함한다.

도 8은 하나의 비트선 BLj와 연계된 컬럼 제어 회로(2)를 보다 상세하게 나타낸다.

감지 증폭기 회로(21)는 충방전 용량 회로(41, 42) 및 데이터 캐시 회로(43)를 포함한다. 충방전 용량 회로(41)는 비트선 선택 회로(2a)에 의해 선택된 비트선 BLj에 소정 시간의 기간 동안 흐르는 전류값에 따른 속도로 전하를 축적한다. 충방전 용량 회로(42)는 프리차지 MOS 트랜지스터(47)를 통해 소정 시간의 기간 동안 용량을 프리차지한다.

충방전을 전환하기 위한 게이트 MOS 트랜지스터(45)는 용량 회로(41, 42) 모두가 소정 시간의 기간 동안 충전된 후에, 턴온된다. 용량 회로(41)의 충전 전압은, 비트선 BLj에 흐르는 전류값이 크면 고전압이고, 작으면 저전압이다. 이에 따라, 트랜지스터(45)가 턴온된 후에, 용량 회로(42)에 축적된 전하는, 전자의 경우에는 유지되고 후자의 경우에는 용량 회로(41)에 방전된다. 따라서, 비트선 BLj에 연계된 메모리 셀 MC이 저저항 상태이면, 충방전 용량 회로(42) 상의 전위는 "H"이고, 고저항 상태이면, 충방전 용량 회로(42) 상의 전위는 "L"이다. 전위 정보는, 데이터 전송용 게이트 MOS 트랜지스터(46)를 턴온시킴으로써 데이터 캐시 회로(43)에 전송된다. 데이터 캐시 회로(43)는 이러한 정보를 저장할 수 있는 플립플롭 회로를 포함할 수 있다. 데이터 캐시 회로(43)는 반도체 기판 상의 다른 영역에 제공될 수도 있지만 감지 증폭기 회로(21)의 일부로서 설명된다.

데이터 캐시 회로(43)로부터 전송된 정보에 대한 응답으로, 비트선 구동 보조 회로(22)는 보정 전압 생성 회로(49)를 구동하고, 전환 스위치(23)는 게이트 MOS 트랜지스터(48)를 구동한다. 보정 전압 생성 회로(49)는 저저항 상태의 메모리 셀에 흐르는 관통 전류에 기인한 전압 강하를 보상하기 위한 보정 전압을 생성한다. 보정 전압은 비트선 선택 회로(2a)를 통해, 전압이 보정되어야 하는 비트선 BLj에 인가된다.

전압이 보정되어야 하는 비트선 BLj는 하나에 한정되지 않고 다수일 수 있다. 게이트 MOS 트랜지스터(44)와 게이트 MOS 트랜지스터(48) 중 적어도 하나는 항상 턴오프되어 있으므로 둘다 동시에 턴온될 수는 없다. 즉, 두 개의 게이트 MOS 트랜지스터(44, 48)를 포함하는 전환 스위치(23)가, 비트선 선택 회로(2a)와, 감지 증폭기 회로(21) 또는 비트선 구동 보조 회로(22)와의 접속을 전환한다.

[메모리 셀 전압 인가 방법의 실시예]

이하, 본 발명의 일 실시예에 따른 메모리 셀 전압 인가 방법에 대해 상세하게 설명하기로 한다.

도 9는 본 실시예에 따른 메모리 셀 전압 인가 방법을 나타내는 흐름도이다. 본 실시예는 리셋 상태의 메모리 셀 MCn에 정확하게 정보를 저장하여 세트 상태로 하는 방법에 관한 것이다.

우선, 공정 1에서, 워드선 구동 회로(3)는 하나의 워드선 WL1을 선택하고 워드선 WL1에 전압 V2를 인가한다(단계 51). 전압 V2는 판독용 전압이고, 전압 V1과 동일할 수도 상이할 수도 있다.

다음으로, 공정 2에서, 비트선 구동 회로(2a)는 세트하려는(set-intended) 메모리 셀 MC에 접속된 모든 비트선 BLj를 선택하고, 전환 스위치(23) 내의, 감지 증폭기 회로 전환용의 게이트 MOS 트랜지스터(44)(도 8)를 턴온시킨다. 그 후에, 그것은 판독용 전류 펄스를 비트선 BLj에 공급하고, 감지 증폭기 회로(21)는 비트선 BLj에서의 전류값을 검출하여 데이터를 저장한다(단계 52).

다음으로, 공정 3에서, 데이터 캐시 회로(43)에 저장된 정보는 전환 스위치(23)와 비트선 구동 보조 회로(22)에 전송된다(단계 53). 동시에, 전환 스위치(23) 내의, 감지 증폭기 회로 전환용의 게이트 MOS 트랜지스터(44)를 턴오프시킨다. 또한, 액세스하려는 비트선 BLj와 연관된 전환 스위치(23) 내의, 비트선 구동 보조 회로 전환용의 게이트 MOS 트랜지스터(48)를 턴온시킨다. 그 결과, 비트선 BLj으로의 접속은 감지 증폭기 회로(21)로부터 비트선 구동 보조 회로(22)로 전환될 수 있다.

다음으로, 공정 4에서, 보정 전압 생성 회로(49)는, 데이터 캐시 회로(43)에 저장되는 데이터가 "H" 인 비트선 BLj에 인가되는 전압 V3(V3 > V2)을 생성한다(단계 54). 따라서, 메모리 셀 MCj의 다이오드 SD는 역바이어스되어 관통 전류가 흐르는 것을 방지한다.

V3은 원하는 메모리 셀 MCn에서의 가변 저항 소자 VR의 소자 정보를 변화시킬 수 있는 전압이다. 메모리 셀 MCn에서의 소자 정보를 변화시키기 위해서는 메모리 셀 MCn에서의 가변 저항 소자 VR의 물리적 상태를 변화시킬 수 있는(즉, 저항 변화가 발생하게 되는) 전압 V3(V3 > V2)을 인가할 필요가 있다. 따라서, 저저항 상태의 메모리 셀 MCn에 접속된 비트선 BLj 상의 전위는 비트선 구동 보조 회로(22)에 의해 V3로 높여진다. 따라서, 메모리 셀 MCj에서의 다이오드 SD가 크게 역바이어스되어 관통 전류가 흐르는 것을 방지한다.

다음으로, 공정 5에서, 워드선 구동 회로(3)는 워드선 WL1에 판독용 펄스 전압 V3을 선택적으로 인가하는데 사용된다(단계 55).

다음으로, 공정 6에서, 액세스하려는 비트선 BLj 중 데이터 캐시 회로(43)에 저장되는 데이터가 "L"인 비트선 BLj에, 위에서 설명된 펄스 생성기(9)에서 생성된 기입용 펄스 전압(GND-α)이 인가된다(단계 56). 이 경우에, α는 워드선 WL1에서의 전압 강하를 보상하기 위한 보정 전압이고 α는 메모리 셀 MCn의 물리적 주소로부터 결정될 수 있다. 예를 들어, 워드선 WL에 접속된 모든 메모리 셀 MC이 고저항 상태일 경우의 기준 전류값 I와 메모리 셀 MC의 물리적 주소로부터 결정된 워드선 WL의 기준 저항 R을 승산함으로써 쉽게 산출될 수 있다. 또한, α는 단위 셀 어레이에 포함된 4개의 위치 A, B, C, D(도 7)에서의 메모리 셀 MC의 전류값으로부터 결정될 수 있으며, 이러한 전류값은 테스트 시에 모니터되고 ROM 퓨즈에 저장된다.

본 실시예에 따른 메모리 셀 전압 인가 방법에 따르면, 메모리 셀의 전압 강하가 효과적으로 보상될 수 있다. 따라서, 메모리 셀 MC에서의 가변 저항 소자 VR을 리셋 상태에서 세트 상태로 천이하는데 필요한 정확한 전압을 해당 가변 저항 소자 VR에 인가할 수 있다. 그 결과, 전체 반도체 메모리의 데이터의 신뢰성이 향상될 수 있다.

[기타]

본 발명을 통해 위에서 설명된 본 발명의 실시예는 이러한 실시예들에 한정되지 않고 오히려 본 발명의 범위 및 사상을 벗어나지 않는 한 다양한 변경 및 추가가 가능하다. 예를 들어, 전압 강하 값 α는, 워드선에 접속된 관통 메모리 셀의 수와 그 누설 전류에 따라 변화될 수 있고, 회로적으로 자기 정렬 방식으로 인가될 수 있다. 워드선에 가변 저항 소자 VR의 물리적 상태를 변화시키는 전위의 전압을 인가하고 비트선에 전압 강하를 보상한 GND-α의 전위의 전압을 인가하는 대신에, 워드선에 가변 저항 소자(VR +)의 물리적 상태를 변화시키는 α의 전위의 전압을 인가하고 비트선 상의 전위를 GND로 고정하여도 동일한 효과를 얻을 수 있다.

1: 메모리 셀 어레이
2: 컬럼 제어 회로
3: 워드선 구동 회로
4: 데이터 I/O 버퍼
5: 어드레스 레지스터
6: 커맨드 인터페이스

Claims

반도체 메모리 장치로서,
복수의 병렬 워드선;
상기 복수의 워드선과 교차하여 형성된 복수의 병렬 비트선;
상기 워드선과 상기 비트선의 교차부에 배열된 복수의 메모리 셀 - 각각의 메모리 셀의 일단은 상기 워드선에 접속되며, 타단은 상기 비트선에 접속됨 -;
상기 워드선과 상기 비트선 사이에 데이터 판독/기입을 위한 전압을 선택적으로 인가하도록 동작하는 구동 회로;
상기 복수의 비트선에 접속되어 상기 메모리 셀에 저장된 데이터를 판독/기입하도록 동작하는 감지 증폭기 회로; 및
상기 감지 증폭기 회로에 의해 상기 메모리 셀로부터 판독된 데이터에 기초하여 상기 복수의 비트선 상의 전위를 선택적으로 조정하도록 동작하는 비트선 구동 보조 회로
를 포함하는, 반도체 메모리 장치.
제1항에 있어서,
상기 감지 증폭기 회로에 의해 판독된 데이터를 저장하도록 동작하는 저장 회로를 더 포함하고, 상기 비트선 구동 보조 회로는 상기 저장 회로에 저장된 데이터에 기초하여 상기 비트선 상의 전위를 선택적으로 조정하는, 반도체 메모리 장치.
제1항에 있어서,
상기 메모리 셀은 가역적으로 설정 가능한 저항(reversibly settable resistance)을 데이터로서 저장하도록 동작하는 가변 저항 소자와, 상기 가변 저항 소자에 직렬로 접속된 다이오드를 포함하는, 반도체 메모리 장치.
제2항에 있어서,
상기 메모리 셀은 가역적으로 설정 가능한 저항을 데이터로서 저장하도록 동작하는 가변 저항 소자와, 상기 가변 저항 소자에 직렬로 접속된 다이오드를 포함하는, 반도체 메모리 장치.
제2항에 있어서,
상기 비트선 구동 보조 회로에 의해 전위가 조정되는 상기 비트선의 수가 하나 또는 둘 이상인, 반도체 메모리 장치.
제1항에 있어서,
상기 비트선 구동 보조 회로는 보정 전압을 상기 비트선에 공급하여 상기 비트선 상의 전위를 선택적으로 조정하고, 상기 보정 전압은 상기 메모리 셀의 물리적 주소에 기초하여 결정되는, 반도체 메모리 장치.
제1항에 있어서,
소정의 메모리 셀에 미리 측정된 전류값이 저장되도록 배열된 퓨즈를 더 포함하고,
상기 비트선 구동 보조 회로는 상기 비트선에 보정 전압을 공급하여 상기 비트선 상의 전위를 선택적으로 조정하고, 상기 보정 전압은 상기 퓨즈의 데이터에 기초하여 결정되는, 반도체 메모리 장치.
제1항에 있어서,
상기 감지 증폭기 회로는 판독된 데이터를 저장하도록 동작하는 저장 회로를 포함하고,
상기 비트선 구동 보조 회로는 상기 저장 회로에 저장된 데이터에 기초하여 상기 비트선 상의 전위를 선택적으로 조정하는, 반도체 메모리 장치.
제2항에 있어서,
상기 감지 증폭기 회로는
소정 시간의 기간 동안 소정 메모리 셀에 흐르는 전류에 따라 전하를 축적하도록 동작하는 제1 충방전 용량 회로, 및
소정 시간의 기간 동안 소정 전하를 축적하도록 동작하는 제2 충방전 용량 회로
를 포함하고,
상기 소정 시간의 기간 이후, 상기 제2 충방전 용량 회로 상에 충전된 전압이 상기 제1 충방전 용량 회로 상에 충전된 전압보다 크면, 상기 제2 충방전 용량 회로의 전하가 상기 제1 충방전 용량 회로로 공급되고, 작으면, 상기 제2 충방전 용량 회로의 전하는 유지되고, 그 후 상기 제2 충방전 회로 상에 충전된 전압이 상기 저장 회로에 저장되는, 반도체 메모리 장치.
제2항에 있어서,
상기 구동 회로는 상기 저장 회로에 저장된 데이터에 기초하여 상기 워드선을 조정하는, 반도체 메모리 장치.
반도체 메모리 장치로서,
복수의 병렬 워드선;
상기 복수의 병렬 워드선과 교차하여 형성된 복수의 병렬 비트선;
상기 워드선과 상기 비트선의 교차부에 배열된 복수의 메모리 셀 - 각각의 메모리 셀은 가역적으로 설정 가능한 저항을 데이터로서 저장하도록 동작하는 가변 저항 소자와 상기 가변 저항 소자에 직렬로 접속된 다이오드를 포함함 -;
상기 워드선과 상기 비트선 사이에 데이터 판독/기입을 위한 전압을 선택적으로 인가하도록 동작하는 구동 회로;
상기 복수의 비트선에 접속되어 상기 메모리 셀에 저장된 데이터를 판독/기입하도록 동작하는 감지 증폭기 회로; 및
상기 감지 증폭기 회로에 의해 상기 메모리셀로부터 판독된 데이터에 기초하여 상기 복수의 워드선과 비트선 중 임의의 하나를 포함하는 배선 상의 전위를 선택적으로 조정하도록 동작하는 구동 보조 회로
를 포함하는, 반도체 메모리 장치.
제11항에 있어서,
상기 감지 증폭기 회로에 의해 판독된 데이터를 저장하도록 동작하는 저장 회로를 더 포함하고,
상기 구동 보조 회로는 상기 저장 회로에 저장된 데이터에 기초하여 상기 배선 상의 전위를 선택적으로 조정하는, 반도체 메모리 장치.
제11항에 있어서,
상기 구동 보조 회로에 의해 전위가 조정되는 상기 배선의 수가 하나 또는 둘 이상인, 반도체 메모리 장치.
제11항에 있어서,
상기 구동 보조 회로는 보정 전압을 상기 배선에 공급하여 상기 배선 상의 전위를 선택적으로 조정하며, 상기 보정 전압은 상기 메모리 셀의 물리적 주소에 기초하여 결정되는, 반도체 메모리 장치.
제11항에 있어서,
소정의 메모리 셀에 미리 측정된 전류값이 저장되도록 배열된 퓨즈를 더 포함하고,
상기 구동 보조 회로는 상기 배선에 보정 전압을 공급하여 상기 배선 상의 전위를 선택적으로 조정하고, 상기 보정 전압은 상기 퓨즈의 데이터에 기초하여 결정되는, 반도체 메모리 장치.
제11항에 있어서,
상기 감지 증폭기 회로는 판독된 데이터를 저장하도록 동작하는 저장 회로를 포함하고,
상기 구동 보조 회로는 상기 저장 회로에 저장된 데이터에 기초하여 상기 선 상의 전위를 선택적으로 조정하는, 반도체 메모리 장치.
복수의 병렬 워드선과 복수의 병렬 비트선의 교차부에 배열된 메모리 셀에 인가되는 전압을 조정하기 위한 메모리 셀 전압 인가 방법으로서,
선택된 워드선에 소정의 전압을 인가하여 상기 선택된 워드선과 교차하는 복수의 비트선 상의 전위를 감지 증폭기 회로에서 판독하는 단계;
상기 감지 증폭기 회로에서 판독된 전위를 메모리 셀의 정보로서 저장 회로에 저장하는 단계; 및
상기 저장 회로에 저장된 상기 정보에 기초하여 비트선 구동 보조 회로를 구동하여 상기 복수의 비트선 상의 전위를 조정함으로써 상기 복수의 비트선에 전압 강하 보상 전압을 선택적으로 인가하는 단계
를 포함하는, 메모리 셀 전압 인가 방법.
17항에 있어서,
상기 복수의 비트선에 상기 전압 강하 보상 전압을 선택적으로 인가하는 단계는 선택된 메모리 셀의 물리적 주소로부터 전압 강하를 산출하는 단계를 포함하는, 메모리 셀 전압 인가 방법.
제17항에 있어서,
상기 복수의 비트선에 상기 전압 강하 보상 전압을 선택적으로 인가하는 단계는 퓨즈에 미리 저장된 소정의 메모리 셀의 전류값으로부터 전압 강하를 산출하는 단계를 포함하는, 메모리 셀 전압 인가 방법.
제17항에 있어서, 상기 감지 증폭기 회로에서 판독된 전위를 메모리 셀의 정보로서 저장 회로에 저장하는 단계 이후에,
상기 저장 회로에 저장된 상기 정보에 기초하여 기입을 위해 워드선에 인가된 전압과 동일한 전압을 소정의 비트선에 인가하는 단계를 더 포함하는, 메모리 셀 전압 인가 방법.