TW201351432A - 半導體記憶裝置 - Google Patents

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TW201351432A TW102130342A TW102130342A TW201351432A TW 201351432 A TW201351432 A TW 201351432A TW 102130342 A TW102130342 A TW 102130342A TW 102130342 A TW102130342 A TW 102130342A TW 201351432 A TW201351432 A TW 201351432A
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Abstract

一種半導體記憶裝置，其包括：複數個平行字元線；交叉於該複數個字元線形成之複數個平行位元線；及配置於該等字元線與該等位元線相交處之複數個記憶胞。每一記憶胞具有連接至該字元線之一個端及連接至該位元線之另一端。該裝置亦包括一驅動電路，其運作以跨越該字元線及該位元線選擇性地施加一用於資料讀取/寫入之電壓。其進一步包括一感測放大器電路，其連接至該複數個位元線且運作以讀取儲存於該記憶胞中之資料/將資料寫入至該記憶胞中。該裝置亦包括一位元線驅動輔助電路，其運作以基於由該感測放大器電路自該記憶胞讀出之資料來選擇性地調節該複數個位元線上之電位。

Description

半導體記憶裝置
本發明係關於一種半導體記憶裝置，且更特定而言係關於一種用於補償一半導體記憶裝置中之記憶胞之電壓降之結構及其方法。
經高度積體化及經精細圖案化之半導體積體電路需要在一較小面積中以一較高密度形成元件。特定而言，在一半導體記憶體中，在一較小面積中以一較高密度形成元件以使位元單位價格處於一較低價格係一個重要目的。
然而，甚至在一多值NAND快閃記憶體或此技術中之最低成本記憶體中，處理方面的困難以及與生產規則減少相關聯的對場效電晶體之限制使得難以將成本減少得比現在更低。
另一方面，以較高密度產生記憶體元件之方法可提供一具有一不使用場效應電晶體之三維類型結構之記憶胞。此記憶胞可包含一二極體或一能夠限制兩個方向之電流之非歐姆元件及一諸如一相變記憶體、一電阻可變記憶體及一電導橋式記憶體等記憶體元件。
然而，在該具有三維類型之胞中，字元線或位元線之電阻與規則減少相關聯地增加並引起一電壓降。因此，無法向所有記憶胞施加準確運作電壓成為一大問題。因此，無法將最小胞陣列單位製作得更大且從而難以減少晶片大小。因此，需要補償記憶胞之電壓降變化之技術(例如，專利文件1)。
[專利文件1]USP 6,480,438
本發明具有一如下目標：提供一其記憶胞之電壓降得以補償之高可靠性半導體記憶裝置。
在一態樣中，本發明提供一種半導體記憶裝置，其包括：複數個平行字元線；複數個交叉於該複數個字元線形成之平行位元線；複數個配置於該等字元線與該等位元線相交處之記憶胞，每一記憶胞具有連接至該字元線之一端及連接至該位元線之另一端；一驅動電路，其運作以跨越該字元線及該位元線選擇性地施加一用於資料讀取/寫入之電壓；一感測放大器電路，其連接至該複數個位元線且運作以讀取儲存於該記憶胞中之資料/將資料寫入至該記憶胞中；及一位元線驅動輔助電路，其運作以基於由該感測放大器電路自該記憶胞讀出之資料來選擇性地調節該複數個位元線上之電位。
在另一態樣中，本發明提供一種半導體記憶裝置，其包括：複數個平行字元線；複數個交叉於該複數個字元線形成之平行位元線；複數個配置於該等字元線與該等位元線相交處之記憶胞，每一記憶胞皆包含一運作以將一可逆設定電阻儲存為資料之可變電阻器及一串聯連接至該可變電阻器之二極體；一驅動電路，其運作以跨越該字元線及該位元線選擇性地施加一用於資料讀取/寫入之電壓；一感測放大器電路，其連接至該複數個位元線且運作以讀取儲存於該記憶胞中之資料/將資料寫入至該記憶胞中；及一驅動輔助電路，其運作以基於由該感測放大器電路自該記憶胞讀出之資料來選擇性地調節包含該複數個字元線及位元線中之任一者之線上之電位。
在再一態樣中，本發明提供一種用於調節施加至配置於複數個 平行字元線與複數個平行位元線相交處之記憶胞之電壓之記憶胞電壓施加方法，該方法包括：將某一電壓施加至一所選字元線以在一感測放大器電路處讀取複數個跨越該所選字元線之位元線上之電位；將在該感測放大器電路處讀出之電位儲存於一儲存電路中作為一記憶胞上之資訊；藉由基於儲存於該儲存電路中之資訊驅動一位元線驅動輔助電路來選擇性地將一電壓降補償電壓施加至該複數個位元線以調節該複數個位元線上之電位。本發明之效應
根據本發明，記憶胞之電壓降可經補償以提供一高可靠性半導體記憶裝置。
1‧‧‧記憶胞陣列
2‧‧‧行控制電路
3‧‧‧字元線驅動電路
4‧‧‧資料I/O緩衝器
5‧‧‧位址暫存器
6‧‧‧命令介面
7‧‧‧狀態機
8‧‧‧編碼器/解碼器電路
9‧‧‧脈衝產生器
2a‧‧‧選擇電路
3a‧‧‧選擇電路
21‧‧‧感測放大器電路
22‧‧‧位元線驅動輔助電路
23‧‧‧轉換開關
41‧‧‧充電/放電電容電路
42‧‧‧充電/放電電容電路
43‧‧‧資料快取電路
44‧‧‧閘極MOS電晶體
45‧‧‧閘極MOS電晶體
46‧‧‧資料傳送閘極MOS電晶體
47‧‧‧預充電MOS電晶體
48‧‧‧閘極MOS電晶體
49‧‧‧校正電壓產生電路
圖1係一根據本發明之一個實施例之半導體記憶裝置之一方塊圖。
圖2係該根據相同實施例之半導體記憶裝置中之一記憶胞陣列之一部分之一透視圖。
圖3係一沿I-I'線提取且自圖2中之箭頭方向所見之橫截面圖。
圖4係該根據相同實施例之半導體記憶裝置中之該記憶胞陣列及其周邊電路之一電路圖。
圖5係一在二進制資料之情形下顯示一記憶胞中之電阻分佈及資料之曲線圖。
圖6係一顯示在在相同實施例中資料寫入時選擇信號/WS、BS及寫入脈衝WP、BP之波形圖。
圖7示意性地顯示該根據相同實施例之半導體記憶裝置中之記憶胞陣列及其周邊電路。
圖8簡要地顯示一用於該根據相同實施例之半導體記憶裝置中之一個位元線之行控制電路。
圖9係一圖解說明一根據本發明之一個實施例之記憶胞電壓施加 方法之流程圖。
現將參照圖式詳細描述與本發明之一半導體記憶裝置相關聯之實施例。
[整個組態]
圖1係一根據本發明之一個實施例之非揮發性記憶體之一方塊圖。
該非揮發性記憶體包括一具有以矩陣形式配置之記憶胞之記憶胞陣列1，每一記憶胞皆包含一稍後描述之電阻可變元件。一行控制電路2沿位元線BL方向提供於一毗鄰於記憶胞陣列1之定位上。其控制記憶胞陣列1中之位元線BL將資料自該記憶胞抹除，將資料寫入至該記憶胞中，及自該記憶胞讀出資料。一字元線驅動電路3沿字元線WL方向提供於一毗鄰於記憶胞陣列1之定位上。其選擇記憶胞陣列1中之字元線WL並施加為將資料自該記憶胞抹除、將資料寫入至該記憶胞中，及自該記憶胞讀出資料所需要之電壓。
一資料I/O緩衝器4經由一I/O線連接至一外部主機(未顯示)以接收寫入資料、接收抹除指令、提供讀取資料並接收位址資料及命令資料。資料I/O緩衝器4將所接收之寫入資料發送至行控制電路2並自行控制電路2接收讀出資料且將其提供至外部。自外部饋入至資料I/O緩衝器4之一位址經由一位址暫存器5發送至行控制電路2及字元線驅動電路3。自該主機饋入至資料I/O緩衝器4之一命令發送至一命令介面6。命令介面6自該主機接收一外部控制信號並決策該饋入至資料I/O緩衝器4之資料係寫入資料、一命令或一位址。若其係一命令，則該命令介面將其作為一所接收之命令信號傳送至一狀態機7。狀態機7管理該整個非揮發性記憶體自該主機接收命令、讀取、寫入、抹除及執行資料I/O管理。
自該主機饋入至資料I/O緩衝器4之該資料被傳送至一編碼器/解碼器電路8，其輸出信號饋入至一脈衝產生器9中。根據該輸入信號，脈衝產生器9提供一在某一定時具有某一電壓之寫入脈衝。在脈衝產生器9處產生之脈衝傳送至由行控制電路2及字元線驅動電路3選擇之任一線。
[記憶胞陣列及周邊電路]
圖2係記憶胞陣列1之一部分之一透視圖，且圖3係沿I-I'線提取且沿圖2中之箭頭方向所見之一個記憶胞之一橫截面圖。
存在複數個平行安置之第一線或字元線WL0-WL2，其交叉於複數個平行安置之第二線或位元線BL0-BL2。一記憶胞MC配置於兩種線之每一相交處如同夾在其之間一樣。期望地，該等第一及第二線由諸如W、Wsi、NiSi、CoSi等耐熱低電阻材料組成。
記憶胞MC包括一可變電阻器VR與一非歐姆元件NO之一串聯連接電路，如圖3中所示。
可變電阻器VR可在施加電壓時藉由電流、熱或化學能來變化電阻。充當一障壁金屬層及一黏著層之電極ELI、EL2配置於其一上表面及一下表面上。該等電極之材料可包含Pt、Au、Ag、TiAIN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、WN、LaNiO、Al、PtlrOx、PtRhOx、Rh/TaAlN。亦可插入一能夠達成均勻定向之金屬膜。可進一步插入一緩衝器層、一障壁金屬層及一黏著層。
可變電阻器VR可包含：一個通過晶體狀態與非晶體狀態之間之相變來變化電阻之諸如硫族化物的電阻器(PRAM)；一個包括一含有一過渡元素陽離子之複合化合物並通過陽離子之移動或氫/氧離子之移動來變化電阻之電阻器；及一個在陽離子建立一橋(傳導橋)時變化電阻之電阻器(CBRAM)。
後一可變電阻器VR可包含一記錄層，其使用某一高電阻狀態為 穩定狀態之過渡氧化物。在將某一設定電壓施加至記憶胞MC時，允許該記憶胞自高電阻狀態過渡至低電阻狀態(設定狀態)。在將一低於設定電壓且具有一較長脈衝寬度之重設電壓施加至處於低電阻狀態之記憶胞MC時，允許該記憶胞通過熱處理(重設運作)過渡至高電阻狀態。
圖4係使用一二極體SD作為非歐姆元件NO之記憶胞陣列1及其周邊電路之電路圖。
在圖4中，該記憶胞MC中所含有之二極體具有一連接至字元線WL之陽極且具有一經由可變電阻器VR連接至位元線BL之陰極。每一位元線BL具有連接至一選擇電路2a之一個端，該選擇電路係行控制電路2之一部分。每一字元線WL具有連接至一選擇電路3a之一個端，該選擇電路係字元線驅動電路3之一部分。
選擇電路2a包含提供於每一位元線BL處之一選擇PMOS電晶體QP0及一選擇NMOS電晶體QN0，該等電晶體之閘極及汲極係共同連接。選擇PMOS電晶體QP0具有一連接至一高電位源Vcc之源極。選擇NMOS電晶體QN0具有一連接至行控制電路2中之一電路之源極，其用於施加一寫入脈衝且在讀取資料時供應一偵測電流。電晶體QP0、QN0具有一連接至位元線BL之共同汲極，且給其一共同閘極供應一位元線選擇信號BSi。
如下文詳細所述，選擇電路2a經由一轉換開關23連接至一感測放大器電路21或一位元線驅動輔助電路22。根據於感測放大器電路21處讀出之位元線資訊，將一位元線選擇信號BSj供應至選擇電晶體QP0、QN0之閘極。在此情形下，在此選擇位元線BLj且將位元線BLj連接至一校正電壓產生電路49。
選擇電路3a包含提供於每一字元線WL處之一選擇PMOS電晶體QP1及一選擇NMOS電晶體QN1，該等電晶體之閘極及汲極係共同連 接。選擇PMOS電晶體QP1具有一連接至一字元線側驅動感測線WDS之源極，其用於施加一寫入脈衝且在讀取資料時供應一偵測電流。選擇NMOS電晶體QN1具有一連接至低電位源Vss之源極。電晶體QP1、QN1具有一連接至字元線WL之共同汲極且給其一共同閘極供應一字元線選擇信號/Wsi以選擇每一字元線WL。
[資料讀取及寫入]
接著描述二進制資料讀取/寫入。
在上述電路中，資料儲存於每一記憶胞MC中作為可變電阻器VR之電阻。舉例而言，在未選擇之狀態中，字元線選擇信號/WSO、/WS1...處於"H"位準且位元線選擇信號BSO、BS1...處於"L"位準。在此情形下，將所有字元線WL皆設定在"L"位準且將所有位元線BL皆設定在"H"位準。在該未選擇之狀態中，所有記憶胞MC中之二極體SD皆反向偏壓並斷開且因此在可變電阻器VR中沒有電流流動。本文中考量所有鏈接至字元線WL1之記憶胞MC之選擇。在此情形下，字元線驅動電路3將字元線選擇信號/WS1設定在"L"位準且行控制電路2將位元線選擇信號BS0-BS2設定在"H"位準。因此，字元線WL1連接至字元線側驅動感測線WDS。從而，將"H"位準施加至驅動感測線WDS且將"L"位準施加至位元線BL0-BL2導致字元線WL1處於"H"位準且位元線BL0-BL2處於"L"位準。因此，在所選胞中，二極體SD經正向偏壓以允許電流流動。可自可變電阻器VR之電阻來確定該所選胞中流動之電流之量。從而，藉由感測該電流值，可讀出資料。亦即，藉由如圖5中所示使經抹除之高電阻狀態與"1"相關且使經程式化之低電阻狀態與"0"相關，所感測之電流可對於一較小值偵測為"1"且對於一較大值偵測為"0"。
未選擇之字元線WL及所選位元線BL0-BL2處於"L"位準且相應地在其中亦沒有電流流動。因此，沒有電流在除所選記憶胞之外之記憶 胞中流動。
下文描述二進制資料寫入。
圖6係一顯示在資料寫入時施加至驅動資料線WDS、BDS之選擇信號/WS、BS及寫入脈衝WP、BP之波形圖。寫入脈衝WP、BP係由含有一升壓電路之脈衝產生器9產生。
在在自高電阻狀態變化至低電阻狀態之情形下設定資料時，將對應於一資料寫入目標記憶胞之字元線WL1之字元線選擇信號/WS1設定在"L"位準。另外，將一個或多個對應於該等寫入目標記憶胞之位元線BLj之位元線選擇信號BSj設定在"H"位準。同時，給予字元線側驅動感測線WDS一寫入脈衝WP以如圖5中所示將可變電阻器VR之電阻自抹除位準變化至程式化位準。寫入脈衝WP係由圖1中所示之脈衝產生器9給予且具有一(例如)Vcc位準之脈衝高度。同時，給予位元線BL一具有Vss位準之負寫入脈衝BP。因此，可在低電阻狀態(經程式化之狀態)中設定高電阻狀態(經抹除之狀態)中之可變電阻器VR。應注意，所選位元線BLj可包含一個連接至一已經處於低電阻狀態之記憶胞MC之位元線。
在在自低電阻狀態變化至高電阻狀態之情形下重設資料時，可按批抹除複數個記憶胞，雖然亦可單獨抹除每一記憶胞。在此情形下，對應於一資料抹除目標記憶胞之字元線WL1之字元線選擇信號/WS1保持在"L"位準達一比在設定時的時間長的時間。另外，一個或多個對應於該等抹除目標記憶胞之位元線BLj之位元線選擇信號BSj亦保持在"H"位準達一比在設定時的時間長的時間。在抹除時，該記憶胞處於低電阻狀態。從而，給予字元線側驅動感測線WDS一比在設定時的脈衝低的抹除脈衝EWP。另外，給予位元線BL一具有Vss位準之負抹除脈衝EBP。因此，一在處於低電阻狀態之可變電阻器中流動達一較長時間之較大電流引起焦耳熱，此可將該可變電阻器重設至高 電阻狀態。
在前述中，不考量字元線WL之電壓降。然而，實際上，由於字元線WL日益經精細圖案化，因此不可忽略該電壓降的影響。
使用圖7描述記憶胞陣列1內部之記憶胞MC之電壓降。
意欲在某一時間將某一電壓V1施加至連接至一個字元線WL之意欲存取之記憶胞MC1-MCn中之相應的可變電阻器VR。在此情形下，將位元線BL1-BLn上之電位設定在接地電位(GND)且將電壓V1施加至字元線WL1。
然而，實際上，字元線驅動電路3至記憶胞MC1-MCn之距離不同。從而，電壓降之影響將置於記憶胞MC1-MCn中之可變電阻器VR兩端之電壓降低為V1-IxRj(其中I表示字元線WL1中流動之電流，且Rj表示自字元線驅動電路3至記憶胞MCj之電阻)。
若連接至一個字元線WL之可存取記憶胞MC1-MCn之一記憶胞MCj中之可變電阻器VR處於低電阻狀態，則直通電流在該記憶胞MCj中流動。從而，字元線WL1中流動之電流I增加且使該電壓降之影響更大。
因此，置於記憶胞MC1-MCn中之可變電阻器VR兩端之電壓展示變化，此使得難以正確地將資訊儲存於記憶胞MC中且使該整個半導體記憶體之可靠性惡化。
[行控制電路之結構]
以下給出對一供用於本發明之實施例中之行控制電路2之詳細描述，以上要點自其得以改良。
圖7係一顯示行控制電路2連同其周邊電路之一組態之示意性電路圖。行控制電路2包含一感測放大器電路21，其運作以自位元線BL中之電流值感測所儲存之資料並儲存該資料。其亦包含一位元線驅動輔助電路22，其運作以基於於感測放大器電路21處讀出之資料將一校 正電壓施加至位元線BL。其進一步包含一轉換開關23，其運作以選擇性地在電路21、22之間切換。
圖8更詳細地顯示與一個位元線BLj相關聯之行控制電路2。
感測放大器電路21包含充電/放電電容電路41、42及一資料快取電路43。充電/放電電容電路41根據位元線BLj中流動之電流值在某一由位元線選擇電路2a所選時間週期期間以一速率累積電荷。充電/放電電容電路42經由一預充電MOS電晶體47給該電容預充電達某一時間週期。
用於切換充電/放電之閘極MOS電晶體45在電容電路41、42兩者皆充電達某一時間週期之後導通。若位元線BLj中流動的電流值較大，則電容電路41中之充電電壓為一高電壓，且若該電流值較小則其為一低電壓。從而，在電晶體45導通之後，在前一情形中電容電路42中所累積之電荷得以保持且在後一情形下放電至電容電路41。因此，若鏈接至位元線BLj之記憶胞MC處於低電阻狀態，則充電/放電電容電路42上之電位為"H"，且若其處於高電阻狀態，則充電/放電電容電路42上之電位為"L"。該電位資訊係藉由導通一資料傳送閘極MOS電晶體46而傳送至資料快取電路43。資料快取電路43可包括一能夠儲存此資訊之正反器電路。將資料快取電路43描述為感測放大器電路21之一部分，雖然其可提供於該半導體基板上之另一區域中。
回應於自資料快取電路43傳送之資訊，位元線驅動輔助電路22驅動一校正電壓產生電路49且轉換開關23驅動一閘極MOS電晶體48。校正電壓產生電路49產生一校正電壓以補償由處於低電阻狀態之記憶胞中流動之直通電流引起之電壓降。該校正電壓經由位元線選擇電路2a施加至其電壓將校正之位元線BLj。
其電壓將校正之位元線BLj並不限於一個而可係複數個。閘極MOS電晶體44及閘極MOS電晶體48中之至少一者始終斷開且因此兩 者不可同時導通。亦即，包含兩個閘極MOS電晶體44、48之轉換開關23將位元線選擇電路2a之連接切換至感測放大器電路21或位元線驅動輔助電路22。
[記憶胞電壓施加方法之實施例]
以下給出對一根據本實施例之一個實施例之記憶胞電壓施加方法之詳細描述。
圖9係一圖解說明根據該實施例之記憶胞電壓施加方法之流程圖。本實施例係關於一種用於將資訊正確地儲存於一處於重設狀態之記憶胞MCn中以使其進入設定狀態之方法。
首先，在過程1中，字元線驅動電路3選擇一個字元線WL1並將一電壓V2施加至該字元線WL1(步驟51)。電壓V2此一用於讀取之電壓，其可與電壓V1相同或不同。
接著，在過程2中，位元線驅動電路2a選擇所有連接至意欲設定之記憶胞MC之位元線BLj且導通轉換開關23中用於切換感測放大器電路之閘極MOS電晶體44(圖8)。此後，其將一用於讀取之電流脈衝供應至位元線BLj且感測放大器電路21偵測該等位元線BLj中之電流值並儲存該資料(步驟52)。
接著，在過程3中，將儲存於資料快取電路43中之資訊傳送至轉換開關23及位元線驅動輔助電路22(步驟53)。同時，斷開轉換開關23中用於切換感測放大器電路之閘極MOS電晶體44。另外，導通用於以與意欲存取之位元線BLj相關聯之轉換開關23切換位元線驅動輔助電路之閘極MOS電晶體48。因此，可將位元線BLj之連接自感測放大器電路21切換至位元線驅動輔助電路22。
接著，在過程4中，校正電壓產生電路49產生一電壓V3(V3>V2)，將該電壓施加至其儲存於資料快取電路43中之資料為"H"之位元線BLj(步驟54)。因此，記憶胞MCj中之二極體SD經反向偏 壓以防止一直通電流流動。
V3係一能夠變化一期望之記憶胞MCn中之可變電阻器VR上之裝置資訊之電壓。記憶胞MCn上之裝置資訊之一變化需要施加能夠改變該記憶胞MCn中之可變電阻器VR之實體狀態(亦即，引起一電阻改變)之電壓V3(V3>V2)。因此，藉助位元線驅動輔助電路22將連接至處於低電阻狀態之記憶胞MCn之位元線BLj上之電位升高至V3。因此，記憶胞MCj中之二極體SD經極大地反向偏壓以防止一直通電流流動。
接著，在過程5中，使用字元線驅動電路3來選擇性地將用於寫入之脈衝電壓V3施加至字元線WL1(步驟55)。
接著，在過程6中，將於上述脈衝產生器9處產生之用於寫入之一脈衝電壓寫入(GND-α)施加至意欲存取之位元線BLj之一其儲存於資料快取43中之資料為"L"之位元線BLj(步驟56)。在此情形下，α係一用於補償字元線WL1之電壓降之校正電壓，且α可自記憶胞MCn之實體位址予以確定。舉例而言，可易於由在連接至字元線WL之所有記憶胞MC皆處於高電阻狀態時之標準電流值I乘以自記憶胞MC之實體位址所確定之字元線WL之標準電阻R計算其。除此之外，可自一單位胞陣列中所含有之四個位址A、B、C、D(圖7)處之記憶胞MC中之電流值確定α，在測試時對其進行監控並將其儲存於ROM熔絲中。
根據根據本實施例之記憶胞電壓施加方法，可有效地補償記憶胞之電壓降。因此，可將為將記憶胞MC中之可變電阻器VR自重設狀態轉變為設定狀態所需之校正電壓施加至有關可變電阻器VR。因此，可改良整個半導體記憶體中之資料可靠性。
[其他]
上文描述本發明之實施例，雖然本發明並不限於該等實施例，而是可給出各種修改及添加，比並不背離本發明之範疇及精神。舉例而言，電壓降之值α可根據連接至字元線之穿透之記憶胞之數目及其 洩漏電流而變化且可以自對準方式施加於電路中。替代以改變可變電阻器VR之實體狀態之電位向字元線施加一電壓且以GND-α之電壓降補償電位向位元線施加一電壓，以改變可變電阻器VR之實體狀態之電位+α之電位向字元線施加一電壓且將位元線上之電位固定為GND可發揮相同的效應。
1‧‧‧記憶胞陣列
2‧‧‧行控制電路
3‧‧‧字元線驅動電路
4‧‧‧資料I/O緩衝器
5‧‧‧位址暫存器
6‧‧‧命令介面
7‧‧‧狀態機
8‧‧‧編碼器/解碼器電路
9‧‧‧脈衝產生器

Claims (20)

  1. 一種半導體記憶裝置，其包含：複數之平行字元線；複數之平行位元線，其等交叉於前述複數之字元線地形成；複數之記憶胞，其等配置於前述複數字元線與前述複數位元線相交處，每一記憶胞具有連接至前述複數之字元線之一者之一端及連接至前述複數之位元線之一者之另一端；及控制電路，其可運作以進行讀取運作及寫入運作；其中前述控制電路係經組態以自前述複數之記憶胞之一記憶胞讀出資料；若讀出之前述資料係第1位準，前述控制電路施加第1電壓至前述複數之平行位元線之一位元線；且若讀出之前述資料係第2位準，前述控制電路施加第2電壓至前述位元線，該第2電壓係基於前述記憶胞之實體位址而產生。
  2. 如請求項1之半導體記憶裝置，其進一步包含儲存電路；其中，前述控制電路包括感測放大器電路及位元線驅動輔助電路，且前述控制電路係經組態以將自前述感測放大器電路讀出之前述資料儲存至前述儲存電路；且前述位元線驅動輔助電路基於儲存於前述儲存電路之前述資料選擇性地調節前述位元線上之電位。
  3. 如請求項1之半導體記憶裝置，其中前述複數記憶胞之各個係包括：可變電阻器，其係可運作以將可逆設定的電阻作為資料加以儲存、及二極體，其係串聯連接至前述可變電阻器。
  4. 如請求項2之半導體記憶裝置，其中 前述複數位元線之一者或二者或更多者係使其等之電位藉由前述位元線驅動輔助電路而調節。
  5. 如請求項2之半導體記憶裝置，其中前述位元線驅動輔助電路供應校正電壓至前述位元線以選擇性地調節前述位元線上之該電位，前述校正電壓係基於前述記憶胞之實體位址而決定。
  6. 如請求項2之半導體記憶裝置，其進一步包含：熔絲，該熔絲經配置以儲存某一記憶胞中之先前經量測之電流值；其中前述位元線驅動輔助電路供應校正電壓至前述位元線以選擇性地調節前述位元線上之該電位，前述校正電壓係基於前述熔絲之資料而決定。
  7. 如請求項1之半導體記憶裝置，其中前述控制電路包括感測放大器電路及位元線驅動輔助電路；前述感測放大器電路包括可運作以儲存被讀出的資料之儲存電路；且前述位元線驅動輔助電路基於儲存於前述儲存電路中之資料來選擇性地調節前述位元線上之電位。
  8. 如請求項2之半導體記憶裝置，其中前述感測放大器電路包括：第一充電/放電電容電路，其可運作以根據某記憶胞中流動之電流在某時間週期內累積電荷；及第二充電/放電電容電路，其可運作以在某時間週期內累積某些電荷；其中若在前述某時間週期之後，前述第二充電/放電電容電路上之充電電壓大於前述第一充電/放電電容電路上之充電電壓，則前 述第二充電/放電電容電路中之電荷被供應至前述第一充電/放電電容電路，且若在前述某時間週期之後，前述第二充電/放電電容電路上之充電電壓小於前述第一充電/放電電容電路上之充電電壓，則前述第二充電/放電電容電路中之電荷被保持，然後前述第二充電/放電電容電路上之充電電壓被儲存於前述儲存電路中。
  9. 如請求項1之半導體記憶裝置，其中前述控制電路包括行控制電路及字元線驅動電路；且前述字元線驅動電路經組態以施加第3電壓至前述複數之平行字元線之一字元線。
  10. 如請求項9之半導體記憶裝置，其中前述第1電壓等於前述第3電壓。
  11. 如請求項1之半導體記憶裝置，其中前述第2電壓低於前述第1電壓。
  12. 如請求項9之半導體記憶裝置，其中前述第2電壓低於前述第3電壓。
  13. 如請求項1之半導體記憶裝置，其中前述控制電路係於設定運作中自前述記憶胞讀出資料。
  14. 如請求項1之半導體記憶裝置，其中前述控制電路係於重設運作中自前述記憶胞讀出資料。
  15. 一種半導體記憶裝置，其包含：複數之平行字元線；複數之平行位元線，其等交叉於前述複數之字元線地形成；複數之記憶胞，其等配置於前述複數字元線與前述複數位元線相交處，每一記憶胞具有連接至前述複數之字元線之一者之一端及連接至前述複數之位元線之一者之另一端；及 控制電路，其可運作以進行讀取運作及寫入運作；其中前述控制電路係經組態以自前述複數之記憶胞讀出資料；若讀出之前述資料係第1位準，前述控制電路施加第1電壓至與儲存前述第1位準之前述複數記憶胞連接之前述複數之位元線；若讀出之前述資料係第2位準，前述控制電路施加第2電壓至與儲存前述第2位準之前述複數記憶胞連接之前述複數之位元線，該第2電壓係基於前述複數記憶胞之實體位址而產生。
  16. 如請求項15之半導體記憶裝置，其中前述控制電路包括行控制電路及字元線驅動電路；且前述字元線驅動電路經組態以施加第3電壓至前述複數之平行字元線之一字元線。
  17. 如請求項16之半導體記憶裝置，其中前述第1電壓等於前述第3電壓。
  18. 如請求項15之半導體記憶裝置，其中前述第2電壓低於前述第1電壓。
  19. 如請求項15之半導體記憶裝置，其中前述控制電路係於設定運作中自前述記憶胞讀出資料。
  20. 如請求項15之半導體記憶裝置，其中前述控制電路係於重設運作中自前述記憶胞讀出資料。
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