KR20100091109A - 고체 촬상 소자 및 카메라 시스템 - Google Patents

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에이이치 후나츠
히로아키 에비하라
요시하루 쿠도오
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소니 주식회사
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Abstract

본 발명의 화상 촬상 소자는, 감도가 다른 복수의 광전변환 소자가 배열된 화소부와, 상기 화소부의 복수의 광전변환 소자로부터의 출력 신호를 판독하여 가산하고, 외관상 하나의 화소로부터의 출력 신호로 하는 화소 판독부를 가진다. 상기 화소부는 감도가 높은 화소로부터의 오버플로 전하를 흡수하는 흡수부가 형성되어 있다.

Description

고체 촬상 소자 및 카메라 시스템{SOLID-STATE IMAGE PICKUP DEVICE AND CAMERA SYSTEM}
본 발명은 CMOS(Complimentary Metal Oxide Semiconductor) 이미지 센서로 대표되는 고체 촬상 소자 및 카메라 시스템에 관한 것이다.
근래, CCD(Charge Coupled Device : 전하 결합 소자)에 대신하는 고체 촬상 소자(이미지 센서)로서, CMOS 이미지 센서가 주목을 모으고 있다.
그 이유는 CMOS 이미지 센서가 다음의 과제를 극복하고 있기 때문이다.
즉, CCD 화소의 제조에는 전용 프로세스를 필요로 하고, 또한, 그 동작에는 복수의 전원 전압이 필요하고, 또한 복수의 주변 IC를 조합시켜서 동작시킬 필요가 있다.
이와 같은 CCD의 경우, 시스템이 매우 복잡화한다는 여러 문제를, CMOS 이미지 센서가 극복하고 있기 때문이다.
CMOS 이미지 센서는 그 제조에는 일반적인 CMOS형 집적 회로와 같은 제조 프로세스를 이용하는 것이 가능하고, 또한 단일 전원으로의 구동이 가능하고, 또한 CMOS 프로세스를 이용한 아날로그 회로나 논리 회로를 동일 칩 내에 혼재시킬 수 있다.
이 때문에, CMOS 이미지 센서는 주변 IC의 수를 줄일 수 있다는 큰 장점을 많이 가지고 있다.
CCD의 출력 회로는 부유 확산층(FD : Floating Diffusion)을 갖는 FD 앰프를 이용한 1채널(ch) 출력이 주류이다.
이에 대해, CMOS 이미지 센서는 화소마다 FD 앰프를 갖고 있고, 그 출력은 화소 어레이중의 어느 1행을 선택하고, 그들을 동시에 열방향으로 판독하는 열병렬 (column-parallel) 출력형이 주류이다.
그 이유는 화소 내에 배치된 FD 앰프로는 충분한 구동 능력을 얻기가 어렵고, 따라서 데이터 레이트를 내리는 것이 필요하여, 병렬 처리가 유리하다고 되어 있기 때문이다.
이와 같은 CMOS(이미지 센서, 이하 CMOS 이미지 센서)는 디지털 카메라나 캠코더, 감시 카메라, 차량탑재 카메라 등의 촬상 장치에 있어서, 촬상 소자로서 널리 사용되고 있다.
그런데, 고다이내믹 레인지를 갖는 CMOS 이미지 센서를 실현하는 방법으로서, 감도가 다른 복수의 PD(Photo Diode)로부터의 출력 신호를 가산하고, 화소로부터의 출력 신호로 하는 기술이 유용하다. 특히 PD로서는 매입 PD(Buried Photo Diode : 이하 BPD)가 널리 사용되고 있다. PD를 형성하는 기판 표면에는 댕글링 본딩 등의 결함에 의한 표면 준위가 존재하기 때문에, 열에너지에 의해 많은 전하(암전류)가 발생하고, 올바른 신호를 판독할 수가 없게 되어 버린다. BPD에서는 PD의 전하 축적부를 기판 내에 매입함으로써, 암전류의 신호에의 혼입을 저감한다.
PD의 감도는 노광 시간을 바꾸거나 ND(neutral density) 필터를 마련함으로써 변경할 수 있다.
이 방법은 다음과 같은 장점이 있다.
단지 큰 화소를 이용하는 것보다도 높은 다이내믹 레인지를 달성할 수 있다.
입사광량에 대한 출력은 비선형이 되지만, 용이하게 선형으로 되돌릴 수 있다. 컬러 화상을 취득하는 경우, 색 처리가 하기 쉽다.
그러나, 감도가 높은 BPD로부터의 오버플로 전하가 있으면, 감도가 낮은 BPD에 흘러 들어가 올바른 데이터를 출력할 수가 없게 된다.
그에 대해, 오버플로 전하가 발생하지 않도록 노광 시간을 단축하여, 감도가 높은 화소가 포화되지 않도록 하면, 다이내믹 레인지는 확대하지 않는다.
본 발명은 감도가 높은 화소로부터의 오버플로 전하를 흡수하는 것이 가능하여 올바른 데이터 출력을 실현할 수 있고, 게다가 고다이내믹 레인지 실현하는 것이 가능한 고체 촬상 소자 및 카메라 시스템을 제공하는 것에 있다.
본 발명의 제 1의 관점의 고체 촬상 소자는 감도가 다른 복수의 광전변환 소자가 배열된 화소부와, 상기 화소부의 복수의 광전변환 소자로부터의 출력 신호를 판독하여 가산하고, 외관상 하나의 화소로부터의 출력 신호로 하는 화소 판독부를 가지며, 상기 화소부는 감도가 높은 화소로부터의 오버플로 전하를 흡수하는 흡수부가 형성되어 있다.
본 발명의 제 2의 관점의 카메라 시스템은 고체 촬상 소자와, 상기 고체 촬상 소자에 피사체상을 결상하는 광학계와, 상기 고체 촬상 소자의 출력 화상 신호를 처리하는 신호 처리 회로를 가지며, 상기 고체 촬상 소자는 감도가 다른 복수의 광전변환 소자가 배열된 화소부와, 상기 화소부의 복수의 광전변환 소자로부터의 출력 신호를 판독하여 가산하고, 외관상 하나의 화소로부터의 출력 신호로 하는 화소 판독부를 포함하고, 상기 화소부는 감도가 높은 화소로부터의 오버플로 전하를 흡수하는 흡수부가 형성되어 있다.
본 발명에 의하면, 감도가 높은 화소로부터의 오버플로 전하를 흡수하는 것이 가능하고 올바른 데이터 출력을 실현할 수 있고, 게다가 고다이내믹 레인지 실현힐 수가 있다.
도 1은 본 발명의 실시 형태에 관한 CMOS 이미지 센서(고체 촬상 소자)의 구성례를 도시하는 도면.
도 2는 본 실시 형태에 관한 CMOS 이미지 센서의 화소 회로의 한 예를 도시하는 도면.
도 3은 본 제 1의 실시 형태에 관한 화소 회로의 배치예.
도 4는 각 화소로부터의 출력의 한 예를 도시하는 도면.
도 5는 오버플로 전하가 발생하는 양상을 도시하는 도면.
도 6은 본 제 1의 실시 형태의 오버플로 패스의 설명도.
도 7은 본 제 1의 실시 형태의 오버플로 패스의 설명도로서, 도 6(A)에 도시한 X-X'선의 위치에서의 전자의 포텐셜을 도시하는 도면.
도 8은 본 제 1의 실시 형태의 오버플로 패스의 설명도로서, 도 6(B)에 도시한 Y-Y'선의 위치에서의 포텐셜을 도시하는 도면.
도 9는 본 제 1의 실시 형태에 관한 타이밍 차트로서, 노광 시간에 의해 각 BPD의 감도를 바꾸는 경우의 예를 도시하는 타이밍 차트.
도 10은 본 제 1의 실시 형태에 관한 타이밍 차트로서, ND 필터 등을 마련함에 의해 각 BPD의 감도를 바꾸는 경우의 예를 도시하는 타이밍 차트.
도 11은 본 제 2의 실시 형태의 오버플로 패스의 설명도.
도 12는 본 제 2의 실시 형태의 오버플로 패스의 설명도로서, 도 11(A)에 도시한 X-X'선의 위치에서의 전자의 포텐셜을 도시하는 도면.
도 13은 본 제 2의 실시 형태의 오버플로 패스의 설명도로서, 도 11(B)에 도시한 Y-Y'선의 위치에서의 포텐셜을 도시하는 도면.
도 14는 본 제 3의 실시 형태의 오버플로 패스의 설명도.
도 15는 본 제 3의 실시 형태의 오버플로 패스의 설명도로서, 도 14(A)에 도시한 X-X'선의 위치에서의 전자의 포텐셜을 도시하는 도면.
도 16은 본 제 3의 실시 형태의 오버플로 패스의 설명도로서, 도 14(B)에 도시한 Y-Y'선의 위치에서의 포텐셜을 도시하는 도면.
도 17은 본 제 3의 실시 형태에 관한 타이밍 차트로서, 노광 시간에 의해 각 BPD의 감도를 바꾸는 경우의 예를 도시하는 타이밍 차트.
도 18은 본 제 4의 실시 형태에 관한 타이밍 차트로서, ND 필터 등을 마련함에 의해 각 BPD의 감도를 바꾸는 경우의 예를 도시하는 타이밍 차트.
도 19는 본 제 4의 실시 형태에 관한 화소 회로의 배치예로서, 감도가 다른 4개의 BPD를 하나의 화소에서 공유하는 경우의 한 예를 도시하는 도면.
도 20은 본 제 4의 실시 형태에 관한 타이밍 차트의 한 예를 도시하는 도면.
도 21은 본 제 5의 실시 형태의 오버플로 패스의 설명도.
도 22는 본 제 5의 실시 형태의 오버플로 패스의 설명도로서, 도 21(A)에 도시한 X-X'선의 위치에서의 전자의 포텐셜을 도시하는 도면.
도 23은 본 제 6의 실시 형태에 관한 화소 회로의 배치예를 도시하는 도면이다.
도 24는 본 제 6의 실시 형태의 오버플로 패스의 설명도.
도 25는 본 제 6의 실시 형태의 오버플로 패스의 설명도로서, 도 24(A)에 도시한 X-X'선의 위치에서의 전자의 포텐셜을 도시하는 도면.
도 26은 본 제 7의 실시 형태에 관한 CMOS 이미지 센서의 화소 회로의 한 예를 도시하는 도면.
도 27은 본 제 7의 실시 형태에 관한 화소 회로의 배치예를 도시하는 도면.
도 28은 본 제 7의 실시 형태의 오버플로 패스의 설명도.
도 29는 본 제 7의 실시 형태의 오버플로 패스의 설명도로서, 도 27(A)에 도시한 X-X'선의 위치에서의 전자의 포텐셜을 도시하는 도면.
도 30은 본 실시 형태에 관한 열병렬 ADC 탑재 고체 촬상 소자(CMOS 이미지 센서)의 구성례를 도시하는 블록도.
도 31은 본 발명의 실시 형태에 관한 고체 촬상 소자가 적용되는 카메라 시스템의 구성의 한 예를 도시하는 도면.
이하, 본 발명의 실시의 형태를 도면과 관련하여 설명한다.
설명은 이하의 순서로 행한다.
1. 제 1의 실시 형태
2. 제 2의 실시 형태
3. 제 3의 실시 형태
4. 제 4의 실시 형태
5. 제 5의 실시 형태
6. 제 6의 실시 형태
7. 제 7의 실시 형태
8. 제 8의 실시 형태
9. 제 9의 실시 형태
<1. 제 1의 실시 형태>
도 1은 본 발명의 실시 형태에 관한 CMOS 이미지 센서(고체 촬상 소자)의 구성례를 도시하는 도면이다.
본 CMOS 이미지 센서(100)는 화소 어레이부(110), 화소 구동부로서의 행 선택 회로(Vdec)(120), 및 열(column) 판독 회로(AFE)(130)을 갖는다.
화소 어레이부(110)는 복수의 화소 회로(110A)가 M행×N열의 2차원 형상(매트릭스형상)으로 배열되어 있다.
화소 어레이부(110)에 배선되어 있는 리셋 제어선(LRST), 전송 제어선(LTRG), 및 선택 제어선(LSEL)이 한 조(set)로서 화소 배열의 각 행 단위로 배선되어 있다.
이들의 리셋 제어선(LRST), 전송 제어선(LTRG), 및 선택 제어선(LSEL)은 행 선택 회로(120)에 의해 구동된다.
행 선택 회로(120)는 화소 어레이부(110) 중의 임의의 행에 배치된 화소의 동작을 제어한다. 행 선택 회로(120)는 제어선(LSEL, LRST, LTRG)를 통하여 화소를 제어한다.
도 2는 본 실시 형태에 관한 CMOS 이미지 센서의 화소 회로의 한 예를 도시하는 도면이다.
이 화소 회로(110A)는 광전변환하기 위해 4개의 BPD(Buried Photo Diode : 매입 포토 다이오드)(111a 내지 111d)를 갖는다.
그리고, 화소 회로(110A)는 이 1개의 BPD에 대해 각각 하나씩 마련된 전송 트랜지스터(TG)(112a 내지 112d)를 갖는다. 화소 회로(110A)에 각 하나씩 마련된 리셋 트랜지스터(113), 증폭 트랜지스터(114), 및 선택 트랜지스터(115)를 능동 소자로서 갖는다.
이와 같이, 화소 회로(110A)는 4개의 BPD(111a 내지 111d)로 리셋 트랜지스터(113), 증폭 트랜지스터(114), 선택 트랜지스터(115)를 공유하는 공유 화소 회로로서 형성된다.
화소 회로(110A)가 M행×N열의 2차원 형상으로 배치되어 있는 경우, M개의 제어선(LRST), M개의 제어선(LSEL), 및 4M개의 제어선(LTR)이 마련된다.
BPD(111a 내지 111d)는 입사광을 그 광량에 응한 양의 전하(이 경우에는 전자)로 광전변환한다.
BPD(111a 내지 111d)는 각각 전송 트랜지스터(112a 내지 112d)를 통하여 플로팅 디퓨전(FD)과 접속되어 있다.
전송 트랜지스터(112a 내지 112d)의 게이트에는 전송 제어선(LTRGa 내지 LTRGd)가 접속되어 있다.
전송 트랜지스터(112a 내지 112d)는 전송 제어선(LTRGa 내지 LTRGd)의 전위에 응하여 BPD(111a 내지 111d)로 광전변환된 전자를 플로팅 디퓨전(FD)에 전송한다.
리셋 트랜지스터(113)는 전원 라인(LVDD)와 플로팅 디퓨전(FD)의 사이에 접속되어 있다.
리셋 트랜지스터(113)는 리셋 제어선(LRST)에 인가되는 전위에 따라 플로팅 디퓨전(FD)의 전위를 전원 라인(LVDD)의 전위(VDD)에 리셋한다.
플로팅 디퓨전(FD)에는 증폭 트랜지스터(114)의 게이트가 접속되어 있다.
증폭 트랜지스터(114)는 선택 트랜지스터(115)를 통하여 신호선(LVSL)에 접속되어 있다.
선택 제어선(LSEL)에 따라 선택 트랜지스터(SEL)이 온 하면, 증폭 트랜지스터(114)는 플로팅 디퓨전(FD)의 전위에 응한 신호를 신호선(LVSL)에 출력한다.
신호선(LVSL)을 통하여, 각 화소로부터 출력된 전압은 열 판독 회로(AFE)130에 출력된다.
열 판독 회로(130)는 신호선(LVSL)에 출력된 아날로그 신호를 AD 변환하여 출력한다.
이하, BPD에 축적된 전하가 전자인 경우에 관해 설명하지만, 본 발명은 전하가 홀인 경우에도 유효하다. 그 경우에는 P형 반도체와 N형 반도체를 교체하면 좋다.
도 3은 본 실시 형태에 관한 화소 회로의 배치예이다.
도 3의 예에서는 각 화소에서는 BPD(111a 내지 111d)가 2x2의 정사각으로 배치되어 있다. 그리고, 4개의 BPD(111a 내지 111d)의 중앙에 플로팅 디퓨전(FD)이 배치되어 있다.
열 판독 회로(130)는 각 열마다 마련된 AD 컨버터(ADC)를 구비한다.
BPD(111a 내지 BPD(111d))는 상이한 감도(a 내지 d)를 갖는다. BPD(111a 내지 111d)의 감도를 바꾸는 방법으로서는 예를들면 ND 필터를 마련하여 입사광량을 바꾸는 방법이나 노광 시간을 바꾸는 방법이 있다.
이들 BPD(111a 내지 BPD(111d))로 검출된 신호는 각 열의 ADC로 가산하여 출력된다.
도 4는 각 화소로부터의 출력의 한 예를 도시하는 도면이다.
도 4에서, 횡축이 입사광량을, 종축이 출력 신호를 각각 나타내고 있다.
도 4는 각 BPD(111a 내지 111d)로부터 신호를 판독할 때의 ADC의 분해를 10비트로 하고, BPD(111a 내지 111d)의 감도비를 a : b : c : d=8 : 4 : 2 : 1로 한 경우에 관해 도시하고 있다.
센서의 다이내믹 레인지는 판독힐 수 있는 광량의 최대치와 최소치로 정해진다. 제 1의 실시 형태의 구성에 의하면, 판독 가능한 광량의 최소치는 거의 그대로이고, 최대치는 8배로 커진다. 그에 의해 다이내믹 레인지를 확대힐 수 있다.
그러나, 감도가 다른 복수의 BPD(111a 내지 111d)로 검출한 신호를 가산하는 방법에서는 광량이 많아지면 감도가 높은 BPD가 포화되어 오버플로 전하가 발생하여 버린다는 문제가 있다.
예를 들면, 도 4에서 광량이 1x 내지 2x의 범위에서는 도 5에 도시하는 바와 같이 BPD(111a)에서 오버플로 전하가 발생한다.
이 오버플로 전하를 흡수하지 않으면 주변의 화소로 누입되어, 올바른 출력치를 얻을 수가 없다.
그에 대해, 본 제 1의 실시 형태에서는 흡수부로서, BPD(111)로부터 플로팅 디퓨전(FD)에의 오버플로 패스(OFP)를 마련하고, BPD에서 발생한 오버플로 전하를 플로팅 디퓨전(FD)에 배출한다. BPD(111)의 오버플로 전하를 흡수하는 오버플로 패스 등에 의해 흡수부가 형성된다.
도 6(A) 및 도 6(B)는 본 제 1의 실시 형태의 오버플로 패스의 설명도이다.
도 6(A)는 본 제 1의 실시 형태에 관한 화소의 상면도를, 도 6(B)는 도 6(A)에 도시한 X-X'의 위치에서의 BPD(111), 전송 트랜지스터(TG)(112), FD의 단면도를 각각 도시하고 있다.
또한, 도 7은 본 제 1의 실시 형태의 오버플로 패스의 설명도로서, 도 6(A)에 도시한 X-X'선의 위치에서의 전자의 포텐셜을 도시하는 도면이다.
도 8(A) 및 (B)는 본 제 1의 실시 형태의 오버플로 패스의 설명도로서, 도 6(B)에 도시한 Y-Y'선의 위치에서의 포텐셜을 도시하는 도면이다.
도 8은 전송 트랜지스터(TG)(112)의 전송 게이트 아래에서의 포텐셜이다.
본 제 1의 실시 형태에서는 BPD(111)에서 발생한 오버플로 전하는 전송 트랜지스터(TG)(112)에 마련된 오버플로 패스를 통하여 플로팅 디퓨전(FD)에 배출된다.
플로팅 디퓨전(FD)에는 정전위(예를 들면 전원 전압)가 공급되어 있고, 오버플로 전하는 플로팅 디퓨전(FD)로부터 배출된다.
오버플로 패스를 전송 트랜지스터(TG)(112)에 마련함으로써 면적의 증가 없이 오버플로 전하를 배출할 수 있다.
그런데, 전송 트랜지스터의 게이트(전송 게이트)의 게이트 poly-Si를 N형에 도프 하는 경우, 오프시에는 전송 제어선(LTRG)에 부전위(예를 들면 -1V)를 인가하는 또는 전송 게이트의 게이트 poly-Si를 P형으로서 0V를 인가하는 것이 바람직하다.
트랜지스터 계면에는 댕글링 본딩(dangling bonding) 등의 결함에 의한 표면 준위가 존재하기 때문에, 열에너지에 의해 많은 전하가 발생한다.
따라서, 트랜지스터 계면에 오버플로 패스가 있으면, 표면 준위로부터 발생한 전하가 BPD에 흘러 들어가 버려 올바른 데이터를 판독할 수가 없게 된다.
그에 대해, 전송 게이트에 부전압을 인가하면(또는 게이트 poly-Si를 P형으로 하면, 도 8(A) 및 도 8(B)에 도시하는 바와 같이, 전송 게이트의 트랜지스터 계면의 포텐셜이 높아지고, 홀이 축적한다.
이로써, 트랜지스터 계면에서의 전하의 발생을 억제힐 수 있다.
그러나, 트랜지스터 계면의 포텐셜을 높게 하면, 트랜지스터 계면을 오버플로 패스로 하는 것은 불가능하게 된다.
그래서, 본 제 1의 실시 형태의 오버플로 패스는 도 6(B) 및 도 8에 도시하는 바와 같이, 전송 트랜지스터(TG)의 트랜지스터 계면(Si-SiO2 계면)보다도 깊은 위치에 마련한다.
예를 들면, BPD의 깊이가 2 내지 4㎛, 플로팅 디퓨전(FD)의 깊이가 0.4㎛ 정도인 경우, 0.2 내지 0.5㎛ 정도의 깊이에 오버플로 패스(OFP)를 형성한다.
그렇게 함으로써, 표면 준위에 의한 노이즈의 혼입을 막을 수 있다.
또한, 채널(예를 들면 200 내지 300㎚)로부터도 충분히 떨어져 있기 때문에 전하의 전송에도 영향을 주지 않는다. 오버플로 패스(OFP)는 실리콘을 N형 반도체로 하는 불순물, 예를 들면 As를 미량 주입함으로써 형성힐 수 있다.
도 7은 X-X'단면에서의 횡방향, 깊이 방향의 위치에서의 전자의 포텐셜을 도시하고 있다.
본 제 1의 실시 형태의 오버플로 패스는 주변부에 비하여 국소적으로 전자의 포텐셜이 낮아지도록 만들어지고 있다. 이렇게 함으로써, BPD에 축적되어 있는 전하가 일정량을 초과하면, 넘는분은 오버플로 패스를 통하여 FD에 배출된다.
도 9(A) 내지 도 9(F) 및 도 10은 본 제 1의 실시 형태에 관한 타이밍 차트이다.
도 9(A) 내지 도 9(F)는 노광 시간에 의해 BPD(111a 내지 111d)의 감도 a 내지 d를 바꾸는 경우의 예이다.
각 BPD(111a 내지 111d)의 감도비는 노광 시간으로 정하여지고, a : b : c : d=Ta : Tb : Tc : Td가 된다.
한편, 도 10(A) 내지 도 10(F)는 ND 필터 등을 마련함에 의해 BPD(111a 내지 111d)의 감도 a 내지 d를 바꾸는 경우의 예이다. 이 경우, 각 BPD의 노광 시간은 전부 같고 T로 하고 있다.
노광 기간중에는 리셋 제어선(LRST)을 하이 레벨(H)로 하고, 리셋 트랜지스터(113)를 온 함으로써, 플로팅 디퓨전(FD)에 전원 전위(VDD)를 공급한다.
BPD(111)로부터 전하를 판독할 때에는 리셋 트랜지스터(113)를 오프 하여 플로팅 디퓨전(FD)을 전원 라인(LVDD)로부터 분리할 필요가 있다.
그 때문에, 적절한 순서로 판독을 행하지 않으면, BPD(111)로부터 플로팅 디퓨전(FD)에 전송된 전하에, 오버플로 패스(OFP)를 통하여 플로팅 디퓨전(FD)에 배출된 오버플로 전하 OFC가 혼입되어 버린다.
그래서, 본 제 1의 실시 형태에서는 감도가 높은 BPD로부터 차례로 판독을 행한다.
예를 들면, 감도의 크기가 a>b>c>d의 관계를 만족하는 경우, 감도가 높은 순서로 BPD(111a), BPD(111b), BPD(111c), BPD(111d)의 순번으로 신호를 판독한다.
그렇게 함으로써, BPD(111)로부터 전송한 전하에 오버플로 전하 OFC가 혼입되어도, ADC로부터는 올바른 출력치를 얻을 수 있다.
예를 들면, 광량에 대한 출력치가 도 4에 도시한 특성인 경우, 2x 내지 4x의 광량이 입사하고 있는 조건에서는 BPD(111a) 및 BPD(111b)에서 오버플로 전하 OFC가 발생할 가능성이 있다.
그러나, BPD(111c) 및 BPD(111d)는 포화되어 있지 않고, 오버플로 전하는 발생하지 않는다.
이 조건에서 최초에 BPD(111a)로부터 전하를 판독하면 플로팅 디퓨전(FD)에 BPD(111b)로부터의 오버플로 전하 OFC가 혼입되지만, BPD(111a)의 출력은 포화되어 있고 ADC에서 판독한 값은 1024로 변하지 않는다.
다음에, BPD(111b)로부터 신호를 판독할 때에는 BPD(111a)의 전하는 이미 판독되어 있고, BPD(111a)는 포화되어 있지 않고, 오버플로 전하 OFC의 혼입은 일어나지 않는다.
마찬가지로, BPD(111c) 및 BPD(111d)의 전하를 판독하는 경우에도 포화되어 있는 BPD는 없기 때문에, 오버플로 전하 OFC는 혼입되지 않는다.
따라서 ADC로부터의 출력치는 오버플로 전하의 영향을 받지 않고, 올바른 출력치를 얻을 수 있다.
이상과 같이, 본 제 1의 실시 형태에 의하면, 감도가 다른 복수의 BPD로부터의 출력을 가산하여 다이내믹 레인지를 확대하는 CMOS 이미지 센서에 있어서, 다음의 효과를 얻을 수 있다.
본 제 1의 실시 형태에 의하면, 고감도의 BPD이 포화된 조건에서도 BPD로부터의 오버플로 전하를 전원에 배출함으로써, 올바른 출력치를 얻을 수 있다.
또한, 오버플로 패스(OFP)로서 전송 트랜지스터(112) 및 플로팅 디퓨전(FD)을 이용함으로써, 면적의 증대 없이 적절하게 오버플로 전하를 처리할 수 있다.
또한, 오버플로 패스(OFP)를 트랜지스터 계면으로부터 뗌으로써 표면 준위에 의한 노이즈의 혼입을 막을 수 있다.
또한, 감도가 높은 BPD로부터 차례로 신호를 판독함으로써, 플로팅 디퓨전(FD)에서의 오버플로 전하의 혼입을 방지하고, 올바른 출력치를 얻을 수 있다.
이상에서는 광전변환하기 위한 소자로서 BPD를 이용한 경우에 관해 설명하였지만, 매입이 아닌 PD를 이용하는 경우에도 유효하다.
이상에서는 각 BPD로부터의 신호를 ADC로 판독한 후에 가산하는 경우에 관해 설명하였다. 이 밖에, 전송 트랜지스터 및 플로팅 디퓨전(FD)으로 오버플로 전하 OFC를 처리하는 방법은 각 BPD로부터의 신호를 플로팅 디퓨전(FD)에 동시에 판독하여 가산하는 경우에도 유효하다.
<2. 제 2의 실시 형태>
다음에, 본 발명의 제 2의 실시 형태에 관해 설명한다.
본 제 2의 실시 형태에 관한 CMOS 이미지 센서의 전체 구성은 제 1의 실시 형태와 마찬가지로 도 1의 구성을 취힐 수 있다.
본 제 2의 실시 형태에 관한 화소 회로의 구성은 제 1의 실시 형태와 마찬가지로 도 2의 구성을 취힐 수 있다.
본 제 2의 실시 형태에 관한 화소 회로의 배치는 제 1의 실시 형태와 마찬가지로 도 3의 구성을 취힐 수 있다.
본 제 2의 실시 형태에 관한 BPD(111a 내지 111d)의 감도 a 내지 d는 제 1의 실시 형태와 마찬가지로 각각 다르다.
본 제 2의 실시 형태에 관한 화소로부터의 출력 신호 및 다이내믹 레인지는 도 4에 도시하는 바와 같이, 제 1의 실시 형태와 마찬가지이다.
본 제 2의 실시 형태에서도, 도 5에 도시하는 바와 같이 감도가 높은 BPD(111)로부터 오버플로 전하가 발생한다.
도 11(A) 및 도 11(B)는 본 제 2의 실시 형태의 오버플로 패스의 설명도이다.
도 11(A)는 본 제 2의 실시 형태에 관한 화소의 상면도를, 도 11(B)는 도 11(A)에 도시한 X-X'의 위치에서의 BPD(111), 전송 트랜지스터(TG)(112), FD의 단면도를 각각 도시하고 있다.
또한, 도 12는 본 제 2의 실시 형태의 오버플로 패스의 설명도로서, 도 11(A)에 도시한 X-X'선의 위치에서의 전자의 포텐셜을 도시하는 도면이다.
도 13(A) 및 (B)는 본 제 2의 실시 형태의 오버플로 패스의 설명도로서, 도 11(B)에 도시한 Y-Y'선의 위치에서의 포텐셜을 도시하는 도면이다.
도 11은 전송 트랜지스터(TG)(112)의 전송 게이트 아래에서의 포텐셜이다.
본 제 2의 실시 형태에서도, BPD에서 발생한 오버플로 전하 OFC는 전송 트랜지스터(112)인 전송 게이트에 형성된 오버플로 패스(OFP)를 통하여 플로팅 디퓨전(FD)에 배출한다. 플로팅 디퓨전(FD)에는 정전위(예를 들면 전원 전압)가 공급되어 있고, 오버플로 전하는 플로팅 디퓨전(FD)로부터 배출된다.
오버플로 패스(OFP)를 전송 트랜지스터(112)에 마련함으로써 면적의 증가 없이 오버플로 전하를 배출할 수 있다.
제 2의 실시 형태에서도, 제 1의 실시 형태와 마찬가지로 전송 게이트의 게이트 poly-Si를 N형에 도프하는 경우, 오프시에는 전송 제어선(LTRG)에 부전위(예를 들면 -1V)를 인가한다. 또는 전송 게이트의 게이트 poly-Si를 P형으로서 0V를 인가하는 것이 바람직하다.
트랜지스터 계면의 포텐셜을 높게 하면, 트랜지스터 계면을 오버플로 패스(OFP)로 할 수가 없게 된다.
그래서, 본 제 2의 실시 형태에서는 오버플로 패스(OFP)를, 도 11(A) 및 도 11(B)에 도시하는 바와 같이, 전송 트랜지스터(TG)(112)의 트랜지스터 계면(Si-SiO2 계면)보다도 조금 깊은 위치에 만든다.
예를 들면, BPD(111)의 깊이가 2 내지 4㎛, 플로팅 디퓨전(FD)의 깊이가 0.4㎛ 정도인 경우, 50 내지 100㎚ 정도의 깊이에 오버플로 패스(OFP)를 형성한다.
깊이로서는 프로세스에 의해 깊이는 변하지만, 대강 BPD 표면의 PD 접합보다도 약간 깊은 위치가 바람직하다.
그렇게 함으로써, 표면 준위에 의한 노이즈의 혼입을 막을 수 있다.
또한, 전송 트랜지스터(112)(전송 게이트)을 온 하여 전하를 전송할 때에는 전송 효율을 향상힐 수 있다. 오버플로 패스(OFP)는 실리콘을 N형 반도체로 하는 불순물, 예를 들면 As를 미량 주입함으로써 형성힐 수 있다.
도 12는 X-X'단면에서의 횡방향, 깊이 방향의 위치에서의 포텐셜을 도시하고 있다.
본 제 2의 실시 형태의 오버플로 패스(OFP)는 주변부에 비하여 국소적으로 전자의 포텐셜이 낮아지도록 만들어지고 있다. 이렇게 함으로써, BPD(111)에 축적되어 있는 전하가 일정량을 초과하면, 넘는분은 오버플로 패스(OFP)를 통하여 플로팅 디퓨전(FD)에 배출된다.
본 제 2의 실시 형태에 관한 타이밍 차트는 도 9 및 도 10의(A) 내지 (F)에 도시하는 바와 같이 제 1의 실시 형태와 마찬가지이다.
이상과 같이, 본 제 2의 실시 형태에 의하면, 감도가 다른 복수의 BPD로부터의 출력을 가산하여 다이내믹 레인지를 확대하는 CMOS 이미지 센서에 있어서, 다음의 효과를 얻을 수 있다.
본 제 2의 실시 형태에 의하면, 고감도의 BPD가 포화되는 조건에서도 BPD로부터의 오버플로 전하 OFC를 전원에 배출함으로써, 올바른 출력치를 얻을 수 있다.
또한, 오버플로 패스(OFP)로서 전송 트랜지스터(112) 및 플로팅 디퓨전(FD)을 이용함으로써, 면적의 증대 없이 적절하게 오버플로 전하 OFC를 처리할 수 있다.
또한, 오버플로 패스(OFP)를 트랜지스터 계면으로부터 분리함으로써 표면 준위에 의한 노이즈의 혼입을 막을 수 있다.
또한, 감도가 높은 BPD로부터 차례로 신호를 판독함으로써, 플로팅 디퓨전(FD)에서의 오버플로 전하 OFC의 혼입을 방지하고, 올바른 출력치를 얻을 수 있다.
이상에서는 광전변환하기 위한 소자로서 BPD(매입 PD)를 이용한 경우에 관해 설명하였지만, 매입이 아닌 PD를 이용한 경우에도 유효하다.
이상에서는 각 BPD로부터의 신호를 ADC로 판독 후에 가산하는 경우에 관해 설명하였다.
단, 전송 트랜지스터(TG)(111) 및 플로팅 디퓨전(FD)에서 오버플로 전하를 처리하는 방법은 각 BPD로부터의 신호를 플로팅 디퓨전(FD)에 동시에 판독하여 가산하는 경우에도 유효하다.
<3. 제 3의 실시 형태>
다음에, 본 발명의 제 3의 실시 형태에 관해 설명한다.
본 제 3의 실시 형태에 관한 CMOS 이미지 센서의 전체 구성은 제 1의 실시 형태와 마찬가지로 도 1의 구성을 취힐 수 있다.
본 제 3의 실시 형태에 관한 화소 회로의 구성은 제 1의 실시 형태와 마찬가지로 도 2의 구성을 취힐 수 있다.
본 제 3의 실시 형태에 관한 화소 회로의 배치는 제 1의 실시 형태와 마찬가지로 도 3의 구성을 취힐 수 있다.
본 제 3의 실시 형태에 관한 BPD(111a 내지 111d)의 감도 a 내지 d는 제 1의 실시 형태와 마찬가지로 각각 다르다.
본 제 3의 실시 형태에 관한 화소로부터의 출력 신호 및 다이내믹 레인지는 도 4에 도시하는 바와 같이, 제 1의 실시 형태와 마찬가지이다.
도 14(A) 및 (B)는 본 제 3의 실시 형태의 오버플로 패스의 설명도이다.
도 14(A)는 본 제 3의 실시 형태에 관한 화소의 상면도를, 도 14(B)는 도 14(A)에 도시한 X-X'의 위치에서의 BPD(111), 전송 트랜지스터(TG)(112), FD의 단면도를 각각 도시하고 있다.
또한, 도 15는 본 제 2의 실시 형태의 오버플로 패스의 설명도로서, 도 14(A)에 도시한 X-X'선의 위치에서의 전자의 포텐셜을 도시하는 도면이다.
도 16(A) 및 (B)는 본 제 2의 실시 형태의 오버플로 패스의 설명도로서, 도 14(B)에 도시한 Y-Y'선의 위치에서의 포텐셜을 도시하는 도면이다.
도 16은 전송 트랜지스터(TG)(112)의 전송 게이트 아래에서의 포텐셜이다.
본 제 3의 실시 형태에서는 도 14 내지 도 16에 도시하는 바와 같이, 전송 트랜지스터(112)의 트랜지스터 계면을 오버플로 패스(OFP)로 하여 오버플로 전하 OFC를 플로팅 디퓨전(FD)에 배출한다.
구체적으로는 전송 트랜지스터의 채널의 포텐셜을 낮게 한다. 그렇게 함으로써, BPD(111)에 축적되어 있는 전하가 일정을 초과하면, 넘는분의 전하가 전송 트랜지스터(TG)(112)의 채널을 통하여 플로팅 디퓨전(FD)에 배출된다.
그러나, 트랜지스터 계면을 오버플로 패스(OFP)로 하면, 표면 준위에서 발생한 전하가 BPD에 혼입되어 버린다.
표면 준위에서의 전하의 발생은 트랜지스터 계면의 결함 준위를 수소H나 중수소D 등으로 종단함에 의해 대폭적으로 억제할 수 있는 것이 알려져 있다.
그러나, 종단 처리가 불충분하거나, 종단한 H 또는 D가 탈락하여 버리는 등에 의해 결함 준위가 남아 버린다. 그 결과, 몇개인가의 BPD에는 표면 준위에서 발생한 노이즈가 혼입되어 버린다.
그래서, 본 제 3의 실시 형태에서는 도 14(B) 및 도 16에 도시하는 바와 같이, BPD(111)을 전송 게이트의 아래까지 늘려서, BPD(111)로부터 채널을 향하여 종방향으로 오버플로 패스(OFP)를 마련한다.
또한, BPD(111)과 트랜지스터 계면 사이의 포텐셜이, 오버플로 패스(OFP)중에서 가장 높아지도록 한다.
이와 같이, 트랜지스터 계면과 BPD 사이에 장벽을 마련함으로써, 트랜지스터 계면에서 발생한 전하가 BPD에 혼입되는 것을 억제한다.
BPD(111)과 트랜지스터 계면 사이의 장벽은 트랜지스터 계면의 근처에 마련되어 있다. 전송 제어선(LTRG)에 정전위를 인가하면, 장벽의 포텐셜도 크게 변화한다. 그에 의해 전송시에는 장애가 되지 않는다. 또한, 포화되지 않은 BPD(111)에 대해서는 전송 제어선(LTRG)에 부전위를 인가함으로써, 트랜지스터 계면에서의 전하의 발생을 막을 수 있다.
본 제 3의 실시 형태에서는 도 14 내지 도 16에 도시하는 바와 같이, 감도가 높은 포화되는 BPD(111)에 접속된 전송 트랜지스터(TG)(112)의 게이트에는 정전위 또는 접지 전위(예를 들면 0V)를 인가하여 오버플로 패스(OFP)를 온 한다. 그리고, 감도가 낮은 BPD(111)에 접속된 전송 트랜지스터(112)의 게이트에는 부전위(예를 들면 -1V)를 인가하여 표면 준위로부터의 전자의 발생을 억제한다.
이렇게 함으로써, 표면 준위로부터의 노이즈는 감도가 높은 BPD에는 혼입할 가능성이 있지만, 감도가 낮은 BPD에는 거의 혼입되지 않는다.
그 때문에, 감도가 높은 BPD에 표면 준위로부터의 노이즈가 혼입되어 있는지의 여부는 감도가 높은 BPD와 감도가 낮은 BPD의 출력을 비교함으로써 판별할 수 있다.
예를 들면, BPD(111a)와 BPD(111b)의 감도비a : b=2 : 1이고, BPD(111a), BPD(111b)로부터 판독한 신호를 각각 Sa, Sb라고 한다. 하면, BPD(111a)와 BPD(111b)에의 입사광이 완전히 같은 경우, Sa와 Sb의 관계는 노이즈를 고려하여, 대강 다음과 같이 된다.
[수식 1]
2(Sb-Sb1/2-1)<Sa<2(Sb+Sb1/2+1) … 식(1)
따라서, Sa>2(Sb+Sb1/2+1)가 되는 경우에는 표면 준위로부터의 전하의 혼입이 있다고 판정하여, 출력치를 보정힐 수 있다.
실제로는 각 BPD에의 입사광량이 완전히 동등하게는 되지 않는 것이나, 감도의 편차, 피사체나 촬상 소자 자체가 움직임에 의한 광량의 변화 등에 의해, 식(1)로부터 벗어날 가능성이 있기 때문에, 다소의 마진을 주는 것이 바람직하다.
예를 들면, 20% 정도의 마진을 주는 경우에는 Sa의 출력치가 Sb의 출력치에 대해, Sa>2.4(Sb+Sb1/2+1)이 되는 경우에는 Sa의 출력치를 보정한다.
도 17(A) 내지 (F) 및 도 18(A) 내지 (F)는 본 제 3의 실시 형태에 관한 타이밍 차트의 한 예를 도시하는 도면이다.
도 17(A) 내지 (F)는 노광 시간에 의해 BPD(111a 내지 111d)의 감도 a 내지 d를 바꾸는 경우의 예이다.
각 BPD의 감도비는 노광 시간으로 정하여지고, a : b : c : d=Ta : Tb : Tc : Td가 된다.
한편, 도 18(A) 내지 (F)는 ND 필터 등을 마련함에 의해 BPD(111a 내지 111d)의 감도 a 내지 d를 바꾸는 경우의 예이다.
각 BPD의 노광 시간은 전부 같고 T로 하고 있다.
도 17 및 도 18에서는 각 BPD(111a 내지 111d)의 감도의 크기가, a>b>c>d라고 한 경우에 관해 도시하고 있다.
BPD(111a), BPD(111b), BPD(111c)에서는 리셋 후에 TRG 트랜지스터의 게이트 전압을 오버플로 패스(OFP)가 온 할 정도로 끌어올리고 있다. 그에 대해, BPD(111d)에서는 리셋 후에도 전송 트랜지스터(TG)(112)의 게이트에의 인가 전압이 낮게 유지되고, 표면 준위로부터의 노이즈가 BPD(111d)에 혼입되지 않도록 하고 있다.
판독 기간에서는 모든 전송 트랜지스터(112a 내지 112d)(TRGa 내지 TRGd)의 게이트에의 인가 전압을 낮게 하여, 오버플로 패스(OFP)를 오프 한다.
그로 인해, 판독 기간중에, 플로팅 디퓨전(FD)에 오버플로 전하가 혼입되는 것을 방지한다.
노광 기간중에는 리셋 제어선(LRST)을 하이 레벨(H)로 하고, 리셋 트랜지스터(113)를 온 함으로써, 플로팅 디퓨전(FD)에 전원 전위(VDD)를 공급하고 있다.
도 17 및 도 18의 예에서는 각 BPD(111a 내지 111d)의 리셋 전에도, 각 전송 트랜지스터(112a 내지 112d)의 오버플로 패스(OFP)를 온 하여, 오버플로 전하 OFC를 플로팅 디퓨전(FD)에 배출하고 있다.
이것은 각 BPD(111a 내지 111d)가 리셋 전에 포화되어 있던 경우에, 오버플로 전하 OFC가 리셋 후의 BPD에 혼입되는 것을 방지한다.
예를 들면, BPD(111b)가 포화되어 있는 경우, BPD(111b)에서 발생한 오버플로 전하를 흡수하지 않으면, BPD(111a)의 리셋부터 BPD(111b)의 리셋까지의 기간에 BPD(111a)에 혼입되어 버린다.
도 17 및 도 18에 도시하는 바와 같이, 각 BPD(111a 내지 111d)의 리셋 전의 기간에 오버플로 패스(OFP)를 온 하여 둠으로써, 오버플로 전하 OFC의 혼입을 막을 수 있다.
이상과 같이, 본 제 3의 실시 형태에 의하면, 감도가 다른 복수의 BPD로부터의 출력을 가산하여 다이내믹 레인지를 확대하는 CMOS 이미지 센서에 있어서, 다음의 효과를 얻을 수 있다.
본 제 3의 실시 형태에 의하면, 고감도의 BPD가 포화되는 조건에서도 BPD로부터의 오버플로 전하를 전원에 배출함으로써, 올바른 출력치를 얻을 수 있다.
또한, 오버플로 패스(OFP)로서 전송 트랜지스터(112) 및 플로팅 디퓨전(FD)을 이용함으로써, 면적의 증대 없이 적절하게 오버플로 전하 OFC를 처리할 수 있다.
또한 감도가 낮은 BPD에 접속된 전송 트랜지스터(TG)의 게이트에는 저전압을 인가함으로써, 트랜지스터 계면의 표면 준위로부터의 노이즈가 BPD에의 혼입을 방지하고, 올바른 출력치를 얻을 수 있다. 또한 감도가 높은 BPD에 표면 준위로부터 노이즈가 혼입되어도, 감도가 낮은 BPD로부터 판독 출력치를 이용하여 보정함으로써 올바른 출력을 얻을 수 있다.
<4. 제 4의 실시 형태>
다음에, 본 발명의 제 4의 실시 형태에 관해 설명한다.
본 제 4의 실시 형태에 관한 CMOS 이미지 센서의 전체 구성은 제 1 내지 제 3의 실시 형태와 마찬가지로 도 1의 구성을 취힐 수 있다.
본 제 4의 실시 형태에 관한 화소 회로의 구성은 제 1 내지 제 3의 실시 형태와 마찬가지로 도 2의 구성을 취힐 수 있다.
본 제 4의 실시 형태에 관한 BPD(111a 내지 111d)의 감도 a 내지 d는 제 1의 실시 형태와 마찬가지로 각각 다르다.
본 제 4의 실시 형태에 관한 화소로부터의 출력 신호 및 다이내믹 레인지는 도 4에 도시하는 바와 같이, 제 1의 실시 형태와 마찬가지이다.
본 제 4의 실시 형태에서도, 도 5에 도시하는 바와 같이 감도가 높은 BPD로부터 오버플로 전하가 발생한다.
본 제 4의 실시 형태의 오버플로 패스는 제 3의 실시 형태와 마찬가지이고, 도 14 내지 도 16에 도시하는 바와 같이, 전송 트랜지스터(112)의 트랜지스터 계면을 오버플로 패스로서 오버플로 전하를 플로팅 디퓨전(FD)에 배출한다.
또한, 감도가 낮은 BPD로부터의 출력으로 감도가 높은 BPD로부터의 출력을 보정할 수 있는 점도 제 3의 실시 형태와 마찬가지이다.
본 제 4의 실시 형태에 관한 화소 회로는 감도가 높은 BPD와 감도가 낮은 BPD가 인접하여 배치된다.
도 19는 제 4의 실시 형태에 관한 화소 회로의 배치예로서, 감도가 다른 4개의 BPD(111a 내지 111d)를 하나의 화소에서 공유하는 경우의 한 예를 도시하는 도면이다.
도 19는 각 BPD(111a 내지 111d)의 감도의 크기가, a>b>c>d인 경우에 관해 도시하고 있다.
이 경우, 가장 감도가 높은 BPD(111a)는 상하 좌우에서, BPD(111c), BPD(111d)만과 접하고 있고, BPD(111a) 및 BPD(111b)와는 접하여 있지 않다.
이와 같은 구성으로 함으로써, BPD(111a) 또는 BPD(111b)에서 발생한 오버플로 전하의 대부분은 인접하는 BPD(111c) 또는 BPD(111d)에 흐르고, BPD(111a), 및 BPD(111b)에는 거의 흐르지 않는다.
도 20(A) 내지 (F)는 본 제 4의 실시 형태에 관한 타이밍 차트의 한 예를 도시하는 도면이다.
제 4의 실시 형태에서는 노광 시간에 의해 BPD(111a 내지 111d)의 감도 a 내지 d를 바꾼다. 각 BPD의 감도비는 노광 시간으로 정하여지고, a : b : c : d=Ta : Tb : Tc : Td가 된다. BPD(111a), BPD(111b), BPD(111c)에서는 BPD(111c)의 리셋 후에 전송 트랜지스터(112)의 게이트 전압을 오버플로 패스(OFP)가 온 할 정도로 끌어올리고 있다. BPD(111a)가 리셋되고 나서 BPD(111c)가 리셋까지의 기간에는 BPD(111a)의 전송 게이트에는 부전위(예를 들면 -1V)가 인가되어 있다. 또한, BPD(111b)가 리셋되고 나서 BPD(111c)가 리셋되기 까지의 기간에서는 BPD(111b)의 전송 게이트에 부전위가 인가되어 있다.
그렇게 함으로써, 트랜지스터 계면으로부터 전하가 발생하는 기간을 단축하고, BPD에의 전하의 혼입을 억제하고 있다.
BPD(111a) 및 BPD(111b)의 전송 게이트에 부전압을 인가하고 있는 기간은 오버플로 패스를 닫고 있기 때문에, 오버플로 전하가 인접하는 BPD(111c) 및 BPD(111d)에 흘러 들어가 버린다.
단, BPD(111a) 및 BPD(111b)의 전송 게이트에 부전위를 인가하는 기간은 BPD(111c) 및 BPD(111d)의 리셋을 행하기 전이다.
가령, BPD(111c) 및 BPD(111d)에는 오버플로 전하가 흘러 들어가도, 리셋에서 전부 전원에 쓸어 버려져서, 취출하고 싶은 신호의 전하에는 혼입되지 않는다.
동시에, BPD(111c) 및 BPD(111d)의 전송 게이트는 BPD(111c) 및 BPD(111d)가 리셋되기 전의 기간에는 정전위 또는 접지 전위(0V)가 인가되고, 오버플로 패스를 열서 있다. 이로써, BPD(111c) 및 BPD(111d)가 포화되어 있다고 하여도, 오버플로 전하는 플로팅 디퓨전(FD)을 통하여 전원에 배출된다.
이상과 같이, 제 4의 실시 형태의 화소 회로의 배치, 및 구동 방법에 의하면, 제 3의 실시 형태의 효과에 더하여, 트랜지스터 계면에서 발생한 전하의 감도가 높은 BPD에의 혼입을 저감시키, 올바른 출력치를 얻을 수 있다.
<5. 제 5의 실시 형태>
다음에, 본 발명의 제 5의 실시 형태에 관해 설명한다.
본 제 5의 실시 형태에 관한 CMOS 이미지 센서의 전체 구성은 제 1의 실시 형태와 마찬가지로 도 1의 구성을 취힐 수 있다.
본 제 5의 실시 형태에 관한 화소 회로의 구성은 제 1의 실시 형태와 마찬가지로 도 2의 구성을 취힐 수 있다.
본 제 5의 실시 형태에 관한 화소 회로의 배치는 제 1의 실시 형태와 마찬가지로 도 3의 구성을 취힐 수 있다.
본 제 5의 실시 형태에 관한 BPD(111a 내지 111d)의 감도 a 내지 d는 제 1의 실시 형태와 마찬가지로 각각 다르다.
본 제 5의 실시 형태에 관한 화소로부터의 출력 신호 및 다이내믹 레인지는 도 4에 도시하는 바와 같이, 제 1의 실시 형태와 마찬가지이다.
본 제 5의 실시 형태에서는 BPD(111)에서 발생한 오버플로 전하를 종형 오버플로 드레인(VOD)에 의해 흡수한다.
도 21(A) 및 (B)는 본 제 5의 실시 형태의 오버플로 패스의 설명도이다.
도 21(A)는 본 제 5의 실시 형태에 관한 화소의 상면도를, 도 21(B)는 도21(A)에 도시한 X-X'의 위치에서의 BPD(111), 전송 트랜지스터(TG)(112), FD의 단면도를 각각 도시하고 있다.
또한, 도 22는 본 제 5의 실시 형태의 오버플로 패스의 설명도로서, 도 21(A)에 도시한 X-X'선의 위치에서의 전자의 포텐셜을 도시하는 도면이다.
도 21 및 도 22에 도시하는 바와 같이, 제 5의 실시 형태에서는 P-Well 및 N기판을 오버플로 패스(OFP)로 하여, 오버플로 전하 OFC를 N기판에 배출한다.
구체적으로는 BPD(111)을 들러싸는 P-Well중에서, BPD(111)의 N+과 N기판을 칸막는 부분이 가장 낮아지도록 기판 전압 VSUB의 전위를 설정한다.
이렇게 함으로써, BPD에 축적되어 있는 전하가 일정을 초과하면, 넘는분의 전하가 VOD를 통하여 N기판에 배출된다.
한편, BPD가 포화되지 않는 조건으로 사용하는 경우에는 오버플로 패스로부터 오버플로 전하를 배출할 필요가 없다.
그러한 경우에는 N기판에의 인가 전압을 낮게 하여 BPD와 N기판의 사이의 P-Well의 포텐셜이 높아지도록 VSUB의 전위를 설정한다. 그렇게 함으로써, BPD의 포화 전자수를 크게 할 수 있다.
이상과 같이, 제 5의 실시 형태에 의하면, 감도가 다른 복수의 BPD로부터의 출력을 가산하여 다이내믹 레인지를 확대하는 CMOS 이미지 센서에 있어서, 다음의 효과를 얻을 수 있다.
제 5의 실시 형태에 의하면, 고감도의 BPD가 포화되는 조건에서도 BPD로부터의 오버플로 전하를 전원에 배출함으로써, 올바른 출력치를 얻을 수 있다.
또한, BPD가 포화되어 있는 경우로 하지 않는 경우에, BPD의 N+와 N기판을 칸막는 P-Well의 포텐셜을 바꿈으로써, BPD가 포화되지 않는 경우에는 BPD의 포화 전자수를 향상힐 수 있다.
<6. 제 6의 실시 형태>
다음에, 본 발명의 제 6의 실시 형태에 관해 설명한다.
본 제 6의 실시 형태에 관한 CMOS 이미지 센서의 전체 구성은 제 1의 실시 형태와 마찬가지로 도 1의 구성을 취힐 수 있다.
본 제 6의 실시 형태에 관한 화소 회로의 구성은 제 1의 실시 형태와 마찬가지로 도 2의 구성을 취힐 수 있다.
도 23은 본 제 6의 실시 형태에 관한 화소 회로의 배치예를 도시하는 도면이다.
도 23의 예에서는 각 화소에서는 BPD(111a 내지 111d)가 2x2의 정사각으로 배치되어 있다. 그리고, BPD(111a 내지 111d)의 중앙에 FD가 배치되어 있다. 열 판독 회로(130)는 열마다 마련된 AD 컨버터(ADC)를 구비한다.
BPD(111a 내지 BPD(111d))의 감도 a 내지 d는 각각 다르다. BPD(111a 내지 111d)의 감도를 바꾸는 방법으로서는 ND 필터를 마련하여 입사광량을 바꾸는 방법이나 노광 시간을 바꾸는 방법이 있다.
이들 BPDa 내지 BPDd에서 검출된 신호는 각 열의 ADC에서 가산하여 출력된다. 각 BPD에는 오버플로 전하를 배출하는 오버플로 드레인(HOD)이 접속되어 있다. HOD는 인접하는 BPD 사이에서 공유하고 있다.
본 제 6의 실시 형태에서는 BPD에서 발생한 오버플로 전하를, 횡형 오버플로 드레인(HOD)을 오버플로 패스로 하여 배출한다.
도 24(A) 및 (B)는 본 제 6의 실시 형태의 오버플로 패스의 설명도이다.
도 24(A)는 본 제 6의 실시 형태에 관한 화소의 상면도를, 도 24(B)는 도24(A)에 도시한 X-X'의 위치에서의 BPD(111), 전송 트랜지스터(TG)(112), FD의 단면도를 각각 도시하고 있다.
또한, 도 25는 본 제 6의 실시 형태의 오버플로 패스의 설명도로서, 도 24(A)에 도시한 X-X'선의 위치에서의 전자의 포텐셜을 도시하는 도면이다.
제 6의 실시 형태에 관한 화소에 있어서, 오버플로 전하를 배출하는 방법에 관해 도 25에 관련지어서 설명한다.
BPD(111)을 들러싸는 P-Well중에서, BPD의 N+와 HOD의 N+를 칸막는 부분의 포텐셜이 가장 낮게 되어 있다.
이렇게 함으로써, BPD11에 축적되어 있는 전하가 일정을 초과하면, 넘는분의 전하가 HOD를 통하여 N기판에 배출된다.
이상과 같이, 본 제 6의 실시 형태에 의하면, 감도가 다른 복수의 BPD로부터의 출력을 가산하여 다이내믹 레인지를 확대하는 CMOS 이미지 센서에 있어서, 다음의 효과를 얻을 수 있다.
즉, 본 제 6의 실시 형태에 의하면, 고감도의 BPD가 포화되는 조건에서도 BPD로부터의 오버플로 전하를, 횡형 오버플로 드레인(HOD)을 통하여 전원에 배출함으로써, 올바른 출력치를 얻을 수 있다.
<7. 제 7의 실시 형태>
다음에, 본 발명의 제 7의 실시 형태에 관해 설명한다.
본 제 7의 실시 형태에 관한 CMOS 이미지 센서의 전체 구성은 제 1의 실시 형태와 마찬가지로 도 1의 구성을 취힐 수 있다.
도 26은 본 제 7의 실시 형태에 관한 CMOS 이미지 센서의 화소 회로의 한 예를 도시하는 도면이다.
본 제 7의 실시 형태에 관한 화소 회로 110B는 제 1의 실시 형태의 화소 회로(110A)의 구성에 더하여, BPD에서 발생한 오버플로 전하를 처리하기 위한 오버플로 트랜지스터(116a 내지 116d)(OFGa 내지 OFGd)를 갖는다.
BPD(111a 내지 111d)는 각각 오버플로 트랜지스터(116a 내지 116d)(OFGa 내지 OFGd)를 통하여 전원 라인(LVDD)에 접속되어 있다.
오버플로 트랜지스터(116a 내지 116d)(OFGa 내지 OFGd)의 게이트에는 소정의 전위 Vref가 인가되어 있다.
도 27은 본 제 7의 실시 형태에 관한 화소 회로의 배치예를 도시하는 도면이다.
도 27의 예에서는 각 화소에서는 BPD(111a 내지 111d)가 2x2의 정사각으로 배치되어 있다. 그리고, BPD(111a 내지 111d)의 중앙에 FD가 배치되어 있다. 열 판독 회로(130)는 열마다 마련된 AD 컨버터(ADC)를 구비한다.
BPD(111a 내지 BPD(111d))의 감도 a 내지 d는 각각 다르다. BPD(111a 내지 111d)의 감도를 바꾸는 방법으로서는 ND 필터를 마련하여 입사광량을 바꾸는 방법이나 노광 시간을 바꾸는 방법이 있다. 이들 BPD(111a 내지 BPD(111d))에서 검출된 신호는 각 열의 ADC에서 가산하여 출력된다.
오버플로 트랜지스터(116a 내지 116d)(OFGa 내지 OFGd)는 각 BPD(111a 내지 111d)에 대응하여 마련되어 있고, 인접하는 BPD와 오버플로 전하를 배출하는 오버플로 드레인(HOD)을 공유하고 있다.
본 제 7의 실시 형태에서는 BPD에서 발생한 오버플로 전하를 횡형 오버플로 드레인(HOD)에 의해 흡수한다.
도 28(A) 및 (B)는 본 제 7의 실시 형태의 오버플로 패스의 설명도이다.
도 28(A)는 본 제 7의 실시 형태에 관한 화소의 상면도를, 도 28(B)는 도28(A)에 도시한 X-X'의 위치에서의 BPD(111), 전송 트랜지스터(TG)(112), FD의 단면도를 각각 도시하고 있다.
또한, 도 29는 본 제 7의 실시 형태의 오버플로 패스의 설명도로서, 도 28(A)에 도시한 X-X'선의 위치에서의 전자의 포텐셜을 도시하는 도면이다.
도 28 및 도 29에 도시하는 바와 같이, 제 7의 실시 형태에서는 오버플로 게이트(OFG) 및 횡형 오버플로 드레인(HOD)을 오버플로 패스(OFP)로 하여, 오버플로 전하 OFC를 배출한다.
제 7의 실시 형태에 관한 화소에 있어서, 오버플로 전하를 배출하는 방법에 관해 도 29에 관련지어서 설명한다.
감도가 높은 BPD가 포화되는 경우, 오버플로 게이트(OFG)의 게이트 전극에 인가되는 Vref의 전위는 다음과 같이 설정된다. 즉, 전위 Vref는 오버플로 트랜지스터(116)(OFG)의 채널의 포텐셜이 전송 트랜지스터(TG)(112)의 채널이나 P-Well(도시 생략)보다도 낮아지도록 설정되어 있다.
이렇게 함으로써, BPD에 일정 이상의 전위가 축적되면, 잉여의 오버플로 전하는 오버플로 트랜지스터(116)(OFG)을 통하여, 오버플로 드레인(HOD)에 배출된다.
한편, 어느 BPD도 포화되지 않는 조건에서는 오버플로 트랜지스터(116)(OFG) 게이트의 채널의 포텐셜이 높아지도록 전송 제어선(LTRG)의 전위를 설정하여도 좋다.
그렇게 함으로써, BPD의 포화 전자수를 크게 할 수 있다.
이상과 같이, 본 제 7의 실시 형태에 의하면, 감도가 다른 복수의 BPD로부터의 출력을 가산하여 다이내믹 레인지를 확대하는 CMOS 이미지 센서에 있어서, 다음에 효과를 얻을 수 있다.
제 7의 실시 형태에 의하면, 고감도의 BPD가 포화되는 조건에서도 BPD로부터의 오버플로 전하를 횡형 오버플로 드레인(HOD)을 통하여 전원에 배출함으로써, 올바른 출력치를 얻을 수 있다.
또한, BPD가 포화되어 있는 경우로 하지 않는 경우에, BPD의 오버플로 게이트의 채널의 포텐셜을 바꿈으로써, BPD가 포화되지 않는 경우에는 BPD의 포화 전자수를 향상힐 수 있다.
이상 설명한 바와 같이, 본 발명의 제 1 내지 제 7의 실시 형태에 의하면, 감도가 다른 복수의 BPD로부터의 출력을 가산하여 다이내믹 레인지를 확대하는 CMOS 이미지 센서에 있어서, 이하의 효과를 얻을 수 있다.
본 제 1 및 제 2의 실시 형태에 의하면, 고감도의 BPD가 포화되는 조건에서도 BPD로부터의 오버플로 전하를 전원에 배출함으로써, 올바른 출력치를 얻을 수 있다.
또한, 오버플로 패스로서 전송 트랜지스터 및 플로팅 디퓨전(FD)을 이용함으로써, 면적의 증대 없이 적절하게 오버플로 전하를 처리할 수 있다.
또한, 오버플로 패스를 트랜지스터 계면으로부터 뗌으로써 표면 준위에 의한 노이즈의 혼입을 막을 수 있다.
또한, 감도가 높은 BPD로부터 차례로 신호를 판독함으로써, 플로팅 디퓨전(FD)에서의 오버플로 전하의 혼입을 방지하고, 올바른 출력치를 얻을 수 있다.
본 제 3의 실시 형태의 형태에 의하면, 고감도의 BPD가 포화되는 조건에서도 BPD로부터의 오버플로 전하를 전원에 배출함으로써, 올바른 출력치를 얻을 수 있다.
또한, 오버플로 패스로서 전송 트랜지스터 및 플로팅 디퓨전(FD)을 이용함으로써, BPD의 축소나 화소수의 감소, 칩 면적의 증대 없이 적절하게 오버플로 전하를 처리할 수 있다.
또한, 감도가 낮은 BPD에 접속된 전송 트랜지스터의 게이트에는 저전압을 인가함으로써, 트랜지스터 계면의 표면 준위로부터의 노이즈가 BPD에의 혼입을 방지하고, 올바른 출력치를 얻을 수 있다.
또한, 감도가 높은 BPD에 표면 준위로부터 노이즈가 혼입되어도, 감도가 낮은 BPD로부터 판독 출력치를 이용하고 보정함으로써 올바른 출력을 얻을 수 있다.
또한, 본 제 4의 실시 형태의 화소 회로의 배치, 및 구동 방법에 의하면, 제 3의 실시 형태의 효과에 더하여, 트랜지스터 계면에서 발생한 전하의 감도가 높은 BPD에의 혼입을 저감시켜서, 올바른 출력치를 얻을 수 있다.
본 제 5의 실시 형태의 형태에 의하면, 고감도의 BPD가 포화되는 조건에서도 BPD로부터의 오버플로 전하를 전원에 배출함으로써, 올바른 출력치를 얻을 수 있다.
또한, BPD가 포화되어 있는 경우로 하지 않는 경우에, BPD의 N+와 N기판을 칸막는 P-Well의 포텐셜을 바꿈으로써, BPD가 포화되지 않는 경우에는 BPD의 포화 전자수를 향상힐 수 있다.
본 제 6의 실시 형태의 형태에 의하면, 고감도의 BPD가 포화되는 조건에서도 BPD로부터의 오버플로 전하를, 횡형 오버플로 드레인(HOD)을 통하여 전원에 배출함으로써, 올바른 출력치를 얻을 수 있다.
본 제 7의 실시 형태의 형태에 의하면, 고감도의 BPD가 포화되는 조건에서도 BPD로부터의 오버플로 전하를 횡형 오버플로 드레인(HOD)을 통하여 전원에 배출함으로써, 올바른 출력치를 얻을 수 있다.
또한, BPD가 포화되어 있는 경우로 하지 않는 경우에, BPD의 오버플로 게이트의 채널의 포텐셜을 바꿈으로써, BPD가 포화되지 않는 경우에는 BPD의 포화 전자수를 향상힐 수 있다.
또한, 각 실시 형태에 관한 CMOS 이미지 센서는 특히 한정되지 않지만, 예를 들면 열병렬형의 아날로그-디지털 변환 장치(이하, ADC(Analog digital converter)라고 약칭한다)를 탑재한 CMOS 이미지 센서로서 구성하는 것도 가능한다.
<8. 제 8의 실시 형태>
도 30은 본 제 8의 실시 형태에 관한 열병렬(column-parallel) ADC 탑재 고체 촬상 소자(CMOS 이미지 센서)의 구성례를 도시하는 블록도이다.
이 고체 촬상 소자(300)는 도 30에 도시하는 바와 같이, 촬상부로서의 화소 어레이부(310), 화소 구동부로서의 행 선택 회로(320), 수평 전송 주사 회로(330), 타이밍 제어 회로(340)를 갖는다.
또한, 고체 촬상 소자(300)는 ADC군(350), 디지털-아날로그 변환 장치(이하, DAC(Digital Analog Converter)라고 약칭한다)(360), 앰프 회로(S/A)(370), 및 신호 처리 회로(380)를 갖는다.
화소 어레이부(310)는 포토 다이오드와 화소 내 앰프를 포함하는 예를 들면 도 2에 도시하는 바와 같은 화소가 매트릭스형상(행렬형상)으로 배치되어 구성된다.
또한, 고체 촬상 소자(300)에서는 화소 어레이부(310)의 신호를 순차적으로 판독하기 위한 제어 회로로서 다음의 회로가 배치되어 있다.
즉, 고체 촬상 소자(300)에서는 제어 회로로서 내부 클록을 생성하는 타이밍 제어 회로(340), 행어드레스나 행 주사를 제어하는 행 선택 회로(320), 그리고 열어드레스나 열 주사를 제어하는 수평 전송 주사 회로(330)가 배치된다.
ADC군(350)은 비교기(351), 카운터(352), 및 래치(353)를 갖는 ADC가 복수열로 배열되어 있다.
비교기(351)는 DAC(360)에 의해 생성되는 참조 전압을 계단형상으로 변화시킨 램프 파형(RAMP)인 참조 전압(Vslop)와, 행선(row line)마다 화소로부터 수직 신호선을 경유하여 얻어지는 아날로그 신호를 비교한다.
카운터(352)는 비교기(351)의 비교 시간을 카운트한다.
ADC군(350)은 n비트 디지털 신호 변환 기능을 가지며, 수직 신호선(열선(column line))마다 배치되고, 열병렬 ADC 블록이 구성된다.
각 래치(353)의 출력은 예를 들면 2n비트 폭의 수평 전송선(390)에 접속되어 있다.
그리고, 수평 전송선(390)에 대응한 2n개의 앰프 회로(370), 및 신호 처리 회로(380)이 배치된다.
ADC군(350)에서는 수직 신호선에 판독된 아날로그 신호(전위 Vsl)는 열마다 배치된 비교기(351)에서 참조 전압(Vslop)(어느 경사를 갖은 선형으로 변화하는 경사 파형)과 비교된다.
이 때, 비교기(351)와 마찬가지로 열마다 배치된 카운터(352)가 동작하고 있고, 램프 파형의 전위(Vslop)와 카운터값이 1대1 대응을 취하면서 변화함으로써 수직 신호선의 전위(아날로그 신호)(Vsl)를 디지털 신호로 변환한다.
참조 전압(Vslop)의 변화는 전압의 변화를 시간의 변화로 변환한 것이고, 그 시간을 어느 주기(클록)로 헤아림으로서 디지털값으로 변환하는 것이다.
그리고 아날로그 전기 신호(Vsl)와 참조 전압(Vslop)이 교차한 때, 비교기(351)의 출력이 반전하고, 카운터(352)의 입력 클록을 정지하고, AD 변환이 완료된다.
이상의 AD 변환 기간 종료 후, 수평 전송 주사 회로(330)에 의해, 래치(353)에 보존된 데이터가, 수평 전송선(390), 앰프 회로(370)을 경유하여 신호 처리 회로(380)에 입력되고, 2차원 화상이 생성된다.
이와 같이 하여, 열병렬 출력 처리가 행하여진다.
이와 같은 효과를 갖는 고체 촬상 소자는 디지털 카메라나 비디오 카메라의 촬상 디바이스로서 적용힐 수 있다.
<9. 제 9의 실시 형태>
도 31은 본 발명의 실시 형태에 관한 고체 촬상 소자가 적용되는 카메라 시스템의 구성의 한 예를 도시하는 도면이다.
본 카메라 시스템(400)은 도 31에 도시하는 바와 같이, 본 실시 형태에 관한 CMOS 이미지 센서(고체 촬상 소자)(100, 300)가 적용 가능한 촬상 디바이스(410)를 갖는다.
또한, 카메라 시스템(400)은 이 촬상 디바이스(410)의 화소 영역에 입사광을 유도하는(피사체상을 결상하는) 광학계, 예를 들면 입사광(상광)을 촬상면상에 결상시키는 렌즈(420)를 갖는다.
카메라 시스템(400)은 촬상 디바이스(410)를 구동하는 구동 회로(DRV)(430)와, 촬상 디바이스(410)의 출력 신호를 처리하는 신호 처리 회로(PRC)(440)를 갖는다.
수평 전송 주사 회로(330)는 촬상 디바이스(410) 내의 회로를 구동하는 스타트 펄스나 클록 펄스를 포함하는 각종의 타이밍 신호를 생성하는 타이밍 제너레이터(도시 생략)를 가지며, 소정의 타이밍 신호로 촬상 디바이스(410)를 구동한다.
또한, 신호 처리 회로(440)는 촬상 디바이스(410)의 출력 신호에 대해 소정의 신호 처리를 시행한다.
신호 처리 회로(440)에서 처리된 화상 신호는 예를 들면 메모리 등의 기록 매체에 기록된다. 기록 매체에 기록된 화상 정보는 프린터 등에 의해 하드 카피된다. 또한, 신호 처리 회로(440)에서 처리된 화상 신호를 액정 디스플레이 등으로 이루어지는 모니터에 동화로서 투영된다.
상술한 바와 같이, 디지털 카메라 등의 촬상 장치에서, 촬상 디바이스(410)로서, 선술한 촬상 소자(100, 300)를 탑재함으로써, 저소비 전력으로, 고정밀한 카메라가 실현될 수 있다.
본 출원은 일본국 특허출원 제2009-027895호(2009년 2월 9일 출원)의 우선권주장 출원이다.
이상, 본 발명의 실시예를 도면을 참조하여 상술하여 왔지만, 구체적인 구성은 이 실시예에 한 정되는 것이 아니라, 본 발명의 요지를 일탈하지않는 범위의 설계의 변경등이 있더라도 본 발명에 포함된다.
100 : 고체 촬상 소자
110 : 화소 어레이부
110A : 화소 회로
120 : 행 선택 회로(화소 구동부)
130 : 열 판독 회로
111 : 광전변환 소자
112 : 전송 트랜지스터
113 : 리셋 트랜지스터
114 : 증폭 트랜지스터
115 : 선택 트랜지스터
300 : 고체 촬상 소자
310 : 화소 어레이부
20 : 행 선택 회로
330 : 수평 전송 주사 회로
340 : 타이밍 제어 회로
350 : ADC군
360 : DAC
370 : 앰프 회로(S/A)
380 : 신호 처리 회로
400 : 카메라 시스템
410 : 촬상 디바이스
420 : 구동 회로
430 : 렌즈
440 : 신호 처리 회로

Claims (12)

  1. 감도가 다른 복수의 광전변환 소자가 배열된 화소부와,
    상기 화소부의 복수의 광전변환 소자로부터의 출력 신호를 판독하여 가산하고, 외관상 하나의 화소로부터의 출력 신호로 하는 화소 판독부를 가지며,
    상기 화소부는 감도가 높은 화소로부터의 오버플로 전하를 흡수하는 흡수부가 형성되어 있는 것을 특징으로 하는 고체 촬상 소자.
  2. 제 1항에 있어서,
    상기 화소부는,
    상기 광전변환 소자로부터 전송된 전하를 증폭하고 출력하기 위한 플로팅 디퓨전을 가지며,
    상기 흡수부는 상기 광전변환 소자로부터 상기 플로팅 디퓨전에 오버플로 전하를 배출하는 오버플로 패스가 형성되어 있는 것을 특징으로 하는 고체 촬상 소자.
  3. 제 2항에 있어서,
    노광 기간중, 상기 플로팅 디퓨전에는 전원 전압이 공급되어 있고, 상기 플로팅 디퓨전에 배출된 오버플로 전하는 전원으로 흐르는 것을 특징으로 하는 고체 촬상 소자.
  4. 제 2항 또는 제 3항에 있어서,
    상기 화소 판독부는,
    감도가 높은 광전변환 소자로부터 감도가 낮은 광전변환 소자의 순으로 신호를 판독하는 것을 특징으로 하는 고체 촬상 소자.
  5. 제 2항 내지 제 4항 중 어느 한 항에 있어서,
    상기 화소부는,
    상기 각 광전변환 소자의 전하를 상기 플로팅 디퓨전에 선택적으로 전송하는 전송 트랜지스터를 가지며,
    상기 오버플로 패스는 상기 전송 트랜지스터에 형성되어 있는 것을 특징으로 하는 고체 촬상 소자.
  6. 제 5항에 있어서,
    상기 오버플로 패스는,
    상기 전송 트랜지스터의 트랜지스터 계면보다도 깊은 곳에 형성되는 것을 특징으로 하는 고체 촬상 소자.
  7. 제 6항에 있어서,
    상기 광전변환 소자와 상기 트랜지스터 계면 사이의 포텐셜이, 상기 오버플로 패스중에서 가장 높은 것을 특징으로 하는 고체 촬상 소자.
  8. 제 5항 내지 제 7항 중 어느 한 항에 있어서,
    상기 판독부는,
    상기 전송 트랜지스터의 게이트 전압을 제어함으로써, 상기 오버플로 패스의 온/오프를 제어하는 것을 특징으로 하는 고체 촬상 소자.
  9. 제 8항에 있어서,
    상기 오버플로 패스는 오버플로 전하가 발생하고 있는 화소만에서 온 되는 것을 특징으로 하는 고체 촬상 소자.
  10. 제 1항 내지 제 9항 중 어느 한 항에 있어서,
    상기 흡수부는,
    상기 광전변환 소자에서 발생한 오버플로 전하를, 오버플로 드레인을 오버플로 패스로 하여 배출하는 것을 특징으로 하는 고체 촬상 소자.
  11. 제 1항 내지 제 9항 중 어느 한 항에 있어서,
    상기 흡수부는,
    상기 광전변환 소자에서 발생한 오버플로 전하를, 오버플로 트랜지스터 및 오버플로 드레인을 오버플로 패스로 하여 배출하는 것을 특징으로 하는 고체 촬상 소자.
  12. 고체 촬상 소자와,
    상기 촬상 소자에 피사체상을 결상하는 광학계와,
    상기 촬상 소자의 출력 화상 신호를 처리하는 신호 처리 회로를 가지며,
    상기 고체 촬상 소자는,
    감도가 다른 복수의 광전변환 소자가 배열된 화소부와,
    상기 화소부의 복수의 광전변환 소자로부터의 출력 신호를 판독하여 가산하고, 외관상 하나의 화소로부터의 출력 신호로 하는 화소 판독부를 가지며,
    상기 화소부는,
    감도가 높은 화소로부터의 오버플로 전하를 흡수하는 흡수부가 형성되어 있는 것을 특징으로 하는 카메라 시스템.
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