KR20100083322A - 씨모스 박막트랜지스터 및 그 제조방법과 이를 구비한 유기전계발광 표시장치 - Google Patents

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Abstract

본 발명의 실시예에 의한 CMOS 박막트랜지스터는, 기판 상에 형성된 P타입의 폴리 실리콘층과; 게이트 절연막에 의해 상기 폴리 실리콘층과 절연되며, 상기 폴리 실리콘층의 중앙부와 중첩되도록 게이트 절연막 상에 형성되는 게이트 전극과; 중간 절연막에 의해 상기 게이트 전극과 절연되며, 상기 게이트 전극과 중첩되도록 상기 중간 절연막 상에 형성되는 산화물 반도체층과; 상기 산화물 반도체층 상부 전면에 형성된 보호층과; 상기 보호층의 비아홀을 통해 상기 폴리 실리콘층 및 산화물 반도체층의 소스, 드레인 영역에 각각 접촉하는 소스 및 드레인 전극을 포함함을 특징으로 한다.

Description

씨모스 박막트랜지스터 및 그 제조방법과 이를 구비한 유기전계발광 표시장치{CMOS Thin Film Transistor and fabrication method thereof and Organic Light Emitting Display device using thereof}
본 발명은 CMOS 박막트랜지스터에 관한 것으로, 특히 PMOS의 폴리 실리콘 박막트랜지스터와 NMOS의 산화물 박막트랜지스터의 적층 구조로 구현되는 CMOS 박막트랜지스터 및 이를 구비한 유기전계발광 표시장치에 관한 것이다.
CMOS 박막트랜지스터는 PMOS 박막트랜지스터와 NMOS 박막트랜지스터를 구비하는 것으로, 이는 PMOS 박막트랜지스터나 NMOS 박막트랜지스터만으로는 구현하기 어려운 다양한 회로 및 시스템을 구현할 수 있는 장점이 있다.
그러나, 이와 같이 CMOS 박막트랜지스터를 구현하기 위해서는 하나의 기판 상에 PMOS 박막트랜지스터와 NMOS 박막트랜지스터를 형성하여야 하므로, 비교적 많은 공정단계를 필요로 한다.
또한, 상기 CMOS 박막트랜지스터를 구성하는 PMOS 또는 NMOS 박막트랜지스터는 채널 영역, 소스 영역 및 드레인 영역을 제공하는 활성층과, 게이트 절연막에 의해 활성층과 전기적으로 절연되는 게이트 전극을 포함하며, 상기 박막트랜지스터 의 활성층은 대개 비정질 실리콘(Amorphous Silicon)이나 폴리 실리콘(Poly-Silicon)과 같은 반도체층으로 형성한다.
이 때, 상기 활성층을 비정질 실리콘으로 형성하면 이동도(mobility)가 낮아 고속으로 동작되는 구동 회로의 구현이 어렵다는 단점이 있으며, 반면에 활성층을 폴리 실리콘으로 형성하면 이동도는 높지만 다결정성(polycrystalline nature)에 기인하여 문턱전압(threshold voltage)이 불균일해지기 때문에 문턱전압과 이동도의 산포를 보상하기 위한 보상 회로가 필요하여 수율이 낮고 평면(coplanar) 구조로 인해 비정질 실리콘의 경우보다 마스크 수가 증가하여 제조 비용이 많이 소요되는 단점이 있다.
따라서, CMOS 박막트랜지스터를 구현함에 있어 성능을 유지하면서 제조 공정을 단순화할 수 있는 방안의 필요성이 요구되고 있는 현실이다.
본 발명은 상부 게이트(top gate) 구조의 PMOS 폴리 실리콘 박막트랜지스터와 하부게이트(inverted staggered bottom gate) 구조의 NMOS 산화물 박막트랜지스터를 적층하여 CMOS 박막트랜지스터를 구현함으로써, 성능을 유지하면서 제조 공정이 단순화된 CMOS 박막트랜지스터 및 그 제조방법과 이와 같은 CMOS 박막트랜지스터를 구비한 유기전계발광 표시장치를 제공함에 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 의한 CMOS 박막트랜지스터는, 기판 상에 형성된 P타입의 폴리 실리콘층과; 게이트 절연막에 의해 상기 폴리 실리콘층과 절연되며, 상기 폴리 실리콘층의 중앙부와 중첩되도록 게이트 절연막 상에 형성되는 게이트 전극과; 중간 절연막에 의해 상기 게이트 전극과 절연되며, 상기 게이트 전극과 중첩되도록 상기 중간 절연막 상에 형성되는 산화물 반도체층과; 상기 산화물 반도체층 상부 전면에 형성된 보호층과; 상기 보호층의 비아홀을 통해 상기 폴리 실리콘층 및 산화물 반도체층의 소스, 드레인 영역에 각각 접촉하는 소스 및 드레인 전극을 포함함을 특징으로 한다.
이 때, 상기 P타입의 폴리 실리콘층, 게이트 전극 및 상기 폴리 실리콘층의 소스, 드레인 영역에 접촉되는 소스, 드레인 전극은, 상부 게이트(top gate) 구조의 PMOS 폴리 실리콘 박막트랜지스터를 구현한다.
또한, 상기 게이트 전극, 산화물 반도체층, 상기 산화물 반도체층에 접촉되 는 소스, 드레인 전극은, 하부 게이트(inverted staggered bottom gate) 구조의 NMOS 산화물 박막트랜지스터를 구현한다.
여기서, 상기 산화물 반도체층은, 산화아연(ZnO)을 주성분으로 하며, 갈륨(Ga) 및 인듐(In)이 도핑된 GaInZnO(GIZO)층으로 형성되며, 상기 GIZO층은 1e+15 내지 1e+17#/㎤의 케리어 농도를 갖는 하층부와, 상기 하층부보다 낮은 1e+12 내지 1e+15#/㎤ 정도의 케리어 농도를 갖는 상층부로 이루어짐을 특징으로 한다.
또한, 본 발명의 실시예에 의한 CMOS 박막트랜지스터 제조방법은, 기판 상에 버퍼층이 형성되고, 상기 버퍼층 상에 제 1박막트랜지스터의 활성층으로 이용되는 폴리 실리콘층이 형성되는 단계와; 상기 폴리 실리콘층 상에 게이트 절연막이 형성되고, 상기 게이트 절연막 상에 게이트 전극이 형성되는 단계와; 상기 게이트 전극을 마스크로 하여 게이트 전극과 중첩되지 않은 폴리 실리콘층의 영역을 P+ 불순물을 주입하는 도핑 공정을 통해 상기 폴리 실리콘층의 소스, 드레인 영역 및 채널 영역이 형성되는 단계와; 상기 게이트 전극의 전면에 중간 절연막이 형성되고, 상기 게이트 전극과 중첩되는 중간 절연막 상의 영역에 제 2박막트랜지스터의 활성층으로 이용되는 산화물 반도체층이 형성되는 단계와; 상기 산화물 반도체층의 상부에 보호층이 형성되고, 상기 보호층의 비아홀을 통해 상기 폴리 실리콘층 및 산화물 반도체층의 소스, 드레인 영역에 각각 접촉하는 제 1 및 제 2박막트랜지스터의 소스, 드레인 전극이 형성되는 단계가 포함됨을 특징으로 한다.
또한, 본 발명의 실시예에 의한 유기전계발광 표시장치는, 데이터선들, 주사선들의 교차부마다 위치되며, 복수의 박막트랜지스터 및 유기발광소자를 각각 포함 하는 화소들과; 복수의 박막트랜지스터를 포함하며, 상기 주사선들로 주사신호를 공급하는 주사 구동부와; 복수의 박막트랜지스터를 포함하며, 상기 데이터선들로 데이터신호를 공급하는 데이터 구동부가 포함되며, 상기 주사 구동부 또는 데이터 구동부를 구성하는 복수의 박막트랜지스터는 CMOS 박막트랜지스터를 포함하여 구성되고, 상기 CMOS 박막트랜지스터는, 기판 상에 형성된 P타입의 폴리 실리콘층과; 게이트 절연막에 의해 상기 폴리 실리콘층과 절연되며, 상기 폴리 실리콘층의 중앙부와 중첩되도록 게이트 절연막 상에 형성되는 게이트 전극과; 중간 절연막에 의해 상기 게이트 전극과 절연되며, 상기 게이트 전극과 중첩되도록 상기 중간 절연막 상에 형성되는 산화물 반도체층과; 상기 산화물 반도체층 상부 전면에 형성된 보호층과; 상기 보호층의 비아홀을 통해 상기 폴리 실리콘층 및 산화물 반도체층의 소스, 드레인 영역에 각각 접촉하는 소스 및 드레인 전극을 포함함을 특징으로 한다.
또한, 상기 CMOS 박막트랜지스터는 상기 주사 구동부 또는 데이터 구동부의 인버터 또는 버퍼 소자로 구현됨을 특징으로 한다.
이와 같은 본 발명에 의하면, 상부 게이트(top gate) 구조의 PMOS 폴리 실리콘 박막트랜지스터와 하부게이트(inverted staggered bottom gate) 구조의 NMOS 산화물 박막트랜지스터를 적층하여 CMOS 박막트랜지스터를 구현함으로써, 성능을 유지하면서 제조 공정을 단순화시키는 장점이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하도록 한다.
도 1a 내지 도 1g는 본 발명에 따른 CMOS 박막트랜지스터가 적용되는 예시적인 회로들이다.
본 발명의 실시예에 따른 CMOS 박막트랜지스터는 디지털 신호 처리 및/또는 데이터 저장을 위해 널리 사용된다. 예를 들어 CMOS 박막트랜지스터는 로직 회로, 고주파 작동 바이폴라 트랜지스터와 함께 구현되는 BiCMOS 회로, 완전 CMOS 형 SRAM 셀 회로 등을 구현하는데 널리 적용되며, CMOS 박막트랜지스터가 적용되는 예시적인 회로들은 도 1a 내지 도 1g에 도시되어 있다.
즉, 도 1a는 인버터를, 도 1b는 낸드 게이트를, 도 1c 및 도 1d는 풀업, 풀다운 회로를, 도 1e는 버퍼를, 도 1f 및 도 1g는 출력 드라이버 회로를 각각 나타내며, 당업자라면 도 1a 내지 도 1g의 회로 이외의 다양한 회로에 본 발명의 CMOS 박막트랜지스터가 적용될 수 있음을 알 수 있을 것이다. 즉, 이와 같은 CMOS 박막트랜지스터는 유기전계발광 표시장치와 같은 평판 표시장치의 구동회로에 구비될 수 있는 것이다.
이하에서는 도 1a의 인버터를 예로 들어 본 발명에 따른 예시적인 CMOS 박막트랜지스터의 실시예를 설명하도록 한다.
도 2는 본 발명의 실시예에 의한 CMOS 박막트랜지스터의 단면도이다.
도 2를 참조하면, 기판(1) 상에 버퍼층(3)이 형성되고, 상기 버퍼층(3) 상에 제 1박막트랜지스터의 활성층으로 이용되는 폴리 실리콘층(10)이 형성된다.
상기 폴리 실리콘층(10)은 비정질 실리콘층이 증착된 후 이를 결정화하여 형성되는 것으로, 상기 폴리 실리콘층(10)은 추후 이온 주입 공정을 통해 소스, 드레인 영역(10a, 10b)이 구현되고, 이에 소스, 드레인 영역 및 상기 소스, 드레인 영역 사이의 채널 영역(10c)으로 나뉘게 된다. 단, 본 발명의 실시예의 경우 상기 소스, 드레인 영역은 인(P) 또는 붕소(B) 등의 P+ 불순물을 주입하여 형성된다.
이후 상기 폴리 실리콘층(30) 상에 게이트 절연막(20)이 형성되고, 상기 게이트 절연막(20) 상에 게이트 전극(30)이 형성된다. 이 때, 상기 게이트 전극(30)은 상기 폴리 실리콘층(10)의 채녈 영역(10c)에 중첩되는 위치에 형성된다.
그리고, 상기 게이트 전극(30)의 전면에는 중간 절연막(25)이 형성되고, 상기 게이트 전극(30)과 중첩되는 중간 절연막(25) 상의 영역에 제 2박막트랜지스터의 활성층으로 이용되는 산화물 반도체층(35)이 형성된다.
상기 산화물 반도체층(35)은 산화아연(ZnO)을 주성분으로 하며, 갈륨(Ga) 및 인듐(In)이 도핑된 GaInZnO(GIZO)층으로 형성된다. 이 때 GIZO층은 1e+15 내지 1e+17#/㎤의 케리어 농도를 갖는 하층부(38a)와, 하층부(18a)보다 낮은 1e+12 내지 1e+15#/㎤ 정도의 케리어 농도를 갖는 상층부(38b)로 이루어진다.
이후 상기 산화물 반도체층(38)의 상부에는 보호층(50)이 형성되고, 상기 보호층(50)의 소정 영역(소스, 드레인 영역에 대응되는 영역)에 비아홀이 형성되며, 상기 비아홀을 통해 보호층(50) 상에 형성된 제 1, 2박막트랜지스터 각각의 소스 및 드레인 전극(20c, 20d 및 20a, 20b)이 각각 상기 제 1박막트랜지스터의 폴리 실리콘층(30) 및 제 2박막트랜지스터의 산화물 반도체층(18)에 형성된 각 소스, 드레 인 영역과 접촉된다.
즉, 도 2에 도시된 CMOS 박막트랜지스터는 제 1박막트랜지스터 및 제 2박막트랜지스터의 적층 구조로 구현되는 것으로, 특히 상기 제 1박막트랜지스터 및 제 2박막트랜지스터가 하나의 게이트 전극(30)을 공유하여 구성됨을 특징으로 한다.
이 때, 제 1박막트랜지스터는 P타입의 폴리 실리콘층(10)을 활성층으로 하는 상부 게이트(top gate) 구조의 PMOS 폴리 실리콘 박막트랜지스터이고, 제 2박막트랜지스터는 산화물 반도체층(35)을 활성층으로 하는 하부 게이트(inverted staggered bottom gate) 구조의 NMOS 산화물 박막트랜지스터이다.
즉, 본 발명의 실시예에 의한 CMOS 박막트랜지스터는 상부 게이트(top gate) 구조의 PMOS 폴리 실리콘 박막트랜지스터와, 하부 게이트(inverted staggered bottom gate) 구조의 NMOS 산화물 박막트랜지스터를 적층하여 구성되고, 상기 각 박막트랜지스터의 게이트 전극(30)을 하나로 공유하여 구현됨으로써, 제조 공정을 간소화할 수 있음을 특징으로 한다.
또한, 본 발명은 상기 제 2박막트랜지스터를 산화물 박막트랜지스터로 구현하여 기존 폴리 실리콘 박막트랜지스터의 문제점 즉, 문턱전압 등의 소자 특성이 불 균일한 단점을 극복함과 동시에 별도의 공정 장비를 추가적으로 구입하지 않고도 기존의 공정 장비를 이용하여 350℃ 이하의 저온에서 박막트랜지스터를 제조할 수 있고, 이온 주입 공정이 생략되는 등의 효과를 얻을 수 있게 된다.
또한, 제 1박막트랜지스터를 폴리 실리콘 박막트랜지스터로 구현함으로써, 폴리 실리콘 박막트랜지스터의 높은 이동도(mobility) 특성을 활용하여 고속의 스 위칭 동작을 실현하는 효과를 얻을 수 있다.
결과적으로 본 발명의 실시예에 의한 CMOS 박막트랜지스터는 산화물 박막트랜지스터 및 폴리 실리콘 박막트랜지스터의 장점을 조합하여 제조함으로써, CMOS 박막트랜지스터의 성능, 수율 향상 및 제조 비용을 절감시킬 수 있는 것이다.
도 3a 내지 도 3e는 도 2에 도시된 CMOS 박막트랜지스터의 제조 공정을 나타내는 공정 단면도이다.
도 3a를 참조하면, 먼저 기판(1) 상에 버퍼층(3)이 형성되고, 상기 버퍼층(3) 상에 제 1박막트랜지스터의 활성층으로 이용되는 폴리 실리콘층(10)이 형성된다.
이 때, 상기 버퍼층(3)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이들의 다중층일 수 있으며, 상기 폴리 실리콘층(10)은 최초 버퍼층(3)에 비정질 실리콘막이 적층된 뒤, 비정질 실리콘막을 고상결정화(solid phase crystallization; SPC)법, 엑시머 레이저 어닐링(eximer laser annealing; ELA)법, 연속측면고상화(sequential lateral solidification; SLS)법 또는 금속결정화법(metal induced crystallization; MIC)을 사용하여 결정화되어 형성된다.
이후 도 3b에 도시된 바와 같이 상기 폴리 실리콘층(30) 상에 게이트 절연막(20)이 형성되고, 상기 게이트 절연막(20) 상에 게이트 전극(30)이 형성된다.
상기 게이트 절연막(20)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막으로 이루어진 군에서 선택되는 적어도 한 층으로 형성할 수 있다. 또한, 상기 게이트 절연막(20)은 게이트 절연막의 절연내압특성, 박막트랜지스터의 문턱전압 및 전하이동도 특성을 고려할 때 500 내지 1500Å의 두께로 형성할 수 있다.
또한, 상기 게이트 전극(30)은 상기 폴리 실리콘층(10)의 중앙부에 중첩되는 위치에 형성되는 것으로, 상기 폴리 실리콘층(10)의 좌, 우측부는 도시된 바와 같이 상기 게이트 전극(30)과 중첩되지 않는다.
다음으로 도 3c를 참조하면, 상기 게이트 전극(30)을 마스크로 하여 게이트 전극(30)과 중첩되지 않은 폴리 실리콘층(10)의 좌, 우측부 영역을 인(P) 또는 붕소(B) 등의 P+ 불순물을 주입하여 도핑하며, 상기와 같은 도핑을 통해 소스, 드레인 영역(10a, 10b)이 형성된다. 이 때, 상기 소스, 드레인 영역(10a, 10b)의 사이에는 채널 영역(10c)이 정의된다.
이후 도 3d를 참조하면, 상기 게이트 전극(30)의 전면에 중간 절연막(25)이 형성되고, 상기 게이트 전극(30)과 중첩되는 중간 절연막(25) 상의 영역에 제 2박막트랜지스터의 활성층으로 이용되는 산화물 반도체층(35)이 형성된다.
이 때, 산화물 반도체층(35)은 도시된 바와 같이 상기 게이트 전극(30) 보다 넓게 형성되는 것으로, 이는 산화아연(ZnO)을 주성분으로 하며, 갈륨(Ga) 및 인듐(In)이 도핑된 GaInZnO(GIZO)층으로 형성된다. 이 때 GIZO층은 1e+15 내지 1e+17#/㎤의 케리어 농도를 갖는 하층부(38a)와, 하층부(18a)보다 낮은 1e+12 내지 1e+15#/㎤ 정도의 케리어 농도를 갖는 상층부(38b)로 이루어진다.
마지막으로 도 3e를 참조하면, 상기 산화물 반도체층(38)의 상부에 보호층(50)이 형성되고, 상기 보호층(50)의 소정 영역(소스, 드레인 영역에 대응되는 영역)에 비아홀이 형성되며, 상기 비아홀을 통해 보호층(50) 상에 형성된 제 1, 2박막트랜지스터 각각의 소스 및 드레인 전극(20c, 20d 및 20a, 20b)이 각각 상기 제 1박막트랜지스터의 활성층인 폴리 실리콘층(30) 및 제 2박막트랜지스터의 활성층인 산화물 반도체층(18)에 형성된 각 소스, 드레인 영역과 접촉된다.
이를 통해 게이트 전극(30)을 공유하는 상부 게이트(top gate) 구조의 PMOS 폴리 실리콘 박막트랜지스터(제 1박막트랜지스터)와, 하부 게이트(inverted staggered bottom gate) 구조의 NMOS 산화물 박막트랜지스터(제 2박막트랜지스터)가 적층된 형상을 갖는 본 발명의 실시예에 의한 CMOS 박막트랜지스터가 제조되는 것이다.
도 4a 및 도 4b는 본 발명의 실시예에 의한 유기 전계발광 표시장치의 평면도 및 단면도이다.
즉, 앞서 도 2 내지 도 3을 통해 설명한 본 발명의 실시예에 의한 CMOS 박막트랜지스터를 구비한 평판표시장치의 일 실시예로서 유기전계발광 표시장치를 설명하고자 한다.
도 4a를 참조하면, 기판(210)은 화소 영역(220)과, 화소 영역(220)을 둘러싸는 비화소 영역(230)으로 정의된다. 화소 영역(220)의 기판(210)에는 주사선(224) 및 데이터선(226) 사이에 매트릭스 방식으로 연결된 다수의 화소(300)가 형성되고, 비화소 영역(230)의 기판(210)에는 화소 영역(220)의 주사선(224) 및 데이터선(226)으로부터 연장된 주사선(224) 및 데이터선(226), 각 화소(300)의 동작을 위 한 전원공급 라인(도시안됨) 그리고 패드(228)를 통해 외부로부터 제공된 신호를 처리하여 주사선(224) 및 데이터선(226)으로 공급하는 주사 구동부(234) 및 데이터 구동부(236)가 형성된다.
이 때, 상기 각각의 화소(300)는 다수의 박막트랜지스터를 포함하는 화소회로와, 화소회로에 연결된 유기발광소자(OLED)로 구성되며, 상기 주사 구동부(234) 및 데이터 구동부(236) 또한 다수의 박막트랜지스터를 포함하는 회로로 구성된다.
특히 상기 주사 구동부(234) 및/또는 데이터 구동부(236)는 이를 구성하는 회로에 있어서 앞서 도 1a 내지 도 1g에 도시된 인버터, 버퍼 등의 기본적인 회로 소자들을 구비하여야 한다.
또한, 도 4b를 참조하면, 상기와 같이 화소(300)가 형성된 기판(210) 상부에는 화소 영역(220)을 밀봉시키기 위한 봉지 기판(400)이 배치되며, 밀봉재(410)에 의해 봉지 기판(400)이 기판(210)에 합착되어 표시 패널(200)이 완성된다.
이 때, 기판(210) 상에 형성된 다수의 화소(300) 및 주사 구동부(234), 데이터 구동부(236)는 다수의 박막트랜지스터를 포함하여 구성되는데, 본 발명의 실시예는 이러한 박막트랜지스터에 있어서, 상기 주사 구동부(234) 및/또는 데이터 구동부(236)에 구비되는 인버터, 버퍼 등의 소자가 상기 도 2 내지 도 3에 도시된 본 발명의 실시예에 의한 CMOS 박막트랜지스터로 구현됨을 특징으로 한다.
즉, 본 발명의 실시예에 의한 유기전계발광 표시장치는, 주사 구동부(234) 및/또는 데이터 구동부(236)에 구비되는 인버터, 버퍼 등의 소자를 앞서 설명한 화물 박막트랜지스터 및 폴리 실리콘 박막트랜지스터의 장점을 조합하여 구성되는 CMOS 박막트랜지스터로 구현함으로써, 상기 주사 구동부 및/또는 데이터 구동부의 성능, 수율 향상 및 제조 비용을 절감시킬 수 있게 되는 것이다.
도 1a 내지 도 1g는 본 발명에 따른 CMOS 박막트랜지스터가 적용되는 예시적인 회로도.
도 2는 본 발명의 실시예에 의한 CMOS 박막트랜지스터의 단면도.
도 3a 내지 도 3e는 도 2에 도시된 CMOS 박막트랜지스터의 제조 공정을 나타내는 공정 단면도.
도 4a 및 도 4b는 본 발명의 실시예에 의한 유기 전계발광 표시장치의 평면도 및 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 폴리 실리콘층 30: 게이트 전극
35: 산화물 반도체층 234: 주사 구동부
236: 데이터 구동부

Claims (10)

  1. 기판 상에 형성된 P타입의 폴리 실리콘층과;
    게이트 절연막에 의해 상기 폴리 실리콘층과 절연되며, 상기 폴리 실리콘층의 중앙부와 중첩되도록 게이트 절연막 상에 형성되는 게이트 전극과;
    중간 절연막에 의해 상기 게이트 전극과 절연되며, 상기 게이트 전극과 중첩되도록 상기 중간 절연막 상에 형성되는 산화물 반도체층과;
    상기 산화물 반도체층 상부 전면에 형성된 보호층과;
    상기 보호층의 비아홀을 통해 상기 폴리 실리콘층 및 산화물 반도체층의 소스, 드레인 영역에 각각 접촉하는 소스 및 드레인 전극을 포함함을 특징으로 하는 CMOS 박막트랜지스터.
  2. 제 1항에 있어서,
    상기 P타입의 폴리 실리콘층, 게이트 전극 및 상기 폴리 실리콘층의 소스, 드레인 영역에 접촉되는 소스, 드레인 전극은, 상부 게이트(top gate) 구조의 PMOS 폴리 실리콘 박막트랜지스터를 구현함을 특징으로 하는 CMOS 박막트랜지스터.
  3. 제 1항에 있어서,
    상기 게이트 전극, 산화물 반도체층, 상기 산화물 반도체층에 접촉되는 소스, 드레인 전극은, 하부 게이트(inverted staggered bottom gate) 구조의 NMOS 산 화물 박막트랜지스터를 구현함을 특징으로 하는 CMOS 박막트랜지스터.
  4. 제 3항에 있어서,
    상기 산화물 반도체층은, 산화아연(ZnO)을 주성분으로 하며, 갈륨(Ga) 및 인듐(In)이 도핑된 GaInZnO(GIZO)층으로 형성됨을 특징으로 하는 CMOS 박막트랜지스터.
  5. 제 4항에 있어서,
    상기 GIZO층은 1e+15 내지 1e+17#/㎤의 케리어 농도를 갖는 하층부와, 상기 하층부보다 낮은 1e+12 내지 1e+15#/㎤ 정도의 케리어 농도를 갖는 상층부로 이루어짐을 특징으로 하는 CMOS 박막트랜지스터.
  6. 기판 상에 버퍼층이 형성되고, 상기 버퍼층 상에 제 1박막트랜지스터의 활성층으로 이용되는 폴리 실리콘층이 형성되는 단계와;
    상기 폴리 실리콘층 상에 게이트 절연막이 형성되고, 상기 게이트 절연막 상에 게이트 전극이 형성되는 단계와;
    상기 게이트 전극을 마스크로 하여 게이트 전극과 중첩되지 않은 폴리 실리콘층의 영역을 P+ 불순물을 주입하는 도핑 공정을 통해 상기 폴리 실리콘층의 소스, 드레인 영역 및 채널 영역이 형성되는 단계와;
    상기 게이트 전극의 전면에 중간 절연막이 형성되고, 상기 게이트 전극과 중 첩되는 중간 절연막 상의 영역에 제 2박막트랜지스터의 활성층으로 이용되는 산화물 반도체층이 형성되는 단계와;
    상기 산화물 반도체층의 상부에 보호층이 형성되고, 상기 보호층의 비아홀을 통해 상기 폴리 실리콘층 및 산화물 반도체층의 소스, 드레인 영역에 각각 접촉하는 제 1 및 제 2박막트랜지스터의 소스, 드레인 전극이 형성되는 단계가 포함됨을 특징으로 하는 CMOS 박막트랜지스터 제조방법.
  7. 제 6항에 있어서,
    상기 제 1박막트랜지스터는 상부 게이트(top gate) 구조의 PMOS 폴리 실리콘 박막트랜지스터임을 특징으로 하는 CMOS 박막트랜지스터 제조방법.
  8. 제 6항에 있어서,
    상기 제 2박막트랜지스터는, 하부 게이트(inverted staggered bottom gate) 구조의 NMOS 산화물 박막트랜지스터임을 특징으로 하는 CMOS 박막트랜지스터 제조방법.
  9. 데이터선들, 주사선들의 교차부마다 위치되며, 복수의 박막트랜지스터 및 유기발광소자를 각각 포함하는 화소들과;
    복수의 박막트랜지스터를 포함하며, 상기 주사선들로 주사신호를 공급하는 주사 구동부와;
    복수의 박막트랜지스터를 포함하며, 상기 데이터선들로 데이터신호를 공급하는 데이터 구동부가 포함되며,
    상기 주사 구동부 또는 데이터 구동부를 구성하는 복수의 박막트랜지스터는 CMOS 박막트랜지스터를 포함하여 구성되고,
    상기 CMOS 박막트랜지스터는,
    기판 상에 형성된 P타입의 폴리 실리콘층과;
    게이트 절연막에 의해 상기 폴리 실리콘층과 절연되며, 상기 폴리 실리콘층의 중앙부와 중첩되도록 게이트 절연막 상에 형성되는 게이트 전극과;
    중간 절연막에 의해 상기 게이트 전극과 절연되며, 상기 게이트 전극과 중첩되도록 상기 중간 절연막 상에 형성되는 산화물 반도체층과;
    상기 산화물 반도체층 상부 전면에 형성된 보호층과;
    상기 보호층의 비아홀을 통해 상기 폴리 실리콘층 및 산화물 반도체층의 소스, 드레인 영역에 각각 접촉하는 소스 및 드레인 전극을 포함함을 특징으로 하는 유기전계발광 표시장치.
  10. 제 9항에 있어서,
    상기 CMOS 박막트랜지스터는 상기 주사 구동부 또는 데이터 구동부의 인버터 또는 버퍼 소자로 구현됨을 특징으로 하는 유기전계발광 표시장치.
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