KR20150101417A - 표시장치 - Google Patents

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Abstract

본 발명의 표시장치는 기판 상에 구비된 제1 반도체층, 상기 제1 반도체층을 덮도록 상기 기판 상에 구비된 제1 절연층, 상기 제1 절연층 상에 구비되어 상기 제1 반도체층과 중첩되는 게이트 전극, 상기 게이트 전극을 덮도록 상기 제1 절연층 상에 구비되는 제2 절연층, 및 상기 제2 절연층 상에 구비되어 상기 제1 반도체층 및 상기 게이트 전극과 중첩되는 제2 반도체층을 포함한다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 다결정 실리콘 반도체와 산화물 반도체를 가지는 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정 표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기 발광 표시장치(Organic Light Emitting Display Device: OLED Display), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.
액정 표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시한다.
유기 발광 표시장치는 화소들 각각에 형성된 유기 발광 다이오드(Organic Light Emitting Diode, OLED)의 전류를 데이터에 따라 조절하여 화상을 표시한다. 유기 발광 표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치)는 패시브 매트릭스 타입과 액티브 매트릭스 타입으로 나뉘어진다.
액티브 매트릭스 타입으로 구동하는 표시장치는 화소들에 박막 트랜지스터가 형성된 박막 트랜지스터 기판을 포함한다. 이러한 표시장치를 휴대용 기기에 적용하기 위해서는 저소비 전력이 요구된다. 그러나 현재 모바일 기기에 적용되고 있는 박막 트랜지스터 기판의 소비 전력을 더 줄이는데에 한계가 있다.
본 발명은 상기 종래 기술의 문제점들을 해결하고자 안출 된 발명으로써, 소비 전력을 줄일 수 있는 표시장치를 제공하는 데 있다.
본 발명의 표시장치는 기판 상에 구비된 제1 반도체층, 상기 제1 반도체층을 덮도록 상기 기판 상에 구비된 제1 절연층, 상기 제1 절연층 상에 구비되어 상기 제1 반도체층과 중첩되는 게이트 전극, 상기 게이트 전극을 덮도록 상기 제1 절연층 상에 구비되는 제2 절연층, 및 상기 제2 절연층 상에 구비되어 상기 제1 반도체층 및 상기 게이트 전극과 중첩되는 제2 반도체층을 포함한다.
본 발명의 표시장치는 기판 상에 구비된 제1 반도체층, 상기 제1 반도체층 상에 구비된 제1 절연층, 상기 제1 절연층 상에 구비되어 상기 제1 반도체층과 중첩되는 게이트 전극, 상기 게이트 전극을 덮도록 상기 기판 상에 구비되는 제2 절연층, 및 상기 제2 절연층 상에 구비되어 상기 제1 반도체층 및 상기 게이트 전극과 중첩되는 제2 반도체층을 포함한다.
본 발명은 제1 반도체층과 제2 반도체층을 중첩시킴으로써 표시장치의 개구율 저하 없이 저소비 전력을 구현할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 수직 단면을 보여 주는 단면도.
도 2는 도 7에 도시된 박막 트랜지스터 기판의 제조 공정을 보여 주는 순서도.
도 3은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 수직 단면을 보여 주는 단면도.
도 4는 도 3에 도시된 박막 트랜지스터 기판의 제조 공정을 보여 주는 순서도.
도 5 및 도 6은 도 3에 도시된 제1 및 제2 박막 트랜지스터들을 멀티플렉서의 스위치 소자로 적용한 예를 보여 주는 등가 회로도.
도 7은 도 5에 도시된 멀티플렉서의 입출력 신호를 보여 주는 파형도.
도 8은 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 수직 단면을 보여 주는 단면도.
도 9는 도 8에 도시된 박막 트랜지스터 기판의 제조 공정을 보여 주는 순서도.
도 10은 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 수직 단면을 보여 주는 단면도.
도 11은 본 발명의 실시예에 따른 표시장치의 구성을 개략적으로 보여 주는 블록도.
도 12는 액정 표시장치의 박막 트랜지스터 기판을 나타내는 평면도.
도 13은 도 12에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도.
도 14는 유기 발광 표시장치에서 한 화소의 구조를 나타내는 평면도.
도 15는 도 14에서 절취선 II-II'로 자른 액티브 매트릭스 유기 발광 표시장치의 단면 구조를 나타내는 단면도.
도 16은 유기 발광 표시장치의 개략적인 구조를 나타내는 평면 확대도.
도 17은 도 16에서 절취선 III-III'으로 자른 유기 발광 표시장치의 단면 구조를 나타내는 단면도.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예들에 대해 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명의 박막 트랜지스터 기판은 다결정 반도체 물질과 산화물 반도체 물질을 갖는 박막 트랜지스터를 포함한다.
다결정 반도체 물질은 이동도가 높아 (100㎠/Vs 이상) 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 게이트 구동부, 멀티플렉서(MUX) 등의 구동 회로에 적용하거나 유기 발광 표시장치에서 화소 내의 구동 소자로 적용하는 것이 좋다. 산화물 반도체 물질은 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 박막 트랜지스터에 적합하다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시 소자에 적합하다. 이와 같이, 본 발명은 서로 다른 두 종류의 반도체 물질을 갖는 박막 트랜지스터를 박막 트랜지스터 기판에 형성함으로써, 기존의 표시장치에 비하여 소비 전력을 현저히 낮출 수 있다. 또한, 본 발명은 박막 트랜지스터 내의 반도체 층들을 수직으로 중첩함으로써 화소의 개구율 저하 없이 표시장치의 소비 전력을 낮출 수 있다. 최적의 효과를 나타내는 박막 트랜지스터 기판을 얻을 수 있다.
다결정 반도체 물질로 반도체 층을 형성하는 경우, 불순물 주입공정 및 고온 열처리 공정을 필요로 한다. 반면에, 산화물 반도체 물질로 반도체 층을 형성하는 경우에는 상대적으로 낮은 온도에서 공정을 수행한다. 따라서, 가혹한 조건에서 공정을 수행하는 다결정 반도체 층을 먼저 형성한 후, 산화물 반도체 층을 나중에 형성하는 것이 바람직하다.
다결정 반도체 물질은 공극(vacancy)이 존재할 경우 특성이 저하되므로, 수소화 공정을 통해 공극을 수소로 채워주는 공정이 필요하다. 수소화 공정은 게이트 절연막과 다결정 반도체층 사이의 계면에 존재하는 실리콘(Si)의 댕글링 본드(dangling bond)에 수소를 결합시킴으로써 소자 특성을 개선하는 열처리 공정이다. 반면에, 산화물 반도체 물질은 공유 결합이 안된 공극이 캐리어(carrier)로써 역할을 할 수 있으므로, 공극을 보유한 상태로 안정화해주는 공정이 필요하다. 이 두 공정은, 350 ~ 380 ℃ 하에서 수행하는 후속 열처리 공정으로 통해 형성할 수 있다. 본 발명은 다결정 반도체의 수소화 공정과 산화물 반도체의 열처리 공정을 350 ~ 380 ℃의 온도에서 동시에 실시하거나 분리하여 실시할 수 있다.
수소화 공정을 수행하기 위해, 본 발명은 다결정 반도체 물질 위에 수소 입자를 다량 포함하는 질화막을 개재한다. 질화막은 제조시 사용한 물질에 수소를 다량 포함하기 때문에 적층된 질화막 자체에도 상당량의 수소가 포함되어 있다. 열처리 공정으로, 수소들이 다결정 반도체 물질로 확산된다. 그 결과, 다결정 반도체 층은 안정화를 이룰 수 있다. 열처리 공정 중에, 수소들이 산화물 반도체 물질로 확산되어서는 안된다. 따라서, 질화막과 산화물 반도체 물질 사이에는 산화막을 개재하는 것이 바람직하다. 열처리 공정을 수행 한 후, 산화물 반도체 물질은 수소에 의한 손상을 받지 않으며, 소자 안정화를 이룰 수 있다.
본 발명의 박막 트랜지스터 기판은 기판 상에 형성된 제1 반도체층, 제1 반도체층을 덮도록 상기 기판 상에 형성된 제1 절연층, 제1 절연층 상에 형성되어 제1 반도체층과 중첩되는 게이트 전극, 게이트 전극을 덮도록 상기 제1 절연층 상에 형성되는 제2 절연층, 및 제2 절연층 상에 형성되어 제1 절연층 및 게이트 전극과 중첩되는 제2 반도체층을 포함한다. 제1 반도체층은 다결정 실리콘 물질을 포함하고, 제2 반도체층은 산화물 반도체 물질을 포함한다. 실시예들에서, 제1 절연층은 게이트 절연막이고, 제2 절연층은 중간 절연막이다. 기판은 차광층과 버퍼층을 포함할 수 있다.
도 1을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명한다. 도 1은 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판을 나타내는 단면도이다. 여기서, 발명의 특징을 확실하게 나타낼 수 있는 단면도를 중심으로 설명하며, 편의상 평면도 구조에 대해서는 도면으로 나타내지 않았다.
도 1을 참조하면, 본 발명의 실시 예에 따른 박막 트랜지스터 기판은 기판(SUB)에 대하여 수직으로 중첩된 제1 및 제2 반도체층(A1, A2)을 포함한다
박막 트랜지스터는 제1 반도체층(A1), 제2 반도체층(A2), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 제1 및 제2 반도체층(A1, A2) 각각에 소스 전극과 드레인 전극이 연결될 수 있다. 이 경우에, 제1 및 제2 박막 트랜지스터가 수직으로 중첩된 구조를 가지며 용도에 따라 서로 연결될 수 있다.
제1 반도체층(A1)은 다결정 실리콘 물질을 포함한다. 제1 반도체층(A1)은 저온 폴리 실리콘(Low Temperature Poly-Silicon, LTPS)으로 형성될 수 있다. LTPS 트랜지스터는 전자 이동도가 높고 신뢰성이 우수한 장점이 있다.
제2 반도체층(A2)은 산화물 반도체 물질을 포함한다. 제2 반도체층(A2)은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 인듐-갈륨 산화물(Indium Gallium Oxide: IGO) 및 인듐-아연 산화물(Indium Zinc Oxide: IZO) 중 적어도 어느 하나의 산화물 반도체 물질을 포함한다. 산화물 트랜지스터는 오프 커런트(Off-Current)가 낮다. 유기 발광 표시장치의 화소에서, 산화물 트랜지스터를 화소의 스위치 소자로 적용하면, 누설 전류로 인해서 구동 박막 트랜지스터의 게이트-소스 전위가 감소하는 것을 방지할 수 있다. 산화물 트랜지스터는 오프 커런트가 낮기 때문에 화소 전압의 디케이(decay)를 최소화함으로써 화소의 스토리지 커패시터(STG) 용량을 낮출 수 있을 뿐 아니라 소비 전력을 낮출 수 있다.
본 발명은 하나의 박막 트랜지스터에 LTPS 트랜지스터의 장점과 산화물 반도체의 장점을 구현하기 위하여 그 박막 트랜지스터에 제1 반도체층(A1)과 제2 반도체층(A1)을 형성한다. 제1 반도체층(A1)과 제2 반도체층(A2)은 박막 트랜지스터의 수직 단면 구조에서 볼 때 절연층(GI, ILD1, ILD2)과 게이트 전극(GE)을 사이에 두고 수직(z축)으로 중첩된다.
기판(SUB)의 전체 표면 위에는 버퍼층(BUF)이 증착되어 있다. 경우에 따라서, 버퍼층(BUF)은 생략될 수도 있다. 또는, 버퍼층(BUF)은 복수 개의 박막층이 적층된 구조를 가질 수도 있다. 여기서는 편의상 단일층으로 설명한다. 또한, 버퍼층(BUF)과 기판(SUB) 사이에서 필요한 부분 예를 들어, 박막 트랜지스터 아래에 차광층(LS)이 형성될 수 있다. 차광층(LS)은 그 위에 형성된 박막 트랜지스터의 반도체층으로 외부의 빛이 유입되는 것을 방지할 목적으로 형성된다.
버퍼층(BUF)은 산화 실리콘(SiO2)으로 형성될 수 있다. 버퍼층(BUF) 위에는 제1 반도체층(A1)이 형성된다. 제1 반도체층(A1)은 박막 트랜지스터의 채널 영역을 포함한다. 채널 영역은 게이트 전극(GE)과 제1 반도체층(A1)이 중첩되는 영역으로 정의된다. 채널 영역의 가장자리에는 불순물이 도핑된 영역으로서, 소스 영역(SA)과 드레인 영역(DA)으로 정의된다. 차광층(LS)과 버퍼층(BUF)은 생략될 수 있다. 기판은 차광층과 버퍼층을 포함한 의미로 사용될 수 있다.
게이트 절연막(GI)은 질화 실리콘(SiNx) 혹은 산화 실리콘(SiO2)으로 버퍼층(BUF) 상에 형성될 수 있다. 게이트 절연막(GI)은 1,000 ~ 1,500Å정도의 두께로 형성될 수 있다. 게이트 절연막(GI)을 질화 실리콘(SiNx)으로 형성할 경우, 제조 공정상 게이트 절연막(GI) 내에 수소를 다량 포함할 수 있다. 이러한 수소들은 후속 공정에서 게이트 절연막(GI) 외부로 확산될 수 있어, 게이트 절연막(GI)를 산화 실리콘(SiO2)과 같은 산화막으로 형성하는 것이 바람직하다.
다결정 실리콘 물질을 포함하는 제1 반도체층(A1)은 수소 확산이 긍정적인 효과를 나타낸다. 하지만, 산화물 반도체 물질로 이루어진 제2 반도체층(A2)에 다향의 수소에 노출되면 전기적 특성이 저하되는 부정적인 결과를 초래할 수 있다. 경우에 따라, 게이트 절연막(GI)을 2,000Å~ 4,000Å정도로 두껍게 형성할 수도 있다. 이 경우에, 게이트 절연막(GI)을 질화 실리콘(SiNx)으로 형성할 경우에는 수소의 확산 정도가 심할 수 있다. 따라서, 게이트 절연막(GI)은 산화 실리콘(SiO2)을 사용하는 것이 더 바람직하다.
게이트 절연막(GI) 위에는 게이트 전극(GE)이 형성된다. 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고 제1 반도체층(A1)과 중첩된다.
게이트 전극(GE)이 형성된 기판(SUB) 상에 제1 중간 절연막(ILD1)이 증착된다. 제1 중간 절연막(ILD1)은 질화 실리콘(SiNx)과 같은 질화막으로 형성될 수 있다. 질화막은 후속 열처리 공정을 통해 내부에 포함된 수소를 확산하여 다결정 실리콘을 포함하는 제1 반도체층(A1)의 수소화 처리를 수행하기 위해 증착된다.
제1 중간 절연막(ILD1) 상에 제2 중간 절연막(IDL2)이 증착된다. 제2 중간 절연막(ILD2)은 산화 실리콘(SiNx)과 같은 산화막으로 형성되는 것이 바람직하다. 다결정 실리콘 물질을 포함하는 제1 반도체층(A1)은 수소화 공정에 의해 안정화될 수 있지만 제2 반도체층(A2)의 저항을 높여 제2 반도체층(A2)에 부정적인 결과를 초래할 수 있다. 산화막은 후속 열처리 공정에서 제1 중간 절연막(ILD1)의 질화막으로부터 방출되는 수소가 제2 반도체층(A2)으로 확산되는 것을 차단할 수 있다.
질화막에서 방출되는 수소는 그 아래에 게이트 절연막(GI)을 사이에 두고 배치된 제1 반도체층(A1)으로 확산되는 것이 바람직하다. 반면에, 질화막에서 방출되는 수소는 그 위에 형성되는 제2 반도체층(A2)으로 확산되는 것을 방지하는 것이 바람직하다. 따라서, 질화막은 게이트 절연막(GI) 위에서 제1 반도체층(A1)과 가깝게 적층되고, 질화막 위에는 산화막(SIO)을 적층하는 것이 바람직하다. 제조 공정을 고려할 때, 중간 절연막(ILD1, ILD2)의 전체 두께는 6,000Å이하의 두께를 가질 수 있다. 질화막 내의 수소가 제1 반도체층(A1)으로 다량 확산되는 반면, 제2 반도체층(A2)으로는 가급적 적게 영향을 주도록 하기 위해서는, 산화막의 두께는 게이트 절연막(GI)보다 더 두꺼운 것이 바람직하다. 특히, 산화막은 질화막에서 방출되는 수소의 확산 정도를 조절하기 위한 것으로서, 산화막의 두께는 질화막보다 두꺼운 것이 바람직하다.
제2 반도체층(A2)은 산화물 반도체 물질로 제2 중간 절연막(ILD2) 상에 형성된다. 제2 반도체층(A2)은 게이트 절연막(GI), 게이트 전극(GE) 및 중간 절연막(ILD1, ILD2)을 사이에 두고 제1 반도체층(A1)과 중첩된다. 제2 반도체층(A2)에는 도면에서 생략되었지만 소스 전극(SE)과 드레인 전극(DE) 중 하나 이상과 연결될 수 있고 또한, 도 3, 도 8, 도 10과 같이 별도의 소스 전극과 드레인 전극에 연결될 수도 있다.
소스 전극(SE)은 제2 중간 절연막(ILD2), 제1 중간 절연막(ILD1), 게이트 절연막(GI)을 관통하는 제1 콘택홀을 통해 제1 반도체층(A1)의 소스 영역(SA)에 연결된다. 드레인 전극(DE)은 제2 중간 절연막(ILD2), 제1 중간 절연막(ILD1), 게이트 절연막(GI)을 관통하는 제2 콘택홀을 통해 제1 반도체층(A1)의 드레인 영역(DA)에 연결된다. 소스 전극(SE)과 드레인 전극(DE) 중 하나 이상이 제2 반도체층(A2)에 연결될 수 있다. 제2 반도체층(A2)에는 별도의 소스 전극과 드레인 전극이 연결될 수 있다.
제1 보호막(PAS1)은 제2 반도체층(A2), 소스 전극(SE) 및 드레인 전극(DE)을 덮도록 제2 중간 절연막(ILD2) 상에 형성된다. 평탄화막(PAC)은 제1 보호막(PAS1) 상에 형성된다. 평탄화막(PAC)은 표면이 평탄한 유기 보호막이다. 제2 보호막(PAS2)은 평탄화막(PAC) 상에 형성된다. 액정 표시장치(LCD)의 경우에 공통 전극(COM)이 평탄화막(PAC) 상에 형성되고, 화소 전극(PXL)이 제2 보호막(PAS2) 상에 형성될 수 있다. 공통 전극(COM)과 화소 전극(PXL)은 인듐-주석 산화물(Indium Tin Oxide, ITO)와 같은 투명 도전 물질로 형성될 수 있다. 도 1에 도시된 박막 트랜지스터는 액정 표시장치에 한정되지 않고 다른 표시장치에도 적용될 수 있다는 것에 주의하여야 한다.
다결정 반도체 물질을 포함하는 제1 반도체층(A1) 위에 산화물 반도체 물질을 포함하는 제2 반도체층(A2)이 형성된다. 따라서, 상대적으로 고온에서 형성되는 제1 반도체층(A1)을 먼저 형성한 후에, 상대적으로 저온에서 형성되는 제2 반도체층(A2)을 나중에 형성함으로써, 제조 공정 중에 산화물 반도체 물질이 고온 상태에 노출되는 상황을 회피할 수 있는 구조를 갖는다.
이하, 도 2를 참조하여 도 1에 도시된 박막 트랜지스터 기판의 제조 방법을 설명한다.
도 2를 참조하면, 기판(SUB) 위에 차광층(LS)이 형성되고, 그 위에 버퍼층(BUF)이 증착된다. 버퍼층(BUF)은 차광층(LS)을 덮도록 박막 트랜지스터 기판 상에 증착된다(S001 및 S002). 차광층(LS)은 구리(Cu), 몰리브덴(Mo) 등의 금속으로 형성될 수 있다. 차광층(LS)은 제1 마스크 공정으로 패터닝되어 박막 트랜지스터 아래에만 형성될 수 있다. 마스크 공정은 포토 마스크 정렬, 노광, 현상 및 식각 공정을 포함하는 포토리소그래피(Photorithograph) 공정을 의미한다. 버퍼층(BUF)은 산화 실리콘(SiO2)으로 형성될 수 있다.
본 발명은 버퍼층(BUF) 위에 아몰퍼스 실리콘(a-Si)을 증착하고, 탈수소화 공정, 이온 도핑(ion dopping) 공정, 결정화 공정을 순차적으로 실시하여 다결정 실리콘(poly-silicon) 층을 버퍼층(BUF) 상에 형성한다(S003 및 S004). 탈수소화 공정은 결정화 공정에서 발생되는 수소 유출에 의해 아몰퍼스 실리콘(a-Si) 표면 손상(demage)을 최소화하기 위하여 아몰퍼스 실리콘(a-Si)의 수소량을 줄이는 열처리 공정이다. 이온 도핑 공정은 아몰퍼스 실리콘(a-Si) 층에 전류에 기여할 수 있는 잉여 전자 혹은 정공을 제공할 수 있는 도펀트(dopant)를 주입하는 공정이다. 결정화 공정은 아몰퍼스 실리콘(a-Si) 층을 레이저로 조사하여 다결정 반도체 실리콘 층으로 변경한다. 다결정 실리콘 층은 제2 마스크 공정으로 패터닝되어 제1 반도체층(A1)으로 형성된다(S005).
본 발명은 제1 반도체층(A1)이 형성된 기판(SUB) 전체 표면 위에 산화 실리콘(SiO2)과 같은 절연 물질을 증착하여 게이트 절연막(GI)을 형성한 후(S006). 그 게이트 절연막(GI) 위에 게이트 금속을 증착한다. 게이트 금속은 구리(Cu), 몰리브덴(Mo) 등의 금속이다. 이어서, 본 발명은 제3 마스크 공정으로 게이트 금속을 패터닝하여 게이트 전극(GE)을 형성한다(S007). 게이트 전극(GE)은 제1 반도체층(A1)의 일부와 중첩된다.
본 발명은 게이트 전극(GE)을 마스크로 하여, 하부에 배치된 제1 반도체층(A1)에 대하여 N+ 도핑 공정, 애싱 공정(Ashing) 및 LDD(Low Density Dopping Area, LDD) 도핑 공정을 수행한다(S008). N+ 도핑 공정은 다결정 실리콘 층에 불순물 이온을 도핑하여 오믹층(ohmic layer)을 형성하는 공정이다. 애싱 공정(Ashing)은 게이트 전극(GE) 상에 덮여진 포토레지스트(Photoresist)를 식각하여 LDD 영역을 정의한다. LDD 도핑 공정은 박막 트랜지스터의 채널에 인접한 소스 영역(SA)과 드레인 영역(DA)의 오믹층 농도를 낮추어 오프 전류 감소 등 소자 특성을 향상시킨다. LDD 도핑 공정은 P-MOS, N-MOS 또는 CMOS에 따라 다를 수 있다.
본 발명은 게이트 전극(GE)이 형성된 기판(SUB) 표면 위에 제1 중간 절연막(ILD1)과 제2 중간 절연막(ILD2)을 연속 증착하고, 활성화 공정, 수소화 공정, 산화물 반도체 증착 및 패터닝 공정, 산화물 반도체의 열처리 공정을 수행한다(S011 및 S012). 제1 중간 절연막(ILD1)은 질화 실리콘(SiNx)과 같은 질화막으로 형성된다. 제1 중간 절연막(ILD1)은 산화 실리콘(SiO2)과 같은 산화막으로 형성된다. 활성화 공정은 이온 도핑 공정에서 고전압에 의한 이온의 가속 충돌로 발생한 실리콘 결정의 손상을 치유하고, 불순물이 도전성 물질 역할을 할 수 있도록 제1 반도체층(A1)에 열을 가한다. 수소화 공정은 게이트 절연막(AI)과 제1 반도체층(A1) 사이의 계면에 존재하는 실리콘의 댕글링 본드(dangling bond)에 수소를 결합시켜 소자 특성을 개선한다. 산화물 반도체는 인듐-갈륨-아연 산화물(IGZO), 인듐-갈륨 산화물(IGO) 및 인듐 -아연 산화물(IZO) 등의 산화물 반도체에서 선택된다. 산화물 반도체층은 제4 마스크 공정으로 패터닝된다. 이렇게 패터닝된 제2 반도체층(A2)은 제1 및 제2 중간 절연막(ILD1, ILD2)을 사이에 두고 게이트 전극(GE)과 중첩되고 또한, 중간 절연막(ILD1, ILD2), 게이트 전극(GE) 및 게이트 절연막(GI)을 사이에 두고 제1 반도체층(A1)과 중첩된다. 산화물 반도체의 열처리 공정은 산화물 반도체 물질로 이루어진 제2 반도체층(A2)에 열을 가하여 소자의 특성을 개선한다.
S011 및 S012에서, 공정 순서는 활성화 공정, 수소화 공정, 산화물 반도체 증착 및 패터닝 공정 및 산화물 반도체의 열처리 공정 순으로 진행될 수 있다. 수소화 공정과 산화물 반도체의 열처리 공정은 공정 온도가 350 ~ 380 ℃ 범위에서 가능하므로 동시에 실시될 수 있다. 이 경우에, S011 및 S012에서, 공정 순서는 활성화 공정, 산화물 반도체 증착 및 패터닝 공정 및 수소화 & 열처리 공정 순으로 진행될 수 있다.
본 발명은 제5 마스크 공정을 실시하여 제1 및 제2 중간 절연막(ILD1, ILD2)을 관통하여 제1 반도체층(A1)의 소스 영역(SA)과 드레인 영역(DA)을 노출한다(S013). 이어서, 본 발명은 소스-드레인 금속을 증착하고 그 금속을 제6 마스크 공정으로 패터닝하여 소스 전극(SE)과 드레인 전극(DE)을 형성한다. 소스-드레인 금속은 구리(Cu)일 수 있으나 이에 한정되지 않는다. 소스 전극(SE)은 콘택홀을 통해 제1 반도체층(A1)의 소스 영역(SA)에 연결되고, 드레인 전극(DE)은 다른 콘택홀을 통해 제1 반도체층(A1)의 드레인 영역(DA)에 연결된다(S014).
본 발명은 02 플라즈마 처리(Plasma treatment)를 통해 소스-드레인 금속의 식각 공정에서 손상된 제2 반도체층(A2)의 백채널(Back channel)의 막 특성을 개선한 후, 산화 실리콘(SiO2)을 증착하고 포토 아크릴(Photo-acryl)을 도포한 다음, 투명 도전 물질을 증착하고 패터닝한다(S015 ~ S017). 그 결과, 제1 보호막(PAS1), 평탄화막(PAC) 및 공통 전극(COM)이 형성된다.
본 발명은 평탄화막(PAC) 위에 산화 실리콘(SiO2)을 증착한 후,, 투명 도전 물질을 증착하고 패터닝하여 제2 보호막(PAS2)과 화소 전극(PXL)을 형성한다(S018 및 S019)
도 3은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 수직 단면을 보여 주는 도면이다.
도 3을 참조하면, 본 발명의 박막 트랜지스터 기판은 제1 및 제2 반도체층(A1, A2)이 수직(z축)으로 중첩된 제1 및 제2 박막 트랜지스터를 포함한다.
제1 박막 트랜지스터는 제1 반도체층(A1), 게이트 전극(GE), 제1 소스 전극(SE1), 및 드레인 전극(DE)을 포함한다. 제2 박막 트랜지스터는 제2 반도체층(A2), 게이트 전극(GE), 제2 소스 전극(SE2), 및 드레인 전극(DE)을 포함한다. 제1 소스 전극(SE1)은 제1 반도체층(A1)에 연결되고, 제2 소스 전극(SE2)은 제2 반도체층(A2)에 연결된다. 드레인 전극(DE)은 제1 반도체층(A1)과 제2 반도체층(A2) 사이에서 제1 및 제2 반도체층들(A1, A2에 연결된다. 따라서, 제1 및 제2 박막 트랜지스터에서 게이트 전극(GE) 및 드레인 전극(DE)은 공유되어 분리되지 않는다.
제1 반도체층(A1)은 다결정 실리콘 물질을 포함한다. 제2 반도체층(A2)은 산화물 반도체 물질을 포함한다. 제1 반도체층(A1)과 제2 반도체층(A2)은 박막 트랜지스터의 수직 단면 구조에서 볼 때 절연층(GI, ILD)과 게이트 전극(GE)을 사이에 두고 수직(z축)으로 중첩된다.
기판(SUB)의 전체 표면 위에는 버퍼층(BUF)이 증착되어 있다. 경우에 따라서, 버퍼층(BUF)은 생략될 수도 있다. 또는, 버퍼층(BUF)은 복수 개의 박막층이 적층된 구조를 가질 수도 있다. 버퍼층(BUF)과 기판(SUB) 사이에서 필요한 부분 예를 들어, 박막 트랜지스터 아래에 도시하지 않은 차광층이 형성될 수 있다.
버퍼층(BUF)은 산화 실리콘(SiO2)으로 형성될 수 있다. 버퍼층(BUF) 위에는 제1 반도체층(A1)이 형성된다. 제1 반도체층(A1)은 제1 박막 트랜지스터의 채널 영역을 포함한다. 제1 박막 트랜지스터의 채널 영역은 게이트 전극(GE)과 제1 반도체층(A1)이 중첩되는 영역으로 정의된다. 채널 영역의 가장자리에는 불순물이 도핑된 영역으로서, 소스 영역(SA)과 드레인 영역(DA)으로 정의된다. 제2 반도체층(A2)은 제2 박막 트랜지스터의 채널 영역을 포함한다. 제2 박막 트랜지스터의 채널 영역은 게이트 전극(GE)과 제2 반도체층(A2)이 중첩되는 영역으로 정의된다. 채널 영역의 양측변부는 불순물이 도핑된 영역으로서, 소스 영역과 드레인 영역으로 정의된다.
제1 반도체층(A1)이 형성된 기판(SUB) 상에 게이트 절연막(GI)이 증착된다. 게이트 절연막(GI)은 질화 실리콘(SiNx) 혹은 산화 실리콘(SiO2)으로 형성될 수 있으나, 수소의 과도한 확산을 고려할 때 산화 실리콘(SiO2)을 사용하는 것이 더 바람직하다. 게이트 절연막(GI)은 게이트 전극(GE)과 일괄 패터닝되어 게이트 전극(GE)과 같은 형상으로 제1 반도체층(A1) 상에 형성된다.
게이트 절연막(GI) 위에는 게이트 전극(GE)이 형성된다. 게이트 절연막(GI)은 게이트 전극(GE)과 같은 포토 마스크로 패터닝되어 게이트 전극(GE)과 동일한 형상으로 패터닝된다. 따라서, 게이트 절연막(GI)은 게이트 전극(GE)의 아래에만 형성된다. 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고 제1 반도체층(A1)과 중첩된다.
게이트 전극(GE)이 형성된 기판(SUB) 상에 중간 절연막(ILD)이 증착된다. 중간 절연막(ILD)은 단층으로 형성될 수 있으나 전술한 실시예와 같이 질화막과 산화막이 적층된 이층 이상의 절연막으로 형성될 수 있다. 다결정 실리콘 물질을 포함하는 제1 반도체층(A1)은 수소화 공정에 의해 안정화될 수 있지만 제2 반도체층(A2)의 저항을 높여 제2 반도체층(A2)에 부정적인 결과를 초래할 수 있다. 산화막은 후속 열처리 공정에서 질화막으로부터 방출되는 수소가 제2 반도체층(A2)으로 확산되는 것을 차단할 수 있다. 따라서, 중간 절연막(ILD)을 이층 이상의 절연막으로 구성하는 경우에 제1 반도체층(A1) 상에 질화막을 형성하고, 그 질화막 상에 산화막을 형성하는 것이 바람직하다.
제2 반도체층(A2)은 산화물 반도체 물질로 중간 절연막(ILD) 상에 형성된다. 제2 반도체층(A2)은 게이트 절연막(GI), 게이트 전극(GE) 및 중간 절연막(ILD)을 사이에 두고 제1 반도체층(A1)과 중첩된다. 제2 반도체층(A2)에는 제1 소스 전극(SE1)과 드레인 전극(DE)에 연결된다.
제1 소스 전극(SE1), 제2 소스 전극(SE2) 및 드레인 전극(DE)은 중간 절연막(ILD) 상에 형성된다. 제2 반도체층(A2)은 제2 소스 전극(SE2)의 일부와 드레인 전극(DE)의 일부를 덮는다. 드레인 전극(DE)의 상부는 제2 반도체층(A2)에 연결되고, 드레인전극(DE)의 하부는 중간 절연막(ILD)을 관통하는 콘택홀을 통해 제1 반도체층(A1)의 드레인 영역(DA)에 연결된다. 제1 소스 전극(SE1)은 중간 절연막(ILD)을 관통하는 다른 콘택홀을 통해 제1 반도체층(A1)의 소스 영역(SA)에 연결된다.
보호막(PAS)은 제2 반도체층(A2), 소스 전극(SE1, SE2) 및 드레인 전극(DE)을 덮는다. 보호막(PAS) 상에는 투명 전극(ITO)이 형성될 수 있으나 이에 한정되지 않는다. 투명전극(ITO)은 제2 소스 전극(SE2)과 도시하지 않은 다른 소자를 연결할 수 있다.
제1 및 제2 박막 트랜지스터는 도핑되는 불순물에 따라 P-MOS, N-MOS 또는 CMOS로 구현될 수 있다. 제1 및 제2 박막 트랜지스터는 화소 내의 스위치 소자 또는 구동 소자로 적용될 수 있고, 또한 화소에 데이터를 기입하기 위한 구동 회로에 적용될 수 있다. 제1 박막 트랜지스터는 P-MOS 트랜지스터로, 제2 박막 트랜지스터는 N-MOS로 구현될 수 있다. 이 경우, 제1 및 제2 박막트랜지스터는 도 5 내지 도 7과 같은 멀티플렉서의 스위치 소자로 활용될 수 있다.
이하, 도 4를 참조하여 도 3에 도시된 박막 트랜지스터 기판의 제조 방법을 설명한다.
도 4를 참조하면, 기판(SUB) 위에 도시하지 않은 차광층이 형성되고, 그 위에 버퍼층(BUF)이 증착된다. 버퍼층(BUF)은 차광층을 덮도록 박막 트랜지스터 기판 상에 증착된다(S101 및 S102). 차광층은 구리(Cu), 몰리브덴(Mo) 등의 금속으로 형성될 수 있다. 차광층은 제1 마스크 공정으로 패터닝되어 박막 트랜지스터 아래에만 형성될 수 있다. 버퍼층(BUF)은 산화 실리콘(SiO2)으로 형성될 수 있다.
본 발명은 버퍼층(BUF) 위에 아몰퍼스 실리콘(a-Si)을 증착하고, 탈수소화 공정, 이온 도핑(ion dopping) 공정, 결정화 공정을 순차적으로 실시하여 다결정 실리콘(poly-silicon) 층을 버퍼층(BUF) 상에 형성한다(S103 및 S104). 다결정 실리콘 층은 제2 마스크 공정으로 패터닝되어 제1 반도체층(A1)으로 형성된다(S105).
본 발명은 제1 반도체층(A1)이 형성된 기판(SUB) 상에 산화 실리콘(SiO2)과 같은 절연 물질을 증착하여 한 후(S106). 그 절연 물질층 상에 게이트 금속을 증착한다. 게이트 금속은 구리(Cu), 몰리브덴(Mo) 등의 금속이다. 이어서, 본 발명은 제3 마스크 공정으로 절연 물질층과 게이트 금속을 일괄 패터닝하여 게이트 절연막(GI)과 게이트 전극(GE)을 형성한다(S106 및 S107). 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고 제1 반도체층(A1)의 일부와 중첩된다.
본 발명은 게이트 전극(GE)을 마스크로 하여, 하부에 배치된 제1 반도체층(A1)에 대하여 N+ 도핑 공정, 애싱 공정 및 LDD 도핑 공정을 수행한다(S108). 이어서, 본 발명은 게이트 전극(GE)을 덮도록 버퍼층(BUF) 상에 중간 절연막(ILD)의 질화막을 증착한 후, 활성화 공정과 수소화 공정을 실시한 다음, 중간 절연막(ILD)의 산화막을 증착한다(S109).
본 발명은 제4 마스크 공정을 실시하여 중간 절연막(ILD)을 관통하여 제1 반도체층(A1)의 소스 영역(SA)과 드레인 영역(DA)을 노출한다. 이어서, 본 발명은 소스-드레인 금속을 증착하고 그 금속을 제5 마스크 공정으로 패터닝하여 소스 전극들(SE1, SE2)과 드레인 전극(DE)을 형성한다. 소스-드레인 금속은 구리(Cu)일 수 있으나 이에 한정되지 않는다. 제1 소스 전극(SE1)은 콘택홀을 통해 제1 반도체층(A1)의 소스 영역(SA)에 연결되고, 드레인 전극(DE)은 다른 콘택홀을 통해 제1 반도체층(A1)의 드레인 영역(DA)에 연결된다. 제1 소스 전극(SE1)은 중간 절연막(SE1) 상에 형성된다(S110).
본 발명은 산화물 반도체 증착 및 패터닝 공정, 산화물 반도체의 열처리 공정을 수행한다(S111). 산화물 반도체는 인듐-갈륨-아연 산화물(IGZO), 인듐-갈륨 산화물(IGO) 및 인듐 -아연 산화물(IZO) 등의 산화물 반도체에서 선택된다. 산화물 반도체층은 제6 마스크 공정으로 패터닝된다. 이렇게 패터닝된 제2 반도체층(A2)은 중간 절연막(ILD)을 사이에 두고 게이트 전극(GE)과 중첩되고 또한, 중간 절연막(ILD), 게이트 전극(GE) 및 게이트 절연막(GI)을 사이에 두고 제1 반도체층(A1)과 중첩된다. 제2 반도체층(A2)은 드레인 전극(DE) 및 제1 소스 전극(SE1)과 연결된다. 수소화 공정과 산화물 반도체의 열처리 공정은 공정 온도가 350 ~ 380 ℃ 범위에서 가능하므로 동시에 실시될 수 있다.
본 발명은 산화 실리콘(SiO2)을 증착한 후 제7 마스크 공정으로 산화 실리콘 막을 관통하는 콘택홀을 형성하고, 투명 도전 물질을 증착하고 제8 마스크 공정으로 패터닝한다(S112 및 S113). 그 결과, 보호막(PAS)과 투명 전극(ITO)이 형성된다. 투명 전극(ITO)은 화소 전극과 동시에 같은 투명 도전 물질로 형성된다. 투명 전극(ITO)은 보호막(PAS)을 관통하는 콘택홀을 통해 제2 소스 전극(SE2)에 연결될 수 있다.
도 3에 도시된 제1 및 제2 박막 트랜지스터들은 도 5 내지 도 7과 같은 멀티플렉서의 스위치 소자로 활용될 수 있다. 멀티플렉서(210)는 도 11과 같이 데이터 구동부로부터의 데이터 전압을 다수의 데이터 배선들(DL)로 시분할 분배함으로써 데이터 구동부(200)의 출력 채널 수를 줄인다. 도 3에 도시된 제1 및 제2 박막 트랜지스터를 멀티플렉서(210)의 스위치 소자로 적용하면, 제어 신호 배선의 개수를 한 개로 줄일 수 있다.
도 5 및 도 6은 도 3에 도시된 제1 및 제2 박막 트랜지스터들을 도 11과 같은 멀티플렉서(210)의 스위치 소자로 적용한 예를 보여 주는 등가 회로도들이다. 도 7은 도 5에 도시된 멀티플렉서(210)의 입출력 신호를 보여 주는 파형도. 도 7에서 Vg는 멀티플렉서(210)의 제어신호이고, Vd는 데이터 전압이다. DL1은 제1 데이터 배선이고, DL2는 제2 데이터 배선이다.
도 5 내지 도 7을 참조하면, 멀티 플렉서(201)는 데이터 구동부(200)의 출력 채널(OUT1~OUT3)을 데이터 배선들(DL1~DL6)에 연결하는 다수의 멀티플렉서들을 포함한다. 멀티플렉서들 각각은 다수의 제1 박막 트랜지스터(PT, PT1~PT3)와, 다수의 제2 박막 트랜지스터(NT, NT1~NT3)를 포함한다.
제1 멀티플렉서는 데이터 구동부(200)의 제1 출력 채널(OUT1)과, 제1 및 제2 데이터 배선들(DL1, DL2) 사이에 연결된 제1 및 제2 박막 트랜지스터들(PT1, NT1)을 포함한다. 제1 박막 트랜지스터(PT1)는 제어 신호 배선에 연결된 게이트 전극(GE), 제1 출력 채널(OUT1)에 연결된 드레인 전극(DE), 제1 데이터 배선(DL1)에 연결된 제1 소스 전극(SE1)을 포함한다. 제2 박막 트랜지스터(NT1)는 제어 신호 배선에 연결된 게이트 전극(GE), 제1 출력 채널(OUT)에 연결된 드레인 전극(DE), 제2 데이터 배선(DL2)에 연결된 제2 소스 전극(SE2)을 포함한다. 제어 신호(Vg)은 정극성 전압(H)과 부극성 전압(L)으로 발생되어 제어 신호 배선에 공급된다. 제1 및 제2 박막 트랜지스터(NT1, PT1)에서, 게이트 전극(GE)과 드레인 전극(DE)은 공유된다.
제1 멀티플렉서에서, 제1 박막 트랜지스터(PT1)는 제어 신호의 부극성 전압(L)에 응답하여 턴온되어 제1 출력 채널(OUT1)로부터의 데이터 전압을 제1 데이터 배선(DL1)에 공급한다. 제2 박막 트랜지스터(NT1)는 제어 신호의 정극성 전압(H)에 응답하여 턴온(turn-on)되어 제1 출력 채널(OUT1)로부터의 데이터 전압을 제2 데이터 배선(DL2)에 공급한다. 따라서, 제1 멀티플렉서는 데이터 구동부(200)의 제1 출력 채널(OUT1)로부터의 데이터 전압을 제1 및 제2 데이터 배선들(DL1, DL2)로 시분할 분배한다.
제2 멀티플렉서는 데이터 구동부(200)의 제2 출력 채널(OUT2)과, 제3 및 제4 데이터 배선들(DL3, DL4) 사이에 연결된 제3 및 제4 박막 트랜지스터들(PT2, NT2)을 포함한다. 제3 박막 트랜지스터(PT2)는 제어 신호의 부극성 전압(L)에 응답하여 턴온되어 제2 출력 채널(OUT2)로부터의 데이터 전압을 제3 데이터 배선(DL3)에 공급한다. 제4 박막 트랜지스터(NT2)는 제어 신호의 정극성 전압(H)에 응답하여 턴온되어 제2 출력 채널(OUT2)로부터의 데이터 전압을 제4 데이터 배선(DL4)에 공급한다. 따라서, 제2 멀티플렉서는 데이터 구동부(200)의 제2 출력 채널(OUT2)로부터의 데이터 전압을 제3 및 제4 데이터 배선들(DL3, DL4)로 시분할 분배한다.
도 8은 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 수직 단면을 보여 주는 도면이다.
도 8을 참조하면, 본 발명의 박막 트랜지스터 기판은 제1 및 제2 반도체층(A1, A2)이 수직(z축)으로 중첩된 제1 및 제2 박막 트랜지스터를 포함한다.
제1 박막 트랜지스터는 제1 반도체층(A1), 게이트 전극(GE), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)을 포함한다. 제1 소스 전극(SE1)과 제1 드레인 전극(DE1)은 제1 반도체층(A1)에 연결된다. 제2 박막 트랜지스터는 제2 반도체층(A2), 게이트 전극(GE), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함한다. 제2 소스 전극(SE2)과 제2 드레인 전극(DE2)은 제2 반도체층(A2)에 연결된다. 따라서, 제1 및 제2 박막 트랜지스터에서 게이트 전극(GE)은 공유되어 분리되지 않는다.
제1 반도체층(A1)은 다결정 실리콘 물질을 포함한다. 제2 반도체층(A2)은 산화물 반도체 물질을 포함한다. 제1 반도체층(A1)과 제2 반도체층(A2)은 박막 트랜지스터의 수직 단면 구조에서 볼 때 절연층(GI, ILD1, ILD2)과 게이트 전극(GE)을 사이에 두고 수직(z축)으로 중첩된다.
기판(SUB)의 전체 표면 위에는 버퍼층(BUF)이 증착되어 있다. 경우에 따라서, 버퍼층(BUF)은 생략될 수도 있다. 버퍼층(BUF)은 복수 개의 박막층이 적층된 구조를 가질 수도 있다. 버퍼층(BUF)과 기판(SUB) 사이에서 필요한 부분 예를 들어, 박막 트랜지스터 아래에 도시하지 않은 차광층이 형성될 수 있다.
버퍼층(BUF)은 산화 실리콘(SiO2)으로 형성될 수 있다. 버퍼층(BUF) 위에는 제1 반도체층(A1)이 형성된다. 제1 반도체층(A1)은 제1 박막 트랜지스터의 채널 영역을 포함한다. 제1 박막 트랜지스터의 채널 영역은 게이트 전극(GE)과 제1 반도체층(A1)이 중첩되는 영역으로 정의된다. 채널 영역의 양측변부는 불순물이 도핑된 영역으로서, 소스 영역(SA)과 드레인 영역(DA)으로 정의된다. 제2 반도체층(A2)은 제2 박막 트랜지스터의 채널 영역을 포함한다. 제2 박막 트랜지스터의 채널 영역은 게이트 전극(GE)과 제2 반도체층(A2)이 중첩되는 영역으로 정의된다. 채널 영역의 양측변부는 불순물이 도핑된 영역으로서, 소스 영역과 드레인 영역으로 정의된다.
제1 반도체층(A1)이 형성된 기판(SUB) 상에 게이트 절연막(GI)이 증착된다. 게이트 절연막(GI)은 질화 실리콘(SiNx) 혹은 산화 실리콘(SiO2)으로 형성될 수 있으나, 수소의 과도한 확산을 고려할 때 산화 실리콘(SiO2)을 사용하는 것이 더 바람직하다. 게이트 절연막(GI)은 제1 반도체층(A1)을 덮도록 버퍼층(BUF) 상에 형성된다.
게이트 전극(GE)은 게이트 절연막(GI) 상에 형성된다. 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고 제1 반도체층(A1)과 중첩된다.
중간 절연막은 제1 중간 절연막(ILD1)과 제2 중간 절연막(ILD2)으로 나뉘어진다. 제1 중간 절연막(ILD1)은 게이트 절연막(GI) 상에 형성된다. 제2 반도체층(A2)은 산화물 반도체 물질로 제1 중간 절연막(ILD1) 상에 형성된다. 제2 중간 절연막(ILD2)은 제2 반도체층(A2)을 덮도록 제1 중간 절연막(ILD1) 상에 형성된다. 제1 및 제2 중간 절연막(ILD1, ILD2)은 질화막 또는 산화막을 포함할 수 있다.
제2 반도체층(A2)은 게이트 절연막(GI), 게이트 전극(GE) 및 제1 중간 절연막(ILD1)을 사이에 두고 제1 반도체층(A1)과 중첩된다.
제1 소스 전극(SE1), 제2 소스 전극(SE2), 제1 드레인 전극(DE1) 및 제2 드레인 전극(DE2)은 제2 중간 절연막(ILD2) 상에 형성된다. 제1 소스 전극(SE1)은 제1 및 제2 중간 절연막(ILD1, ILD2)과 게이트 절연막(GI)을 관통하는 제1 콘택홀을 통해 제1 반도체층(A1)에 연결된다. 제1 드레인 전극(DE1)은 제1 및 제2 중간 절연막(ILD1, ILD2)과 게이트 절연막(GI)을 관통하는 제2 콘택홀을 통해 제1 반도체층(A1)에 연결된다. 제2 소스 전극(SE2)은 제2 중간 절연막(ILD2)을 관통하는 제3 콘택홀을 통해 제2 반도체층(A2)에 연결된다. 제2 드레인 전극(DE2)은 제2 중간 절연막(ILD2)을 관통하는 제4 콘택홀을 통해 제2 반도체층(A2)에 연결된다.
보호막(PAS)은 제1 소스 전극(SE1), 제2 소스 전극(SE2), 제1 드레인 전극(DE1) 및 제2 드레인 전극(DE2)을 덮도록 제2 중간 절연막(ILD2) 상에 형성된다. 링크 (LNK)는 보호막(PAS)을 관통하는 콘택홀들을 통해 제1 박막 트랜지스터와 제2 박막 트랜지스터를 연결할 수 있다.
제1 및 제2 박막 트랜지스터는 도핑되는 불순물에 따라 P-MOS, N-MOS 또는 CMOS로 구현될 수 있다. 제1 및 제2 박막 트랜지스터는 화소 내의 스위치 소자 또는 구동 소자로 적용될 수 있고, 또한 화소에 데이터를 기입하기 위한 구동 회로에 적용될 수 있다. 제1 박막 트랜지스터는 P-MOS 트랜지스터로, 제2 박막 트랜지스터는 N-MOS로 구현될 수 있다. 이 경우, 제1 및 제2 박막트랜지스터는 멀티플렉서의 스위치 소자로 활용될 수 있고 또한, 구동 회로 내의 다른 스위치 소자로 활용될 수 있다. 도 8과 같이 제1 드레인 전극(DE1)과 제2 소스 전극(SE2)이 링크(LNK)로 연결되면 인버터(Inverter)로 활용될 수 있다. 인버터는 디지털 회로에서 입력 신호의 논리 레벨(logic level)을 반전시켜 출력한다.
이하, 도 9를 참조하여 도 8에 도시된 박막 트랜지스터 기판의 제조 방법을 설명한다.
도 9를 참조하면, 기판(SUB) 위에 도시하지 않은 차광층이 형성되고, 그 위에 버퍼층(BUF)이 증착된다. 버퍼층(BUF)은 차광층을 덮도록 박막 트랜지스터 기판 상에 증착된다(S201 및 S202). 차광층은 구리(Cu), 몰리브덴(Mo) 등의 금속으로 형성될 수 있다. 차광층은 제1 마스크 공정으로 패터닝되어 박막 트랜지스터 아래에만 형성될 수 있다. 버퍼층(BUF)은 산화 실리콘(SiO2)으로 형성될 수 있다.
본 발명은 버퍼층(BUF) 위에 아몰퍼스 실리콘(a-Si)을 증착하고, 탈수소화 공정, 이온 도핑(ion dopping) 공정, 결정화 공정을 순차적으로 실시하여 다결정 실리콘(poly-silicon) 층을 버퍼층(BUF) 상에 형성한다(S203 및 S204). 다결정 실리콘 층은 제2 마스크 공정으로 패터닝되어 제1 반도체층(A1)으로 형성된다(S205).
본 발명은 제1 반도체층(A1)이 형성된 기판(SUB) 상에 산화 실리콘(SiO2)과 같은 절연 물질을 증착하여 게이트 절연막(GI)을 형성한다(S206). 이어서, 본 발명은 게이트 절연막(GI) 상에 게이트 금속을 증착하고, 제3 마스크 공정으로 게이트 금속을 패터닝하여 게이트 절연막(GI) 상에 게이트 전극(GE)을 형성한다(S207). 게이트 금속은 구리(Cu), 몰리브덴(Mo) 등의 금속이다. 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고 제1 반도체층(A1)의 일부와 중첩된다.
본 발명은 게이트 전극(GE)을 마스크로 하여, 하부에 배치된 제1 반도체층(A1)에 대하여 N+ 도핑 공정, 애싱 공정 및 LDD 도핑 공정을 수행한다(S208). 이어서, 본 발명은 게이트 전극(GE)을 덮도록 게이트 절연막(GI) 상에 제1 중간 절연막(ILD1)을 증착하고 제1 반도체층(A1)에 대한 활성화 공정과 수소화 공정을 실시한다 (S209). 이어서, 본 발명은 산화물 반도체 증착 및 패터닝 공정, 산화물 반도체의 열처리 공정을 수행한다(S210). 산화물 반도체는 인듐-갈륨-아연 산화물(IGZO), 인듐-갈륨 산화물(IGO) 및 인듐 -아연 산화물(IZO) 등의 산화물 반도체에서 선택된다. 산화물 반도체층은 제4 마스크 공정으로 패터닝된다. 이렇게 패터닝된 제2 반도체층(A2)은 제1 중간 절연막(ILD1)을 사이에 두고 게이트 전극(GE)과 중첩되고 또한, 제1 중간 절연막(ILD1), 게이트 전극(GE) 및 게이트 절연막(GI)을 사이에 두고 제1 반도체층(A1)과 중첩된다. 수소화 공정과 산화물 반도체의 열처리 공정은 공정 온도가 350 ~ 380 ℃ 범위에서 가능하므로 동시에 실시될 수 있다. 이어서, 본 발명은 제2 반도체층(A1)을 덮도록 제1 중간 절연막(ILD1) 상에 제2 중간 절연막(ILD2)을 증착한다(S211).
본 발명은 제5 마스크 공정을 실시하여 제1 반도체층(A1)의 소스 영역(SA)과 드레인 영역(DA)과, 제2 반도체층(A2)의 소스 영역과 드레인 영역을 노출한다. 제1 반도체층(A1)의 소스 영역(SA)과 드레인 영역(DA)은 제1 및 제2 중간 절연막(ILD1, ILD2)과 게이트 절연막(GI)을 관통하는 제1 및 제2 콘택홀들을 통해 노출된다. 제2 반도체층(A2)의 소스 영역과 드레인 영역은 제2 중간 절연막(ILD2)을 관통하는 제3 및 제4 콘택홀들을 통해 노출된다.
이어서, 본 발명은 소스-드레인 금속을 증착하고 그 금속을 제6 마스크 공정으로 패터닝하여 소스 전극들(SE1, SE2)과 드레인 전극들(DE1, DE2)을 형성한다(S212). 소스-드레인 금속은 구리(Cu)일 수 있으나 이에 한정되지 않는다. 제1 소스 전극(SE1)은 제1 콘택홀을 통해 제1 반도체층(A1)의 소스 영역(SA)에 연결되고, 제1 드레인 전극(DE1)은 제2 콘택홀을 통해 제1 반도체층(A1)의 드레인 영역(DA)에 연결된다. 제2 소스 전극(SE2)은 제3 콘택홀을 통해 제2 반도체층(A2)의 소스 영역에 연결되고, 제2 드레인 전극(DE2)은 제4 콘택홀을 통해 제2 반도체층(A2)의 드레인 영역에 연결된다.
본 발명은 산화 실리콘(SiO2)을 증착한 후 제7 마스크 공정으로 산화 실리콘 막을 관통하는 콘택홀을 형성하고, 금속을 증착하고 그 금속을 제8 마스크 공정으로 패터닝하여 링크(LNK)를 형성한다(S112 및 S113). 링크(LNK)는 화소 전극과 동시에 같은 투명 도전 물질로 형성될 수 있다.
도 10은 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 수직 단면을 보여 주는 단면도.
도 10을 참조하면, 본 발명의 실시 예에 따른 박막 트랜지스터 기판은 기판(SUBS)에 대하여 수직으로 중첩된 제1 및 제2 반도체층(A1, A2)을 포함한다.
박막 트랜지스터는 제1 반도체층(A1), 제2 반도체층(A2), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
제1 반도체층(A1)은 다결정 실리콘 물질을 포함한다. 제1 반도체층(A1)은 저온 폴리 실리콘(LTPS)으로 형성될 수 있다. LTPS 트랜지스터는 전자 이동도가 높고 신뢰성이 우수한 장점이 있다.
제2 반도체층(A2)은 산화물 반도체 물질을 포함한다. 제2 반도체층(A2)은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 인듐-갈륨 산화물(Indium Gallium Oxide: IGO) 및 인듐 -아연 산화물(Indium Zinc Oxide: IZO) 중 적어도 어느 하나의 산화물 반도체 물질을 포함한다. 산화물 트랜지스터는 오프 커런트(Off-Current)가 낮아 소비 전력을 낮출 수 있다.
제1 반도체층(A1)과 제2 반도체층(A2)은 박막 트랜지스터의 수직 단면 구조에서 볼 때 절연층(GI, ILD1, ILD2)과 게이트 전극(GE)을 사이에 두고 수직(z축)으로 중첩된다.
기판(SUB)의 전체 표면 위에는 버퍼층(BUF)이 증착되어 있다. 경우에 따라서, 버퍼층(BUF)은 생략될 수도 있다. 또는, 버퍼층(BUF)은 복수 개의 박막층이 적층된 구조를 가질 수도 있다. 여기서는 편의상 단일층으로 설명한다. 또한, 버퍼층(BUF)과 기판(SUB) 사이에서 필요한 부분 예를 들어, 박막 트랜지스터 아래에 도시하지 않은 차광층이 형성될 수 있다. 차광층은 그 위에 형성된 박막 트랜지스터의 반도체층으로 외부의 빛이 유입되는 것을 방지할 목적으로 형성된다.
버퍼층(BUF)은 산화 실리콘(SiO2)으로 형성될 수 있다. 버퍼층(BUF) 위에는 제1 반도체층(A1)이 형성된다. 제1 반도체층(A1)은 박막 트랜지스터의 채널 영역을 포함한다. 채널 영역은 게이트 전극(GE)과 반도체층이 중첩되는 영역으로 정의된다. 채널 영역의 가장자리에는 불순물이 도핑된 소스 영역(SA)과 드레인 영역(DA)이 정의된다.
게이트 절연막(GI)은 질화 실리콘(SiNx) 혹은 산화 실리콘(SiO2)으로 버퍼층(BUF) 상에 형성되어 제1 반도체층(A1)을 덮는다. 게이트 절연막(GI)을 산화 실리콘(SiO2)과 같은 산화막으로 형성하는 것이 바람직하다.
게이트 절연막(GI) 위에는 게이트 전극(GE)이 형성된다. 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고 제1 반도체층(A1)과 중첩된다.
제1 중간 절연막(ILD1)은 게이트 전극(GE)을 덮도록 게이트 절연막(GI) 상에 증착된다. 제1 중간 절연막(ILD1)은 질화 실리콘(SiNx)과 같은 질화막으로 형성될 수 있다. 질화막은 후속 열처리 공정을 통해 내부에 포함된 수소를 확산하여 다결정 실리콘을 포함하는 제1 반도체층(A1)의 수소화 처리를 수행하기 위해 증착된다.
제1 중간 절연막(ILD1) 상에 제2 중간 절연막(IDL2)이 증착된다. 제2 중간 절연막(ILD2)은 산화 실리콘(SiNx)과 같은 산화막으로 형성되는 것이 바람직하다. 다결정 실리콘 물질을 포함하는 제1 반도체층(A1)은 수소화 공정에 의해 안정화될 수 있지만 제2 반도체층(A2)의 저항을 높여 제2 반도체층(A2)에 부정적인 결과를 초래할 수 있다. 산화막은 후속 열처리 공정에서 제1 중간 절연막(ILD1)의 질화막으로부터 방출되는 수소가 제2 반도체층(A2)으로 확산되는 것을 차단할 수 있다. 질화막 내의 수소가 제1 반도체층(A1)으로 다량 확산되는 반면, 제2 반도체층(A2)으로는 가급적 적게 영향을 주도록 하기 위해서는, 산화막의 두께는 게이트 절연막(GI)보다 더 두꺼운 것이 바람직하다. 특히, 산화막은 질화막에서 방출되는 수소의 확산 정도를 조절하기 위한 것으로서, 산화막의 두께는 질화막보다 두꺼운 것이 바람직하다.
제2 반도체층(A2)은 산화물 반도체 물질로 제2 중간 절연막(ILD2) 상에 형성된다. 제2 반도체층(A2)은 게이트 절연막(GI), 게이트 전극(GE) 및 중간 절연막(ILD1, ILD2)을 사이에 두고 제1 반도체층(A1)과 중첩된다.
소스 전극(SE)은 제1 및 제2 반도체층(A1, A2)에 연결되고, 드레인 전극(DE)은 제2 반도체층(A2)에 연결될 수 있으나 이에 한정되지 않는다. 예컨대, 제1 및 제2 반도체층(A1, A2) 각각에 소스 전극과 드레인 전극이 연결될 수 있다. 제1 및 제2 박막 트랜지스터는 게이트 전극(GE)을 공유하고 별도의 소스 전극과 드레인 전극을 포함할 수 있다. 예를 들어, 제1 박막 트랜지스터는 게이트 전극, 제1 반도체층(A1), 제1 소스 전극, 및 제1 드레인 전극을 포함할 수 있다. 제2 박막 트랜지스터는 게이트 전극, 제2 반도체층(A2), 제2 소스 전극, 및 제2 드레인 전극을 포함할 수 있다.
도 10의 예에서, 소스 전극(SE)은 제2 반도체층(A2)에 연결되고 또한, 제2 중간 절연막(ILD2), 제1 중간 절연막(ILD1), 게이트 절연막(GI)을 관통하는 콘택홀을 통해 제1 반도체층(A1)에 연결된다. 드레인 전극(DE)은 제2 중간 절연막(ILD2) 상에서 제2 반도체층(A2)에 연결된다.
보호막(PAS)은 제2 반도체층(A2), 소스 전극(SE) 및 드레인 전극(DE)을 덮도록 제2 중간 절연막(ILD2) 상에 형성된다. 평탄화막(PAC)은 제1 보호막(PAS1) 상에 형성된다. 평탄화막(PAC)은 표면이 평탄한 유기 보호막이다. 소스 전극(SE) 또는 드레인 전극은 보호막(PAS) 및/또는 평탄화막(PAC)을 관통하는 콘택홀을 통해 배선이나 다른 전극(ITO)에 연결될 수 있다.
절연막(GI, ILD1, ILD2)는 박막 트랜지스터의 온 커런트(On current) 조절을 위하여 구동 회로와 화소 어레이에서 그 두께가 달라질 수 있다. 도 10은 제2 중간 절연막(ILD2)이 구동 회로에 비하여 화소 어레이에서 더 얇게 형성된 예이다.
도 10에 도시된 박막 트랜지스터는 불순물에 따라 P-MOS, N-MOS 또는 CMOS로 구현될 수 있다. 이 박막 트랜지스터는 화소 내의 스위치 소자 또는 구동 소자로 적용될 수 있고, 또한 화소에 데이터를 기입하기 위한 구동 회로에 적용될 수 있다.
본 발명은 서로 다른 반도체 물질층을 기판 면에 대하여 수직으로 중첩시킴으로써 화소의 개구율 저하나 비표시 영역인 베젤 영역의 증가 없이 화소와 구동 회로의 신뢰성과 소비 전력을 개선할 수 있다.
전술한 실시예들은 하나의 박막트랜지스터 기판에 함께 적용될 수 있다는 것에 주의하여야 한다.
지금까지 설명된 박막 트랜지스터 기판은 다양한 평판 표시장치에 응용될 수 있다. 본 발명에서 제시한 바와 같이 서로 다른 특징을 갖는 박막 트랜지스터들을 하나의 기판에 형성한 경우에 얻을 수 있는 장점은 다양하다. 이하, 도 11 내지 17을 참조하여, 본 발명에 의한 박막 트랜지스터 기판을 사용한 표시장치에서 어떠한 특징이 있으며, 어떠한 장점을 기대할 수 있는지 상세히 설명한다.
도 11은 본 발명의 응용예에 따른 표시장치의 구성을 개략적으로 보여 주는 블록도이다.
전술한 실시예들에서 제1 반도체층(A1)을 갖는 박막 트랜지스터를 제1 박막 트랜지스터라 하고, 제2 반도체층(A2)을 갖는 박막 트랜지스터를 제2 박막 트랜지스터라 할 때 제1 및 제2 박막 트랜지스터들 중 하나 이상은 표시패널(100)의 화소들 각각에 형성되어 화소들에 기입되는 데이터 전압을 스위칭하거나 픽셀들을 구동하는 박막 트랜지스터일 수 있다. 유기 발광 표시장치의 경우에, 제2 박막 트랜지스터는 화소의 스위치 소자로 적용되고, 제1 박막 트랜지스터는 구동 소자로 적용될 수 있으나 이에 한정되지 않는다. 스위치 소자는 도 12 및 도 13에 도시된 스위치 소자(T), 도 14 및 도 15에 도시된 스위치 소자(ST)일 수 있다. 구동 소자는 도 14 및 도 15에 도시된 구동 소자(DT)일 수 있다. 제1 및 제2 박막 트랜지스터는 조합되어 하나의 스위치 소자나 하나의 구동 소자로 적용될 수도 있다.
모바일 기기나 웨어러블 기기에서 소비 전력을 줄이기 위하여 프레임 레이트(Frame rate)를 낮추는 저속 구동 방법이 시도되고 있다. 이 경우에, 정지 영상이나 데이터의 업데이트 주기가 늦은 영상에서 프레임 주파수를 낮출 수 있다. 프레임 레이트를 낮추면, 데이터 전압이 바뀔 때마다 휘도가 번쩍이는 현상이 보이거나 픽셀의 전압 방전 시간이 길어져 휘도가 데이터 업데이트 주기로 휘도가 깜빡이는 플리커 현상이 보일 수 있다. 본 발명의 제1 및 제2 박막 트랜지스터를 화소에 적용하면 저속 구동 시의 플리커 문제를 해결할 수 있다.
저속 구동시에 데이터 업데이트 주기가 길어지면 스위치 박막 트랜지스터의 누설 전류량이 커진다. 스위치 박막 트랜지스터의 누설 전류는 스토리지 커패시터(STG)의 전압과 구동 박막 트랜지스터의 게이트-소스 간 전압의 저하를 초래한다. 본 발명은 산화물 트랜지스터인 제2 박막 트랜지스터를 화소의 스위치 박막 트랜지스터로 적용할 수 있다. 산화물 트랜지스터는 오프 커런트가 낮기 때문에 스토리지 커패시터와 구동 박막 트랜지스터의 게이트-소스 전위의 감소를 방지할 수 있다. 따라서, 본 발명은 저속 구동시 플리커를 방지할 수 있다.
폴리 실리콘 트랜지스터인 제1 박막 트랜지스터를 화소의 구동 박막 트랜지스터로 적용하면 전자의 이동도가 높기 때문에 유기 발광 다이오드로 공급되는 전류양을 크게 할 수 있다. 따라서, 본 발명은 화소의 스위치 소자에 제2 박막 트랜지스터를 적용하고, 화소의 구동 소자에 제1 박막 트랜지스터를 적용하여 소비 전력을 대폭 낮추면서 화질 저하를 방지할 수 있다.
본 발명은 소비전력을 줄이기 위해서 저속 구동 방법을 적용할 때 화질 저하를 방지할 수 있기 때문에 모바일 기기나 웨어러블 기기에 적용하는데에 효과적이다. 일례로, 휴대용 전자시계는 소비전력을 낮추기 위하여 1초 단위로 표시화면의 데이터를 업데이트할 수 있다. 이 때의 프레임 주파수는 1Hz이다. 본 발명은 1Hz 또는 정지영상에 가까운 구동 주파수를 이용하여도 플리커 없는 우수한 화질을 구현할 수 있다. 본 발명은 모바일 기기나 웨어러블 기기의 대기 화면에서 정지 영상의 프레임 레이트를 크게 낮추어 화질 저하 없이 소비 전력을 대폭 감소시킬 수 있다. 그 결과, 본 발명은 모바일 기기나 웨어러블 기기의 화질을 개선하고 배터리 수명을 길게 하여 휴대성을 높일 수 있다. 본 발명은 데이터 업데이트 주기가 매우 긴 전자책(E-Book)에서도 화질 저하 없이 소비전력을 크게 줄일 수 있다.
제1 및 제2 박막 트랜지스터들은 하나 이상의 구동회로 예를 들면, 도 11에서 데이터 구동부(200), 멀티플렉서(MUX, 210), 게이트 구동부(300) 중 하나 이상에 내장되어 구동 회로를 구성할 수 있다. 이 구동 회로는 화소에 데이터를 기입한다. 또한, 제1 및 제2 박막 트랜지스터들 중에서 어느 하나는 화소 내에 형성되고 다른 하나는 구동회로에 형성될 수 있다. 데이터 구동부(200)는 입력 영상의 데이터를 데이터 전압으로 변환하여 출력한다. 멀티플렉서(210)는 데이터 구동부(200)로부터의 데이터 전압을 다수의 데이터 배선들(DL)로 시분할 분배함으로써 데이터 구동부(200)의 출력 채널 수를 줄인다. 게이트 구동부(300)는 데이터 전압에 동기되는 스캔 신호(또는 게이트 신호)를 게이트 배선들(GL)로 출력하여 입력 영상의 데이터가 기입되는 화소를 라인 단위로 순차적으로 선택한다. 게이트 구동부(300)의 출력 채널 수를 줄이기 위하여, 게이트 구동부(300)와 게이트 배선들(GL) 사이에 도시하지 않은 멀티플렉서가 추가될 수 있다. 멀티플렉서(210)와 게이트 구동부(300)는 도 12와 같이 화소 어레이와 함께 박막 트랜지스터 기판 상에 직접 형성될 수 있다. 멀티플렉서(210)와 게이트 구동부(300)는 도 12와 같이 비 표시영역(NA)에 배치되고, 화소 어레이는 표시 영역(AA)에 배치된다.
본 발명의 표시장치는 박막 트랜지스터를 이용한 능동형 표시장치 예를 들염, 액정 표시장치, 유기 발광 표시장치 및 전기영동 표시장치 등 박막 트랜지스터가 필요한 어떠한 표시장치에도 적용될 수 있다. 이하, 도 12 내지 도 17을 참조하여, 본 발명의 박막 트랜지스터 기판이 적용될 표시장치의 응용 예들에 대해서 설명하기로 한다.
도 12는 수평 전계형의 일종인 프린지 필드(Fringe Field) 방식의 액정 표시장치의 박막 트랜지스터 기판을 나타내는 평면도이다. 도 13은 도 12에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도이다.
도 12 및 도 13을 참조하면, 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 화소 영역이 정의된다.
박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기 된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하면 소스 전극(S)과 드레인 전극(D) 사이에 채널 영역을 형성하는 반도체층(A)을 포함한다. 특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, Off-전류(Off-Current)가 낮은 특성이 있어 화소의 전압 유지 기간이 길어지므로, 저속 구동 및/또는 저 소비 전력을 요구하는 표시소자에 적합한다. 이러한 특성으로 인해, 스토리지 커패시터의 용량을 줄일 수 있으므로 화소 영역의 크기가 작은 초고 해상도 표시장치를 구현하는 데 유리하다.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI)을 관통하는 제1 게이트 패드 콘택홀(GH1)을 통해 게이트 패드 중간 단자(IGT)와 접촉한다. 게이트 패드 중간 단자(IGT)는 제1 보호막(PA1)과 제2 보호막(PA2)을 관통하는 제2 게이트 패드 콘택홀(GH2)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 제1 보호막(PA1) 및 제2 보호막(PA2)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
화소 영역에는 프린지 필드를 형성하도록 제2 보호막(PA2)을 사이에 두고 형성된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 공통 전극(COM)은 게이트 배선(GL)과 나란하게 배열된 공통 배선(CL)과 접속될 수 있다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다. 또 다른 방법으로, 공통 전극(COM)은, 드레인 콘택홀(DH)이 형성되는 부분을 제외한, 기판(SUB) 전체 표면에 걸쳐 형성될 수 있다. 즉, 데이터 배선(DL)의 상층부를 덮도록 형성되어, 공통 전극(COM)이 데이터 배선(DL)을 차폐하는 기능을 할 수도 있다.
공통 전극(COM)과 화소 전극(PXL)의 위치 및 모양은 설계 환경과 목적에 맞추어 다양하게 형성할 수 있다. 공통 전극(COM)은 일정한 기준 전압이 인가되는 반면, 화소 전극(PXL)은 구현하고자 하는 비디오 데이터에 따라 수시로 변화하는 전압 값이 인가된다. 따라서, 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량이 발생할 수 있다. 이러한 기생 용량으로 인해 화질에 문제를 야기할 수 있기 때문에, 공통 전극(COM)을 먼저 형성하고, 화소 전극(PXL)을 최상위층에 형성하는 것이 바람직하다.
데이터 배선(DL) 및 박막 트랜지스터(T)를 덮는 제1 보호막(PA1) 위에 유전율이 낮은 유기물질을 두껍게 평탄화 막(PAC)을 형성한 후에, 공통 전극(COM) 형성한다. 그리고 공통 전극(COM)을 덮는 제2 보호막(PA2)을 형성 한 후, 공통 전극(COM)과 중첩하는 화소 전극(PXL)을 제2 보호막(PA2) 위에 형성한다. 이러한 구조에서는 화소 전극(PXL)이 데이터 배선(DL)과 제1 보호막(PA1), 평탄화막(PAC), 그리고 제2 보호막(PA2)에 의해 이격되므로 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량을 줄일 수 있다.
공통 전극(COM)은 화소 영역의 형태에 대응하는 장방형으로 형성되고, 화소 전극(PXL)은 다수 개의 선분 형상으로 형성된다. 특히, 화소 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 수직 상으로 중첩하는 구조를 갖는다. 이로써, 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성된다. 프린지 필드형 전계에 의해, 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
액정 표시장치에서 화소의 스위치 소자로 이용되는 박막 트랜지스터(T)는 제1 및/또는 제2 박막 트랜지스터들(T1, T2)로 구현될 수 있다.
도 14는 유기 발광 표시장치에서 한 화소의 구조를 나타내는 평면도이다. 도 15는 도 14에서 절취선 II-II'로 자른 유기 발광 표시장치의 구조를 나타내는 단면도이다.
도 14 및 15를 참조하면, 유기 발광 표시장치는 스위칭 박막 트랜지스터(ST), 스위칭 박막 트랜지스터와 연결된 구동 박막 트랜지스터(DT), 구동 박막 트랜지스터(DT)에 접속된 유기 발광 다이오드(OLE)를 포함한다.
스위칭 박막 트랜지스터(ST)는 게이트 배선(GL)과 데이터 배선(DL)이 교차하는 부위에 형성되어 있다. 스위칭 박막 트랜지스터(ST)는 스캔 신호에 응답하여 데이터 배선(DL)으로부터의 데이터 전압을 구동 박막 트랜지스터(DT)의 게이트 전극과 스토리지 커패시터(STG)에 공급함으로써 화소를 선택한다. 스위칭 박막 트랜지스터(ST)는 게이트 배선(GL)에서 분기하는 게이트 전극(SG)과, 반도체층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 구동 박막 트랜지스터(DT)는 게이트 전압에 따라 화소의 유기 발광 다이오드(OLED)에 흐르는 전류를 조절함으로써 스위칭 박막 트랜지스터(ST)에 의해 선택된 화소의 유기 발광 다이오드(OLE)를 구동한다. 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체층(DA), 구동 전류 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 박막 트랜지스터(DT)의 드레인 전극(DD)은 유기 발광 다이오드(OLE)의 애노드 전극(ANO)과 연결되어 있다. 애노드 전극(ANO)과 캐소드 전극(CAT) 사이에는 유기 발광층(OL)이 개재되어 있다. 캐소드 전극(CAT)은 기저 전압 배선(VSS)에 연결된다. 스토리지 커패시터(STG)는 구동 박막 트랜지스터(D1)에 연결되어 구동 박막 트랜지스터(D1)의 게이트-소스 간 전압을 유지한다.
기판(SUB) 상에 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)의 게이트 전극(SG, DG)이 배치되어 있다. 게이트 전극(SG, DG) 위에는 게이트 절연막(GI)이 덮고 있다. 게이트 전극(SG, DG)과 중첩되는 게이트 절연막(GI)의 일부에 반도체 층(SA, DA)이 배치되어 있다. 반도체 층(SA, DA) 위에는 일정 간격을 두고 소스 전극(SS, DS)과 드레인 전극(SD, DD)이 마주보도록 배치되어 있다. 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)은 게이트 절연막(GI)을 관통하는 드레인 콘택 홀(DH)을 통해 구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 접촉한다. 이와 같은 구조를 갖는 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)를 덮는 보호막(PAS)이 전체 표면에 형성된다.
애노드 전극(ANO)에 해당하는 부분에 칼라 필터(CF)가 배치되어 있다. 칼라 필터(CF)는 가급적 넓은 면적을 갖는 것이 바람직하다. 예를 들어, 데이터 배선(DL), 구동 전류 배선(VDD) 및 전단의 게이트 배선(GL)의 많은 영역과 중첩하는 형상을 갖는 것이 바람직하다. 이와 같이 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 및 칼라 필터(CF)들이 배치된 기판의 표면은 평탄하지 못하고, 단차가 심하다. 유기 발광 층(OLE)은 평탄한 표면에 적층되어야 발광이 일정하고 고르게 발산될 수 있다. 따라서, 기판의 표면을 평탄하게 할 목적으로 평탄화 막(PAC) 혹은 오버코트 층(OC)을 기판 전면에 적층한다.
그리고 오버코트 층(OC) 위에 유기 발광 다이오드(OLE)의 애노드 전극(ANO) 이 배치되어 있다. 여기서, 애노드 전극(ANO)은 오버코트 층(OC) 및 보호막(PAS)에 형성된 화소 콘택 홀(PH)을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 연결된다.
오버코트 층(OC) 위에 유기 발광 다이오드(OLE)의 애노드 전극(ANO)이 형성된다. 여기서, 애노드 전극(ANO)은 오버코트 층(OC) 및 보호막(PAS)에 형성된 화소 콘택 홀(PH)을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 연결된다.
애노드 전극(ANO)이 형성된 기판 위에, 화소 영역을 정의하기 위해 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 그리고 각종 배선들(DL, GL, VDD)이 형성된 영역 위에 뱅크(BA)(혹은, 뱅크 패턴)를 형성한다. 뱅크(BA)에 의해 노출된 애노드 전극(ANO)이 발광 영역이 된다. 뱅크(BA)에 의해 노출된 애노드 전극(ANO) 위에 유기 발광층(OL)이 적층된다. 그리고 유기 발광층(OL) 위에 캐소드 전극(CAT)이 순차적으로 적층된다. 유기 발광층(OL)은 백색광을 발하는 유기물질로 이루어진 경우, 아래에 위치한 칼라 필터(CF)에 의해 각 화소에 배정된 색상을 나타낸다. 도 11와 같은 구조를 갖는 유기 발광 표시장치는 아래 방향으로 발광하는 하부 발광(Bottom Emission) 표시 장치가 된다.
구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 애노드 전극(ANO) 전극 사이에는 스토리지 커패시터(Storage Capaciter)(STG)가 배치되어 있다. 스토리지 커패시터(STG)는 구동 박막 트랜지스터(DT)에 연결되어 스위칭 박막 트랜지스터(ST)에 의해 구동 박막 트랜지스터(DT)의 게이트 전극(DG)에 인가되는 전압이 안정하게 유지되도록 한다.
박막 트랜지스터의 반도체층은 금속 산화물 반도체 물질 즉, 제2 반도체층(A2)으로 형성될 수 있다. 금속 산화물 반도체 물질은 빛에 노출된 상태로 전압 구동될 경우 그 특성이 급격히 열화 되는 특성이 있다. 따라서, 반도체층의 상부 및 하부에서 외부로부터 유입되는 빛을 차단할 수 있는 구조를 갖는 것이 바람직하다. 앞에서 설명한, 박막 트랜지스터 기판의 경우, 박막 트랜지스터는 바텀 게이트(Bottom Gate) 구조를 갖는 것이 바람직하다. 즉, 하부에서 유입되는 빛은 금속 물질인 게이트 전극(G)에 의해 어느 정도 차단할 수 있다.
전술한 박막 트랜지스터 기판에는, 매트릭스 방식으로 배열된 다수 개의 화소 영역들이 배치된다. 또한, 각 단위 화소 영역들에는 적어도 하나 이상의 박막 트랜지스터가 배치된다. 즉, 기판 전체 영역에는 다수 개의 박막 트랜지스터들이 분포된 구조를 갖는다.
유기 발광 표시장치의 화소에는 도 14 및 도 15에 도시된 박막 트랜지스터들(ST, DT) 이외에 박막 트랜지스터가 더 배치될 수도 있다. 필요하다면, 화소 열화를 보상하기 위한 보상 박막 트랜지스터를 더 구비하여, 기능이나 성능을 더 보완하기도 한다.
표시장치의 비 표시 영역에 구동 소자를 내장한 박막 트랜지스터 기판을 사용하기도 한다. 이하, 도 16 및 도 17을 참조하여, 구동 회로의 일부를 화소가 형성된 기판에 직접 형성한 경우에 대하여 상세히 설명한다.
도 16은 유기 발광 표시장치의 개략적인 구조를 나타내는 평면 확대도이다. 도 17은 도 16에서 절취선 III-III'으로 자른 도면으로 유기 발광 표시장치의 단면 구조를 나타낸다. 여기서, 표시 영역 내에 형성된 박막 트랜지스터 및 유기 발광 다이오드에 대한 상세한 설명은 생략한다.
도 16을 참조하여, 평면상에서의 구조에 대하여 설명한다. 유기 발광 표시장치는 영상 정보를 표시하는 표시 영역(AA)과, 표시 영역(AA)을 구동하기 위한 여러 소자들이 배치되는 비 표시 영역(NA)으로 구분된 기판(SUB)을 포함한다. 표시 영역(AA)에는 매트릭스 방식으로 배열된 복수 개의 화소 영역(PA)들이 정의된다. 도 16에서 점선으로 화소 영역(PA)들을 표시하였다.
화소 영역들이 동일한 크기를 가질 수도 있고, 서로 다른 크기를 가질 수도 있다. 또한, RGB(적녹청) 색상을 나타내는 세 개의 서브 화소를 하나의 단위로 하여, 규칙적으로 배열될 수도 있다. 화소들 각각은 RGB 서브 픽셀을 포함하고 W(백색) 서브 픽셀을 더 포함할 수 있다. 가장 단순한 구조로 설명하면, 화소 영역(PA)들은 가로 방향으로 진행하는 복수 개의 게이트 배선(GL)들과 세로 방향으로 진행하는 복수 개의 데이터 배선(DL)들 및 구동 전류 배선(VDD)들의 교차 구조로 정의할 수 있다.
화소 영역(PA)의 외주부에 정의된, 비 표시 영역(NA)에는 데이터 배선(DL)들에 화상 정보에 해당하는 신호를 공급하기 위한 데이터 구동부가 집적된 데이터 집적회로(DIC)와, 게이트 배선(GL)들에 스캔 신호를 공급하기 위한 게이트 구동부 (GIP)가 배치될 수 있다. 도 16에서 멀티플렉서는 생략되어 있다. 데이터 배선(DL)들 및 구동 전류 배선(VDD)들의 개수가 많아지는, VGA급보다 더 높은 고 해상도의 경우에는, 데이터 집적회로(DIC)는 기판(SUB)의 외부에 실장하고, 데이터 집적회로(DIC) 대신에 데이터 접속 패드들이 배치될 수도 있다.
표시장치의 구조를 단순하게 하기 위해, 게이트 구동부(GIP)는, 기판(SUB)의 일측 부에 직접 형성하는 것이 바람직하다. 그리고, 기판(SUB)의 최 외곽부에는 기저 전압을 공급하는 기저 전압 배선(VSS)이 배치된다. 기저 전압 배선(VSS)은 기판(SUB)의 외부에서 공급되는 기저 전압(Ground Voltage)을 인가받아, 데이터 구동부(DIC) 및 게이트 구동부(GIP)에 모두 기저 전압을 공급하도록 배치하는 것이 바람직하다. 예를 들어, 기전 전압 배선은 기판(SUB)의 상부 측변에 별도로 실장하게 될 데이터 구동부(DIC)에 연결되고, 기판(SUB)의 좌측 및/또는 우측 변에 배치된 게이트 구동부(GIP)의 외측에서 기판을 감싸듯이 배치될 수 있다.
각 화소 영역(PA)에는 유기 발광 표시장치의 핵심 구성 요소들인 유기 발광 다이오드와 유기 발광 다이오드를 구동하기 위한 박막 트랜지스터들이 배치된다. 박막 트랜지스터들은 화소 영역(PA)의 일측 부에 정의된 박막 트랜지스터 영역(TA)에 형성될 수 있다. 유기 발광 다이오드는 애노드 전극(ANO)과 캐소드 전극(CAT) 그리고, 두 전극들 사이에 개재된 유기 발광층(OL)을 을 포함한다. 실제로 발광하는 영역은 애노드 전극(ANO)과 중첩하는 유기 발광층의 면적에 의해 결정된다.
애노드 전극(ANO)은 화소 영역(PA) 중에서 일부 영역을 차지하도록 형성되며, 박막 트랜지스터 영역(TA)에 형성된 박막 트랜지스터와 연결된다. 애노드 전극(ANO) 위에 유기 발광층(OL)을 증착하는데, 애노드 전극(ANO)과 유기 발광층(OL)이 중첩된 영역이 실제 발광 영역으로 결정된다. 캐소드 전극(CAT)은 유기 발광층(OL) 위에서 적어도 화소 영역(PA)들이 배치된 표시 영역(NA)의 면적을 모두 덮도록 하나의 몸체로 형성한다.
캐소드 전극(CAT)은 게이트 구동부(GIP)를 넘어 기판(SUB)의 외측부에 배치된 기저 전압 배선(VSS)과 접촉한다. 즉, 기저 전압 배선(VSS)을 통해 캐소드 전극(CAT)에 기저 전압을 인가한다. 캐소드 전극(CAT)은 기저 전압을 인가받고, 애노드 전극(ANO)은 화상 전압을 인가받아, 그 사이의 전압차이에 의해 유기 발광층(OL)에서 빛이 발광하여 화상 정보를 표시한다.
캐소드 전극(CAT)은 인듐-주석 산화물(Indium Tin Oxide) 혹은 인듐-아연 산화물(Indium Zinc Oxide)와 같은 투명 도전 물질로 형성한다. 이와 같은 투명 도전물질은 금속 물질보다는 비 저항 값이 높은 편이다. 상면 발광형(Top Emission Type)의 경우, 애노드 전극(ANO)은 저항이 낮고 빛 반사율이 높은 금속 물질로 형성하기 때문에 저항 문제가 발생하지 않는다. 반면에 캐소드 전극(CAT)은 빛이 이를 투과하여야 하므로, 투명 도전 물질로 형성한다.
게이트 구동부(GIP)는 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)를 형성하는 과정에서 함께 형성한 박막 트랜지스터를 구비할 수 있다. 화소 영역(PA)에 형성된 스위칭 박막 트랜지스터(ST)는 게이트 전극(SG), 게이트 절연막(GI), 채널층(SA), 소스 전극(SS) 및 드레인 전극(SD)을 포함한다. 또한, 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG), 게이트 절연막(GI), 채널 층(DA), 소스 전극(DS) 및 드레인 전극(DD)을 포함한다.
박막 트랜지스터들(ST, DT) 위에는 보호막(PAS)과 평탄화 막(PL)이 연속으로 증착된다. 평탄화 막(PL) 위에는 화소 영역(PA) 내의 일정 부분만을 차지하는 고립된 장방형의 애노드 전극(ANO)이 형성된다. 애노드 전극(ANO)은 보호막(PAS) 및 평탄화막(PL)을 관통하는 콘택홀을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 접촉한다.
애노드 전극(ANO)이 형성된 기판 위에는 발광 영역을 정의하는 뱅크(BA)가 증착된다. 뱅크(BA)는 애노드 전극(ANO)의 대부분을 노출한다. 뱅크(BA) 패턴 위에 노출된 애노드 전극(ANO) 위에는 유기 발광층(OL)이 적층된다. 뱅크(BA) 위에는 투명 도전 물질로 이루어진 캐소드 전극(CAT)이 적층되어 있다. 이로써, 애노드 전극(ANO), 유기 발광층(OL) 및 캐소드 전극(CAT)을 포함하는 유기 발광 다이오드(OLE)가 배치된다.
유기 발광 층(OL)이 백색광을 발현하고, 별도로 형성한 칼라 필터(CF)로 색상을 표현하도록 할 수 있다. 이 경우, 유기 발광 층(OL)은 적어도 표시 영역(AA)을 모두 덮도록 적층하는 것이 바람직하다.
캐소드 전극(CAT)은 게이트 구동부(GIP)를 넘어 기판(SUB)의 외측부에 배치된 기저 전압 배선(VSS)과 접촉하도록 표시 영역(AA) 및 비 표시 영역(NA)에 걸쳐 덮고 있는 것이 바람직하다. 이로써, 기저 전압 배선(VSS)을 통해 캐소드 전극(CAT)에 기저 전압을 인가할 수 있다.
기저 전압 배선(VSS)은 게이트 전극(G)과 동일한 물질로 동일한 층에 형성할 수 있다. 이 경우, 기저 전압 배선(VSS)을 덮는 보호막(PAS) 및 게이트 절연막(GI)을 관통하는 콘택홀을 통해 캐소드 전극(CAT)과 접촉할 수 있다. 다른 방법으로, 기저 전압 배선(VSS)은 소스-드레인(SS-SD, DS-DD) 전극과 동일한 물질로 동일한 층에 형성할 수도 있다. 이 경우, 기저 전압 배선(VSS)은 보호막(PAS)을 관통하는 콘택홀을 통해 캐소드 전극(CAT)과 접촉할 수 있다.
본 발명의 제4 응용 예를 설명하는 도 10 및 11에서는, 편의상, 유기 발광 표시장치의 박막 트랜지스터들(ST, DT) 및 게이트 구동부(GIP)의 박막 트랜지스터 구조를 개략적으로만 도시하였다. 본 발명의 제1 내지 제2 실시 예에서 설명한 제1 또는 제2 박막 트랜지스터들(T1, T2)의 구조를 적용할 수 있다. 예를 들어, 스위칭 박막 트랜지스터(ST)에는 산화물 반도체 층을 구비한 제2 박막 트랜지스터(T2)를 적용할 수 있다. 구동 박막 트랜지스터(DT)에는, 다결정 반도체 층을 구비한 제1 박막 트랜지스터(T1)를 적용할 수 있다. 그리고 게이트 구동부(GIP)에는 다결정 반도체 층을 구비한 제1 박막 트랜지스터(T1)를 적용할 수 있다. 필요하다면, 게이트 구동부(GIP)에는 P-MOS 형과 N-MOS 형을 모두 구비한 CMOS 형 박막 트랜지스터를 구비할 수도 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
GL : 게이트 배선 DL: 데이터 배선
VDD: 구동 전류 배선 PA: 화소 영역
T, ST, DT : 박막 트랜지스터 AA: 표시 영역
NA: 비 표시 영역 GE : 게이트 전극
A1, A2 : 반도체층 SE : 소스 전극
DE : 드레인 전극 GI: 게이트 절연막
ILD: 중간 절연막 PAS: 보호막
PAC : 평탄화막 100 : 표시패널
200 : 데이터 구동부 210 : 멀티플렉서
300, GIP : 게이트 구동부

Claims (16)

  1. 화소에 데이터를 기입하기 위한 구동 회로를 구비한 표시장치에 있어서,
    기판 상에 구비된 제1 반도체층;
    상기 제1 반도체층을 덮도록 상기 기판 상에 구비된 제1 절연층;
    상기 제1 절연층 상에 구비되어 상기 제1 반도체층과 중첩되는 게이트 전극;
    상기 게이트 전극을 덮도록 상기 제1 절연층 상에 구비되는 제2 절연층; 및
    상기 제2 절연층 상에 구비되어 상기 제1 반도체층 및 상기 게이트 전극과 중첩되는 제2 반도체층을 포함하고,
    상기 제1 반도체층과 상기 제2 반도체층을 갖는 하나 이상의 박막 트랜지스터가 상기 화소 또는 상기 구동 회로에 내장되거나, 상기 화소와 상기 구동 회로에 내장되는 표시장치.
  2. 제 1 항에 있어서,
    상기 박막 트랜지스터는,
    상기 제1 반도체층을 갖는 제1 박막 트랜지스터; 및
    상기 제2 반도체층을 갖는 제2 박막 트랜지스터를 포함하고,
    상기 제2 박막 트랜지스터가 게이트 배선으로부터의 스캔 신호에 응답하여 상기 화소를 선택하는 스위치 소자이고,
    상기 제1 박막 트랜지스터가 상기 제2 박막 트랜지스터에 의해 선택된 상기 화소의 유기 발광 다이오드를 구동하는 구동 소자인 표시장치.
  3. 제 1 항에 있어서,
    상기 하나 이상의 박막 트랜지스터는 조합되어 상기 화소의 스위치 소자 또는 구동 소자로 동작하는 표시장치.
  4. 제 1 항에 있어서,
    상기 구동 회로는,
    입력 영상의 데이터를 데이터 전압으로 변환하여 출력하는 데이터 구동부;
    상기 데이터 구동부로부터의 데이터 전압을 데이터 배선들로 분배하는 멀티플렉서;
    상기 데이터 전압에 동기되는 스캔 펄스를 게이트 배선들로 출력하는 게이트 구동부를 포함하고,
    상기 멀티플렉서와 상기 게이트 구동부는 상기 화소와 함께 동일 기판 상에 구비되고,
    상기 제1 반도체층과 상기 제2 반도체층이 상기 멀티플렉서 또는 상기 게이트 구동부에 내장되는 표시장치.
  5. 제 1 항에 있어서,
    상기 제1 반도체층이 폴리 실리콘 반도체를 포함하고,
    상기 제2 반도체층이 산화물 반도체를 포함하는 표시장치.
  6. 제 5 항에 있어서,
    상기 제2 절연층은
    질화막을 갖는 제1 중간 절연막; 및
    산화막을 갖는 제2 중간 절연막을 포함하는 표시장치.
  7. 제 6 항에 있어서,
    상기 제1 절연층과 상기 제2 절연층을 관통하는 제1 콘택홀을 통해 상기 제1 반도체층의 소스 영역에 연결된 소스 전극; 및
    상기 제1 절연층과 상기 제2 절연층을 관통하는 제2 콘택홀을 통해 상기 제1 반도체층의 드레인 영역에 연결된 드레인 전극을 더 포함하는 표시장치.
  8. 제 6 항에 있어서,
    상기 제1 중간 절연막, 상기 제2 중간 절연막 및 상기 제1 절연층을 관통하는 제1 콘택홀을 통해 상기 제1 반도체층의 소스 영역에 연결된 제1 소스 전극;
    상기 제1 중간 절연막, 상기 제2 중간 절연막 및 상기 제1 절연층을 관통하는 제2 콘택홀을 통해 상기 제1 반도체층의 드레인 영역에 연결된 제1 드레인 전극;
    상기 제2 중간 절연막을 관통하는 제3 콘택홀을 통해 상기 제2 반도체층의 소스 영역에 연결된 제2 소스 전극; 및
    상기 제2 중간 절연막을 관통하는 제4 콘택홀을 통해 상기 제2 반도체층의 드레인 영역에 연결된 제2 드레인 전극을 더 더 포함하는 표시장치.
  9. 제 6 항에 있어서,
    상기 제2 반도체층에 일부가 연결되고, 상기 제1 절연층과 상기 제2 절연층을 관통하는 콘택홀을 통해 다른 부분이 상기 제1 반도체층에 연결되는 소스 전극; 및
    상기 제2 절연층 상에서 상기 제2 반도체층에 연결되는 드레인 전극을 더 포함하는 표시장치.
  10. 화소에 데이터를 기입하기 위한 구동 회로를 구비한 표시장치에 있어서,
    기판 상에 구비된 제1 반도체층;
    상기 제1 반도체층 상에 구비된 제1 절연층;
    상기 제1 절연층 상에 구비되어 상기 제1 반도체층과 중첩되는 게이트 전극;
    상기 게이트 전극을 덮도록 상기 기판 상에 구비되는 제2 절연층; 및
    상기 제2 절연층 상에 구비되어 상기 제1 반도체층 및 상기 게이트 전극과 중첩되는 제2 반도체층을 포함하고,
    상기 제1 반도체층과 상기 제2 반도체층을 갖는 하나 이상의 박막 트랜지스터가 상기 화소 또는 상기 구동 회로에 내장되거나, 상기 화소와 상기 구동 회로에 내장되는 표시장치.
  11. 제 10 항에 있어서,
    상기 박막 트랜지스터는,
    상기 제1 반도체층을 갖는 제1 박막 트랜지스터; 및
    상기 제2 반도체층을 갖는 제2 박막 트랜지스터를 포함하고,
    상기 제2 박막 트랜지스터가 게이트 배선으로부터의 스캔 신호에 응답하여 상기 화소를 선택하는 스위치 소자이고,
    상기 제1 박막 트랜지스터가 상기 제2 박막 트랜지스터에 의해 선택된 상기 화소의 유기 발광 다이오드를 구동하는 구동 소자인 표시장치.
  12. 제 10 항에 있어서,
    상기 하나 이상의 박막 트랜지스터는 상기 화소의 스위치 소자 또는 구동 소자로 동작하는 표시장치.
  13. 제 10 항에 있어서,
    상기 구동 회로는,
    입력 영상의 데이터를 데이터 전압으로 변환하여 출력하는 데이터 구동부;
    상기 데이터 구동부로부터의 데이터 전압을 데이터 배선들로 분배하는 멀티플렉서;
    상기 데이터 전압에 동기되는 스캔 펄스를 게이트 배선들로 출력하는 게이트 구동부를 포함하고,
    상기 멀티플렉서와 상기 게이트 구동부는 상기 화소와 함께 동일 기판 상에 구비되고,
    상기 제1 반도체층과 상기 제2 반도체층이 상기 멀티플렉서 또는 상기 게이트 구동부에 내장되는 표시장치.
  14. 제 10 항에 있어서,
    상기 제1 반도체층이 폴리 실리콘 반도체를 포함하고,
    상기 제2 반도체층이 산화물 반도체를 포함하는 표시장치.
  15. 제 14 항에 있어서,
    상기 제2 절연층은
    질화막을 갖는 제1 중간 절연막; 및
    산화막을 갖는 제2 중간 절연막을 포함하는 표시장치.
  16. 제 15 항에 있어서,
    상기 제2 절연층을 관통하는 제1 콘택홀을 통해 상기 제1 반도체층의 소스 영역에 연결된 제1 소스 전극;
    상기 제2 절연층을 관통하는 제2 콘택홀을 통해 상기 제1 반도체층의 드레인 영역에 연결된 드레인 전극; 및
    상기 제2 절연층 상에 구비된 제2 소스 전극을 더 포함하고,
    상기 제2 반도체층이 상기 제2 소스 전극과 상기 드레인 전극을 덮는 표시장치.
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