KR20030074339A - 톱 게이트형 박막 트랜지스터 - Google Patents

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KR20030074339A
KR20030074339A KR10-2003-0014716A KR20030014716A KR20030074339A KR 20030074339 A KR20030074339 A KR 20030074339A KR 20030014716 A KR20030014716 A KR 20030014716A KR 20030074339 A KR20030074339 A KR 20030074339A
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Abstract

능동층보다 게이트 전극이 상층에 형성되는 톱게이트형 TFT에서, TFT 능동층 및 게이트 절연막, 게이트 전극을 덮어 형성하는 층간 절연막으로서, 능동층측으로부터 SiNx막, SiO2막의 적층 구조로 하고, SiNx막의 막 두께는 50nm~200nm 정도, 보다 바람직하게는 100nm 정도로 한다. 이러한 두께로 함으로써, 하층의 다결정 Si 등의 반도체로 이루어지는 능동층에 대하여 댕글링 본드를 종단화시키기 위해 충분한 수소를 공급할 수 있고, 또한 이 층간 절연막에 형성되는 컨택트홀 등의 형성 정밀도를 높게 유지할 수 있다.

Description

톱 게이트형 박막 트랜지스터{TOP GATE TYPE THIN FILM TRANSISTOR}
본 발명은, 톱게이트형 박막 트랜지스터에 관한 것으로, 특히 절연막의 구조에 관한 것이다.
액정 표시 장치(LCD)나 최근 주목받고 있는 유기 일렉트로 루미네센스(OEL) 표시 장치 등에서, 고정밀한 표시를 실현하기 위해서 각 화소에 스위치 소자를 형성한 소위 액티브 매트릭스형 표시 장치가 알려져 있다.
또한, 이 액티브 매트릭스형 표시 장치의 각 화소에 형성되는 스위치 소자로서, 박막 트랜지스터(Thin Film Transistor, 이하 TFT)가 잘 알려져 있다. 박막 트랜지스터 중, 능동층에 다결정 실리콘(p-Si)을 채용한 소위 다결정 SiTFT는, 능동층에 비정질 실리콘(a-Si)을 이용하는 경우보다, 높은 도전율이 실현되기 때문에 응답성이 좋고, 또한 게이트 전극을 이용하여 능동층에 채널, 소스 및 드레인 영역을 자기 정합적으로 형성 가능하기 때문에, 소자 면적을 작게 할 수 있고, 또한, CMOS(Complementary Metal 0xide Semiconductor) 회로를 구성하는 것이 용이하다. 이 때문에, 고정밀한 디스플레이용의 스위치로서 우수하며, 또한 화소용 TFT가 형성되는 기판 상에, 마찬가지의 TFT로 이루어지는 CMOS 회로를 구성하여, 표시부를 구동하는 드라이버 회로를 내장하는 것이 가능하게 된다.
다결정 Si막은, a-Si막을 성막하고 이것을 레이저 어닐링 처리하여 다결정화함으로써 형성할 수 있고, 이러한 다결정 Si막을 능동층으로서 이용하는 TFT는, 저융점에서 염가인 유리 기판 상에 형성하는 것이 가능하여, 대면적, 저비용의 액티브 매트릭스형 평면 표시 장치를 얻는데 매우 유효하다.
이와 같이, 레이저 어닐링 등을 이용한 소위 저온 프로세스에 의해 형성된 다결정 Si막은, 막 내의 결정입계 등에서 실리콘의 홀전자쌍이 다수 존재하며, 이 홀전자쌍(댕글링 본드)은 캐리어를 트랩하여 도전율을 저하시키거나, TFT의 오프 시에 누설 전류를 발생시키는 원인이 된다. 이 때문에, 종래, 다결정 Si막에 대해서 막 내의 댕글링 본드를 수소에 의해 종단화(터미네이트)하는 수소화 처리를 행하는 것이 알려져 있다.
여기서, TFT의 구조의 하나인, 소위 톱게이트형 TFT에서는, 능동층을 게이트 절연막이 덮고, 또한 그 위에 게이트 전극이 형성되어 있다. 이와 같은 톱게이트형 TFT의 상기 다결정 Si막의 수소화는, 게이트 절연막 및 게이트 전극을 덮는 층간 절연막으로서, 막 내에 수소의 도입이 가능한 플라즈마 CVD법에 의해 형성한 SiO2막을 이용한다. 구체적으로는, 플라즈마 CVD로 SiO2층간 절연막을 형성한 후, 수소화 어닐링에 의해, 게이트 절연막을 통과시켜 SiO2층간 절연막으로부터 수소를 다결정 Si막에 공급하여, 다결정 Si막의 수소화을 행하였다. 그러나, SiO2층간 절연막은 수소 공급원으로서의 능력이 충분하지 않은 문제가 있다. 또한, 수소 공급 능력을 높이기 위해서는 SiO2형성 시에 수소 플라즈마 처리를 행하는 것을 생각할 수 있지만, 이 처리는 처리 택트가 길어, 제조 효율, 제조 비용의 관점에서 바람직하지 못하다.
능동층을 덮는 게이트 절연막으로서, 통상은 SiO2막의 단층(單層)을 이용하지만, 이 SiO2막 외에, 수소 공급 능력이 높은 질화 실리콘(SiNx)막과의 적층 구조를 게이트 절연막에 채용하는 것도 생각할 수 있다. 수소 공급원으로서의 질화 실리콘막은, 막이 두꺼울수록 함유하는 수소량이 증대된다. 따라서, 질화 실리콘막은 수소 공급원으로서 두꺼운 것이 바람직하다. 그러나, 게이트 절연막의 막 두께가 커지면 TFT의 동작 임계값이 변동(상승)되는 등의 문제가 발생하기 때문에, 수소 공급원으로서의 충분한 두께를 게이트 절연막에 확보할 수 없었다.
또한, 보텀 게이트형 TFT에 채용되고 있는 바와 같이, 층간 절연막을 SiO2막과 SiNx막의 적층 구조로 할 경우에도, 상술한 바와 같이 톱게이트형 TFT에서, 층간 절연막과 다결정 Si막 사이에는 게이트 절연막 및 장소에 따라서는 게이트 전극이 형성되어 있기 때문에, 수소 공급 조건이 서로 다르다.
그러나, 톱게이트형 TFT에 대한 양호한 수소화를 위한 공급 조건은, 현재까지 제안되어 있지 않으며 최적화가 강하게 기대되고 있다.
상기 과제를 해결하기 위해서, 본 발명은 톱게이트형 박막 트랜지스터의 특성 향상을 목적으로 한다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 개략적인 단면 구조를 도시하는 도면
도 2는 도 1에 도시하는 박막 트랜지스터의 제조 공정을 도시하는 도면
도 3은 본 발명의 실시예에 따른 층간 절연막의 SiNx막 두께와 p-ch형 TFT의 동작 임계값의 관계를 도시하는 도면
도 4는 본 발명의 실시예에 따른 층간 절연막의 SiNx막 두께와 CD 손실의 관계를 도시하는 도면
도 5는 층간 절연막을 관통하여 형성되는 컨택트홀의 단면 형상을 도시하는 도면
도 6은 본 발명의 제2 실시예에 따른 박막 트랜지스터의 개략적인 단면 구조를 도시하는 도면
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판
12 : 버퍼층
14 : 버퍼층의 SiNx막
16 : 버퍼층의 SiO2막
22 : a-Si막
24 : 능동층(다결정 Si막)
24s : 소스 영역
24d : 드레인 영역
30 : 게이트 절연막
32 : 게이트 절연막의 SiO2막
34 : 게이트 절연막의 SiNx막
36 : 게이트 전극
40 : 층간 절연막
42 : 층간 절연막의 SiNx막
44 : 층간 절연막의 SiO2막
50s : 소스 전극
50d : 드레인 전극
200 : 레지스트층(마스크)
상기 목적을 달성하기 위해서 본 발명은, 능동층보다 게이트 전극이 상층에 형성되는 톱게이트형 박막 트랜지스터로서, 기판상에 형성된 반도체막과, 상기 반도체막을 덮는 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극과, 상기 게이트 전극 및 상기 게이트 절연막을 덮어 형성되는 층간 절연막을 구비하며, 상기 층간 절연막은 상기 게이트 절연막측으로부터 질화 실리콘막과 산화 실리콘막이 이 순서로 적층된 적층 구조를 갖고, 상기 질화 실리콘막의 막 두께는 50nm 이상 200nm 이하이다.
본 발명의 다른 양태의, 상기 톱게이트형 박막 트랜지스터에 있어서, 상기 질화 실리콘막의 막 두께는 100nm 정도이다.
본 발명의 다른 양태의, 상기 톱게이트형 박막 트랜지스터에 있어서, 상기 질화 실리콘막은, 다결정 실리콘으로 이루어지는 상기 반도체막에 대한 수소 공급원이다.
이러한 두께의 질화 실리콘막을 층간 절연막의 게이트 절연막측에 형성함으로써, 이 질화 실리콘막으로부터, 다결정 실리콘 등으로 이루어지는 능동층 등에 대하여 내부에 존재하는 댕글링 본드를 터미네이트하는데 충분한 양의 수소를 공급할 수 있다. 또한, 이러한 두께의 질화 실리콘막이면 층간 절연막에 컨택트홀을 형성할 경우에, 이 컨택트홀의 형성 정밀도를 확보할 수 있고, 또한 컨택트의 고밀도화, 고정밀화에도 대응 할 수 있다.
본 발명의 다른 양태는, 능동층보다 게이트 전극이 상층에 형성되는 톱게이트형 박막 트랜지스터에 관한 것으로, 기판을 덮어 형성된 버퍼층과, 상기 버퍼층 상에 형성된 반도체막과, 상기 반도체막을 덮은 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극과, 그 게이트 전극 및 상기 게이트 절연막을 덮어 형성되는 층간 절연막을 구비하고, 상기 버퍼층은 상기 기판측으로부터 질화 실리콘막과 산화 실리콘막이 이 순서로 적층된 적층 구조를 갖고, 상기 게이트 절연막은 상기 반도체측으로부터 산화 실리콘막과 질화 실리콘막이 이 순서로 적층된 적층 구조를 갖고, 상기 층간 절연막은 상기 게이트 절연막측으로부터 질화 실리콘막과 산화 실리콘막이 이 순서로 적층된 적층 구조를 갖는다.
본 발명의 다른 양태의, 상기 톱게이트형 박막 트랜지스터에 있어서, 상기 층간 절연막의 상기 질화 실리콘막의 막 두께는, 50nm 이상 200nm 이하이다.
이상과 같이, 버퍼층, 게이트 절연막, 층간 절연막을 각각 적층 구조로 하고, 이들 층을 질화 실리콘막과 산화 실리콘막의 조합으로 최적의 적층 순서로 함으로써, 트랜지스터의 동작 특성이나 신뢰성의 향상이 도모되고, 또한 높은 집적도로 톱게이트형 TFT을 형성할 수 있다. 구체적으로는, 박막 트랜지스터의 상하 위치에 질화 실리콘막이 존재하기 때문에, 이 질화막 실리콘에 의해서 박막 트랜지스터에의 불순물의 확산을 확실하게 차단할 수 있다. 또한, 수소 공급원으로서의 상기 층간 절연막 및 게이트 절연막의 각 질화 실리콘막을 박막 트랜지스터의 다결정 실리콘 능동층에 근접하여 배치할 수 있어, 다결정 실리콘에의 효율 좋은 수소 공급이 가능하게 된다. 또, 게이트 절연막이 다층 구조이고 또한 치밀한 질화 실리콘막이 존재함으로써, 박막 트랜지스터의 내압을 향상시킬 수 있다. 층간 절연막에 대해서도, 다층 구조이고 또한 질화 실리콘막이 존재함으로써, 게이트 절연막과 더불어, 외계로부터의 오염물질에 대한 일층 차단 기능의 향상을 더 도모할 수 있다. 또한, 비정질 실리콘을 레이저 어닐링으로써 다결정화할 때, 이 실리콘막의 하층에는 버퍼층이 존재하기 때문에, 레이저의 출력 강도 등의 마진을 확대할 수 있어, 박막 트랜지스터의 동작 임계값(Vth)의 제어가 확실하게 된다. 또한, 이 버퍼층에 의해 표시 장치의 색 조정을 행하는 것도 가능하여, 표시 장치로서의 품질 향상에도 도움이 된다.
이하, 도면을 이용하여 본 발명의 적합한 실시예에 대하여 설명한다.
(제1 실시예)
도 1은 본 발명의 실시예에 따른 TFT의 단면 구조를 도시한다. 도 1에 도시한 바와 같은 TFT는, 액티브 매트릭스형 표시 장치(LCD나 OEL 표시 장치 등)에서 각 화소에 채용되는 스위치 소자로서의 화소 TFT, 이 스위치 소자와 동일 기판에 동시에 형성되는 드라이버 회로의 CM0S 구조로 되는 TFT 등에 채용 할 수 있다.
본 실시예에 따른 TFT는, 능동층(24)보다 게이트 전극(36)이 상층에 형성된 톱게이트형 TFT이고, 게이트 절연막(30)과 게이트 전극(36)을 덮는 층간 절연막(40)으로서 SiNx막(42)과 SiO2막(44)의 적층막을 채용한다. 또한, 게이트 절연막(30)측에 배치되어 능동층(24)에 대한 수소 공급원으로서 기능하는 상기 SiNx막(42)의 막 두께를 50nm∼200nm, 보다 바람직하게는 100nm 정도로 하고 있다.
도 2는 이러한 TFT의 제조 공정에 대하여 도시하고 있고, 이하 이 제조 공정에 대하여 도 1 및 도 2를 참조하여 설명한다. TFT를 형성하는 기판으로서는, 절연 기판 혹은 반도체 기판이 사용 가능하지만, 여기서는, 저융점의 투명 유리 기판(10)을 채용하고 있다. 이 유리 기판(10) 위에는, TFT의 다결정 Si로 이루어지는 능동층 패턴이 형성된다. 구체적으로는, 도 2의 (a)에 도시한 바와 같이, 유리 기판(10) 상에, a-Si막(22)을 두께 40nm∼50nm 정도 형성한다. 또한, 후의 어닐링으로 용융(ablation)이 발생하는 것을 방지하기 위해서, 이 a-Si막(22)에 대하여 탈수소화를 위한 어닐링을 행한다. 다음에, a-Si막(22)에 엑시머 레이저 빔을 조사하여 다결정화 어닐링한다. 어닐링에 의해서 얻어진 다결정 Si막은, TFT의 능동층(24) 형상으로 패터닝된다.
다음에, 도 2의 (b)에 도시한 바와 같이, 능동층(24)을 덮고 SiO2로 이루어지는 게이트 절연막(30)을 형성하고, 이 게이트 절연막(30) 위에, Cr 등의 고융점 금속으로 이루어지는 게이트 전극 재료를 형성하고, 원하는 게이트 전극(36)의 형상으로 패터닝한다.
여기서, n 도전형 TFT(이하 n형 TFT)이고, LDD(Lightly Doped Drain)를 형성하는 경우에는, 도 2의 (c)에 도시한 바와 같이, 게이트 전극(36)의 전극 길이(도면의 가로방향)보다 일정 거리만큼 길게 덮도록 레지스트층(200)을 포토리소그래피로 선택적으로 남긴다. 또한, 드라이버 회로가 동일 기판에 내장되는 경우 등은, 그 CMOS 회로의 p채널 TFT의 능동층에 대해서도 이 레지스트층(200)으로 덮는다. 남은 레지스트층(200)을 마스크로 하여, 게이트 절연막(30)을 통과시켜 인 등의 불순물을 고농도로 능동층(24)에 도핑(주입)한다. 이에 따라, 능동층(24)의 마스크로 덮여 있지 않은 영역에, 고농도로 n형 불순물이 도핑되어, 후에 소스 영역 및 드레인 영역(24s, 24d)을 구성하는 고농도 불순물 영역(N+영역)이 형성된다.
다음에, 도 2의 (d)에 도시한 바와 같이, 마스크로서의 레지스트층(200)을 제거하고, 노출된 게이트 전극(36)을 마스크로 하여, 인 등의 불순물을 저농도로능동층(24)에 도핑한다. 이에 따라, 능동층(24)의 게이트 전극(36)의 바로 아래의 불순물의 도핑되지 않은 진성 영역의 양측에서, 최초의 고농도 불순물 도핑 공정에서 형성된 N+영역과의 사이에, 저농도 불순물(LD) 영역(N-영역)이 형성된다. 또한, 불순물 도핑 후에는, 엑시머 레이저 등의 조사에 의해 어닐링 처리를 행하여, 능동층(24)에 도핑된 불순물을 활성화한다.
활성화 처리 후, 도 2의 (e)에 도시한 바와 같이, 게이트 절연막(30) 및 게이트 전극(36)을 포함하는 기판 전체를 덮도록 층간 절연막(40)을 형성한다. 층간 절연막(40)으로서는, 상술한 바와 같이 게이트 절연막(30)측으로부터 SiNx막(42), SiO2막(44)을 이 순서로 함께 플라즈마 CVD에 의해 적층하여 형성한다. 여기서, 본 실시예에 있어서 SiNx막(42)은, 50nm 이상, 200nm 이하의 두께로 한다. 보다 바람직하게는 100nm 정도의 두께로 한다. 이러한 두께로 함으로써, 후술하는 바와 같이 수소화 어닐링 시에 다결정 Si막(능동층)(24)에의 충분한 수소 공급 능력을 발휘할 수 있고, 또한 컨택트홀 형성 시에 필요한 에칭 특성을 만족할 수 있게 한다. 또한 SiO2막(44)의 막 두께는 특히 제한은 없지만, 일례로서는, 500nm 정도로 한다.
층간 절연막(40)의 형성 후, 질소 분위기 내에서 어닐링(수소화 어닐링)을 행하여, 층간 절연막(40)의 SiNx막(42)으로부터 막 내에 포함되는 수소 이온을 게이트 절연막(16)을 통하여 다결정 Si 능동층(24)에 도입한다. 어닐링 온도는, 수소 이온이 충분히 이동 가능하고, 기판(10)이 열변형 등의 손상을 받지 않을 정도로한다. 기판으로서 본 실시예와 같이 유리를 이용한 경우, 이 어닐링 온도는, 예를 들면 350℃∼450℃ 이다. 이러한 수소화 어닐링에 의해, 다결정 Si 능동층(24)에 게이트 절연막(30)을 통과하여 SiNx막(42)으로부터 수소가 공급되어 다결정 Si 능동층 내의 댕글링 본드가 이 수소로 종단화된다. 여기서, 금속 재료로 구성되는 게이트 전극(36) 자체는 수소 투과가 거의 없지만, 상측이 게이트 전극(36)에 덮이는 능동층(24) 영역(후에 채널 영역)에는, SiNx막(42)으로부터의 수소가 게이트 전극(36)의 측방으로부터 게이트 절연막(30)을 통하여 게이트 바로 아래 영역으로 돌아 들어가 도입되기 때문에, TFT의 특성에 미치는 영향이 큰 채널 영역에서의 결함 회복(종단화)은 확실하게 행해진다.
수소화 어닐링후, 다음으로, 층간 절연막(22) 및 게이트 절연막(30)의 소스, 드레인 영역(24s, 24d)의 대응 영역을 관통하도록 컨택트홀(46)을 형성한다. 다음으로, 상기 컨택트홀(46)로써, 소스 영역(24s)과 접속되는 소스 전극(50s)과, 드레인 영역(24d)과 접속되는 드레인 전극(50d) 혹은 이들의 일체의 신호 배선을 형성한다. 이상과 같은 공정에 의해 도 1에 도시한 바와 같은 액티브 매트릭스형 표시 장치의 화소부나 주변 드라이버부에 이용할 수 있는 박막 트랜지스터가 얻어진다.
또, 얻어진 박막 트랜지스터가, 예를 들면 액티브 매트릭스형 LCD의 화소 TFT에 채용될 경우, 소스 드레인 전극(50s, 50d)까지 형성한 후, TFT를 덮어 평탄화 절연막을 형성하고, 이 막에 컨택트홀을 개구하고, 평탄화 절연막 상에 ITO 등의 화소 전극을 형성하고, 컨택트홀을 통하여 그 화소 전극과 TFT의 소스 혹은 드레인 전극(50)을 접속하며, 또한 필요에 따라서 기판 전면을 덮어 액정의 초기 배향을 제어하기 위한 배향막을 형성한다. 그리고, 이와 같이 하여 얻어진 소자 기판과의 사이에 액정을 끼우고 대향 기판을 배치함으로써 LCD가 얻어진다. 액티브 매트릭스형 OEL 디스플레이에 상기 TFT를 채용할 경우에는, 예를 들면, LCD와 마찬가지로 ITO 화소 전극(제1 전극 : 예를 들면 양극)을 형성하고 컨택트홀을 통하여 TFT와 접속하고, 또한 ITO 화소 전극 상에 발광층을 포함하는 유기층, 금속 전극(제2 전극 : 예를 들면 음극)을 적층한다.
도 3은, 이상과 같이 하여 형성되는 톱게이트형 TFT에 있어서, 층간 절연막(40)의 SiNx막(42)의 막 두께(nm)와 p-ch형 TFT의 동작 임계값(V)의 관계를 나타내고 있다. n-ch형 TFT에서도, p-ch형 TFT에서도, Vth는 0V에 가까운 것이 바람직하다. 그러나, 도 3에 도시된 바와 같이, SiNx막 두께가 0nm, 즉 SiO2막만일때, p-ch형 TFT의 동작 임계값(Vth)은 -4V 이다. 한편, SiNx막 두께를 50nm로 할 경우, p-ch형 TFT의 동작 임계값(이하, Vth)은 약 -2.5V로 상승(절대값은 감소)한다.
층간 절연막(40)에 SiNx막을 채용하지 않는 경우에 Vth가 -4V로 낮은 것은, SiO2막만으로서는 수소 공급 능력이 충분하지 않아 다결정 Si 능동층 내의 댕글링 본드가 수소에 의해서 충분히 종단화되지 않고, 능동층 내에서 캐리어가 댕글링 본드에 쉽게 트랩되기 때문이라고 생각된다. 이에 비하여, SiNx막 두께를 50nm 정도형성하면 Vth는 -2.5V로 현저히 개선된다. 또한, SiNx막 두께를 더 증대시키면, Vth는 더 상승하여 개선되어, SiNx막 두께가 100nm일때, Vth는 약 -2V가 된다. 또한, SiNx막 두께가 100nm 이상으로 되면 Vth는 -2V∼-1.9V 정도로 거의 일정하게 된다. 이상으로부터, 다결정 Si 능동층에 대한 공급 수소량을 늘려 TFT 특성을 개선하기 위해서, 층간 절연막(40)의 SiNx막으로서 적절한 막 두께는, 50nm 정도∼200nm 정도임을 알 수 있다. 또한, 최소한의 막 두께로 최대의 효과를 얻는다는 관점에서, SiNx막의 막 두께는 100nm 정도로 하는 것이 보다 바람직하다는 것을 알 수 있다.
또한, SiNx막의 두께와 TFT의 S값의 관계에 대해서도, 도 3와 같이 SiNx막의 막 두께가 50nm∼200nm 정도의 범위, 보다 바람직하게는 100nm 정도로 하였을 때에 가장 높은 개선 효과가 얻어진다. 여기서, Vth 영역에서의 게이트 소스 인가 전압 Vgs에 대한 드레인 전류 Id의 변화가 서브 임계 특성이고, 이 특성의 기울기의 역수(△Vgs)가 S값이다. 그리고, S값이 작을수록 그 TFT의 온 특성이 급격한 것을 의미한다. 상술한 바와 같이 SiNx막의 막 두께를 0nm부터 50nm∼200nm 정도의 범위로 하면, S값, 즉 서브 임계 특성의 기울기가 증가한다.
따라서, SiNx막의 막 두께를 0nm부터 50nm∼200nm 정도의 범위, 보다 바람직하게는 100nm 정도로 함으로써, p-th형 TFT에 대하여 Vth가 높고(0V에 가깝고), 또한 서브 임계 특성이 급격하고 응답성이 좋은 TFT를 얻는 것이 가능하다.
또, 도 3에서는, p-ch형 TFT의 Vth 특성을 평가하고 있지만, 이것은, p-ch형 TFT가, n-ch형 TFT보다 Vth의 변동이 크기 때문이다. 또한, n-ch형 TFT의 S값은, p-ch형 TFT과 마찬가지로, SiNx막의 막 두께를 0nm부터 50nm∼200nm 정도의 범위, 보다 바람직하게는 100nm 정도로 함으로써 향상, 즉 서브 임계 특성의 기울기를 크게 할 수 있어 고속 응답 가능한 TFT를 실현할 수 있다.
도 4는 상기 층간 절연막(40)의 SiNx막(42)의 막 두께(nm)와 CD(critical dimension) 손실(μm)의 관계를 나타내고 있다. 여기서, CD 손실은, 레지스트 마스크의 개구측단으로부터 피에칭재의 개구측단까지의 거리로 나타나며, 수치가 클수록, 마스크의 패턴과 피에칭재의 패턴의 차가 커, TFT의 집적화 등에서 불리하게 되는 것을 의미한다.
도 4로부터 알 수 있듯이, SiNx막의 막 두께와 CD 손실은 비례 관계에 있고, 막 두께가 두꺼워질수록 CD 손실은 커진다. 층간 절연막(40)의 SiNx막(42)의 막 두께가 100nm 일 때의 CD 손실은 2.5μm이며, 이에 비하여 막 두께가 200nm이 되면 CD 손실은 3μm로, 막 두께 300nm에서는 CD 손실은 3.5μm로 상승한다.
층간 절연막(40)에는, 도 1에 도시한 바와 같이 능동층(24)과 소스 드레인 전극을 접속하기 위한 컨택트홀을 형성해야만 하지만, CD 손실이 크면 실제로 형성되는 컨택트홀의 직경이 매우 커지게 되어, TFT의 소형화에 매우 불리하게 될 뿐만아니라, 컨택트홀 내에서의 전극 배선 재료와 능동층(24)의 접속의 신뢰성의 저하로도 이어진다. 도 5는, 본 실시예와 같이, 다결정 Si 능동층(24) 위에 형성된SiO2게이트 절연막(30), 층간 절연막(40)의 SiNx막(42) 및 SiO2막(44)에 컨택트홀을 개구했을 때의 에칭 단면의 모습을 개념적으로 나타내고 있다. 치밀한 막 구조를 갖는 SiNx막(42)은, SiNx및 SiO2의 에칭제 BHF에 대하여, SiO2막보다 에칭 속도가 약 1/2∼1/3 정도 늦다. 또한, SiO2막(44)과 레지스트(200)의 계면의 밀착성이 그렇게 높지 않기 때문에, 레지스트(200)와의 계면을 따라 에칭액이 침투하여, SiO2막(44)의 계면측이 보다 광범위하게 에칭된다. 따라서, SiNx막(42)이 너무 두꺼우면, SiNx막(42)의 에칭에 시간이 걸려, 도 5에 도시한 바와 같이 레지스트(200)측에 형성된 SiNx막(42) 상층의 SiO2막(44)이 그 평면 방향으로 크게 에칭되어, 컨택트홀의 상부 직경이 커져, 결국 컨택트홀 사이즈가 커져 버린다. 따라서, 이러한 구성으로는 장치의 고밀도화, 고정밀화에 대응하기 어렵게 된다. 또한 SiNx막(42)의 하층에 형성되는 SiO2막으로 이루어지는 게이트 절연막(30)쪽이, 상술된 바와 같이 에칭 속도가 빠르기 때문, 컨택트홀의 하부 부근의 측면은 SiO2부분이 움푹 꺼진 형상이 되어 버린다. 이러한 영역에는 컨택트용 금속 재료가 들어가기 어려워, 접속 불량을 일으킬 가능성이 높아진다. 따라서, 본 실시예와 같이 층간 절연막(40)의 SiNx막의 두께를 50nm∼200nm 정도, 보다 바람직하게는 100nm 정도로 설정함으로써, CD 손실을 최소한으로 하고, 또한 컨택트 불량을 방지하면서 다결정 Si 능동층(24)의 수소화에 의한 TFT 특성 향상을 도모하는 것이 가능해진다.
(제2 실시예)
도 6은, 제2 실시예에 따른 톱게이트형 TFT의 단면 구조를 도시한다. 층간 절연막(40)이, 다결정 Si 능동층(24)측으로부터 수소 공급 능력이 있는 SiNx막(42)과 SiO2막(44)의 적층체인 점은, 상기 실시예와 마찬가지이지만, 본 실시예에서는, 기판과 능동층(24) 사이에 적층 구조의 버퍼층(12)을 구비하며, 또한, 게이트 절연막(30)에 대해서도 적층 구조로 하고 있다.
버퍼층(12)은, 기판측으로부터 SiNx막(14)과 SiO2막(16)이 이 순서로 적층되어 구성되어 있다. SiNx막은, 상술한 바와 같이 SiO2막에 비하여 치밀한 막이기 때문에, 이러한 SiNx막(14)을 기판측에 형성함으로써 기판으로서 염가인 알카리 유리 등을 이용한 경우에 유리로부터 나트륨 이온 등의 불순물이 TFT 능동층 등에 침입하는 것을 확실하게 방지할 수 있다. 또한, SiNx막보다 다결정 Si막에 대한 친화성이 높은 SiO2막(16)이 SiNx막(14)과 다결정 Si 능동층(24) 사이에 그 능동층(24)과 접하여 형성되기 때문에, 기판측 계면의 변형 등에 기인한 다결정 Si 능동층(24)에의 결함 도입을 저감하는 것이 가능하게 된다.
게이트 절연막(30)은, 능동층(24)측으로부터 SiO2막(32)을 두께 60nm∼100nm(예를 들면 80nm 정도), SiNx막(34)을 두께 20nm∼60nm(예를 들면 40nm 정도)로, 이 순서로 형성하여 구성되어 있다. 다결정 Si로 이루어지는 능동층(24)측에 SiO2막(32)이 배치됨으로써, 능동층(24)과의 계면에 발생하는 변형을 저감하여 능동층(24)에 결함이 도입되는 것을 방지할 수 있다. 또한, SiNx막(34)은, 층간 절연막(20)의 SiNx막 만큼은 아니지만 수소 공급 능력을 구비하는 한편, 불순물 차단 기능이 높고, 막 내의 핀홀이 적다. 더욱이 게이트 절연막(30)이 적층 구조이므로 능동층(24)과 게이트 전극(36) 사이의 절연성(내압)의 향상을 도모할 수 있다.
또한, 층간 절연막(40)은, 상술한 바와 같이 능동층(24)측으로부터 SiNx막(42)과, SiO2막(44)의 적층 구조에 의해 구성되지만, 상기 실시예와 마찬가지로, 충분한 수소 공급 능력과 CD 손실의 저감을 위해, SiNx막(42)의 막 두께는 50nm∼200nm 정도(바람직하게는 100nm 정도)로 한다.
이상과 같이 각 절연층(버퍼층(12), 게이트 절연막(30), 층간 절연막(40))을 각각 적층 구조로 하고, 또한 버퍼층(12)은 하층으로부터 SiNx막/SiO2막의 순서로, 게이트 절연막(30)은 SiO2막/SiNx막의 순서로, 층간 절연막(40)은 SiNx막/SiO2막의 순서로 적층함으로써, 신뢰성이 우수하고, 안정된 특성을 갖는 톱게이트형 TFT를 실현 할 수 있다.
또, 이상의 각 실시예에서는 톱게이트형 TFT에 있어서, 게이트 절연막(30) 및 게이트 전극(36) 형성 후에 능동층(24)에 불순물을 도핑한다. 그러나, LDD 구조의 톱게이트형 TFT인 경우, 도핑 시의 가속 에너지의 저감을 도모하고 도핑 마스크의 경화 등을 방지하기 위해서, 게이트 절연막(30) 및 게이트 전극(36) 형성 전에, 정해진 영역에 고농도 도핑을 행하고, 게이트 전극(36) 형성 후, 게이트 전극(36)을 마스크로 하여 불순물을 저농도 도핑해도 된다. 이러한 제조 방법을 채용함으로써, TFT의 면적을 크게 좌우하는 채널 영역 및 LD 영역을 게이트 전극(36)에 대하여 자기 정합적으로 형성할 수 있다. 물론, 이 경우에도 층간 절연막(40)의 SiNx막을 수소 공급원으로 한 수소화 어닐링의 수순에 변경은 없어, 층간 절연막(40)의 형성 후, 예를 들면 도입된 불순물의 활성화 처리와 동시에 행할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 다결정 실리콘 등을 능동층에 이용한 톱게이트형 TFT에 있어서, 층간 절연막에 대한 에칭 정밀도, 신뢰성 등을 저하시키지 않고, 층간 절연막(20)의 SiNx막으로부터 충분한 양의 수소를 공급함으로써 능동층 내의 댕글링 본드를 확실하게 터미네이트하여 TFT의 동작 특성을 향상 할 수 있다.

Claims (5)

  1. 능동층보다 게이트 전극이 상층에 형성되는 톱게이트형 박막 트랜지스터에 있어서,
    기판상에 형성된 반도체막과, 상기 반도체막을 덮은 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극과, 상기 게이트 전극 및 상기 게이트 절연막을 덮어 형성되는 층간 절연막을 구비하며,
    상기 층간 절연막은 상기 게이트 절연막측으로부터 질화 실리콘막과 산화 실리콘막이 이 순서로 적층된 적층 구조를 갖고,
    상기 질화 실리콘막의 막 두께는 50nm 이상 200nm 이하인 것을 특징으로 하는 톱게이트형 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 질화 실리콘막의 막 두께는 100nm 정도인 것을 특징으로 하는 톱게이트형 박막 트랜지스터.
  3. 제1항 또는 제2항에 있어서,
    상기 질화 실리콘막은 다결정 실리콘으로 이루어지는 상기 반도체막에 대한 수소 공급원인 것을 특징으로 하는 톱게이트형 박막 트랜지스터.
  4. 능동층보다 게이트 전극이 상층에 형성되는 톱게이트형 박막 트랜지스터에 있어서,
    기판을 덮어 형성된 버퍼층과, 상기 버퍼층 상에 형성된 반도체막과, 상기 반도체막을 덮은 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극과, 상기 게이트 전극 및 상기 게이트 절연막을 덮어 형성되는 층간 절연막을 구비하고,
    상기 버퍼층은, 상기 기판측으로부터 질화 실리콘막과 산화 실리콘막이 이 순서로 적층된 적층 구조를 갖고,
    상기 게이트 절연막은, 상기 반도체측으로부터 산화 실리콘막과 질화 실리콘막이 이 순서로 적층된 적층 구조를 갖고,
    상기 층간 절연막은, 상기 게이트 절연막측으로부터 질화 실리콘막과 산화 실리콘막이 이 순서로 적층된 적층 구조를 갖는 것을 특징으로 하는 톱게이트형 박막 트랜지스터.
  5. 제4항에 있어서,
    상기 층간 절연막의 상기 질화 실리콘막의 막 두께는 50nm 이상 200nm 이하인 것을 특징으로 하는 톱게이트형 박막 트랜지스터.
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