CN1825629A - 顶栅型薄膜晶体管 - Google Patents

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CN1825629A CNA2006100015888A CN200610001588A CN1825629A CN 1825629 A CN1825629 A CN 1825629A CN A2006100015888 A CNA2006100015888 A CN A2006100015888A CN 200610001588 A CN200610001588 A CN 200610001588A CN 1825629 A CN1825629 A CN 1825629A
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濑川泰生
青田雅明
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Abstract

本发明是一种将栅极电极形成于有源层之上层的顶栅型TFT，覆盖TFT有源层(24)以及栅极绝缘膜(30)、栅极电极(36)而形成的层间绝缘膜(40)，采用由有源层侧积层SiNx膜(42)、SiO2膜(44)的积层结构，SiNx膜(42)的厚度，设定为50nm至200nm左右，更优选100nm左右，借助于设定为上述厚度，可对下层的多结晶Si有源层(24)供给充足的终止悬空键用的氢，并维持形成于该层间绝缘膜(40)的接触孔等的形成精度。从而可提高多结晶SiTFT的特性。

Description

顶栅型薄膜晶体管
本申请是申请号为03119560.1的，申请日为2003年3月11日的，发明名称为“顶栅型薄膜晶体管”的中国专利申请的分案申请。
技术区域
本发明涉及顶栅型薄膜晶体管，特别涉及绝缘膜的结构。
背景技术
液晶显示装置(LCD)，或是最近备受瞩目的有机电致发光(OEL)显示装置等装置中，在各像素中形成开关元件以实现高精度显示的有源矩阵型(active matrix)显示装置为人所熟知。
此外，作为形成于该有源矩阵型显示装置的各像素的开关元件，则以薄膜晶体管(Thin Film Transistor，以下称为TFT)为人所知。在薄膜晶体管之中，于有源层中采用多结晶硅(p-Si)的所谓多结晶SiTFT，与在有源层中采用非晶硅(a-Si)的情况相比，更能够实现高导电率，因此具有良好的响应性，同时可利用栅极电极在有源层中以自行整合的方式形成沟道、源极以及极汲区域，因此，不仅可缩小元件面积，同时也容易构成CMOS(Complementary Metal Oxide Semiconductor)电路。因此，适合作为高精细显示用的开关，此外，可在形成像素用TFT的基板上，构成由同样的TFT所形成的CMOS电路，并内置用以驱动显示部的驱动电路。
多结晶Si膜通过使a-Si膜成膜，再以激光退火处理使之多结晶化后而形成，将上述多结晶Si膜作为有源层使用的TFT，可在熔点低、且廉价的玻璃基板上制作，故相当有助于制作大面积、低成本的有源矩阵型平面显示装置。
发明所要解决的课题
如上所述借助于使用激光退火等的所谓的低温制造工艺所形成的多结晶Si膜，在其膜中的结晶粒界中存在有多数的硅的不配对电子对，该不配对电子对(悬空键dangling bond)是导致捕集载流子使导电率降低，或在关闭TFT时产生漏电流的原因。因此，传统上是对多结晶Si膜施以氢化处理，而该氢化处理是一种借助于氢将膜中的悬空键予以终端化(终止)的处理。
在此，TFT的结构之一、称之为顶栅型(top gate type)TFT，是由栅极绝缘膜覆盖有源层，然后在该有源层上形成栅极电极。上述顶栅型TFT的上述多结晶Si膜的氢化，是利用可使氢导入膜中的等离子体CVD法所形成的SiO2膜，作为覆盖栅极绝缘膜与栅极电极的层间绝缘膜。具体而言，是在利用等离子体CVD法形成SiO2层间绝缘膜之后，借助于氢化退火，使氢通过栅极绝缘膜而由SiO2层间绝缘膜供给至多结晶Si膜，而进行多结晶Si膜的氢化。然而，SiO2层间绝缘膜并未具备充分的能力以作为氢的提供源。此外，为提升氢供给能力，虽可考虑在形成SiO2时进行氢等离子体处理，但该处理的处理步骤过长，故从制造效率、制造成本的角度考量并不理想。
覆盖有源层的栅极绝缘膜，一般多使用SiO2膜的单层结构，但也可在栅极绝缘膜上采用在该SiO2膜上积层氢供给能力较高的氮化硅(SiNX)膜的积层结构。作为氢供给源的氮化硅膜，其膜厚愈厚则含有的氢量愈大。因此，作为氢供给源的氮化硅膜以厚度较厚者为佳。但是，当栅极绝缘膜的膜厚增大时，将产生TFT的工作临界值变动(上升)的问题，因此，无法在栅极绝缘膜中确保作为氢供给源的充分厚度。
此外，如底层栅极型TFT所采用的结构一样，即使将层间绝缘膜作成SiO2膜与SiNX膜的积层结构，如上述一样，由于顶栅型TFT是在层间绝缘膜与多结晶Si膜之间设置栅极绝缘膜或视情况而定设置栅极电极，故氢供给条件不同。
但是，有关顶栅型TFT的良好氢化的供给条件，直至今日，仍未有提案，而极力在追求供给条件的最佳化。
发明内容
为解决上述问题，本发明的目的是在于提升顶栅型薄膜晶体管的特性。
本发明是为达成上述目而研发者，是使栅极电极形成在有源层上层的顶栅型薄膜晶体管，具备有：半导体膜；除对应接触孔的区域外，覆盖所述半导体膜的栅极绝缘膜，其中所述栅极绝缘膜具有至少一氧化硅膜；形成于所述栅极绝缘膜上的栅极电极；以及覆盖所述栅极电极与所述栅极绝缘膜而形成的层间绝缘膜，而所述层间绝缘膜具有：由所述栅极绝缘膜侧依序积层氮化硅膜与氧化硅膜的积层结构；所述氮化硅膜的厚度是在50nm以上200nm以下：以及所述接触孔形成贯通所述层间绝缘膜与所述栅极绝缘膜，其中所述接触孔具有由上层至下层逐渐减小的内径。
根据本发明的其它方式，在上述顶栅型薄膜晶体管中，前述氮化硅膜的膜厚是100nm左右。
根据本发明的其它方式，在上述顶栅型薄膜晶体管中，前述氮化硅膜是由多结晶硅所形成的前述半导体膜的氢供给源。
根据本发明的其它方式，在上述顶栅型薄膜晶体管中，所述内径为：在所述栅极绝缘膜以及在所述层间绝缘膜的所述氮化硅膜的区域的内径，小于在所述层间绝缘膜的所述氧化硅膜的上部的内径，以及所述接触孔对应于所述层间绝缘膜与所述栅极绝缘膜等向扩大。
根据本发明的其它方式，在上述顶栅型薄膜晶体管中，所述接触孔的内表面是连接于所述膜的厚度方向，不会在具有积层结构的所述层间绝缘膜的各积层间的边界上以及在所述层间绝缘膜与所述栅极绝缘膜间的边界上形成不连续处。
借助于在层间绝缘膜的栅极绝缘膜侧形成具有上述厚度的氮化硅膜，可由该氮化硅膜，将足以终止存在于内部的悬空键的氢，供给至由多结晶硅等所形成的有源层。此外，具有上述厚度的氮化硅膜，于层间绝缘膜上形成接触孔时，可确保该接触孔的形成精度，也可对应接触孔的高密度化、高精细化。
本发明的其它方式涉及使栅极电极形成在有源层上层的顶栅型薄膜晶体管，具备：覆盖基板而形成的缓冲层；形成于所述缓冲层上的硅半导体膜；除对应接触孔的区域外，覆盖所述硅半导体膜的栅极绝缘膜；形成于所述栅极绝缘膜上的栅极电极；以及覆盖所述栅极电极与所述栅极绝缘膜而形成的层间绝缘膜，而所述缓冲层具有：由所述基板侧依序积层氮化硅膜与氧化硅膜的积层结构；所述栅极绝缘膜具有：由所述硅半导体侧依序积层氧化硅膜与氮化硅膜的积层结构；所述层间绝缘膜具有：由所述栅极绝缘膜侧依序积层氮化硅膜与氧化硅膜的积层结构：以及所述接触孔形成贯通所述层间绝缘膜与所述栅极绝缘膜，其中所述接触孔具有由上层至下层逐渐减小的内径。
本发明的其它方式涉及使栅极电极形成在有源层上层的顶栅型薄膜晶体管，具备：半导体膜；除对应接触孔的区域外，覆盖所述半导体膜的栅极绝缘膜；形成于所述栅极绝缘膜上的栅极电极；以及覆盖所述栅极电极与所述栅极绝缘膜而形成的层间绝缘膜，而所述栅极绝缘膜至少在与所述半导体膜的接触界面上具有氧化硅膜；所述层间绝缘膜具有：由所述栅极绝缘膜侧依序积层氮化硅膜与氧化硅膜的积层结构；所述接触孔形成贯通所述层间绝缘膜与所述栅极绝缘膜，其中所述接触孔具有由上层至下层逐渐减小的内径；以及所述层间绝缘膜的所述氮化硅膜的厚度是在50nm以上200nm以下。
本发明的其它方式涉及使栅极电极形成在有源层上层的顶栅型薄膜晶体管，具备：半导体膜；覆盖所述半导体膜的栅极绝缘膜，其中所述栅极绝缘膜具有至少一氧化硅膜；形成于所述栅极绝缘膜上的栅极电极；以及覆盖所述栅极电极与所述栅极绝缘膜而形成的层间绝缘膜，而所述层间绝缘膜具有：由所述栅极绝缘膜侧依序积层氮化硅膜与氧化硅膜的积层结构；所述氮化硅膜的厚度所满足的条件：在形成贯通所述层间绝缘膜与所述栅极绝缘膜的接触孔时，临界尺寸损失是在3μm以下，其中所述接触孔具有由上层至下层逐渐减小的内径。
本发明的其它方式涉及使栅极电极形成在有源层上层的顶栅型薄膜晶体管，具备：半导体膜；覆盖所述半导体膜的栅极绝缘膜，其中所述栅极绝缘膜具有至少一氧化硅膜；形成于所述栅极绝缘膜上的栅极电极；以及覆盖所述栅极电极与所述栅极绝缘膜而形成的层间绝缘膜，而所述层间绝缘膜具有：由所述栅极绝缘膜侧依序积层氮化硅膜与氧化硅膜的积层结构；形成贯通所述层间绝缘膜的接触孔，其中所述接触孔具有由上层至下层逐渐减小的内径；以及所述氮化硅膜的厚度为：使所述顶栅型薄膜晶体管的工作临界值(operation threshold value)的变化量介于既定范围内的厚度。
本发明的其它方式涉及使栅极电极形成在有源层上层的顶栅型薄膜晶体管，具有：覆盖基板而形成的缓冲层，形成于前述缓冲层上的半导体膜，覆盖前述半导体膜的栅极绝缘膜，形成于前述栅极绝缘膜上的栅极电极，以及覆盖前述栅极电极与前述栅极绝缘膜而形成的层间绝缘膜；而前述缓冲层具有：由前述基板侧依序积层氮化硅膜与氧化硅膜的积层结构，前述栅极绝缘膜，具有：由前述半导体侧依序积层氧化硅膜与氮化硅膜的积层结构，而前述层间绝缘膜具有：由前述栅极绝缘膜侧依序积层氮化硅膜与氧化硅膜的积层结构。
根据本发明的其它方式，在上述顶栅型薄膜晶体管中，前述层间绝缘膜的前述氮化硅膜的膜厚是在50nm以上200nm以下。
如上所述，分别将缓冲层、栅极绝缘膜、层间绝缘膜做成积层结构，借助于氮化硅膜、氧化硅膜的组合使上述各层形成最佳的积层顺序，藉此可提升晶体管的动作特性、信赖性，并以高集成度形成顶栅型TFT。具体而言，由于氮化硅膜是存在于薄膜晶体管的上下位置，因此可借助于该氮化硅膜确实阻挡杂质扩散于薄膜晶体管之中。此外，作为氢供给源的上述层间绝缘膜以及栅极绝缘膜的各氮化硅膜，因近接配置于薄膜晶体管的多结晶硅有源层附近，而得以有效地对多结晶硅供给氢。此外，栅极绝缘膜为多层结构，且存在有致密的氮化硅膜，故可提升薄膜晶体管的耐压度。同样地，层间绝缘膜也是借助于其为多层结构且存在由氮化硅膜，而得以与栅极绝缘膜共同提升对外界的污染物质的阻挡功能。此外，利用激光退火使非晶质硅多结晶化时，由于该硅膜的下层存在有阻挡层，故可扩大激光的输出强度等界限，而使薄膜晶体管的工作临界值(Vth)的控制更为确实。此外，可借助于该阻挡层进行显示装置的色调调整，而有助于显示装置的品质提升。
附图说明
图1是表示本发明的第1实施方式的薄膜晶体管的概略截面结构图。
图2(a)至(e)是表示图1所示的薄膜晶体管的制造工序的图。
图3是表示本发明的实施方式的层间绝缘膜的SiNx膜厚与p-ch型TFT的工作临界值之间的关系图。
图4是本发明的实施方式的层间绝缘膜的SiNx膜厚与CD损失的关系图。
图5是表示贯通层间绝缘膜而形成的接触孔的截面形状图。
图6是表示本发明的第2实施方式的薄膜晶体管的概略截面结构图。
符号说明：10基板、12缓冲层、14缓冲层的SiNx膜、16缓冲层的SiO2膜、22a-Si膜、24有源层(多结晶Si膜)、24s源极区域、24d漏极区域、30栅极绝缘膜、32栅极绝缘膜的SiO2膜、34栅极绝缘膜的SiNx膜、36栅极电极、40层间绝缘膜、42层间绝缘膜的SiNx膜、44层间绝缘膜的SiO2膜、50s源极电极、50d漏极电极、200抗蚀剂层(掩膜)。
具体实施方式
以下，利用附图说明本发明的最佳实施方式〔以下称实施方式〕。
实施方式1
图1表示本发明的实施方式的TFT的截面结构。此外，如图1所示，TFT，可在有源矩阵型显示装置(LCD或OEL显示装置等)中采用：各像素所采用的作为开关元件的像素TFT；或与该开关元件同时形成于同一基板的形成驱动电路的CMOS结构的TFT等。
本实施方式的TFT，是使栅极电极36形成在有源层24上层的顶栅型TFT，是采用SiNx膜42与SiO2膜44的积层膜作为覆盖栅极绝缘膜30与栅极电极36的层间绝缘膜40。此外，配置于栅极绝缘膜30侧、可作为有源层24的氢供给源使用而发挥功能的上述SiNx膜42的膜厚是设定在50nm至200nm，但优选在100nm左右。
图2，是表示上述的TFT制造工序，以下参照图1与图2说明该制造工序。作为形成TFT的基板，可使用绝缘基板或半导体基板，但在本发明中，是采用低熔点的透明玻璃基板10。在该玻璃基板10上，形成由TFT的多结晶Si所构成的有源层图案。具体而言，如图2(a)所示，是在玻璃基板10上，形成厚度约40nm至50nm程度的a-Si膜22。此外，为防止在之后的退火步骤中产生磨损，而对该a-Si膜22进行脱氢化的退火。接着，在a-Si膜22上照射准分子激光束以进行多结晶化退火。借助于退火而获得的多结晶Si膜，图案化成TFT的有源层24的形状。
以下，如图2(b)所示，形成覆盖有源层24而由SiO2所形成的栅极绝缘膜30，并在该栅极绝缘膜30上，形成由Cr等高熔点金属所构成的栅极电极材料，并将其图案化成所希望的栅极电极36的形状。
在此，若是一种n导电型TFT(以下以n型TFT表示)的情形，在形成LDD时(Lightly Doped Drain)，如图2(c)所示，借助于光刻法选择性地残留抗蚀剂层200，以便按照较栅极电极36的电极长(附图的横向)多出一定距离长度范围的方式加以覆盖。此外，将驱动电路内置于同一基板时，其CMOS电路的p沟道TFT有源层也以该抗蚀剂层200覆盖。将残留的抗蚀剂层200作为掩膜，使磷等杂质通过栅极绝缘膜30而高浓度地掺杂(注入)于有源层24中。藉此，在有源层24的没有被掩膜覆盖的区域中，高浓度地掺杂n型杂质，而于之后形成构成源极区域与漏极区域24s、24d的高浓度杂质区域(N+区域)。
以下，如图2(d)所示，将作为掩膜的抗蚀剂层200去除，并以露出的栅极电极36作为掩膜，而以低浓度将磷等杂质掺杂于有源层24中。藉此，在有源层24的栅极电极36的正下方的未掺杂杂质的真性区域(intrinsic region)两侧，亦即在与最初的高浓度杂质掺杂步骤中所形成的N+区域之间，形成低浓度杂质(LD)区域(N-区域)。此外，掺杂杂质后，可利用准分子激光等的照射进行退火处理，使掺杂于有源层24的杂质活性化。
活性化处理后，如图2(e)所示，形成层间绝缘膜40以覆盖包含栅极绝缘膜30与栅极电极36的基板全体。层间绝缘膜40，如上所述，是利用等离子体CVD法由栅极绝缘膜30侧依序积层SiNx膜42与SiO2膜44而形成。在此，本实施方式的SiNx膜42，其厚度是设定在50nm以上200nm以下。而理想的膜厚为100nm。通过将SiNx膜42设定为上述厚度，如上述一般，在进行氢化退火时可充分发挥对多结晶SiNx膜(有源层)24的氢供给能力，且在形成接触孔时，可满足必要的蚀刻特性。此外，SiO2膜44的膜厚虽无特别的限制，但举例而言，可设定为500nm左右。
形成层间绝缘膜40后，在氮气环境中进行退火(氢化退火)，借助于栅极绝缘膜16由层间绝缘膜40的SiNx膜42将含于膜内的氢离子导入于多结晶Si有源层24。此外，退火温度设定为：氢离子可自由移动、基板10不会遭受热变形等损伤左右。如本实施方式一般，使用玻璃作为基板时，退火温度约在350℃至450℃。根据上述的氢化退火，氢是借助于并通过栅极绝缘膜30而由SiNx膜42被供给至多结晶Si有源层24，而多结晶Si有源层内的悬空键是借助于该氢而终止化。在此，由金属材料所构成的栅极电极36本身并不会使氢透过，但是在上方由栅极电极36所覆盖的有源层24的区域(以后的沟道区域)中，由于来自SiNx膜42的氢是由栅极电极36的侧方通过栅极绝缘膜30而转入栅极的正下方区域而引进，故得以确实进行对TFT的特性影响极大的沟道区域中的缺陷修复(终端化)。
进行氢化退火后，接着，形成接触孔46使之贯通层间绝缘膜22与栅极绝缘膜30的源极、漏极区域24s、24d的对应区域。接着，借助于上述接触孔46，形成连接源极区域24s的源极电极50s，以及连接漏极区域24d的漏极电极50d或是两者的整体的信号配线。借助于上述步骤，可获得能够用于图1所示的有源矩阵型显示装置的像素部或周边驱动部的薄膜晶体管。
此外，将所获得的薄膜晶体，应用于例如有源矩阵型LCD的像素TFT时，在形成源极、漏极电极50s、50d后，覆盖TFT而形成平面化绝缘膜，在该膜上开设接触孔，并于平面化绝缘膜上形成ITO等像素电极，借助于接触孔使该像素电极与TFT的源极或漏极电极50连接，并在必要时形成覆盖基板全面以控制液晶的初期定向的定向膜。此外，可借助于配置上述所得的元件基板，以及中间挟置液晶的对向基板而获得LCD。于有源矩阵型OEL显示中采用上述TFT时，例如，是与LCD相同，形成ITO像素电极(第1电极：例如阳极)并借助于接触孔与TFT连接，而在ITO像素电极上积层包含发光层的有机层、金属电极(第2电极：例如阴极)。
图3是表示：根据上述方式形成的顶栅型TFT中的层间绝缘膜40的SiNx膜42的膜厚(nm)，与p-ch型TFT的工作临界值(V)之间的关系。不论是n-ch型TFT，或是p-ch型TFT，Vth均以接近0V较为理想。然而，如图3所示，SiNx的膜厚为0nm，亦即仅有SiO2膜时，p-ch型TFT的工作临界值(Vth)为-4V。另一方面，将SiNx的膜厚设定为50nm时，p-ch型TFT的工作临界值(以下以Vth表示)将上升到-2.5V(绝对值减少)。
层间绝缘膜40中未采用SiNx膜时，Vth降低为-4V的原因是在于：SiO2膜并不具备充分的氢供给能力，导致无法借助于氢使多结晶Si有源层中的悬空键充分终端化，故在有源层中载流子容易被悬空键所捕集。相对地，将SiNx的膜厚设定在50nm左右时，Vth可上升至-2.5V而有明显的改善。此外，若进一步增加SiNx膜的膜厚时，Vth可再度上升并改善。SiNx膜厚为100nm时，Vth约为-2V。此外，SiNx膜厚大于100nm时则Vth大致为-2V至-1.9V左右并趋于稳定。由上述说明得知：为增加提供给多结晶Si有源层的氢供给量、改善TFT特性，层间绝缘膜40的SiNx膜的适当膜厚，大致在50nm至200nm左右。此外，基于以最小限度的膜厚获得最佳效果的考量，SiNx膜的膜厚是以100nm左右最为理想。
此外，有关SiNx膜的厚度与TFT的S值之间的关系，与图3相同，当SiNx膜的膜厚在50nm至200nm左右，或理想的100nm左右时可获得最佳的改善效果。在此，漏极电流Id对Vth区域的栅极源极施加电压Vgs的变化即次临界(subthreshold)特性，该特性倾向的倒数(ΔVgs)为S值。S值愈小，表示该TFT的开启特性愈明显。如上所述将SiNx膜的膜厚设定为0nm至50nm～200nm左右范围时，S值，亦即次临界特性的倾向增强。
因此，将SiNx膜的膜厚设定为0nm至50nm～200nm左右范围，或理想的100nm左右时，因p-ch型TFT的Vth升高(接近0V)，且次临界特性明显而得以获得具良好响应性的TFT。
此外，在图3中，是针对p-ch型TFT的Vth特性进行评价，此乃因为p-th型TFT相较于n-ch型TFT，其Vth的变动较大的缘故。此外，n-ch型TFT的S值，与p-ch型TFT相同，是通过将SiNx膜的膜厚设定在0nm至50nm～200nm左右范围，或理想的100nm左右而提升，而得以使次临界特性的倾向增强并实现可高速应答的TFT。
图4是显示：上述层间绝缘膜40的SiNx膜42的膜厚(nm)与CD(critical dimension：临界尺寸)损失(μm)间的关系。在此，CD损失，是以抗蚀剂掩膜的开口侧端至被蚀刻材的开口侧端之间的距离表示，数值愈大，掩膜的图案与被蚀刻材的图案的差异愈大，意味着不利于TFT的集成化。
由图4可清楚得知，SiNx膜的膜厚与CD损失之间是存在着比例关系，SiNx膜的厚度愈厚CD的损失则愈大。层间绝缘膜40的SiNx膜42的膜厚为100nm时CD损失为2.5μm，相对地，膜厚为200nm时CD损失为3μm，而膜厚在300nm时CD损失则上升至3.5μm。
层间绝缘膜40中，如图1所示，必需形成用以连接有源层24与源极、漏极电极的接触孔，但CD损失过大时，实际形成的接触孔的口径也随着变得极大，该种现象不仅不利于TFT的小型化，同时也导致接触孔内的电极配线材料与有源层24间的连接信赖性降低。图5如本实施方式一样，在多结晶Si有源层24上所形成的SiO2栅极绝缘膜30、层间绝缘膜40的SiNx膜42以及SiO2膜44上开设接触孔时，其蚀刻截面的形状。具有细密的膜结构的SiNx膜42，其对于SiNx与SiO2的腐蚀剂BHF的蚀刻速度，是较SiO2膜低了大约1/2至1/3左右。此外，由于SiO2膜44与抗蚀剂200之间的界面密着性不高，因此蚀刻液将沿着与抗蚀剂200之间的界面渗透，而使SiO2膜44的界面侧的蚀刻范围变大。因此，SiNx膜42的厚度过厚时，会增加SiNx膜42的蚀刻时间，如图5所示，使得形成于抗蚀剂200侧的SiNx膜42上层的SiO2膜44的蚀刻范围沿着该平面方向扩大，且接触孔的上部径变大，而导致接触孔尺时变大。因此，借助于上述结构将难以对应装置的高密度化与高精细化。此外，关于形成于SiNx膜42下层、由SiO2膜44所构成的栅极绝缘膜30，如上述一般，因蚀刻速度较快，使得接触孔下部附近的侧面SiO2部分形成凹陷形状。由于接触用金属材料不易进入上述区域中，故增加接触不良的可能性。因此，如本实施方式所示一般，将层间绝缘膜40的SiNx膜的厚度，设定在50nm至200nm左右，或理想的100nm左右，藉此，即可将CD损失约束在最小限度，并在防止接触不良的同时，可借助于多结晶Si有源层24的氢化而达到提升TFT特性的目的。
实施方式2
图6显示，第2实施方式的顶栅型TFT的截面结构。层间绝缘膜40，是由多结晶Si有源层24侧将具有氢供给能力的SiNx膜42与SiO2膜44积层而成的积层体，此点与上述实施方式相同，但本实施方式，在基板与有源层24之间又具备有积层结构的缓冲层12，且栅极绝缘膜30也为积层结构。
缓冲层12是由基板侧依序积层SiNx膜42与SiO2膜44而成。SiNx膜，如上述一般，是较SiO2膜更为细密的膜，因此可在基板侧形成上述SiNx膜14，而在使用廉价的碱性玻璃作为基板时，得以确实防止玻璃的钾离子等杂质侵入TFT有源层中。此外，由于对多结晶Si膜的亲和性较SiNx膜为高的SiO2膜16，是在SiNx膜14与多结晶有源层24之间，与该有源层24连接而形成，因此可降低因基板侧的界面失真而使缺陷导入多结晶Si有源层24的可能性。
栅极绝缘膜30是由有源层24侧依序形成厚度在60nm至100nm(例如80nm左右)之间的SiO2膜32，与厚度在20nm至60nm(例如40nm左右)之间的SiNx膜34而构成。通过将SiO2膜32配置于多结晶Si所构成的有源层24侧，可降低产生于与有源层24之间的界面的变形，并防止缺陷导入于有源层24中。此外，SiNx膜34，虽不及层间绝缘膜20的SiNx膜，却同样具有氢供给能力，此外，在另一方面，SiNx膜具有较高的杂质阻挡功能，且其膜中的针孔较少。此外，因栅极绝缘膜30为积层结构之故而得以提升有源层24与栅极电极36之间的绝缘性(耐压)。
此外，如上所述，层间绝缘膜40是由有源层24侧借助于SiNx膜42与SiO2膜44的积层结构而构成，与上述实施方式相同，为使之具备充分的氢供给能力并降低CD损失，而将SiNx膜42的膜厚设定在50nm至200nm左右(理想的膜厚为100nm左右)。
如上所述，将各绝缘层(缓冲层12、栅极绝缘膜30、层间绝缘膜40)分别作成积层结构，并借助于使缓冲层12由下层依照SiNx膜/SiO2膜的顺序，栅极绝缘膜30依照SiO2膜/SiNx膜的顺序，层间绝缘膜40依照SiNx膜/SiO2膜的顺序，分别积层形成，即可实现具有良好信赖性及安定的特性的顶栅型TFT。
此外，根据上述各实施方式，顶栅型TFT，是在形成栅极绝缘膜30以及栅极电极36之后，于有源层24中掺杂杂质。但是，LDD结构的顶栅型TFT，为降低掺杂时的加速能源并防止掺杂掩膜的硬化，可在形成栅极绝缘膜30以与栅极电极36之前，于预定的区域中进行高浓度掺杂，而在形成栅极电极36后，以栅极电极36作为掩膜而进行低浓度的杂质掺杂。借助于采用上述制造方法，可使左右TFT面积极大的沟道区域以及LD区域，在栅极电极上自行整合形成。当然，此时，在以层间绝缘膜40的SiNx膜作为氢供给源的氢化退火的步骤上并无任何变更，其可在形成层间绝缘膜40的后，例如与所导入的杂质的活性化处理同时进行。
如上述一般，根据本发明，是一种将多结晶硅等使用于有源层的顶栅型TFT，不仅不会降低蚀刻层间绝缘膜的精度与信赖性等，同时可借助于由层间绝缘膜20的SiNx膜供给充足的氢，而确实终止有源层中的悬空键并提升TFT的动作特性。

Claims (15)

1.一种栅极电极形成在有源层上层的顶栅型薄膜晶体管，具备：
半导体膜；
除对应接触孔的区域外，覆盖所述半导体膜的栅极绝缘膜，其中所述栅极绝缘膜具有至少一氧化硅膜；
形成于所述栅极绝缘膜上的栅极电极：以及
覆盖所述栅极电极与所述栅极绝缘膜而形成的层间绝缘膜，其特征为，
所述层间绝缘膜具有：由所述栅极绝缘膜侧依序积层氮化硅膜与氧化硅膜的积层结构；
所述氮化硅膜的厚度是在50nm以上200nm以下；以及
所述接触孔形成贯通所述层间绝缘膜与所述栅极绝缘膜，其中所述接触孔具有由上层至下层逐渐减小的内径。
2.如权利要求1所述的顶栅型薄膜晶体管，其特征为，所述内径为：在所述栅极绝缘膜以及在所述层间绝缘膜的所述氮化硅膜的区域的内径，小于在所述层间绝缘膜的所述氧化硅膜的上部的内径，以及所述接触孔对应于所述层间绝缘膜与所述栅极绝缘膜等向扩大。
3.如权利要求1所述的顶栅型薄膜晶体管，其特征为，所述接触孔的内表面是连接于所述膜的厚度方向，不会在具有积层结构的所述层间绝缘膜的各积层间的边界上以及在所述层间绝缘膜与所述栅极绝缘膜间的边界上形成不连续处。
4.一种栅极电极形成在有源层上层的顶栅型薄膜晶体管，具备：
覆盖基板而形成的缓冲层；
形成于所述缓冲层上的硅半导体膜；
除对应接触孔的区域外，覆盖所述硅半导体膜的栅极绝缘膜；
形成于所述栅极绝缘膜上的栅极电极；以及
覆盖所述栅极电极与所述栅极绝缘膜而形成的层间绝缘膜，其特征为，
所述缓冲层具有：由所述基板侧依序积层氮化硅膜与氧化硅膜的积层结构；
所述栅极绝缘膜具有：由所述硅半导体侧依序积层氧化硅膜与氮化硅膜的积层结构；
所述层间绝缘膜具有：由所述栅极绝缘膜侧依序积层氮化硅膜与氧化硅膜的积层结构；以及
所述接触孔形成贯通所述层间绝缘膜与所述栅极绝缘膜，其中所述接触孔具有由上层至下层逐渐减小的内径。
5.如权利要求4所述的顶栅型薄膜晶体管，其特征为，所述内径为：在所述栅极绝缘膜以及在所述层间绝缘膜的所述氮化硅膜的区域的内径，小于在所述层间绝缘膜的所述氧化硅膜的上部的内径，以及所述接触孔对应于所述层间绝缘膜与所述栅极绝缘膜等向扩大。
6.如权利要求4所述的顶栅型薄膜晶体管，其特征为，所述接触孔的内表面是连接于所述膜的厚度方向，不会在具有积层结构的所述层间绝缘膜的各积层间的边界上以及在所述层间绝缘膜与所述栅极绝缘膜间的边界上形成不连续处。
7.一种栅极电极形成在有源层上层的顶栅型薄膜晶体管。具备：
半导体膜；
除对应接触孔的区域外，覆盖所述半导体膜的栅极绝缘膜；
形成于所述栅极绝缘膜上的栅极电极；以及
覆盖所述栅极电极与所述栅极绝缘膜而形成的层间绝缘膜，其特征为，
所述栅极绝缘膜至少在与所述半导体膜的接触界面上具有氧化硅膜；
所述层间绝缘膜具有：由所述栅极绝缘膜侧依序积层氮化硅膜与氧化硅膜的积层结构：
所述接触孔形成贯通所述层间绝缘膜与所述栅极绝缘膜，其中所述接触孔具有由上层至下层逐渐减小的内径；以及
所述层间绝缘膜的所述氮化硅膜的厚度是在50nm以上200nm以下。
8.如权利要求7所述的顶栅型薄膜晶体管，其特征为，所述内径为：在所述栅极绝缘膜以及在所述层间绝缘膜的所述氮化硅膜的区域的内径，小于在所述层间绝缘膜的所述氧化硅膜的上部的内径，以及所述接触孔对应于所述层间绝缘膜与所述栅极绝缘膜等向扩大。
9.如权利要求7所述的顶栅型薄膜晶体管，其特征为，所述接触孔的内表面是连接于所述膜的厚度方向，不会在具有积层结构的所述层间绝缘膜的各积层间的边界上以及在所述层间绝缘膜与所述栅极绝缘膜间的边界上形成不连续处。
10.一种栅极电极形成在有源层上层的顶栅型薄膜晶体管，具备：
半导体膜；
覆盖所述半导体膜的栅极绝缘膜，其中所述栅极绝缘膜具有至少一氧化硅膜；
形成于所述栅极绝缘膜上的栅极电极；以及
覆盖所述栅极电极与所述栅极绝缘膜而形成的层间绝缘膜，其特征为，
所述层间绝缘膜具有：由所述栅极绝缘膜侧依序积层氮化硅膜与氧化硅膜的积层结构；
所述氮化硅膜的厚度所满足的条件：在形成贯通所述层间绝缘膜与所述栅极绝缘膜的接触孔时，临界尺寸损失是在3μm以下，其中所述接触孔具有由上层至下层逐渐减小的内径。
11.如权利要求10所述的顶栅型薄膜晶体管，其特征为，所述内径为：在所述栅极绝缘膜以及在所述层间绝缘膜的所述氮化硅膜的区域的内径，小于在所述层间绝缘膜的所述氧化硅膜的上部的内径，以及所述接触孔对应于所述层间绝缘膜与所述栅极绝缘膜等向扩大，
12.如权利要求10所述的顶栅型薄膜晶体管，其特征为，所述接触孔的内表面是连接于所述膜的厚度方向，不会在具有积层结构的所述层间绝缘膜的各积层间的边界上以及在所述层间绝缘膜与所述栅极绝缘膜间的边界上形成不连续处。
13.一种栅极电极形成在有源层上层的顶栅型薄膜晶体管，具备：
半导体膜；
覆盖所述半导体膜的栅极绝缘膜，其中所述栅极绝缘膜具有至少一氧化硅膜；
形成于所述栅极绝缘膜上的栅极电极：以及
覆盖所述栅极电极与所述栅极绝缘膜而形成的层间绝缘膜，其特征为，
所述层间绝缘膜具有：由所述栅极绝缘膜侧依序积层氮化硅膜与氧化硅膜的积层结构：
形成贯通所述层间绝缘膜的接触孔，其中所述接触孔具有由上层至下层逐渐减小的内径；以及
所述氮化硅膜的厚度为：使所述顶栅型薄膜晶体管的工作临界值的变化量介于既定范围内的厚度。
14.如权利要求13所述的顶栅型薄膜晶体管，其特征为，所述内径为：在所述栅极绝缘膜以及在所述层间绝缘膜的所述氮化硅膜的区域的内径，小于在所述层间绝缘膜的所述氧化硅膜的上部的内径，以及所述接触孔对应于所述层间绝缘膜与所述栅极绝缘膜等向扩大。
15.如权利要求13所述的顶栅型薄膜晶体管，其特征为，所述接触孔的内表面是连接于所述膜的厚度方向，不会在具有积层结构的所述层间绝缘膜的各积层间的边界上以及在所述层间绝缘膜与所述栅极绝缘膜间的边界上形成不连续处。
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005049430A (ja) * 2003-07-30 2005-02-24 Hitachi Ltd 画像表示装置
JP4232675B2 (ja) * 2004-04-01 2009-03-04 セイコーエプソン株式会社 半導体装置の製造方法
CN100345310C (zh) * 2004-04-26 2007-10-24 统宝光电股份有限公司 薄膜晶体管及其制作方法
TWI246199B (en) * 2004-07-09 2005-12-21 Au Optronics Corp Semiconductor device and LTPS-TFT within and method of making the semiconductor device
CN100447964C (zh) * 2004-11-26 2008-12-31 中华映管股份有限公司 薄膜晶体管的制作方法
KR101293567B1 (ko) * 2006-02-21 2013-08-06 삼성디스플레이 주식회사 표시장치의 제조방법
JP2007242895A (ja) 2006-03-08 2007-09-20 Mitsubishi Electric Corp 薄膜トランジスタ装置及びその製造方法
JP2008085251A (ja) * 2006-09-29 2008-04-10 Sony Corp 薄膜半導体装置、表示装置、および薄膜半導体装置の製造方法
JP5023768B2 (ja) * 2007-03-30 2012-09-12 ソニー株式会社 固体撮像素子及びその製造方法
KR101538648B1 (ko) 2007-07-31 2015-07-22 인벤사스 코포레이션 실리콘 쓰루 비아를 사용하는 반도체 패키지 공정
WO2009057444A1 (ja) * 2007-11-02 2009-05-07 Sharp Kabushiki Kaisha 回路基板及び表示装置
US8780629B2 (en) * 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
KR101791279B1 (ko) * 2010-01-15 2017-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20110090408A (ko) 2010-02-03 2011-08-10 삼성전자주식회사 박막 형성 방법, 표시판용 금속 배선 및 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
TWI423437B (zh) * 2010-04-07 2014-01-11 Au Optronics Corp 有機發光二極體顯示器之畫素結構及其製作方法
JP5443588B2 (ja) * 2010-06-22 2014-03-19 パナソニック株式会社 発光表示装置及びその製造方法
WO2013080260A1 (ja) 2011-11-30 2013-06-06 パナソニック株式会社 半導体装置及び表示装置
CN103378162A (zh) * 2012-04-11 2013-10-30 东莞万士达液晶显示器有限公司 薄膜晶体管及其制作方法
US9721973B2 (en) 2014-02-24 2017-08-01 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
KR102401432B1 (ko) * 2014-02-24 2022-05-26 엘지디스플레이 주식회사 표시장치
US10186528B2 (en) * 2014-02-24 2019-01-22 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
EP2911202B1 (en) * 2014-02-24 2019-02-20 LG Display Co., Ltd. Thin film transistor substrate and display using the same
KR102279392B1 (ko) * 2014-02-24 2021-07-21 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
US10985196B2 (en) 2014-02-24 2021-04-20 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
EP2911199B1 (en) 2014-02-24 2020-05-06 LG Display Co., Ltd. Thin film transistor substrate and display using the same
US9881986B2 (en) 2014-02-24 2018-01-30 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US10325937B2 (en) 2014-02-24 2019-06-18 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
US9543370B2 (en) * 2014-09-24 2017-01-10 Apple Inc. Silicon and semiconducting oxide thin-film transistor displays
CN105118777A (zh) * 2015-07-01 2015-12-02 深圳市华星光电技术有限公司 Tft背板的制作方法及其结构
CN106558538B (zh) * 2015-09-18 2019-09-13 鸿富锦精密工业（深圳）有限公司 阵列基板、显示装置及阵列基板的制备方法
CN109273404B (zh) * 2017-07-12 2021-01-26 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板、显示装置
CN108598093B (zh) 2018-05-24 2021-01-15 京东方科技集团股份有限公司 阵列基板的制造方法、阵列基板和显示面板
KR102577900B1 (ko) * 2018-06-12 2023-09-13 삼성디스플레이 주식회사 유기발광 표시장치

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5162892A (en) * 1983-12-24 1992-11-10 Sony Corporation Semiconductor device with polycrystalline silicon active region and hydrogenated passivation layer
US5130772A (en) * 1989-12-15 1992-07-14 Samsung Electron Devices Co., Ltd. Thin film transistor with a thin layer of silicon nitride
JPH04162668A (ja) * 1990-10-26 1992-06-08 Hitachi Ltd 半導体装置およびその製造方法
WO1992014268A1 (en) * 1991-01-30 1992-08-20 Minnesota Mining And Manufacturing Company Polysilicon thin film transistor
EP0499979A3 (en) * 1991-02-16 1993-06-09 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device
TW223178B (en) * 1992-03-27 1994-05-01 Semiconductor Energy Res Co Ltd Semiconductor device and its production method
US5707746A (en) * 1992-09-25 1998-01-13 Sharp Kabushiki Kaisha Thin film transistor device with advanced characteristics by improved matching between a glass substrate and a silicon nitride layer
US5440168A (en) * 1993-02-22 1995-08-08 Ryoden Semiconductor System Engineering Corporation Thin-film transistor with suppressed off-current and Vth
JPH06338601A (ja) * 1993-05-31 1994-12-06 Toshiba Corp 半導体装置及びその製造方法
US6150692A (en) * 1993-07-13 2000-11-21 Sony Corporation Thin film semiconductor device for active matrix panel
US5492843A (en) * 1993-07-31 1996-02-20 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device and method of processing substrate
US5627089A (en) * 1993-08-02 1997-05-06 Goldstar Co., Ltd. Method for fabricating a thin film transistor using APCVD
US5545576A (en) * 1994-04-28 1996-08-13 Casio Computer Co., Ltd. Method for manufacturing a thin film transistor panel
US5508532A (en) * 1994-06-16 1996-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with braded silicon nitride
JP3464285B2 (ja) * 1994-08-26 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6124606A (en) * 1995-06-06 2000-09-26 Ois Optical Imaging Systems, Inc. Method of making a large area imager with improved signal-to-noise ratio
US5641974A (en) * 1995-06-06 1997-06-24 Ois Optical Imaging Systems, Inc. LCD with bus lines overlapped by pixel electrodes and photo-imageable insulating layer therebetween
US6396078B1 (en) * 1995-06-20 2002-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a tapered hole formed using multiple layers with different etching rates
JP3604106B2 (ja) * 1995-09-27 2004-12-22 シャープ株式会社 液晶表示装置
JP3646999B2 (ja) * 1995-09-28 2005-05-11 シャープ株式会社 透過型液晶表示装置
US5728608A (en) * 1995-10-11 1998-03-17 Applied Komatsu Technology, Inc. Tapered dielectric etch in semiconductor devices
US5616933A (en) * 1995-10-16 1997-04-01 Sony Corporation Nitride encapsulated thin film transistor fabrication technique
US6294799B1 (en) * 1995-11-27 2001-09-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating same
KR0171984B1 (ko) * 1995-12-11 1999-03-30 김주용 박막 트랜지스터의 자기 정렬 노광 방법
JP3729955B2 (ja) * 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3317387B2 (ja) * 1996-06-03 2002-08-26 シャープ株式会社 アクティブマトリクス基板およびその製造方法
US5880018A (en) * 1996-10-07 1999-03-09 Motorola Inc. Method for manufacturing a low dielectric constant inter-level integrated circuit structure
JP3323889B2 (ja) * 1996-10-28 2002-09-09 三菱電機株式会社 薄膜トランジスタの製造方法
JP4086925B2 (ja) * 1996-12-27 2008-05-14 株式会社半導体エネルギー研究所 アクティブマトリクスディスプレイ
JP3269787B2 (ja) * 1997-05-27 2002-04-02 シャープ株式会社 液晶表示装置
JP3599972B2 (ja) * 1997-09-30 2004-12-08 三洋電機株式会社 薄膜トランジスタの製造方法
US6140668A (en) * 1998-04-28 2000-10-31 Xerox Corporation Silicon structures having an absorption layer
US6261881B1 (en) * 1998-08-21 2001-07-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device provided with semiconductor circuit consisting of semiconductor element and method of manufacturing the same
TW502236B (en) * 2000-06-06 2002-09-11 Semiconductor Energy Lab Display device
US6690034B2 (en) * 2000-07-31 2004-02-10 Semiconductor Energy Laboratory Co., Ltd. Light emitting device

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