KR20100062975A

KR20100062975A - 고체 촬상 장치 및 거리 화상 측정 장치

Info

Publication number: KR20100062975A
Application number: KR1020097026612A
Authority: KR
Inventors: 미츠히토 마세; 세이이치로 미즈노; 미츠타카 다케무라
Original assignee: 하마마츠 포토닉스 가부시키가이샤
Priority date: 2007-08-22
Filing date: 2008-08-22
Publication date: 2010-06-10
Also published as: WO2009025373A1; CN101784911B; JP5171158B2; EP2187237A1; US8767189B2; US20100231891A1; JP2009047662A; CN101784911A; EP2187237A4; KR101348522B1; EP2187237B1

Abstract

한 쌍의 제1 게이트 전극(IGR, IGL)이, 광감응 영역(SA)과 한 쌍의 제1 축적 영역(AR, AL) 사이의 포텐셜 φ _TX1, φ _TX2가 교대로 경사하도록 반도체 기판(100) 상에 마련되어 있다. 한 쌍의 제2 게이트 전극(IGR, IGL)은 제1 축적 영역(AR, AL)과 제2 축적 영역(FDR, FDL) 사이에 각각 개재하는 제1 포텐셜 장벽 φ _BG의 높이를 제어하도록 반도체 기판(100) 상에 마련되어 있고, 광검출 소자에 의해 검출되는 배경광의 출력이 높을수록 캐리어에 대한 제1 포텐셜 장벽 φ _BG의 높이를 증가시킨다

Description

고체 촬상 장치 및 거리 화상 측정 장치{SOLID STATE IMAGING DEVICE AND DISTANCE IMAGE MEASUREMENT DEVICE}

본 발명은 고체 촬상 장치 및 거리 화상 측정 장치에 관한 것이다.

하기와 같이 특허 문헌 1은 TOF(Time Of Flight)형의 거리 화상 측정 장치를 개시하고 있다. 이 거리 화상 측정 장치는 소정의 펄스폭을 가지는 프로브광을 피사체를 향해서 반복 출사하고, 프로브광의 출사 시각으로부터 되돌아오는 시각까지의 기간, 즉 프로브광의 비행 시간을 계측함으로써, 피사체까지의 3차원 거리 화상을 측정하고 있다. 이 장치에서는 프로브광의 출사시 펄스와 되돌왔을 때의 펄스 사이의 위상차를 비행 시간으로서 계측하고 있다.

비행 시간의 계측 수법으로는 각 화소 내에 형성된 복수의 축적 영역에 축적된 전하량의 비율을 구하는 것이 있다. 특허 문헌 2에서는 전하 축적 영역에 있어서 축적 타이밍을 다르게 하고 있다. 1개의 반사 펄스광 입사에 의해 각 축적 영역 내에서 발생한 전하량의 비율은 배경광 성분을 제외하면, 비행 시간에 비례한다. 예를 들어 프로브광의 펄스의 상승 시각부터 하강 시각까지의 기간에 일치시켜 일방의 축적 영역에 있어서 축적 타이밍을 설정하고, 하강 시각부터 상승 시각까지의 기간에 일치시켜 타방의 축적 영역에 있어서 축적 타이밍을 설정한다. 이 경우, 비 행 시간이 제로이면, 일방의 축적 영역 내의 축적 전하량을 100%로 했을 때, 타방의 축적 영역 내의 축적 전하량은 0%가 되어, 대상물까지의 거리가 제로인 것으로 된다. 비행 시간이 길어짐에 따라서, 타방의 축적 영역 내의 축적 전하량의 비율이 증가하기 때문에, 전하량의 비율에 따라 대상물까지의 거리가 구해지게 된다.

특허 문헌 1: 미국 특허 6373557호 명세서

특허 문헌 2: 국제 공개 제W02006/010284호 팜플랫

그렇지만 특허 문헌 2에 기재된 거리 화상 측정 장치에 있어서는 개개의 화소 내에서 4개의 포텐셜 깊이를 동시에 제어하고, 모든 포텐셜의 우물로부터 캐리어가 흘러넘친 시점에서, 흘러넘친 캐리어의 전하량의 비율을 연산하고 있어, 장치가 복잡화된다고 하는 문제가 있다.

본 발명은 이러한 문제를 감안하여 이루어진 것으로, 간단하고 쉬운 구성으로 거리 화상 측정이 가능한 고체 촬상 장치 및 거리 화상 측정 장치를 제공하는 것을 목적으로 한다.

상술한 과제를 해결하기 위해, 본 발명에 관한 고체 촬상 장치는, 배경광을 검출하는 광검출 수단과, 복수의 화소로 이루어지는 촬상 영역을 구비한 고체 촬상 장치로서, 개개의 화소는 반도체 기판 내에 마련된 광감응 영역과; 반도체 기판 내에 마련된 한 쌍의 제1 축적 영역과; 광감응 영역과 한 쌍의 제1 축적 영역 사이의 포텐셜이 교대로 경사하도록 반도체 기판 상에 마련된 한 쌍의 제1 게이트 전극과; 반도체 기판 내에 마련된 한 쌍의 제2 축적 영역과; 제1 축적 영역과 제2 축적 영역 사이에 각각 개재하는 제1 포텐셜 장벽 높이를 제어하도록 반도체 기판 상에 마련되고, 광검출 수단에 의해 검출되는 배경광의 출력이 높을수록 캐리어에 대한 제1 포텐셜 장벽 높이를 증가시키는 한 쌍의 제2 게이트 전극을 구비하는 것을 특징으로 한다.

또한 포텐셜 장벽의 높이는 캐리어가 전자인 경우에는, 전자(電子)가 존재하는 포텐셜에 대해, 포텐셜을 저하시키면 증가하고, 포텐셜을 증가시키면 감소한다. 또, 캐리어가 정공(正孔)인 경우에, 포텐셜 장벽의 높이는 정공이 존재하는 포텐셜에 대해, 포텐셜을 증가시키면 증가하고, 포텐셜을 감소시키면 감소한다.

대상물에 거리 검출용의 펄스 형상의 프로브광을 조사(照射)하고, 제1 게이트 전극에 상술한 포텐셜 경사가 교대로 생기는 전압을 인가하면, 프로브광의 반사광의 입사시 지연에 비례하여, 일방의 제1 축적 영역에 축적되는 캐리어의 전하량이 감소하고, 타방의 제1 축적 영역에 축적되는 캐리어의 전하량이 증가한다. 즉, 이러한 축적된 캐리어의 전하량의 비율은 지연 시간, 즉 비행 시간(TOF)에 의존하게 된다. 물론, 제1 축적 영역의 수가 3 이상인 경우에, 광감응 영역으로부터 각 제1 축적 영역에 유입되는 캐리어의 비율은 이들 사이에 개재하는 포텐셜 경사용 전극으로의 인가 전압의 위상에 의존하고, 위상이 어긋나 있는 분만큼 캐리어의 축적량이 변화한다. 또한 제1 축적 영역에 축적된 캐리어의 전하량은 배경광 성분에 호응하여 발생한 캐리어 성분을 포함하고 있기 때문에, 배경광 성분에 대응하는 캐리어를 제거한 캐리어의 비율이 거리를 나타내게 된다. 또, 프로브광은 펄스 형상으로 한정하지 않으며 정현파(正弦波) 형상이어도 된다. 이 때는 제1 게이트 전극에 인가하는 전압도 정현파 형상으로 하게 된다.

여기서, 광검출 수단에 의해 검출된 배경광의 출력이 높은 경우에, 제2 게이트 전극은 캐리어에 대한 제1 포텐셜 장벽을 높게 한다. 제1 포텐셜 장벽은 제1 축적 영역과 제2 축적 영역 사이에 개재하고 있고, 배경광이 높아질수록, 제1 축적 영역으로부터 제2 축적 영역에 유입되는 캐리어 수가 감소한다. 즉, 배경광의 크기에 따라, 제2 게이트 전극에 인가하는 전압을 적당하게 제어함으로써, 배경광 상당분의 캐리어를 제1 포텐셜 장벽에 의해 간단하게 저지하고, 제2 축적 영역에 대상물로부터의 프로브광의 반사광 성분만을 유입시키는 것이 가능하게 된다.

제1 포텐셜 장벽 높이는 (1) 배경광의 검출 후, 이번회 측정(제1 축적 영역 내로의 캐리어 축적 기간)을 행한 후에 감소시켜도 되고, (2) 배경광의 검출 후, 이번회 측정(제1 축적 영역 내로의 캐리어 축적 기간) 전에 미리 감소시키고 있어도 된다.

또, 본 발명에 관한 고체 촬상 장치는 반도체 기판 내에 마련된 한 쌍의 제3 축적 영역과, 제2 축적 영역과 제3 축적 영역 사이에 각각 개재하는 제2 포텐셜 장벽 높이를 제어하도록 반도체 기판 상에 마련된 한 쌍의 제3 게이트 전극을 구비하고, 캐리어에 대한 제2 포텐셜 장벽의 높이를 저하시킴으로써, 제2 축적 영역에 축적된 캐리어를 제3 축적 영역에 전송한 후, 제2 포텐셜 장벽의 높이를 증가시켜, 제3 축적 영역에 캐리어를 홀딩한 상태로, 한 쌍의 제1 축적 영역에 교대로 캐리어가 축적되도록, 제1, 제2 및 제3 게이트 전극으로의 인가 전위를 제어하는 것을 특징으로 한다.

즉, 제2 축적 영역 내에 전회(前回) 측정시의 캐리어가 축적하고 있는 경우에는, 이번회 측정에 있어서 제1 게이트 전극을 구동하면, 캐리어가 혼합되어 버린다. 그렇지만 제2 포텐셜 장벽 높이를 저하시켜, 제3 축적 영역에 캐리어를 전송한 후, 제2 포텐셜 장벽 높이를 증가시켜, 제2 축적 영역으로부터 제3 축적 영역으로의 캐리어 유입을 저지하면, 이 단계에서 제1 게이트 전극을 구동하여, 광감응 영역으로부터 제2 축적 영역 내에 이번회 측정시에 발생한 캐리어를 유입시키는 것이 가능하다. 이로 인해, 측정 시간을 단축시킬 수 있다.

또, 광감응 영역은 상기 광검출 수단을 겸용하고 있고, 고체 촬상 장치는 광감응 영역의 출력에 따라, 제2 게이트 전극으로의 인가 전위를 출력하는 제어 수단을 추가로 구비하는 것이 바람직하다. 즉, 광감응 영역에 있어서 배경광을 검출하고, 검출된 배경광의 출력이 큰 경우에는 제2 게이트 전극으로의 인가 전위를 제1 포텐셜 장벽 높이가 커지도록 제어하고, 작은 경우에는 제2 게이트 전극으로의 인가 전위를 제1 포텐셜 장벽 높이가 작아지도록 제어한다. 이로 인해, 광검출 수단을 별도로 마련할 필요가 없어지기 때문에, 장치를 소형화하는 것이 가능하게 된다.

또, 본 발명에 관한 거리 화상 측정 장치는, 상술한 고체 촬상 장치와; 한 쌍의 제1 게이트 전극으로의 인가 전위에 동기한 펄스광을 대상물에 출사하는 광원과; 한 쌍의 제2 축적 영역으로부터 출력된 캐리어의 전하량에 따라 대상물까지의 거리를 연산하는 연산 회로를 구비하는 것을 특징으로 한다.

이 거리 화상 측정 장치에서, 캐리어의 전하량은 대상물까지의 거리에 따르고 있으므로, 연산 회로로부터는 대상물의 거리 화상을 출력하는 것이 가능하게 된다.

본 발명에 관한 고체 촬상 장치의 구성은 간단하고 쉽지만, 배경광 성분이 제거된 거리 화상 계측에 적용할 수 있고, 거리 화상 측정 장치는 간단하고 용이하면서도, 정확한 거리 화상을 측정할 수 있다.

도 1은 거리 화상 측정 장치의 개요를 설명하기 위한 도면이다.

도 2는 고체 촬상 소자(1)의 사시도이다.

도 3는 촬상 영역(1IP)에 투영된 거리 취득용 화상으로부터 생성되는 거리 화상을 나타내는 도면이다.

도 4는 물체(H)까지 거리 d의 측정 원리에 대해 설명하기 위한 도면이다.

도 5는 구동 펄스 신호 S_P, 검출 펄스 신호 S_D, 우측 펄스 신호 S_R, 좌측 펄스 신호 S_L의 타이밍 차트이다.

도 6은 캐리어의 축적 원리를 설명하기 위한 설명도이다.

도 7은 거리 d의 연산에 대해 설명하기 위한 블록도이다.

도 8는 고체 촬상 소자(1)의 평면도이다.

도 9는 각 화소 P(m, n)의 상세 구조를 설명하기 위한 도면이다.

도 10은 캐리어의 축적과 배출 동작을 설명하기 위한 포텐셜도이다.

도 11은 배경광 제거 회로(PCC)의 내부 구성을 나타내는 블록도이다.

도 12는 연산 회로(CC)에 있어서 연산에 대해 설명하기 위한 그래프이다.

도 13은 각 화소 P(m, n) 내의 회로도이다.

도 14는 도 13에 나타낸 화소 P(m, n)을 배열하여 이루어지는 고체 촬상 소자(1)의 회로도이다.

도 15는 도 8에 나타낸 샘플홀드 회로(SHn)의 회로도이다.

도 16는 고체 촬상 장치의 타이밍 차트이다.

도 17은 각 화소(P)와 광검출 소자(PD)의 배치예를 나타내는 촬상 영역(1IP)의 평면도이다.

도 18는 각 화소(P)와 광검출 소자(PD)의 배치예를 나타내는 촬상 영역(1IP)의 평면도이다.

도 19는 각 화소(P)와 광검출 소자(PD)의 배치예를 나타내는 촬상 영역(1IP)의 평면도이다.

도 20은 화소 P(m, n) 및 앰프의 회로도이다.

도 21은 화소 P(m, n) 및 앰프의 회로도이다.

도 22는 전극 배열을 변형한 화소를 가지는 고체 촬상 소자(1)의 평면도이다.

도 23는 도 22에 나타낸 화소 P(m, n)의 평면도(도 23(A)), 화소 P(m, n)의 종단면도(도 23(B)), 종단면도에 있어서 무바이어스일 때 반도체 내의 포텐셜도(도 23(C))이다.

도 24는 캐리어의 축적과 배출 동작을 설명하기 위한 포텐셜도이다.

도 25는 캐리어 축적과 독출의 관계를 나타내는 타임 차트도이다.

도 26는 도 23에 나타낸 화소 P(m, n)의 회로도이다.

도 27은 도 26에 나타낸 화소 P(m, n)을 배열하여 이루어지는 고체 촬상 소자(1)의 회로도이다.

도 28은 전하 퇴피 영역을 구비한 고체 촬상 장치의 타이밍 차트이다.

도 29는 1 화소당 4개의 캐리어 배분용 게이트 전극을 가지는 고체 촬상 소자(1)의 평면도이다.

도 30은 도 29에 나타낸 화소 P(m, n)의 평면도이다.

도 31은 도 30에 있어서 31A-31A 화살표 단면도(도 31(A)), 도 31(A)의 단면도에 있어서 무바이어스일 때 반도체 내의 포텐셜도(도 31(B)), 도 30에 있어서 31C-31C 화살표 단면도(도 31(C)), 도 31(C)의 단면도에 있어서 무바이어스일 때 반도체 내의 포텐셜도(도 31(D))이다.

도 32는 도 30에 나타낸 화소 P(m, n)의 회로도이다.

도 33는 도 32에 나타낸 화소 P(m, n)을 배열하여 이루어지는 고체 촬상 소자(1)의 회로도이다.

도 34는 도 29에 나타낸 샘플홀드 회로(SHn')의 회로도이다.

도 35는 고체 촬상 장치의 타이밍 차트이다.

도 36는 배경광 제거 회로(PCC)의 변형예를 나타내는 블록도이다.

도 37는 자기 참조형의 배경광 검출을 행하는 경우 고체 촬상 장치의 타이밍 차트이다.

<부호의 설명>

1 고체 촬상 소자

1IP 촬상 영역

1V 수직 시프트 레지스터

1H2 수평 시프트 레지스터

2 제어 회로

3 광원

DEX1, DEX2 캐리어 배출 영역

DEX3, DEX4 캐리어 배출 영역

EX1, EX2 게이트 전극

EX3, EX4 게이트 전극

PCC 배경광 제거 회로

PD 광검출 소자

이하, 실시 형태에 관한 고체 촬상 장치 및 거리 화상 측정 장치에 대해 설명한다. 동일 요소에는 동일 부호를 이용하는 것으로 하고, 중복하는 설명은 생략한다.

이 거리 화상 측정 장치는 차량(VG)에 탑재되어 있고, 차량 전방에 위치하는 물체(H)를 계측하고 있다.

거리 화상 측정 장치는 고체 촬상 소자(1), 고체 촬상 소자(1)의 구동을 제어하는 제어 회로(2), 펄스광을 출사하는 광원(3), 광원(3)의 구동 회로(4), 및 고체 촬상 소자(1)의 출력으로부터 물체(H)까지의 거리를 연산하는 연산 회로를 내장한 출력 처리 회로(5)를 구비하고 있다. 제어 회로(2)는 고체 촬상 소자(1)에 우측 펄스 신호 S_R,좌측 펄스 신호 S_L을 입력하고 있다. 또, 구동 회로(4)에는 투광용 구동 펄스 신호 S_P를 입력하고 있다. 구동 펄스 신호 S_P는 출력 처리 회로(5)에도 입력되어 있고, 고체 촬상 소자(1)로부터 거리를 연산할 때에 이용하고 있다.

제어 회로(2)로부터 출력된 구동 펄스 신호 S_P에 동기하여, 구동 회로(4)로부터 광원(3)에 구동 전류가 공급된다. 광원(3)으로부터는 구동 펄스 신호 S_P와 동일 펄스폭의 프로브광이 출사된다. 프로브광은 투광용 렌즈(L1)를 통해 물체(H)에 조사된다. 물체(H)의 표면에 있어서 반사된 프로브광은 결상용(結像用)의 렌즈(L2, L3)를 통해 고체 촬상 소자(1)의 촬상 영역에 입사한다. 따라서, 고체 촬상 소자(1)의 촬상 영역에는 물체(H)의 상이 결상하게 된다.

고체 촬상 소자(1)로부터는 물체(H)의 거리 화상(의 원(元)데이터)이 출력되어 있고, 이러한 데이터는 출력 처리 회로(5)에 의해 처리되어, 카네비게이션 시스템의 표시기(6)에 표시된다. 표시기(6)는 거리 화상을 독립적으로 표시할 수 있지만, 이것을 휘도 화상에 중첩하여 표시하는 것도 가능하다. 또한 거리 화상이 나타내는 물체(H)가 소정 거리 이내에 존재하는 경우에는, 물체(H)가 존재하는 취지의 경고 표시를 휘도 화상에 중첩하여 표시할 수도 있다.

도 2는 고체 촬상 소자(1)의 사시도이다.

고체 촬상 소자(1)는 2차원 형상으로 배열한 복수의 화소 P(1, 1), P(1, 2), ㆍㆍㆍP(m, n), ㆍㆍㆍP(M, N)으로 이루어지는 촬상 영역(1IP)을 구비하고 있다. m, n, M, N은 자연수이다. 또한 설명의 명확화를 위해, 동일 도면에서는 실제보다 적은 수의 화소를 나타내고 있다. 촬상 영역(1IP)의 화소열에 평행하게 수직 시프트 레지스터(1V)가 배치되어 있고, 화소행에 평행하게 배경광 제거 회로(PCC), 및 수평 시프트 레지스터(1H2)가 배치되어 있다.

수직 시프트 레지스터(1V)는 열 방향으로 배열한 화소 P(m, n)의 출력을, 열방향을 따라서 차례로 독출하기 위한 수직 전송 신호를 각 화소 P(m, n)에 차례로 인가한다. 각 화소열에 있어서, 일 수직 방향으로 전송된 화소 출력은 거리 정보 독출 회로(K1, K2ㆍㆍㆍKnㆍㆍㆍK_N)에 입력된다. 거리 정보 독출 회로(K1, K2ㆍㆍㆍKnㆍㆍㆍK_N)에 입력된 화소 출력은 거리 화상(의 원데이터)으로서, 행방향을 따라서 차례로 독출된다.

즉, 거리 화상 측정 모드에 있어서는 1행째 화소 P(1, 1), P(1, 2)ㆍㆍㆍP(1, n)ㆍㆍㆍP(1, N)의 출력이 각각 거리 정보 독출 회로(K1, K2ㆍㆍㆍKnㆍㆍㆍK_N)에 입력된 경우, 거리 정보 독출 회로(K1, K2ㆍㆍㆍKnㆍㆍㆍK_N)는 입력된 각 화소 출력마다 거리 화상의 원데이터를 일단 홀딩하고, 홀딩된 원데이터는 수평 방향을 따른 순서로, 출력 버퍼 앰프(1I)를 통해 외부에 차례로 독출된다. 이 수평 방향의 독출은 수평 시프트 레지스터(1H2)로부터 각 거리 정보 독출 회로(K1, K2ㆍㆍㆍKn ㆍㆍㆍK_N)의 출력 스위치를 온(on)하는 신호를, 수평 방향을 따라서 당해 출력 스위치에 차례로 입력함으로써 행한다.

다음에, 2행째 화소 P(2, 1), P(2, 2)ㆍㆍㆍP(2, n)ㆍㆍㆍP(2, N)의 출력이 각각 거리 정보 독출 회로(K1, K2ㆍㆍㆍKnㆍㆍㆍK_N)에 입력되고, 이후 상기와 동일한 조작이 행해진다. 이후, 3행째, 4행째ㆍㆍㆍM행째까지, 상기와 동일한 조작을 하면, 촬상 영역(1IP) 내의 모든 화소가 거리 정보로서 독출되게 된다.

프로브광의 비조사시에 있어서, 촬상 영역(1IP)에는 태양이나 가로등 등의 외광이 물체(H)의 표면에서 반사되어 형성되는 휘도 화상이 투영되고 있다. 프로브광의 조사시에 있어서, 촬상 영역(1IP)에는 관련된 휘도 화상(배경광)에 중첩하여, 프로브광의 반사광으로 구성되는, 물체(H)까지의 거리 취득용 화상이 투영되고 있다. 거리 취득용 화상은 거리 화상을 연산하기 위한 원데이터의 집합이다.

배경광 제거 회로(PCC)는 광검출 소자(광검출 수단)에 의해 검출된 배경광의 출력 크기에 따라, 각 화소로부터 흘러넘치는 전하량을 규제하는 포텐셜 장벽 높이를 제어하고 있다. 즉, 각 화소에는 그 독출부의 전단(前段)에 포텐셜 장벽이 마련되어 있고, 배경광이 큰 경우에는 포텐셜 장벽 높이를 증가시킴으로써, 각 화소로부터의 출력에서 배경광 성분을 제거한다. 포텐셜 장벽은 반도체 기판 상에 형성된 게이트 전극에 인가하는 전위를 제어하는 것에 의해 조정된다.

도 3은 촬상 영역(1IP)에 투영된 거리 취득용 화상으로부터 생성되는 거리 화상을 나타내는 도면이다. M축, N축 및 D축으로 이루어지는 직교 좌표계를 설정한 다. 동일 도면에서는 촬상 영역(1IP) 내의 각 화소 출력이 나타내는 거리를 연결한 선이 그물코 형상으로 나타내고 있다. 이 거리 화상은 출력 처리 회로(5)에 있어서 연산된다. 촬상 영역(1IP) 내에 있어서는 각 화소가 M행, N열만 배열하고 있고, 촬상 영역(1IP)에 수직인 거리는 D축 상에 나타난다. 물체(H)의 거리 화상은 D축 상의 거리(d로 함) 정보의 집합이다.

구동 회로(4)는 전원(4a)과 광원(3) 사이에 개재하는 스위치(4b)를 가지고 있고, 스위치(4b)에 투광용 구동 펄스 신호 S_p를 입력하면, 구동 펄스 신호 S_p에 동기한 구동 전류가 광원(3)에 공급되고, 구동 펄스 신호 S_p에 동기한 프로브광(펄스광) L_p가 광원(3)으로부터 출사된다. 본 예의 광원(3)은 펄스광의 상승 및 하강의 급준성(急峻性)에서 뛰어난 발광 다이오드 또는 레이저 다이오드로 이루어지는 것으로 하지만, 물론 다른 종류의 광원을 이용하는 것도 가능하다. 또한 바람직하게, 광원(3)은 적외선 발광 다이오드로 이루어진다.

프로브광이 거리 d의 위치에 있는 물체(H)의 표면에 조사되면, 프로브광은 그 표면에서 반사되고, 반사한 프로브광은 펄스광 L_D로서 고체 촬상 소자(1)에 입사한다. 고체 촬상 소자(1)에 입사하는 펄스광을 L_D로 하고, 펄스광이 입사하는 것에 의해 화소로부터 출력되는 검출 펄스 신호를 S_D로 한다. 고체 촬상 소자(1)에는 상술한 거리 정보 독출 회로(K)가 마련되어 있고, 거리 정보 독출 회로(K)에는 상술 한 우측 펄스 신호 S_R과 좌측 펄스 신호 S_L이 입력된다.

거리 정보 독출 회로(K)는 배경광을 출력하는 것도 가능하고, 배경광은 대상물의 휘도 화상을 나타내고 있다. 예를 들어 2개의 포텐셜 우물 내에 잔류한 배경광 성분의 전하를 독출하면, 이것이 휘도 화상 q(m, n)으로 된다. 각 화소 P(m, n)으로부터 출력된 휘도 화상 q(m, n)은 화상 처리 회로(5b)에 입력된다.

검출 펄스 신호 S_D의 입사에 따라, 거리 정보 독출 회로(K)로부터는 거리 화상의 원데이터로서의 거리 정보 d'(m, n)이 각 화소 P(m, n)에 대응하여 독출된다. 거리 정보 d'(m, n)은 연산 회로(5a)에 입력되고, 구동 펄스 신호 S_P를 이용하여 거리 화상 d(m, n)으로 변환된다. 거리 정보 d'(m, n)은 물체(H)까지 프로브광의 비행 시간에 의존한 값이다. 거리 화상 d(m, n)은 필요에 따라 휘도 화상 q(m, n)과 함께 화상 처리 회로(5b)에 입력된다. 화상 처리 회로(5b)에서는 상술한 중첩 처리 등을 행할 수 있다.

도 5는 구동 펄스 신호 S_P,검출 펄스 신호 S_D,우측 펄스 신호 S_R,좌측 펄스 신호 S_L의 타이밍 차트이다. 구동 펄스 신호 S_P의 펄스폭을 T_P로 한다.

구동 펄스 신호 S_P의 상승 시각 t₁에 동기하여, 우측 펄스 신호 S_R이 상승한다. 구동 펄스 신호 S_P의 하강 시각 t₃에 동기하여, 우측 펄스 신호 S_R이 하강한다. 즉, 우측 펄스 신호 S_R은 구동 펄스 신호 S_P와 동 위상이다. 좌측 펄스 신호 S_L은 우측 펄스 신호 S_R과 역위상이고, 시각 t₁에 있어서 하강하며, 시각 t₃에 있어서 상승한다. 이러한 우측 펄스 신호 S_R과 좌측 펄스 신호 S_L의 펄스폭은 모두 T_P이다.

검출 펄스광 L_D가 각 화소에 입사하면, 각 화소에 있어서 캐리어가 발생한다. 검출 펄스광 L_D의 입사에 수반하여 발생하는 캐리어의 전하량의 시간 파형은 검출 펄스 신호 S_D에 일치한다.

우측 펄스 신호 S_R이 하이 레벨인 경우에 있어서, 화소에서 발생한 캐리어가 일방의 제1 축적 영역 내에 유입된다. 따라서, 이번회 펄스 주기에 있어서, 일방의 제1 축적 영역 내에 실효적으로 축적되는 캐리어의 전하량 Q1은 검출 펄스 신호 S_D와 우측 펄스 신호 S_R의 중복 기간 t₂ ~ t₃에 비례하게 된다. 환언하면, 파고값(波高値)이 시간당의 전하량을 나타내는 검출 펄스 신호 S_D와 우측 펄스 신호 S_R의 곱을, 시각 t₂ ~ t₃의 기간 동안 적분한 값이 일방의 제1 축적 영역 내에 축적되는 전하량 Q1로 된다. 또, 다음회의 펄스 주기에 있어서, 검출 펄스 신호 S_D와 우측 펄스 신호 S_R의 곱을, 시각 t₆ ~ t₇의 기간 동안 적분한 값이 일방의 제1 축적 영역 내에 축적되는 전하량 Q1로 된다.

좌측 펄스 신호 S_L이 하이 레벨인 경우에 있어서, 화소에서 발생한 캐리어가 타방의 제1 축적 영역 내에 유입된다. 따라서, 이번회 펄스 주기에 있어서, 타방의 제1 축적 영역 내에 실효적으로 축적되는 캐리어의 전하량 Q2는 검출 펄스 신호 S_D와 우측 펄스 신호 S_R의 중복 기간 t₃ ~ t₄에 비례하게 된다. 환언하면, 파고값이 시간당의 전하량을 나타내는 검출 펄스 신호 S_D와 좌측 펄스 신호 S_L의 곱을, 시각 t₃ ~ t₄의 기간 동안 적분한 값이 타방의 제1 축적 영역 내에 축적되는 전하량 Q2로 된다. 또, 다음회의 펄스 주기에 있어서, 검출 펄스 신호 S_D와 좌측 펄스 신호 S_L의 곱을, 시각 t₇ ~ t₈의 기간 동안 적분한 값이 타방의 제2 축적 영역 내에 축적되는 전하량 Q2로 된다.

전하량 Q1과 전하량 Q2의 비율은 비행 시간(TOF)에 비례한다. 즉, 후자의 전하량 Q2가 상대적으로 전자의 전하량 Q1보다 클수록 거리 d는 커진다. 물론, 1개의 펄스 주기 내에 있어서 축적된 전하량뿐만 아니라, 전하량 Q1, Q2의 적산값 ΣQ1, ΣQ2의 비율도 비행 시간(TOF)에 비례하게 된다. 또한 적산을 행하는 것이, 전하량이 커지기 때문에 정확한 거리를 구하는 것이 가능하게 된다.

여기서, 프로브광은 어두움(暗闇) 속에서 출사되고 있는 것으로 하면, 전하량 Q1, Q2의 비율이 거리를 나타내지만, 실제로는 배경광에 대응하는 전하 성분이 검출 펄스 신호 S_D에 포함되고 있기 때문에, 배경광 성분을 제거할 필요가 있다.

도 6은 캐리어의 축적 원리를 설명하기 위한 설명도이다.

도 6(A)는 1개의 화소 P(m, n)의 단면도이다.

화소 P(m, n)은 p형(제1 도전형)의 반도체 기판(100)과, 반도체 기판(100) 상에 형성된 절연층(101)을 구비하고 있다. 절연층(101) 상에는 차광막(SM)이 마련되어 있다. 차광막(SM)은 화소마다 광입사용 개구(OP)를 구비하고 있다. 개구(OP) 바로 아래의 절연층(101) 상에는 화소 전극(PG)이 배치되어 있다. 반도체 기판(100)의 화소 전극(PG) 바로 아래의 반도체 기판(100) 내의 표면 영역을 광감응 영역(SA)으로 한다. 화소 전극(PG)의 양측에는 절연층(101) 상에 한 쌍의 제1 게이트 전극(TX1, TX2)이 배치되어 있다. 제1 게이트 전극(TX1, TX2)의 외측에는 반도체 기판(100) 내에 마련된 한 쌍의 제1 축적 영역(AR, AL)이 위치하고 있다. 또한, 제1 축적 영역(AR, AL)의 외측에는 반도체 기판(100) 내에 마련된 한 쌍의 제2 축적 영역(FDR, FDL)이 위치하고 있다. 제2 축적 영역(FDR, FDL)은 플로팅ㆍ디퓨젼 영역이다. 제1 축적 영역(AR, AL)과 제2 축적 영역(FDR, FDL) 사이의 영역 윗쪽에는 절연층(101) 상에 각각 제2 게이트 전극(IGR, IGL)이 위치하고 있다.

제1 축적 영역(AR, AL) 및 제2 축적 영역(FDR, FDL)은 각각 n형의 반도체 영역으로 이루어진다. n형 반도체에서는 정(正)으로 이온화한 도너가 존재하고, p형 반도체에서는 부(負)로 이온화한 억셉터가 존재한다. 반도체에 있어서 포텐셜은 p형보다도 n형의 쪽이 높아진다. 환언하면, 에너지 밴드도에 있어서 포텐셜은 하향이 포텐셜의 정방향으로 되기 때문에, n형 반도체에 있어서 포텐셜은 에너지 밴드도에 있어서 p형의 포텐셜보다도 깊어져(높아져), 에너지 준위는 낮아진다. 또, 각 전극에 정전위를 인가하면, 전극 바로 아래의 반도체 영역의 포텐셜이 깊어진다(정방향으로 커진다). 각 전극에 인가되는 정전위의 크기를 작게 하면, 전극 바로 아래의 반도체 영역의 포텐셜이 얕아진다(정방향으로 작아진다).

도 6(B)는 우측의 제1 게이트 전극(TX1)에 인가되는 우측 펄스 신호 S_R이 하이 레벨인 경우의 포텐셜도이다. 좌측의 제1 게이트 전극(TX2)에 인가되는 좌측 펄스 신호 S_L은 로 레벨이다. 또한 설명에 있어서 포텐셜도는 하향을 정으로 하고, 각 전극에 인가되는 전위 φ와, 각 전극 바로 아래의 반도체 영역의 포텐셜 φ는 동일 부호로 나타내는 것으로 한다.

화소 전극(PG)에는 약간의 정전위 φ _PG가 인가되고, 우측의 제1 게이트 전극(TX1)에는 φ _PG보다도 큰 정전위 φ _TX1이 인가되어 있다. 따라서, 광감응 영역(SA)으로의 광 입사에 의해 발생한 캐리어(전자)는 φ _PG, φ _TX1에 의해 형성되는 포텐셜 구배(勾配)에 인도되고, 깊은 위치에 존재하는 제1 축적 영역(AR)의 포텐셜 φ _AR의 위치에 유입된다.

우측의 제1 축적 영역(AR)의 근처에는 일방의 제2 축적 영역(FDR)이 인접하고 있다. 제1 축적 영역(AR)의 포텐셜 φ _AR과, 제2 게이트 전극(IGR) 바로 아래의 반도체 영역의 포텐셜 φ _IGR의 포텐셜차를 φ _BG로 한다. 이 우측의 제1 포텐셜 장벽 φ _BG가 큰 경우에는 우측의 제1 축적 영역(AR)으로부터 제2 축적 영역(FDR)에 유입되는 캐리어의 전하량은 적게 되고, 작은 경우에는 제1 축적 영역(AR)으로부터 제2 축적 영역(FDR)에 유입되는 캐리어의 전하량은 많아진다.

배경광 제거 회로(PCC)로부터는 배경광의 크기에 대응한 포텐셜 제어 전압 (φ _IGR, φ _IGL)이 출력되어 있다. 이 포텐셜 제어 전압은 한 쌍의 제2 게이트 전극(IGR, IGL)에 인가된다. 또한 반도체 기판(100)의 전위를 그라운드 레벨로 하면, 각 전극으로의 인가 전압과 인가 전위는 일치한다. 본 예에서, 반도체 기판(100)의 전위를 그라운드 레벨로 하고, 전위와 전압은 동일 부호를 이용하는 것으로 한다. 또한 배경광 성분이 각 화소로부터의 출력 신호에 잔류하고 있는 경우에는, 전하량의 비율에 의해 구해지는 펄스 위상차인 거리가 부정확하게 되기 때문에, 배경광 제거 회로(PCC)는 거리 연산시의 위상 제어 회로로서도 기능하고 있다.

배경광이 큰 경우에는 우측의 제2 게이트 전극(IGR)에 인가되는 전위 φ _IGR을 감소시켜, 우측의 제1 포텐셜 장벽 φ _BG를 크게 한다. 배경광이 작은 경우에는 우측의 제2 게이트 전극(IGR)에 인가되는 전위 φ _IGR을 증가시켜, 우측의 제1 포텐셜 장벽 φ _BG를 작게 한다. 즉, 우측의 제1 포텐셜 장벽 φ _BG의 크기는 배경광에 대응하여 발생하는 캐리어에 상당하는 전압에 일치하도록 설정되어 있다(도 12 참조).

이로 인해, 하이 레벨의 우측 펄스 신호 S_R을 제1 게이트 전극(TX1)에 인가했을 때, 프로브광의 반사광에 대응하는 캐리어의 전하량 Q1이 제1 포텐셜 장벽 φ _BG를 넘어, 제1 축적 영역(AR)으로부터 제2 축적 영역(FDR)에 유입되고, 우측의 제1 축적 영역(AR) 내에는 배경광 성분에 대응하는 캐리어의 전하량 Q_BG가 잔류하게 된다.

또한 동일 도면에서는 기본 원리를 간단하게 설명하기 위해, 우측의 제2 게 이트 전극(IGR)으로의 인가 전위 φ _IGR을 하이 레벨로 하고, 좌측의 제2 게이트 전극(IGL)으로의 인가 전위 φ _IGL을 로 레벨로 하고 있지만, 이들은 동상(同相)으로 함으로써, 배선 수를 감소시킬 수 있다. 즉, φ _IGR = φ _IGL로 하면, 공통 배선을 이용하여 포텐셜 장벽 제어를 행하는 것이 가능하다. 물론, φ _IGL을 φ _IGR과 함께 하이 레벨로 한 경우에 있어서도, 좌측의 제1 게이트 전극(TX2)의 인가 전압은 로 레벨로 되어 있기 때문에, 광감응 영역(SA)에서 발생한 캐리어는 좌측의 축적 영역 내에는 유입되지 않고, 문제 없이 동작한다.

도 6(C)는 좌측의 제1 게이트 전극(TX2)에 인가되는 좌측 펄스 신호 S_L이 하이 레벨의 경우 포텐셜도이다. 우측의 제1 게이트 전극(TX1)에 인가되는 우측 펄스 신호 S_R은 로 레벨이다.

상기와 같이, 화소 전극(PG)에는 약간의 정전위 φ _PG가 인가되고, 좌측의 제1 게이트 전극(TX2)에는 φ _PG보다도 큰 정전위 φ _TX2가 인가되어 있다. 따라서, 광감응 영역(SA)으로의 광 입사에 의해 발생한 캐리어(전자)는 φ _PG, φ _TX2에 의해 형성되는 포텐셜 구배에 인도되고, 깊은 위치에 존재하는 제1 축적 영역(AL)의 포텐셜 φ _AL의 위치에 유입된다.

좌측의 제1 축적 영역(AL)의 근처에는 타방의 제2 축적 영역(FDL)이 인접하고 있다. 제1 축적 영역(AL)의 포텐셜 φ _AL과, 제2 게이트 전극(IGL) 바로 아래의 반도체 영역의 포텐셜 φ _IGL의 포텐셜차도 φ _BG이다. 이 좌측의 제1 포텐셜 장벽 φ _BG가 큰 경우에는 좌측의 제1 축적 영역(AL)으로부터 제2 축적 영역(FDL)에 유입되는 캐리어의 전하량은 적게 되고, 작은 경우에는 제1 축적 영역(AL)으로부터 제2 축적 영역(FDL)에 유입되는 캐리어의 전하량은 많아진다.

상술한 바와 같이, 배경광 제거 회로(PCC)로부터는 배경광의 크기에 대응한 포텐셜 제어 전압(φ _IGR, φ _IGL : 바람직하게는 φ _IGR = φ _IGL)이 출력되고, 포텐셜 제어 전압은 한 쌍의 제2 게이트 전극(IGR, IGL)에 인가되어 있다.

배경광이 큰 경우에는 좌측의 제2 게이트 전극(IGL)에 인가되는 전위 φ _IGL을 감소시켜, 좌측의 제1 포텐셜 장벽 φ _BG를 크게 한다. 배경광이 작은 경우에는 좌측의 제2 게이트 전극(IGL)에 인가되는 전위 φ _IGL을 증가시켜, 좌측의 제1 포텐셜 장벽 φ _BG를 작게 한다. 즉, 좌측의 제1 포텐셜 장벽 φ _BG의 크기는 배경광에 대응하여 발생하는 캐리어에 상당하는 전압에 일치하도록 설정되어 있다(도 12 참조).

이로 인해, 하이 레벨의 좌측 펄스 신호 S_L을 좌측의 제1 게이트 전극(TX2)에 인가했을 때, 프로브광의 반사광에 대응하는 캐리어의 전하량 Q2가 좌측의 제1 포텐셜 장벽 φ _BG를 넘어, 제1 축적 영역(AL)으로부터 제2 축적 영역(FDL)에 유입되고, 좌측의 제1 축적 영역(AL) 내에는 배경광 성분에 대응하는 캐리어의 전하량 Q_BG가 잔류하게 된다.

상술한 바와 같이, 본 형태의 화소 P(m, n)은 광감응 영역(SA)과 한 쌍의 제1 축적 영역(AR, AL) 사이의 포텐셜 φ _TX1, φ _TX2가 교대로 경사하도록 반도체 기판(100) 상에 마련된 한 쌍의 제1 게이트 전극(TX1, TX2)과, 제1 축적 영역(AR, AL)과 제2 축적 영역(FDR, FDL)의 사이에 각각 개재하는 제1 포텐셜 장벽 φ _BG의 높이를 제어하도록 반도체 기판(100) 상에 마련되고, 상기 광검출 소자에 의해 검출되는 배경광의 출력이 높을수록 캐리어에 대한 제1 포텐셜 장벽 φ _BG의 높이를 증가시키는 한 쌍의 제2 게이트 전극(IGR, IGL)을 구비하고 있다.

또한 포텐셜 장벽 φ _BG의 높이는 캐리어가 전자인 경우에, 전자가 존재하는 포텐셜에 대해, 포텐셜을 저하시키면 증가하고, 포텐셜을 증가시키면 감소한다. 또, 캐리어가 정공인 경우에, 포텐셜 장벽 φ _BG의 높이는 정공이 존재하는 포텐셜에 대해, 포텐셜을 증가시키면 증가하고, 포텐셜을 감소시키면 감소한다. 즉, 상기에서는 반도체 기판(100)을 p형 반도체로 하고, 각 축적 영역을 n형으로 했지만, 이러한 도전형을 역전시켜, 정공을 캐리어로 하는 것도 가능하다.

또한 상기 제2 축적 영역(FDR, FDL)에는 후술하는 배선이 전기적으로 접속되어 있고, 이들은 플로팅ㆍ디퓨젼 영역으로서 기능하고 있다.

상술한 바와 같이, 물체(H)에 거리 검출용 펄스 형상의 프로브광을 조사하고, 제1 게이트 전극(TX1, TX2)에 상술한 포텐셜 경사가 교대로 생기는 전압 φ _TX1, φ _TX2를 인가하면, 프로브광의 반사광의 입사시 지연에 비례하여, 일방의 제1 축적 영역(AR)에 축적되는 캐리어의 전하량이 감소하고, 타방의 제1 축적 영역(AL)에 축적되는 캐리어의 전하량이 증가한다. 즉, 이러한 축적된 캐리어의 전하량 Q1, Q2의 비율은 지연 시간, 즉 비행 시간(TOF)에 의존하게 된다. 또, 배경광의 크기에 따라, 제2 게이트 전극(IGR, IGL)에 인가하는 전압을 적당하게 제어함으로써, 배경광 상당분의 캐리어를 제1 포텐셜 장벽 φ _BG에 의해 간단하게 저지하고, 제2 축적 영역(FDR, FDL)에 물체(H)로부터의 프로브광의 반사광 성분만을 유입시키는 것이 가능하게 된다.

제1 포텐셜 장벽 φ _BG의 높이는 (1) 배경광의 검출 후, 이번회 측정(제1 축적 영역(AR, AL) 내로의 캐리어 축적 기간)을 행한 후에 감소시켜도 되고, (2) 배경광의 검출 후, 이번회 측정(제1 축적 영역(AR, AL) 내로의 캐리어 축적 기간)의 전에 미리 감소시키고 있어도 된다.

도 7은 거리 d의 연산에 대해 설명하기 위한 블록도이다.

상술한 바와 같이, 각 화소 P(m, n)에는 검출 펄스 신호 S_D, 우측 펄스 신호 S_R 및 좌측 펄스 신호 S_L이 입력되어 있다. 전하량 Q1은 검출 펄스 신호 S_D와 우측 펄스 신호 S_R의 곱을, 이러한 펄스의 중복 기간 t₂ ~ t₃ 동안 시간 적분한 값이고, 전하량 Q2는 검출 펄스 신호 S_D와 좌측 펄스 신호 S_L의 곱을, 이러한 펄스의 중복 기간 t₃ ~ t₄ 동안 시간 적분한 값이다. 각 화소 P(m, n)으로부터는 전하량 Q1, Q2가 출력된다.

전하량 Q1, Q2는 구동 펄스 신호 S_P의 펄스폭 T_P와 함께, 후단(後段)의 연산 회로(5a)에 입력되고, 거리 d를 구하는 연산이 행해진다. 상술한 바와 같이, 제2 축적 영역이 2개인 경우, d=(c/2)×(T_P×Q2/(Q1+Q2))로 주어진다. 또한 c는 광속이다. 따라서, 연산 회로(5a)으로부터는 각 화소 P(m, n)마다의 거리 d(m, n)이 출력된다. 또한, 화소열 또는 화소행마다 비닝(binning) 동작을 행해도 된다. 이 경우에는, 비닝에 의해 적산되는 화소열 또는 화소행에 입사한 검출 펄스가 나타내는 평균 거리가 얻어지게 된다.

또, 상기에서는 180 도의 위상차로 2개의 제1 게이트 전극을 구동한 경우에, 2개의 제1 축적 영역에 인접하는 2개의 제2 축적 영역을 이용한 예를 설명했다. 이것은 90 도마다의 위상차로 4개의 제1 게이트 전극을 구동한 경우에, 4개의 제1 축적 영역에 인접하는 4개의 제2 축적 영역을 이용한 것에도 적용할 수 있다. 제2 축적 영역의 수가 3개 이상인 경우, 예를 들어 4개에서 구동 신호가 정현파 형상인 경우에는, 각 제2 축적 영역에 축적되는 전하량을 Q1, Q2, Q3, Q4로 하면, d=φ×c/2×2πf로 주어진다. 또한 f는 구동 정현파 신호 S_P의 반복 주파수이고, 위상 φ=-arctan((Q2-Q4)/(Q1-Q3))로 주어진다.

이와 같이, 제1, 제2 축적 영역의 수가 각각 3 이상인 경우에는, 광감응 영역으로부터 각 제1 축적 영역에 유입되는 캐리어의 비율은 이들 사이에 개재하는 포텐셜 경사용 전극으로의 인가 전압의 위상에 의존하고, 위상이 어긋나 있는 분만큼 캐리어의 축적량이 변화한다. 또한 제1 축적 영역에 축적된 캐리어의 전하량은 배경광 성분에 호응하여 발생한 캐리어 성분을 포함하고 있기 때문에, 배경광 성분에 대응하는 캐리어를 제거한 캐리어의 비율이 거리를 나타내게 된다.

상기 거리 화상 측정 장치는 상술한 고체 촬상 장치와, 한 쌍의 제1 게이트 전극(TX1, TX2(TX3, TX4))으로의 인가 전위에 동기한 펄스광을 대상물로서의 물체(H)에 출사하는 광원(3)과, 한 쌍의 제2 축적 영역으로부터 출력된 캐리어의 전하량 Q1, Q2(Q3, Q4)에 따라 물체(H)까지의 거리 d를 연산하는 연산 회로(5a)를 구비하고 있다. 이 거리 화상 측정 장치에서는 캐리어의 전하량은 물체(H)까지의 거리 d에 따르고 있으므로, 연산 회로(5a)에서는 물체(H)의 거리 화상을 출력하는 것이 가능하게 된다.

도 8은 상술한 고체 촬상 장치의 상세 구성을 설명하기 위한 고체 촬상 소자(1)의 평면도이다.

반도체 기판(100) 상에는 거리 정보 독출 회로(K1, K2, Kn, K4)가 마련되어 있다. 각 거리 정보 독출 회로(Kn)는 수평 시프트 레지스터(1H2)에 의해 스위칭되는 독출 스위치군(SW)과, 화소열마다 마련된 각 샘플홀드 회로(SHn)를 구비하고 있다. 설명의 간략화를 위해, 반도체 기판(100) 상에는 타이밍 발생 회로(TGC)도 배치되어 있지만, 타이밍 발생 회로(TGC)는 반도체 기판(100)과 별도로 마련하는 것으로 해도 된다.

타이밍 발생 회로(TGC)는 입력된 구동 신호에 따라 각종 타이밍 신호를 생성한다. 수평 시프트 레지스터(1H2)는 플립플롭을 접속하여 만들어지는 레지스터로 이루어지고, 타이밍 발생 회로(TGC)로부터 입력되는 제어 신호에 따라 스위치 군(SW)을 각 화소열마다 온시킨다. 각 화소 P(m, n)으로부터는 상술한 전하량 Q1, Q2가 출력되어 있다. 스위치군(SW)을 구성하는 각 스위치는 전하량 Q1의 값을 독출하기 위한 우측 수평 라인(HLR)과, 전하량 Q2의 값을 독출하기 위한 좌측 수평 라인(HLL)과의 사이에 개재하고 있고, 수평 시프트 레지스터(1H2)에 의해, 이러한 스위치를 온하는 것에 의해, 샘플홀드 회로(SHn)에 홀딩된 전하량 Q1의 값이 우측 수평 라인(HLR) 및 출력 버퍼(1I1)를 통해 외부에 출력되고, 샘플홀드 회로(SHn)에 홀딩된 전하량 Q2의 값이 좌측 수평 라인(HLL) 및 출력 버퍼(1I2)를 통해 외부에 출력된다.

전하량 Q1, Q2의 축적에 앞서, 배경광의 검출이 행해진다. 타이밍 발생 회로(TGC)는 입력된 트리거 신호에 동기하여, 배경광 검출 신호 T_N을 생성한다. 배경광 검출 신호 T_N은 배경광 제거 회로(PCC)에 입력된다. 배경광 제거 회로(PCC)는 배경광 검출 신호 T_N이 온인 경우에, 배경광의 검출을 행하고, 검출에 의해 생긴 값을 홀딩하고, 그렇게 한 후 포텐셜 제어 전압 φ _IG(=φ _IGR, φ _IGL)을 전송 신호 S_T로서 제2 게이트 전극(IG(IGR, IGL))에 출력한다.

도 9는 상술한 각 화소 P(m, n)의 상세 구조를 설명하기 위한 도면이고, 도 9(A)는 화소 P(m, n)의 평면도, 도 9(B)는 화소 P(m, n)의 종단면도, 도 9(C)는 종단면도에 대응한 무바이어스일 때 반도체 내의 포텐셜도이다.

화소 P(m, n)은 제1 축적 영역(AR, AL)에 각각 인접한 캐리어 배출 영역(DEX1, DEX2)을 구비하고 있다. 즉, 상술한 바와 같이, 제1 축적 영역(AR, AL)에 는 배경광 성분에 상당하는 캐리어가 잔류 축적되지만, 축적된 캐리어는 캐리어 배출 영역(DEX1, DEX2)을 통해 외부에 배출된다. 캐리어 배출 영역(DEX1, DEX2)은 n형의 반도체로 이루어진다.

우측의 제1 축적 영역(AR)과 캐리어 배출 영역(DEX1) 사이의 반도체 영역 윗쪽에 있어서, 캐리어 배출용 게이트 전극(EX1)이 절연층(101) 상에 위치하고 있고, 우측의 게이트 전극(EX1)에 정전위를 주면, 제1 축적 영역(AR) 내에 축적된 캐리어가, 캐리어 배출 영역(DEX1)에 유입되고, 캐리어 배출 영역(DEX1)에 전기적으로 접속된 배선을 통해 외부에 출력된다.

좌측의 제1 축적 영역(AL)과 캐리어 배출 영역(DEX2) 사이의 반도체 영역 윗쪽에 있어서, 캐리어 배출용 게이트 전극(EX2)이 절연층(101) 상에 위치하고 있고, 게이트 전극(EX2)에 정전위를 주면, 좌측의 제1 축적 영역(AL) 내에 축적된 캐리어가, 캐리어 배출 영역(DEX2)에 유입되고, 캐리어 배출 영역(DEX2)에 전기적으로 접속된 배선을 통해 외부에 출력된다.

초기 상태에 있어서는 포텐셜 φ _FDL, φ _AL, φ _AR, φ _FDR이 높고(깊고), 각 포텐셜 우물에는 캐리어가 축적되어 있지 않다. 또한 φ _PG에는 필요에 따라 약간의 정전위를 인가해도 된다(도 10(A)).

구동 펄스의 전반(前半)의 반주기의 기간에 있어서는 포텐셜 φ _PG 및 우측의 포텐셜 φ _TX1을 깊게 하고, 우측의 제1 축적 영역의 포텐셜 φ _AR의 우물 내에 캐리어 를 전송한다(도 10(B)). 우측의 포텐셜 우물에는 전하량 QR이 축적되어 있다.

구동 펄스의 후반의 반주기의 기간에 있어서는 포텐셜 φ _PG 및 좌측의 포텐셜 φ _TX2를 깊게 하고, 좌측의 제1 축적 영역의 포텐셜 φ _AL의 우물 내에 캐리어를 전송한다(도 10(C)). 좌측의 포텐셜 우물에는 전하량 QL이 축적되어 있다

도 10(B)과 도 10(C)으로 이루어지는 미소(微少) 전하 축적 공정을 M회 반복하면, 각 포텐셜 우물 내에, M배로 적산된 전하량 ΣQR, ΣQL이 축적된다(도 10(D)).

그렇게 한 후, 포텐셜 φ _IGR , φ _IGL을 깊게 하여(장벽 높이를 작게 하여), 배경광 성분에 상당하는 캐리어의 전하량 Q_BG를, 각각의 포텐셜 φ _AR 및 포텐셜 φ _AL의 우물 내에 잔류시켜, 나머지의 펄스광 성분에 대응하는 전하를 흘러넘치게 하여 제2 축적 영역의 포텐셜 φ _FDR , φ _FDL의 우물 내에 전송한다. 제2 축적 영역의 포텐셜 φ _FDR , φ _FDL의 우물 내는 전하량 Q1, Q2의 캐리어가 축적된다(도 10(E)).

다음에, 제1 축적 영역의 포텐셜 φ _AR , φ _AL의 우물 내에 잔류한 전하량 Q_BG의 캐리어를, 도 9에 나타낸 게이트 전극(EX1, EX2)에 정전위를 주는 것에 의해, 캐리어 배출 영역(DEX1, DEX2)에 전송하여, 외부에 배출한다(도 10(F)). 또한 배출되는 캐리어의 합계 전하량은 각 화소의 휘도에 대응하고 있기 때문에, 이것을 각 화소마다 독출하면 휘도 화상을 얻을 수 있다.

또한 사양에 따라, 도 10(B) 및 도 10(C)의 M회 반복 공정과 도 10(D) 내지 도 10(F)의 전송 공정으로 이루어지는 적산 전하 축적 공정을, 도 10(B)의 공정으로 되돌아와 X회 반복한다. 이 경우에는, 미소 전하의 M×X 배의 캐리어에 포함되는 펄스광의 신호 성분을 제2 축적 영역 내에 축적할 수 있다.

배경광 제거 회로(PCC)는 배경광 샘플링용 배경광 검출 신호 T_N을 수신하고, 배경광 검출 신호 T_N이 온인 경우에, 모니터용 광검출 소자(PD)에 바이어스 전압을 인가하여 액티브로 하고, 이 때 발생한 전하를 배경광 성분으로서 샘플홀드 회로(SH)에 전송한다.

또한 광검출 소자(PD)에 있어서 발생한 전압을 샘플홀드 회로(SH)에 전송하는 구성이라고 해도 된다. 이 경우, 광검출 소자(PD)로서의 포토 다이오드에 리셋트 전압을 걸어 차지 업(charge up)한 상태로, 이것에 광이 입사하면 포토 다이오드의 양단간 전압이 저하한다. 전압의 저하량이 입사 광량에 선형(線形)으로 비례하게 된다.

또, 샘플홀드 회로(SH) 대신에 A/D 변환 회로를 이용해도 된다. 그렇게 해도, 포텐셜 장벽 φ _BG에 상당하는 검출값(아날로그값 또는 디지털값) β가 샘플홀드 회로(SH) 또는 A/D 변환 회로에 홀딩된다. 연산 회로(CC)는 검출값 β를 포텐셜 장벽 φ _BG의 크기로 변환한다. 제어 전압 인가 회로 VC는 연산된 포텐셜 장벽 φ _BG에 상당하는 전위 φ _IG를 제2 게이트 전극(IG(IGR, IGL))에 입력한다. 또한 상술한 게 이트 전극은 그 양측의 반도체 영역과 함께 전계 효과 트랜지스터를 구성하고 있다.

도 12는 연산 회로(CC)에 있어서 연산에 대해 설명하기 위한 그래프이다. 가로축은 상술한 절연층과 반도체 기판 사이의 계면 전계 밀도 Qinv를 나타내고, 세로축은 수광부에 있어서 반도체 기판의 표면 전위 φs를 나타내고 있다. 또한 그래프 중 φ _F는 플랫 밴드 전압에 있어서 표면 전위를 나타낸다. 표면 전위 φs는 근사적으로 φs=V_G-V_FB-(Qinv/C_ox)로 주어진다. 또한 V_G는 게이트 전압, C_ox는 절연층의 용량, V_FB는 플랫 밴드 전압을 나타낸다.

광감응 영역에서 발생하는 캐리어의 전하량(계면 전계 밀도 Qinv)이 증가하면, 표면 전위 φs는 선형으로 저하해 간다. 즉, 발생한 캐리어와 전위 사이에는 1차 함수로 근사되는 관계가 있다. 따라서, 발생한 캐리어에 상당하는 전위분만큼 포텐셜 장벽 φ _BG를 내리면, 배경광을 제거할 수 있게 된다.

물론, 화소에서는 절연층을 게이트 산화막으로 하는 MOS-FET를 구성하고 있고, 광검출 소자(PD)가 pn 접합으로 이루어지는 포토 다이오드인 경우에는 쌍방의 구조는 다르지만, 발생하는 캐리어량에 따라 선형으로 전압 변화가 생긴다고 하는 성질은 동일하기 때문에, 쌍방의 출력은 일정한 상관을 가진다.

전혀 배경광이 없는 경우의 포텐셜 장벽 φ _BG의 높이를 VB(V)로 한다. 배경광이 없는 경우, 즉 배경광 성분이 β(V)(β=0)에 상당하는 경우에는, 제2 게이트 전극에 φ _IG=VB(V)를 인가하고, 포텐셜 장벽 φ _BG를 없게 하여 캐리어의 전송을 행한다. 배경광 성분이 β(V)(β=1)에 상당하는 경우에는, 제2 게이트 전극에 φ _IG=(VB-β)(V)를 인가하고, 배경광 성분에 상당하는 포텐셜 장벽 φ _BG를 유지하고, 캐리어의 전송을 행한다. VB(V)는 예를 들어 5(V)이다. 실제로, 제2 게이트 전극에는 φ _IG=(VB-β+

)(V)를 인가한다.

는 예를 들어 0.2V로 설정한다. 여기에서는 배경광이 엄밀하게 측정될 수 없는 분의 마진을

로 하고 있다. 연산 회로(CC)는 φ _IG와 β의 관계를 나타내는 룩업 테이블 또는 연산식을 홀딩하고 있고, 입력된 β에 따라 φ _IG를 구한다.

도 13은 각 화소 P(m, n) 내의 회로도이다.

상술한 바와 같이, 각 게이트 전극은 전계 효과 트랜지스터의 게이트 전극을 구성하고 있다.

여기에서는 복수의 부호를 이용하는 것에 의한 도면의 복잡화를 피해 설명을 명료화하기 위해, 각 게이트 전극을 가지는 트랜지스터는 () 안에 대응하는 게이트 전극의 부호를 이용하여 표기하는 것으로 한다. 또, 캐리어의 독출시에 캐리어가 유입되는 쪽을 트랜지스터의 소스로 하고, 유출되는 쪽을 드레인으로 한다.

화소 전극(PG)을 포함하는 트랜지스터의 일단은 게이트 전극(TX1)을 포함하는 NMOS 트랜지스터의 소스에 접속되어 있고, NMOS 트랜지스터(TX1)의 드레인은 제1 축적 영역(AR), 및 NMOS 트랜지스터(IGR)의 소스, 캐리어 배출용 트랜지스 터(EX1)의 소스에 접속되고, 캐리어 배출용 NMOS 트랜지스터(EX1)의 드레인은 전원 전위 V+에 접속되어 있다. 제1 축적 영역(AR)은 배경광 성분 제거용 NMOS 트랜지스터(IGR)의 소스에 접속되어 있고, NMOS 트랜지스터(IGR)의 드레인은 제2 축적 영역(FDR) 및 NMOS 트랜지스터(FET1)의 게이트 전극에 접속되어 있다.

NMOS 트랜지스터(FET1)의 소스는 전원 전위 V+에 접속되고, 드레인은 출력 선택용의 우측 NMOS 트랜지스터(SEL)에 접속되어 있다. 또, 트랜지스터(IGR)의 게이트 전극(IGR)에는 공통 라인(WL)을 통해 캐리어의 전송 신호 S_T(=φ _IGR)이 입력된다. 트랜지스터(SEL)의 드레인은 우측의 수직 독출 라인(RRL)에 접속되어 있다. 수직 독출 라인(RRL)에는 제2 축적 영역(FDR)에 축적되는 전하량 Q1에 대응하는 전류가 유입된다. 또한 제2 축적 영역(FDR)에 축적된 전하는 트랜지스터(IGR)와 트랜지스터(EX1)를 모두 온하는 것에 의해 리셋트된다. 트랜지스터(EX1)의 게이트 전극(EX1)에는 배출 신호 S_EX가 인가된다. 또한 각 전원 전위 V+의 크기는 설계에 따라 서로 다르다.

화소 전극(PG)을 포함하는 트랜지스터의 타단은 게이트 전극(TX2)을 포함하는 NMOS 트랜지스터의 소스에 접속되어 있고, NMOS 트랜지스터(TX2)의 드레인은 제1 축적 영역(AL), 및 NMOS 트랜지스터(IGL)의 소스, 캐리어 배출용 트랜지스터(EX2)의 소스에 접속되고, 캐리어 배출용 NMOS 트랜지스터(EX2)의 드레인은 전원 전위 V+에 접속되어 있다. 제1 축적 영역(AL)은 배경광 성분 제거용 NMOS 트랜지스터(IGL)의 소스에 접속되어 있고, NMOS 트랜지스터(IGL)의 드레인은 제2 축적 영 역(FDL) 및 PMOS 트랜지스터(FET2)의 게이트 전극에 접속되어 있다.

NMOS 트랜지스터(FET2)의 소스는 전원 전위 V+에 접속되고, 드레인은 출력 선택용의 좌측 NMOS 트랜지스터(SEL)에 접속되어 있다. 또, 트랜지스터(IGR)의 게이트 전극(IGR)에는 공통 라인(WL)을 통해 캐리어의 전송 신호 S_T(=φ _IGR)이 입력된다. 트랜지스터(SEL)의 드레인은 좌측의 수직 독출 라인(LRL)에 접속되어 있다. 수직 독출 라인(LRL)에는 제2 축적 영역(FDL)에 축적되는 전하량 Q2에 대응하는 전류가 유입된다. 또한 제2 축적 영역(FDL)에 축적된 전하는 트랜지스터(IGL)와 트랜지스터(EX2)를 모두 온하는 것에 의해 리셋트된다. 트랜지스터(EX2)의 게이트 전극(EX2)에는 배출 신호 S_EX이 인가된다.

또, 전하의 배분을 행하기 때문에, 한 쌍의 제1 게이트 전극(TX1, TX2)에는 각각 펄스 신호를 포함하는 우측 펄스 신호 S_R, 좌측 펄스 신호 S_L이 입력된다.

배경광을 검출한 후, 게이트 전극(IGR, IGL)에 전송 신호 S_T를 동시에 인가함으로써, 포텐셜 장벽 φ _BG를 상술한 바와 같이 저하시켜, 제2 축적 영역(FDR, FDL) 내에 반사광에 대응하는 캐리어를 축적시킨다. 캐리어의 유입 전의 시점에 있어서, 제2 축적 영역(FDR, FDL)은 플로팅 레벨로 있어, 유입된 부의 전하량 Q1, Q2에 비례하여, 트랜지스터(FET1, FET2)를 흐르는 전류가 결정된다. 수직 시프트 레지스터로부터 선택용 트랜지스터(SEL)를 온시키는 신호를 입력하면, FET1, FET2의 입력 게이트 전압에 따라, 각 전하량 Q1, Q2에 대응한 전류가 수직 독출 라인(RRL, LRL)에 흐르게 된다.

이 검출의 종료 후, 또는 제2 축적 영역(FDR, FDL)을 플로팅 레벨로 하는 경우, 트랜지스터(IGR, IGL)와 트랜지스터(EX1, EX2)를 온하고, 제2 축적 영역(FDR, FDL)을 전원 전위 V+에 접속하고, 그렇게 한 후 트랜지스터(IGR, IGL)와 트랜지스터(EX1, EX2)를 오프(off)한다. 이로 인해, 이 플로팅ㆍ디퓨젼 영역의 리셋트를 행한다. 이 때, 각 트랜지스터(IGR, IGL)와 트랜지스터(EX1, EX2)의 게이트 전극에 인가되는 전압의 크기는 상기 리셋트가 행해질 정도로 크게 설정한다.

배경광 제거 회로(PCC)로부터 출력된 전송 신호 S_T(φ _IG)은 각 화소행마다 마련된 스위치(SW1, SW2, SW3, SW4)를 통해 각 화소행마다의 공통 라인(WL)에 입력되고, 화소행마다 제2 게이트 전극(IGR, IGL)을 동시에 온한다. 공통 라인(WL)은 1개의 화소행에 있어서 공통이다.

또한 스위치(SW1, SW2, SW3, SW4)를 동시에 온한 경우에는, 모든 화소에 있어서, 제2 축적 영역에 캐리어를 동시에 전송하는 것이 가능하다. 즉, 1개의 측정 주기 내에 있어서 기준이 되는 배경광 성분이 1개인 경우, 스위치(SW1, SW2, SW3, SW4)는 동시에 온하면 된다. 이와 같이 스위치(SW1, SW2, SW3, SW4)를 동시에 온하거나, 또는 스위치를 마련하지 않음으로써, 거리 화상의 측정 주기를 짧게 할 수 있다. 또, 후술하는 바와 같이, 자기 참조형의 배경광 검출을 행하는 경우에는, 예 를 들어 각 화소행마다 검출된 배경광 성분으로부터 화소행마다의 전송 신호 S_T를 차례로 생성하고, 스위치(SW1, SW2, SW3, SW4)를 차례로 온함으로써, 생성된 전송 신호 S_T를 대응하는 화소행마다 입력하면 된다.

도 15는 도 8에 나타낸 샘플홀드 회로(SHn)의 회로도이다.

각 화소열로부터는 차례로, 전하량 Q1, Q2에 비례하는 전류가 수직 독출 라인(RRL, LRL)을 통해 흐르고, 도시하지 않는 부하를 통해 그라운드에 흘러, 수직 독출 라인(RRL, LRL)의 전위가 전하량 Q1, Q2에 비례하게 된다. 이 전압은 스위치(SWR1, SWL1)을 동일한 기간만 동시에 온하는 것에 의해, 캐패시터(CR, CL)에 인가되고, 전압에 의존한 전하가 각각 축적된다. 즉, 캐패시터(CR, CL)에는 전하량 Q1, Q2에 비례한 값의 전하가 축적되고, 그 양단에는 축적 전하량에 비례한 전압이 발생하고 있다. 수평 시프트 레지스터를 구동하여, 캐패시터(CR, CL) 후단의 스위치(SWR2, SWL2)를 온하면, 캐패시터(CR, CL)에 축적된 전하량에 비례한 전압이, 각 수평 라인(HLR, HLL)으로부터 독출되게 된다.

도 16은 고체 촬상 장치의 타이밍 차트이다.

우선, 시각 t₁ ~ t₂의 동안 구동 펄스 신호 S_P는 광원에 인가되지 않고, 광원은 비발광 상태이다. 시각 t₁ ~ t₂ 동안 배경광 검출 신호 T_N을 온하고, 배경광의 검출을 행한다. 배경광의 검출 기간은 T_M/2으로 한다. 이것은 반사 펄스 검출에 있어서 상술한 M회의 미소 전하 축적을 행하는 기간을 T_M으로 하면, 그 2분의 1에 상 당한다. 광검출 소자(PD)와 각 화소 P(m, n)에서 발생하는 시간당의 캐리어량이 거의 같다고 하면, 배경광 검출 기간 T_M/2에 있어서 광검출 소자(PD)에서 발생한 캐리어의 전하량(전압 β)이, 반사 펄스 검출 기간 T_M에 있어서 포함되는 배경광 성분의 캐리어 전하량에 거의 일치한다.

배경광의 검출 동안, 우측 펄스 신호 S_R, 좌측 펄스 신호 S_L은 하이 레벨인 채이다. 이로 인해, 제1 축적 영역 내에 캐리어가 흐르게 되지만, 캐리어 배출용 신호 S_EX이 하이 레벨(트랜지스터 온)로 되어 있고, 이 캐리어는 외부에 배출되고 있다. 따라서, 제1 축적 영역에 있어서 포텐셜 φ _A(φ _AR , φ _AL)은 일정한 채이고, 제2 축적 영역의 포텐셜 φ _FD(φ _FDR , φ _FDL)도 일정한다. 이 타이밍 차트에서, 포텐셜은 좌우의 일방의 것을 대표하여 나타내고 있다.

시각 t₃ ~ t₄의 기간에 있어서, 상술한 M회의 검출이 행해진다. 이 때, 캐리어 배출용 신호 S_EX은 로 레벨(트랜지스터 오프)로 되어 있고, 포텐셜 φ _A가 시간의 경과와 함께 저하해 간다. 이 포텐셜 φ _A의 저하량 φ ₁은 반사 펄스광과 배경광의 수광량에 비례한다. 본 예에서는 제1 축적 영역에 캐리어를 축적한 후, 배경광의 광량에 따라 포텐셜 장벽 φ _IG를 내린다. 즉, 시각 t₅ ~ t₆의 기간, 전송 신호 S_T를 하이 레벨(포텐셜 φ _IG)로 하고, 제2 축적 영역으로의 캐리어 전송을 행한다. 이로 인해, 제1 축적 영역으로부터 제2 축적 영역에 전자가 유입되고, 전자가 유출된 포 텐셜 φ _A는 높아지고, 전자가 유입한 포텐셜 φ _FD는 낮아진다.

시각 t₆에 있어서, 캐리어가 없는 상태에서 제1 축적 영역의 포텐셜과, 캐리어가 잔류한 포텐셜의 차 φ ₂가 배경광 성분에 대응하는 포텐셜 장벽 φ _G에 일치한다. 또, 캐리어가 채워진 상태에 있어서 제1 축적 영역의 시각 t₅에서의 포텐셜과, 시각 t₆에 있어서 캐리어가 유출했을 때 제1 축적 영역의 포텐셜의 차 φ ₃이 제2 축적 영역에 유입된 캐리어의 전하량, 즉 반사 펄스광(변조 신호)의 지연량에 일치한다.

이상의 검출 사이클 기간을 T_F'로 한다. 그렇게 한 후, 시각 t₇ ~ t₈의 기간, 캐리어 배출용 신호 S_EX를 하이 레벨(트랜지스터 온)로 하고, 제1 축적 영역에 잔류한 캐리어를 배출하면서, 다음의 검출 사이클 기간으로 이행한다.

본 예에서는 X회의 검출 사이클 기간 T_F'를 실행한 후, 시각 t₁₈에 있어서 선택 스위치로서의 트랜지스터(SEL; 도 13 참조)을 온함으로써, 포텐셜 φ _FD의 검출을 행하고, 시각 t₁₉ ~ t₂₀에 있어서 상술한 바와 같이 잔류한 배경광 성분의 배출을 행하고, 시각 t₂₁ ~ t₂₂에 있어서 S_T와 S_EX를 동시에 하이 레벨(트랜지스터(IGR, IGL, EX1, EX2)을 온함)로 함으로써 리셋트를 행하고, 1 화소 내의 거리 정보의 측정을 종료한다. 또한, 검출 사이클 기간 T_F'마다, 제2 축적 영역에는 전자가 적산하여 축 적되고, 그 포텐셜 φ _FD는 차례로 저하해 간다.

또한 상술한 배경광 제거 회로(PCC)에 있어서 광검출 소자(PD)는 촬상 영역(1IP) 내에 배치하는 것도 가능하다. 이하에서는 광검출 소자(PD)를 촬상 영역(1IP) 내에 배치한 예에 대해 설명한다. 또, 이하의 배치예는 다른 실시 형태에도 적용 가능하다.

도 17은 상술한 각 화소(P)와 광검출 소자(PD)의 배치예를 나타내는 촬상 영역(1IP)의 평면도이다.

사각형의 촬상 영역(1IP) 내에는 복수의 화소(P)와 광검출 소자(PD)가 배치되어 있다. 화소(P)는 촬상 영역(1IP)의 한 변에 대해 비스듬하게 교차하는 방향을 따라서 배열하고 있고, 화소(P)의 사이에 광검출 소자(PD)가 배치되어 있다. 동일 도면에서, 1개의 광검출 소자(PD)의 주위에는 4개의 화소(P)가 배치되어 있고, 1개 화소(P)의 주위에는 4개의 광검출 소자(PD)가 배치되어 있다. 복수의 광검출 소자(PD)의 출력은 촬상 영역(1IP) 내에 있어서 모두 합계하거나, 또는 소정 영역 내의 출력을 합계하고, 배경광 제거 회로(PCC)의 샘플홀드 회로(SH) 또는 A/D 변환 회로에 입력된다. 소정의 영역은 1개의 광검출 소자열을 포함하는 영역을 포함한다.

도 18은 상술한 각 화소(P)와 광검출 소자(PD)의 배치예를 나타내는 촬상 영역(1IP)의 평면도이다.

사각형의 촬상 영역(1IP) 내에는 복수의 화소(P)와 광검출 소자(PD)가 배치 되어 있다. 화소(P)는 촬상 영역(1IP)의 한 변에 대해 평행하게 배열하고 있고, 인접하는 복수의 화소(P) 내의 일부 영역을 공유하여 광검출 소자(PD)가 배치되어 있다. 본 예에서는 서로 인접하는 4개의 화소(P)의 중앙에 광검출 소자(PD)가 배치되어 있다. 복수의 광검출 소자(PD)의 출력은 촬상 영역(1IP) 내에 있어서 모두 합계하거나, 또는 소정 영역 내의 출력을 합계하고, 배경광 제거 회로(PCC)의 샘플홀드 회로(SH) 또는 A/D 변환 회로에 입력된다.

도 19는 상술한 각 화소(P)와 광검출 소자(PD)의 배치예를 나타내는 촬상 영역(1IP)의 평면도이다.

사각형의 촬상 영역(1IP) 내에는 복수의 화소(P)와 광검출 소자(PD)가 배치되어 있다. 화소(P)는 촬상 영역(1IP)의 한 변에 대해 평행하게 배열하고 있고, 각 화소(P) 내의 일부 영역 내에 각각 광검출 소자(PD)가 배치되어 있다. 복수의 광검출 소자(PD)의 출력은 촬상 영역(1IP) 내에 있어서 모두 합계하거나, 또는 소정 영역 내의 출력을 합계하거나, 또는 개개의 화소마다의 출력으로서 배경광 제거 회로(PCC)의 샘플홀드 회로(SH) 또는 A/D 변환 회로에 입력된다.

도 20은 화소 P(m, n) 및 앰프의 회로도이다.

수직 독출 라인(RRL, LRL)은 각각 차지 앰프(CAR, CAL)의 반전 입력 단자에 접속되어 있다.

차지 앰프(CAR)는 OP 앰프(QP1)의 반전 입력 단자와 출력 단자 사이에 접속된 캐패시터(C1) 및 스위치로서의 트랜지스터(S1)를 구비하고 있고, 비반전 입력 단자는 기준 전위 Vref에 접속되어 있다.

차지 앰프(CAL)는 OP 앰프(QP2)의 반전 입력 단자와 출력 단자 사이에 접속된 캐패시터(C2) 및 스위치로서의 트랜지스터(S2)를 구비하고 있고, 비반전 입력 단자는 기준 전위 Vref에 접속되어 있다.

트랜지스터(S1, S2)를 온하면, 캐패시터(C1, C2)는 단락(短絡)된다. 트랜지스터(S1, S2)를 오프하면, 캐패시터(C1, C2)에 전하가 축적되고, 축적 전하에 따른 전압이 출력된다.

이와 같이 앰프를 이용함으로써 출력 이득을 크게 할 수 있다.

도 21은 화소 P(m, n) 및 앰프의 회로도이다.

이 앰프는 도 20에 나타낸 차지 앰프(CAR, CAL)의 캐패시터(C1, C2)를 용량 가변 캐패시터(C1', C2')로 치환하고, 용량 가변 캐패시터(C1', C2')의 용량을, 히스테리시스 컴퍼레이터(HS1, HS2)의 출력으로 제어하는 것으로 한 것이다. 컴퍼레이터(HS1, HS2)는 일방의 입력 단자가 수직 독출 라인(RRL, LRL)에 접속되어 있고, 타방의 입력 단자에는 기준 전위 Vref2가 입력되어 있다. 수직 독출 라인(RRL, LRL)의 전위가 기준 전위 Vref2를 넘는 경우에는 캐패시터(C1, C2)의 용량을 크게 함으로써 검출 범위를 크게 하고, 기준 전위 Vref2 이하의 경우에는 캐패시터(C1, C2)의 용량을 작게 함으로써, 검출 감도를 증가시키는 것이 가능하다. 이와 같이 이득 가변으로 함으로써, 미약광(微弱光)의 검출에도 대응할 수 있다. 또한 앰프의 구성으로서는 소스 팔로워 및 차지 앰프 중 어느 것도 적용 가능하다.

다음에, 화소 내의 전극 배열을 변형한 예에 대해 설명한다.

도 22는 전극 배열을 변형한 화소를 가지는 고체 촬상 소자(1)의 평면도이 다.

반도체 기판(100) 상에는 복수의 화소 P(m, n)으로 이루어지는 촬상 영역(1IP)과, 거리 정보 독출 회로(K1, K2, Kn, K4) 등이 마련되어 있고, 이 고체 촬상 소자(1)는 화소 P(m, n) 내의 구조와 타이밍 발생 회로(TGC)로부터 화소 내 전극에 출력되는 타이밍 신호를 제외하고, 도 8에 나타낸 고체 촬상 소자(1)로 동일하다.

타이밍 발생 회로(TGC)는 입력된 구동 신호에 따라 각종 타이밍 신호를 생성한다. 타이밍 발생 회로(TGC)에서 발생하는 타이밍 신호는 수직 시프트 레지스터(1V)에 의해, 각 화소마다의 선택 스위치(SEL; 도 26 참조)를 온함으로써, 화소 내의 플로팅ㆍ디퓨젼 영역(제3 축적 영역(FDR, FDL); 도 26 참조) 내에 축적된 캐리어의 전하량의 값을 각 화소행마다 독출하면서, 좌우의 트랜지스터(TX1, TX2(도 26 참조))를 교대로 온하고, 제1 축적 영역(AR, AL(도 26 참조)) 내에 캐리어를 축적시킨다.

수평 시프트 레지스터(1H2)는 타이밍 발생 회로(TGC)로부터 입력되는 제어 신호에 따라 스위치군(SW)을 각 화소열마다 온시킨다. 수평 시프트 레지스터(1H2)에 의해, 스위치군(SW)을 구성하는 각 스위치를 온하는 것에 의해, 샘플홀드 회로(SHn)에 홀딩된 전하량 Q1의 값이, 우측 수평 라인(HLR) 및 출력 버퍼(1I1)를 통해 외부에 출력되고, 샘플홀드 회로(SHn)에 홀딩된 전하량 Q2의 값이, 좌측 수평 라인(HLL) 및 출력 버퍼(1I2)를 통해 외부에 출력된다.

전하량 Q1, Q2의 축적에 앞서, 배경광의 검출이 행해진다. 타이밍 발생 회 로(TGC)는 입력된 트리거 신호에 동기하여, 배경광 검출 신호 T_N을 생성한다. 배경광 검출 신호 T_N은 배경광 제거 회로(PCC)에 입력된다. 배경광 제거 회로(PCC)는 배경광 검출 신호 T_N이 온인 경우에는 배경광의 검출을 행하고, 검출에 의해 생긴 값을 홀딩하고, 그렇게 한 후 포텐셜 제어 전압 φ _IG(=φ _IGR, φ _IGL)을 전송 신호 S_T로서 제2 게이트 전극(IG(IGR, IGL))에 출력한다.

도 23은 도 22에 나타낸 화소 P(m, n)의 평면도(도 23(A)), 화소 P(m, n)의 종단면도(도 23(B)), 종단면도에 있어서 무바이어스일 때 반도체 내의 포텐셜도(도 23(C))이다.

또한 도 6에 있어서, 플로팅ㆍ디퓨젼 영역은 제2 축적 영역이라고 호칭하였지만, 본 예에서는 제3 축적 영역이라고 호칭하는 것으로 한다.

화소 P(m, n)은 p형의 반도체 기판(100)과, 반도체 기판(100) 상에 형성된 절연층(101)을 구비하고 있다. 절연층(101) 상에는 차광막(SM)이 마련되어 있다. 차광막(SM)은 화소마다 광입사용 개구(OP)를 구비하고 있다. 개구(OP) 바로 아래의 절연층(101) 상에는 화소 전극(PG)이 배치되어 있다. 반도체 기판(100)의 화소 전극(PG) 바로 아래의 반도체 기판(100) 내의 표면 영역을 광감응 영역(SA)으로 한다. 화소 전극(PG)의 양측에는 절연층(101) 상에 한 쌍의 제1 게이트 전극(TX1, TX2)이 배치되어 있다. 제1 게이트 전극(TX1, TX2)의 외측에는 반도체 기판(100) 내에 마련된 한 쌍의 제1 축적 영역(AR, AL)이 위치하고 있다. 또한, 제1 축적 영역(AR, AL)의 외측에는 반도체 기판(100) 내에 마련된 한 쌍의 전하 퇴피 영역(제2 축적 영역; BR, BL)이 위치하고 있다. 제1 축적 영역(AR, AL)과 전하 퇴피 영역(BR, BL) 사이의 영역 윗쪽에는 절연층(101) 상에 각각 제2 게이트 전극(IGR, IGL)이 위치하고 있다.

반도체 기판(100) 내에는 전하 퇴피 영역(BR, BL)의 외측에, 한 쌍의 제3 축적 영역(FDR, FDL)이 마련되어 있다. 제1 축적 영역(AR, AL), 전하 퇴피 영역(BR, BL) 및 제2 축적 영역(FDR, FDL)은 각각 n형의 반도체 영역으로 이루어진다.

전하 퇴피 영역(BR, BL)과 제3 축적 영역(FDR, FDL) 사이의 반도체 영역 윗쪽에는 절연층(101) 상에 한 쌍의 제3 게이트 전극(TGR, TGL)이 배치되어 있다. 제3 게이트 전극(TGR, TGL)은 전하 퇴피 영역(BR, BL)과 제3 축적 영역(FDR, FDL) 사이에 개재하는 제2 포텐셜 장벽 φ _G의 높이를 제어하도록 반도체 기판(100) 상에 마련되어 있다. 제2 포텐셜 장벽 φ _G는 전하 퇴피 영역(BR, BL)의 포텐셜 φ _BR, φ _BL과, 제3 게이트 전극(TGR, TGL) 바로 아래의 반도체의 포텐셜 φ _TGR, φ _TGL의 차로 주어진다.

제1 축적 영역(AR, AL), 제2 축적 영역으로서의 전하 퇴피 영역(BR, BL)으로의 캐리어 축적 방법은 상술한 바와 같으며, 이들 사이의 포텐셜 φ _IGR, φ _IGL을 배경광 강도에 따라 조정함으로써, 제2 축적 영역으로서의 전하 퇴피 영역(BR, BL) 내에, 프로브광의 반사광에 기인하는 캐리어(전하량 Q1, Q2)를 축적할 수 있다.

캐리어에 대한 제2 포텐셜 장벽 φ _G의 높이를 저하시킴으로써 전하 퇴피 영 역(BR, BL)에 축적된 캐리어를 제3 축적 영역(FDR, FDL)에 전송한 후, 제2 포텐셜 장벽 φ _G의 높이를 증가시켜, 제3 축적 영역(FDR, FDL)에 캐리어를 홀딩한 상태로, 한 쌍의 제1 축적 영역(AR, AL)에 교대로 캐리어가 축적되도록, 제1 게이트 전극(TX1, TX2), 제2 게이트 전극(IGR, IGL) 및 제3 게이트 전극(TGR, TGL)으로의 인가 전위를 제어한다. 포텐셜을 높게(깊게) 하기 위해서는 각 게이트 전극에 주는 전위를 높게 하면 된다.

또, 도 23의 평면도에 있어서, 제3 축적 영역(FDR, FDL) 및 그 외측의 영역의 캐리어 전송 방향으로 수직인 방향의 폭은 제1 축적 영역(AR, AL) 및 제2 축적 영역(BR, BL)의 캐리어 전송 방향으로 수직인 폭보다 좁게 되어 있고, 제3 축적 영역(FDR, FDL)에 있어서 미소한 캐리어의 밀도를 향상시킬 수 있고, 그 용량을 작게 함으로써, 변환 게인을 높이는 것이 가능하다.

화소 P(m, n)은 제1 축적 영역(AR, AL)에 각각 인접한 캐리어 배출 영역(DEX1, DEX2)을 구비하고 있다. 즉, 제1 축적 영역(AR, AL)에는 배경광 성분에 상당하는 캐리어가 잔류 축적되지만, 축적된 캐리어는 캐리어 배출 영역(DEX1, DEX2)을 통해 외부에 배출된다. 캐리어 배출 영역(DEX1, DEX2)은 n형의 반도체로 이루어진다.

우측의 제1 축적 영역(AR)과 캐리어 배출 영역(DEX1) 사이의 반도체 영역 윗쪽에 있어서, 캐리어 배출용 게이트 전극(EX1)이 절연층(101) 상에 위치하고 있고, 우측의 게이트 전극(EX1)에 정전위를 주면, 제1 축적 영역(AR) 내에 축적된 캐리어 가 캐리어 배출 영역(DEX1)에 유입되고, 캐리어 배출 영역(DEX1)에 전기적으로 접속된 배선을 통해 외부에 출력된다.

좌측의 제1 축적 영역(AL)과 캐리어 배출 영역(DEX2) 사이의 반도체 영역 윗쪽에 있어서, 캐리어 배출용 게이트 전극(EX2)이 절연층(101) 상에 위치하고 있고, 게이트 전극(EX2)에 정전위를 주면, 좌측의 제1 축적 영역(AL) 내에 축적된 캐리어가 캐리어 배출 영역(DEX2)에 유입되고, 캐리어 배출 영역(DEX2)에 전기적으로 접속된 배선을 통해 외부에 출력된다.

제3 축적 영역(FDR, FDL)의 외측에는 한 쌍의 n형 반도체 영역으로 이루어지는 리셋트 드레인 영역(RDR, RDL)이 마련되어 있고, 제3 축적 영역(FDR, FDL)과 리셋트 드레인 영역(RDR, RDL) 사이의 반도체 영역 윗쪽에는 절연층(101) 상에 리셋트용 게이트 전극(TRR, TRL)이 마련되어 있다. 게이트 전극(TRR, TRL) 바로 아래의 반도체 영역의 포텐셜 φ _TRR , φ _TRL은 게이트 전극(TRR, TRL)에 정전위를 인가하는 것에 의해 깊어져, 제3 축적 영역(FDR, FDL)과 리셋트 드레인 영역(RDR, RDL)이 접속된다. 리셋트 드레인 영역(RDR, RDL)은 전원 전위에 접속되는 것이지만, 무바이어스일 때에는 포텐셜 φ _RDR , φ _RDL을 가진다.

초기 상태에 있어서는 포텐셜 φ _FDL, φ _BL, φ _AL, φ _AR, φ _BR, φ _FDR이 높아(깊어), 각 포텐셜 우물에는 캐리어가 축적되어 있지 않다. 또한 φ _PG에는 필요에 따라 약간의 정전위를 인가해도 된다(도 24(A)).

구동 펄스의 전반의 반주기의 기간에 있어서는 포텐셜 φ _PG 및 우측의 포텐셜 φ _TX1을 깊게 하고, 우측의 제1 축적 영역의 포텐셜 φ _AR의 우물 내에 캐리어를 전송한다(도 24(B)). 우측의 포텐셜 우물에는 전하량 QR이 축적되어 있다.

구동 펄스의 후반의 반주기의 기간에 있어서는 포텐셜 φ _PG 및 좌측의 포텐셜 φ _TX2를 깊게 하고, 좌측의 제1 축적 영역의 포텐셜 φ _AL의 우물 내에 캐리어를 전송한다(도 24(C)). 좌측의 포텐셜 우물에는 전하량 QL이 축적되어 있다.

도 24(B)와 도 24(C)로 이루어지는 미소 전하 축적 공정을 M회 반복하면, 각 포텐셜 우물 내에, M배로 적산된 전하량 ΣQR, ΣQL이 축적된다(도 24(D)).

그렇게 한 후, 포텐셜 φ _IGR, φ _IGL을 깊게 하여(장벽 높이를 작게 하여), 배경광 성분에 상당하는 캐리어의 전하량 Q_BG를, 각각의 포텐셜 φ _AR 및 포텐셜 φ _AL의 우물 내에 잔류시키고, 나머지의 펄스광 성분에 대응하는 전하를 흘러넘치게 하여 전하 퇴피 영역의 포텐셜 φ _BR , φ _BL의 우물 내에 전송한다. 전하 퇴피 영역의 포텐셜 φ _BR , φ _BL의 우물 내는 전하량 Q1, Q2의 캐리어가 축적된다(도 24(E)).

다음에, 제1 축적 영역의 포텐셜 φ _AR , φ _AL의 우물 내에 잔류한 전하량 Q_BG의 캐리어를, 도 23에 나타낸 게이트 전극(EX1, EX2)에 정전위를 주는 것에 의해 캐리어 배출 영역(DEX1, DEX2)에 전송하여 외부에 배출한다(도 24(F)). 또한 배출되는 캐리어의 합계 전하량은 각 화소의 휘도에 대응하고 있기 때문에, 이것을 각 화소 마다 독출하면 휘도 화상을 얻을 수 있다.

또한 사양에 따라, 도 24(B) 및 도 24(C)의 M회 반복 공정과 도 24(D) 내지 도 24(F)의 전송 공정으로 이루어지는 적산 전하 축적 공정을, 도 24(B)의 공정으로 되돌아와 X회 반복한다. 이 경우에는, 미소 전하의 M×X 배의 캐리어에 포함되는 펄스광의 신호 성분을 전하 퇴피 영역의 포텐셜 φ _BR , φ _BL의 우물 내에 축적하는 것이 가능하다.

다음에, 포텐셜 φ _TGR , φ _TGL을 깊게 하여, 캐리어에 대한 포텐셜 장벽 φ _G를 작게 하고, 전하 퇴피 영역의 포텐셜 φ _BR , φ _BL의 우물 내에 축적된 캐리어를, 제3 축적 영역의 포텐셜 φ _FDR , φ _FDL의 우물에 전송한다(도 24(G)). 이 때, 캐리어 확산만을 캐리어 전송력(轉送力)으로 해도 좋지만, 여기에서는 제3 축적 영역의 포텐셜 φ _FDR , φ _FDL을 전원 전위 등에 접속하여, 미리 포텐셜을 깊게 한다. 여기까지를 1회째의 캐리어 축적 공정으로 한다.

다음에, 2회째의 캐리어 축적 공정을 행한다. 또한 2회째의 캐리어 축적 공정의 실행 기간 내에 있어서, 제3 축적 영역의 포텐셜 φ _FDR , φ _FDL의 우물에 축적된 캐리어를 차례로 독출하고 있다.

2회째의 캐리어 축적 공정에서는 상기와 동양(同樣)으로, 캐리어의 전송 후, 포텐셜 φ _FDR , φ _FDL의 우물에 캐리어를 홀딩한 상태로, 도 24(B)와 동양으로, 구동 펄스의 전반의 반주기의 기간에 있어서, 포텐셜 φ _PG 및 우측의 포텐셜 φ _TX1을 깊게 하고, 우측의 제1 축적 영역의 포텐셜 φ _AR의 우물 내에 캐리어를 전송한다(도 24(H)). 좌우의 제2 포텐셜 장벽 φ _G의 높이는 원래의 위치까지 증가시켜 놓는다. 우측의 포텐셜 우물에는 다시 전하량 QR이 축적되어 있다.

포텐셜 φ _FDR , φ _FDL의 우물에 캐리어를 홀딩한 상태로, 구동 펄스 후반의 반주기의 기간에 있어서, 포텐셜 φ _PG 및 좌측의 포텐셜 φ _TX2를 깊게 하고, 좌측의 제1 축적 영역의 포텐셜 φ _AL의 우물 내에 캐리어를 전송한다(도 24(I)). 좌측의 포텐셜 우물에는 전하량 QL이 축적되어 있다.

도 24(H)와 도 24(I)로 이루어지는 미소 전하 축적 공정을 M회 반복하면, 각 포텐셜 우물 내에, M배로 적산된 전하량 ΣQR, ΣQL이 축적된다(또한, 2회째의 캐리어 축적 공정의 실행 기간내에 있어서, 제3 축적 영역의 포텐셜 φ _FDR , φ _FDL의 우물에 축적된 캐리어를 차례로 독출하고 있으므로, 제3 축적 영역의 캐리어는 독출된 것으로 하여, 이후는 설명하는 것으로 한다. 도 24(D) 참조).

그렇게 한 후, 포텐셜 φ _IGR, φ _IGL을 깊게 하여(장벽 높이를 작게 하여), 배경광 성분에 상당하는 캐리어의 전하량 Q_BG를, 각각의 포텐셜 φ _AR 및 포텐셜 φ _AL의 우물 내에 잔류시키고, 나머지의 펄스광 성분에 대응하는 전하를 흘러넘치게 하여 전하 퇴피 영역의 포텐셜 φ _BR , φ _BL의 우물 내에 전송한다. 전하 퇴피 영역의 포텐셜 φ _BR , φ _BL의 우물 내는 전하량 Q1, Q2의 캐리어가 축적된다(도 24(E) 참조).

다음에, 제1 축적 영역의 포텐셜 φ _AR , φ _AL의 우물 내에 잔류한 전하량 Q_BG의 캐리어를, 도 23에 나타낸 게이트 전극(EX1, EX2)에 정전위를 주는 것에 의해 캐리어 배출 영역(DEX1, DEX2)에 전송하여, 외부에 배출한다(도 24(F) 참조).

또한 사양에 따라, 도 24(H) 및 도 24(I)의 M회 반복 공정과 도 24(D) 내지 도 24(F)의 전송 공정으로 이루어지는 적산 전하 축적 공정을, 도 24(H)의 공정으로 되돌아와 X회 반복한다. 이 경우에는, 미소 전하의 M×X 배의 캐리어에 포함되는 펄스광의 신호 성분을 전하 퇴피 영역의 포텐셜 φ _BR , φ _BL의 우물 내에 축적하는 것이 가능하다. 이후, 똑같이 도 24(G)의 공정을 실행한다.

또한 상술한 도 10에 나타낸 예에서, 제2 축적 영역 내에 전회의 측정시 캐리어가 축적하고 있는 경우에는, 이번회 측정에 있어서 제1 게이트 전극을 구동하면, 캐리어가 혼합해 버린다. 그렇지만 본 예에서는 제2 포텐셜 장벽 φ _G의 높이를 저하시켜 제3 축적 영역(FDR, FDL)에 캐리어를 전송한 후(도 24(G)), 제2 포텐셜 장벽 φ _G의 높이를 증가시켜서(도 24(H), 도 24(I)), 그 후의 도 24(H), (I), (D), (E), (F)의 공정이 행해질 때에, 전하 퇴피 영역 φ _BR , φ _BL로부터 제3 축적 영역(FDR, FDL)으로의 캐리어 유입을 저지하고 있다. 도 24(H), 도 24(I)에 나타내는 바와 같이, 제1 게이트 전극을 구동하여, 광감응 영역으로부터 전하 퇴피 영역 φ _BR, φ _BL에 이번회 측정시에 발생한 캐리어를 유입시키면서, 또는 도 24(E)의 공정과 같이 캐리어를 전송시키면서, 제3 축적 영역(FDR, FDL)에 축적된 캐리어를 독출하 는 것이 가능하게 된다. 이로 인해, 측정 시간을 단축시킬 수 있다.

시각 t₁ ~ t₂까지의 기간, 제1행째 화소행에 있어서, 1회째의 캐리어 축적 공정(AC1(1t))이 행해진다. 동양으로, 시각 t₁ ~ t₂까지의 기간, 제2행째, 제3행째, 제4행째 화소행에 있어서, 1회째의 캐리어 축적 공정(AC2(1t), AC3(1t), AC4(1t))이 행해진다.

1회째의 캐리어 축적 공정의 종료 후, 시각 t₂ ~ t₆까지의 기간, 각 화소행에 있어서, 2회째의 캐리어 축적 공정(AC1(2t), AC2(2t), AC3(2t), AC4(2t))이 행해진다.

여기서, 시각 t₂ ~ t₃의 기간에 있어서는 제1행째 화소행에서, 제3 축적 영역(FDR, FDL)에 축적된 캐리어의 독출 공정(RD1)이 행해진다. 시각 t₃ ~ t₄의 기간에 있어서는 제2행째 화소행에서, 제3 축적 영역(FDR, FDL)에 축적된 캐리어의 독출 공정(RD2)이 행해진다. 시각 t₅ ~ t₆의 기간에 있어서는 제3행째 화소행에서, 제3 축적 영역(FDR, FDL)에 축적된 캐리어의 독출 공정(RD3)이 행해진다. 시각 t₅ ~ t₆의 기간에 있어서는 제4행째 화소행에서, 제3 축적 영역(FDR, FDL)에 축적된 캐리어의 독출 공정(RD4)이 행해진다.

이상과 같이, 본 예에서는 캐리어 축적 공정을 실행하면서, 캐리어 독출 공정을 실행할 수 있기 때문에, 측정 시간을 단축시킬 수 있다.

도 26은 도 23에 나타낸 화소 P(m, n)의 회로도이다.

각 게이트 전극을 가지는 트랜지스터는 () 안에 대응하는 게이트 전극의 부호를 이용하여 표기하는 것으로 한다. 또, 캐리어의 독출시에 캐리어가 유입되는 쪽을 트랜지스터의 소스로 하고, 유출되는 쪽을 드레인으로 한다.

도 26에 나타낸 회로와 도 13에 나타낸 회로의 차이점은 전하 퇴피 영역(BR, BL), 제3 게이트 전극(TGR, TGL), 리셋트용 트랜지스터(TRR, TRL)가 부가된 점이고, 다른 구성은 동일하다. 이하, 상세 해설한다.

화소 전극(PG)을 포함하는 트랜지스터의 일단은 게이트 전극(TX1)을 포함하는 NMOS 트랜지스터의 소스에 접속되어 있고, NMOS 트랜지스터(TX1)의 드레인은 제1 축적 영역(AR), 및 NMOS 트랜지스터(IGR)의 소스, 캐리어 배출용 트랜지스터(EX1)의 소스에 접속되고, 캐리어 배출용 NMOS 트랜지스터(EX1)의 드레인은 전원 전위 V+에 접속되어 있다. 제1 축적 영역(AR)은 배경광 성분 제거용 NMOS 트랜지스터(IGR)의 소스에 접속되어 있고, NMOS 트랜지스터(IGR)의 드레인은 전하 퇴피 영역(BR)에 접속되어 있다.

전하 퇴피 영역(BR)은 NMOS 트랜지스터(TGR)의 소스에 접속되어 있다. 트랜지스터(TGR)의 드레인은 제3 축적 영역(FDR), 리셋트용 NMOS 트랜지스터(TRR)의 소스, 및 PMOS 트랜지스터(FET1)의 게이트 전극에 접속되어 있다. 트랜지스터(TRR)의 드레인 영역(RDR)은 전원 전위 V+에 접속되어 있다. 또, PMOS 트랜지스터(FET1)의 소스는 전원 전위 V+에 접속되고, 드레인은 출력 선택용의 우측 PMOS 트랜지스터(SEL)에 접속되어 있다. 또, 트랜지스터(IGR)의 게이트 전극(IGR)에는 공통 라 인(WL)을 통해 캐리어의 전송 신호 S_T(=φ _IGR)이 입력된다. 트랜지스터(SEL)의 드레인은 우측의 수직 독출 라인(RRL)에 접속되어 있다. 수직 독출 라인(RRL)에는 제3 축적 영역(FDR)에 축적되는 전하량 Q1에 대응하는 전류가 유입된다. 또한 제3 축적 영역(FDR)은 트랜지스터(TRR)를 온하는 것에 의해 전원 전위 V+에 접속되고, 축적된 전하는 리셋트된다. 또한 트랜지스터(TRR)의 게이트 전극(TRR)에는 리셋트 신호 S_TR이 인가된다. 또, 전하 배출용 트랜지스터(EX1)의 게이트 전극(EX1)에는 배출 신호 S_EX이 인가된다. 또한 각 전원 전위 V+의 크기는 설계에 따라 서로 다르다.

화소 전극(PG)을 포함하는 트랜지스터의 타단은 게이트 전극(TX2)을 포함하는 NMOS 트랜지스터의 소스에 접속되어 있고, NMOS 트랜지스터(TX2)의 드레인은 제1 축적 영역(AL), 및 NMOS 트랜지스터(IGL)의 소스, 캐리어 배출용 트랜지스터(EX2)의 소스에 접속되고, 캐리어 배출용 NMOS 트랜지스터(EX2)의 드레인은 전원 전위 V+에 접속되어 있다. 제1 축적 영역(AL)은 배경광 성분 제거용 NMOS 트랜지스터(IGL)의 소스에 접속되어 있고, NMOS 트랜지스터(IGL)의 드레인은 전하 퇴피 영역(BL)에 접속되어 있다.

전하 퇴피 영역(BL)은 NMOS 트랜지스터(TGL)의 소스에 접속되어 있다. 트랜지스터(TGL)의 드레인은 제3 축적 영역(FDL), 리셋트용 NMOS 트랜지스터(TRL)의 소스, 및 PMOS 트랜지스터(FET2)의 게이트 전극에 접속되어 있다. 트랜지스터(TRL)의 드레인 영역(RDL)은 전원 전위 V+에 접속되어 있다. 또, PMOS 트랜지스터(FET2)의 소스는 전원 전위 V+에 접속되고, 드레인은 출력 선택용의 좌측 PMOS 트랜지스 터(SEL)에 접속되어 있다. 또, 트랜지스터(IGL)의 게이트 전극(IGL)에는 공통 라인(WL)을 통해 캐리어의 전송 신호 S_T(=φ _IGL)이 입력된다. 좌측의 트랜지스터(SEL)의 드레인은 좌측의 수직 독출 라인(LRL)에 접속되어 있다. 수직 독출 라인(LRL)에는 제3 축적 영역(FDL)에 축적되는 전하량 Q2에 대응하는 전류가 유입된다. 또한 제3 축적 영역(FDL)은 트랜지스터(TRL)를 온하는 것에 의해 전원 전위 V+에 접속되고, 축적된 전하는 리셋트된다. 또한 트랜지스터(TRL)의 게이트 전극(TRL)에는 리셋트 신호 S_TR이 인가된다. 또, 전하 배출용 트랜지스터(EX2)의 게이트 전극(EX2)에는 배출 신호 S_EX가 인가된다. 또한 각 전원 전위 V+의 크기는 설계에 따라 서로 다르다.

또, 전하의 배분을 행하기 때문에, 한 쌍의 제1 게이트 전극(TX1, TX2)에는 각각 우측 펄스 신호 S_R 및 좌측 펄스 신호 S_L이 입력된다.

배경광을 검출한 후, 게이트 전극(IGR, IGL)에 전송 신호 S_T를 동시에 인가함으로써, 포텐셜 장벽 φ _BG를 상술한 바와 같이 저하시켜, 전하 퇴피 영역(BR, BL) 내에 반사광에 대응하는 캐리어를 축적시킨다. 전하 퇴피 영역(BR, BL)에 축적된 캐리어는 하이 레벨의 전송 신호 S_TG를 게이트 전극(TGR, TGL)에 동시에 인가함으로써, 제3 축적 영역(FDR, FDL) 내에 전송되고, 그렇게 한 후 전송 신호 S_TG의 레벨을 로 레벨로 하여 캐리어에 대한 상술한 포텐셜 장벽 φ _G의 높이를 증가시켜, 제3 축 적 영역(FDR, FDL) 내에 축적된 캐리어를 전하 퇴피 영역(BR, BL)으로부터 격리한다.

캐리어의 전송시에 있어서, 제3 축적 영역(FDR, FDL)은 플로팅 레벨로 있어, 유입된 부의 전하량 Q1, Q2에 비례하여, 트랜지스터(FET1, FET2)를 흐르는 전류가 결정된다. 수직 시프트 레지스터로부터 선택용 트랜지스터(SEL)를 온시킨 신호를 입력하면, FET1, FET2의 입력 게이트 전압에 따라, 각 전하량 Q1, Q2에 대응한 전류가 수직 독출 라인(RRL, LRL)에 흐르게 된다.

제3 축적 영역(FDR, FDL)을 플로팅 레벨로 하려면, 리셋트용 트랜지스터(TRR, TRL)를 온하여 제3 축적 영역(FDR, FDL)을 전원 전위 V+에 접속한 후, 오프하면 된다.

배경광 제거 회로(PCC)로부터 출력된 전송 신호 S_T(φ _TG)는 각 화소행마다 마련된 스위치(SW1, SW2, SW3, SW4)를 통해 각 화소행마다의 공통 라인(WL)에 입력되고, 화소행마다 제2 게이트 전극(IGR, IGL)을 동시에 온한다(도 26 참조). 공통 라인(WL)은 1개의 화소행에 있어서 공통이다.

또한 스위치(SW1, SW2, SW3, SW4)를 동시에 온한 경우에는, 모든 화소에 있어서 전하 퇴피 영역에 동시에 캐리어를 전송하는 것이 가능하다. 즉, 1개의 측정 주기 내에 있어서 기준이 되는 배경광 성분이 1개인 경우, 스위치(SW1, SW2, SW3, SW4)는 동시에 온하면 된다. 이와 같이 스위치(SW1, SW2, SW3, SW4)를 동시에 온하거나, 또는 스위치를 마련하지 않음으로써, 거리 화상의 측정 주기를 짧게 할 수 있다. 또, 후술하는 바와 같이, 자기 참조형의 배경광 검출을 행하는 경우에는, 예를 들어 각 화소행마다 검출된 배경광 성분으로부터 화소행마다의 전송 신호 S_T를 차례로 생성하고, 스위치(SW1, SW2, SW3, SW4)를 차례로 온함으로써, 생성된 전송 신호 S_T를 대응하는 화소행마다 입력하면 된다. 이와 같이 배경광 제거의 비닝 동작을 행하면, 거리 화상의 측정 주기를 짧게 할 수 있다.

1개의 화소에 있어서 신호의 측정 기간 T_F에 있어서, S_TR, S_TG, φ _B, φ _FD를 제외한 신호의 타이밍은 도 16에 나타낸 것과 동일하므로, 필요에 따라 설명을 생략한다.

시각 t₁ ~ t₂에 있어서 배경광 검출 동안 우측 펄스 신호 S_R, 좌측 펄스 신호 S_L은 하이 레벨인 채이다. 이로 인해, 제1 축적 영역 내에 캐리어가 흐르게 되지만, 캐리어 배출용 신호 S_EX이 하이 레벨(트랜지스터 온)로 되어 있고, 이 캐리어는 외부에 배출되고 있다. 따라서, 제1 축적 영역에 있어서 포텐셜 φ _A(φ _AR, φ _AL)은 일정한 채이고, 전하 퇴피 영역의 포텐셜 φ _B(φ _BR , φ _BL)도 일정하다. 이 타이밍 차트에서도 포텐셜은 좌우 중 일방의 것을 대표하여 나타내고 있다.

시각 t₃ ~ t₄의 기간에 있어서, 상술한 M회의 검출이 행해진다. 이 때, 캐리어 배출용 신호 S_EX는 로 레벨(트랜지스터 오프)로 되어 있고, 포텐셜 φ _A가 시간의 경과와 함께 저하해 간다. 이 포텐셜 φ _A의 저하량 φ ₁은 반사 펄스광과 배경광의 수광량에 비례한다. 본 예에서는 제1 축적 영역에 캐리어를 축적한 후, 배경광의 광량에 따라 포텐셜 장벽 φ _IG를 내린다. 즉, 시각 t₅ ~ t₆의 기간, 전송 신호 S_T를 하이 레벨(포텐셜 φ _IG)로 하고, 전하 퇴피 영역으로의 캐리어 전송을 행한다. 이로 인해, 제1 축적 영역으로부터 전하 퇴피 영역에 전자가 유입되고, 전자가 유출한 포텐셜 φ _A는 높아지고, 전자가 유입한 포텐셜 φ _B는 낮아진다.

시각 t₆에 있어서, 캐리어가 없는 상태에 있어서 제1 축적 영역의 포텐셜과, 캐리어가 잔류한 포텐셜의 차 φ ₂가, 배경광 성분에 대응하는 포텐셜 장벽 φ _G에 일치한다. 또, 캐리어가 채워진 상태에 있어서 제1 축적 영역의 시각 t₅에서의 포텐셜과, 시각 t₆에 있어서 캐리어가 유출했을 때 제1 축적 영역의 포텐셜의 차 φ ₃이, 전하 퇴피 영역에 유입된 캐리어의 전하량, 즉 반사 펄스광(변조 신호)의 지연량과 일치한다.

이상의 검출 사이클 기간을 T_F'로 한다. 그렇게 한 후, 시각 t₇ ~ t₈의 기간, 캐리어 배출용 신호 S_EX를 하이 레벨(트랜지스터 온)로 하여, 제1 축적 영역에 잔류한 캐리어를 배출하면서, 다음의 검출 사이클 기간으로 이행한다. 또한 검출 사이 클 기간 T_F'마다 전하 퇴피 영역에는 전자가 적산하여 축적되고, 그 포텐셜 φ _B는 차례로 저하해 간다.

본 예에서는 X회의 검출 사이클 기간 T_F'를 실행한 후, 시각 t₂₁ ~ t₂₂에 있어서, 플로팅ㆍ디퓨젼 영역으로서의 제3 축적 영역(FDR, FDL)에 리셋트를 행한다. 즉, 시각 t₂₁ ~ t₂₂의 기간에 있어서, 리셋트 신호 S_TR을 하이 레벨로 함으로써, 도 26에 있어서 리셋트용 트랜지스터(TRR, TRL)를 온함으로써, 제3 축적 영역(FDR, FDL)을 전원 전위에 접속한 후, 트랜지스터(TRR, TRL)를 오프한다.

그렇게 한 후, 시각 t₂₃ ~ t₂₄의 기간에 있어서, 전송 신호 S_TG를 하이 레벨로 함으로써, 도 26에 있어서 신호 전송용 트랜지스터(TGR, TGL)를 온함으로써, 전하 퇴피 영역(BR, BL)에 축적된 캐리어를, 제3 축적 영역(FDR, FDL)에 전송하고, 트랜지스터(FET1, FET2)의 게이트 전극에 축적 전하량에 따른 전압을 인가한다.

다음에, 이번회 측정 기간 T_F의 종료 후, 또는 다음회의 측정 기간 T_F의 적당한 시각에 있어서, 선택 스위치로서의 트랜지스터(SEL; 도 26 참조)를 온함으로써, 포텐셜 φ _FD의 검출을 행한다.

상기에서는 180 도의 위상이 다른 우측 펄스 신호 S_R 및 좌측 펄스 신호 S_L을 1대의 게이트 전극에 각각 인가함으로써, 거리 화상의 측정을 행한다. 이하에서는 90 도씩 위상이 다른(위상=0 도, 90 도, 180 도, 270 도) 4개의 펄스 신호를, 4개의 캐리어 배분용 게이트 전극에 인가함으로써, 거리 화상의 측정을 행하는 예에 대해 설명한다.

반도체 기판(100) 상 일방의 영역 상에는 거리 정보 독출 회로(K1, K2, Kn, K4)가 마련되어 있다. 각 거리 정보 독출 회로(KN)는 수평 시프트 레지스터(1H2)에 의해 스위칭되는 독출 스위치군(SW)과, 화소열마다 마련된 각 샘플홀드 회로(SHn)를 구비하고 있다.

반도체 기판(100) 상의 촬상 영역(1IP)을 사이에 두고, 거리 정보 독출 회로(Kn)와는 반대의 영역 상에는 거리 정보 독출 회로(K1', K2', Kn', K4')가 마련되어 있다. 각 거리 정보 독출 회로(Kn')는 수평 시프트 레지스터(1H2')에 의해 스위칭되는 독출 스위치군(SW')과, 화소열마다 마련된 각 샘플홀드 회로(SHn')를 구비하고 있다.

타이밍 발생 회로(TGC)는 입력된 구동 신호에 따라 각종 타이밍 신호를 생성한다. 설명의 간략화를 위해, 반도체 기판(100) 상에는 타이밍 발생 회로(TGC)도 배치되어 있지만, 타이밍 발생 회로(TGC)는 반도체 기판(100)과 별도로 마련하는 것으로 해도 된다.

배경광 제거 회로(PCC)는 배경광 검출 신호 T_N이 온인 경우에, 배경광의 검출을 행하고, 검출에 의해 생긴 값을 홀딩하고, 그렇게 한 후 포텐셜 제어 전압 φ _IG(=φ _IGR, φ _IGL)을 전송 신호 S_T1로 하여, 화소 내의 좌우 한 쌍의 제2 게이트 전 극(IG(IGR, IGL))에 출력한다.

배경광 제거 회로(PCC')는 배경광 검출 신호 T_N이 온인 경우에, 배경광의 검출을 행하고, 검출에 의해 생긴 값을 홀딩하고, 그렇게 한 후 포텐셜 제어 전압 φ _IG(=φ _IGF, φ _IGB)를 전송 신호 S_T2로 하여, 화소 내의 전후 한 쌍의 제2 게이트 전극(IG(IGF, IGB))에 출력한다.

수평 시프트 레지스터(1H2)는 플립플롭을 접속하여 만들어지는 레지스터로 이루어지고, 타이밍 발생 회로(TGC)로부터 입력되는 제어 신호에 따라 스위치군(SW)을 각 화소열마다 온시킨다. 각 화소 P(m, n)으로부터는 좌우의 게이트 전극에 대응하여, 상술한 전하량 Q1, Q2가 출력되어 있다. 스위치군(SW)을 구성하는 각 스위치는 전하량 Q1의 값을 독출하기 위한 우측 수평 라인(HLR)과, 전하량 Q2의 값을 독출하기 위한 좌측 수평 라인(HLL) 사이에 개재하고 있고, 수평 시프트 레지스터(1H2)로 이러한 스위치를 온하는 것에 의해, 샘플홀드 회로(SHn)에 홀딩된 전하량 Q1의 값이, 우측 수평 라인(HLR) 및 출력 버퍼(1I1)를 통해 외부에 출력되고, 샘플홀드 회로(SHn)에 홀딩된 전하량 Q2의 값이, 좌측 수평 라인(HLL) 및 출력 버퍼(1I2)를 통해 외부에 출력된다.

수평 시프트 레지스터(1H2')는 플립플롭을 접속하여 만들어지는 레지스터로 이루어지고, 타이밍 발생 회로(TGC)로부터 입력되는 제어 신호 H1에 따라 스위치군(SW')를 각 화소열마다 온시킨다. 각 화소 P(m, n)으로부터는 전후의 게이트 전극에 대응하여 전하량 Q3, Q4가 출력되어 있다. 스위치군(SW')를 구성하는 각 스위 치는 전하량 Q3의 값을 독출하기 위한 우측 수평 라인(HLR')과, 전하량 Q4의 값을 독출하기 위한 좌측 수평 라인(HLL') 사이에 개재하고 있고, 수평 시프트 레지스터(1H2')로 이러한 스위치를 온하는 것에 의해, 샘플홀드 회로(SHn')에 홀딩된 전하량 Q3의 값이, 우측 수평 라인(HLR') 및 출력 버퍼(1I1')를 통해 외부에 출력되고, 샘플홀드 회로(SHn')에 홀딩된 전하량 Q4의 값이, 좌측 수평 라인(HLL') 및 출력 버퍼(1I2')를 통해 외부에 출력된다.

전하량 Q1, Q2, Q3, Q4의 축적에 앞서, 배경광의 검출이 행해진다. 타이밍 발생 회로(TGC)는 입력된 트리거 신호에 동기하여, 배경광 검출 신호 T_N을 생성한다. 배경광 검출 신호 T_N은 배경광 제거 회로(PCC) 및 배경광 제거 회로(PCC')에 입력된다. 또한 배경광 제거 회로(PCC)와 배경광 제거 회로(PCC')의 구조는 동일하고, 1개의 배경광 제거 회로로 이들을 겸용하는 것도 가능하다.

도 30은 도 29에 나타낸 화소 P(m, n)의 평면도이다. 도 31은 도 30에 있어서 31A-31A 화살표 단면도(도 31(A)), 도 31(A)의 단면도에 있어서 무바이어스일 때 반도체 내의 포텐셜도(도 31(B)), 도 30에 있어서 31C-31C 화살표 단면도(도 31(C)), 도 31(C)의 단면도에 있어서 무바이어스일 때 반도체 내의 포텐셜도(도 31(D))이다.

좌우 방향의 종단면도(도 31(A))의 구조 및 포텐셜도(도 31(B))는 도 2E에 나타낸 것과 동일하기 때문에 설명을 생략한다. 또한 도 30의 평면도에 있어서는 제3 축적 영역(FDR, FDL) 및 그 외측의 영역의 전후 방향폭이, 도 23에 나타낸 것 보다 넓어지고 있지만, 이것은 도 23에 나타낸 구조와 동일해도 된다.

전후 방향의 종단면도(도 31(C))의 구조 및 포텐셜도(도 31(D))는 좌우 방향의 것과 동일하지만, 요소의 부호가 다르므로, 이하 설명한다. 또한 좌우 방향 및 전후 방향은 각각 반도체 기판(100)의 노출 표면에 평행하고, 반도체 기판(100)의 두께 방향에 수직이고, 좌우 방향과 전후 방향은 서로 직교하고 있다.

화소 전극(PG)의 양측에는 절연층(101) 상에 한 쌍의 제1 게이트 전극(TX3, TX4)이 배치되어 있다. 제1 게이트 전극(TX3, TX4)의 외측에는 반도체 기판(100) 내에 마련된 한 쌍의 제1 축적 영역(AF, AB)이 위치하고 있다. 또한, 제1 축적 영역(AF, AB)의 외측에는 반도체 기판(100) 내에 마련된 한 쌍의 전하 퇴피 영역(제2 축적 영역; BF, BB)이 위치하고 있다. 제1 축적 영역(AF, AB)과, 전하 퇴피 영역(BF, BB) 사이의 영역 윗쪽에는 절연층(101) 상에 각각 제2 게이트 전극(IGF, IGB)가 위치하고 있다.

반도체 기판(100) 내에는 전하 퇴피 영역(BF, BB)의 외측에, 한 쌍의 제3 축적 영역(FDF, FDB)이 마련되어 있다. 제1 축적 영역(AF, AB), 전하 퇴피 영역(BF, BB) 및 제2 축적 영역(FDF, FDB)은 각각 n형의 반도체 영역으로 이루어진다.

전하 퇴피 영역(BF, BB)과 제3 축적 영역(FDF, FDB) 사이의 반도체 영역 윗쪽에는 절연층(101) 상에 한 쌍의 제3 게이트 전극(TGF, TGB)이 배치되어 있다. 제3 게이트 전극(TGF, TGB)은 전하 퇴피 영역(BF, BB)과 제3 축적 영역(FDF, FDB) 사이에 개재하는 제2 포텐셜 장벽 φ _G의 높이를 제어하도록 반도체 기판(100) 상에 마 련되어 있다. 제2 포텐셜 장벽 φ _G는 전하 퇴피 영역(BF, BB)의 포텐셜 φ _BF , φ _BB와, 제3 게이트 전극(TGF, TGB) 바로 아래의 반도체의 포텐셜 φ _TGF , φ _TGB의 차로 주어진다.

전후 방향의 제1 축적 영역(AF, AB), 제2 축적 영역으로서의 전하 퇴피 영역(BF, BB)으로의 캐리어 축적 방법은 좌우 방향의 제1 축적 영역(AR, AL) 및 전하 퇴피 영역(BR, BL)으로의 캐리어 축적 방법과 같고, 이들 사이의 포텐셜 φ _IGF, φ _IGB를 배경광 강도에 따라 조정함으로써, 제2 축적 영역으로서의 전하 퇴피 영역(BF, BB) 내에, 프로브광의 반사광에 기인하는 캐리어(전하량 Q3, Q4)를 축적하는 것이 가능하다.

캐리어에 대한 제2 포텐셜 장벽 φ _G의 높이를 저하시킴으로써, 전하 퇴피 영역(BF, BB)에 축적된 캐리어를 제3 축적 영역(FDF, FDB)에 전송한 후, 제2 포텐셜 장벽 φ _G의 높이를 증가시켜, 제3 축적 영역(FDF, FDB)에 캐리어를 홀딩한 상태에서, 한 쌍의 제1 축적 영역(AF, AB)에 교대로 캐리어가 축적되도록, 제1 게이트 전극(TX3, TX4), 제2 게이트 전극(IGF, IGB) 및 제3 게이트 전극(TGF, TGB)으로의 인가 전위를 제어한다. 포텐셜을 높게(깊게) 하기 위해서는 각 게이트 전극에게 주는 전위를 높게 하면 된다.

화소 P(m, n)은 제1 축적 영역(AF, AB)에 각각 인접한 캐리어 배출 영역(DEX3, DEX4)을 구비하고 있다. 즉, 제1 축적 영역(AF, AB)에는 배경광 성분에 상당하는 캐리어가 잔류 축적되지만, 축적된 캐리어는 캐리어 배출 영역(DEX3, DEX4)을 통해 외부에 배출된다. 캐리어 배출 영역(DEX3, DEX4)은 n형의 반도체로 이루어진다.

전측(前側)의 제1 축적 영역(AF)과 캐리어 배출 영역(DEX3) 사이의 반도체 영역 윗쪽에 있어서, 캐리어 배출용 게이트 전극(EX3)이 절연층(101) 상에 위치하고 있고, 전측의 게이트 전극(EX3)에 정전위를 주면, 제1 축적 영역(AF) 내에 축적된 캐리어가 캐리어 배출 영역(DEX3)에 유입되고, 캐리어 배출 영역(DEX3)에 전기적으로 접속된 배선을 통해 외부에 출력된다.

후측(後側)의 제1 축적 영역(AB)과 캐리어 배출 영역(DEX4) 사이의 반도체 영역 윗쪽에 있어서, 캐리어 배출용 게이트 전극(EX4)이 절연층(101) 상에 위치하고 있고, 게이트 전극(EX4)에 정전위를 주면, 제1 축적 영역(AB) 내에 축적된 캐리어가 캐리어 배출 영역(DEX4)에 유입되고, 캐리어 배출 영역(DEX4)에 전기적으로 접속된 배선을 통해 외부에 출력된다.

제3 축적 영역(FDF, FDB)의 외측에는 한 쌍의 n형 반도체 영역으로 이루어지는 리셋트 드레인 영역(RDF, RDB)이 마련되어 있고, 제3 축적 영역(FDF, FDB)과 리셋트 드레인 영역(RDF, RDB) 사이의 반도체 영역 윗쪽에는 절연층(101) 상에 리셋트용 게이트 전극(TRF, TRB)이 마련되어 있다. 게이트 전극(TRF, TRB) 바로 아래의 반도체 영역의 포텐셜 φ _TRF , φ _TRB는 게이트 전극(TRF, TRB)에 정전위를 인가하는 것에 의해 깊어져, 제3 축적 영역(FDF, FDB)과 리셋트 드레인 영역(RDF, RDB)이 접속 된다. 리셋트 드레인 영역(RDF, RDB)은 전원 전위에 접속되는 것이지만, 무바이어스일 때에는 포텐셜 φ _RDF , φ _RDB를 가진다.

도 32는 도 30에 나타낸 화소 P(m, n)의 회로도이다.

도 32에 있어서 상반분의 회로 구조 UP 및 그 기능은 도 26에 나타낸 것과 동일하므로, 설명을 생략한다. 하반분의 회로 구조 DN의 구조 및 그 기능은 전하 배분시의 위상을 제외하고, 상반분의 회로 구조 UP 및 그 기능과 동일하다. 이하에서는 도 32의 하반분의 회로 구조 DN에 대해 설명한다.

화소 전극(PG)을 포함하는 트랜지스터의 일단은 게이트 전극(TX3)을 포함하는 NMOS 트랜지스터의 소스에 접속되어 있고, NMOS 트랜지스터(TX3)의 드레인은 제1 축적 영역(AF), 및 NMOS 트랜지스터(IGF)의 소스, 캐리어 배출용 트랜지스터(EX3)의 소스에 접속되고, 캐리어 배출용 NMOS 트랜지스터(EX3)의 드레인은 전원 전위 V+에 접속되어 있다. 제1 축적 영역(AF)은 배경광 성분 제거용 NMOS 트랜지스터(IGF)의 소스에 접속되어 있고, NMOS 트랜지스터(IGF)의 드레인은 전하 퇴피 영역(BF)에 접속되어 있다.

전하 퇴피 영역(BF)은 NMOS 트랜지스터(TGF)의 소스에 접속되어 있다. 트랜지스터(TGF)의 드레인은 제3 축적 영역(FDF), 리셋트용 NMOS 트랜지스터(TRF)의 소 스, 및 PMOS 트랜지스터(FET3)의 게이트 전극에 접속되어 있다. 트랜지스터(TRF)의 드레인 영역(RDF)은 전원 전위 V+에 접속되어 있다. 또, PMOS 트랜지스터(FET3)의 소스는 전원 전위 V+에 접속되고, 드레인은 출력 선택용 우측 PMOS 트랜지스터(SEL)에 접속되어 있다.

또, 트랜지스터(IGF)의 게이트 전극(IGF)에는 공통 라인(WL2)을 통해 캐리어의 전송 신호 S_T2(=φ _IGF)가 입력된다. 또한 상반분의 회로 구조 UP에서, 트랜지스터(IGR)의 게이트 전극(IGR)에는 공통 라인(WL)을 통해 캐리어의 전송 신호 S_T1(=φ _IGR)이 입력되어 있다.

하반분의 회로 구조 DN의 우측의 트랜지스터(SEL)의 드레인은 우측의 수직 독출 라인(RRL2)에 접속되어 있다. 수직 독출 라인(RRL2)에는 제3 축적 영역(FDF)에 축적되는 전하량 Q3에 대응하는 전류가 유입된다. 또한 제3 축적 영역(FDF)은 트랜지스터(TRF)를 온하는 것에 의해 전원 전위 V+에 접속되고, 축적된 전하는 리셋트된다. 또한 트랜지스터(TRF)의 게이트 전극(TRF)에는 리셋트 신호 S_TR이 인가된다. 또, 전하 배출용 트랜지스터(EX3)의 게이트 전극(EX3)에는 배출 신호 S_EX가 인가된다. 또한 각 전원 전위 V+의 크기는 설계에 따라 서로 다르다.

화소 전극(PG)을 포함하는 트랜지스터의 타단은 게이트 전극(TX4)을 포함하는 NMOS 트랜지스터의 소스에 접속되어 있고, NMOS 트랜지스터(TX4)의 드레인은 제1 축적 영역(AB), 및 NMOS 트랜지스터(IGB)의 소스, 캐리어 배출용 트랜지스 터(EX4)의 소스에 접속되고, 캐리어 배출용 NMOS 트랜지스터(EX4)의 드레인은 전원 전위 V+에 접속되어 있다. 제1 축적 영역(AB)은 배경광 성분 제거용 NMOS 트랜지스터(IGB)의 소스에 접속되어 있고, NMOS 트랜지스터(IGB)의 드레인은 전하 퇴피 영역(BB)에 접속되어 있다.

전하 퇴피 영역(BB)은 NMOS 트랜지스터(TGB)의 소스에 접속되어 있다. 트랜지스터(TGB)의 드레인은 제3 축적 영역(FDB), 리셋트용 NMOS 트랜지스터(TRB)의 소스, 및 PMOS 트랜지스터(FET4)의 게이트 전극에 접속되어 있다. 트랜지스터(TRB)의 드레인 영역(RDB)은 전원 전위 V+에 접속되어 있다. 또, PMOS 트랜지스터(FET4)의 소스는 전원 전위 V+에 접속되고, 드레인은 출력 선택용 좌측 PMOS 트랜지스터(SEL)에 접속되어 있다.

또, 트랜지스터(IGB)의 게이트 전극(IGB)에는 공통 라인(WL2)을 통해 캐리어의 전송 신호 S_T2(=φ _IGB)가 입력된다. 또한 상반분의 회로 구조 UP에서는 트랜지스터(IGL)의 게이트 전극(IGL)에는 공통 라인(WL)을 통해 캐리어의 전송 신호 S_T1(=φ _IGL)이 입력되어 있다. 전송 신호 S_T1과 전송 신호 S_T2는 하이 레벨이 되는 타이밍이 다르지만, 그 크기는 같다. 또한 전송 신호 S_T1은 상술한 전송 신호 S_T와 동일하다.

회로 구조 DN에 있어서 좌측의 트랜지스터(SEL)의 드레인은 좌측의 수직 독출 라인(LRL2)에 접속되어 있다. 수직 독출 라인(LRL2)에는 제3 축적 영역(FDB)에 축적되는 전하량 Q4에 대응하는 전류가 유입된다. 또한 제3 축적 영역(FDB)은 트랜지스터(TRB)를 온하는 것에 의해 전원 전위 V+에 접속되고, 축적된 전하는 리셋트 된다. 또한 트랜지스터(TRB)의 게이트 전극(TRB)에는 리셋트 신호 S_TR이 인가된다. 또, 전하 배출용 트랜지스터(EX4)의 게이트 전극(EX4)에는 배출 신호 S_EX이 인가된다. 또한 각 전원 전위 V+의 크기는 설계에 따라 서로 다르다.

또, 전하의 배분을 행하기 위해, 한 쌍의 제1 게이트 전극(TX3, TX4)에는 각각 전측 펄스 신호 S_F 및 후측 펄스 신호 S_B가 입력된다. 전측 펄스 신호 S_F 및 후측 펄스 신호 S_B는 제1 게이트 전극(TX3, TX4)에 인가되는 타이밍을 제외하고, 우측 펄스 신호 S_R 및 좌측 펄스 신호 S_L과 각각 동일하다. 즉, 제1 게이트 전극(TX3, TX4)과 전측 펄스 신호 S_F 및 후측 펄스 신호 S_B의 관계는 제1 게이트 전극(TX1, TX2)과 우측 펄스 신호 S_R 및 좌측 펄스 신호 S_L의 관계에 동일하다.

배경광을 검출한 후, 게이트 전극(IGF, IGB)에 전송 신호 S_T2를 동시에 인가함으로써, 포텐셜 장벽 φ _BG를 상술한 바와 같이 저하시켜, 전하 퇴피 영역(BF, BB) 내에 반사광에 대응하는 캐리어를 축적시킨다. 전하 퇴피 영역(BF, BB)에 축적된 캐리어는 하이 레벨의 전송 신호 S_TG를 게이트 전극(TGF, TGB)에 동시에 인가함으로써, 제3 축적 영역(FDF, FDB) 내에 전송되고, 그렇게 한 후 전송 신호 S_TG의 레벨을 로 레벨로 하여 캐리어에 대한 상술한 포텐셜 장벽 φ _G의 높이를 증가시켜, 제3 축적 영역(FDF, FDB) 내에 축적된 캐리어를 전하 퇴피 영역(BF, BB)으로부터 격리한다.

캐리어의 전송시에 있어서, 제3 축적 영역(FDF, FDB)은 플로팅 레벨로 있어, 각각 유입된 부의 전하량 Q3, Q4에 비례하여, 트랜지스터(FET3, FET4)를 흐르는 전류가 결정된다. 수직 시프트 레지스터로부터 선택용 트랜지스터(SEL)를 온시키는 신호를 입력하면, FET3, FET4의 입력 게이트 전압에 따라, 각 전하량 Q3, Q4에 대응한 전류가 수직 독출 라인(RRL2, LRL2)에 흐르게 된다.

제3 축적 영역(FDF, FDB)을 플로팅 레벨로 하려면, 리셋트용 트랜지스터(TRF, TRB)를 온하여 제3 축적 영역(FDF, FDB)을 전원 전위 V+에 접속한 후, 오프하면 된다.

배경광 제거 회로(PCC)로부터 출력된 전송 신호 S_T1(φ _IG)는 각 화소행마다 마련된 스위치(SW1, SW2, SW3, SW4)를 통해 각 화소행마다의 공통 라인(WL)에 입력되고, 화소행마다 제2 게이트 전극(IGR, IGL)을 동시에 온한다. 공통 라인(WL)은 1개의 화소행에 있어서 공통이다.

배경광 제거 회로(PCC')로부터 출력된 전송 신호 S_T2(φ _IG)는 각 화소행마다 마련된 스위치(SW1', SW2', SW3', SW4')를 통해 각 화소행마다의 공통 라인(WL2)에 입력되고, 화소행마다 제2 게이트 전극(IGF, IGB)을 동시에 온한다. 공통 라인(WL2)은 1개의 화소행에 있어서 공통이다.

또한 스위치(SW1, SW2, SW3, SW4(SW1', SW2', SW3', SW4'))를 동시에 온한 경우에는, 모든 화소에 있어서, 제2 축적 영역에 캐리어를 동시에 전송할 수 있다. 즉, 1개의 측정 주기 내에 있어서 기준이 되는 배경광 성분이 1개인 경우, 스위치(SW1, SW2, SW3, SW4(SW1', SW2', SW3', SW4'))는 동시에 온하면 된다. 이와 같이 스위치(SW1, SW2, SW3, SW4(SW1', SW2', SW3', SW4'))를 동시에 온하거나, 또는 스위치를 마련하지 않음으로써, 거리 화상의 측정 주기를 짧게 할 수 있다. 또, 후술하는 바와 같이, 자기 참조형의 배경광 검출을 행하는 경우에는, 예를 들어 각 화소행마다 검출된 배경광 성분으로부터 화소행마다의 전송 신호 S_T를 차례로 생성하고, 스위치(SW1, SW2, SW3, SW4(SW1', SW2', SW3', SW4'))를 차례로 온함으로써, 생성된 전송 신호 S_T를 대응하는 화소행마다 입력하면 된다.

도 34는 도 29에 나타낸 샘플홀드 회로(SHn')의 회로도이다.

각 화소열로부터는 차례로, 전하량 Q3, Q4에 비례하는 전류가 수직 독출 라인(RRL2, LRL2)을 통해 흐르고, 도시하지 않는 부하를 통해 그라운드에 흘러, 수직 독출 라인(RRL2, LRL2)의 전위가 전하량 Q3, Q4에 비례하게 된다. 이 전압은 스위치(SWR1', SWL1')를 동일한 기간만 동시에 온하는 것에 의해, 캐패시터(CR', CL')에 인가되어, 전압에 의존한 전하가 각각 축적된다. 즉, 캐패시터(CR', CL')에는 전하량 Q3, Q4에 비례한 값의 전하가 축적되고, 그 양단에는 축적 전하량에 비례한 전압이 발생하고 있다. 수평 시프트 레지스터를 구동하여, 캐패시터(CR', CL') 후단의 스위치(SWR2', SWL2')를 온하면, 캐패시터(CR', CL')에 축적된 전하량에 비례한 전압이, 각 수평 라인(HLR', HLL')으로부터 독출되게 된다.

도 35는 상기 고체 촬상 장치의 타이밍 차트이다.

1개의 화소에 있어서 신호의 측정 기간 T_F에 있어서, S_F, S_B, S_T2, S_EX2를 제외한 신호의 타이밍은 도 28에 나타낸 것과 동일하므로, 필요에 따라 설명을 생략한다. 또, 동일 도면에 있어서 신호 S_T1, S_EX1은 도 28에 있어서 S_T, S_EX로서 나타낸 것이다. 또, 포텐셜 φ _A, φ _B, φ _FD는 좌우 방향의 포텐셜 φ _AR , φ _AL, φ _BR , φ _BL, φ _FDR , φ _FDL을 대표하여 나타내고 있다.

1개 화소 내의 좌우 방향의 캐리어 배분 종료(시각 t₄) 후, 시각 t₅ ~ t₆ 동안 전송 신호 S_T1을 온하여, 그 제1 축적 영역으로부터 신호 퇴피 영역에 신호를 전송한다. 또한 이 시각 t₅ ~ t₆ 동안, 전후 방향의 캐리어 배분용 배경광을 검출한다(T_N=온). 또, 이 시각 t₅ ~ t₆ 동안, 전측 펄스 신호 S_F, 후측 펄스 신호 S_B를 모두에 하이 레벨로 하여, 광감응 영역으로부터 제1 축적 영역 내에 캐리어를 전송하고, 배출 신호 S_EX2를 하이 레벨로 하여 이 캐리어를 동시에 배출한다.

시각 t₇ ~ t₉의 기간에 있어서, 전후 방향의 캐리어 배분에 관해, 상술한 M회의 검출이 행해진다. 이 때, 캐리어 배출용 신호 S_EX2는 로 레벨(트랜지스터 오프)로 되어 있고, 제1 축적 영역의 포텐셜 φ _AF, φ _AB(도 31 참조)가 시간의 경과와 함께 저하해 간다. 또한 전후 방향의 펄스광의 배분 기간(시각 t₇ ~ t₉) 중에 있어 서, 좌우 방향의 배출 신호 S_EX1을 온하여(시각 t₇ ~ t₈), 좌우 방향의 제1 축적 영역 내에 잔류한 배경광 성분의 캐리어를 외부에 배출한다.

전후 방향의 제1 축적 영역에 캐리어를 축적한 후, 배경광의 광량에 따라 포텐셜 장벽 φ _IG를 내린다. 즉, 시각 t₁₀ ~ t₁₁의 기간, 전송 신호 S_T2를 하이 레벨( 포텐셜 φ _IG)로 하여, 전하 퇴피 영역으로의 캐리어 전송을 행한다. 이로 인해, 제1 축적 영역으로부터 전하 퇴피 영역에 전자가 유입되고, 전자가 유출된 포텐셜 φ _AF, φ _AB는 높아지고, 전자가 유입한 포텐셜 φ _BF, φ _BB는 낮아진다(도 31 참조).

시각 t₁ ~ 시각 t₉까지의 검출 사이클 기간을 T_F'로 한다. 시각 t₉의 후, 시각 t₁₀ ~ t₁₁의 기간, 좌우 방향의 캐리어 배출용 신호 S_EX1을 하이 레벨(트랜지스터 온)로 하여, 제1 축적 영역에 잔류한 캐리어를 배출하면서, 다음의 검출 사이클 기간으로 이행한다. 다음의 검출 사이클에 있어서, 좌우 방향의 캐리어 배분이 행해지고 있는 기간에 있어서, 시각 t₁₂ ~ t₁₃의 기간, 전후 방향의 캐리어 배출용 신호 S_EX2를 하이 레벨(트랜지스터 온)로 하여, 제1 축적 영역에 잔류한 캐리어를 배출한다. 또한 검출 사이클 기간 T_F'마다, 전하 퇴피 영역에는 전자가 적산하여 축적되고, 그 포텐셜 φ _BR, φ _BL, φ _BF, φ _BB는 차례로 저하해 간다.

본 예에서는 X회의 검출 사이클 기간 T_F'를 실행한 후, 시각 t₃₂ ~ t₃₃에 있어서, 플로팅ㆍ디퓨젼 영역으로서의 제3 축적 영역(FDR, FDL, FDF, FDB)에 리셋트를 행한다. 즉, 시각 t₃₂ ~ t₃₃의 기간에 있어서, 리셋트 신호 S_TR을 하이 레벨로 함으로써, 도 32에 있어서 리셋트용 트랜지스터(TRR, TRL, TRF, TRB)를 온으로 하여, 제3 축적 영역(FDR, FDL, FDF, FDB)을 전원 전위에 접속한 후, 트랜지스터(TRR, TRL, TRF, TRB)를 오프한다.

그렇게 한 후, 시각 t₃₄ ~ t₃₅의 기간에 있어서, 전송 신호 S_TG를 하이 레벨로 함으로써, 도 32에 있어서 신호 전송용 트랜지스터(TGR, TGL, TGF, TGB)를 온으로 하여, 전하 퇴피 영역(BR, BL, BF, BB)에 축적된 캐리어를 제3 축적 영역(FDR, FDL, FDF, FDB)에 전송하고, 트랜지스터(FET1, FET2, FET3, FET4)의 게이트 전극에 축적 전하량에 따른 전압을 인가한다.

다음에, 이번회 측정 기간 T_F의 종료 후, 또는 다음회의 측정 기간 T_F의 적당한 시각에 있어서, 선택 스위치로서의 트랜지스터(SEL; 도 32 참조)를 온함으로써, 포텐셜 φ _FDR, φ _FDL, φ _FDF, φ _FDB의 검출을 행한다.

또한 상기에서, 우측 펄스 신호 S_R과 좌측 펄스 신호 S_L은 180 도 위상이 다르고, 전측 펄스 신호 S_F와 후측 펄스 신호 S_B는 180 도 위상이 다르고, 우측 펄스 신호 S_R과 전측 펄스 신호 S_F는 90 도 위상이 다르다. 즉, S_R, S_L, S_F, S_B의 위상은 구동 펄스 신호 S_p를 기준이 각각, 0 도, 90 도, 180 도, 270 도이다.

도 36은 배경광 제거 회로(PCC)의 변형예를 나타내는 블록도이다.

수평 라인(HLR, HLL 또는 HLR', HLL')의 출력은 펄스 검출시에는 각각 전하 량 Q1, Q2(또는 Q3, Q4)를 나타내는 것이지만, 배경광 검출시에는 배경광 성분에 따른 전하량을 출력시킬 수 있다. 따라서, 검출된 배경광 성분을 수평 라인(HLR, HLL)으로부터 연산 회로(CC)에 입력해도, 상술한 바와 같이, 연산 회로(CC)는 배경광 성분이 나타내는 검출값 β를 포텐셜 장벽 φ _BG의 크기로 변환하는 것이 가능하다. 제어 전압 인가 회로 VC는 연산된 포텐셜 장벽 φ _BG에 상당하는 전위 φ _IG를 제2 게이트 전극(IG(IGR, IGL(및 IGF, IGB)))에 입력한다.

이 구성에서, 화소의 각 단면도에 나타나는 광감응 영역(SA)는 광검출 소자(PD)를 겸용하고 있고, 이 고체 촬상 장치는 광감응 영역(SA)의 출력에 따라, 제2 게이트 전극(IG(IGR, IGL(및 IGF, IGB)))으로의 인가 전위 φ _IG를 출력하는 배경광 검출 회로(제어 수단) PCC를 구비하고 있다.

즉, 광감응 영역(SA)에 있어서 배경광을 검출하고, 검출된 배경광의 출력이 큰 경우에는 제2 게이트 전극(IG(IGR, IGL(및 IGF, IGB)))으로의 인가 전위 φ _IG를 제1 포텐셜 장벽 φ _BG의 높이가 커지도록 제어하고, 작은 경우에는 제2 게이트 전극(IG(IGR, IGL(및 IGF, IGB)))으로의 인가 전위 φ _IG를 제1 포텐셜 장벽 φ _BG의 높이가 작아지도록 제어한다. 이로 인해, 광검출 수단을 별도로 마련할 필요가 없어지기 때문에, 장치를 소형화하는 것이 가능하게 된다.

도 37은 이러한 자기 참조형의 배경광 검출을 행하는 경우 고체 촬상 장치의 타이밍 차트이다. 일례로서 도 9 구조의 화소를 구동하는 경우에 대해 설명한다.

도 37에 있어서 시각 t₇ 이후는 펄스광 조사시의 캐리어 배분과 전송을 행하는 펄스 검출 기간 T_DIVIDE이고, 동일 도면의 시각 t₇ 이후의 타이밍은 도 16의 t₁ 이후의 타이밍과 동일하지만, 배경광 검출 신호 T_N은 이것보다 이전의 배경광 검출 기간 T_MONITOR에 검출된 배경광 성분의 값을 읽어들이거나 또는 샘플홀드하거나 또는 연산하는 것을 의미한다. 또한 도 37에 있어서 시각 t₁ ~ t₆은 배경광 검출 기간 T_MONITOR이다.

배경광 검출 기간 T_MONITOR의 시각 t₁ ~ t₂에 있어서는 우측 펄스 신호 S_R, 좌측 펄스 신호 S_L, 배경광 검출 신호 T_N을 동시에 하이 레벨로 하고, 광전 변환에 의해 발생한 전자에 의해, 제1 축적 영역의 포텐셜 φ _A를 저하시킨다. 시각 t₃ ~ 시각 t₅에서는 제2 게이트 전극(IG)에, 배경광 성분의 광량에 의존하지 않는 통상의 전송 신호 S_T를 주고, 제2 축적 영역에 캐리어를 전송하고, 제2 축적 영역의 포텐셜 φ _FD를 저하시킨다. 그렇게 한 후, 시각 t₅ ~ t₆에 있어서는 선택 스위치로서의 트랜지스터(SEL)를 독출 신호 S_H에 의해 온시키고, 제2 축적 영역의 포텐셜 φ _FD를 수평 라인(HLR, HLL)에 독출한다. 이 때의 독출 신호 S_H의 펄스수가 다수있다는 것은 수직 시프트 레지스터의 구동에 의해 시각 t₅ ~ t₆에 독출되는 화소수가 복수인 것을 의미한다.

펄스 검출 기간 T_DIVIDE에서는 얻어진 배경광 성분에 따라, 전송 신호 S_T의 레벨을, 상술한 바와 같이 연산된 인가 전위 φ _IG에 조정하고, 시각 t₁₁ ~ 시각 t₁₂에 있어서, 제2 게이트 전극(IG(IGR, IGL))에 인가한다. 이로 인해, 배경광 성분이 출력 신호로부터 제거된다. 이 연산은 시각 t₁₁이 될 때까지 행하면 되기 때문에, 충분한 연산 시간을 확보할 수 있다.

이와 같이, 자기 참조형의 배경광 검출을 행하는 경우에는, 각 화소행마다 검출된 배경광 성분으로부터 화소행마다의 전송 신호 S_T를 차례로 생성하고, 도 14의 스위치(SW1, SW2, SW3, SW4)를 차례로 온함으로써, 생성된 전송 신호 S_T를 대응하는 화소행마다에 입력하면 된다. 이와 같이 배경광 제거의 비닝 동작을 행하면, 거리 화상의 측정 주기를 짧게 할 수 있다. 또, 이 자기 참조형의 배경광 검출은 다른 실시 형태에도 적용할 수 있다.

이상과 같이, 상술한 거리 화상 측정 장치에서는 소정의 펄스폭을 가지는 광을 반복해 피사체에 조사하고, 조사한 광의 비행 시간의 위상차에 기초하여 피사체까지의 3 차원 거리상을 계측하는 TOF형 거리 측정 장치이며, 1개의 화소로부터 소정 타이밍에서 출력 라인을 전환하여 2개의 출력을 얻고, 조사광의 출사 타이밍과 반사광의 수광 타이밍에 있어서 위상의 엇갈림을 2개 출력의 차로 파악하고, 2개 출력에 기초하여 피사체까지의 거리를 계측하고 있다. 그리고, 이 때에 미약한 신호 성분으로의 배경광 성분의 영향을 간단하게 배제할 수 있기 때문에, 화소수를 증가시키거나 장치 가격을 저하시키는 것이 가능하게 된다.

본 발명에 의하면, 간단하고 쉬운 구성으로 거리 화상 측정이 가능한 고체 촬상 장치 및 거리 화상 측정 장치를 제공할 수 있다.

Claims

배경광을 검출하는 광검출 수단과,

복수의 화소로 이루어지는 촬상 영역을 구비한 고체 촬상 장치로서,

개개의 상기 화소는

반도체 기판 내에 마련된 광감응 영역과,

상기 반도체 기판 내에 마련된 한 쌍의 제1 축적 영역과,

상기 광감응 영역과 한 쌍의 상기 제1 축적 영역 사이의 포텐셜이 교대로 경사하도록 상기 반도체 기판 상에 마련된 한 쌍의 제1 게이트 전극과,

상기 반도체 기판 내에 마련된 한 쌍의 제2 축적 영역과,

상기 제1 축적 영역과 상기 제2 축적 영역 사이에 각각 개재하는 제1 포텐셜 장벽 높이를 제어하도록 상기 반도체 기판 상에 마련되고, 상기 광검출 수단에 의해 검출되는 배경광의 출력이 높을수록 캐리어에 대한 상기 제1 포텐셜 장벽 높이를 증가시키는 한 쌍의 제2 게이트 전극을 구비하는 것을 특징으로 하는 고체 촬상 장치.
청구항 1에 있어서,

상기 반도체 기판 내에 마련된 한 쌍의 제3 축적 영역과,

상기 제2 축적 영역과 상기 제3 축적 영역 사이에 각각 개재하는 제2 포텐셜 장벽 높이를 제어하도록 상기 반도체 기판 상에 마련된 한 쌍의 제3 게이트 전극을 구비하고,

캐리어에 대한 상기 제2 포텐셜 장벽의 높이를 저하시킴으로써, 상기 제2 축적 영역에 축적된 캐리어를 상기 제3 축적 영역에 전송한 후, 상기 제2 포텐셜 장벽의 높이를 증가시켜, 제3 축적 영역에 캐리어를 홀딩한 상태로, 한 쌍의 상기 제1 축적 영역에 교대로 캐리어가 축적되도록, 상기 제1, 제2 및 제3 게이트 전극으로의 인가 전위를 제어하는 것을 특징으로 하는 고체 촬상 장치.
청구항 1에 있어서,

상기 광감응 영역은 상기 광검출 수단을 겸용하고 있고,

상기 광감응 영역의 출력에 따라, 상기 제2 게이트 전극으로의 인가 전위를 출력하는 제어 수단을 추가로 구비하는 것을 특징으로 하는 고체 촬상 장치.
청구항 1에 기재된 고체 촬상 장치와,

한 쌍의 상기 제1 게이트 전극으로의 인가 전위에 동기한 펄스광을 대상물에 출사하는 광원과,

한 쌍의 상기 제2 축적 영역으로부터 출력된 캐리어의 전하량에 따라 상기 대상물까지의 거리를 연산하는 연산 회로를 구비하는 것을 특징으로 하는 거리 화상 측정 장치.