KR20090115223A

KR20090115223A - 회로 기판 및 그 제조 방법

Info

Publication number: KR20090115223A
Application number: KR1020097020018A
Authority: KR
Inventors: 히로시 야나기모또; 다께시 벳쇼; 히데미 나와후네; 겐스께 아까마쯔
Original assignee: 도요타지도샤가부시키가이샤
Priority date: 2007-02-28
Filing date: 2008-02-27
Publication date: 2009-11-04
Also published as: US8261437B2; WO2008105561A1; JP2008218459A; JP4697156B2; CN101578928B; CN101578928A; KR101038351B1; DE112008000485T5; US20100270057A1

Abstract

본 발명은, 보다 간단한 공정으로 제조할 수 있고, 또한 보다 미세화된 회로 패턴을 갖는 회로 기판을 얻는 것이다. 그로 인해, 회로 패턴에 따른 볼록부(11)를 표면에 갖는 주형(10)을 사용하여, 주형(10)의 볼록부(11)의 선단에 도전 재료층(금속 페이스트)(13)을 부여한다. 그것을, 예를 들어 수지 필름인 기판(20)의 표면에 가열 압접한다. 그것에 의해, 기판(20)에는 볼록부(11)의 형상과 함께 도전 재료층(금속 페이스트)(13)이 전사된다. 전사 후의 수지 기판[수지 성형품(30)]을, 예를 들어 황산구리 도금욕인 도금욕에 침지하여, 전해 도금 처리를 행한다. 도금욕 중의 구리 이온은, 전사된 도전 재료층(13)을 베이스재로 하여 전사된 오목부(31) 내에 석출되어 금속 배선(32)을 형성한다. 기재(20)측에 전사되는 오목부(31)는 주형(10)의 볼록부(11)의 형상에 의존하고 있고, 임의의 어스펙트비의 금속 배선(32)으로 이루어지는 고밀도이고 또한 미세한 회로 패턴을 형성할 수 있다.

회로 기판, 금속 페이스트, 도전 재료층, 금속 배선, 전해 도금 처리

Description

회로 기판 및 그 제조 방법 {CIRCUIT BOARD AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 회로 기판 및 그 제조 방법에 관한 것으로, 특히 수지 재료 등으로 형성되는 박막 형상의 기판의 표면에 원하는 패턴에 따라서 금속 배선이 형성되어 있는 회로 기판 및 그 제조 방법에 관한 것이다.

박막 형상을 이루는 수지 기판의 표면에 미세한 회로 패턴을 형성하는 방법으로서, 진공 증착법이나 스퍼터링법 등의 드라이 프로세스가 알려져 있다. 또한, 예를 들어 폴리이미드 수지인 기판의 표면 전체를 동박과 같은 금속막으로 피복하여 금속 피복재를 제작하고, 포토리소그래프법 등에 의해 불필요한 부위의 금속막을 에칭 처리하여 제거하는 서브트랙티브법도 널리 채용되고 있다. 그러나, 서브트랙티브법에서는 30㎛ 정도 이하의 폭을 갖는 미세 배선을 형성하는 것은 곤란하고, 차세대 고밀도 회선 기판의 제조를 향해 한층 기술 혁신이 요구되고 있다.

그것의 대안으로서, 특허 문헌 1에는 폴리이미드 필름에 대한 금속 배선의 형성 방법이 기재되어 있다. 그것에 있어서, 폴리이미드 필름의 선택된 부위에 폴리이미드를 용해 가능한 약액을 묘화 장치 등에서 부여함으로써, 선택적으로 에칭을 하여 오목부를 형성한다. 그때, 잔존하는 폴리이미드 표면이 개질되어, 금속 이온이 흡착 가능해진다. 그 후, 금속 이온 함유 용액과 상기 폴리이미드가 접촉함으로써, 상기 개질부에만 금속 이온이 흡착한다. 그 후, 금속 이온 환원제와 접촉시킴으로써, 금속(산화물) 나노 입자 집합체가, 상기 에칭에 의해 형성된 폴리이미드 오목부에 석출된다. 최후에 무전해 혹은 전해 도금 처리를 실시함으로써, 오목부에 금속막이 석출되어 미세한 회로가 형성된다. 이 방법에 따르면, 종래의 서브트랙티브법보다도 미세한 배선을 저렴하게 제조할 수 있다고 기재되어 있다.

[특허 문헌 1] 일본 특허 출원 공개 제2005-29735호 공보

상기한 방법에서는, 기판인 폴리이미드 필름의 표면을, 약액을 사용한 에칭에 의해 배선용 오목부를 형성하고 있고, 에칭은 등방성이 된다. 그로 인해, 필요해지는 배선의 막 두께가 10㎛ 이하와 같은 얇은 것인 경우에는 미세한 회로 패턴을 형성할 수 있다고 기대할 수 있지만, 막 두께가 두꺼운 배선이 필요할 때에는 필연적으로 오목부의 폭도 커져, 결과적으로 배선의 미세화, 고밀도가 곤란해진다. 또한, 어스펙트비 1 이상의 배선을 형성하는 것은 곤란하고, 이것도 배선의 미세화를 저해하는 요인이 된다. 또한, 폴리이미드 필름에 순차적으로 약액을 부여하므로, 처리 공정수가 많아져, 비용이 높아지는 것을 피할 수 없다.

본 발명은, 상기와 같은 사정을 감안하여 이루어진 것으로, 보다 간단한 공정이라도, 보다 미세화된 회로 패턴을 갖는 회로 기판을 제조할 수 있는 새로운 제조 방법을 제공하는 것을 과제로 한다. 또한, 그 제조 방법으로 얻어지는 새로운 회로 기판을 제공하는 것을 과제로 한다.

본 발명에 의한, 기판 표면에 원하는 금속 배선을 구비한 회로 기판을 제조하는 방법은, 회로 패턴에 따른 볼록부를 표면에 갖는 주형을 사용하여 상기 주형의 상기 볼록부 선단에 도전 재료층을 부여하는 공정과, 상기 볼록부 선단에 도전 재료층이 부여된 주형을 상기 기판 표면에 압접하여 상기 볼록부 형상과 함께 상기 도전 재료층을 기판 표면에 전사하는 공정과, 및 상기 전사된 도전 재료층을 베이스재로 하여 상기 전사된 오목부 내에 금속 배선을 형성하는 공정을 적어도 포함하는 것을 특징으로 한다.

상기한 제조 방법에서는, 주형에 형성한 볼록부의 형상이 그대로 기판측에 전사되므로, 임의의 어스펙트비(즉, 폭에 대한 깊이의 비)를 갖는 오목부를 기판 표면에 형성할 수 있고, 결과적으로 보다 고밀도로 미세화된 오목부 패턴을 기판 표면에 형성할 수 있다. 또한, 주형을 기판 표면에 압접함으로써, 기판 표면으로의 볼록부 형상의 전사와 형성된 오목부 저면으로의 도전 재료층의 전사가 동시에 행해지므로, 제조 프로세스도 간소화할 수 있다. 또한, 상기 압접에 의해, 기판측으로의 도전 재료층의 전사 상태도 안정된 것이 된다.

오목부가 형성된 기판에 대해, 오목부 저면에 전사된 도전 재료층을 베이스재로서 이용하여 오목부 내에 금속 배선을 형성함으로써, 본 발명에 의한 회로 기판이 된다. 상기와 같이, 기판 표면에 형성된 오목부 패턴은 고밀도로 미세화되어 있고, 높은 배선 밀도를 갖는 회로 기판이 얻어진다. 본 발명에 의한 회로 기판에서는, 고전류가 통과하는 배선 장소에서는 배선 형상을 고어스펙트비로 함으로써 대처할 수 있으므로, 회로 패턴을 미세화(고밀도화)해도, 실장품에 있어서 절연의 신뢰성이 손상되는 경우는 없다.

본 발명에 의한 회로 기판의 제조 방법에 있어서, 상기 도전 재료층을 형성하는 소재로서는, 한정되지 않지만, 무기 금속 입자와 용제가 혼합된 금속 페이스트 또는 유기 금속 화합물과 용제가 혼합된 레지네이트 페이스트를 사용할 수 있다. 금속 페이스트는 제한되지 않지만, 저저항 재료인 구리 페이스트가 특히 바람직하다. 그 밖에, 은 페이스트, 금 페이스트 혹은 니켈 페이스트 등도 사용할 수 있다. 그 경우, 금속 입자의 입경은 수㎚ 내지 수백㎚ 정도가 적합하다. 레지네이트 페이스트에는 구리 레지네이트, 은 레지네이트, 금 레지네이트 혹은 니켈 레지네이트를 들 수 있다. 금속 페이스트의 경우, 기판으로의 열압접에 의한 전사를 행함으로써, 금속 입자의 소결 처리가 진행되어 금속막이 되고, 그 일부가 기판측에 매립된다. 그것에 의해, 금속막의 기판측으로의 전사도 확실하게 진행된다. 소결 온도는 기판측의 재료에 의해 선택되지만, 바람직하게는 100 내지 500℃이다.

본 발명에 의한 회로 기판의 제조 방법에 있어서, 주형의 소재로서는, 볼록부의 성형이 가능한 것과, 기판측으로 전사할 때의 기계적 및 열적 스트레스에 대한 내성을 구비하는 것을 조건으로 임의의 재료를 사용할 수 있지만, 글래스, 실리콘, 석영, 스테인리스, 수지, 금속 등의 재료를 바람직하게는 사용할 수 있다. 금속 재료에는 니켈 및 그 합금, 스테인리스강 등을 들 수 있지만, 내구성과 위치 정밀도의 관점에서, 니켈 및 그 합금은 특히 바람직하다.

상기 주형의 표면에 회로 패턴에 따른 볼록부를 형성하기 위해서는, 종래 알려진 마이크로 에칭법, 전기 주조법, 마이크로 콘택트 프린팅법 등의 수법으로 행할 수 있다. 사용하는 소재에 따라서 적절한 방법을 채용한다. 그 중에서도 바람직하게는 마이크로 콘택트 프린팅법이다. 이와 같은 방법에 의해, 예를 들어 30㎛ 이하의 폭으로 볼록부(회로) 패턴을 형성할 수 있다.

주형에 형성하는 볼록부의 폭이나 높이 혹은 볼록부 사이의 거리 등은 얻으려고 하는 회로 기판에 구해지는 회로 패턴에 따라서 설정되지만, 일례로서, 볼록부의 폭은 5㎛ 내지 300㎛ 정도, 높이는 5㎛ 내지 500㎛ 정도, 볼록부 사이의 거리는 5㎛ 내지 300㎛ 정도이다. 볼록부의 폭과 높이는 모두 동일해도 좋고, 일부가 상이해도 좋다.

본 발명에 의한 회로 기판의 제조 방법에 있어서, 기판의 소재는 비도전 재료인 것을 조건으로 임의이고, 종래 이러한 종류의 회로 기판에서 채용되어 있는 소재를 적절하게 사용할 수 있다. 두께가 10㎛ 내지 1000㎛ 정도의 박막 형상인 것은 더욱 바람직하다. 전사의 용이성, 전사 후에 형성된 오목부의 보호형 등의 관점에서, 특히 열가소성 수지 또는 열경화성 수지가 적합하고, 수지로서는, 폴리프로필렌계 수지, 폴리스티렌계 수지, 폴리에틸렌계 수지, 폴리아크릴로니트릴, 염화비닐, 폴리카보네이트, 폴리에틸렌테레프탈레이트, 폴리테트라플루오로에틸렌, 폴리에테르에테르케톤, 폴리에틸렌나프탈레이트, 폴리이미드의 전구체인 폴리아미드산 수지 등을 들 수 있다. 그 중에서도, 높은 열적, 기계적, 화학적 성질을 갖는 폴리아미드 수지가 바람직하다.

본 발명에 의한 회로 기판의 제조 방법에 있어서, 상기 전사된 도전 재료층을 베이스재에 이용하여 금속 배선을 형성하는 공정의 구체예로서, 종래 알려진 무전해 도금 처리 또는 전해 도금 처리에 의해 상기 도전 재료층을 핵으로 하여 상기 오목부에 금속막을 석출시키는 공정을 들 수 있다. 전해 도금 처리를 행하는 경우에는, 상기 전사된 도전 재료층은 시드층으로서 기능한다. 무전해 도금 처리를 행하는 경우에는, 상기 전사된 도전 재료층은 도금 촉매핵으로서 기능한다. 무전해 도금은 막 두께가 얇은(예를 들어, 50㎛ 정도 이하) 배선을 형성할 때에, 또한 전해 도금은 비교적 두께가 더 있는 배선을 형성할 때에, 적절하게 사용된다.

본 발명은 또한 상기한 제조 방법으로 만들어지는 회로 기판의 일 형태로서, 기판 표면에 회로 패턴에 따른 오목부가 형성되어 있고, 상기 오목부 저면에는 도전 재료층이 형성되어 있고, 또한 상기 오목부 내에는 무전해 도금 처리 또는 전해 도금 처리에 의해 상기 도전 재료층을 핵으로 하여 석출된 금속막에 의한 금속 배선이 형성되어 있는 것을 특징으로 하는 회로 기판도 개시한다.

상기한 회로 기판에 있어서, 상기 금속 배선에는 어스펙트비가 다른 것과는 상이한 부분이 일부에 포함되어 있어도 좋고, 모두가 동일 어스펙트비의 금속 배선이라도 좋다. 어스펙트비가 1 이상인 금속 배선이 포함되어 있어도 좋다.

상기한 회로 기판에 있어서, 한정되지 않지만, 금속 배선의 폭은 5㎛ 내지 300㎛ 정도, 높이는 5㎛ 내지 500㎛ 정도, 금속 배선 사이의 거리는 5㎛ 내지 300㎛ 정도이다. 회로 기판은 수지 필름이 바람직하고, 그 두께는 한정되지 않지만, 10㎛ 내지 1000㎛ 정도이다. 기판의 소재 및 도전 재료의 소재는 상기 제조 방법의 설명에서 기재한 바와 같다.

본 발명에 의한 회로 기판은 신뢰성이 우수하고 또한 고밀도화한 실장 기판으로, 인터포저나 리지드 플렉시블 회로 기판 등으로서, 유효하게 사용할 수 있다.

본 발명에 따르면, 보다 간단한 공정이며, 보다 미세화된 회로 패턴을 갖는 회로 기판을 제조할 수 있다.

도 1은 본 발명에 의한 회로 기판의 제조 방법의 일 실시 형태를 공정순으로 도시하는 도면.

도 2는 본 발명에 의한 회로 기판의 제조 방법의 다른 실시 형태를 공정순으로 도시하는 도면.

[부호의 설명]

10 : 주형

11 : 볼록부

13 : 도전 재료층(금속 페이스트)

20 : 기판

30 : 수지 성형품

31 : 오목부

32 : 금속 배선

35 : 회로 기판

이하, 도면을 참조하면서 본 발명을 실시 형태에 기초하여 설명한다. 또한, 본 발명의 범위가 이하에 기재하는 실시 형태의 것으로 한정되지 않는 것은 당연하 다.

(제1 실시 형태)

도 1은 본 발명에 의한 회로 기판의 제조 방법의 제1 실시 형태를 공정순으로 도시하고 있다. 도 1에 있어서, 부호 10은 주형이고, 적어도 한쪽의 면이 평탄면으로 된 니켈 합금판의 평탄면측을, 종래 알려진 전기 주조 처리에 의해, 얻으려고 하는 회로 기판의 표면에 형성되는 회로 패턴에 따른 볼록부(11)를 형성하였다. 도 1a에 도시한 바와 같이, 주형(10)에는 높이가 상이한 2종류의 볼록부(11a)와 볼록부(11b)가 형성되고, 볼록부(11b)의 1개의 볼록부(11b1)는 폭이 다른 볼록부보다도 넓게 되어 있다.

볼록부(11a, 11b)의 폭은 5㎛, 볼록부(11b1)의 폭은 20㎛, 각 볼록부 사이의 거리는 5㎛로 하고, 볼록부(11a)의 높이는 15㎛, 볼록부(11b)의 높이는 5㎛로 하였다.

다음에, 도 1b에 도시한 바와 같이, 얻어진 주형(10)의 상기 볼록부(11)의 선단에 평균 입경 10㎚인 구리 나노 입자를 주성분으로 하는 구리 페이스트를 3㎛ 정도의 두께로 도포하여 도전 재료층(13)으로 하였다.

다음에, 도 1c에 도시한 바와 같이, 베이스인 글래스 평판(도시하지 않음) 상에 두께 50㎛의 폴리아미드산 수지 필름(20)을 두고, 그 표면에 대해 상기한 볼록부(11)의 선단에 금속 페이스트인 도전 재료층(13)이 부여된 주형(10)을 마이크로 콘택트 프린팅 장치를 사용하여, 진공 환경 하에서 400℃, 20분으로 가열 압착하였다. 가열 압착에 의해, 기판(20)의 표면에는 주형(10)의 볼록부(11)가 오목 부(31)로서 전사되고, 그 과정에서 구리 페이스트 중의 구리 나노 입자의 소결이 진행되고, 연속된 구리 박막으로 되어 오목부(31)의 저면에 전사되었다.

전사된 도전 재료층(구리 박막)(13)은 압접에 의해 그 일부가 기판(20)측에 매립된 상태로 되어 있었다. 또한, 진공 환경 하에서 행함으로써, 구리 페이스트로부터의 용매의 탈리가 촉진되었다.

상온 상압으로 한 후, 주형(10)을 제거하였다. 그것에 의해, 도 1d에 도시한 바와 같이, 표면에 오목부(31)가 형성되고, 상기 오목부(31)의 저부에는 구리 박막인 도전 재료층(13)이 전사된 형상의 수지 성형품(30)이 얻어졌다.

수지 성형품(30)을 황산구리 도금욕에 침지하여, 전해 도금 처리를 20분간 정도 행하였다. 그 과정에서, 도전 재료층(13)을 핵으로 하여 오목부(31) 내에 도금욕 중의 구리 이온이 석출되어 가고, 오목부(31) 내에 원하는 구리 배선(32)이 충전 형성되었다. 최후에, 오목부로부터 밀려나오고 있는 금속을 폴리싱에 의해 제거하여, 본 발명에 의한 회로 기판(35)이 완성되었다.

(제2 실시 형태)

도 2는 본 발명에 의한 회로 기판의 제조 방법의 제2 실시 형태를 공정순으로 도시하고 있다. 여기서는, 주형(10)의 소재로서 한쪽의 면이 평탄면으로 된 글래스판을 사용하여, 글래스판의 평탄면측을 종래 알려진 샌드블라스트 처리를 행함으로써, 도 2a에 도시한 바와 같이 볼록부(11)를 형성하였다. 볼록부(11)의 폭은 5㎛, 높이는 모두 10㎛이고, 그 중, 1개의 볼록부(11c)의 폭은 10㎛로 하였다. 또한, 각 볼록부 사이의 거리는 5㎛로 하였다.

다음에, 평균 입경 20㎚인 은 나노 입자를 주성분으로 하는 은 페이스트를 PET판 상에 바코터 등으로 2㎛의 두께로 늘려서 도포하고, 그 위에 주형(10)의 볼록부(11)측을 압박함으로써, 도 2b에 도시한 바와 같이 볼록부(11)의 선단에 은 페이스트(13)가 부여된 주형(10)을 얻었다.

도시하지 않은 글래스 평판 상에 기판(20)이 되는 폴리아미드산을 바코터 등으로 30㎛의 두께로 늘려서 도포한 것을 준비하여, 도 2c에 도시한 바와 같이 그 위에 주형(10)의 볼록부(11)측을 압박하고, 진공 하에서 350℃, 20분간 가열 처리를 행하였다.

상온 상압으로 한 후, 주형(10)을 제거하면, 도 2d에 도시한 바와 같이 폴리이미드화한 기판(20)의 표면에 주형(10)의 볼록부(11)의 형상이 오목부(31)로서 전사된 수지 성형품(30)이 얻어졌다. 전사 형성된 오목부(31)의 저부에는 은 페이스트 중의 구리 나노 입자가 소결하여 연속된 은 박막이 도전 재료층(구리 박막)(13)으로서 전사되어 있었다. 또한, 진공 환경 하에서 행한 것에 의해, 은 페이스트로부터의 용매의 탈리도 촉진되었다.

수지 성형품(30)을 황산구리 도금욕에 침지하여, 전해 도금 처리를 20분간 행하였다. 그 과정에서, 도전 재료층(13)을 핵으로 하여 오목부(31) 내에 도금욕 중의 구리 이온이 석출되어 가고, 오목부(31) 내에 원하는 구리 배선(32)이 충전 형성되어, 본 발명에 의한 회로 기판(35)이 완성되었다.

(제3 실시 형태)

도시하지 않지만, 주형(10)의 소재로서 한쪽의 면이 평탄면으로 된 석영판을 사용하여, 제2 실시 형태와 마찬가지로 하여 폭 50㎛, 높이 50㎛의 볼록부를 형성하였다. 각 볼록부 사이의 거리는 10㎛로 하였다.

다음에, 평균 입경 5㎚인 은 나노 입자를 주성분으로 하는 은 페이스트를 PET판 상에 바코터 등으로 5㎛의 두께로 늘려서 도포하고, 그 위에 주형(10)의 볼록부(11)측을 압박함으로써, 볼록부(11)의 선단에 은 페이스트가 부여된 주형(10)을 얻었다.

글래스 평판 상에 두께 80㎛의 폴리카보네이트 수지 필름을 두고, 그 위에 상기 주형(10)의 볼록부(11)측을 압박하여, 진공 하에서 170℃, 10분간 가열 처리를 행하였다.

상온 상압으로 한 후, 주형(10)을 제거하면, 폴리카보네이트 수지 필름인 기판(20)의 표면에, 주형(10)의 볼록부(11)의 형상이 오목부(31)로서 전사된 수지 성형품(30)이 얻어졌다. 전사 형성된 오목부(31)의 저부에는 은 페이스트 중의 구리 나노 입자가 소결하여 연속된 두께 2㎛의 은 박막이 도전 재료층(구리 박막)(13)으로서 전사되어 있었다. 또한, 진공 환경 하에서 행한 것에 의해, 은 페이스트로부터의 용매의 탈리도 촉진되었다.

제2 실시 형태와 마찬가지로 하여, 수지 성형품(30)을 황산구리 도금욕에 침지하여, 전해 도금 처리를 20분간 행하였다. 그 과정에서, 도전 재료층(13)을 핵으로 하여 오목부(31) 내에 도금욕 중의 구리 이온이 석출되어 가고, 오목부(31) 내에 원하는 구리 배선(32)이 충전 형성되어, 본 발명에 의한 회로 기판(35)이 완성되었다.

상기한 제1, 제2, 제3 실시 형태에 예로서 나타낸 바와 같이, 본 발명에 의한 회로 기판(35)에서는 기판(20)측에 주형(10)에 형성한 볼록부(11)의 형상에 따른 오목부(31)가 형성되므로, 볼록부(11)를 어느 높이로 성형하는지에 따라서, 오목부(31) 내에 형성되는 금속 배선(32)의 어스펙트비를 임의로 선택할 수 있다. 전류 밀도가 높은 곳에서는 고어스펙트비의 금속 배선으로 함으로써, 인접하는 금속 배선 사이의 거리를 고절연성을 유지하면서 근접시키는 것이 가능해져, 고밀도의 미세 회로 패턴을 갖는 회로 기판(35)을 용이하게 형성할 수 있다. 제조 시에도, 주형의 압접과 도금 처리뿐이고, 적은 공정수로 제조할 수 있다.

상기 오목부(31)의 폭과 깊이에 따라서 일정 시간 경과 후에 형성되는 금속막의 두께는 상이해진다. 일부의 오목부(31)에는 원하는 두께의 금속막이 형성되지 않은 상태에서, 다른 오목부(31)에서는 기판(20)의 표면을 초과하여 금속이 석출되는 경우가 일어날 수 있다. 그와 같은 경우라도, 최후에 기판 표면을 폴리싱하는 등의 수단을 실시함으로써, 단락이 없는 고밀도 회로 기판으로 할 수 있다.

전해 도금 처리가 아닌 무전해 도금 처리를 행함으로써도, 회로 기판으로 할 수 있다. 무전해 도금 처리의 경우라도, 도전 재료층은 전해 도금 처리의 경우와 동일한 것이라도 좋다.

Claims

기판 표면에 원하는 금속 배선을 구비한 회로 기판을 제조하는 방법이며,

회로 패턴에 따른 볼록부를 표면에 갖는 주형을 사용하여, 상기 주형의 상기 볼록부 선단에 도전 재료층을 부여하는 공정과,

상기 볼록부 선단에 도전 재료층이 부여된 주형을 상기 기판 표면에 압접하여 상기 볼록부 형상과 함께 상기 도전 재료층을 기판 표면에 전사하는 공정과,

상기 전사된 도전 재료층을 베이스재로 하여 상기 전사된 오목부 내에 금속 배선을 형성하는 공정을 적어도 갖는 것을 특징으로 하는, 회로 기판의 제조 방법.
제1항에 있어서, 상기 도전 재료층을 형성하는 소재로서, 금속 페이스트 또는 레지네이트 페이스트를 사용하는 것을 특징으로 하는, 회로 기판의 제조 방법.
제1항에 있어서, 상기 주형의 소재로서, 글래스, 실리콘, 석영, 스테인리스, 수지, 금속 중 어느 하나를 사용하는 것을 특징으로 하는, 회로 기판의 제조 방법.
제1항에 있어서, 상기 기판의 소재로서, 수지 재료를 사용하는 것을 특징으로 하는, 회로 기판의 제조 방법.
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 전사된 도전 재료층을 베이 스재로 하여 금속 배선을 형성하는 공정을, 무전해 도금 처리 또는 전해 도금 처리에 의해 상기 도전 재료층을 핵으로 하여 상기 오목부에 금속막을 석출시킴으로써 행하는 것을 특징으로 하는, 회로 기판의 제조 방법.
기판 표면에 회로 패턴에 따른 오목부가 형성되어 있고, 상기 오목부 저면에는 도전 재료층이 형성되어 있고, 또한 상기 오목부 내에는 무전해 도금 처리 또는 전해 도금 처리에 의해 상기 도전 재료층을 핵으로 하여 석출된 금속막에 의한 금속 배선이 형성되어 있는 것을 특징으로 하는, 회로 기판.
제6항에 있어서, 상기 금속 배선에는 어스펙트비가 다른 것과는 상이한 부분이 일부에 포함되어 있는 것을 특징으로 하는, 회로 기판.