KR20090094204A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법

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KR20090094204A
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미치아리 카와노
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후지쯔 마이크로일렉트로닉스 가부시키가이샤
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Abstract

본 발명은 배선 재료에 Cu를 이용한 다마신(damascene) 구조를 갖춘 반도체 장치에 있어서, 다이싱(dicing)시의 크랙(crack)이나 수분 등이 침입한 경우 이들을 억제하는 것을 목적으로 한다.
반도체 기판(101)상에 컨택트 패턴(161)을 형성한 후에, 제1 배리어(barrier) 금속막(181)과 제1 도체 패턴(171)으로 이루어진 제1 배선 패턴을 컨택트 패턴(contact pattern)(161)상에 형성하고, 제1 배리어 금속막(181) 중 제1 도체 패턴(171)의 바깥쪽 주변의 옆벽면을 덮는 외측 주변부가, 그 상단부에 있어서 제2 배리어 금속막(182) 중 비어 컨택트(via contact) 부분(201)의 바닥면을 덮는 배리어 금속 바닥면 부분과 접하는 구조를 갖춘 내습(耐濕)링을 형성함으로써, 반도체 기판(101)으로부터 최상층의 실리콘 산화막(124)에 이르는 전 범위에 Ta, TiN 등의 배리어 금속막을 이음새 없이 형성하는 바, 이에 의해 밀착성을 향상시켜 크랙 및 수분의 침입을 억제한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 일반적으로 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 내습링을 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
최근의 반도체 장치에서는, 미세화·고집적화에 따라 공통의 기판상에 다수의 반도체 소자를 상호 접속하기 위해 복수의 층간 절연막을 적층하고, 각각의 층간 절연막에 배선 패턴을 매설한 다층 배선 구조가 사용되는 경우가 많다. 이러한 반도체 장치에서는, 상기 다층 배선 구조를 구성하는 층간 절연막의 계면을 따라 수분 혹은 부식성 가스가 반도체 장치 내부로 침입하는 일이 있기 때문에, 상기 다층 배선 구조에 기판 주변부를 따라 내습링을 형성하여, 수분이나 부식성 가스의 침입을 저지하는 것이 일반적이다.
최근의 반도체 장치에서는, 미세화·고집적화에 따라 디자인 룰(design rule)은 해마다 축소되고 있고, 금속 배선 재료를 직접 에칭으로 형성하는 방법에 기술적인 한계가 생기기 시작하고 있다. 따라서 먼저 층간 절연막에 배선 패턴, 비어 컨택트, 혹은 배선 패턴과 비어 컨택트 모두를 포토리소그래피법(photolithography method)으로 형성하고, 그 후 배선 재료를 매설하며, CMP(화학기계연마) 기술을 이용한 연마를 함으로써 배선 패턴 및 비어 컨택트를 형성하는 다마신법(damascene method)이 이용되기 시작하고 있다.
특히, 최근의 서브 미크론(submicron) 혹은 서브쿼터 미크론(subquarter-micron) 사이즈의 반도체 장치를 포함하는 초미세화 반도체 장치에서는, 이러한 다층 배선 구조에서 발생하는 신호 지연을 회피하기 위해서 도체 패턴으로서 낮은 저항을 갖는 Cu를 저유전률의 유기 층간 절연막과 조합하여 사용한다. 이 때, Cu는 종래부터 전도 패턴으로 사용되어 온 Al이나 W 등과 달리 드라이 에칭이 곤란하기 때문에, 먼저 층간 절연막에 배선홈(wiring groove) 및 접속 구멍(contact hole)을 형성해 두고, 앞서 설명한 바와 같은 이러한 배선홈 및 접속 구멍을 매설하도록 Cu층을 전해 도금법(electrolytic plating method) 등에 의해 퇴적하는 듀얼 다마신법(dual damascene method)이 사용되는 경우가 많다.
일반적으로 다마신법을 이용하는 경우, Cu의 확산 방지 및 배선 패턴이나 접속구멍의 깊이 방향으로의 제어성 향상을 위해, 하층 층간 절연막과 상층 층간 절연막 사이에 스토퍼겸 확산 방지막을 형성한다.
도 1은 종래의 다층 배선 구조예를 도시한다.
도 1을 참조하자면, 절연막(10) 및 비어 컨택트 플러그(70)를 담지(擔持)한 반도체 기판(60)상에 회로 소자(4)를 형성한 후에 층간 절연막(11)을 형성하고, 도시하지 않은 포토레지스트막을 상기 층간 절연막(11)상에 도포하며, 이것을 더욱 노광 및 현상하여 상기 포토레지스트막을 배선 패턴(41)의 형상으로 패터닝한다. 그 후, 이와 같이 형성된 레지스트 패턴(도시하지 않음)을 마스크로 하여, 층간 절연막(11)에 형성하고자 하는 배선 패턴(41)에 대응한 형상의 에칭을 행하고, 배선 패턴(41) 내부에 배리어 금속막(31)을 형성한다. 추가로 배선 패턴(41)을 그 위에 매설한다. 그 후 CMP법을 이용하여 연마를 행하고, 배선 패턴(41)을 형성한다. 이러한 방법을 싱글(single) 다마신법이라 칭한다. 또, 비어 컨택트는 비어 홀 내벽면을 덮는 밀착막(70b)과 밀착막(70b)상에 형성된 금속막(70a)으로 이루어진다.
배선 패턴(41)을 형성한 후에, 스토퍼막 겸 확산 방지막(21), 층간 절연막(12), 에칭 스토퍼막(22) 및 층간 절연막(13)을 차례로 형성하고, 그 후 도시하지 않은 레지스트를 층간 절연막(13)상에 있어서 형성하고자 하는 비어 패턴(51)의 형상으로 노광 및 현상하고, 형성된 레지스트 패턴을 마스크로 하여 스토퍼막겸 확산 방지막(21)의 윗면이 노출될 때까지 에칭을 행한다. 다음에, 도시하지 않은 별도의 포토레지스트막을 도포하고, 노광 및 현상하여 배선 패턴(42)에 대응한 레지스트 패턴을 형성한다. 그 후 상기 레지스트 패턴을 마스크로 하여 층간 절연막(13)을 층간 절연막(12)의 윗면이 노출될 때까지 에칭한다.
이 때, 동시에 비어 패턴(51)의 바닥 부분은 배선 패턴(41)의 윗면까지 에칭된다. 추가로, 배선 패턴(42) 내부와 비어 패턴(51) 내부에 배리어 금속막(32)을 형성하고, 배선 패턴(42)용 재료를 추가로 매설하며, 그 후 CMP법을 이용하여 연마를 행함으로써 비어 패턴(51)과 배선 패턴(42)을 형성한다. 이러한 방법을 듀얼 다마신법이라 칭한다.
통상적으로 LSI 등의 반도체 장치의 제조에서는, 다수의 반도체 장치를 일시에 형성하는 웨이퍼 프로세스 후, 다이싱 공정에 있어서 각 반도체 장치를 구획하는 스크라이브 선을 따라 절단하고, 반도체 웨이퍼는 개개의 반도체 장치 혹은 칩으로 분할된다.
도 2는 종래의 반도체 장치의 평면도를 나타내고 있다. 또한, 도 2의 일점 쇄선(3)은 다이싱되는 부분을 나타내고 있고, 다이싱은 반도체 장치(1)의 외측 주변부를 따라 행해진다.
도 2를 참조하자면, 반도체 장치(1)에는 다이싱시의 크랙(crack) 발생 방지 및 반도체 장치(1) 내부로의 수분 등의 침입을 막고, 반도체 장치(1)의 수율 저하를 막기 위한 내습링(2)이 반도체 장치(1)의 외측 주변부를 연속해서 둘러싸도록 형성되어 있다.
이러한 크랙 및 수분 등의 침입을 막는 방법으로서, 예컨대 일본 특허 공개 제2001-53148호 공보에는 도 3에 도시한 구조 및 프로세스가 개시되어 있다.
도 3은 종래의 내습링 구조를 나타낸다.
도 3을 참조하자면, 회로부의 배선 패턴이나 비어 컨택트의 형성시에, 반도체 기판(501)상에 층간 절연막(531)을 형성한 후 밀착층(도시하지 않음)과 W로 이루어진 컨택트 패턴(521)을 형성한다. 다음에, 도시하지 않은 TiN/Ti층 사이에 상하가 끼워진 AlCu층으로 이루어진 배선 패턴(541)을 컨택트 패턴(521)의 윗부분에 형성한다. 계속해서 층간 절연막(532)을 형성한 후, 배선 패턴(541)의 양단에 있어서, 밀착층(도시하지 않음)과 W로 이루어진 비어 패턴(522)을 외측으로 오프셋(offset)하도록 층간 절연막(531)의 윗면까지 형성한다.
계속해서, 비어 패턴(522)의 바로 위쪽에 배선 패턴(542)을 가공하고, 층간 절연막(533)을 형성한 후, 비어 패턴(522) 형성시와 동일한 수법을 이용하여, 밀착층(도시하지 않음)과 W로 이루어진 비어 패턴(523)을 외측으로 오프셋하도록 배선 패턴(542)의 양 끝 부분에 형성한다. 또한, 상기 반도체 기판(501)의 윗면에서부터 최상층의 층간 절연막(533)의 아랫면에 이르는 전체를, 수분 등에 내성이 있는 TiN막 등으로 덮어 배리어 구조를 형성한다.
도 3의 구조에서는, 밀착성이 우수한 금속 패턴을 적층함으로써 효과적으로 내습링을 형성할 수 있다. 그러나 이 방법을 이용하기 위해서는 배선 재료가 Al-Cu와 같은 에칭 가능한 재료에 한정된다. 다마신법에 의해 형성할 필요가 있는 Cu 배선 패턴을 포함하는 다층 배선 구조에서는 이 방법을 적용할 수 없다. 또한, 이러한 구조는 형성되지 않는다.
도 1에 도시한 이러한 종래의 듀얼 다마신 구조에서는, 배선 패턴(41)상에 비어 패턴(51)과 접하지 않는 영역이 스크라이브 선측(80)에 존재하고, 상기 영역에서는 배선 패턴(41)의 표면에 스토퍼겸 확산 방지막(21)이 접하고 있다. 일반적으로 스토퍼겸 확산 방지막(21)에는 SiN이나 SiC막 등의 절연막이 이용되지만, 상기 절연막과 배선 패턴(41)에 이용되는 금속막과의 밀착성이 나쁘기 때문에, 상기 절연막과 배선 패턴(41)간의 계면에서의 크랙을 저지하거나 수분 등이 침입한 경우에 내습성을 보증할 수 없는 문제점이 있다.
또한, 도 1에 도시한 바와 같은 듀얼 다마신 구조에서는 배선 재료에 Cu가 이용되지만, Cu는 에칭에 의한 패터닝이 곤란하기 때문에, 앞서 설명한 바와 같이 도 3에 도시한 방법은 적용할 수 없다.
따라서 본 발명은 상기 상황을 감안하여 이루어진 것으로, 크랙 방지에 덧붙여 수분의 침입 등도 적합하게 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은 반도체 기판과, 상기 반도체 기판 위쪽에 형성되는 제1 층간 절연막, 상기 제1 층간 절연막에 형성되는 제1 도체 패턴, 상기 제1 층간 절연막과 상기 제1 도체 패턴 사이에 적어도 상기 제1 도체 패턴의 측면을 덮도록 형성되는 제1 배리어 금속막, 상기 제1 층간 절연막상에 형성되는 제2 층간 절연막, 상기 제2 층간 절연막을 통해 상기 제1 도체 패턴의 위쪽에 형성되는 제2 도체 패턴, 상기 제1 도체 패턴과 상기 제2 도체 패턴을 접속하기 위해서 상기 제2 층간 절연막에 형성되는 비어 컨택트 부분 및 상기 비어 컨택트 부분의 측면과 바닥면을 덮도록 형성되는 제2 배리어 금속막을 포함하는 배선 구조를 구비하고, 상기 배선 구조는 연속해서 연장되어 있도록 형성되며, 상기 제2 배리어 금속막 중의 상기 비어 컨택트 부분의 바닥면을 덮는 상기 제2 배리어 금속막의 바닥면 부분이 상기 제1 배리어 금속막 상단부의 적어도 일부와 접하여 형성되는 것을 특징으로 하는 반도체 장치에 의해 상기 과제를 해결한다.
또한, 본 발명은 연속해서 연장되어 있는 배선 구조를 포함하는 반도체 장치의 제조 방법인 바, 상기 배선 구조를 형성하기 위한 공정으로서, 반도체 기판상에 제1 층간 절연막을 형성하는 공정과, 제1 도체 패턴 및 상기 제1 층간 절연막과 상기 제1 도체 패턴 사이에 있어서 적어도 상기 제1 도체 패턴의 측면을 덮는 제1 배리어 금속막을 상기 제1 층간 절연막내에 형성하는 공정과, 상기 제1 층간 절연막상에 제2 층간 절연막을 형성하는 공정과, 상기 제1 도체 패턴과 상기 제1 도체 패턴의 위쪽에 형성되는 제2 도체 패턴을 접속하기 위한 비어 컨택트 부분 및 상기 비어 컨택트 부분의 측면과 바닥면을 덮는 제2 배리어 금속막을 상기 제2 층간 절연막내에 형성하는 공정을 포함하고, 상기 제2 배리어 금속막 중의 상기 비어 컨택트 부분의 바닥면을 덮는 상기 제2 배리어 금속막의 상기 바닥면 부분이 상기 제1 배리어 금속막 상단부의 적어도 일부와 접하도록 상기 배선 구조를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 상기 과제를 해결한다.
상기한 바와 같이, 본 발명의 반도체 장치 및 본 발명의 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치는 상기 제2 배리어 금속막 중의 상기 비어 컨택트 부분의 바닥면을 덮는 배리어 금속 바닥면 부분이 상기 제1 배리어 금속막 상단부의 적어도 일부와 접하도록 구성된다. 따라서, 본 발명에 따르면, 제1 배리어 금속막의 상단부와 상층과의 밀착성이 강화되고, 상기 제1 배리어 금속막의 상단부와 상기 배리어 금속 바닥면 부분과의 접속부를 경계로 수분 등의 침입을 방지하는 것이 가능해져, 제1 배리어 금속막의 내측에 형성되는 제1 도체 패턴이 부식되는 등의 문제가 해소된다.
본 발명에 따르면, 제1 배리어 금속막의 상단부와 상층 사이의 밀착성이 강화되고, 상기 제1 배리어 금속막의 상단부와 상기 배리어 금속 바닥면 부분과의 접속부를 경계로 수분 등의 침입을 방지하는 것이 가능해지며, 제1 배리어 금속막의 내측에 형성되는 제1 도체 패턴이 부식되는 등의 문제가 해소되어, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 종래의 다층 배선 구조를 도시한 단면도.
도 2는 종래의 반도체 장치의 평면도.
도 3은 종래의 내습링 구조를 도시한 단면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 과정을 도시한 도면(공정 1).
도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 과정을 도시한 도면(공정 2).
도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 과정을 도시한 도면(공정 3).
도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 과정을 도시한 도면(공정 4).
도 8은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 과정을 도시한 도면(공정 5).
도 9는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 과정을 도시한 도면(공정 6).
도 10은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 과정을 도시한 도면(공정 7).
도 11은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 과정을 도시한 도면(공정 8).
도 12는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 과정을 도시한 도면(공정 9).
도 13은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 과정을 도시한 도면(공정 10).
도 14는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 과정을 도시한 도면(공정 11).
도 15는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 과정을 도시한 도면(공정 12).
도 16은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 과정을 도시한 도면(공정 1).
도 17은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 과정을 도시한 도면(공정 2).
도 18은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 과정을 도시한 도면(공정 1).
도 19는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 과정을 도시한 도면(공정 2).
도 20은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 과정을 도시한 도면(공정 3).
도 21은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 과정을 도시한 도면.
도 22는 본 발명의 제5 실시예에 따른 반도체 장치의 제조 과정을 도시한 도면.
도 23은 본 발명의 제6 실시예에 따른 반도체 장치의 제조 과정을 도시한 도면.
도 24는 반도체 회로 영역 내에 형성되는 인덕터(inductor) 소자의 한 가지 구성예를 도시한 도면.
도 25는 본 발명의 제7 실시예에 따른 인덕터 소자의 구성을 도시한 도면.
도 26은 본 발명의 제8 실시예에 따른 인덕터 소자의 구성을 도시한 도면.
도 27은 반도체 회로 영역 내에 있어서의 인덕터 소자의 형성 부위에 대해서 설명하기 위한 도면.
도 28은 본 발명의 제9 실시예에 따른 퓨즈 소자(fuse element)의 구성을 도시한 도면.
도 29는 비어 패턴(via pattern)과 상층 배선 패턴의 관계를 설명하기 위한 도면.
도 30은 본 발명의 제10 실시예에 있어서의 배선 구조를 도시한 도면.
도 31은 본 발명의 제11 실시예에 있어서의 배선 구조를 도시한 도면.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 반도체 장치
2 : 내습링
3 : 다이싱(dicing) 부분
4 : 회로 소자
5 : 비감광성 수지의 충전재
10 : 절연막
11, 531 : 제1 층간 절연막
12, 532 : 제2 층간 절연막
13, 533 : 제3 층간 절연막
21 : 제1 스토퍼(stopper)겸 확산 방지막
22 : 에칭(etching) 스토퍼막
23 : 제3 스토퍼겸 확산 방지막
31 : 제1 배리어(barrier) 금속막
32 : 제2 배리어 금속막
41, 541 : 제1 배선 패턴
42, 542 : 제2 배선 패턴
51 : 비어 패턴
60, 101, 501 : 반도체 기판
70 : 비어 컨택트(via contact)
70a : 밀착층
70b : 금속막
80 : 스크라이브 선(scribe line)측
90 : 반도체 장치 내부측
111, 401 : 제1 실리콘 질화막
112 : 제2 실리콘 질화막
113 : 제3 실리콘 질화막
114 : 제4 실리콘 질화막
115 : 제5 실리콘 질화막
111a, 112a, 113a, 114a : 개구부
121 : 제1 실리콘 산화막
122 : 제2 실리콘 산화막
123 : 제3 실리콘 산화막
124 : 제4 실리콘 산화막
121a, 122a, 123a, 124a, 114b, 123b, 124b : 개구부
131, 132, 133, 134 : 포토레지스트(photoresist)막
131a : 컨택트 패턴의 창
132a : 제1 배선 패턴의 창
133a : 비어 패턴의 창
134a : 제2 배선 패턴의 창
141, 142 : TiN막
151, 152 : 텅스텐막
161, 521 : 컨택트 패턴
171 : 제1 배선 패턴
172 : 제2 배선 패턴
173 : 제3 배선 패턴
174 : 제4 배선 패턴
175 : 제5 배선 패턴
181, 182, 183, 184, 185 : Ta막
191, 192, 193, 194 : Cu막
201, 202 : 비어 패턴
205 : 제1 외측 주변부
206 : 제2 외측 주변부
221 : 제1 실리콘 산화막
222 : 제2 실리콘 산화막
223 : 제3 실리콘 산화막
224 : 제4 실리콘 산화막
225 : 제5 실리콘 산화막
226 : 제6 실리콘 산화막
227 : 제7 실리콘 산화막
228 : 제8 실리콘 산화막
231 : 제9 실리콘 산화막
232 : 제10 실리콘 산화막
251 : 플라즈마 SiN막
321 : 제1 SiOC막
322 : 제2 SiOC막
323 : 제3 SiOC막
324 : 제4 SiOC막
325 : 제5 SiOC막
326 : 제6 SiOC막
327 : 제7 SiOC막
351 : 제1 유기 SOG막
352 : 제2 유기 SOG막
353 : 제3 유기 SOG막
354 : 제4 유기 SOG막
411 : TiN/Ti막
412 : TiN/Ti막
431 : 제1 SiC막
432 : 제2 SiC막
433: 제3 SiC막
434 : 제4 SiC막
435 : 제5 SiC막
436 : 제6 SiC막
437 : 제7 SiC막
438 : 제8 SiC막
451 : Al-Cu막
522 : 제1 비어 패턴
523 : 제2 비어 패턴
524 : 제3 비어 패턴
525 : 제4 비어 패턴
551 : 기판
552, 553 : 층간 절연막
551A, 553A : 도체 패턴
551A, 552B : 에칭 스토퍼막
551a, 552a, 553a : 배리어 금속막
552A : 비어 플러그(via plug)
601, 706, 806 : 하층 배선 패턴
602, 705, 802 : 비어 패턴
603, 801 : 상층 배선 패턴
604 : 층간 절연막
605, 606, 804 : 배리어 금속막
607, 805 : 에칭 스토퍼막
608, 803 : 배선
701 : 퓨즈 소자
702 : 내습링 구조
703 : 절단부
704 : 인출 배선부
707 : 절연막
이하, 도면에 기초하여 본 발명의 실시예를 설명한다.
< 제1 실시예 >
도 4a 내지 도 15b는 듀얼 다마신법을 이용했을 때의 본 발명의 제1 실시예에 따른 내습링의 제조 공정을 나타낸다. 도면에서 좌측은 스크라이브 선측(80)을 나타내고 있고, 우측은 반도체 장치 내부측(90)을 나타내고 있다. 또한, 도 4a의 레지스트창(131a)과 같이, 벽을 도시함으로써 공간 전체를 나타내는 것으로 한다.
컨택트 형성용 포토레지스트막 패터닝 공정
도 4a를 참조하자면, 도시하지 않은 회로 소자를 반도체 기판(101)상에 형성한 후, 반도체 기판(101)상에 실리콘 질화막(111)과, 실리콘 산화막(121)을 각각 100㎚ 및 900㎚ 두께로 형성하고, 상기 회로 소자 부분을 평탄화하기 위해 CMP법을 이용하여 실리콘 산화막(121)의 연마를 행하며, 실리콘 산화막(121)의 두께를 600㎚로 형성한다. 그 후, 상기 실리콘 산화막(121)상에 포토레지스트막(131)을 도포 및 노광하고, 추가로 현상에 의해 형성하고자 하는 컨택트 패턴에 대응하는 레지스트창(131a)을 형성한다.
컨택트 부분의 실리콘 산화막 에칭 공정
다음으로 도 4b의 공정에 있어서, 상기 레지스트창(131a)을 통해 상기 실리콘 산화막(121)을 에칭하고, 상기 실리콘 산화막(121)에 개구부(121a)를 형성한다. 상기 실리콘 산화막(121)의 에칭은 C4F8 가스, CO 가스, O2 가스나 Ar 가스 등을 이용한 플라즈마 에칭법에 의해 행한다.
컨택트 부분의 실리콘 질화막 에칭 공정
다음으로 도 5a의 공정에 있어서, 포토레지스트막(131)을 애싱(ashing)에 의해 제거하고, 실리콘 산화막(121)을 마스크로 하여 애칭을 행하며, 개구부(121a)의 형상을 상기 제1 실리콘 질화막(111)에 전사하여, 상기 실리콘 질화막(111)에 개구부(111a)를 형성한다.
상기 실리콘 질화막(111)의 에칭은 CF4 가스, CHF3 가스, O2 가스나 Ar 등을 이용하는 플라즈마 에칭법에 의해 행할 수 있다. 이 때, 상기 개구부(111a)는 상기 개구부(121a)와 상하로 연속하여 컨택트 홀을 형성한다.
컨택트 내부에의 금속막 형성 공정
다음으로 도 5b의 공정에 있어서, 컨택트 홀의 내측과 실리콘 산화막(121) 위에 밀착층으로서 TiN막(141)을 50㎚ 두께로 형성하고, 계속해서 텅스텐막(151)을 400㎚ 두께로 형성한다.
컨택트 형성을 위한 CMP 공정
다음으로 도 6a의 공정에 있어서, CMP법을 이용하여 텅스텐막(151)과 TiN막(141)을 연마하고, 컨택트 홀 안에만 텅스텐막(151) 및 TiN막(141)을 남겨 이들을 컨택트 패턴으로서 사용한다.
배선 형성용 포토레지스트막 패터닝 공정
다음으로 도 6b의 공정에 있어서, 실리콘 질화막(112)과 제2 실리콘 산화막(122)을 각각 70㎚ 및 500㎚ 두께로 형성하고, 실리콘 산화막(122)상에 포토레지스트막(132)을 도포 및 노광하며, 추가로 현상에 의해 형성하고자 하는 배선 패턴에 대응한 레지스트창(132a)을 형성한다.
배선용 실리콘 산화막 에칭 공정
다음으로 도 7a의 공정에 있어서, 상기 포토레지스트창(132a)을 통해 실리콘 산화막(122)을 에칭하고, 상기 실리콘 산화막(122)에 배선홈을 구성하는 개구부(122a)를 형성한다.
배선용 실리콘 질화막 에칭 공정
다음으로 도 7b의 공정에 있어서, 포토레지스트막(132)을 애싱에 의해 제거하고, 실리콘 산화막(122)을 마스크로 하여 에칭을 행하며, 상기 개구부(122a)의 형상을 실리콘 질화막(112)에 전사하여 상기 실리콘 질화막(112)에 상기 개구부(122a)에 대응하는 개구부(112a)를 형성한다. 또한, 상기 개구부(112a)와 개구부(122a)는 상하로 연속하여, 후술하는 배선 패턴(171)을 형성한다.
배선용 재료의 형성 공정
다음으로 도 8의 공정에 있어서, 후술하는 배선 패턴(171)의 내측과 실리콘 산화막(122) 위에 배리어 금속막으로서 Ta막(181)을 30㎚ 두께로 형성하고, 계속해서 배선 재료로서 Cu막(191)을 스퍼터링(sputtering) 또는 전해 도금법에 의해 1600㎚ 두께로 형성한다. 또, Cu막을 전해 도금법을 이용하여 형성하는 경우에는, 배리어 금속막 형성 후에 Cu막을 시드층(seed layer)으로서 형성한 후 전해 도금법으로써 Cu막을 형성한다.
배선 형성을 위한 CMP 공정
다음으로 도 9의 공정에 있어서, CMP법을 이용하여 상기 Ta막(181) 및 Cu막(191)을 연마하고, 배선 패턴(171)내에만 상기 Ta막(181) 및 Cu막(191)을 남겨 배선 패턴(171)이 형성된다.
비어 패턴 형성용 레지스트막 패터닝 공정
다음으로 도 10의 공정에 있어서, 상기 배선 패턴(171)상에 실리콘 질화막(113)과 실리콘 산화막(123)과 실리콘 질화막(114)과 실리콘 산화막(124)을 각각 70㎚, 650㎚, 70㎚, 500㎚ 두께로 형성하여 실리콘 산화막(124)상에 포토레지스트막(133)을 도포 및 노광하고, 추가로 현상에 의해 형성하고자 하는 비어 패턴에 대응한 포토레지스트창(133a)을 형성한다.
도시한 예에서는, 상기 포토레지스트창(133a)은 배리어 금속막인 Ta막(181) 중, 스크라이브 선측(80)의 배선 패턴(171)인 Cu막(191)의 외측 주변부쪽 옆벽면을 덮는 제1 외측 주변부(205)가 비어 패턴의 창(133a)에 포함되도록 형성된다.
비어 패턴 형성의 공정과 배선용 포토레지스트막 패터닝 공정
다음으로 도 11의 공정에 있어서, 포토레지스트막(133)을 마스크로 하여 실리콘 산화막(124), 실리콘 질화막(114) 및 실리콘 산화막(123)을 에칭하고, 개구부(133a)의 형상을 실리콘 산화막(124), 실리콘 질화막(114) 및 실리콘 산화막(123)에 전사하여 각각 개구부(124a), 개구부(114a), 개구부(123a)를 형성한다.
상기 실리콘 산화막(124)과 실리콘 산화막(123)의 에칭은 C4F8 가스, CO 가스, O2 가스, Ar 가스 등을 이용하는 플라즈마 에칭법에 의해 행할 수 있다. 한편, 상기 실리콘 질화막(114)의 에칭은 CF4 가스, CHF3 가스, O2 가스, Ar 등을 이용하는 플라즈마 에칭법에 의해 행할 수 있다.
그 후, 포토레지스트막(133)은 애싱에 의해 제거된다.
도 12의 공정에 있어서, 반도체 기판상의 표면에 비감광성 수지를 도포하고 표면으로부터 용해함으로써, 실리콘 질화막(113)상에 형성된 개구부(123a)에만 비감광성 수지의 충전재(5)를 남긴다. 그 후, 실리콘 산화막(124)상에 포토레지스트막(134)을 도포 및 노광하고, 추가로 현상에 의해 형성하고자 하는 배선 패턴에 대응한 레지스트창(134a)을 형성한다.
배선 형성을 위한 에칭 공정
다음으로 도 13의 공정에 있어서, 상기 포토레지스트막(134)을 마스크로 하여 에칭을 행하고, 상기 개구부(134a)의 형상을 실리콘 산화막(124)에 전사하여 상기 실리콘 산화막(124)에 개구부(124b)를 형성한다. 그 후, 포토레지스트막(134)을 애싱에 의해 제거한다.
이 때, 비감광성 수지의 충전재(5)도 동시에 제거된다.
다음으로, 상기 실리콘 산화막(124)을 마스크로 하여 개구부(124b)의 형상을 실리콘 질화막(114)에 전사하고, 대응하는 개구부를 형성하는 동시에 상기 실리콘 산화막(123)을 마스크로 하여 상기 실리콘 질화막(113)을 에칭한다. 그 결과, 도 14에 도시한 바와 같이 상기 개구부(123a)의 형상이 실리콘 질화막(113)에 전사된다.
상기 실리콘 산화막(124)과 실리콘 질화막(113)을 에칭하는 경우에는, 실리콘 산화막과 실리콘 질화막(113)의 에칭률(etching rate)의 비가 1:1인 에칭 조건을 사용하여, 100%의 오버 에칭을 행하는 것이 바람직하다.
추가로 도 14의 공정에 있어서, 상기 실리콘 산화막(123)에는 상기 실리콘 산화막(124)의 개구부(124b)의 형상이 전사되고, 실리콘 산화막(123)은 70㎚ 두께만큼 에칭되어 개구부(123b)가 형성된다.
도 14의 공정에서는, 이것과 동시에 상기 실리콘 산화막(122)에 상기 실리콘 산화막(123)의 개구부(123a)의 형상이 전사되고, 그 결과 상기 실리콘 산화막(122)도 70㎚ 두께로 에칭되어 상기 산화막(122)에 개구부(122a)가 형성된다.
상기 개구부(124b), 개구부(114b) 및 개구부(123b)는 후술하는 배선 패턴(172)으로서 사용되고, 개구부(123a), 개구부(113a) 및 개구부(122a)는 후술하는 비어 패턴(201)으로서 사용된다.
비어 패턴 및 배선 형성을 위한 금속막 형성 공정
다음으로 도 15a에 도시한 바와 같이, 후술하는 배선 패턴(172)과 비어 패턴(201) 내부와, 실리콘 산화막(124)상에 배리어 금속막으로서 Ta막(182)을 30㎚ 형성하고, 계속해서 스퍼터링법 또는 전해 도금법에 의해 배선 재료로서 Cu막(192)을 1600㎚ 형성한다. 또, 전해 도금법을 이용하여 Cu막을 형성하는 경우에는, 배리어 금속막 형성 후에 Cu막을 시드층으로서 형성한 후에 전해 도금법으로 Cu막을 형성한다.
비어 패턴 및 배선 형성을 위한 CMP 공정
다음으로 도 15b에 도시한 바와 같이, CMP법을 이용하여 Ta막(182)과 Cu막(192)을 연마하고, 배선 패턴(172) 내부와 비어 패턴(201) 내부에 Ta막(182) 및 Cu막(192)을 남겨 이들을 배선 패턴(172)으로서 사용한다. 또한 상기 층간 절연막(124)상에 상기 배선 패턴(172)을 덮도록 확산 방지막이 될 실리콘 질화막(115)이 형성되고, 내습링이 형성된다.
도 15b를 참조하자면, 본 실시예의 내습링에 있어서는, 배선 패턴(171)을 구성하는 Cu막(191)의 외측 주변쪽의 옆벽면이 Ta막(181)에 의해 덮여 있고, 또한 상기 Cu막(191)의 윗면 중 상기 외측 주변쪽 근방의 영역이 비어 패턴(201)을 구성하는 Cu막(192)을 덮는 Ta막(182)에 의해 상기 Ta막(181)에 연속해서 덮인 구조로 되어 있다. 또한 상기 Cu막(191)의 외측 주변쪽의 옆벽면 중, 상단부 근방의 영역은 상기 Ta막(181)뿐만 아니라 그 외측에 형성된 Ta막(182)에 의해서도 덮여 있다. 즉, 상기 Cu막(191) 중 상기 외측 주변쪽 벽면의 상단부는 Ta막의 2중 구조에 의해 덮여 있다.
그 결과, 도 15b의 구조에서는 배선 패턴(171)과 배선 패턴(172) 사이에 우수한 밀착성을 얻을 수 있고, 또한 수분의 침입 경로도 굴곡으로 인해 길어지며, 수분의 침입을 효과적으로 막을 수 있다.
또, 이상의 실시예에 있어서 도체 패턴(171 및 172)은 배선 패턴으로서 설명하였지만, 이것은 이들 도체 패턴이 동일한 프로세스에 의해 다층 배선 구조의 대응 배선 패턴과 동시에 일괄하여 형성되기 때문이다. 따라서 상기 도체 패턴(171 및 172)은 반드시 집적 회로 장치에 있어서의 전기 배선에 사용되는 것으로 한정되는 것은 아니다. 또한, 이상의 설명에 있어서, 부재(201)는 통상의 다층 배선 구조의 형성 공정과의 관련으로 「비어 플러그」로서 설명하였지만, 실제로는 도 2의 평면도로부터 알 수 있듯이 내습링에 있어서, 부재(201)는 칩의 바깥 주변을 따라 연속적으로 연장되어 있고, 비어 벽(via wall)을 형성하고 있다.
< 제2 실시예 >
도 16a 내지 도 17은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 공정을 나타내고 있다. 단, 도면 중 먼저 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 붙여 설명을 생략한다.
배선 형성을 위한 실리콘 산화막 에칭 공정
도 16a를 참조하자면, 본 실시예에서는 도 13에 도시한 구조를 형성한 후에, 상기 실리콘 산화막(124)의 개구부(124b) 아래의 실리콘 질화막(114) 및 상기 실리콘 산화막(123)의 개구부(123a) 아래에 있는 실리콘 질화막(113)을 오버에칭을 행하지 않는 조건으로 에칭한다.
그 결과, 도 16a에 도시한 바와 같이 실리콘 산화막(124)을 마스크로 하여 개구부(124b)의 형상이 실리콘 질화막(114)에 전사되어 개구부(114b)가 형성되는 동시에, 실리콘 산화막(123)을 마스크로 하여 실리콘 질화막(113)도 에칭되며, 개구부(123a)의 형상이 실리콘 질화막(113)에 전사되어 개구부(113a)가 형성된다.
이와 같이 하여 형성된 개구부(124b)와 개구부(114b)는 배선 패턴(172)으로서 사용되고, 개구부(123a)와 개구부(113a)는 비어 패턴(202)으로서 사용된다.
비어 패턴 및 배선 형성을 위한 금속막 형성 공정
다음으로 도 16b의 공정에 있어서, 상기 제1 실시예와 마찬가지로 후술하는 배선 패턴(172)과 비어 패턴(202) 내부와 실리콘 산화막(124)상에 배리어 금속막으로서 Ta막(182)을 30㎚ 두께로 형성하고, 계속해서 배선 재료로서 Cu막(192)을 스퍼터링 또는 전해 도금법에 의해 1600㎚ 두께로 형성한다.
비어 패턴 및 배선 형성을 위한 CMP 공정
그 후, 도 17의 공정에 있어서, 상기 Ta막(182)과 Cu막(192)을 CMP법에 의해 연마하여 배선 패턴(172)이 형성된다. 도 17에서는 이와 같이 하여 형성된 상기 배선 패턴(172)상에 확산 방지막이 되는 실리콘 질화막(115)이 형성되고, 반도체 장치가 형성된다.
본 실시예에 따른 내습링 구조의 경우, 비어 패턴(202)의 배리어 금속막을 구성하는 Ta막(182)의 바닥 부분은 상기 Cu막(191)으로 이루어지는 배선 패턴(171)의 외측 주변쪽 벽면을 덮는 Ta막(181)의 상단부와 접하도록 형성되어 있고, 그 계면에는 Ta막/Ta막, 혹은 Ta막/Cu막 등, 금속막끼리 접한 밀착성이 강한 구조로 되어 있고, 예컨대 다이싱 프로세스 등에 있어서 크랙의 전파를 방지할 수 있다.
또한, 상기 배선 패턴의 외측 주변쪽 벽면 및 윗면은 연속적으로 Ta막(181 혹은 182)에 의해 덮인 구조로 되어 있고, 실리콘 산화막(122)과 실리콘 질화막(113)의 계면, 혹은 실리콘 산화막(123)과 실리콘 질화막(114)의 계면을 따라 수분 등이 침입한 경우에 대해서도 이것을 방지할 수 있으며, 상기 반도체 장치의 신뢰성을 향상시킬 수 있다.
< 제3 실시예 >
도 18a 내지 도 20은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 공정을 나타낸다. 단, 도면 중 먼저 설명한 부분에는 동일한 참조 부호를 붙여 설명을 생략한다.
비어 패턴 형성용 포토레지스트막 패터닝 공정
도 18a를 참조하자면, 본 실시예에서는 배선(171)상에 실리콘 질화막(113), 실리콘 산화막(123), 실리콘 질화막(114) 및 실리콘 산화막(124)을 각각 70㎚, 650㎚, 70㎚ 및 500㎚ 두께로 형성하고, 실리콘 산화막(124)상에 포토레지스트막(133)을 도포 및 노광하며, 또한 현상에 의해 비어 패턴에 대응한 포토레지스트창(133a)을 형성한다.
또, 상기 포토레지스트창(133a)은 배리어 금속막인 Ta막(181) 중, 스크라이브 선측(80)의 배선 패턴(171)인 Cu막(191)의 외측 주변쪽 벽면을 덮는 제1 외측 주변부(205)가 상기 Ta막(182) 중, 비어 컨택트 부분의 외측 주변쪽 벽면을 덮는 제2 외측 주변부(206)와 상하로 정렬하는 위치 관계로 형성되어 있다.
비어 패턴 형성을 위한 에칭 공정
다음으로 상기 포토레지스트막(133)을 마스크로 하여 에칭을 행하고, 도 18b에 도시한 바와 같이 개구부(124a), 개구부(114a), 개구부(123a)가 형성된다.
배선 형성용 레지스트막 패터닝 및 에칭 공정
다음에 도 19a의 공정에 있어서, 반도체 기판상의 표면에 비감광성 수지를 도포하고 표면으로부터 용해함으로써, 실리콘 질화막(113)상에 형성된 개구부(123a)에만 비감광성 수지의 충전재(5)를 남긴다. 그 후, 실리콘 산화막(124)상에 포토레지스트막(134)을 도포 및 노광하고, 추가로 현상에 의해 형성하고자 하는 배선 패턴에 대응한 레지스트창(134a)을 형성한다.
다음으로 도 19b의 공정에 있어서, 원하는 배선 패턴의 형상으로 패터닝하여, 실리콘 산화막(124)에 개구부(124b)를 형성한다.
다음으로 애싱을 행하고, 포토레지스트막(134)과 비감광성 수지의 충전재(5)를 제거한다.
다음으로, 실리콘 산화막(124)을 마스크로 하여 에칭을 행하고, 상기 개구부(124b)의 형상이 실리콘 질화막(114)에 전사되어 상기 실리콘 질화막(114)에 상기 개구부(114b)가 형성된다.
이것과 동시에, 실리콘 산화막(123)을 마스크로 하여 실리콘 질화막(113)을 에칭한다. 그 결과, 상기 개구부(123a)의 형상이 실리콘 질화막(113)에 전사되어 개구부(113a)가 형성된다.
비어 패턴 및 배선 형성을 위한 금속막 형성 공정
다음에 도 19c에 도시한 바와 같이, 개구부(124b), 개구부(114b), 개구부(123a) 및 개구부(113a)의 내부와 실리콘 산화막(124)상에 배리어 금속막으로서 Ta막(182)을 30㎚ 두께로 형성하고, 계속해서 배선 재료로서 Cu막(192)을 스퍼터링 또는 전해 도금법에 의해 1600㎚ 두께로 형성한다.
비어 패턴 및 배선 형성을 위한 CMP 공정
그 후 도 20에 도시한 바와 같이, CMP법을 이용하여 Ta막(182)과 Cu막(도시하지 않음)을 연마하여 배선 패턴(172)을 형성한다.
본 실시예에 따른 내습링도 상기 제2 실시예의 반도체 장치와 마찬가지로 비어 패턴(202)의 배리어 금속막을 구성하는 Ta막(182)의 바닥 부분이 배선 패턴(171)의 외측 주변쪽 옆벽면을 덮는 외측 주변부의 상단부에 있어서 배선 패턴(171)을 덮는 Ta막(181)과 접하고 있고, 그 결과 배선 패턴(171)의 외측 벽면은 Ta막(181및 182)에 의해 연속적으로 덮여 있다. 또한 이러한 구조에서는, 형성되는 계면은 Ta막/Ta막 계면, 혹은 Ta막/Cu막 계면으로 되어 있고, 우수한 밀착성을 실현할 수 있다.
또한, 이러한 구조라도 실리콘 산화막(122)과 실리콘 질화막(113)과 계면, 혹은 실리콘 산화막(123)과 실리콘 질화막(114)의 계면을 따라 침입하는 수분 등을 효과적으로 차단하는 것이 가능하다.
< 제4 실시예 >
도 21은 본 발명의 제4 실시예에 따른 반도체 장치의 구성을 도시한다. 단, 도면 중 먼저 설명한 부분에는 대응하는 참조 부호를 붙여, 설명을 생략한다.
도 21에 도시한 바와 같이, 본 실시예에 따른 반도체 장치에서는 도시하지 않은 회로 소자를 반도체 기판(101)상에 형성한 후, 실리콘 질화막(111)과, 실리콘 산화막(221)을 각각 100㎚ 및 900㎚ 두께로 형성하고, 추가로 상기 실리콘 산화막(221)을 CMP법에 의해 연마함으로써 상기 회로 소자 부분을 평탄화한다.
상기 CMP법에 의해 상기 실리콘 산화막(221)의 두께를 600㎚로 줄인 후, 상기 실리콘 산화막(221)상에 포토레지스트막(도시하지 않음)을 도포 및 노광하고, 추가로 현상에 의해 컨택트 패턴에 대응하는 레지스트창(도시하지 않음)을 형성하며, 추가로 상기 레지스트 패턴(도시하지 않음)을 마스크로 상기 실리콘 질화막(111)과 실리콘 산화막(221)을 에칭하여 컨택트 홀(도시하지 않음)을 형성한다.
다음으로, 컨택트 패턴(161)내와 실리콘 산화막(221)상에 밀착층으로서 TiN막(141)을 50㎚ 두께로 형성하고, 계속해서 텅스텐막(151)을 400㎚ 두께로 형성하며, 추가로 CMP법을 이용하여 상기 텅스텐막(151)과 TiN막(141)을 연마함으로써 상기 컨택트 홀(161)내에 텅스텐막(151) 및 TiN막(141)으로 이루어진 컨택트 패턴을 형성한다.
다음으로, 상기 컨택트 패턴상에 유기 SOG막(351)과 실리콘 산화막(222)을 형성하고, 추가로 상기 실리콘 산화막(222)상에 배선 패턴(171)의 배선 가공용 포토레지스트막(도시하지 않음)을 도포 및 노광하며, 추가로 현상에 의해 상기 배선 패턴(171)에 대응한 레지스트창(도시하지 않음)을 형성한 후, 실리콘 산화막(222)과 유기 SOG막(351)의 에칭을 행하고 배선 패턴(171)용 홈을 가공한다.
또, 실리콘 산화막(222)의 에칭에는 C4F8 가스, CO 가스, O2 가스, Ar 가스 등을 이용하는 플라즈마 에칭법을 이용한다. 또한, 유기 SOG막(351)의 에칭은 O2 가스, Ar 가스, H2 가스 등을 주입한 대기에서 행하여진다.
다음으로, 배선 패턴(171) 형성용 홈과 실리콘 산화막(222)상에 배리어 금속막으로서 Ta막(181)을 30㎚ 두께로 형성한다. 계속해서, 배선 재료로서 Cu막(191)을 스퍼터링 또는 전해 도금법에 의해 1600㎚ 두께로 형성한다. 그 후 CMP법을 이용하여 Ta막(181)과 Cu막(191)을 연마하고, 배선 패턴(171)내에만 Ta막(181) 및 Cu막(191)을 남겨 이들을 배선 패턴(171)으로서 사용한다.
다음으로, 배선 패턴(171)상과 실리콘 산화막(222)상에 실리콘 질화막(112)을 70㎚ 형성한다.
다음으로, 상기 실리콘 질화막(112)상에 실리콘 산화막(223), 유기 SOG막(352), 실리콘 산화막(224) 및 금속막(예컨대 TiN막 등, 도시하지 않음)을 형성하고, 추가로 배선(172)의 배선 가공을 위한 별도의 포토레지스트막(도시하지 않음)을 상기 금속막상에 도포 및 노광하며, 추가로 현상에 의해 도시하지 않은 배선 패턴(172)에 대응한 레지스트창(도시하지 않음)을 형성한다.
그 후, 상기 포토레지스트막(도시하지 않음)을 마스크로 하여 금속막을 에칭하고, 금속막에 배선 패턴(172)의 개구부를 전사한다. 다음으로, 애싱을 행하여 상기 포토레지스트막(도시하지 않음)을 제거한다.
계속해서, 금속막 및 실리콘 산화막(224)상에 별도의 포토레지스트막(도시하지 않음)을 도포 및 노광하고, 추가로 현상하여 비어 패턴(522)에 대응한 포토레지스트창(도시하지 않음)을 형성한다. 이 때, 상기 포토레지스트창(도시하지 않음)은 배선 패턴(172)의 내측에 포함되는 위치에 형성된다.
다음으로, 포토레지스트(도시하지 않음)를 마스크로 하여 실리콘 산화막(224)에 비어 패턴을 전사하고, 실리콘 산화막(224)을 마스크로 하여 유기 SOG막(352)을 에칭하는 동시에 포토레지스트막을 제거한다.
계속해서, 금속막에 전사된 배선 패턴(172)과 유기 SOG막(352)에 전사된 비어 패턴을 마스크로 하여 실리콘 산화막(224)과 실리콘 산화막(223)을 동시에 에칭하고, 유기 SOG막(352)의 윗부분과 실리콘 질화막(112)의 윗부분이 노출될 때까지 에칭을 행한다. 다음으로, 실리콘 산화막(224)을 마스크로 하여 유기 SOG막(352)을 선택적으로 에칭하고, 마지막으로 실리콘 산화막(223)을 마스크로 하여 실리콘 질화막(112)을 에칭으로써 제거하여, 배선 패턴(171)과의 접속부의 개구부를 형성한다.
다음으로, 비어 패턴(522)의 개구부와 배선 패턴(172)상에 배리어 금속막으로서 Ta막(182)을 30㎚ 두께로 형성한다. 계속해서, 스퍼터링 또는 전해 도금법에 의해 배선 재료로서 Cu막(192)을 1600㎚ 두께로 형성한다. 그 후 CMP법을 이용하여 배선 패턴의 전사용으로 이용한 금속막(도시하지 않음)과 Ta막(182)과 Cu막(192)을 연마하고, 비어 패턴(522)과, 배선 패턴(172)의 내부에만 Ta막(181) 및 Cu막(191)을 남겨 이들을 비어 패턴(522) 및 배선 패턴(172)으로서 사용한다.
다음으로, 배선 패턴(172)상과 실리콘 산화막(224)상에 실리콘 질화막(113)을 70㎚ 두께로 형성한다. 그 후 실리콘 산화막(225), 유기 SOG막(353) 및 실리콘 산화막(226)을 형성하고, 비어 패턴(523)과 배선 패턴(173)을 실리콘 질화막(113), 실리콘 산화막(225), 유기 SOG막(353) 및 실리콘 산화막(226)의 내부에 형성한다. 또, 비어 패턴(523)과 배선 패턴(173)의 형성 방법은 비어 패턴(522)과 배선 패턴(172)의 형성 순서와 동일하기 때문에 설명을 생략한다. 또한, 배선 패턴(173)상에 형성되는 비어 패턴(524)과 배선 패턴(174)의 형성 방법에 대해서도 동일한 순서로 형성되기 때문에 설명을 생략한다.
다음으로, 배선 패턴(174)이 형성된 후부터 설명한다. 배선 패턴(174)이 형성된 후에, 배선 패턴(174)상과 실리콘 산화막(228)상에 실리콘 질화막(115)을 70㎚ 형성한다. 그 후 실리콘 질화막(115)상에 실리콘 산화막(231)을 형성한다.
다음으로 상기 실리콘 산화막(231)상에 별도의 포토레지스트막(도시하지 않음)을 도포하여 노광하고, 추가로 현상에 의해 비어 패턴(525)에 대응한 포토레지스트창(도시하지 않음)을 형성한다. 이 때, 상기 포토레지스트창(도시하지 않음)은 배리어 금속막인 Ta막(184) 중 배선 재료인 Cu막(194)의 외측 주변쪽 옆벽면을 덮는 외측 주변부가 상기 비어 패턴(525) 대응 레지스트창(도시하지 않음)내에 포함되도록 위치가 설정된다.
그 후, 상기 포토레지스트막(도시하지 않음)을 마스크로 하여 실리콘 산화막(231)과 실리콘 질화막(115)을 에칭하고, 비어 패턴(525)의 창을 실리콘 산화막(231)과 실리콘 질화막(115)에 전사하여 비어 패턴의 개구부를 형성한다.
다음에 비어 패턴(525)내와 실리콘 산화막(231)상에 TiN막(142)과 텅스텐막(152)을 형성하고, CMP법을 이용하여 텅스텐막(152)과 TiN막(142)을 연마하며, 비어 패턴(525) 내부에만 텅스텐막(152) 및 TiN막(142)을 남겨 이들을 비어 패턴(525)으로서 사용한다.
다음에 상기 비어 패턴(525)상에 TiN/Ti막(411), Al-Cu막(451) 및 TiN/Ti막(412)을 형성한다. 다음으로, TiN/Ti막(412)상에 별도의 포토레지스트막(도시하지 않음)을 배선 패턴(175)의 형상으로 도포 및 노광하고, 추가로 현상하여 포토레지스트막(도시하지 않음)에 패터닝을 행한다.
다음으로, 상기 포토레지스트막(도시하지 않음)을 마스크로 하여 에칭을 행하여 배선 패턴(175)을 형성한다. 그 후 실리콘 산화막(232)을 형성하고, 마지막으로 SiN 등의 보호막(251)을 실리콘 질화막(232)상에 플라즈마 CVD법에 의해 형성한다. 이에 따라, 실리콘 질화막(232) 및 실리콘 산화막(251)은 배선 패턴(175)을 따른 표면 형상으로 형성된다.
본 실시예의 경우, 컨택트 패턴과 배선 패턴(171)과의 접합면은 금속막 TiN과 같이 금속막인 Ta로 형성되어 있고, 밀착성 및 내습성에 강한 구조로 되어 있다. 또한, 배선 패턴(171)에서부터 배선 패턴(174)까지의 구조는 반도체 기판(101)으로부터 두께 방향으로 본 경우, 연속적으로 Ta막이 형성된 구조로 되어 있고, 밀착성 및 내습성에 강한 구조로 되어 있다. 또한, 배선 패턴(174)과 비어 패턴(525)은 금속막 Ta 및 금속막 TiN로 형성되어 있고, 밀착성 및 내습성에 강한 구조로 되어 있다.
따라서 본 실시예의 내습링 구조의 경우, 다이싱시에 크랙이나 수분 등이 침입한 경우에 대해서도 이를 방지할 수 있고, 상기 반도체 장치의 신뢰성을 향상시킬 수 있다.
< 제5 실시예 >
도 22는 본 발명의 제5 실시예에 따른 반도체 장치의 구성을 도시한다. 단, 도 22 중 먼저 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 붙여 설명을 생략한다.
도 22를 참조하자면, 도시하지 않은 회로 소자를 반도체 기판(101)상에 형성한 후, 실리콘 질화막(401)과 실리콘 산화막(221)을 각각 100㎚ 및 900㎚ 두께로 형성하고, 상기 회로 소자 부분을 평탄화하기 위해 CMP법을 이용하여 실리콘 산화막(221)의 연마를 행하여 실리콘 산화막(221)의 두께를 600㎚로 형성한다. 그 후, 상기 실리콘 산화막(221)상에 포토레지스트막을 도포 및 노광하고, 추가로 현상에 의해 컨택트 패턴에 대응한 포토레지스트창을 형성한 후, 상기 실리콘 질화막(401)과 실리콘 산화막(221)에 대하여 에칭을 행하여 컨택트 홀(161)을 형성한다.
다음으로, 상기 컨택트 홀(161)내와 실리콘 산화막(221)상에 밀착층으로서 TiN막(141)을 50㎚ 형성하고, 계속해서 텅스텐막(151)을 400㎚ 형성하며, CMP법을 이용하여 텅스텐막(151)과 TiN막(141)을 연마한다. 그 결과, 상기 컨택트 홀(161)내에만 텅스텐막(151) 및 TiN막(141)이 남고, 이들이 컨택트 패턴으로서 사용된다.
다음으로, 상기 컨택트 패턴(161)을 포함하는 실리콘 산화막(221)상에 SiC막(431)과 SiOC막(321)을 형성한다.
그 후, 상기 SiOC막(321)상에 배선 패턴(171)의 배선 가공용 포토레지스트막(도시하지 않음)을 도포 및 노광하고, 추가로 현상에 의해 배선 패턴(171)의 창(도시하지 않음)을 형성한다. 다음으로, 상기 포토레지스트막(도시하지 않음)을 마스크로 하여 SiOC막(321)과, SiC막(431)을 에칭하고, 상기 컨택트 패턴과의 도통(conduction)을 위한 배선 패턴(171)의 홈(도시하지 않음)을 가공한다.
다음으로, 배선 패턴(171)상과 SiOC막(321)상에 배리어 금속막으로서 Ta막(181)을 30㎚ 형성하고, 계속해서 스퍼터링 또는 전해 도금법에 의해 배선 재료로서 Cu막(191)을 1600㎚ 두께로 형성한다.
그 후, CMP법을 이용하여 Ta막(181)과 Cu막(191)을 연마하고, 배선 패턴(171)의 내부에만 Ta막(181) 및 Cu막(191)을 남겨 이들을 배선 패턴(171)으로서 사용한다.
다음으로, 배선 패턴(171)상과 SiOC막(321)상에 SiC막(432), SiOC막(322), SiC막(433) 및 SiOC막(323)을 형성한다.
다음으로, 배선 패턴(172)의 배리어 금속인 Ta막(182) 중 비어 패턴(522)의 Cu막(192)의 외측 주변쪽 옆벽면을 덮는 외측 주변부가, 배선 패턴(171)의 배리어 금속인 Ta막(181) 중 Cu막(191)의 외측 주변쪽 옆벽면을 덮는 외측 주변부와 상하로 정렬하는 위치 관계가 되도록, SiOC막(323)상에 별도의 포토레지스트막(도시하지 않음)을 도포하여 노광하고, 추가로 현상에 의해 비어 패턴(522)의 창(도시하지 않음)을 형성한다.
다음으로, 상기 포토레지스트막(도시하지 않음)을 마스크로 하여 SiOC막(323), SiC막(433) 및 SiOC막(322)을 에칭하고, 비어 패턴(522)의 창을 SiOC막(323), SiC막(433) 및 SiOC막(322)에 전사하여, 개구부(도시하지 않음)를 형성한다.
다음으로, 반도체 기판상의 표면에 비감광성 수지를 도포하고, 표면으로부터 용해함으로써 상기 개구부에만 비감광성 수지의 충전재(도시하지 않음)를 남긴다.
다음으로, 배선 패턴(172)의 배리어 금속인 Ta막(182) 중 배선 패턴(171)의 Cu막(192)의 외측 주변쪽 옆벽면을 덮는 외측 주변부가, 배선 패턴(171)의 배리어 금속인 Ta막(181) 중 Cu막(191)의 외측 주변쪽 옆벽면을 덮는 외측 주변부와 상하로 정렬하는 위치 관계가 되도록, SiOC막(323)상에 별도의 포토레지스트막(도시하지 않음)을 도포하여 노광하고, 추가로 현상에 의해 배선 패턴(172)의 창(도시하지 않음)을 형성한다.
다음으로, 상기 포토레지스트막(도시하지 않음)을 마스크로 하여 SiOC막(323)을 에칭하고, SiOC막(323)에 배선 패턴(172)의 창(도시하지 않음)을 전사하여 개구부(도시하지 않음)를 형성한다.
다음으로 애싱을 행하고, 상기 포토레지스트막(도시하지 않음)으로 비감광성 수지의 충전재(도시하지 않음)를 제거한다.
다음으로, 에칭의 조건을 바꾸어 배선 패턴(172)의 바닥 부분에 있는 SiC막(433)과, 비어 패턴(522)의 바닥 부분에 있는 SiC막(432)을 에칭한다. 다음으로, 비어 패턴(522) 내부, 배선 패턴(172)의 내부 및 SiOC막(323)상에 배리어 금속막으로서 Ta막(182)을 30㎚ 두께로 형성한다. 계속해서 배선 재료로서 Cu막(192)을 스퍼터링 또는 전해 도금법에 의해 1600㎚ 두께로 형성한다. 그 후, CMP법을 이용하여 Ta막(182)과 Cu막(192)을 연마하고, 비어 패턴(522) 내부와 배선 패턴(172) 내부에만 Ta막(182) 및 Cu막(192)을 남겨, 이들을 비어 패턴(522) 및 배선 패턴(172)으로서 사용한다.
다음으로, 배선 패턴(172)상과 SiOC막(323)상에 SiC막(434)을 형성한다.
그 후, SiC막(434)상에 SiOC막(324), SiC막(435) 및 SiOC막(325)을 형성하고, 비어 패턴(523)과 배선 패턴(173)을 SiOC막(325), SiC막(435), SiOC막(324) 및 SiC막(434)의 내부에 포토리소그래피와 에칭을 행하며, 그 후 Ta막(182) 및 Cu막(192)을 형성하고, CMP법에 의해 비어 패턴(523) 내부와 배선 패턴(173) 내부에만 Ta막(183) 및 Cu막(193)을 남겨 이들을 비어 패턴(523) 및 배선 패턴(173)으로서 사용한다.
또, 비어 패턴(523)과 배선 패턴(173)의 형성 방법은 비어 패턴(522)과 배선 패턴(172)의 형성 순서와 동일하기 때문에, 설명을 생략한다. 또한, 배선 패턴(173)상에 형성되는 비어 패턴(524)과 배선 패턴(174)의 형성 방법에 대해서도 동일한 순서로 형성되기 때문에 설명을 생략한다.
다음으로, 배선 패턴(174)이 형성된 후부터 설명한다. 배선 패턴(174)이 형성된 후 배선 패턴(174)상과 SiOC막(327)상에 SiC막(438)과 실리콘 산화막(231)을 형성한다.
다음으로, 실리콘 산화막(231)상에 별도의 포토레지스트막(도시하지 않음)을 도포하여 노광하고, 추가로 현상에 의해 비어 패턴(525)의 창(도시하지 않음)을 형성한다.
상기 비어 패턴(525)의 창(도시하지 않음)은 배리어 금속막인 Ta막(184) 중, 배선 재료인 Cu막(194)의 외측 주변쪽 옆벽면을 덮는 외측 주변부가 상기 비어 패턴(525)의 창(도시하지 않음)에 포함되도록 형성된다.
그 후, 상기 포토레지스트막(도시하지 않음)을 마스크로 하여 실리콘 산화막(2310)과 SiC막(438)을 에칭하고, 비어 패턴(525)의 창(도시하지 않음)을 실리콘 산화막(231)과 SiC막(438)에 전사하여, 비어 패턴(525)의 개구부(도시하지 않음)를 형성한다.
다음으로, 비어 패턴(525)내와 실리콘 산화막(231)상에 TiN막(142)과 텅스텐막(152)을 형성하고, CMP법을 이용하여 텅스텐막(152)과 TiN막(142)을 연마하며, 비어 패턴(525) 내부에만 텅스텐막(152) 및 TiN막(142)을 남겨 이들을 비어 패턴(525)으로서 사용한다.
다음으로, 비어 패턴(525)상에 TiN/Ti막(411), Al-Cu막(451) 및 TiN/Ti막(412)을 형성한다. 다음으로, TiN/Ti막(412)상에 별도의 포토레지스트막(도시하지 않음)을 배선 패턴(175)의 형상으로 도포 및 노광하고, 추가로 현상하여 배선 패턴(175)의 창(도시하지 않음)을 형성한다.
다음으로, 상기 포토레지스트막(도시하지 않음)을 마스크로 하여 에칭을 행하고 배선 패턴(175)을 형성한다. 그 후, 실리콘 산화막(232)을 형성하고, 마지막으로 SiN 등의 보호막(251)을 실리콘 산화막(232)상에 플라즈마 CVD법에 의해 형성한다. 이에 따라, 실리콘 질화막(232) 및 실리콘 산화막(251)은 배선 패턴(175)을 따른 표면 형상으로 형성된다.
본 실시예의 경우도 제4 실시예와 마찬가지로 컨택트 패턴과 배선 패턴(171)과의 접합면은 금속막 TiN 및 금속막인 Ta로 형성되어 있고, 밀착성 및 내습성에 강한 구조로 되어 있다. 또한, 배선 패턴(171)에서 배선 패턴(174)까지의 사이의 구조는 반도체 기판(101)으로부터 두께 방향으로 본 경우, 연속적으로 Ta막이 형성된 구조로 되어 있고, 밀착성 및 내습성에 강한 구조로 되어 있다. 추가로, 배선 패턴(174)과 비어 패턴(525)은 금속막(Ta) 및 금속막인 TiN으로 형성되어 있고, 밀착성 및 내습성에 강한 구조로 되어 있다.
따라서, 본 실시예의 내습링 구조의 경우, 다이싱시의 크랙이나 수분 등이 침입한 경우에 대해서도 이것을 막을 수 있고, 상기 반도체 장치의 신뢰성을 향상시킬 수 있다.
< 제6 실시예 >
이상의 실시예는 듀얼 다마신법에 의한 내습링의 형성에 대한 것이었지만, 본 발명은 싱글 다마신법을 사용하는 프로세스에 대해서도 적용 가능하다.
도 23은 본 발명의 제6 실시예에 따른 내습링의 단면 구조를 도시한다.
도 23을 참조하자면, 층간 절연막(551)에는 도체 패턴(551A)이 형성되어 있고, 상기 층간 절연막(551)상에는 에칭 스토퍼막(551B)을 통해 층간 절연막(552)이 형성되어 있다. 상기 층간 절연막(552)에는 비어 홀 안에 비어 플러그(552A)가 형성되어 있고, 상기 비어 플러그(552A)는 일부가 상기 층간 절연막(551)에 침입하여 상기 도체 패턴(551A)에 컨택트한다.
상기 비어 플러그(552A)의 옆벽면 및 바닥면은 연속적으로 Ta나 TaN, Ti/TiN 등의 배리어 금속막(552a)에 의해 덮여 있고, 또한 상기 도체 패턴(551A)의 옆벽면 및 바닥면도 동일한 배리어 금속막(551a)에 의해 덮여 있다.
도시된 구조에서는, 상기 층간 절연막(551)과 에칭 스토퍼막(551B)과의 계면을 따르는 수분의 침입로는, 앞의 실시예와 같이 배리어 금속막(551a) 및 배리어 금속막(552a)에 의해 차단되어 있다.
한편, 상기 층간 절연막(552)상에는 별도의 에칭 스토퍼막(552B)을 통해 별도의 층간 절연막(553)이 형성되어 있고, 상기 층간 절연막(553)에는 도체 패턴(553A)이 옆벽면 및 바닥면을 배리어 금속막(553a)에 의해 연속해서 덮인 상태로 형성되어 있다. 이러한 구조는 상기 층간 절연막(552)에 상기 비어 플러그(552A)를 싱글 다마신법에 의해 형성한 후, 상기 층간 절연막(553) 및 도체 패턴(553A)을 동 싱글 다마신법으로 형성한 결과 발생하고 있다.
이 때, 본 실시예에서는 상기 도체 패턴(553A)의 위치를 상기 비어 플러그(552A)의 형성 위치보다도 외측에 형성하고 있다. 그 결과, 상기 도체 패턴(553A)의 옆벽면 및 바닥면을 덮는 배리어 금속막(553a)이 상기 비어 플러그(552A)의 옆벽면을 덮는 배리어 금속막(552a)과, 층간 절연막(552)과 에칭 스토퍼막(552B)과의 계면에 있어서 접하고, 그 결과 상기 층간 절연막(552)과 에칭 스토퍼막(552B)과의 계면을 따른 수분의 침입이 차단된다.
본 실시예에 있어서, 상기 도체 패턴(553A)은 상기 도체 패턴(553A)의 외측 벽면을 덮는 배리어 금속막(553a)과 상기 비어 플러그(552A)의 외측 벽면을 덮는 배리어 금속막(552a)이 정렬하는 위치에 형성될 수 있다.
또, 도 15b, 도 16b, 도 17, 도 20 및 도 21 내지 도 23에 도시한 구조는 내습링에 한정되지 않고, 내부 회로의 다층 배선 구조에도 적용할 수 있다.
또한, 도 15b, 도 16b, 도 17, 도 20 및 도 21 내지 도 23에 도시한 구조는 칩 내에 형성되는 퓨즈 부분의 내습링으로 사용하는 것도 가능하다. 단, 이 경우에는 상기 도면에서의 외측 주변쪽과 내측 주변쪽의 패턴을 반전시킨 구조의 패턴을 이용한다.
< 제7 실시예 >
상기 실시예에서는 반도체 회로 영역의 외측 주변에 내습링을 설치한 구조를 예시하였지만, 본 발명의 기술 사상은 이것에 한정되지 않고, 반도체 회로 영역내에도 같은 구조를 설치한다든지, 회로 영역 표면측으로부터 침입하는 수분 등에 대하여 내습성을 보장하는 것도 가능하다. 이에 관한 구체적인 예를 본 발명의 제7 실시예로서 이하에 설명한다.
도 24a는 반도체 회로 영역 내에 형성되는 인덕터 소자의 한 가지 구성예를 도시한 평면도이다. 도 24a의 예에 있어서, 인덕터 소자에는 코일형으로 연속해서 연장되어 있는 배선 패턴이 형성되고, 그 배선 패턴의 하층에 배선 패턴의 끝부분에 접속되는 인출선이 형성된다.
도 24b 및 도 24c는 도 24a의 파선 부분의 확대 평면도 및 확대 단면도이다. 도 24c에 도시한 바와 같이, 본 인덕터 소자는 상층 배선 패턴(603) 및 비어 패턴(602)이 듀얼 다마신법에 의해 형성되어 있다. 또한, 본 인덕터 소자는 도 24b 및 도 24c의 파선 부분에 도시한 바와 같이, 비어 패턴(602)이 하층 배선 패턴(601)에 충분히 포함되고, 도 24c의 파선 부분과 같이, 비어 패턴(602)을 덮는 예컨대 Ta막 등의 배리어 금속막(606)의 바닥면 부분이 하층 배선 패턴(601)을 덮는 예컨대 Ta막 등의 배리어 금속막(605)의 상단부에 접하지 않는 구조로 되어 있다.
도 25는 본 발명의 제7 실시예에 따른 인덕터 소자의 평면 구조 및 단면 구조를 도시한 도면이다.
도 25b에 도시한 바와 같이, 본 실시예의 인덕터 소자는 도 24에 예시한 인덕터 소자와 마찬가지로 상층 배선 패턴(603) 및 비어 패턴(602)이 듀얼 다마신법에 의해 형성되어 있지만, 비어 패턴(602)의 측면을 덮는 배리어 금속막(606)의 바닥면 부분이 하층 배선 패턴(601)의 배리어 금속막(605)의 상단부와 접하고, 배리어 금속막(605)과 배리어 금속막(606)의 측면이 상하로 거의 정렬한 구성으로 되어 있다.
또한, 도 24b의 P는 비어 패턴(602)의 피치(pitch)를 나타내고, W는 배선 패턴(601, 603)의 폭을 나타내고 있다. 이 예에 있어서는, 배선 패턴(601, 603)의 폭(W)이 10㎛, 비어 패턴(602)의 피치(P)가 0.6㎛라고 한다. 추가로, 비어 패턴(602)의 폭이 0.3㎛라고 하면, 도 24b의 예에 있어서의 인덕터 소자에서는 1배선 패턴당 16개의 비어 패턴(602)을 형성할 수 있다. 이것에 대하여, 동 조건 하에 있어서의 본 실시예의 인덕터 소자에서는, 도 25a 및 도 25b에 도시한 바와 같이 비어 패턴(602)의 한쪽 측면과 하층 배선 패턴(601)의 한쪽 측면을 상하로 정렬시키고 있기 때문에, 16개의 비어 패턴(602)을 형성하여도 추가로 0.4㎛의 잉여 공간이 생기게 된다. 따라서 또 다른 1개의 비어 패턴(602)을 추가시키는 것이 가능하고, 비어 패턴(602) 부위에 있어서의 저항을 낮추는 것도 가능해진다.
< 제8 실시예 >
도 26은 본 발명의 제8 실시예에 따른 인덕터 소자의 평면 구조 및 단면 구조를 도시한 도면이다.
상기 제7 실시예에서는, 하층 배선 패턴(601)과 상층 배선 패턴(603)의 폭이 동일한 경우의 예를 설명하였지만, 본 실시예의 배선 구조는 도 26a 및 도 26b에 도시한 바와 같이 상층 배선 패턴(603)의 폭이 하층 배선 패턴(601)의 폭보다 커지도록 형성되어 있다. 또한, 그것에 따라 비어 패턴(602)의 피치(P)도 커지고, 끝부분에 속하는 비어 패턴(602)의 바닥면 부분이 배리어 금속막(605)의 상단부를 덮으며, 또한 하층 배선 패턴(601)의 외측으로 연장되어 있다.
< 제9 실시예 >
다음으로, 본 발명의 제9 실시예로서 내습링 구조를 갖는 퓨즈 소자를 설명한다. 예비(redundant) 회로 소자인 퓨즈 소자(701)는 도 27에 도시한 바와 같이, 일반적으로 상기 인덕터 소자와 마찬가지로 반도체 회로 영역내의 임의의 부위에 형성 가능하다.
도 28a는 본 실시예의 퓨즈 소자(701)의 구성을 도시한 평면도이고, 도 28b는 도 28a의 N-N'선의 파선 부분에 있어서의 단면 구성을 도시한 도면이다. 도 28a 및 도 28b에 도시한 바와 같이, 본 실시예의 퓨즈 소자(701)는 내습링 구조(702), 절단부(703) 및 인출 배선부(704)를 갖는다. 내습링 구조(702)는 도 28a에 도시한 바와 같이 소자(701)의 주위를 따라 형성된다.
또한, 본 내습링 구조는 도 28b에 도시한 바와 같이 절단 후 대기에 노출되는 쪽, 즉 퓨즈 소자(701)의 절단부(703) 쪽, 즉 반도체 장치의 내측에 비어 패턴(705)이 하층 배선 패턴(706)에 대하여 벗어난 모양으로 배치되어 있다. 이에 따라 절단부(703)의 절단에 의해 절단부(703)의 아래쪽에 형성되는 절연막(707)이 대기에 노출되고, 그곳으로부터 수분 등이 침입한 경우 내습링 구조(702)가 유효하게 기능하게 된다.
여기서, 상기 제1 내지 제8 실시예에서는 반도체 장치의 외측 주변부에 있어서 비어 패턴이 하층 배선 패턴에 대하여 외측으로 벗어난 구성으로 되어 있어, 다이싱시 등에 발생하는 외란(disturbance)을 유효하게 방지하고 있었다. 이것에 대하여, 본 실시예에서는 비어 패턴(705)이 하층 배선 패턴(706)에 대하여 반도체 장치의 내측으로 벗어난 구성으로 되어 있어, 퓨즈 소자(701)의 절단시에 발생하는 외란에 유효하게 대처하고 있다. 즉, 본 발명의 기술 사상은, 필요에 따라 비어 패턴(705)을 하층 배선 패턴(706)에 대하여 임의의 방향으로 비켜서 배치하는 것을 포함하는 것이다.
< 제10 실시예 >
도 29는 비어 패턴(802)과 상층 배선 패턴(801)의 관계를 설명하기 위한 도면이다. 도 29a는 비어 패턴(802) 및 상층 배선 패턴(801)을 듀얼 다마신법에 의해 형성한 경우의 단면 구성이고, 도 29b 및 도 29c는 비어 패턴 및 상층 배선 패턴을 싱글 다마신법에 의해 형성한 경우의 평면 구성도 및 단면 구성도이다. 또한, 도 29b의 일점 쇄선(J-J')은 도 29c의 단면을 나타내는 선이다.
여기서, 도 29a에 도시한 바와 같이 비어 패턴(802)과 상층 배선 패턴(801)이 듀얼 다마신법에 의해 형성된 경우에는, 상층 배선 패턴(801)에 포함된 위치에 비어 패턴(802)이 스스로 정렬하는 식으로 형성되기 때문에 문제되지 않지만, 싱글 다마신법을 이용하여 형성된 경우에는 이하와 같은 문제가 발생한다.
즉, 하층 배선 패턴에 대하여 비어 패턴을 임의의 방향으로 비켜서 형성하고, 하층 배선 패턴과 동일한 패턴으로 상층 배선 패턴을 형성한 경우에는, 도 29b 및 도 29c에 도시한 바와 같이 비어 패턴(802)의 윗면 일부밖에 상층 배선 패턴(801)과 접하지 않는 구조가 된다. 이미 설명한 바와 같이, SiN 막 등의 에칭 스토퍼막(805)과 Ta막 등의 배리어 금속막(804) 사이의 밀착성 및 SiN막 등의 에칭 스토퍼막(805)과 Cu막 등의 배선(803) 사이의 밀착성은 각각 나쁘기 때문에, 수분 등의 침입에 의해 Cu 배선이 부식되는 등의 문제가 생긴다.
도 30은 본 발명의 제10 실시예에 있어서의 배선 구조를 도시한 도면으로서, 도 30a는 본 실시예의 배선 구조의 평면 구성도이고, 도 30b는 본 실시예의 배선 구조의 단면 구성도이다. 또한, 도 30a의 이점 쇄선은 도 30b의 단면을 나타낸 선이고, 도 30a의 일점 쇄선 부분이 상층 배선 패턴(801), 파선 부분이 하층 배선 패턴(806)에 해당한다.
본 실시예의 배선 구조는 도 30b에 도시한 바와 같이, 비어 패턴(802)과 상층 배선 패턴(801)이 싱글 다마신법에 의해 형성되어 있고, 비어 패턴(802)과 상층 배선 패턴(801)의 측면이 상하로 정렬되어, 비어 패턴(802)이 상층 배선 패턴(801)에 포함되도록 형성된다. 이에 따라, 본 실시예에 따르면, Ta막이나 Cu막 등과의 밀착성이 높은 Ta막 등의 배리어 금속막(805)으로 비어 패턴(802)의 윗면을 덮어 내습성을 향상시킬 수 있다.
< 제11 실시예 >
도 31은 본 발명의 제11 실시예에 있어서의 배선 구조를 도시한 도면으로서, 도 31a는 본 실시예의 배선 구조의 평면 구성도이고, 도 31b는 본 실시예의 배선 구조의 단면 구성도이다. 또한, 도 31a의 이점 쇄선은 도 31b의 단면을 나타낸 선이고, 도 31a의 일점 쇄선 부분이 상층 배선 패턴(801), 파선 부분이 하층 배선 패턴(806)에 해당한다.
본 실시예의 배선 구조는 도 31b에 도시한 바와 같이, 비어 패턴(802)과 상층 배선 패턴(801)이 싱글 다마신법에 의해 형성되어 있고, 상층 배선 패턴(801)이 비어 패턴(802)으로부터 벗어난 위치에 형성되는 구성으로 되어 있다. 상층 배선 패턴(801)의 이탈(offset) 방향은, 이미 설명한 하층 배선 패턴(806)과 비어 패턴(802)의 관계와 마찬가지로 필요에 따라 비어 패턴(802)에 대하여 상층 배선 패턴(801)을 임의의 방향으로 비켜서 형성하는 것이 가능하다. 이것에 의해, 본 실시예에 따르면, Ta막이나 Cu막 등과 밀착성이 높은 Ta막 등의 배리어 금속막(805)으로 비어 패턴(802)의 윗면을 덮어 내습성을 향상시킬 수 있다.
여기서, 상기 실시예에서는, 층간 절연막으로서 실리콘 산화막(123), 에칭 스토퍼막으로서 실리콘 질화막(113)을 이용하고 있지만 이것에 한정되지 않고, 예컨대 층간 절연막과 에칭 스토퍼막으로서는, 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘 산질화막(SiON), 유기규산 유리(organosilicate glass)막(SiOC), 실리콘 카바이드막(SiC), 실리콘 질화 카바이드막(SiCN) 및 불소 첨가 실리콘 산화막 등(SiOF)을 이용하여도 좋다. 단, 이 경우 층간 절연막보다도 에칭 스토퍼막 쪽이 에칭에 대하여 경질(硬質)일 필요가 있다는 것을 고려하여, 예컨대 에칭 스토퍼막을 실리콘 질화막(SiN), 실리콘 카바이드막(SiC) 또는 실리콘 질화 카바이드막(SiCN)으로 한 경우에는, 층간 절연막으로서 실리콘 산화막(SiO2), 불소 첨가 실리콘 산화막(SiOF), 실리콘 산질화막(SiON), 유기규산 유리막(SiOC) 또는 유기 SOG막 등이 적합하다.
이상 본 발명의 바람직한 실시예에 대해서 상세히 설명하였지만, 본 발명은 관련된 특정 실시예에 한정되는 것이 아니라, 특허청구범위에 기재된 본 발명의 요지의 범위 내에서 여러 가지 변형·변경이 가능하다.
이하, 본 발명의 여러 가지 형태를 부기로서 정리하여 기재한다.
(부기 1)
반도체 기판과,
상기 반도체 기판 위쪽에 형성되는 제1 층간 절연막, 상기 제1 층간 절연막에 형성되는 제1 도체 패턴, 상기 제1 층간 절연막과 상기 제1 도체 패턴 사이에 적어도 상기 제1 도체 패턴의 측면을 덮도록 형성되는 제1 배리어 금속막, 상기 제1 층간 절연막상에 형성되는 제2 층간 절연막, 상기 제2 층간 절연막을 통해 상기 제1 도체 패턴의 위쪽에 형성되는 제2 도체 패턴, 상기 제1 도체 패턴과 상기 제2 도체 패턴을 접속하기 위해서 상기 제2 층간 절연막에 형성되는 비어 컨택트 부분 및 상기 비어 컨택트 부분의 측면과 바닥면을 덮도록 형성되는 제2 배리어 금속막을 포함하는 배선 구조를 구비하고,
상기 배선 구조는 연속해서 연장되어 있도록 형성되며, 상기 제2 배리어 금속막 중의 상기 비어 컨택트 부분의 바닥면을 덮는 상기 제2 배리어 금속막의 바닥면 부분이 상기 제1 배리어 금속막 상단부의 적어도 일부와 접하여 형성되는 것을 특징으로 하는 반도체 장치.
(부기 2)
상기 제2 배리어 금속막의 상기 바닥면 부분은 상기 제1 도체 패턴의 윗면을 적어도 부분적으로 덮는 것을 특징으로 하는 부기 1에 기재한 반도체 장치.
(부기 3)
상기 제1 배리어 금속막의 측면과 상기 제2 배리어 금속막의 측면이 상하로 정렬하고 있는 것을 특징으로 하는 부기 1 또는 2에 기재한 반도체 장치.
(부기 4)
상기 제2 배리어 금속막은 그 측면이 상기 제1 배리어 금속막의 측면으로부터 그 반도체 장치의 외측으로 벗어난 위치에 형성되는 것을 특징으로 하는 부기 1 또는 2에 기재한 반도체 장치.
(부기 5)
상기 제2 배리어 금속막의 상기 바닥면 부분은 상기 제1 도체 패턴의 윗면을 적어도 부분적으로 덮고, 추가로 상기 제1 배리어 금속의 상단부를 덮는 것을 특징으로 하는 부기 4에 기재한 반도체 장치.
(부기 6)
상기 비어 컨택트 부분은 상기 제1 층간 절연막에 그 일부가 침입하고, 상기 제1 배리어 금속막 측면의 일부 또는 전부가 상기 침입 부분에 해당하는 상기 제2 배리어 금속막의 측면에 의해 덮이는 것을 특징으로 하는 부기 5에 기재한 반도체 장치.
(부기 7)
상기 배선 구조는 상기 제2 층간 절연막상에 형성되는 제3 층간 절연막을 더 포함하고,
상기 제3 층간 절연막내에는 상기 제2 도체 패턴이 형성되는 동시에, 상기 제2 도체 패턴의 측면과 상기 제2 도체 패턴의 바닥면 일부 또는 전부를 덮도록 제3 배리어 금속막이 형성되며, 상기 제3 배리어 금속막 중의 상기 제2 도체 패턴의 바닥면을 덮는 상기 제3 배리어 금속막의 바닥면 부분이 상기 제2 배리어 금속막 상단부의 적어도 일부와 접하여 형성되는 것을 특징으로 하는 부기 1 내지 6 중 어느 하나에 기재한 반도체 장치.
(부기 8)
상기 제2 배리어 금속막의 측면과 상기 제3 배리어 금속막의 측면이 상하로 정렬하고 있는 것을 특징으로 하는 부기 7에 기재한 반도체 장치.
(부기 9)
상기 비어 컨택트 부분은 상기 제2 도체 패턴에 내포되는 것을 특징으로 하는 부기 7에 기재한 반도체 장치.
(부기 10)
상기 비어 컨택트 부분 및 상기 제2 도체 패턴은 듀얼 다마신법에 의해 형성되는 것을 특징으로 하는 부기 7 내지 9 중 어느 하나에 기재한 반도체 장치.
(부기 11)
상기 비어 컨택트 부분 및 상기 제2 도체 패턴은 싱글 다마신법에 의해 형성되는 것을 특징으로 하는 부기 7 내지 9 중 어느 하나에 기재한 반도체 장치.
(부기 12)
상기 제2 배리어 금속막의 상기 바닥면 부분은 상기 비어 컨택트 부분의 윗면을 적어도 부분적으로 덮는 것을 특징으로 하는 부기 11에 기재한 반도체 장치.
(부기 13)
상기 제2 도체 패턴은 상기 제2 층간 절연막에 침입하여 형성되는 것을 특징으로 하는 부기 7 내지 12 중 어느 하나에 기재한 반도체 장치.
(부기 14)
상기 제3 배리어 금속막은 그 측면이 상기 제2 배리어 금속막의 측면으로부터 그 반도체 장치의 외측으로 벗어난 위치에 형성되는 것을 특징으로 하는 부기 7 내지 13 중 어느 하나에 기재한 반도체 장치.
(부기 15)
상기 배선 구조가 거울상(mirror image)으로 형성되는 것을 특징으로 하는 부기 1 내지 14 중 어느 하나에 기재한 반도체 장치.
(부기 16)
상기 배선 구조는 반도체 회로 영역의 외측 주변을 따라 형성되는 것을 특징으로 하는 부기 1 내지 15 중 어느 하나에 기재한 반도체 장치.
(부기 17)
상기 배선 구조는 반도체 회로 영역 내에 형성되는 것을 특징으로 하는 부기 1 내지 15 중 어느 하나에 기재한 반도체 장치.
(부기 18)
상기 반도체 회로 영역 내부에 퓨즈 소자를 더 포함하고, 상기 배선 구조는 상기 퓨즈 소자의 일부를 구성하는 것을 특징으로 하는 부기 17에 기재한 반도체 장치.
(부기 19)
상기 제2 배리어 금속막은 그 측면이 상기 제1 배리어 금속막의 측면으로부터 상기 퓨즈 소자의 절단부측으로 벗어난 위치에 형성되는 것을 특징으로 하는 부기 18에 기재한 반도체 장치.
(부기 20)
상기 제3 배리어 금속막은 그 측면이 상기 제2 배리어 금속막의 측면으로부터 상기 퓨즈 소자의 절단부측으로 벗어난 위치에 형성되는 것을 특징으로 하는 부기 18 또는 19에 기재한 반도체 장치.
(부기 21)
상기 제2 배리어 금속막은 상기 제1 배리어 금속막과 동일한 재료에 의해 구성되는 것을 특징으로 하는 부기 1 내지 20 중 어느 하나에 기재한 반도체 장치.
(부기 22)
제3 배리어 금속막은 상기 제2 배리어 금속막과 동일한 재료에 의해 구성되는 것을 특징으로 하는 부기 7 내지 21 중 어느 하나에 기재한 반도체 장치.
(부기 23)
상기 제1 배리어 금속막 및 상기 제2 배리어 금속막은 Ta, Ti, Mo 및 Zr 중의 적어도 하나를 함유하는 금속 혹은 TaN 및 TiN의 적어도 하나를 함유하는 금속 화합물을 재료로 하여 구성되는 것을 특징으로 하는 부기 21에 기재한 반도체 장치.
(부기 24)
상기 제2 배리어 금속막 및 상기 제3 배리어 금속막은 Ta, Ti, Mo 및 Zr 중의 적어도 하나를 함유하는 금속 혹은 TaN 및 TiN의 적어도 하나를 함유하는 금속화합물을 재료로 하여 구성되는 것을 특징으로 하는 부기 22에 기재한 반도체 장치.
(부기 25)
상기 제1 도체 패턴 및 상기 비어 컨택트 부분은 Cu 혹은 Cu를 함유하는 금속을 재료로 하여 구성되는 것을 특징으로 하는 부기 1 내지 24 중 어느 하나에 기재한 반도체 장치.
(부기 26)
상기 제1 도체 패턴, 상기 비어 컨택트 부분 및 상기 제2 도체 패턴은 Cu 혹은 Cu를 함유하는 금속을 재료로 하여 구성되는 것을 특징으로 하는 부기 7 내지 24 중 어느 하나에 기재한 반도체 장치.
(부기 27)
상기 제1 층간 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 유기규산 유리막, 실리콘 카바이드막, 실리콘 질화 카바이드막, 유기 SOG막 및 불소 첨가 실리콘 산화막 중 적어도 어느 하나에 의해 구성되는 것을 특징으로 하는 부기 1 내지 26 중 어느 하나에 기재한 반도체 장치.
(부기 28)
상기 제2 층간 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 유기규산 유리막, 실리콘 카바이드막, 실리콘 질화 카바이드막, 유기 SOG막 및 불소 첨가 실리콘 산화막 중 적어도 어느 하나에 의해 구성되는 것을 특징으로 하는 부기 1 내지 27 중 어느 하나에 기재한 반도체 장치.
(부기 29)
상기 제3 층간 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 유기규산 유리막, 실리콘 카바이드막, 실리콘 질화 카바이드막, 유기 SOG막 및 불소 첨가 실리콘 산화막 중 적어도 어느 하나에 의해 구성되는 것을 특징으로 하는 부기 7 내지 28 중 어느 하나에 기재한 반도체 장치.
(부기 30)
연속해서 연장되어 있는 배선 구조를 포함하는 반도체 장치의 제조 방법으로서,
상기 배선 구조를 형성하기 위한 공정으로서,
반도체 기판상에 제1 층간 절연막을 형성하는 공정과,
제1 도체 패턴 및 상기 제1 층간 절연막과 상기 제1 도체 패턴 사이에 있어서 적어도 상기 제1 도체 패턴의 측면을 덮는 제1 배리어 금속막을 상기 제1 층간 절연막내에 형성하는 공정과,
상기 제1 층간 절연막상에 제2 층간 절연막을 형성하는 공정과,
상기 제1 도체 패턴과 상기 제1 도체 패턴의 위쪽에 형성되는 제2 도체 패턴을 접속하기 위한 비어 컨택트 부분 및 상기 비어 컨택트 부분의 측면과 바닥면을 덮는 제2 배리어 금속막을 상기 제2 층간 절연막내에 형성하는 공정을 포함하고,
상기 제2 배리어 금속막 중의 상기 비어 컨택트 부분의 바닥면을 덮는 상기 제2 배리어 금속막의 상기 바닥면 부분이 상기 제1 배리어 금속막 상단부의 적어도 일부와 접하도록 상기 배선 구조를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 31)
상기 제2 배리어 금속막의 상기 바닥면 부분이 상기 제1 도체 패턴의 윗면을 적어도 부분적으로 덮도록 상기 배선 구조를 형성하는 것을 특징으로 하는 부기 30에 기재한 반도체 장치의 제조 방법.
(부기 32)
상기 제1 배리어 금속막의 측면과 상기 제2 배리어 금속막의 측면이 상하로 정렬하도록 상기 배선 구조를 형성하는 것을 특징으로 하는 부기 30 또는 31에 기재한 반도체 장치의 제조 방법.
(부기 33)
상기 제2 배리어 금속막의 측면이 상기 제1 배리어 금속의 측면으로부터 그 반도체 장치의 외측으로 벗어난 위치가 되도록 상기 배선 구조를 형성하는 것을 특징으로 하는 부기 30 또는 31에 기재한 반도체 장치의 제조 방법.
(부기 34)
상기 제2 배리어 금속막의 상기 바닥면 부분이 상기 제1 도체 패턴의 윗면을 적어도 부분적으로 덮고, 추가로 상기 제2 배리어 금속막의 상기 바닥면 부분이 상기 제1 배리어 금속의 상단부를 덮도록 상기 배선 구조를 형성하는 것을 특징으로 하는 부기 33에 기재한 반도체 장치의 제조 방법.
(부기 35)
상기 제1 층간 절연막에 상기 비어 컨택트 부분의 일부가 침입하고, 상기 제1 배리어 금속막 측면의 일부 또는 전부가 상기 침입 부분에 해당하는 상기 제2 배리어 금속막의 측면에 의해 덮이도록 상기 배선 구조를 형성하는 것을 특징으로 하는 부기 34에 기재한 반도체 장치의 제조 방법.
(부기 36)
상기 배선 구조를 형성하기 위한 공정으로서,
상기 제2 층간 절연막상에 제3 층간 절연막을 형성하는 공정과,
상기 제2 도체 패턴과 함께, 상기 제2 도체 패턴의 측면과 상기 제2 도체 패턴의 바닥면 일부 또는 전부를 덮도록 제3 배리어 금속막을 상기 제3 층간 절연막내에 형성하는 공정을 더 포함하고,
상기 제3 배리어 금속막 중의 상기 제2 도체 패턴의 바닥면을 덮는 상기 제3 배리어 금속막의 바닥면 부분이 상기 제2 배리어 금속막 상단부의 적어도 일부와 접하도록 상기 배선 구조를 형성하는 것을 특징으로 하는 부기 30 내지 35 중 어느 하나에 기재한 반도체 장치의 제조 방법.
(부기 37)
상기 제2 배리어 금속막의 측면과 상기 제3 배리어 금속막의 측면이 상하로 정렬하도록 상기 배선 구조를 형성하는 것을 특징으로 하는 부기 36에 기재한 반도체 장치의 제조 방법.
(부기 38)
상기 비어 컨택트 부분이 상기 제2 도체 패턴에 내포되도록 상기 배선 구조를 형성하는 것을 특징으로 하는 부기 36에 기재한 반도체 장치의 제조 방법.
(부기 39)
반도체 회로 영역의 외측 주변을 따라 상기 배선 구조를 형성하는 것을 특징으로 하는 부기 30 내지 38 중 어느 하나에 기재한 반도체 장치의 제조 방법.
(부기 40)
반도체 회로 영역내에 상기 배선 구조를 형성하는 것을 특징으로 하는 부기 30 내지 38 중 어느 하나에 기재한 반도체 장치의 제조 방법.
(부기 41)
상기 반도체 회로 영역 내부에 형성되는 퓨즈 소자의 일부로서 상기 배선 구조를 형성하는 것을 특징으로 하는 부기 40에 기재한 반도체 장치의 제조 방법.
(부기 42)
상기 제2 배리어 금속막의 측면이 상기 제1 배리어 금속막의 측면으로부터 상기 퓨즈 소자의 절단부측으로 벗어난 위치에 형성되도록 상기 배선 구조를 형성하는 것을 특징으로 하는 부기 41에 기재한 반도체 장치의 제조 방법.
(부기 43)
상기 제3 배리어 금속막의 측면이 상기 제2 배리어 금속막의 측면으로부터 상기 퓨즈 소자의 절단부측으로 벗어난 위치에 형성되도록 상기 배선 구조를 형성하는 것을 특징으로 하는 부기 41 또는 42에 기재한 반도체 장치의 제조 방법.

Claims (11)

  1. 연속해서 연장하는 내습링의 배선 구조를 포함하는 반도체 장치의 제조 방법에 있어서, 상기 배선 구조를 형성하기 위해서 상기 반도체 장치의 제조 방법은
    반도체 기판상에 제1 층간 절연막을 형성하는 공정과,
    제1 도체 패턴과, 상기 제1 층간 절연막과 상기 제1 도체 패턴 사이에서 적어도 상기 제1 도체 패턴의 측면을 덮는 제1 배리어 금속막을 상기 제1 층간 절연막내에 형성하는 공정과,
    상기 제1 층간 절연막상에 제2 층간 절연막을 형성하는 공정과,
    상기 제1 도체 패턴을 상기 제1 도체 패턴의 위쪽에 형성되는 제2 도체 패턴에 접속시키기 위한 비어 컨택트 부분과, 상기 비어 컨택트 부분의 측면과 바닥면을 덮는 제2 배리어 금속막을 상기 제2 층간 절연막내에 형성하는 공정을 포함하고,
    상기 제2 배리어 금속막 중의 상기 비어 컨택트 부분의 바닥면을 덮는 상기 제2 배리어 금속막의 상기 바닥면 부분이 상기 제1 배리어 금속막 상단부의 적어도 일부와 접하도록 상기 배선 구조를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 배리어 금속막의 상기 바닥면 부분이 상기 제1 도체 패턴의 윗면을 적어도 부분적으로 덮도록 상기 배선 구조를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 배리어 금속막의 측면과 상기 제2 배리어 금속막의 측면이 상하로 정렬하도록 상기 배선 구조를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 제2 배리어 금속막의 측면이 상기 제1 배리어 금속의 측면으로부터 상기 반도체 장치의 외측으로 벗어난 위치가 되도록 상기 배선 구조를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 제2 배리어 금속막의 상기 바닥면 부분이 상기 제1 도체 패턴의 윗면을 적어도 부분적으로 덮고, 추가로 상기 제2 배리어 금속막의 상기 바닥면 부분이 상기 제1 배리어 금속의 상단부를 덮도록 상기 배선 구조를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 층간 절연막에 상기 비어 컨택트 부분의 일부가 침입하고, 상기 제1 배리어 금속막 측면의 일부 또는 전부가 상기 침입 부분에 해당하는 상기 제2 배리어 금속막의 측면에 의해 덮이도록 상기 배선 구조를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 배선 구조를 형성하기 위한 공정으로서,
    상기 제2 층간 절연막상에 제3 층간 절연막을 형성하는 공정과,
    상기 제2 도체 패턴과 함께, 상기 제2 도체 패턴의 측면과 상기 제2 도체 패턴의 바닥면 일부 또는 전부를 덮도록 제3 배리어 금속막을 상기 제3 층간 절연막내에 형성하는 공정을 더 포함하고,
    상기 제3 배리어 금속막 중의 상기 제2 도체 패턴의 바닥면을 덮는 상기 제3 배리어 금속막의 바닥면 부분이 상기 제2 배리어 금속막 상단부의 적어도 일부와 접하도록 상기 배선 구조를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 제2 배리어 금속막의 측면과 상기 제3 배리어 금속막의 측면이 상하로 정렬하도록 상기 배선 구조를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 비어 컨택트 부분이 상기 제2 도체 패턴에 내포되도록 상기 배선 구조를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항 또는 제2항에 있어서,
    반도체 회로 영역의 외측 주변을 따라 상기 배선 구조를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1항 또는 제2항에 있어서,
    반도체 회로 영역내에 상기 배선 구조를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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