KR20090014425A - 다층프린트배선판 - Google Patents

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KR20090014425A
KR20090014425A KR1020097001794A KR20097001794A KR20090014425A KR 20090014425 A KR20090014425 A KR 20090014425A KR 1020097001794 A KR1020097001794 A KR 1020097001794A KR 20097001794 A KR20097001794 A KR 20097001794A KR 20090014425 A KR20090014425 A KR 20090014425A
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KR
South Korea
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layer
conductor
thickness
conductor layer
core substrate
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KR1020097001794A
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Inventor
야스시 이나가키
가츠유키 사노
Original Assignee
이비덴 가부시키가이샤
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Publication date
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Abstract

고주파 영역의 IC칩, 특히 3 GHz를 초과해도 오동작이나 에러가 발생하지 않는 패키지기판을 제공한다. 코어기판(30) 상의 도체층(34P)을 두께 30 μm로 형성하고, 층간수지절연층(50) 상의 도체회로(58)를 15 μm로 형성한다. 도체층(34P)을 두껍게 함으로써, 도체 자체의 체적을 늘게 하고, 저항을 저감할 수 있다. 또, 도체층(34)을 전원층으로 사용하는 것으로, IC칩으로의 전원 공급 능력을 향상시킬 수 있다.
Figure P1020097001794
다층, 프린트, 배선판

Description

다층프린트배선판{Multilayer printed wiring board}
본 발명은 다층프린트배선판에 관한 것으로서, 고주파 IC칩, 특히 3 GHz 이상의 고주파 영역에서의 IC칩을 실장하여도 오작동이나 에러 등이 발생하지 않고, 전기 특성과 신뢰성을 향상시킬 수 있는 다층프린트배선판에 관한 것을 제안한다.
IC칩용의 패키지를 구성하는 빌드업식의 다층프린트배선판에서는 스루홀이 형성된 코어기판의 양면 또는 편면에 층간절연수지를 형성하고, 층간 도통을 위한 비아홀을 레이저 또는 포토에칭에 의해 개구시켜 층간수지절연층을 형성시킨다.
이 비아홀 상에 도금 등으로 도체층을 형성하고, 에칭 등을 거쳐 패턴을 형성하여 도체 회로를 만들어 낸다. 또 층간 절연층과 도체층을 반복하여 형성함으로써, 빌드업 다층프린트배선판이 얻어진다. 필요에 따라서, 표층에는 땜납범프, 외부단자(PGA/BGA 등)를 형성시키는 것에 의해, IC칩을 실장할 수 있는 기판이나 패키지 기판이 된다. IC칩은 C4(플립칩) 실장을 행함으로써, IC칩과 기판과의 전기적 접속을 행하고 있다.
빌드업 식의 다층프린트배선판의 종래 기술로서는 특개평6-260756호 공보, 특개평6-275959호 공보 등이 있다. 또 스루홀을 충전수지로 충전한 코어기판 상에 랜드가 형성되고, 양면에 비아홀을 가지는 층간절연층을 형성하여, 아디티브법에 의해 도체층을 형성하고, 랜드와 접속하는 것에 의해, 고밀도화, 미세배선이 형성되는 다층프린트배선판을 얻게 된다.
그러나 IC칩이 고주파가 됨에 따라서 오작동이나 에러의 발생 빈도가 높아졌다. 특히 주파수가 3 GHz를 초과한 무렵부터, 그 정도가 높아진다. 5 GHz를 초과하면 전혀 동작하지 않는 경우도 있었다. 따라서, 상기 IC칩을 CPU로 구비하는 컴퓨터에서 제 기능을 해야 하는 동작, 예를 들면, 화상의 인식, 스위치 전환, 외부로 데이터 전달 등의 바람직한 기능이나 동작을 실행할 수 없게 되어 버렸다.
이들 IC칩, 기판을 각각 비파괴 검사나 분해한 결과, IC칩, 기판 자체에는 단락이나 오픈 등의 문제는 발생하지 않았고, 주파수가 작은 (특히 1GHz 미만) IC칩을 실장한 경우에는 오동작이나 에러 발생은 없었다.
본 발명은 상술한 문제를 해결하기 위해 실시된 것이며, 그 목적으로 하는 것은 고주파 영역의 IC칩, 특히 3 GHz를 초과해도 오동작이나 에러가 발생하지 않는 프린트 기판 또는 패키지 기판을 구성할 수 있는 다층프린트배선판을 제안함에 있다.
본 발명에 의한 다층프린트배선판은 표면에 도체층이 형성되어 구성되는 수지제의 코어기판과, 상기 코어기판 상에 형성되어 구성되는 층간절연층과, 상기 층간절연층 상에 형성되어 구성되는 도체층과, 상기 코어기판 표면의 도체층과 상기 층간절연층 상의 도체층을 전기적으로 접속하여 구성되는 비아홀을 가지는 다층프린트배선판에 있어서, 상기 코어기판 표면의 도체층은 전원층용의 도체층 또는 어 스용의 도체층이고, 상기 코어기판 상의 도체층의 두께는 층간절연층 상의 도체층 두께 보다도 두껍게 구성한다.
본 발명에 의한 다층프린트배선판은, 코어기판의 전원층의 도체층을 두껍게 함으로써, 코어 기판의 강도가 증가하게 되어, 코어기판 자체를 얇게 하여도 휨이나 발생한 응력을 기판 자체에서 완화하는 것이 가능하다. 또한, 도체층을 두껍게 함으로써, 도체 자체의 체적을 증가시킬 수 있다. 상기 체적을 증가시킴으로써 도체로서의 저항을 저감할 수 있다. 따라서 흐르는 신호선 등의 전기적인 전달 등을 저해하지 않게 된다. 따라서 전달되는 신호 등에 손실을 일으키지 않는다. 이것은 코어가 되는 부분의 기판만을 두껍게 함으로써 그 효과를 얻는다. 그리고, 도체층을 전원층으로 사용하는 것으로, IC칩으로의 전원 공급 능력을 향상시킬 수 있다. 또 도체층을 어스층으로 사용하는 것으로, IC칩으로의 신호, 전원에 중첩되는 노이즈를 저감시킬 수 있다. 따라서 다층 프린트기판 상에 IC칩을 실장한 때에 IC칩∼기판∼전원까지의 루프인덕턴스를 저감할 수 있다. 따라서, 초기 동작에 관한 전원 부족이 작게 되기 때문에, 전원 부족이 발생하기 어렵게 되고, 따라서, 고주파영역의 IC칩을 실장해도 초기 기동에 있어서의 오작동이나 에러 등을 일으키지 않게 된다.
발명자들은 상기 목적을 실현하기 위해, 예의 연구한 결과, 이하에 표현한 내용을 요지 구성으로 하는 발명에 생각이 미치게 되었다.
즉, 본 발명은 코어기판 상에 층간 절연층과 도체층이 형성되고, 바이어 홀을 개재하여, 전기적인 접속을 실행하는 다층프린트배선판에 있어서, 코어기판의 도체층의 두께가 층간절연층 상의 도체층의 두께 보다도 두꺼운 것을 특징으로 하는 다층프린트 배선판에 있다.
제1의 효과로서, 코어기판의 전원층의 도체층을 두껍게 함으로써, 코어 기판의 강도가 증가하고, 따라서 코어기판 자체를 얇게 하여도 휨이나 발생한 응력을 기판 자체에서 완화하는 것이 가능하게 된다.
제2의 효과로서 도체층을 두껍게 함으로써, 도체 자체의 체적을 증가시킬 수 있다. 상기 체적을 증가시킴으로써 도체로서의 저항을 저감할 수 있다. 따라서 흐르는 신호선 등의 전기적인 전달 등을 저해하지 않게 된다. 따라서 전달되는 신호 등에 손실을 일으키지 않는다. 이것은 코어가 되는 부분의 기판만을 두껍게 함으로써 그 효과를 얻는다.
제3의 효과로서 도체층을 전원층으로 사용하는 것으로, IC칩으로의 전원 공급 능력을 향상시킬 수 있다. 또 도체층을 어스층으로 사용하는 것으로, IC칩으로의 신호, 전원에 중첩되는 노이즈를 저감시킬 수 있다. 그 근거로서는 제2의 효과에서 설명한 도체의 저항 저감이 전원의 공급도 저해하지 않게 된다. 따라서 당해 다층 프린트기판 상에 IC칩을 실장한 때에 IC칩∼기판∼전원까지의 루프인덕턴스를 저감할 수 있다. 따라서, 초기 동작에 관한 전원 부족이 작게 되기 때문에, 전원 부족이 발생하기 어렵게 되고, 따라서, 고주파영역의 IC칩을 실장해도 초기 기동에 있어서의 오작동이나 에러 등을 일으키지 않게 된다.
또 IC칩∼기판∼콘덴서 또는 전원층∼전원을 거쳐, IC칩에 전원을 공급하는 경우에도 같은 효과를 얻게 된다. 상기 루프 인덕턴스를 저감할 수 있다. 그 때문에 콘덴서 또는 유도체층의 전원의 공급에 손실을 일으키지 않는다. 처음 IC칩은 순간적으로 전력을 소비하여, 복잡한 연산 처리나 동작이 시행된다. 전원층에서 IC칩으로의 전력 공급에 의해 고주파 영역의 IC칩을 실장했다고 해도, 초기 동작에 대한 전원 부족(전압 강하 발생이라고 하는 상황)에 대해서, 대량의 콘덴서를 실장하지 않고, 전원 공급을 할 수 있다. 처음 고주파 영역의 IC칩을 사용하기 위해서는 초기 동작 시의 전원 부족(전압강하)이 발생하지만, 종래의 IC칩에서는 공급되어 있던 콘덴서 또는 유도체층의 용량으로 충분했다.
특히, 코어 기판의 전원층으로서 사용되는 도체층의 두께가 코어 기판의 편면 또는 양면 상의 층간절연층 상에 도체층의 두께 보다, 두꺼울 때, 상기 3가지 효과를 최대한 얻을 수 있는 것이다. 이 경우의 층간절연층 상의 도체층은 절연층의 가운데에 심재가 함침되지 않은 수지로 형성된 층간수지절연층에 층간을 접속시키기 위한 비관통공인 비아홀을 형성한 것에 도금, 스패터 등을 거쳐 형성된 도체층을 주로 의미한다. 이외에도 특히 한정되지 않지만, 비아홀을 형성시킨 것이면 상기 도체층에 해당된다.
코어기판의 전원층은 기판의 표층, 내층 또는 그 양방으로 배치시켜도 된다. 내층의 경우에는 2층이상으로 다층화해도 좋다. 기본적으로는 코어기판의 전원층은 층간절연층의 도체층보다도 두꺼우면, 그 효과를 가지는 것이다.
단, 내층에 형성하는 것이 바람직하다. 내층에 형성되면 IC칩과 외부단 또는 콘덴서와의 중간에 전원층이 배치된다. 그 때문에 쌍방의 거리가 균일하고, 저해 원인이 적게 되고, 전원 부족이 억제된다.
또 본 발명에서는 코어기판 상에 층간절연층과 도체층이 형성되고, 바이어 홀을 개재하여, 전기적인 접속을 실행하는 다층프린트배선판에 있어서, 코어기판상의 도체층의 두께 α1, 층간절연층 상의 도체층의 두께 α2에 대하여 α2 < α1
Figure 112009005460862-PAT00001
40 α2 인 것을 특징으로 하는 다층프린트배선판에 있다.
α1
Figure 112009005460862-PAT00002
α2의 경우에는 전원부족에 대한 효과가 전혀 없다. 즉 다시 말하면, 초기동작 시에 발생하는 전압 강하에 대하여 그 강하도를 억제한다고 하는 것이 명확하지 않다는 것이다.
α1 ＞ 40 α2를 초과한 경우에 대해서도 검토를 하였지만, 기본적으로 전기 특성은 40 α2와 거의 동등하다. 결국, 본원의 효과의 임계점이라고 이해된다. 이 이상 두껍게 해도 전기적인 효과의 향상은 기대할 수 없다. 단지, 이 두께를 초과하면 코어기판의 표층에 도체층을 형성한 경우에 코어기판과 접속을 실행하는 랜드 등을 형성하는 것이 곤란하게 된다. 또 상층의 층간절연층을 형성하면, 요철이 크게 되어버리고, 층간절연층에 굴곡을 발생시키기 때문에 인피던스를 정합할 수 없게 되어 버리게 된다.
그러나 그 범위(α1 ＞ 40 α2)에서도 재질 등의 요인으로 문제가 없을 때도 있다.
도체층의 두께 α1 은 1.2 α2
Figure 112009005460862-PAT00003
α1
Figure 112009005460862-PAT00004
40 α2 인 것이 또한 바람직하다.
이 범위라면 전원부족(전압강하)에 의한 IC칩의 오작동이나 에러 등이 발생 하지 않는 것이 확인되어 있다.
이 경우의 코어기판은 그래스에폭시수지 등의 심재가 함침된 수지기판, 세라믹기판, 금속기판, 수지, 세라믹, 금속을 복합하여 이용한 복합 코어 기판, 이들 기판의 내층에 (전원용) 도체층이 설정된 기판, 3층 이상의 다층화 한 도체층이 형성된 다층코어기판을 사용한 것 등을 가리킨다.
전원층의 도체의 두께를 두껍게 하기 위해 금속을 매립한 기판 상에, 도금, 스패터 등의 일반적으로 실행되는 도체층을 형성하는 프린트 배선판의 방법으로 형성한 것을 사용해도 된다.
다층코어기판의 경우이면, 코어기판의 표층의 도체층과 내층의 도체층을 각각 보충한 두께가 코어의 도체층의 두께가 된다. 이 경우, 표층의 도체층과 내층의 도체층이 전기적인 접속이 있고, 또한, 2개소 이상에서의 전기적인 접속이 있을 때에 적용된다. 즉 다층화해도 코어 기판의 도체층의 두께를 두껍게 하는 것이 본질이고, 효과 자체는 아무런 변화가 없는 것이다.
또 패드, 랜드 정도의 면적이면, 그 면적의 도체층의 두께는 보충한 두께로는 되지 않는다. 도체층은 전원층 혹은 어스층인것이 바람직하다.
이 경우는 3층(표층+내층)으로 되는 코어기판이어도 된다. 3층 이상의 다층코어기판이어도 좋다.
필요에 따라, 코어 기판의 내층에 콘덴서나 유도체층, 저항 등의 부품을 매립하여, 형성시킨 전자 부품 수납 코어기판을 사용해도 좋다.
또, 코어 기판의 내층의 도체층을 두껍게 한 때에, IC칩의 직하에 당해 도체 층을 배치한 편이 좋다. IC칩의 직하에 배설시킨 것에 의해, IC칩과 전원층의 거리를 최단으로 할 수 있고, 그 때문에 루프인덕턴스를 보다 저감할 수 있는 것이다. 따라서 좋은 효율로 전원공급이 실행되고, 전원 부족이 해소되는 것이다. 이 때에도 코어기판 상의 도체층의 두께 α1, 층간절연층 상의 도체층의 두께 α2에 대하여 α2 < α1
Figure 112009005460862-PAT00005
40 α2 인 것이 바람직하다.
본 발명에서의 코어기판이란 다음과 같이 정의된다. 심재 등이 함침된 수지 등의 경질기판재이고, 그 양면 또는 편면에 심재 등을 포함하지 않는 절연수지층을 이용하여, 포토비아 또는 레이저에 의해 비아홀을 형성함으로써, 도체층을 형성하여, 층간의 전기 접속을 실행하는 것이다. 상대적으로 코어기판의 두께는 수지절연층의 두께 보다도 두껍다. 기본적으로 코어기판은 전원층을 주로 하는 도체층이 형성되어, 그 외 신호선 등은 표리의 접속을 실행하기 위해서만 형성되어 있다.
또한 동일 두께의 재료로 형성된 것으로 적층된 다층프린트배선판이라면, 프린트기판에 대한 도체층으로서 전원층을 가지는 층 또는 기판이 코어기판으로 정의된다.
또, 다층코어기판은 내층에 상대적으로 두꺼운 도체층을 표층에 상대적으로 얇은 도체층을 가지고, 내층의 도체층이 주로 전원층용의 도체층 또는 어스용의 도체층인 것이 아주 적당하다. (상대적으로 두껍다, 얇다라고 하는 것은 모든 도체층의 두께를 비교하여, 그 경향이 있는 경우, 이 경우에 내층은 타 도체층과 비교하면 상대적으로 두껍다고 하는 것이 되고, 표층은 그 역이라고 하는 것을 나타내고 있다.)
즉, 내층측에 두꺼운 도체층을 배치시킴으로써, 그 두께를 임의로 변경했다고 해도, 그 내층의 도체층을 덮는 것처럼, 수지층을 형성시키는 것이 가능하기 때문에 코어로서의 평탄성이 얻어진다. 때문에, 층간절연층의 도체층에 굴곡은 발생하지 않게 된다. 다층코어기판의 표층에 얇은 도체층을 배치해도 내층의 도체층과 보충된 두께로 코어의 도체층으로서 충분한 도체층의 두께를 확보할 수 있다. 이것을 전원층용 도체층 또는 어스용 도체층으로 이용하는 것으로, 다층프린트배선판의 전기특성을 개선하는것이 가능하다.
코어기판의 내층의 도체층의 두께를 층간절연층 상의 도체층 보다 두껍게 한다. 이것에 의해 다층코어기판의 표면에 도체층을 배치해도, 내층의 두꺼운 도체층으로 채우는 것으로써 코어의 도체층으로 충분한 두께가 확보된다. 결국, 대용량의 전원이 공급되었다고 해도, 문제없이 기동할 수 있기 때문에, 오작동이나 동작불량을 야기하지 않는다. 이 때에도 코어기판 상의 도체층의 두께 α1, 층간절연층 상의 도체층의 두께 α2에 대해서, α2 < α1
Figure 112009005460862-PAT00006
40 α2 인 것이 바람직하다.
다층코어기판으로 형성한 때에 내층의 도체층은 도체층의 두께를 상대적으로 두껍게 하고, 또한 전원층으로서 사용하며, 표층의 도체층은 내층의 도체층을 끼우는 것처럼 하여 형성하며, 또한 신호선으로서 사용되는 것도 바람직하다. 이 구조에 의해 상기 전원 강화를 도모할 수 있다.
또한, 코어기판내에서 도체층과 도체층 사이에 신호선을 배치하는 것으로 마이크로스트립 구조를 형성시킬 수 있기 때문에, 인덕턴스를 저하시켜, 인피던스 정합을 취할 수 있다. 따라서 전기 특성도 안정화할 수 있다. 또, 표층의 도체층을 상대적으로 얇게 하는 것이 또한 바람직한 구조가 된다. 코어기판은 스루홀피치를 600 μm 이하로 해도 된다.
다층코어기판은 전기적으로 접속된 금속판의 양면에 수지층을 개재시켜, 내층의 도체층이 형성되고, 또한, 상기 내층의 도체층 외측에 수지층을 개재시켜 표면의 도체층이 형성되는 것이 가장 적당하다. 중앙부에 전기적으로 격리절연된 금속판을 배치하는 것으로 충분한 기계적 강도를 확보할 수 있다. 또 금속판의 양면에 수지층을 개재시켜, 내층의 도체층을 형성하고, 또한, 상기 내층의 도체층의 외측에 수지층을 개재시켜, 표면의 도체층을 형성하는 것으로, 금속판의 양면에서 대칭성을 구비시키고, 히트사이클 등에 있어서, 휘어짐, 굴곡이 발생하는 것을 저지할 수 있다.
제24도는 종축에 IC칩으로 공급되는 전압, 횡축에는 시간 경과를 나타내고 있다. 제24도는 1 GHz 이상의 고주파 IC칩 전원용의 콘덴서를 구비하지 않는 프린트배선판을 모델로 한 것이다. 선 A는 1 GHz의 IC칩으로의 전압의 경과시간 변화를 나타낸 것이고, 선 B는 3 GHz의 IC칩으로의 전압의 경과 시간 변화를 나타낸 것이다. 상기 경과 시간 변화는 IC칩이 기동하기 시작한 때에, 순간적으로 대량의 전원이 필요하게 된다. 이 공급이 부족하면 전압이 강하한다 (X점, X'점). 이 후, 공급하는 전원이 천천히 충족됨으로, 전압 효과는 해소된다. 그러나, 전압이 강하한 때에는 IC칩의 오작동이나 에러를 야기하기 쉽게 된다. 결국, 전원의 공급 부족에 의한 IC칩의 기능이 충분히 기능, 기동하지 않기 때문에 일어나는 좋지않은 상태이다.
이 전원 부족(전압 강하)은 IC칩의 주파수가 증가함에 따라 크게 된다. 때문에 전압 강하를 해소하기 위해서는 시간이 걸리게 되고, 바람직한 기능, 기동을 실행하기 위해 타임래그가 발생하게 된다.
상기 전원 부족(전압 강하)을 보충하기 위해, 외부의 콘덴서와 접속시켜, 해당 콘덴서 내에 축적된 전원을 방출함으로써, 전원 부족 또는 전원 강하를 작게 할 수 있다.
제25도에는 콘덴서를 구비한 프린트 기판을 모델로 한 것이다.
선 C는 소용량의 콘덴서를 실장한 1 GHz의 IC칩에 대한 전압의 경과 시간 변화를 나타낸 것이다. 콘덴서를 실장하고 있지 않은 선 A와 비교하면 전압 강하의 정도가 작아지게 된다. 또, 선 D는 선 C에서 실행한 것과 비교하여 대용량의 콘덴서를 실장하여, 선 C와 같은 모양으로 경과 시간 변화를 나타낸 것이다. 또 선 C와 비교해도 전압 강하의 정도가 작아지게 된다.
그에 따라서, 단시간에 소망하는 IC칩도 기능, 기동을 할 수 있는 것이다. 그러나, 제24도에 도시한 것처럼 IC칩이 보다 더 고주파 영역이 되면, 보다 많은 콘덴서 용량이 필요하고, 그 때문에 콘덴서의 실장하는 영역을 설정할 필요가 되기 때문에, 전압 확보가 곤란하게 되어 버리며, 동작, 기능을 향상할 수 없게 되고, 고밀도화란 점에서도 어렵게 되어 버린다.
코어기판의 도체층 및 전원의 도체층의 두께 α1, 층간절연층 상의 도체층의 두께 α2일 때, 그래스를 제26도에 도시한다. 제26도 중에 선 C는 소용량의 콘덴서를 실장하여, 1 GHz의 1칩에서, α1 ＝ α2에 대한 전압의 경과 시간 변화를 나타 내고 있다. 또 선 F는 소용량의 콘덴서를 실장하여, 1 GHz의 1칩에서, α1 ＝ 1.5 α2에 대한 전압의 경과 시간 변화를 나타내고, 선 E는 소용량인 콘덴서를 실장하여, 1 GHz의 1칩에서, α1 ＝ 2.0 α2에 대한 전압의 경과 시간 변화를 나타내고 있다. 코어도체층의 두께가 두껍게 됨에 따라, 전원 부족 또는 전압 강하가 작아지게 된다. 따라서 IC칩의 기능, 동작의 좋지 않은 상태의 발생이 적어진다고 말할 수 있다. 코어기판의 도체층 및 전원층의 도체층의 두께를 두껍게 함에 따라, 도체층의 체적이 증가하게 된다. 체적이 증가하면 체적 저항이 저감됨으로, 전달되는 전원에 대한 전압, 전류의 손실이 없게 된다. 따라서 IC칩∼전원간에서의 전달 손실이 작게 되고, 전원의 공급이 실행됨으로, 오작동이나 에러 등을 유발하지 않는다. 이 경우는 특히, 전원층의 도체층의 두께에 의한 요인이 크고, 코어 기판에 대한 전원층의 도체층 두께를 다른 층간절연층 상의 도체회로 보다도 두껍게 함으로써 그 효과를 얻게 된다.
또 코어기판의 편면 또는 양면의 표층에 형성된 도체층 및 전원의 도체층을 두껍게 한 경우뿐만 아니라, 3층 이상의 다층코어기판으로 한 경우, 내층에 도체층 또는 내층에 전원층용 도체층을 형성한 코어기판으로 한 경우에도 같은 효과가 있다는 것을 알았다. 결국, 전원 부족 또는 전압 강하를 작게 하는 효과가 있는 것이다. 또한, 다층 코어기판의 경우에는 코어기판의 모든 층의 도체층 및 전원층의 도체층 두께가 층간 절연층 상의 도체층의 두께 보다도 두꺼울 때에도, 코어 기판의 모든 층의 도체층 및 전원층의 도체층 두께가 층간절연층 상의 도체층 두께와 동등 또는 그 이하일 때에도, 모든 층의 도체 두께를 보충한 두께의 총화가 층간절연층 상의 도체층의 두께 보다, 두껍게 된 때에 그 효과를 얻게 된다. 이 경우에는 각각의 도체층의 면적의 차가 없다. 결국 거의 동일한 면적비인 경우에 그 효과를 얻게 된다. 예를 들면, 2층의 도체층에 있어서, 한쪽이 베타층의 대면적인 것에 대해서, 또 다른 한쪽은, 비아홀 및 그 랜드 정도인 경우에는, 이미 한쪽 층의 도체층의 효과가 상쇄되어 버린다.
또 코어기판 내에 콘덴서나 유전체층, 저항 등의 전자 부품을 내장한 기판이어도 그 효과는 현저하게 드러난다. 내장시킴에 의하여, IC칩과 콘덴서 또는 유전체층과의 거리를 짧게 할 수 있다. 따라서 루프인덕턴스를 저감할 수 있다. 전원부족 또는 전압 강하를 작게 할 수 있다. 예를 들면, 콘덴서나 유전체층을 내장한 코어 기판에 있어서도, 코어기판의 도체층 및 전원층의 도체층의 두께를 층간 절연층 상의 도체층의 두께 보다도 두껍게 함으로써 , 메인 전원과 내장된 콘덴서나 유전체층의 전원과의 쌍방의 도체 저항을 줄일 수 있기 때문에 전달 손실을 저감할 수 있게 되고, 콘덴서를 내장한 기판의 효과가 더욱 발휘되는 것처럼 된다.
코어기판의 재료는 수지기판으로 검증을 하였지만, 세라믹, 금속 코어기판에서도 같은 효과가 있다는 것을 알았다. 또 도체층의 재질도 동으로 된 금속으로 실행하였지만, 그 외의 금속에서도 효과가 상쇄되어, 오작동이나 에러 발생이 증가하는 것은 확인되지 않은 것이기 때문에, 코어기판의 재료가 다르거나 도체층을 형성하는 재료가 다를 경우에는 그 효과의 영향은 없는 것으로 생각된다. 보다 바람직한 것은 코어기판의 도체층과 층간절연층의 도체층과는 동일 금속으로 형성되는 것이다. 전기 특성, 열팽창계수 등의 특성이나 물성이 변하지 않는 것에서 본원의 효 과를 거두게 된다.
[실시예]
[제1실시예] 그래스에폭시 수지기판
먼저, 본 발명의 제1실시예에 관한 다층프린트배선판(10)의 구성에 대해서, 제1도∼제7도를 참조하여 설명한다. 제6도는 해당 다층프린트배선판(10)의 단면도를, 제7도는 제6도에 도시한 다층프린트배선판(10)에 IC칩(90)을 취부하고, 도터보드(94)에 탑재한 상태를 도시하고 있다. 제6도에 도시한 것처럼,
다층프린트배선판(10)에는 코어기판(30)의 표면에 도체회로(34), 도체층(34P), 이면에 도체회로(34), 도체층(34E)이 형성되어 있다. 상측의 도체층(34P)은 전원용의 플레인층으로서 형성되며, 하측의 도체층(34E)은 어스용의 플레인층으로서 형성되어 있다. 코어기판(30)의 표면과 이면과는 스루홀(36)을 개재하여 접속된다. 또한 상기 도체층(34P, 34E) 상에 비아홀(60) 및 도체회로(58)가 형성된 층간수지절연층(50)과 비아홀(160) 및 도체회로(158)가 형성된 층간수지절연층(150)이 배설되어 있다. 상기 비아홀(160) 및 도체회로(158)의 상측에는 솔더레지스트층(70)이 형성되어 있고, 상기 솔더레지스트층(70)의 개구부(71)를 개재하여, 비아홀(160) 및 도체회로(158)에 범프(76U, 76D)가 형성된다.
제7도에 도시한 것처럼, 다층프린트배선판(10)의 상면측의 땜납범프(76U)는 IC칩(90)의 랜드(92)로 접속된다. 또한 칩콘덴서(98)가 실장된다. 한편, 하측의 땜납범프(76D)는 도트보드(94)의 랜드(96)로 접속된다.
여기에서 코어기판(30) 상의 도체층(34P, 34E)은 두께 1∼250 μm로 형성되 고, 층간수지절연층(50) 상의 도체회로(58) 및 층간수지절연층(150) 상의 도체회로(158)는 5∼25 μm (바람직한 범위 10∼20 μm )로 형성된다.
제1실시예의 다층프린트배선판에서는 코어기판(30)의 전원층(도체층)(34P), 도체층(34E)이 두껍게 됨으로써, 코어기판의 강도가 증가하고, 따라서 코어기판 자체의 두께를 얇게 해도, 휘어짐이나 발생한 응력을 자체에서 완화하는 것이 가능하다.
또, 도체층(34P, 34E)을 두껍게 함에 따라, 도체 자체의 체적을 증가시킬 수 있다. 상기 체적을 증가시킴으로써, 도체에서의 저항을 저감할 수 있다.
또한, 도체층(34P)을 전원층으로 사용하는 경우에, IC칩(90)으로의 전원 공급 능력을 향상시킬 수 있다. 따라서, 해당 다층프린트기판 상에 IC칩을 실장한 때에 IC칩∼기판∼전원까지의 루프인덕턴스를 저감할 수 있다. 그래서 초기 동작에 따른 전원 부족이 작게 되기 때문에, 전원 부족이 일어나기 어렵게 되고, 그래서 보다 더 고주파영역의 IC칩을 실장했다고 해도, 초기 동작에 대한 오동작이나, 에러 등을 유발하는 경우가 없다. 또한 도체층(34E)을 어스층으로 사용하는 경우에서 IC칩의 신호, 전력 공급에 노이즈가 중첩되지 않고, 오작동이나 에러를 방지할 수 있다.
계속해서, 제6도를 참조하여 상술한 다층프린트배선판(10)의 제조 방법에 대해서 제1도∼제5도를 참조하여 설명한다.
(제1실시예-1)
A. 층간수지절연층의 수지 필름의 제조
비스페놀A형 에폭시 수지(에폭시 당량 455, 유화셀에폭시사제, 상품명: 에피코트1001) 29 중량부, 크레졸노보락형 에폭시수지(에폭시 당량 215, 대일본인키화학공업사제 상품명: 에피크론 N-673) 39 중량부, 트리아진 구조 함유 페놀노보락수지(페놀성 수산기 당량 120, 대일본인키화학공업사제 상품명: 페노라이트KA-7052) 30 중량부를 에틸디글리콜아세테이트 20 중량부, 솔벤트나프타 20 중량부에 교반하면서 가열 용해시키고, 여기에 말단 에폭시화폴리부타디엔고무(나가세화성공업사제 상품명: 데나렉스R-45EPT) 15 중량부와 2-페닐-4, 5-비스(히드록시메틸) 이미다졸 분쇄품 1.5 중량부, 미분쇄 실리카 2.5 중량부, 실리콘계소포제 0.5 중량부를 첨가하여 에폭시수지 조성물을 조제했다.
얻어진 에폭시수지 조성물을 두께 38 μm 의 PET 필름 상에 건조 후의 두께가 50 μm 가 되도록 롤코터를 사용하여 도포한 후, 80 ∼ 120 ℃에서 10분간 건조시킴으로써, 층간수지절연층용 수지필름을 제작했다.
B. 수지충전재의 조제
비스페놀 F형 에폭시모노마 (유화셀사제, 분자량: 310, YL983U) 100 중량부, 표면에 실란카플링제가 코팅된 평균 입경이 1.6 μm 이고, 최대 입자의 직경이 15 μm 이하의 SiO₂구상 입자(아도텍사제, 상품명: CRS 1101-CE) 170 중량부 및 레베링제(산노푸코사제 상품명: 페레놀S4) 1.5 중량부를 용기에 옮겨, 교반 혼합함으써 그 점도가 23 ± 1 ℃에서 44 ∼ 49 Pa·s의 수지충전재를 조재했다. 또한 경화제로서 이미다졸 경화제(사국화성사제, 제품명: 2E4MZ-CN) 6.5 중량부를 사용했다. 충전재용수지로서는 다른 에폭시수지(예를 들면, 비스페놀 A형, 노보락형 등), 폴 리이미드수지, 페놀수지 등의 열경화성수지를 사용해도 된다.
C. 다층프린트배선판의 제조
(1) 두께 0.2 ∼ 0.8 mm의 그래스에폭시수지 또는 BT(비스마레이미드트리아딘)수지로 되는 절연성 기판(30)의 양면에 5 ∼ 250 μm 의 동박(32)이 라미네이트되어 있는 동장적층판(30A)을 출발재료로 하였다 (제1도(A)). 먼저, 이 동장적층판을 드릴 천공하고, 무전해 도금 처리 및 전해 도금 처리를 실시하고, 패턴 상으로 에칭함으로써, 기판의 양면에 도체 회로(34), 도체층(34P, 34E)과 스루홀(36)을 형성하였다(제1도(B)).
(2) 스루홀(36) 및 하층도체회로(34)를 형성한 기판(30)을 물세정하고, 건조한 후, NaOH (10g/ℓ), NaClO2(40g/ℓ), Na3PO4(6g/ℓ)을 함유하는 수용액을 흑화욕(산화욕)으로 하는 흑화 처리, 및 NaOH (10g/ℓ), NaBH4 (6g/ℓ)을 함유하는 수용액을 환원욕으로 하는 환원 처리를 실행하고, 상기 스루홀(36) 내에 조화면(36α)을 형성함과 동시에 도체 회로(34), 도체층(34P, 34E)의 전표면에 조화면(34α)을 형성하였다(제1도(C)).
(3) 상기 B에 기재한 수지충전재를 조제한 후, 하기의 방법대로 조제 후 24시간 이내에 스루홀(36) 내부, 및 기판의 도체회로비형성부에 수지충전재(40)의 층을 형성하였다(제1도(D)).
즉, 스루홀 및 도체회로비형성부에 상당한 부분이 개구된 판을 가지는 수지충전용마스크를 기판 상에 탑재하고, 스퀴즈를 이용하여 스루홀 내, 요부로 되어 있는 하층도체회로비형성부, 및 하층도체회로의 외연부에 수지충전재를 충전하고, 100 ℃/20분의 조건으로 건조시켰다.
(4) 상기 (3)의 처리를 끝낸 기판의 편면을 #600의 벨트 연마지(삼공이화학제)를 사용한 벨트 샌드연마에 의해, 도체층(34P, 34E)의 외연부나 스루홀(36)의 랜드의 외연부에 수지 충전재(40)가 잔류하지 않도록 연마하고, 계속하여, 상기 벨트 샌드연마에 의한 흠집을 제거하기 위해, 도체층(34P, 34E)의 전표면(스루홀의 랜드 표면을 포함한다.)에 버프연마를 하였다. 상기 일련의 연마를 기판의 다른 면에 대해서도 같이 실행하였다. 계속해서, 100 ℃에서 1시간, 150 ℃에서 1시간의 가열 처리를 하여 수지충전재(40)를 경화하였다.(제2도(A)).
이렇게 하여, 스루홀(36)이나 도체회로비형성부에 형성된 수지충전재(40)의 표층부 및 도체층(34P, 34E)의 표면을 평탄화하고, 수지 충전재(40)와 도체층(34P, 34E)의 측면이 조화면을 개재하여 견고하게 밀착하고, 또 스루홀(36)의 내벽면과 수지충전재가 조화면을 개재하여 견고히 밀착한 기판을 얻었다. 즉, 상기 공정에 의해 수지충전재의 표면과 하층도체회로의 표면이 대략 동일 평면이 된다.
코어기판의 도체층의 두께는 1 ∼ 250 μm의 사이에서 형성되고, 코어기판 상에 형성된 전원층의 도체층의 두께는 1 ∼ 250 μm의 사이에서 형성되었다. 이 때, 실시예 1-1에서는 동박 두께 40 μm의 것을 사용하여, 코어기판의 도체층의 두께는 30 μm , 코어기판상에 형성된 전원층의 도체층 두께는 30 μm였다. 그러나, 도체층의 두께는 상기 두께의 범위를 초과해도 된다.
(5) 상기 기판을 물세정, 산성탈지한 후, 소프트에칭하고, 계속해서, 에칭액 을 기판의 양면에 스프레이로 내뿜어 부착시키고, 도체회로(34), 도체층(34P, 34E)의 표면과 스루홀(36)의 랜드 표면과 내벽을 에칭함으로써, 도체회로의 전표면에 조화면(36β)을 형성하였다(제2도(B)). 에칭액으로서는 이미다졸 동(I I)착체 10 중량부, 글리콜산 7.3 중량부, 염화칼륨 5중량부로 되는 에칭액(맥사제, 상품명: 맥에치본드)을 사용했다.
(6) 기판의 양면에 A로 제작한 기판보다 조금 큰 층간수지절연층용 수지필름 50
Figure 112009005460862-PAT00007
를 기판 상에 탑재하고, 압력 0.45 MPa, 온도 80 ℃, 압착 시간 10초의 조건에서 가압착하여 재단한 후, 덧붙여 이하의 방법에 의해 진공 라미네이트 장치를 사용하여 부착함으로써, 층간수지절연층을 형성하였다(제2도(C)). 즉, 층간수지절연층용 수지필름을 기판 상에 진공도 67 Pa, 압력 0.47 MPa, 온도 85 ℃, 압착 시간 60초의 조건으로 압착하고, 그 후, 170 ℃에서 40분간 열경화시켰다.
(7) 다음 층간수지절연층 상에 두께 1.2 mm의 관통공이 형성된 마스크를 개재하여, 파장 10.4 μm 의 CO2가스 레이저로 빔경 4.0 mm, 톱핫모드, 펄스폭 8.1 μ 초, 마스크의 관통공경 1.0 m, 1 쇼트의 조건으로 층간수지절연층(2)에 직경 60 ∼ 100 μm 사이의 비아홀용 개구(50a)를 형성하였다(제2도(D)). 본 발명은 60 μm와 75 μm 로 형성하였다.
(8) 비아홀용 개구(6)를 형성한 기판을 60 g/ℓ의 과망간산을 함유하는 80℃의 용액에 10분간 침지하고, 층간수지절연층(2)의 표면에 존재하는 에폭시수지입자를 용해 제거함으로써, 비아홀용 개구(50a)의 내벽을 포함하는 층간수지절연층(50)의 표면에 조화면(50α)을 형성하였다(제2도(E)).
(9) 다음으로 상기 처리를 끝낸 기판을 중화 용액(시프레이사제)에 침지하고 나서, 물세정했다.
또, 조면화처리(조화 깊이 3 μm)한 해당 기판의 표면에 팔라듐 촉매를 부여함으로써, 층간수지절연층의 표면 및 비아홀용 개구의 내벽면에 촉매핵을 부착시켰다. 즉, 상기 기판을 염화팔라듐(PbC)와 염화제일주석(SnC)을 포함하는 촉매액 중에 침지하고, 팔라듐금속을 석출시킴으로써, 촉매를 부여하였다.
(10) 다음으로 이하의 조성되는 무전해 동도금 수용액 중에 촉매를 부요한 기판을 침지하고, 조면 전체에 두께 0.3 ∼ 3.0 μm의 무전해 동도금막을 형성하고, 비아홀용 개구(50a)의 내벽을 포함하는 층간수지절연층(50)의 표면에 무전해 동도금막(52)이 형성된 기판을 얻었다(제3도(A)).
[무전해 도금 수용액]
NiSO4 0.003 mol/ℓ
주석산 0.200 mol/ℓ
유산동 0.032 mol/ℓ
HCHO 0.050 mol/ℓ
NaOH 0.100 mol/ℓ
α, α' -비피리딜 100 mol/ℓ
폴리에틸렌글리콜(PEG) 0.10 g/ℓ
[무전해 도금의 조건]
34℃의 액온도에서 45분
(11) 무전해 동도금막(52)이 형성된 기판에 시판되는 감광성 드라이 필름을 붙이고 , 마스크를 재치하고, 110 mJ/㎠로 노광하고, 0.8 % 탄산나트륨 수용액에서 현상 처리함으로써 두께 25 μm의 도금 레지스트(54)를 설치했다(제3도(B)).
(12) 다음으로 기판을 50℃의 물로 세정하여 탈지하고, 25 ℃의 물로 물세정 한 후, 또한 유산으로 세정하고 나서, 이하의 조건에서 전해 도금을 실시하고, 도금 레지스트(54) 비형성부에 두께 20 μm의 전해 동도금막(56)을 형성했다(제3도(C)).
[전해 도금액]
유산 2.24 mol/ℓ
유산동 0.26 mol/ℓ
첨가제 19.5 mℓ/ℓ
(어드택저팬사제, 상품명: 카파라시드GL)
[전해 도금 조건]
전류 밀도 1 A/dm2
시간 65분
온도 22 ± 2 ℃
(13) 또한 도금 레지스트(3)를 5% KOH로 박리 제거한 후, 상기 도금 레지스트 하의 무전해 도금막을 유산과 과산화수소의 혼합액으로 에칭 처리하여 용해 제거하고, 독립의 도체 회로(58) 및 비아홀(60)로 했다.(제3도(D)).
(14) 이어서, 상기(5)와 같은 처리를 하여, 도체 회로(58) 및 비아홀(60)의 표면에 조화면(58α, 60α)을 형성하였다. 상층의 도체 회로(58)의 두께는 15 μm이었다.(제4도 (A)). 단, 상층의 도체 회로의 두께는 5 ∼ 25 μm의 사이에서 형성해도 좋다.
(15) 상기 (6) ∼ (14)의 공정을 반복함으로써, 또한 상층의 도체 회로를 형성하여, 다층배선판을 얻었다(제4도(B)).
(16) 다음으로 디에틸렌글리콜디메틸에테르(DNDG)에 60중량%의 농도가 되도록 용해시킨, 크레졸노보락형 에폭시수지(일본화약사제)의 에폭시기 50 %를 아크릴화한 감광성 부여의 오리고머(분자량: 4000) 45.67 중량부, 메틸에틸케톤에 용해시킨 80 중량%의 비스페놀 A형 에폭시 수지(유화셀사제, 상품명: 에피코트 1001) 16.0 중량부, 이미다졸 경화제(사국화성사제, 상품명: 2E4MZ-CN) 1.6 중량부, 감광성 모노마인 2관능 아크릴 모노마(일본화약사제, 상품명: R604) 4.5 중량부, 마찬가지로 다가아크릴모노마(공영화학사제, 상품명: DPE6A) 1.5 중량부, 분산계소포제(산노푸코사제, 상품명: S-65) 0.71 중량부를 용기에 덜어, 교반, 혼합하여 혼합 조성물을 조제하고, 이 혼합 조성물에 대하여 광중합개시제로서 벤조페논(관동화학사제) 1.8 중량부, 광증감제로서 미히라케톤(관동화학사제) 0.2 중량부를 가함으로써, 점도를 25 ℃에서 2.0 Pa·s로 조정한 솔더레지스트 조성물을 얻었다.
또, 점도 측정은 B형 점도계(동경계기사제, DVL-B형)로 60 min-ℓ의 경우는 로터 No. 4, 6 min-ℓ의 경우는 로터 No. 3에 의하였다.
(17) 다음으로 다층배선기판의 양면에 상기 솔더레지스트 조성물(70)을 20 μm의 두께로 도포하고, 70 ℃에서 20분간, 70 ℃에서 30분간의 조건에서 건조 처 리를 행한 후(제4도 (C)), 솔더레지스트 개구부의 패턴이 그려진 두께 5 mm의 포토마스크를 솔더레지스트층(70)에 밀착시켜서, 1000 mJ/㎠의 자외선으로 노광하고, DMTG 용액에서 현상 처리하고, 200 μm인 직경의 개구(71)를 형성하였다(제5도 (A)).
그리고, 또한 80℃에서 1시간, 100 ℃에서 1시간, 120 ℃에서 1시간, 150 ℃에서 3시간의 조건에서 각각 가열처리를 행하여 솔더레지스트층을 경화시켜, 개구를 가지고, 그 두께가 15 ∼ 25 μm인 솔더레지스트 패턴층을 형성하였다. 상기 솔더레지스트 조성물로서는 시판되는 솔더레지스트 조성물을 사용할 수 있다.
(18) 다음으로, 솔더레지스트층(70)을 형성한 기판을 염화니켈(2.3 × 10-1mol/ℓ), 차아인산나트륨(2.8 × 10-1mol/ℓ), 구연산나트륨(1.6 × 10-1mol/ℓ)을 포함하는 pH = 4.5인 무전해 니켈도금액에 20분간 침지하여, 개구부(71)에 두께 5 μm인 니켈 도금층(72)을 형성했다. 또 이 기판을 시안화금칼륨(7.6 × 10-1mol/ℓ), 염화암모늄(1.9 × 10-1mol/ℓ), 구연산나트륨 (1.2 × 10-1mol/ℓ), 차아인산나트륨(1.7 × 10-1mol/ℓ)을 포함하는 무전해 금도금액에 80℃의 조건에서 7.5분간 침지하여, 니켈 도금층(72) 상에 두께 0.03 μm의 금도금층(74)을 형성했다(제5도(B)). 니켈 금속 이외에도 주석, 귀금속층(금, 은, 팔라듐, 백금 등)의 단층을 형성해도 된다.
(19) 이 후, 기판의 IC칩을 탑재하는 면의 솔더레지스트층(70)의 개구(71)에 주석-납을 함유하는 땜납페이스트를 인쇄하고, 또 타 방향 면의 솔더레지스트층의 개구에 주석-안티몬을 함유하는 땜납페이스트를 인쇄한 후, 200℃에서 리프로함으로써 땜납범프(땜납체)를 형성하고, 납때범프(76U, 76D)를 가지는 다층 프린트 배선판을 제조하였다(제6도).
땜납범프(76U)를 개재하여 IC칩(90)을 취부하고, 칩콘덴서(98)를 실장한다. 그리고 땜납범프(76D)를 개재하여 도터보드(94)에 취부한다(제7도).
(제1실시예-2)
제6도를 참조하여 상술한 제1실시예-1과 마찬가지이지만, 다음과 같이 제조하였다.
코어기판의 도체층의 두께: 55 μm
코어기판의 전원층의 두께: 55 μm
층간절연층의 도체층의 두께: 15 μm
(제1실시예-3)
제1실시예-1과 마찬가지이지만, 다음과 같이 제조하였다.
코어기판의 도체층의 두께: 75 μm
코어기판의 전원층의 두께: 75 μm
층간 절연층의 도체층의 두께: 15 μm
(제1실시예-4)
제1실시예와 마찬가지이지만, 다음과 같이 제조하였다.
코어기판의 도체층의 두께: 180 μm
코어기판의 전원층의 두께: 180 μm
층간절연층의 도체층의 두께: 6 μm
(제1실시예-5)
제1실시예와 마찬가지이지만, 다음과 같이 제조하였다.
코어기판의 도체층의 두께: 18 μm
코어기판의 전원층의 두께: 18 μm
층간절연층의 도체층의 두께: 15 μm
또한, 제1실시예에 있어서, 1 < (코어기판의 전원층의 도체층의 두께 / 층간절연층의 도체층의 두께)
Figure 112009005460862-PAT00008
40인 경우를 적합한 예로 하여, (코어기판의 전원층의 도체층의 두께 / 층간절연층의 도체층의 두께)
Figure 112009005460862-PAT00009
1을 비교예로 하였다. 또, (코어기판의 전원층의 도체층의 두께 / 층간절연층의 도체층의 두께) > 40의 경우를 참고예로 하였다.
[제2실시예] 세라믹기판
제2실시예에 관한 다층프린트배선판에 대해서 설명한다.
제6도를 참조하여 상술한 제1실시예에서는 코어기판이 절연수지로 형성된다. 이것에 대해서, 제2실시예에서는 코어기판이 세라믹, 그래스, ALN, 무라이트 등으로부터 되는 무기계경질기판이지만, 다른 구성은 제6도를 참조하여 상술한 제1실시예와 마찬가지이기 때문에, 도시 및 설명은 생략한다.
제2실시예의 다층프린트배선판에 있어서도, 코어기판(30) 상의 도체층(34P) 및 코어기판 내의 도체층(24)은 동, 텅스텐 등의 금속으로 형성되고, 층간수지절연 층(50) 상의 도체회로(58) 및 층간수지절연층(150) 상의 도체회로(158)는 동으로 형성되어 있다. 상기 제2실시예에 대해서도 제1실시예와 같은 효과를 얻는다. 이 때, 코어기판의 도체층의 두께, 코어기판의 전원층의 두께, 층간절연층의 두께도 제1실시예와 같이 형성되었다. 또, 제2실시예에 있어서, 1 < (코어기판의 전원층의 도체층의 두께 / 층간절연층의 도체층의 두께)
Figure 112009005460862-PAT00010
40의 경우를 적합한 예로하여, (코어기판의 전원층의 도체층의 두께 / 층간절연층의 도체층의 두께)
Figure 112009005460862-PAT00011
1을 비교예로 하였다. 또, (코어기판의 전원층의 도체층의 두께 / 층간절연층의 도체층의 두께) > 40의 경우를 참고예로 하였다.
(제2실시예-1)
상술한 제2실시예와 마찬가지이지만, 다음과 같이 제조하였다.
코어기판의 도체층의 두께: 30 μm
코어기판의 전원층의 두께: 30 μm
층간절연층의 도체층의 두께: 15 μm
(제2실시예-2)
상술한 제2실시예와 마찬가지이지만, 다음과 같이 제조하였다.
코어기판의 도체층의 두께: 50 μm
코어기판의 전원층의 두께: 50 μm
층간절연층의 도체층의 두께: 15 μm
(제2실시예-3)
상술한 제2실시예와 마찬가지이지만, 다음과 같이 제조하였다.
코어기판의 도체층의 두께: 75 μm
코어기판의 전원층의 두께: 75 μm
층간절연층의 도체층의 두께: 15 μm
(제2실시예-4)
상술한 제2실시예와 마찬가지이지만, 다음과 같이 제조하였다.
코어기판의 도체층의 두께: 180 μm
코어기판의 전원층의 두께: 180 μm
층간절연층의 도체층의 두께: 6 μm
[제3실시예] 금속코어기판
제8도 및 제9도를 참조하여 제3실시예에 관한 다층프린트배선판에 대해서 설명한다.
제6도를 참조하여 상술한 제1실시예에서는 코어기판이 수지판으로 형성된다. 이것에 대해서, 제3실시예에서는 코어기판이 금속판으로 된다.
제8도는 제3실시예에 관한 다층프린트배선판(10)의 단면도를, 제9도는 제8도에 도시한 다층프린트배선판(10)에 IC칩(90)을 취부하고, 도터보드(94)에 탑재한 상태를 나타내고 있다. 제8도에 도시한 것처럼, 다층프린트배선판(10)에서는 코어기판(30)은 금속판으로 되고, 전원층으로 사용된다. 코어기판(300)의 양면에는 비아홀(60) 및 도체회로(58)가 배치된 층간수지절연층(50)이 형성되어, 층간수지절연층(50)의 상에는 비아홀(160) 및 도체회로(158)가 배치된 층간수지절연층(150)이 형성된다. 코어기판(30)의 통공(33)내에는 스루홀(36)이 형성되어, 비아홀의 양단 에는 커버도금층(37)이 배치된다. 상기 비아홀(160) 및 도체회로(158)의 상층에는 솔더레지스트층(70)이 형성되어 있고, 상기 솔더레지스트층(70)의 개구부(71)를 개재하여, 비아홀(160) 및 도체회로(158)에 범프(76U, 76D)가 형성되어 있다.
제9도 중에 도시한 것처럼, 다층프린트배선판(10)의 상면측의 땜납범프(76U)는 IC칩(90)의 랜드(92)로 접속된다. 또한 칩콘덴서(98)가 실장된다. 한편, 하측의 땜납범프(76D)는 도터보드(94)의 랜드(96)로 접속된다.
여기서, 코어기판(30)은 200 ∼ 600 μm로 형성된다. 금속판의 두께는 15 ∼ 300 μm의 사이에서 형성된다. 층간절연층의 도체층의 두께는 5 ∼ 25 μm의 사이에서 형성되어도 된다. 그러나 금속층의 두께는 상술한 범위를 초과해도 된다.
상기 제3실시예에 있어서도 제1실시예와 같은 효과를 얻게 된다.
(제3실시예-1)
제8도를 참조하여 상술한 제3실시예와 마찬가지이지만, 다음과 같이 설정하였다.
코어기판의 두께: 550 μm
코어기판의 전원층의 두께: 35 μm
층간절연층의 도체층의 두께: 15 μm
(제3실시예-2)
제3실시예와 마찬가지이지만, 다음과 같이 설정하였다.
코어기판의 두께: 600 μm
코어기판의 전원층의 두께: 55 μm
층간절연층의 도체층의 두께: 15 μm
(제3실시예-3)
제3실시예와 마찬가지이지만, 다음과 같이 설정하였다.
코어기판의 두께: 550 μm
코어기판의 전원층의 두께: 100 μm
층간절연층의 도체층의 두께: 10 μm
(제3실시예-4)
제3실시예와 마찬가지이지만, 다음과 같이 설정하였다.
코어기판의 두께: 550 μm
코어기판의 전원층의 두께: 180 μm
층간절연층의 도체층의 두께: 6 μm
(제3실시예-5)
제3실시예와 마찬가지이지만, 다음과 같이 설정하였다.
코어기판의 두께: 550 μm
코어기판의 전원층의 두께: 240 μm
층간절연층의 도체층의 두께: 6 μm
또한, 제3실시예에 있어서, 1 < (코어기판의 전원층의 도체층의 두께 / 층간절연층의 도체층의 두께)
Figure 112009005460862-PAT00012
40의 경우를 적합한 예로하여, (코어기판의 전원층의 도체층의 두께 / 층간절연층의 도체층의 두께)
Figure 112009005460862-PAT00013
1을 비교예로 하였다. 또, (코어기판의 전원층의 도체층의 두께 / 층간절연층의 도체층의 두께) > 40의 경우를 참 고예로 하였다.
[제4실시예] 다층코어기판
제10도 및 제11도를 참조하여, 제4실시예에 관한 다층프린트배선판에 대해서 설명한다.
제6도를 참조하여 상술한 제1실시예에서는 코어기판이 단판으로 형성된다. 이것에 대해서, 제4실시예에서는 코어기판이 적층판으로 되고, 적층판내에 도체층이 형성된다.
제10도는 제4실시예에 관한 다층프린트 배선판(10)의 단면도를, 제11도는 제10도에 도시한 다층프린트 배선판(10)에 IC칩(90)을 취부하고, 도터보드(94)에 탑재한 상태를 도시하고 있다. 제10도에 도시한 것처럼, 다층프린트배선판(10)에서는 코어기판(30)의 표면 및 이면에 도체회로(34), 도체층(34P)이 형성되어, 코어기판(30)내에 도체층(24)이 형성된다. 도체층(34P) 및 도체층(24)은 전원용의 플레인층으로서 형성된다. 도체층(34P)과 도체층(24)은 도전 포스트(26)에 의해 접속된다. (이 경우의 도전 포스트는 스루홀, 비관통공 등의 비아홀 (블라인드스루홀, 블라인드비아홀을 포함하는) 스루홀 또는 비아홀 도전성재료로 충전한 경우를 의미한다.) 또한 상기 도체층(34P)의 상에 비아홀(60) 및 도체회로(58)가 형성된 층간수지절연층(50)과, 비아홀(160) 및 도체회로(158)가 형성된 층간수지절연층(150)이 배치된다. 상기 비아홀(160) 및 도체회로(158)의 상층에는 솔더레지스트층(70)이 형성되어 있고, 상기 솔더레지스트층(70)의 개구부(71)를 개재하여, 비아홀(160) 및 도체회로(158)에 범프(76U, 76D)가 형성된다.
제11도 중에 도시하는 것처럼, 다층프린트배선판(10)의 상면측의 땜납범프(76U)는 IC칩(90)의 랜드(92)로 접속된다. 또한 칩콘덴서(98)가 실장된다. 한편, 하측의 땜납범프(76D)는 도터보드(94)의 랜드(96)로 접속되어 있다.
여기서, 코어기판(30) 상의 도체회로(34), 도체층(34P) 및 코어기판 내의 도체층(24)이 형성되어, 층간수지절연층(50) 상의 도체회로(58) 및 층간수지절연층(150) 상의 도체회로(158)가 형성된다. 코어기판의 도체층(34P) 및 도체층(24)의 두께는 1 ∼ 250 μm의 사이에서 형성되고, 코어기판 상에 형성된 전원층으로서의 역할을 완수하는 도체층의 두께는 1 ∼ 250 μm의 사이에서 형성된다. 이 경우의 도체층의 두께는 코어기판의 전원층의 두께의 총화이다. 내층인 도체층(34), 표층인 도체층(24), 상기 쌍방을 보충한 경우인 것이다. 신호선의 역할을 다하고 있는 것을 보충하지는 않는다. 상기 제4실시예에 있어서도 3층의 도체층(34P, 24)의 두께를 합친 것으로서, 제1실시예와 같은 효과를 얻는다. 전원층의 두께는 상기 범위를 초과해도 된다.
또한 제4실시예에 있어서, 1 < (코어기판의 전원층의 도체층의 두께의 총화 / 층간절연층의 도체층의 두께)
Figure 112009005460862-PAT00014
40의 경우를 적합한 예로하여, (코어기판의 전원층의 도체층의 두께의 총화 / 층간절연층의 도체층의 두께)
Figure 112009005460862-PAT00015
1을 비교예로 하였다. (코어기판의 전원층의 도체층의 두께의 총화 / 층간절연층의 도체층의 두께) > 40인 경우를 참고예로 하였다.
(제4실시예-1)
제10도를 참조하여 상술한 제4실시예와 마찬가지이지만, 다음과 같이 설정하 였다.
코어기판의 도체층(전원층)의 두께: 15 μm
중간도체층(전원층)의 두께: 20 μm
코어기판의 전원층의 두께의 합계: 50 μm
층간절연층의 도체층의 두께: 15 μm
(제4실시예-2)
제4실시예와 마찬가지이지만, 다음과 같이 제조했다.
코어기판의 도체층(전원층)의 두께: 20 μm
중간도체층(전원층)의 두께: 20 μm
코어기판의 전원층의 두께의 합계: 60 μm
층간절연층의 도체층의 두께: 15 μm
(제4실시예-3)
제4실시예와 마찬가지이지만, 다음과 같이 제조하였다.
코어기판의 도체층(전원층)의 두께: 25 μm
중간도체층(전원층)의 두께: 25 μm
코어기판의 전원층의 두께의 합계: 75 μm
층간절연층의 도체층의 두께: 15 μm
(제4실시예-4)
제4실시예와 마찬가지이지만, 다음과 같이 제조했다.
코어기판의 도체층(전원층)의 두께: 50 μm
중간도체층(전원층)의 두께: 100 μm
코어기판의 전원층의 두께의 합계: 200 μm
층간절연층의 도체층의 두께: 10 μm
(제4실시예-5)
제4실시예와 마찬가지이지만, 다음과 같이 제조했다.
코어기판의 도체층(전원층)의 두께: 55 μm
중간도체층(전원층)의 두께: 250 μm
코어기판의 전원층의 두께의 합계: 360 μm
층간절연층의 도체층의 두께: 12 μm
(제4실시예-6)
제4실시예와 마찬가지이지만, 다음과 같이 제조했다.
코어기판의 도체층(전원층)의 두께: 55 μm
중간도체층(전원층)의 두께: 250 μm
코어기판의 전원층의 두께의 합계: 360 μm
층간절연층의 도체층의 두께: 9 μm
[제5실시예] 다층코어기판
제12도 ∼ 제20도를 참조하여 본발명의 제5실시예에 관한 다층프린트배선판에 대해서 설명한다.
먼저, 제5실시예에 관한 다층프린트배선판(10)의 구성에 대해서, 제19도, 제20도를 참조하여 설명한다. 제19도는 상기 다층프린트배선판(10)의 단면도를 제20 도는 제19도에 도시한 다층프린트배선판(10)에 IC칩(90)을 취부하고, 도터보드(94)로 탑재한 상태를 도시하고 있다. 제19도에 도시하는 것처럼, 다층프린트배선판(10)에서는 다층코어기판(30)을 사용한다. 다층코어기판(30)의 표면측에 도체회로(34), 도체층(34P), 이면에 도체회로(34), 도체층(34E)가 형성되어 있다. 상측의 도체층(34P)은 전원용의 플레인층으로 하여 형성되고, 하측의 도체층(34E)는 어스용의 플레인층으로서 형성된다. 또한 다층코어기판(30)의 내부의 표면측에 내층의 도체회로(16), 도체층(16E), 이면에 도체회로(16), 도체층(16P)이 형성된다. 상측의 도체층(16E)은 어스용의 플레인층으로서 형성되고, 하측의 도체층(16P)은 전원용의 플레인층으로서 형성된다. 전원용 플레인층과의 접속은 스루홀이나, 비아홀에 의해 행해진다. 플레인층은 편측만의 단층이거나, 2층 이상으로 배치된 경우도 좋다. 2층 ∼ 4층으로 형성되는 것이 바람직하다. 4층 이상에서는 전기적인 특성의 향상이 확인되지 않기 때문에 그 이상 다층으로 해도 그 효과는 4층과 동등한 정도이다. 특히, 2층으로 형성되는 경우는 다층코어기판의 강성일치라는 점에 있어서, 기판의 신장률이 일치되어, 휨이 발생하기 어렵게 된다. 다층코어기판(30) 중앙에는 전기적으로 격리절연된 금속판(12)이 수용된다. (해당 금속판(12)은 심재로서의 역할도 완수하지만, 스루홀이나 비아홀 등과의 전기적인 접속이 되어 있지 않다. 주로 기판의 휨에 대한 강성을 향상시킨다.) 상기 금속판(12)에 절연수지층(14)을 개재하여 표면측에 내층의 도체회로(16), 도체층(16E), 이면에 도체회로(16), 도체층(16P)이, 또한 절연수지층(18)을 개재하여 표면측에 도체회로(34), 도체층(34P)이 이면에 도체회로(34), 도체층(34E)이 형성된다. 다층코어기판(30)은 스루홀(36) 을 개재하여 표면측과 이면측의 접속이 이루어진다.
다층코어기판(30)의 표면의 도체층(34P, 34E) 상에는 비아홀(60) 및 도체회로(58)가 형성된 층간수지절연층(50)과, 비아홀(160) 및 도체회로(158)가 형성된 층간수지절연층(150)이 배설된다.
해당 비아홀(160) 및 도체회로(158)의 상층에는 솔더레지스트층(70)이 형성되고, 상기 솔더레지스트층(70)의 개구부(71)를 개재하여, 비아홀(160) 및 도체회로(158)에 범프(76U, 76D)가 형성된다.
제20도 중에 도시하는 것처럼, 다층프린트배선판(10)의 상측면의 땜납범프(76U)는 IC칩(90)의 랜드(92)로 접속된다. 또한, 칩콘덴서(98)가 실장된다. 한편, 하측의 외부단자(76D)는 도터보드(94)의 랜드(96)으로 접속된다. 이 경우에 대한 외부단자는 PGA, BGA 땜납범프 등을 가리킨다.
여기서 코어기판(30) 표층의 도체층(34P, 34E)은 두께 10 ∼ 60 μm로 형성되어, 내층의 도체층(16P, 16E)는 두께 10 ∼ 250 μm로 형성되어, 층간수지절연층(50) 상의 도체회로(58) 및 층간수지절연층(150) 상의 도체회로(158)는 10 ∼ 25 μm에 형성된다.
제5실시예의 다층프린트배선판에서는 코어기판(30)의 표층의 전원층(도체층)(34P), 도체층(34), 내층의 전원층(도체층)(16P), 도체층(16E) 및 금속판(12)을 두껍게 함으로써, 코어기판의 강도가 증가한다. 따라서 코어기판 자체를 얇게 했다고 해도, 휨이나 발생한 응력을 기판자체에서 완화하는 것이 가능하다.
또 도체층(34P, 34E), 도체층(16P, 16E)을 두껍게 하는 것에 의해, 도체 자 체의 체적을 증가시킬 수 있다. 상기 체적이 증가하는 것에 의해, 도체에서의 저항을 저감할 수 있다.
또한, 도체층(34P, 16P)을 전원층으로 사용하는 것으로, IC칩(90)으로 전원 공급 능력을 향상시킬 수 있다. 따라서, 상기 다층프린트기판 상에 IC칩을 실장한 때에, IC칩∼기판∼전원까지의 루프인덕턴스를 저감할 수 있다. 따라서, 초기 동작에 대한 전원 부족이 작게 되기 때문에, 전원 부족이 일어나기 어렵게 되고, 이 때문에 고주파 영역의 IC칩을 실장했다고 해도, 초기 동작에 대한 오작동이나 에러 등을 야기하는 현상이 발생하지 않는다. 또한 도체층(34E, 16E)을 어스층으로 사용하는 것으로, IC칩의 신호, 전력 공급에 노즐이 중첩하지 않게 되고, 오동작이나, 에러를 방지할 수 있다. 콘덴서를 실장함으로써, 콘덴서 내에 축적되어 있는 전원을 보조적으로 사용할 수 있어, 전원 부족이 일어나기 어렵게 된다. 특히, IC칩의 직하에 배설됨으로써, 그 효과(전원 부족을 일으키기 어렵게 한다)는 매우 현저하다. 그 이유로서, IC칩의 직하이면, 다층프린트배선판에서의 배선 길이를 짧게 할 수 있기 때문이다.
제5실시예에서는 다층코어기판(30)은 내층에 두꺼운 도체층(16P, 16E)을 표면에 얇은 도체층(34P, 34E)을 가지고, 내층의 도체층(16P, 16E)과 표면의 도체층(34P, 34E)을 전원층용의 도체층, 어스용의 도체층으로서 사용한다. 즉, 내층측에 두꺼운 도체층(16P, 16E)을 배치해도, 도체층을 덮는 수지층이 형성되어 있다. 때문에, 도체층이 기인되어 요철을 상쇄시킴으로써, 다층코어기판(30)의 표면을 평탄하게 할 수 있다. 이 때문에, 층간절연층(50, 150)의 도체층(58, 158)에 굴곡을 발생시키지 않게 다층코어기판(30)의 표면에 얇은 도체층(34P, 34E)을 배치해도, 내층의 도체층(16P, 16E)으로 보충한 두께로 코어의 도체층으로서 충분한 두께를 확보할 수 있다. 굴곡이 발생하지 않기 때문에 층간절연층 상의 도체층의 인피던스에 좋지 않은 상태가 발생하지 않는다. 도체층(16P, 34P)을 전원층용의 도체층으로서 도체층(16E, 34E)을 어스용의 도체층으로서 사용하는 것으로, 다층프린트배선판의 전기 특성을 개선하는 것이 가능하다.
또한, 코어기판 내에서 도체층(34P)과 도체층(16P)과의 사이의 신호선(16)(도체층(16E)과 동층)을 배치함으로써, 마이크로스트립 구조를 형성시킬 수 있다.
마찬가지로, 도체층(16E)과 도체층(34E)와의 사이의 신호선(16)(도체층(16P)와 동층)을 배치함으로써, 마이크로스트립 구조를 형성시킬 수 있다. 마이크로스트립 구조를 형성시킴에 의해, 인덕턴스로 저하하고, 인피던스 일치를 얻을 수 있는 것이다. 따라서, 전기 특성도 안정화할 수 있다.
즉, 코어기판의 내층의 도체층(16P, 16E) 두께를 층간절연층(50, 150) 상의 도체층(58, 158) 보다도 두껍게 한다. 이것에 의해, 다층코어기판(30)의 표면에 얇은 도체층(34E, 34P)을 배치해도, 내층의 두꺼운 도체층(16P, 16E)으로 보충하는 것으로, 코어의 도체층으로서 충분한 두께가 확보된다. 그 비율은 1 < (코어 내층의 도체층 / 층간절연층의 도체층)
Figure 112009005460862-PAT00016
40인 것이 바람직하다. 또한, 1.2
Figure 112009005460862-PAT00017
(코어 내층의 도체층 / 층간절연층의 도체층)
Figure 112009005460862-PAT00018
30인 것이 또한 바람직하다.
다층코어기판(30)은 전기적으로 격리절연된 금속판(12)의 양면에 수지층(14) 을 개재시켜, 내층의 도체층(16P, 16E)이, 또한, 상기 내층의 도체층 (16P, 16E)의 외측에 수지층(18)을 개재시켜 표면의 도체층(34P, 34E)이 형성된다. 중앙부에 전기적으로 격리절연된 금속판(12)을 배치함으로써, 충분한 기계적인 강도를 확보할 수 있다. 또한, 금속판(12)의 양면에 수지층(14)을 개재시켜, 내층의 도체층(16P, 16E)을 또한 상기 내층의 도체층(16P, 16E)의 외측에 수지층(18)을 개재시켜, 표면의 도체층(34P, 34E)을 형성하는 것으로, 금속판(12)의 양면에서 대칭성을 갖게하여, 히트사이클 등에 있어서, 휨, 굴곡이 발생하는 것을 방지한다.
제21도는 제5실시예의 개선하여 변경된 예를 도시하고 있다. 상기 예는 IC칩(90)의 직하에 콘덴서(98)를 배치하고 있다. 때문에, IC칩(90)과 콘덴서(98)의 거리가 가깝고, IC칩(90)으로 공급하는 전원의 전압 강하를 방지할 수 있다.
이어서, 제19도에 도시하는 다층프린트배선판(10)의 제조 방법에 대해서 제12도 ∼ 제18도를 참조하여 설명한다.
(1) 금속층의 형성
제12도 (A)에 도시하는 도께 50 ∼ 400 μm의 사이의 내층금속층(금속판)(12)에 표층을 관통하는 개구(12a)를 구성한다(제12도(B)). 금속층의 재질로서는 동, 니켈, 아연, 알루미늄, 철 등의 금속이 배합되어 있는 것을 사용할 수 있다. 개구(12a)는 펀칭, 에칭, 드릴링, 레이저 등에 의해 천공한다. 경우에 따라서는, 개구(12a)를 형성한 금속층(12)의 전면에 전해 도금, 무전해 도금, 치환 도금, 스패터에 의해, 금속막(13)을 피복하여도 좋다(제12도(C)). 또한, 금속판(12)은 단층이거나, 2층 이상의 복수층이어도 좋다. 또, 금속막(13)은 개구(12a)의 각부(角部 에) 있어서, 곡면으로 형성하는 편이 바람직하다. 따라서, 응력이 집중하는 포인트가 없게 되고, 그 주변에 크랙 등의 좋지 않은 상태가 발생하기 어렵게 된다.
(2) 내층절연층의 형성
금속층(12)의 전체를 덮고, 개구(12a) 내부를 충전하기 위해, 절연수지를 사용한다. 형성 방법으로서 예를 들면, 두께 30 ∼ 200 μm 정도의 B스테이지 상의 수지필름을 금속판(12)으로 끼우고 나서, 열압착한 후, 경화시켜, 절연수지층(14)을 형성할 수 있다(제12도(D)). 경우에 따라서는 도포, 도포와 필름 압착의 혼합, 또는 개구 부분만을 도포하여, 그 후, 필름으로 형성해도 된다.
재료로서는 폴리이미드수지, 에폭시수지, 페놀수지, BT수지 등의 열경화성수지를 그래스크로스 등의 심재에 함침시킨 프리프래그를 사용하는 것이 바람직하다. 이 외에도 수지를 사용해도 좋다.
(3) 금속박의 부착
수지층(14)으로 덮여진 금속층(12)의 양면에 내층금속층(16α)을 형성시킨다(제12도(E)). 그 일례로서 두께 12 ∼ 275 μm의 금속박을 적층시켰다.
금속박을 형성시키는 것 이외의 방법으로서, 편면동장적층판을 적층시킨다.
금속박 상에 도금 등으로 형성할 수도 있다.
(4) 내층금속층의 회로 형성
2층 이상으로 해도 좋다. 아디티브법에 의해 금속층을 형성해도 좋다.
텐팅법, 에칭 공정 등을 거쳐, 내층금속층(16α)에서 내층도체층(16, 16P, 16E)을 형성시켰다(제12도(F)). 이 때의 내층도체층의 두께는 10 ∼ 250 μm로 형 성시켰다. 그러나, 상기 범위를 초과해도 좋다.
(5) 외층절연층의 형성
내층도체층(16, 16P, 16E)의 전체를 덮고, 또한 외층금속과 그 회로간의 극간을 충전하기 위해, 절연수지를 사용한다. 형성 방법으로서 예를 들면, 두께 30 ∼ 200 μm 정도의 B스테이지상의 수지 필름을 금속판으로 끼우고 나서, 열압착한 후, 경화시켜, 외층절연수지(18)를 형성한다(제13도(A)). 경우에 따라서는, 도포, 도포와 필름 압착의 혼합, 또는 개구부분만을 도포하고, 그 후, 필름으로 형성해도 된다. 가압하는 것으로 표면을 평탄하게 할 수 있다.
(6) 최외층의 금속박의 부착
외층절연수지층(18)으로 덮은 기판의 양면에 최외층의 금속층(34β)을 형성시킨다(제13도(B)). 그 일례로서, 두께 10 ∼ 275 μm의 금속박을 적층시킨다. 금속박을 형성시키는 이외의 방법으로서, 편면동장적층판을 적층시킨다. 금속박 상에 도금 등으로 2층 이상으로 해도 된다. 아디티브법에 의해 금속층을 형성해도 된다.
(7) 스루홀 형성
기판의 표리를 관통하는 개구경 50 ∼ 400 μm의 스루홀용 통공(36α)을 형성한다(제13도(C)). 형성 방법으로서는 드릴, 레이저 또는 레이저와 드릴의 복합에 의해 형성된다 (최외층의 절연층의 개구를 레이저로 행하고, 경우에 따라서는 상기 레이저에서의 개구를 타겟마크로 사용하고, 그 후, 드릴로 개구하여 관통시킨다). 형상으로서는 직선상의 측벽을 가지는 것이 바람직하다. 경우에 따라서는 테이퍼 상이어도 된다. 스루홀의 도전성을 확보하기 위해, 스루홀용 통공(36α)내에 도금 막(22)을 형성하고, 표면을 조화시킨 후(제13도(D)), 충전수지(23)를 충전하는 것이 바람직하다(제13도(E)). 충전수지로서는 전기적으로 절연되어 있는 수지재료, (예를 들면, 수지 성분, 경화제, 입자 등이 함유된 것.), 금속 입자에 의한 전기적인 접속을 행하는 도전성재료 (예를 들면, 금, 동 등의 금속 입자, 수지 재료, 경화제 등이 함유된 것.)의 어느 것이든 사용할 수 있다.
도금으로서는 전해 도금, 무전해 도금, 패널 도금 (무전해 도금과 전해 도금) 등을 사용할 수 있다. 금속으로서는 동, 니켈, 코발트, 인 등을 함유하는 것으로 형성된다. 도금 금속의 두께로서는 5 ∼ 30 μm의 사이에서 형성되는 것이 바람직하다.
스루홀용 통공(36α) 내에 충전하는 충전수지(23)는 수지 재료, 경화제, 입자 등으로 되는 것을 절연재료를 사용하는 것이 바람직하다. 입자로서는 실리카, 알루미나 등의 무기 입자, 금, 은, 동 등의 금속 입자, 수지 입자 등의 단독 또는 복합으로 배합된다. 입경이 0.1 ∼ 5 μm의 것을 동일경 또는 복합경의 것을 혼합한 것을 사용할 수 있다. 수지 재료로서는 에폭시수지 (예를 들면, 비스페놀형 에폭시수지, 노보락형 에폭시수지 등), 페놀수지 등의 열경화성수지, 감광성을 가지는 자외선경화수지, 열가소성수지 등이 단일 또는 혼합한 것을 사용할 수 있다. 경화제로서는 이미다졸계 경화제, 아민계 경화제 등을 사용할 수 있다. 이 외에도, 경화안정제, 반응안정제, 입자 등을 함유하여도 좋다.
도전성재료를 사용해도 된다. 이 경우에는 금속입자, 수지성분, 경화제 등으로 되는 것이 도전성 재료인 도전성 패스트가 된다. 경우에 따라서는, 땜납, 절연 수지 등의 절연재료의 표층에 도전성을 가지는 금속막을 형성한 것 등을 사용해도 좋다. 도금으로 스루홀용 통공(36α) 내부를 충전하는 것도 가능하다. 도전성 패스트는 경화수축이 일어남으로, 표층에 요부를 형성시키는 경우가 있기 때문이다.
(8) 최외층의 도체 회로 형성
전체에 도금막을 피복하는 것으로 스루홀(36)의 직하에 커버도금(25)을 형성해도 된다(제14도 (A)). 그 후, 텐팅법, 에칭 공정 등을 거쳐, 외층의 도체 회로(34, 34P, 34E)를 형성한다(제14도(B)). 이것에 의해 다층코어기판(30)을 완성한다.
이 때, 도시되어 있지 않지만, 다층코어기판의 내층의 도체층(16) 등의 전기 접속을 비아홀이나 블라인드 스루홀, 블라인드 비아홀에 의해 실행하여도 된다.
이 후, 제조 방법은 제1도(C) ∼ 제5도를 참조하여 상술한 제1실시예와 같이 다층코어기판(30)에 층간수지절연층(50, 150), 도체회로(58, 158)를 형성한다.
(9) 도체 회로(34)를 형성한 다층코어기판(30)을 흑화 처리, 및 환원 처리 하여, 도체 회로(34), 도체층(34P, 34E)의 전표면에 조화면(34β)을 형성한다(제14도(C)).
(10) 다층코어기판(30)의 도체회로비형성부에 수지충전재(40)의 층을 형성한다(제15도(A)).
(11) 상기 처리를 끝낸 기판의 편면을 벨트샌드 등의 연마에 의해,
도체층(34P, 34E)의 외연부에 수지충전재(40)가 남지 않도록 연마하고, 다음으로, 상기 연마에 의한 흠집을 제거하기 위해, 도체층(34P, 34E)의 전표면(스루홀 의 랜드 표면을 포함한다)에 버프 등으로 또한 연마를 한다. 이러한 일련의 연마를 기판의 다른 면에 대해서도 같이 실행한다. 다음으로, 100℃에서 1시간, 150℃에서 1시간의 가열처리를 하여, 수지충전재(40)를 경화하였다(제15도(B)).
또, 도체회로 간의 수지충전을 실행하지 않아도 된다. 이 경우에는 층간절연층 등의 수지층에서 절연층의 형성과 도체회로 간의 충전을 실행한다.
(12) 상기 다층코어기판(30)에 에칭액을 기판의 양면에 스프레이로 내뿜어, 도체회로(34), 도체층(34P, 34E)의 표면과 스루홀(36)의 랜드 표면과 내벽을 에칭 등에 의해, 도체회로의 전표면에 조화면(36β)을 형성했다(제15도(C)).
(13) 다층코어기판(30)의 양면에 층간수지절연층용 수지필름 50?를 기판 상에 탑재하고, 가압착하여 재단한 후, 또한 진공 라미네이트 장치를 사용하여 부착함으로써, 층간수지절연층을 형성하였다(제16도(A)).
(14) 다음으로, 층간수지절연층 상에, 두께 1.2 mm의 관통공이 형성된 마스크를 개재하여, 파장 10.4 μm의 CO2가스 레이저로 빔경 4.0 mm, 톱핫모드, 펄스폭 7.9 μ초, 마스크의 관통공경 1.0 mm, 1 쇼트의 조건으로 층간수지절연층(2)에 직경 80 μm인 비아홀용 개구(50a)를 형성하였다(제16도(B)).
(15) 다층코어기판(30)을 60 g/ℓ의 과망간산을 함유하는 80℃의 용액에 10분간 침지하고, 비아홀용 개구(50a)의 내벽을 포함하는 층간수지절연층(50)의 표면에 조화면(50α)을 형성하였다(제15도(c)). 조화면은 0.1 ∼ 5 μm의 사이에서 형성하였다.
(16) 다음으로, 상기 처리를 끝낸 다층코어기판(30)을 중화용액(시프레이사 제)에 침지하고 나서, 물세정했다. 또한, 조면화처리(조화 깊이 3 μm)한 상기 기판의 표면에 팔라듐 촉매를 부여함으로써, 층간수지절연층의 표면 및 비아홀용 개구의 내벽면에 촉매핵을 부착시켰다.
(17) 다음으로, 무전해 동도금 수용액 중에 촉매를 부여한 기판을 침지하여, 조면 전체에 두께 0.6 ∼ 3.0 μm의 무전해 동도금막을 형성하고, 비아홀용 개구(50a)의 내벽을 함유하는 층간수지절연층(50)의 표면에 무전해 동도금막(52)이 형성된 기판을 얻는다(제15도(D)).
(18) 무전해 동도금막(52)이 형성된 기판에 시판되는 감광성 드라이 필름을 부착하고, 마스크를 탑재하여, 형상 처리함으로써, 도금 레지스트(54)를 설치하였다(제17도(A)). 도금 레지스트의 두께는 10 ∼ 30 μm 사이의 것을 사용했다.
(19) 이어서, 다층코어기판(30)에 전해 도금을 시행하고, 도금 레지스트(54) 비형성부에 두께 5 ∼ 20 μm의 전해 동도금막(56)을 형성하였다(제17도(B)).
(20) 또한, 도금 레지스트를 5% 정도의 KOH로 박리 제거한 후, 상기 도금 레지스트 하의 무전해 도금막을 유산과 과산화수소의 혼합액으로 에칭 처리하여 용해 제거하고, 독립의 도체 회로(58) 및 비아홀(60)로 하였다(제17도(C)).
(21) 이어서, 상기(12)와 같은 처리를 시행하여, 도체 회로(58) 및 비아홀(60)의 표면에 조화면(58α, 60α)를 형성하였다. 상층의 도체 회로(58)의 두께는 5 ∼ 20 μm로 형성되었다. 본 발명의 두께는 15 μm였다.(제17도(D)).
(22) 상기 (14) ∼ (21)의 공정을 반복함으로써, 또한 상층의 도체 회로를 형성하고, 다층배선판을 얻었다(제18도(A)).
(23) 다음으로, 다층배선기판의 양면에 솔더레지스트 조성물(70)을 12 ∼ 30 μm의 두께로 도포하고, 70℃에서 20분간, 70℃에서 30분간의 조건에서 건조 처리를 실시한 후(제18도(B)), 솔더레지스트 개구부의 패턴이 그려진 두께 5mm의 포토마스크를 솔더레지스트층(70)에 밀착시켜, 1000 mJ/㎠의 자외선으로 노광하고, DMTG 용액으로 현상 처리하여, 200μm의 직경인 개구(71)를 형성하였다(제18도(C)).
그리고, 또한, 80℃에서 1시간, 100℃에서 1시간, 120℃에서 1시간, 150℃에서 3시간의 조건으로 각각 가열 처리를 하여 솔더레지스트층을 경화시켜, 개구를 가지고, 그 두께가 10 ∼ 25μm의 솔더레지스트 패턴층을 형성하였다.
(24) 다음으로, 솔더레지스트층(70)을 형성한 기판을 무전해 니켈도금액에 침지하여, 개구부(71)에 두께 5μm의 니켈 도금층(72)을 형성하였다. 또한 상기 기판을 무전해 금도금액에 침지하여, 니켈도금층(72) 상에 두께 0.03μm의 금도금층(74)을 형성하였다.(제18도(D)). 니켈-금층 이외에도, 주석, 귀금속층(금, 은, 팔라듐, 백금 등)의 단층을 형성해도 좋다.
(25) 이후, 기판의 IC칩을 탑재하는 면의 솔더레지스트층(70)의 개구(71)에 주석-납을 함유하는 땜납 페이스트를 인쇄하고, 또 다른 방향의 면의 솔더레지스트층의 개구에 주석-안티몬을 함유하는 땜납 페이스트를 인쇄한 후, 200℃에서 리프로하는 것에 의해, 외부 단자를 형성하고, 땜납범프를 가지는 다층프린트배선판을 제조하였다(제19도).
땜납범프(76U)를 개재하여 IC칩(90)을 취부하고, 칩콘덴서(98)를 실장한다. 그리고 외부 단자(76D)를 개재시켜, 도터보드(94)에 취부한다(제20도).
또, 제5실시예에 있어서, 1 < (코어기판의 전원층의 두께 / 층간절연층의 도체층의 두께)
Figure 112009005460862-PAT00019
40의 것을 적합한 예로 하여, (코어기판의 전원층의 두께 / 층간절연층의 도체층의 두께)
Figure 112009005460862-PAT00020
1을 비교예로 하였다. (코어기판의 전원층의 두께 / 층간절연층의 도체층의 두께) > 40의 것을 참조예로 하였다.
(제5실시예-1)
제19도를 참조하여 상술한 제5실시예와 마찬가지이지만, 다음과 같이 설정하였다.
코어기판의 내층의 도체층의 두께: 50μm
표층의 도체층의 두께: 20μm
코어기판의 도체 회로의 두께의 합계: 100μm
층간절연층의 도체층의 두께: 15μm
내층의 도체층과 표층의 도체층으로 전원층의 역할을 완수하였다. 그러나, 표층의 도체층의 면적은 랜드 정도의 것이어서, 내층의 도체층과 비교하면 면적이 작았으므로, 전원을 강하시키는 효과는 상쇄되어 버렸다. 때문에, 코어기판의 도체층 두께의 합은 내층의 2층의 도체층을 보충한 것이다.
(제5실시예-2)
내층의 도체층과 표층의 도체층으로 전원층의 역할을 완수하였다. 표층, 내층각 1층씩에서의 스루홀에 의해, 전기적인 접속이 이루어졌다.
코어기판의 내층의 도체층의 두께: 60μm
외층의 도체층의 두께: 20μm
코어기판의 도체회로의 두께의 합계: 80μm
층간절연층의 도체층의 두께: 15μm
내층의 도체층과 표층의 도체층으로 각 1층씩 전원층의 역할을 완수하였다. 표층의 도체층의 면적은 내층의 도체층의 면적과 같았다. 전원을 강하시키는 효과를가진다. 때문에, 코어기판의 도체층의 두께의 합은 내층의 도체층과 표층의 도체층을 보충한 것이다.
(제5실시예-3)
내층의 도체층과 표층의 도체층으로 전원층의 역할을 완수하였다. 표층, 내층의 각1층씩에서의 스루홀에 의해 전기적인 접속이 이루어졌다.
코어기판의 내층의 도체층의 두께: 75μm
외층의 도체층의 두께: 20μm
코어기판의 도체회로의 두께의 합: 150μm
층간절연층의 도체층의 두께: 15μm
내층의 도체층과 표층의 도체층으로 전원층의 역할을 완수하였다. 그러나, 표층의 도체층의 면적은 랜드 정도의 것이어서, 내층의 도체층과 비교하면 면적이 작아졌으므로 전원을 강하시키는 효과는 상쇄되어 버렸다. 그 때문에 코어기판의 도체층의 두께의 합은 내층1층의 도체층의 두께이다.
(제5실시예-4)
제5실시예-3과 마찬가지이지만, 다음과 같이 제조했다.
코어기판의 내층의 도체층(전원층)의 두께: 200μm
표층의 도체층(전원층)의 두께: 20μm
코어기판의 도체회로의 두께의 합계: 200μm
층간절연층의 도체층의 두께: 10μm
코어기판의 도체회로의 두께의 합은 내층의 도체층을 보충한 것이다.
(제5실시예-5)
제5실시예-3과 마찬가지이지만, 다음과 같이 제조하였다.
코어기판의 내층의 도체층(전원층)의 두께: 240μm
표층의 도체층(전원층)의 두께: 20μm
코어기판의 도체회로의 두께의 합계: 240μm
층간절연층의 도체층의 두께: 8μm
코어기판의 도체 회로의 두께의 합은 내층을 구성하는 층의 도체층을 보충한 것이다.
(제5실시예-6)
제5실시예-2와 마찬가지이지만, 다음과 같이 제조했다.
코어기판의 내층의 도체층(전원층)의 두께: 250μm
표층의 도체층(전원층)의 두께: 25μm
코어기판의 도체회로의 두께의 합계: 300μm
층간절연층의 도체층의 두께: 7.5μm
[제6실시예] 콘덴서 내장 코어기판
제22도 및 제23도를 참조하여 제6실시예에 관한 다층프린트배선판에 대해서 설명한다.
제6실시예의 다층프린트배선판에서는 코어기판(30)에 칩콘덴서(20)가 내장되어 있다.
제22도는 제6실시예에 관한 다층프인트배선판(10)의 단면도를, 제23도는 제22도에 도시하는 다층프린트배선판(10)에 IC칩(90)을 취부한 상태를 나타내고 있다. 제22도에 도시한 것처럼, 다층프린트배선판(10)에서는 코어기판(30)이 수지기판(30A) 및 수지층(30B)으로 된다. 수지기판(30A)에는 콘덴서(20)를 수용하기 위해 개구(31a)가 배설되어 있다. 콘덴서(20)의 전극은 수지층(30B)에 배설된 비아홀(33)에 의해 접속이 이루어진다. 코어기판(30)의 상면에는 도체회로(34) 및 전원층을 형성하는 도체층(34P)가 형성되고, 또, 코어기판(30)의 양면에는 비아홀(60) 및 도체회로(58)가 배치된 층간수지절연층(50)이 형성되어 있다. 코어기판(30)에는 스루홀(36)이 형성되어 있다. 층간수지절연층(50)의 상층에는 솔더레지스트층(70)이 형성되어 있고, 상기 솔더레지스트층(70)의 개구부(71)를 개재하여, 비아홀(160) 및 도체회로(158)에 범프(76U, 76D)가 형성되어 있다.
제23도 중에 도시한 것처럼, 다층프린트배선판(10)의 상면측의 땜납범프(76U)는 IC칩(90)의 랜드(92)로 접속된다. 또한 칩콘덴서(98)가 실장된다.
한편, 하측의 땜납범프에 접속용의 도전성 접속핀(99)이 취부된다.
여기서, 도체층(34E)은 30μm로 형성되어 있다. 상기 제6실시예에 있어서는 코어기판(30)내에 콘덴서(20)를 내장하기 때문에, 제1실시예를 상향하는 효과를 얻 게 된다.
(제6실시예-1)
제22도를 참조하여 상술한 제6실시예와 마찬가지이지만, 다음과 같이 설정하였다.
코어기판의 도체층의 두께: 30μm
코어기판의 전원층의 두께: 30μm
층간절연층의 도체층의 두께: 15μm
(제6실시예-2)
제6실시예와 마찬가지이지만, 다음과 같이 설정하였다.
코어기판의 도체층의 두께: 55μm
코어기판의 전원층의 두께: 55μm
층간절연층의 도체층의 두께: 15μm
(제6실시예-3)
코어기판의 도체층의 두께: 75μm
코어기판의 전원층의 두께: 75μm
층간절연층의 도체층의 두께: 15μm
(제6실시예-4)
제6실시예-1과 마찬가지이지만, 다음과 같이 설정하였다.
코어기판의 도체층(전원층)의 두께: 180μm
층간절연층의 도체층의 두께: 6.0μm
(비교예)
제1실시예 ∼ 제5실시예에 있어서, (코어기판의 전원층의 두께 / 층간절연층의 도체층의 두께)
Figure 112009005460862-PAT00021
1을 비교예로 하였다. 그 실례로서, 코어기판의 전원층의 두께: 15μm, 층간절연층의 도체층의 두께: 15μm로 설정하였다.
(참고예)
제1실시예 ∼ 제5실시예에 있어서, (코어기판의 전원층의 두께 / 층간절연층의 도체층의 두께)
Figure 112009005460862-PAT00022
40을 참고로 했다. 그 실례로서, 코어기판의 전원층의 두께: 415 μm, 층간절연층의 도체층의 두께: 10μm로 설정하였다.
참고예로는 적합한 예와 같은 효과를 얻을 수 있지만, 그 이외에서 나쁜 상태가 발생할 우려가 있고, 적합한 예보다도 약간 적합하지 않다.
각각의 실시예 및 비교예와 참고예의 기판에 주파수 3.1 GHz의 IC칩을 실장하고,
같은 양의 전원을 공급하여 기동시킨 때의 전압이 강하한 양을 측정하였다. 이 때의 전압 강하량에서의 평균치를 나타내었다. 전원전압 1.0V인 때의 변동된 전압 강하량의 평균치이다.
또, 각각의 실시예 및 비교예와 참고예의 바이어스 고온고습 조건(130, 습도 85 wt%, 2 V 인가)하에 대한 신뢰성 시험을 하였다. 시험 시간은 100 hr, 300 hr, 500 hr, 1000 hr으로 실행하여, IC의 오동작 유무, 코어도체층의 비어 접속 오픈의 유무에 대해서 각각 실시예 및 비교예에 대해서 검증을 하였다. 이 결과를 제27도, 제28도 중의 도표에 표현하였다.
또한, 도체층의 두께에 대해서도 검증을 하였다. 횡축에 (코어의 전원층 두께 / 층간절연층 두께의 비)를 설정하고, 종축에 최대 전압 강하량(V)을 설정하여 시뮬레이트한 결과를 제29도에 도시하였다.
모든 실시예, 비교예, 참고예의 측정 결과를 토대로 실시한다. 이 외에 대해서는 시뮬레이트하여 작성하였다.
제27도, 제28도에서 적합한 예로 작성한 경우는 IC칩의 오작동이나 오픈 등이 되기 어렵다. 결국, 전기 접속성과 신뢰성이 확보된다.
비교예에서는 IC칩의 오작동을 일으키기 때문에 전기 접속성에 문제가 있고, 도체의 두께가 얇기 때문에, 신뢰성 시험 하에서 발생한 응력을 완충하지 않고, 비어 접속부에서의 박리 현상이 발생해 버렸다. 따라서, 신뢰성이 저하해 버렸다. 그러나 코어기판의 전원층의 두께 / 층간절연층의 도체층의 두께의 비 1.2를 초과하면, 그 효과가 나타난다.
코어기판의 전원층의 두께 / 층간절연층의 도체층의 두께 비 40을 초과하면(참고예), 상층의 도체 회로에 대한 나쁜 현상 (예를 들면, 상층의 도체 회로에 응력의 발생이나 굴곡에 의한 밀착성의 저하를 발생시켜 버리는 등)때문에, 신뢰성이 저하해 버렸다. 통상적으로 문제는 없지만, 재료 등의 요인에 의해서는 그 경향이 발생해 버리는 것이다.
시험의 결과에서도 전기 특성을 충족하는 경우는 1 < (코어기판의 전원층의 두께 / 층간절연층의 도체층의 두께)이다. 또, 전기특성과 신뢰성의 요인을 충족하는 경우는 1 < (코어기판의 도체층의 두께 / 층간절연층의 두께)
Figure 112009005460862-PAT00023
40이란 경우 가 된다.
제27도, 제28도의 결과에 의해, 이 경우, 전원전압 1.0 V일 때, 변동 허용 범위 ±10 %이면, 전압의 거동이 안정되고, IC칩의 오작동 등을 일으키지 않는다. 결국, 이 경우, 전압강하량이 0.1 V이내이면, 전압 강하에 의한 IC칩으로의 오동작 등을 일으키지 않게 된다. 0.09 V 이하이면, 안정성이 증가하게 된다. 따라서, (코어기판의 전원층의 두께 / 층간절연층의 두께)의 비가 1.2를 초과하는 것이 바람직하다.
또, 1.2
Figure 112009005460862-PAT00024
(코어기판의 전원층의 두께 / 층간절연층의 두께)
Figure 112009005460862-PAT00025
40의 범위이면, 수치가 감소 경향이 되기 때문에, 그 효과가 얻기 쉽게 된다. 또 40 < (코어기판의 전원층의 두께 / 층간절연층의 두께)라는 범위에서는 전압강하량이 상승하고 있기 때문에, 코어부분에서의 비어 박리 등이 원인으로 전압 공급에 문제가 발생하게 된다. 재료 등의 선정으로 비어 박리가 억제되면, 상기 문제는 해결된다. 통상 사용하는 범위에서는 문제가 되지 않는다.
또한, 5.0 < (코어기판의 전원층의 두께 / 층간절연층의 두께)
Figure 112009005460862-PAT00026
40 미만이면, 전압 강하량이 거의 같게 되기 때문에, 안정된다. 결국, 이 범위가 가장 바람직한 비율 범위라고 할 수 있다.
본 발명에서 IC칩 ∼ 기판 ∼ 전원의 도체에 대한 저항을 저감시킬 수 있고, 전달 손실이 저감된다. 때문에 전달되는 신호나 전원이 바람직한 능력으로 발휘된다. 따라서, IC칩의 기능, 동작 등이 정상으로 작동하기 때문에 오작동이나 에러를 발생시키지 않는다. IC칩 ∼ 기판 ∼ 어스의 도체에 대한 저항을 저감시킬 수 있으 며, 신호선, 전원선에서의 노이즈의 중첩을 경감하며, 오작동이나 에러를 방지할 수 있다.
또 본발명에서 IC칩의 초기 기동시에 발생하는 전원 부족(전압 강하)의 정도가 작아지는 것도 알았고, 고주파 영역의 IC칩, 특히 3 GHz 이상의 IC칩을 실장했다고 해도, 문제없이 기동할 수 있다는 것을 알았다. 따라서, 전기적인 특성이나 전기 접속성도 향상시킬 수가 있는 것이다.
또한, 프린트기판의 회로내에서의 저항을 종래의 프린트기판과 비교해, 작게 할 수 있다. 따라서, 바이어스를 부가하여, 고온고습 하에서 실행하는 신뢰성 시험 (고온고습 바이어스 시험)을 실시하여도, 파괴하는 시간도 길게 되어, 신뢰성도 향상시킬 수 있다.
제 1도는 본 발명의 제1실시예의 다층프린트배선판의 제조 방법을 도시한 공정도이다.
제 2도는 제1실시예의 다층프린트배선판의 제조 방법을 도시한 공정도이다.
제 3도는 제1실시예의 다층프린트배선판의 제조 방법을 도시한 공정도이다.
제 4도는 제1실시예의 다층프린트배선판의 제조 방법을 도시한 공정도이다.
제 5도는 제1실시예의 다층프린트배선판의 제조 방법을 도시한 공정도이다.
제 6도는 제1실시예에 관한 다층프린트배선판의 단면도이다.
제 7도는 제1실시예에 관한 다층프린트배선판에 IC칩을 탑재한 상태를 도시한 단면도이다.
제 8도는 제3실시예에 관한 다층프린트배선판의 단면도이다.
제 9도는 제3실시예에 관한 다층프린트배선판에 IC칩을 탑재한 상태를 도시한 단면도이다.
제 10도는 제4실시예에 관한 다층프린트배선판의 단면도이다.
제 11도는 제4실시예에 관한 다층프린트배선판에 IC칩을 탑재한 상태를 도시한 단면도이다.
제 12도는 본 발명의 제5실시예의 다층프린트배선판의 제조 방법을 도시한 공정도이다.
제 13도는 제5실시예의 다층프린트배선판의 제조 방법을 도시한 공정도이다.
제 14도는 제5실시예의 다층프린트배선판의 제조 방법을 도시한 공정도이다.
제 15도는 제5실시예의 다층프린트배선판의 제조 방법을 도시한 공정도이다.
제 16도는 제5실시예의 다층프린트배선판의 제조 방법을 도시한 공정도이다.
제 17도는 제5실시예의 다층프린트배선판의 제조 방법을 도시한 공정도이다.
제 18도는 제5실시예의 다층프린트배선판의 제조 방법을 도시한 공정도이다.
제 19도는 제5실시예에 관한 다층프린트배선판의 단면도이다.
제 20도는 제5실시예에 관한 다층프린트배선판에 IC칩을 탑재한 상태를 도시한 단면도이다.
제 21도는 제5실시예의 변형예에 관한 다층프린트배선판에 IC칩을 탑재한 상태를 도시한 단면도이다.
제 22도는 제6실시예에 관한 다층프린트배선판의 단면도이다.
제 23도는 제6실시예에 관한 다층프린트배선판에 IC칩을 탑재한 상태를 도시한 단면도이다.
제 24도는 IC칩의 동작 중에 대한 전압 변화를 도시한 그래프이다.
제 25도는 IC칩의 동작 중에 대한 전압 변화를 도시한 그래프이다.
제 26도는 IC칩의 동작 중에 대한 전압 변화를 도시한 그래프이다.
제 27도는 실시예와 비교예와의 시험 결과를 도시한 도표이다.
제 28도는 실시예와 비교예와의 시험 결과를 도시한 도표이다.
제 29도는 (코어의 전원층 두께 / 층간절연층 두께의 비)에 대한 최대 전압 강하량(V)을 슈미레이트한 결과를 도시한 그래프이다.

Claims (4)

  1. 표면에 도체층이 형성되어 구성되는 수지제의 코어기판과,
    상기 코어기판 상에 형성되어 구성되는 층간절연층과,
    상기 층간절연층 상에 형성되어 구성되는 도체층과,
    상기 코어기판 표면의 도체층과 상기 층간절연층 상의 도체층을 전기적으로 접속하여 구성되는 비아홀을 가지는 다층프린트배선판에 있어서,
    상기 코어기판 표면의 도체층은 전원층용의 도체층 또는 어스용의 도체층이고,
    상기 코어기판 상의 도체층의 두께는 층간절연층 상의 도체층 두께 보다도 두꺼운 것을 특징으로 하는 다층프린트배선판.
  2. 표면에 도체층이 형성되어 구성되는 수지제의 코어기판과,
    상기 코어기판 상에 형성되어 구성되는 층간절연층과,
    상기 층간절연층 상에 형성되어 구성되는 도체층과,
    상기 코어기판 표면의 도체층과 상기 층간절연층 상의 도체층을 전기적으로 접속하여 구성되는 비아홀을 가지는 다층프린트배선판에 있어서,
    상기 코어기판 표면의 도체층은 전원층용의 도체층 또는 어스용의 도체층이 고,
    상기 코어기판 표면의 도체층의 두께 α1, 층간절연층 상의 도체층의 두께 α2에 대하여, α2 ＜ α1
    Figure 112009005460862-PAT00027
    40 α2 인 것을 특징으로 하는 다층프린트배선판.
  3. 제1항에 있어서,
    상기 코어기판 상의 도체층의 두께를 α1, 층간절연층 상의 도체층의 두께를 α2로 하고, 1.2α2
    Figure 112009005460862-PAT00028
    α1
    Figure 112009005460862-PAT00029
    40 α2 인 것을 특징으로 하는 다층프린트배선판.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    콘덴서가 표면에 실장되어 있는 것을 특징으로 하는 다층프린트배선판.
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