KR20090005947A - 전력용 반도체장치와 그 제조 방법 - Google Patents

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Abstract

본 발명은, 스위칭 특성의 악화나 기생 사이리스터의 동작 개시를 억제하고, 콜렉터와 콜렉터 전극의 접촉이 양호한 오믹성을 가지는 전력용 반도체장치와 그 제조 방법에 관하며, 단락 내량 등의 특성을 개선한 전력용 반도체장치와 그 제조 방법을 제공하는 것을 목적으로 한다. 제1도전형의 이미터 영역과, 상기 이미터 영역과 접촉하는 제2도전형의 베이스 영역과, 상기 베이스 영역과 접촉하는 제1도전형의 내압유지 영역과, 상기 내압유지 영역과 접촉하는 제2도전형인 콜렉터 영역과, 상기 콜렉터 영역과 접촉하여 배치되는 전극인 콜렉터 전극을 구비한다. 그리고, 상기 콜렉터 영역은, 전계완화 영역에 겹치는 영역과 능동 영역에 겹치는 영역 모두에 제2도전형의 도팬트가 있으며, 상기 전계완화 영역에 겹치는 영역에는 상기 능동 영역에 겹치는 영역과 비교하여 제2도전형 캐리어의 캐리어 밀도가 낮은 영역이 있다.
기생 사이리스터, 콜렉터 전극, 단락 내량, 캐리어 밀도

Description

전력용 반도체장치와 그 제조 방법{POWER SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR}
본 발명은 전력용 반도체장치와 그 제조 방법에 관하며, 레이저 어닐 기술에 의해 콜렉터 영역과 버퍼 영역의 양쪽 또는 어느 한쪽의 소정 위치에 있는 이온을 선택적으로 활성화하여 전력용 반도체장치의 단락 내량 등의 특성을 개선한 전력용 반도체장치와 그 제조 방법에 관한 것이다.
전력용 반도체장치는 인버터 등의 산업용 분야나 전자레인지 등의 민생기기 분야 등에 널리 응용되고 있다. 특히 전력용 전자공학의 분야에서는, 낮은 온 전압으로 고내압화에 유효한 IGBT(Insulated Gate Bipolar Transistor)가 주류를 이루고 있다. IGBT는 제1도전형의 이미터 영역을 구비한다. 그리고 이미터 영역과 접촉하여 제2도전형의 베이스 영역이 배치된다. 베이스 영역은 MOS구조의 일부를 구성하도록 형성된다. 베이스 영역은, 전술의 MOS구조의 게이트에 전압을 인가하면 도전형이 반전하는 영역을 가진다. 또한 베이스 영역과 접촉하여 제1도전형의 내압유지 영역이 배치된다. 내압유지 영역은, 전도도 변조에 의해 저항값를 저하시키고, IGBT의 온 전압을 저감하는 영역이다. 또한, 내압유지 영역과 접촉하여 제2도전형의 콜렉터가 배치된다. 그리고, 내압유지 영역의 외주에는 루프를 형성하도록 제2도전형의 가드링 구조가 배치된다. 가드링은 내압유지 영역의 전계 완화에 기여한다.
상기한 바와 같은 IGBT의 턴오프 시에, 내압유지 영역에 제2도전형의 캐리어가 과잉으로 존재하고 있으면, 턴오프 시의 스위칭 특성악화나, 이미터 영역-베이스 영역-내압유지 영역-콜렉터 영역으로 구성되는 기생 사이리스터가 동작하여 전류의 제어성을 손상시키게 되는 것을 생각할 수 있다.
특허문헌 1에 개시되는 IGBT 및 그 제조 방법은, 콜렉터 영역을 가드링이 형성되지 않는 부분인 능동 영역의 바로 아래에만 형성한다. 즉 가드링 바로 아래에는 콜렉터 영역은 형성되지 않는다. 이에 따라 상기한 바와 같은 문제를 야기하는 콜렉터 영역으로부터 내압유지 영역으로의 제2도전형 캐리어의 기준값 이상의 주입을 방지한다.
[특허문헌 1] 일본국 공개특허공보 특개2003-133556호
[특허문헌 2] 일본국 공개특허공보 특개2005-333055호
[특허문헌 3] 일본국 공개특허공보 특개2006-059876호
특허문헌 1에 개시되는 IGBT 및 그 제조 방법에 의해 전술의 스위칭 특성의 악화나 기생 사이리스터의 동작 개시를 억제할 수 있다. 그러나, 특허문헌 1에 개시되는 IGBT는 콜렉터 영역을 능동 영역에 대응하는 부분에만 형성하고 있다. 즉 가드링 바로 아래에 콜렉터 영역을 형성하지 않는다. 그 때문에 콜렉터 영역과 콜렉터 전극 사이의 오믹성이 불충분하다는 문제가 있었다.
본 발명은, 상술한 바와 같은 과제를 해결하기 위한 것으로, 스위칭 특성의 악화나 기생 사이리스터의 동작 개시를 억제하고, 콜렉터와 콜렉터 전극의 접촉이 양호한 오믹성을 가지는 전력용 반도체장치와 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 전력용 반도체장치는, 제1도전형의 이미터 영역과, 상기 이미터 영역과 접촉하는 제2도전형의 베이스 영역과, 상기 베이스 영역과 접촉하는 제1도전형의 내압유지 영역과, 상기 내압유지 영역과 접촉하는 제2도전형인 콜렉터 영역과, 상기 콜렉터 영역과 접촉하여 배치되는 전극인 콜렉터 전극을 구비한다. 그리고, 상기 콜렉터 영역은, 전계완화 영역에 겹치는 영역과 능동 영역에 겹치는 영역 모두에 제2도전형의 도팬트가 있으며, 상기 전계완화 영역에 겹치는 영역에는 상기 능동 영역에 겹치는 영역과 비교하여 제2도전형 캐리어의 캐리어 밀도가 낮은 영역이 있다.
본 발명에 따른 전력용 반도체장치는, 제1도전형의 이미터 영역과, 상기 이미터 영역과 접촉하는 제2도전형의 베이스 영역과, 상기 베이스 영역과 접촉하는 제1도전형의 내압유지 영역과, 상기 내압유지 영역과 접촉하는 제2도전형인 콜렉터 영역과, 상기 내압유지 영역과 상기 콜렉터 영역의 중간에 배치되는, 제1도전형으로, 상기 내압유지 영역보다는 제1도전형 캐리어의 캐리어 밀도가 높은 버퍼 영역과, 상기 콜렉터 영역과 접촉하여 배치되는 전극인 콜렉터 전극을 구비한다. 그리고, 상기 버퍼 영역의 전계완화 영역에 겹치는 영역에는, 능동 영역에 겹치는 영역과 비교하여 제1도전형 캐리어의 캐리어 밀도가 높은 영역이 있다.
본 발명에 따른 전력용 반도체장치의 제조 방법은, 이면 연삭기로 웨이퍼 이면을 연삭하는 이면연삭 공정과, 상기 웨이퍼 이면으로부터 이온주입을 행하여 콜렉터 영역을 형성하는 콜렉터 형성 공정과, 레이저 어닐 처리에 의해, 상기 콜렉터 형성 공정에서 주입된 이온을 활성화하는 콜렉터 활성화 공정과, 상기 웨이퍼 이면에 전극을 형성하는 전극형성 공정과, 상기 전극형성 공정에서 형성된 전극을 가열하는 전극가열 공정을 구비한다. 그리고, 상기 콜렉터 활성화 공정에는, 상기 콜렉터 영역의 전계완화 영역에 겹치는 영역은 능동 영역에 겹치는 영역보다 낮은 레이저 파워로 상기 레이저 어닐 처리가 행해지는 영역이 있다.
본 발명에 의해, 전력용 반도체장치의 모든 특성을 손상시키지 않고 양호한 스위칭 특성을 얻을 수 있다.
실시예 1
도 1은 본 실시예의 전력용 반도체장치인 IGBT칩의 정면도다. 그리고, 도 2는 도 1의 IGBT의 평면도다. 본 실시예의 IGBT는 n형으로 비저항이 250∼300Ω／cm의 실리콘 기판(16)을 구비한다. 실리콘 기판(16)의 두께는 본 실시예의 IGBT가 내압특성을 유지하기 위해 필요한 두께 이상이어야 한다. 예를 들면 3300V용 IGBT의 경우 실리콘 기판의 두께는 400㎛정도이다. 도 1에서 실리콘 기판(16)의 표면 측에는 후술하는 MOS영역을 포함하는 능동 영역(12)이 형성된다. 능동 영역(12)은 IGBT의 캐리어의 수송이 행해지는 영역이다.
또한, 도 1에 있어서 도시하는 바와 같이 능동 영역(12)의 좌우에는 능동 영역(12)을 끼우도록 전계완화 영역(14)이 형성된다. 전계완화 영역(14)은 도 2에서 알 수 있는 바와 같이 능동 영역(12)을 둘러싸도록 형성되어 있다. 전계완화 영역(14)은 IGBT칩 단면에서의 전계의 집중을 회피하기 위해 설치되는 영역이다. 환언하면, 전계완화 영역(14)은 IGBT의 내압확보에 기여한다. 따라서 일반적으로 IGBT의 동작 전압이 높은 만큼 전계완화 영역(14)의 폭을 넓혀 전계완화를 행할 필요가 있다. 본 실시예의 IGBT에서는 전계완화 영역의 폭 d는 2mm정도이다.
또한 본 실시예의 IGBT는 전계완화 영역(14)의 일부와 능동 영역(12)에 겹치도록 알루미늄 전극(10)이 형성되어 있다. 알루미늄 전극(10)은 Al-Si전극재료 등으로 형성된다. 그리고, 알루미늄 전극(10)은 전술한 MOS영역의 게이트 전극이다. 한편, 실리콘 기판(16)의 이면측에는 이면 구조부(18)가 형성되어 있다. 이면 구조부(18)는 후술하는 버퍼 영역과 콜렉터 영역을 구비한다. 상기의 이면 구조부(18) 와 접촉하여 이면 전극(20)이 형성된다. 이면 전극(20)은 IGBT칩 이면에 형성되는 콜렉터 전극이다.
도 3은 도 2의 A-A’단면도이며, 능동 영역(12)과 전계완화 영역(14)의 경계주변을 확대한 것이다. 이하 도 3을 중심으로 본 발명의 설명을 행한다. 우선, 능동 영역(12)에 대해 상세하게 설명한다. 능동 영역(12)은 MOS영역(22)을 포함한다. MOS영역(22)에 대해서는 도 4에 상세한 구성을 나타낸다. 도 4는 도 3의 MOS영역(22)과 그 주변을 더 상세하게 설명하기 위해 도 3의 MOS영역(22)과 그 주변을 확대한 도면이다. MOS영역은 알루미늄 전극(10)과 접촉하는 장소에 절연막(90)을 구비한다. 또한, 절연막(90)과 접촉하도록 이미터 영역(92)이 배치된다. 이미터 영역(92)은 n형의 도전형이다. 이미터 영역(92)과 일정 간격 떨어져, 절연막(90)과 접촉하는 장소로, MOS영역(22)의 단에는 N웰(94)이 배치된다. N웰(94)은 N형의 도전형이다. 그리고 MOS영역(22)의 이미터 영역(92), 절연막(90), N웰(94)과 접촉하도록 베이스 영역(96)이 형성되어 있다. 베이스 영역(96)은 p형의 도전형이다. 그리고, 알루미늄 전극(10)과 MOS영역(22)의 절연막(90)과 이미터 영역(92), 베이스 영역(96), N웰(94)에 의해 MOS구조를 형성하고 있다. 또한, MOS의 유닛 셀 구조로서는, 트렌치 게이트형과 평면 게이트형 DMOS구조 등이 있다.
도 3에 나타내는 MOS영역(22)은 상기의 구성을 구비한다. 그리고 능동 영역(12)은 전술의 MOS영역(22)의 하층으로 이면측에 내압유지 영역(28)을 구비한다. 내압유지 영역(28)은 n형의 도전형이다. 그리고 IGBT턴오프 시에 있어서는 통상, 내압유지 영역(28)의 캐리어 밀도는 이미터가 영역(92)의 캐리어 밀도보다 낮다. 내압유지 영역(28)은 IGBT의 턴오프 시에는 캐리어 밀도가 낮지만, 턴온 시에는 이면 구조부(18)로부터 캐리어의 주입을 받아 저저항이 된다. 이와 같이, 내압유지 영역(28)은 전도도 변조가 행해지는 영역이다.
또한, 내압유지 영역(28)과 접촉하여 버퍼 영역(36)이 형성되어 있다. 버퍼 영역(36)은 이면 구조부(18)의 일부이다. 버퍼 영역(36)은 n형의 도전형이다. 버퍼 영역(36)의 캐리어 밀도는 내압유지 영역(28)의 캐리어 밀도보다 높다. 버퍼 영역(36)과 접촉하여, 버퍼 영역(36)의 하층에서 이면측에 콜렉터 활성 영역(38)이 형성된다. 콜렉터 활성 영역(38)은 p형의 도전형이다. 콜렉터 활성 영역(38)은 IGBT의 턴온 시에 내압유지 영역(28)에 정공(홀)을 공급한다. 여기에서, 전술의 버퍼 영역(36)은 내압유지가 영역(28)과 콜렉터 활성 영역(38)에 끼워져서 배치된다. 이 때문에 버퍼 영역(36)은 콜렉터 활성 영역(38)에서 내압유지 영역(28)으로의 정공의 주입을 억제한다. 또한 버퍼가 영역(36)은, 내압유지 영역(28)에 발생하는 공핍층이 콜렉터 활성 영역(38)까지 연장하여 펀치스루를 일으키는 것도 억제한다.
여기까지 능동 영역(12)에 대하여 설명했지만, 이후, 도 3의 전계완화 영역(14)에 대하여 설명한다. 전술의 내압유지 영역(28)은 능동 영역(12) 뿐만아니라 전계완화 영역(14)에도 형성되어 있다. 전계완화 영역(14)의 내압유지 영역(28)과 능동 영역(12)의 내압유지 영역(28)은 연속적으로 접속되어 있다. 그리고 전계완화 영역(14)의 내압유지 영역(28)은 층간 절연막(30)에 의해 알루미늄 전극(10)과 떨어지게 된다. 층간 절연막(30)은 열산화막, PSG(인 글래스), Al-Si, 유리 코트 막(SinSIN)등의 다층구조이다. 층간 절연막(30)은 칩 주표면 부분을 보호한다. 층 간 절연막(30)에 의해 IGBT칩 표면에서의 수분·손상·자장 등의 영향을 받아 IGBT의 특성이 변동하는 것을 방지할 수 있다.
또한, 전계완화 영역(14)에 있어서는, 내압유지 영역(28)과 층간 절연막(30)에 접촉하는 장소에 가드링(32)이 형성되어 있다. 가드링(32)은 p형의 도전형이다. 가드링(32)은, 능동 영역(12)을 덮도록 형성되어 있다. 즉, 도 2에 나타내는 바와 같이, 전계완화 영역(14)은 능동 영역(12)을 덮도록 주변을 따라서 형성되어 있다. 그리고, 가드링(32)도 전계완화 영역(14)을 따라 능동 영역(12)을 둘러싸도록 배치되어 있다. 본 실시예에서는 가드링(32)을 3개소 구비하고 있기 때문에, 능동 영역(12)은 가드링에 의해 3중으로 둘러싸이게 된다.
여기에서, 가드링(32)은 콜렉터-이미터간 전압을 유지하기 위해 형성되는 것이다. 보다 구체적으로 설명하면 가드링(32)에 의해 IGBT칩 단면에 있어서의 전계집중이 억제되므로 콜렉터-이미터간 전압을 유지할 수 있다. IGBT칩에 형성되는 가드링(32)의 수나 형상은, IGBT에 인가되는 전압이나 IGBT칩이 필요로 하는 내압을 고려하여 정해진다. 그리고 가드링(32)을 다수 형성하면, 그만큼 넓은 면적의 전계완화 영역(14)을 필요로 하게 된다.
가드링 구조(32)로부터 또한 IGBT칩 단면측에는 채널 스토퍼(24)가 배치된다. 채널 스토퍼(24)는 알루미늄 전극(11) 및 내압유지 영역(28)에 접촉한다. 채널 스토퍼(24)는 n형의 도전형이다. 그리고 채널 스토퍼(24)의 캐리어 밀도는 내압유지 영역(28)의 캐리어 밀도보다 높다. 채널 스토퍼(24)는 IGBT칩 단면을 향해 연장하는 공핍층의 신장을 멈추기 위해 형성되어 있다. 따라서 채널 스토퍼(24)는 MOS 구조(22)로부터 연장하는 공핍층이 IGBT칩 단면에 도달하게 되는 것을 방지할 수 있다. 또한 채널 스토퍼(24)의 형상·크기 등의 구조는, IGBT칩이 가지는 내압 클래스에 의해 적절히 정해지는 것이다.
전계완화 영역(14)에 있어서의 내압유지 영역(28)의 이면측에는, 내압유지 영역(28)과 접촉하여 버퍼 영역(37)이 배치되어 있다. 본 실시예에 있어서, 전계완화 영역(14)에 있어서의 버퍼 영역(37)은 능동 영역(12)에 있어서의 버퍼 영역(36)과 같은 도전형, 캐리어 밀도이다. 그리고, 버퍼 영역(36)과 버퍼 영역(37)은 연속적으로 접촉하여 배치되고 일체의 버퍼 영역을 형성하고 있다.
또한, 전계완화 영역(14)은, 버퍼 영역(37)의 이면측과 접촉하는 콜렉터 불활성 영역(34)을 구비한다. 콜렉터 불활성 영역(34)은 붕소등의 p형의 도팬트가 포함되는 영역이다. 그러나 전술한 도팬트가 열처리 등에 의해 활성화되지 않거나 또는 충분히 활성화되지 않기 때문에, 콜렉터 불활성 영역(34)은 콜렉터 활성 영역(38)보다 정공 밀도가 낮다. 또한, 콜렉터 불활성 영역(34)과 콜렉터 활성 영역(38)은, 능동 영역(12)과 전계완화 영역(14)의 경계에서 접촉하고 있으며 콜렉터 영역을 형성하고 있다. 콜렉터 불활성 영역(34)과 콜렉터 활성 영역(38)의 이면측에는 이면 전극(20)이 형성되어 있다. 전계완화 영역(14)은 상기의 구성을 구비한다.
본 실시예의 전력용 반도체장치인 IGBT는 도 1, 2, 3, 4를 사용하여 설명한 구성을 구비한다. 이후, 본 실시예의 IGBT의 제조 방법에 대하여 설명한다. 도 5는 본 실시예의 IGBT의 제조 프로세스 플로우의 개요를 설명하기 위한 도면이다. 도 5 에 있어서 ◎가 붙여진 공정은 마스크 맞춤이 행해지는 공정이다. 최초의 공정인 로트 형성으로부터, p웰 공정, 게이트 (1)공정, 게이트 (2)공정, 채널 도프 공정, P+확산 공정, 소스 공정, 콘택 공정, 알루미늄 배선 공정, 유리 코트 공정까지의 각 공정에 의해, 이면 구조부(18)와 이면 전극(20)를 제외한 영역이 형성된다. 전술의 각 공정은 본 발명의 설명상 필수는 아니므로 설명을 생략한다.
이어서, 도 3에서 설명한 이면 구조부(18)등이 형성된다. 이면 구조부(18)형성을 위해, 스텝 11, 스텝 12가 행해진다. 스텝 11은 아래와 같이 행해진다. 우선, 웨이퍼 표면에 웨이퍼의 표면보호 및 웨이퍼 이면을 얇게 마무리해도 웨이퍼가 깨지지 않도록 보강용 테이프를 붙인다.
이어서 이면 연삭기로 소정 두께까지 연삭한다. 그 후에 전술의 연삭에 의해 데미지를 받은 층인 파쇄층을 에칭액으로 10∼20㎛에칭한다. 이와 같이 하여 형성된 이면에 P이온 주입기로 이온주입 한다. 이 이온주입은 웨이퍼 이면 전체면에 행해지는 것이다. 또한 레이저 어닐 장치로 전술의 이온주입으로 주입된 이온의 활성화를 행한다. 본 실시예에서는 레이저 어닐로 인해 YAG레이저가 이용된다. 그리고 레이저 어닐 장치가 웨이퍼를 주사함으로써 소정 위치의 레이저 어닐이 행해진다.
그리고, 본 실시예의 스텝 11에 있어서는 레이저 파워를 일정하게 하여 레이저 어닐이 행해지므로 IGBT칩 이면의 버퍼 영역(36, 37)의 활성화율 즉, 캐리어 밀도는 동등하다.
스텝 11 후에는 스텝 12가 행해진다. 스텝 12는 콜렉터 활성 영역(38) 및 콜렉터 불활성 영역(34)을 형성하기 위한 공정이다. 스텝 12에서는 우선 B이온 주입 기에 의해 이면 전체면에 이온주입이 행해진다. 이어서 아래와 같이 레이저 어닐이 행해진다. 즉, 우선 최초에 레이저 어닐 장치에 웨이퍼(IGBT칩) 주표면의 패턴을 인식시킨다. 그리고, 인식한 주표면의 패턴에 근거하여, 전계완화 영역(14)은 레이저 파워를 낮추고, 능동 영역(12)에서는 레이저 파워를 올려 레이저 어닐을 행한다. 여기에서, 레이저 파워를 올려 레이저 어닐이 행해지면 그 위치는 웨이퍼 깊이 방향으로 10㎛정도까지, 1000℃ 정도의 온도로 어닐 된다. 전술한 바와 같이 레이저 어닐 장치에 의해 소정 위치의 이온만 선택적으로 활성화시킬 수 있다. 본 실시예의 콜렉터 활성 영역(38)과 콜렉터 불활성 영역(34)의 활성화율의 차이 즉, 캐리어 밀도의 차이는 전술한 바와 같이 처리됨으로써 실현되는 것이다.
스텝 12 후에는 스텝 13이 행해진다. 스텝 13은 이면 전극(20)을 형성하기 위한 공정이다. 스텝 13에서는, 우선, 전극형성 전처리로서 HF과 물을 1:100정도로 혼합한 혼합액으로 이면에 형성된 산화막을 제거한다. 이어서, Al/Mo/Ni/Au, Al/Ti/Ni/Au의 4층 구조의 전극재를 사용하여 이면 전극(20)을 형성한다.
스텝 13 후에는 스텝 14로 처리가 진행된다. 스텝 14는 소결―열처리를 행하는 공정이다. 소결-열처리는 이면 전극(20)을 400℃전후에서 30분간 정도 열처리하는 공정이다. 소결―열처리에 의해 이면 전극(20)과 웨이퍼의 밀착성을 확보할 수 있다. 또한 이면 전극(20)과 웨이퍼의 오믹 접촉이 가능하게 된다.
여기에서, 본 실시예의 특징을 이해하기 위한 비교예 1을 설명한다. 비교예 1의 IGBT는 도 6의 프로세스 플로우로 작성된다. 비교예 1의 프로세스 플로우에 있어서의 스텝 2의 이면 n버퍼 확산 공정과 스텝 3의 이면 p콜렉터 확산 공정에 있어 서는, 주입한 이온의 활성화를 위해 어닐이 필요하다. 비교예 1에서는 열확산 방식으로 버퍼 영역과 콜렉터의 형성을 행한다. 그러므로, 예를 들면 버퍼 영역을 형성해야 할 이온을 웨이퍼 이면 전체면에 형성했을 경우, 버퍼 영역은 이면 전체면에 걸쳐 활성화되게 된다. 콜렉터에 대해서도 동일하다.
도 6의 프로세스 플로우로 제작된 비교예 1의 IGBT단면도를 도 7에 나타낸다. 도 7은 능동 영역(100)과 전계완화 영역(102)의 경계와 그 근방의 확대도다. 비교예 1에서는 버퍼 영역(106)과 콘택 영역(104)이 웨이퍼 이면 전체에 걸쳐 형성되어 있다. 그리고 전술한 바와 같이 열확산 방식으로 버퍼 영역(106)과 콜렉터 영역(104)이 형성되므로, 웨이퍼 이면 전체면에 걸쳐 활성화된 버퍼 영역과 콜렉터 영역이 형성된다. 즉 버퍼 영역에 있어서의 캐리어 농도는 웨이퍼 이면 전체면에 걸쳐 일정하며, 콜렉터 영역도 동일하다. 비교예 1은 상기의 특징을 구비한다.
비교예 1의 구성에 있어서의 과제를, IGBT 단면도인 도 8을 사용하여 설명한다. 도 8의 IGBT는 비교예 1과 동일한 이면 구조부를 가진다. 여기에서, 게이트 전극(40)으로의 전압의 인가를 정지하여, IGBT를 턴오프 하는 경우를 생각한다. IGBT 의 턴오프 시에는 테일 전류를 억제하기 위해서도 내압유지 영역(50)의 신속하게 콜렉터(58)로 빠지는 것이 바람직하다. 그러나, 비교예 1과 같이 콜렉터 영역(104)의 활성 영역이 웨이퍼 이면 전체면에 걸쳐 형성되어 있는 경우에는, 정공이 내압유지 영역에 과잉으로 공급된다. IGBT의 저항의 대부분을 차지하는 것은 내압유지 영역이기 때문에, 내압유지 영역에 정공이 다량으로 공급되어 전도도 변조를 일으키는 것은 동작 전압의 관점에서는 바람직하다. 그런데, IGBT턴오프 시에 내압유지 영역에 대량인 정공이 존재하고 있으면 이하의 문제가 발생할 수 있다. 즉, 이미터(42)-베이스(46)-내압유지 영역(50)-콜렉터(58)은 n-p-n-p의 기생 사이리스터를 구성하고 있으며, 이 기생 사이리스터가 동작하게 되는 경우가 있다. 전술의 기생 사이리스터가 동작하게 되면, IGBT의 전류 제어성을 손상시키게 된다.
계속해서 비교예 2에 대해, 도 9를 사용하여 설명한다. 비교예 2의 구성은 비교예 1과 이하의 차이점을 가진다. 즉, 비교예 2에 있어서는 전계완화 영역(102)에 활성 콜렉터 영역이 형성되지 않는다. 비교예 2의 활성 콜렉터 영역은 능동 영역(100)의 바로 아래에만 형성되어 있는 콜렉터 활성 영역(38)이다. 여기에서, 활성이라 함은, IGBT동작시에 내압유지 영역(28)의 전도도 변조를 야기하는 정공의 주입을 행할 수 있는 상태를 가리킨다. 비교예 2의 IGBT는 활성 콜렉터 영역이 능동 영역(100)에만 형성되어 있기 때문에, IGBT동작시에, 콜렉터 활성 영역(38)으로부터 내압유지 영역(28)으로 과잉으로 정공이 공급되지 않는다. 그러므로 비교예 1과 비교하여 전술의 기생 사이리스터보다 덜 동작하게 된다.
그러나, 비교예 2의 IGBT는 마스크를 이용하여 능동 영역(100)의 바로 아래에만 이온주입을 행한다. 따라서, 전계완화 영역(102)의 바로 아래에는 콜렉터 영역을 형성해야 할 이온이 주입되지 않는다. 이러한 웨이퍼 이면에 이면 전극(20)을 형성하면, 전계완화 영역(102)에 있어서의 이면 전극(20)이, 웨이퍼와 오믹성의 접촉을 할 수 없는 경우가 있다. 그 결과, 비교예 2와 같은 구성에서는 소자저항의 저감이 곤란하다는 문제가 있었다.
이와 같이, 비교예 1, 2의 구성은 각각, 턴오프 시에 있어서의 기생 사이리 스터의 동작 개시, 이면 전극의 웨이퍼와의 오믹성의 접촉을 얻을 수 없는 등의 문제가 있었다.
본 실시예의 IGBT는 턴오프 시에 있어서의 기생 사이리스터의 동작 개시를 억제하고, 이면전극의, 웨이퍼와의 오믹성 접촉이 전계완화 영역에 있어서도 얻어진다. 도 3에 도시되는 본 실시예의 구성에 의하면, 콜렉터 불활성 영역(34)이 전계완화 영역(14)에 형성되어 있기 때문에 IGBT 동작시의 내압유지 영역(28)으로의 홀의 과잉공급을 회피할 수 있다. 따라서, 기생 사이리스터의 동작을 억제할 수 있다. 여기에서, 본 실시예에서는 콜렉터 불활성 영역(34)이 있기 때문에 IGBT칩 전체면에 콜렉터 활성 영역이 형성되어 있는 경우와 비교하여 IGBT동작시에 내압유지 영역(28)에 공급되는 정공의 양은 줄어든다. 그렇지만, IGBT의 동작시에 있어서 내압유지 영역(28)의 실효적인 저항을 저감시키는 것은 오로지 능동 영역(12) 바로 아래로부터 주입되는 정공이다. 따라서 전계완화 영역에 있어서의 정공밀도는 IGBT의 소자저항 저감에 있어서 그다지 중요하지 않다. 따라서, 본 실시예와 같이 전계완화 영역(14)의 바로 아래에 콜렉터 활성 영역을 형성하지 않아도, 내압유지 영역(28)의 저항으로의 영향은 경미하다.
본 실시예의 구성에 의하면, 내압유지 영역(28)의 실효적인 저항을 상승시키지 않고, 단락 내량 등의 폐해를 억제할 수 있다.
또한 본 실시예에서는 콜렉터 영역을 형성해야 할 도팬트의 주입을 B이온주입기에 의해 IGBT칩 전체면에 걸쳐 행하고 있다. 여기에서, 활성 불활성에 관계 없이 B도팬트가 주입된 표면과 이면 전극(20)은 전술의 소결―열처리에 의해 양호한 오믹성을 가지는 접촉을 얻을 수 있다. 따라서 본 실시예의 콜렉터 영역과 이면 전극(20)은 양호한 오믹 접촉을 구성하고 있다. 한편, 비교예 2의 구성에서는, 전계완화 영역(102)의 바로 아래에는 버퍼 영역은 있지만 콜렉터 영역형성을 위한 이온주입이 행해지지 않는다. 그러므로 전술한 소결-열처리를 행해도 전계완화 영역(102)에 있어서, 이면전극과 웨이퍼의 오믹성의 접촉은 얻기 어렵다. 이와 같이, 콜렉터 영역이 되어야 할 이온의 주입을 웨이퍼 전체 면에 행함으로써 IGBT칩 전체면에 걸쳐 양호한 오믹 접촉을 얻을 수 있다.
본 실시예에 있어서는 능동 영역(12)바로 아래의 콜렉터는 콜렉터 활성 영역(38)으로 했지만 본 발명은 이것에 한정되지 않는다. 즉, 도 10에 나타내는 능동 영역(12)에 있어서의 콜렉터를 콜렉터 활성 영역(110), 콜렉터 불활성 영역(112)을 교대로 배치하는 구성으로 해도 된다. 이렇게 배치함으로써 내압유지 영역으로 주입되는 정공의 양을 제어할 수 있기 때문에 본 발명의 효과를 얻을 수 있다.
본 실시예에 있어서는, 캐리어의 도전형은 이미터 베이스-내압유지 영역-콜렉터 순으로 n형-p형-n형-p형으로 했지만 본 발명은 이것에 한정되지 않는다. 즉, 이것을 역전하여 이미터 베이스-내압유지 영역-콜렉터의 순으로 p형-n형-p형-n형으로 해도 본 발명의 효과를 얻을 수 있다.
본 실시예에 있어서는, 전계완화 영역에는 가드링(32)을 배치하여 전계의 집중을 방지했지만 본 발명은 이것에 한정되지 않는다. 즉, 가드링에 대체하여 필드 플레이트 구조 등을 사용하여 전계완화를 행해도 본 발명과 마찬가지로 전계완화 영역을 형성할 수 있기 때문에 본 발명의 효과는 얻을 수 있다.
본 실시예에서는 콜렉터 활성 영역(38)과 콜렉터 불활성 영역(34)의 경계는 능동 영역(12)과 전계완화 영역(14)의 경계와 일치시켰지만 본 발명은 이것에 한정되지 않는다. 즉, 콜렉터 활성 영역(38)과 콜렉터 불활성 영역(34)의 경계는, 단락 내량 그외 필요한 특성을 고려하여 결정하면 되므로 능동 영역(12) 안에 위치하고 있어도 되고, 전계완화 영역(14) 안에 위치하고 있어도 된다.
실시예 2
본 실시예는 버퍼 영역의 활성화율의 제어를 행함으로써 IGBT의 특성을 최적화할 수 있는 전력용 반도체장치와 그 제조 방법에 관한 것이다. 본 실시예의 구성에 대해서는, 도 3에서 나타내는 실시예 1의 구성과의 차이점만 설명한다.
본 실시예의 구성을 도 11에서 설명한다. 본 실시예의 전력용 반도체장치인 IGBT는 능동 영역(128)과 전계완화 영역(130)을 구비한다. 능동 영역(128)의 버퍼 영역(120)과 전계완화 영역(130)의 버퍼 영역(122)은 접촉하고 있다. 그리고, 버퍼 영역(122)과 버퍼 영역(120) 모두 제1도전형이다. 또한 버퍼 영역(122)과 버퍼 영역(120)은 접촉하고 있다. 그리고, 버퍼 영역(122)의 캐리어 밀도는 버퍼 영역(120)의 캐리어 밀도보다 높다. 이것은 레이저 어닐을 행할 때, 버퍼 영역(122)을 버퍼 영역(120)보다 높은 레이저 파워로 어닐함으로써 행해진다.
또한 본 실시예의 콜렉터는, 능동 영역(128) 바로 아래에 콜렉터 활성 영역(124), 전계완화 영역(130) 바로 아래에 콜렉터 불활성 영역(126)을 구비한다. 콜렉터 활성 영역(124)은 콜렉터 불활성 영역(126)과 비교하여 캐리어 밀도가 높다. 이것은 콜렉터를 레이저 어닐 처리할 때 콜렉터 활성 영역(124)을 콜렉터 불활 성 영역(126)보다 높은 레이저 파워로 어닐함으로써 행해진다.
본 실시예의 IGBT는 전술한 바와 같이, 전계완화 영역(130)의 바로 아래에 배치되는 버퍼 영역(122)의 캐리어 밀도가 능동 영역(128)바로 아래의 버퍼 영역(120)의 캐리어 밀도보다 높은 것이 특징이다. 버퍼 영역(122)에 의해, 전계완화 영역으로부터 내압유지 영역(28)으로의 정공의 주입을 억제하는 효과가 높아진다. 따라서 본 실시예의 구성에 의하면, 전계완화 영역(130)에 있어서의 정공의 주입을 억제할 수 있기 때문에 기생 사이리스터의 동작 개시를 억제하여, 단락 내량을 향상시킬 수 있다.
본 실시예에서는 버퍼 영역 중 캐리어 밀도가 높은 영역은 전계완화 영역(130)에 배치했지만 본 발명은 이에 한정되지 않는다. 즉, 도 12 또는 도 13에 나타내는 바와 같이 버퍼 영역의 캐리어 밀도가 높은 영역(156)을 능동 영역(128)에 적절히 배치하면, 내압유지 영역(28)에 주입되는 정공의 양을 제어할 수 있기 때문에 본 발명의 효과를 손상시키지 않는다. 또한, 도 12, 도 13에 있어서, 버퍼 영역 156은 버퍼 영역 154, 122보다 캐리어 밀도가 낮은 영역이다. 또 도 12에 있어서, 콜렉터 영역(152)은 콜렉터 활성 영역(150)보다 캐리어 밀도가 낮은 영역이다. 또 도 13에 있어서, 콜렉터 활성 영역(124)은 콜렉터 불활성 영역(126)보다 캐리어 밀도가 높다.
또한 도 14에 나타내는 바와 같이 버퍼 영역(120)과 비교하여 캐리어 밀도가 높은 버퍼 영역(122)은 전계완화 영역에 배치하고, 콜렉터 불활성 영역(170)을 능동 영역에 적절히 배치해도 내압유지 영역(28)으로의 정공의 주입을 제어할 수 있 기 때문에 본 발명의 효과를 얻을 수 있다. 여기에서, 콜렉터 활성 영역(172)은 콜렉터 불활성 영역(170)보다 캐리어 밀도가 높은 영역이다.
도 1은 실시예 1의 전력용 반도체장치인 IGBT칩의 정면도를 설명하는 도면이다.
도 2는 도 1의 평면도다.
도 3은 도 2A-A’단면도다.
도 4는 MOS영역을 설명하는 단면도다.
도 5는 실시예 1에 있어서의 IGBT의 제조 프로세스 플로우의 개요다.
도 6은 비교예 1에 있어서의 IGBT의 제조 프로세스 플로우의 개요다.
도 7은 도 6의 프로세스 플로우로 제작된 비교예 1의 IGBT단면도다.
도 8은 비교예 1의 구성에 있어서의 과제를 설명하기 위한 IGBT단면도다.
도 9는 비교예 2의 구성을 설명하기 위한 IGBT단면도다.
도 10은 실시예 1의 변형예를 설명하기 위한 도면이다.
도 11은 실시예 2의 전력용 반도체장치인 IGBT칩의 단면도다.
도 12는 실시예 2의 변형예를 설명하기 위한 IGBT단면도다.
도 13은 실시예 2의 변형예를 설명하기 위한 IGBT단면도다.
도 14는 실시예 2의 변형예를 설명하기 위한 IGBT단면도다.
[부호의 설명]
20 : 이면 전극 28 : 내압유지 영역
34 : 콜렉터 불활성 영역 38 : 콜렉터 활성 영역
92 : 이미터 영역 96 : 베이스 영역

Claims (6)

  1. 제1도전형의 이미터 영역과,
    상기 이미터 영역과 접촉하는 제2도전형의 베이스 영역과,
    상기 베이스 영역과 접촉하는 제1도전형의 내압유지 영역과,
    상기 내압유지 영역과 접촉하는 제2도전형인 콜렉터 영역과,
    상기 콜렉터 영역과 접촉하여 배치되는 전극인 콜렉터 전극을 구비하고,
    상기 콜렉터 영역은, 전계완화 영역에 겹치는 영역과 능동 영역에 겹치는 영역 모두에 제2도전형의 도팬트가 있으며, 상기 전계완화 영역에 겹치는 영역에는 상기 능동 영역에 겹치는 영역과 비교하여 제2도전형 캐리어의 캐리어 밀도가 낮은 영역이 있는 것을 특징으로 하는 전력용 반도체장치.
  2. 제 1항에 있어서,
    상기 내압유지 영역과 상기 콜렉터 영역의 중간에는, 제1도전형이며, 상기 내압유지 영역보다는 제1도전형 캐리어의 캐리어 밀도가 높은 버퍼 영역이 형성되어 있는 것을 특징으로 하는 전력용 반도체장치.
  3. 제1도전형의 이미터 영역과,
    상기 이미터 영역과 접촉하는 제2도전형의 베이스 영역과,
    상기 베이스 영역과 접촉하는 제1도전형의 내압유지 영역과,
    상기 내압유지 영역과 접촉하는 제2도전형인 콜렉터 영역과,
    상기 내압유지 영역과 상기 콜렉터 영역의 중간에 배치되는, 제1도전형이며, 상기 내압유지 영역보다는 제1도전형 캐리어의 캐리어 밀도가 높은 버퍼 영역과,
    상기 콜렉터 영역과 접촉하여 배치되는 전극인 콜렉터 전극을 구비하고,
    상기 버퍼 영역의 전계완화 영역에 겹치는 영역에는, 능동 영역에 겹치는 영역과 비교하여 제１도전형 캐리어의 캐리어 밀도가 높은 영역이 있는 것을 특징으로 하는 전력용 반도체장치.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 내압유지 영역의 상기 전계완화 영역에 겹치는 영역에
    제2도전형의 영역인 가드링과,
    상기 가드링이 형성되는 영역보다도 상기 능동 영역으로부터 떨어진 영역에 상기 내압유지 영역보다도 제1도전형 캐리어의 캐리어 밀도가 높은 제1도전형의 영역인 채널 스토퍼 영역을 구비하는 것을 특징으로 하는 전력용 반도체장치.
  5. 이면 연삭기로 웨이퍼 이면을 연삭하는 이면연삭 공정와,
    상기 웨이퍼 이면으로부터 이온주입을 행하여 콜렉터 영역을 형성하는 콜렉터 형성 공정과,
    레이저 어닐 처리에 의해, 상기 콜렉터 형성 공정에서 주입된 이온을 활성화하는 콜렉터 활성화 공정과,
    상기 웨이퍼 이면에 전극을 형성하는 전극형성 공정과,
    상기 전극형성 공정에서 형성된 전극을 가열하는 전극가열 공정을 구비하고,
    상기 콜렉터 활성화 공정에는, 상기 콜렉터 영역의 전계완화 영역에 겹치는 영역은 능동 영역에 겹치는 영역보다 낮은 레이저 파워로 상기 레이저 어닐 처리가 행해지는 영역이 있는 것을 특징으로 하는 전력용 반도체장치의 제조 방법.
  6. 제 5항에 있어서,
    이온주입에 의해, 상기 콜렉터 영역보다 상기 웨이퍼 이면으로부터 깊은 장소에 상기 콜렉터 영역과 도전형의 다른 버퍼 영역을 형성하는 버퍼 형성 공정과,
    레이저 어닐 처리에 의해, 상기 버퍼 형성 공정에서 주입된 이온을 활성화하는 버퍼 활성화 공정을 구비하고,
    상기 버퍼 활성화 공정에서는 상기 버퍼 영역의 상기 전계완화 영역에 겹치는 영역과 상기 능동 영역에 겹치는 영역이 동등한 레이저 파워로, 또는 상기 전계완화 영역에 겹치는 영역은 상기 능동 영역에 겹치는 영역보다 강한 레이저 파워로 상기 레이저 어닐 처리가 행해지는 것을 특징으로 하는 전력용 반도체장치의 제조 방법.
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