KR20080064712A - Ｔｆｔ 어레이 기판 및 그 제조방법 - Google Patents

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Abstract

TFT 어레이 기판 및 그 제조방법을 제공한다.
기판; 상방에 순차적으로 게이트 절연층, 반도체층 및 오믹 접촉층이 피복되어 있는, 게이트 라인 및 상기 게이트 라인과 일체인 게이트 전극; 게이트 라인과 게이트 전극, 게이트 절연층, 반도체층 및 오믹 접촉층의 양측에 형성된 절연층; 상기 오믹 접촉층에 형성되고, 상기 반도체층의 중간위치의 상방에서 상기 오믹 접촉층을 분단하는 분단홈; 상기 절연층 및 오믹 접촉층의 상방에 형성된 데이터 라인 및 제1, 제2 소스·드레인 전극;을 구비하는 어레이 기판으로서, 당해 TFT 어레이 기판은 슬릿 포토리소그래피 처리를 사용하지 않는 4회의 포토리소그래피 처리에 의해 제조할 수 있다.

Description

ＴＦＴ 어레이 기판 및 그 제조방법{TFT array substrate and a manufacturing method thereof}
본 발명은 박막트랜지스터 액정 디스플레이(TFT-LCD)의 어레이 기판 및 그 제조방법에 관한 것이다.
TFT-LCD의 가격을 효과적으로 저감시키고 수율을 향상시키기 위해 새롭게 개발된 파워구동 TFT 어레이 기판의 제조공정이 점점 간이화되어, 예를 들어 처음에는 7회 또는 6회의 포토리소그래피 처리를 채용하였지만, 현재에는 일반적으로 5회의 포토리소그래피 처리를 채용한다. 또한 최근에 슬릿 포토리소그래피 처리(그레이톤 포토리소그래피 처리) 기술에 기반한 4회의 포토리소그래피 처리가 TFT-LCD 제조영역에 응용되기 시작한다. 당해 4회 포토리소그래피 처리의 핵심공정은 종래의 5회 포토리소그래피 처리에서의 두 번째의 포토리소그래피(활성층 포토리소그래피) 및 세 번째의 포토리소그래피(소스·드레인 금속층 포토리소그래피) 대신에 슬릿 포토리소그래피를 채용하는 것이다. 그 구체적인 처리과정은 다음과 같다. 즉,
우선, 기판에 게이트 금속층을 퇴적시키고, 첫 번째 포토리소그래피에 의해 게이트 라인 및 게이트 전극을 형성한 다음, 게이트 라인 및 게이트 전극에 게이트 절연층, 활성층, 오믹 접촉층 및 소스·드레인 금속층을 순차적으로 퇴적시킨다.
다음으로 슬릿 포토리소그래피 처리 방법으로 소스·드레인 금속층의 습식 에칭 및 여러 단계의 에칭(활성층 에칭-애싱-건식 에칭-오믹 접촉층 에칭)을 통하여 데이터 라인, 활성층, 소스·드레인 전극 및 TFT 채널 패턴을 형성한다.
그 후, 패시베이션층을 기판에 퇴적하고, 세 번째 포토리소그래피에 의해 패시베이션층에 비어홀을 형성한다.
마지막으로, 투명 도전층을 기판에 퇴적하고, 네 번째 포토리소그래피에 의해 화소전극을 형성한다.
종래의 5회 포토리소그래피 처리와 비교하면, 이 4회 포토리소그래피 처리의 최대의 특징은 슬릿 포토리소그래피 처리에 의해 활성층 및 소스·드레인 금속층 패턴을 형성함으로 인하여 TFT의 생산주기를 단축하고, 생산비용을 감소하는 데에 있다. 그러나, 슬릿 포토리소그래피 처리는 슬릿 마스크를 채용하므로, 상기 마스크에 대하여 엄격한 제조 정밀도가 요구되며, 또한 공정 개발의 난이도 및 비용이 현저하게 높아지며, 수율을 향상시키는 것이 어려워진다.
본 발명은 종래기술의 결함에 대해 TFT 어레이 기판의 제조공정을 더 간이화하고, 비용을 더 낮출 수 있는 슬릿 포토리소그래피를 사용하지 않는 TFT 어레이 기판의 제조방법을 제공한다.
상기 목적을 달성하기 위해, 본 발명의 제1 측면에서는, 기판을 구비하는 TFT 어레이 기판을 제공한다. 게이트 라인 및 상기 게이트 라인과 일체인 게이트 전극이 기판에 형성되고, 당해 게이트 라인과 게이트 전극의 상방에 순차적으로 게이트 절연층, 반도체층 및 오믹 접촉층이 피복되어 있다. 절연층은 기판에 형성되고, 게이트 라인과 게이트 전극, 게이트 절연층, 반도체층 및 오믹 접촉층의 양측에 위치한다. 분단홈이 상기 오믹 접촉층에 형성되고, 상기 반도체층의 상방에서 상기 오믹 접촉층을 분단한다. 데이터 라인 및 상기 데이터 라인과 일체인 제1 소스·드레인 전극이 상기 절연층 및 오믹 접촉층의 상방에 형성되고, 제2 소스·드레인 전극은 상기 절연층 및 오믹 접촉층의 상방에 형성되며, 상기 분단홈을 개재하여 상기 제1 소스·드레인 전극과 대향한다. 패시베이션층이 상기 데이터 라인 및 제1, 제2 소스·드레인 전극의 상방에 형성되고, 제2 소스·드레인 전극의 상방에 비어홀을 가진다. 화소전극이 상기 패시베이션층에 형성되고, 상기 비어홀을 통하여 상기 제2 소스·드레인 전극에 접속한다.
본 발명의 실시예에서, 상기 절연층은 유기 절연층인 것이 바람직하다. 당해 유기 절연층의 재료는 에폭시 수지, 우레탄, 펜타센, 폴리비닐피롤리돈, 폴리이미드 또는 아크릴 수지인 것이 바람직하다.
본 발명의 실시예에서, 상기 절연층의 상표면과 상기 오믹 접촉층의 상표면은 동일 평면을 이루어 대략 평탄한 표면이 형성되도록 하는 것이 바람직하다.
본 발명의 실시예에서, 상기 게이트 라인, 게이트 전극, 소스 전극, 데이터 라인 및 드레인 전극은 Cr, W, Ti, Ta, Mo, Al, Cu 또는 이들의 합금의 단층막, 또는 Cr, W, Ti, Ta, Mo, Al, Cu 또는 이들의 합금의 임의 조합에 의해 형성된 복층막인 것이 바람직하다.
본 발명의 실시예에서, 상기 게이트 절연층 또는 패시베이션층의 재료는 산화물, 질화물 또는 산질화물인 것이 바람직하다.
상기 목적을 달성하기 위해, 본 발명의 다른 측면은, TFT 어레이 기판의 제조방법이 제공되고, 상기 제조방법은 이하의 단계를 포함한다. 즉, 기판에 순차적으로 게이트 금속층, 게이트 절연층, 반도체층 및 오믹 접촉층의 적층을 형성하고, 게이트 라인 및 게이트 전극을 형성하도록 상기 적층에 대해 패터닝을 행한다. 기판에, 게이트 금속층, 게이트 절연층, 반도체층 및 오믹 접촉층의 총 두께보다도 큰 두께를 가지는 절연층을 형성하고, 상기 오믹 접촉층을 노출시키도록 상기 절연층의 일부를 제거한다. 상기 기판에 소스·드레인 금속층을 형성하고, 데이터 라인 및 제1, 제2 소스·드레인 전극을 형성하도록 상기 소스·드레인 금속층에 대해 패터닝을 행하며, 상기 오믹 접촉층을 분단하는 분단홈을 형성하도록 상기 오믹 접촉층에 대해 패터닝을 행한다. 상기 제1, 제2 소스·드레인 전극은 상기 분단홈을 개 재하여 서로 대향시킨다. 상기 기판에 패시베이션층을 형성하고, 상기 제2 소스·드레인 전극 상방에 위치하는 패시베이션층에 비어홀이 형성하되록 상기 패시베이션층에 대해 패터닝을 행한다. 상기 기판에 화소 전극층을 퇴적하고, 상기 비어홀을 통하여 제2 소스·드레인 전극과 접속하는 화소전극을 형성하도록 상기 화소 전극층에 대해 패터닝을 행한다.
본 발명의 실시예에서, 게이트 금속층, 절연층, 반도체층 및 오믹 접촉층을 순차적으로 퇴적하는 것은 연속적으로 이루어지는 것이 바람직하다.
본 발명의 실시예에서, 에칭에 의해 게이트 라인 및 게이트 전극 패턴을 형성하는 것은 게이트 금속층, 절연층, 반도체층, 오믹 접촉층을 여러 단계의 에칭에 의해 형성하는 것이 바람직하다.
본 발명의 실시예에 있어서, 당해 절연층은 유기 절연층인 것이 바람직하다. 당해 유기 절연층의 재료는 에폭시 수지, 우레탄, 펜타센, 폴리비닐피롤리돈, 폴리이미드 또는 아크릴 수지인 것이 바람직하다. 회전도포방법으로 당해 유기 절연층을 도포할 수 있다.
본 발명의 실시예에 있어서, 절연층에 대한 에칭처리는 산소 반응성 이온 에칭처리를 채용하는 것이 바람직하고, 또한 에칭종점 검출기의 사용을 결합해도 된다. 오믹 접촉층을 노출시키기 위해 유기 절연층의 일부를 제거한 후, 상기 유기 절연층의 상표면과 상기 오믹 접촉층의 상표면은 동일 평면을 이루어 대략 평탄한 표면이 형성되도록 하는 것이 바람직하다.
종래기술과 비교하면, 본 발명에 의해 제공되는 TFT 어레이 기판 구조 및 그 제조방법은 이하의 장점을 가진다. 즉, 4회의 포토리소그래피 처리에 의해 TFT 어레이 기판을 형성할 수 있으면서도 슬릿 포토리소그래피 처리를 응용하지 않기 때문에 기술개발의 난이도 및 비용이 대폭적으로 저감됨과 동시에, 높은 수율도 보장할 수 있다. 유기물 절연층의 응용에 의해, 소스·드레인 금속전극 패턴이 평탄화된 표면에 형성되고, 금속 단선의 발생 및 패시베이션층에서의 내부응력의 축적을 감소시키며 수율의 향상에 기여한다.
첨부도면을 참조하면서 본 발명의 예시적인 실시예를 설명한다. 그러나, 본 발명은 다른 형식으로 실현할 수 있고, 여기서 설명하는 실시예에 한정된다고 해석해서는 안 된다. 발명의 상세한 설명에서, 소자 또는 층이 다른 소자 또는 층에 있거나 혹은 다른 소자 또는 층에 연결된다고 기재하는 경우, 당해 소자 또는 층은 다른 소자 또는 층 위에 직접 위치하거나 혹은 다른 소자 또는 층에 직접 연결되어도 되고, 중간 소자 또는 층이 그들 사이에 개재되어도 된다.
(제1 실시예)
도 1은 본 발명의 실시예에 따른 TFT 어레이 기판의 화소 영역의 평면도이고, 도 2는 도 1의 A-A선 단면도이다.
본 발명의 실시예에 관한 TFT 어레이 기판의 평면구조를 도 1에서 나타낸다. 당해 TFT-LCD 어레이 기판 상에, 예를 들어 서로 평행하게 연장되는 복수의 게이트 라인(12b)들과 서로 평행하게 연장된는 복수의 데이터 라인(17c)들이 있고, 이러한 게이트 라인(12b)들과 데이터 라인(17c)들은 서로 교차하여 복수의 화소영역들을 이룬다. 각 화소영역은 박막트랜지스터 및 화소전극(19a)을 포함한다.
당해 화소 영역의 구체적인 구조는 이하와 같다. 즉, 투명 유리기판(11)에 순차적으로 게이트 금속층(12)(게이트 전극(12a) 및 게이트 라인(12b)을 포함함), 게이트 절연층(13), 반도체층(14)(예를 들어, 비정질 실리콘(a-Si)층), 오믹 접촉층(15)(예를 들어, n+ a-Si층)이 형성된다. 절연층으로서의 유기물 절연층(16)은 게이트 금속층(12)(게이트 전극(12a) 및 게이트 라인(12b)을 포함함), 게이트 절연층(13), 반도체층(14) 및 오믹 접촉층(15) 양측의 투명기판(11)에 형성되고, 그 두께는 게이트 금속층(12)(게이트 전극(12a) 및 게이트 라인(12b)을 포함함), 게이트 절연층(13), 반도체층(14) 및 오믹 접촉층(15)의 총 두께와 같다. 즉, 유기 절연층(16)의 상표면과 오믹 접촉층(15)의 상표면은 대략 평탄한 표면을 형성하도록 이루어져 있다.
오믹 접촉층(15)은 반도체층(14)에 형성되며, 상기 반도체층(14) 양끝의 소스 영역 및 드레인 영역에 위치하고, 반도체층(14)의 채널영역을 노출하도록 상기 오믹 접촉층(15)의 중앙부에 당해 오믹 접촉층(15)을 소스 영역과 드레인 영역의 대응하는 양 부분으로 분단하는 분단홈(15a)을 형성한다. 소스 금속전극(17a) 및 드레인 금속전극(17b)은 유기물 절연층(16) 및 오믹 접촉층(15) 위에 형성된다. 패시베이션층(18)은 유기물 절연층(16), 소스 금속전극(17a), 드레인 금속전극(17b) 및 반도체층(14)의 노출한 분단홈 위에 각각 형성된다. 예를 들어 드레인 금속전극(17b)의 상방의 패시베이션층(18) 내에 비어홀(18a)이 형성되었다. 화소전 극(19a)은 패시베이션층(18)에 형성되고, 비어홀(18a)을 통하여 드레인 금속전극(17b)에 접속한다.
게이트 전극(12a)은 게이트 라인(12b)과 일체로 이루어지고, 게이트 라인(12b)으로부터 화소 영역 방향으로 돌출하였다.
상기 본 발명의 실시예에 의한 TFT-LCD의 어레이 기판에서는 유기 절연층(16)을 응용하고, 유기 절연층(16)의 상표면과 오믹 접촉층(15)의 상표면은 동일 평면을 이루기 때문에, 소스 금속전극(17a)과 드레인 금속전극(17b)의 패턴은 대략 평탄화된 표면에 형성되어, 금속 라인의 단열(斷裂)의 발생 및 패시베이션층 내부응력(應力)의 축적의 가능성을 감소시키며, 따라서 수율의 향상에 기여할 수 있다. 본 발명의 실시예에 있어서, 일종의 절연층으로서의 유기 절연층(16)의 재료는 중합체, 예를 들어 에폭시 수지, 우레탄 등이어도 되며, 그 대신에 다른 유기 절연물질, 예를 들어 펜타센, 폴리비닐피롤리돈, 폴리이미드 및 아크릴 수지 등이어도 된다.
다음에, 도 3 내지 도 9를 참고하면서 본 발명의 바람직한 실시예에 따라서 4회 포토리소그래피를 채용하는 TFT 어레이 기판의 제조방법을 설명한다.
우선, 예를 들어 투명 유리기판 또는 석영기판(11)에 스퍼터링 또는 열증발법에 의해 약 500~4000Å 두께의 게이트 금속층(12)을 형성한다. 당해 게이트 금속층(12)의 재료는 Cr, W, Ti, Ta, Mo, Al, Cu 또는 이들의 합금의 단층막, 또는 Cr, W, Ti, Ta, Mo, Al, Cu 또는 이들의 합금의 임의 조합에 의해 형성된 복층막이어도 된다.
그리고 나서, 플라즈마 화학기상증착법(PECVD)에 의해 게이트 금속층(12)에 순차적으로 약 1000~4000Å 두께의 게이트 절연층(13), 약 1000~2500Å 두께의 반도체층(14) 및 약 300~600Å 두께의 오믹 접촉층(15)을 퇴적한다. 이로써 얻은 적층구조는 도 3의 단면도에서 나타내는 바와 같다. 게이트 절연층(13)의 재료는, 예를 들어 실리콘 산화물, 실리콘 질화물 또는 실리콘 질산화물과 같은 산화물, 질화물 또는 산질화물로 할 수 있으며, 대응하는 반응가스는 SiH4, NH3 및 N2, 또는 SiH2Cl2, NH3 및 N2일 수 있다. 반도체층(14) 및 오믹 접촉층(15)에 대응하는 반응가스는 SiH4 및 H2 또는 SiH2Cl2 및 H2, 및 오믹 접촉층(15)을 형성할 때, 불순물이 되는, 예를 들어 PH3와 같은 P계 가스일 수 있다.
첫 번째 포토리소그래피에 의해 원하는 게이트 라인 및 게이트 전극의 패턴이 형성되고, 상기 적층에 포토레지스트 패턴을 형성하며, 여러 단계의 에칭에 의해 게이트 금속층(12), 게이트 절연층(13), 반도체층(14) 및 오믹 접촉층(15)에서 포토레지스트에 피복되어 있지 않은 부분을 에칭하고, 그 얻어진 구성의 단면도는 도 4에 나타난다. 게이트 금속층(12)의 패터닝된 후의 평면도는 도 5에서 나타내는 바와 같으며, 게이트 전극(12a)은 게이트 라인(12b)으로부터 돌출된다. 게이트 금속층(12)의 에칭가스는 SF6/O2 또는 Cl2/O2 등을 선택하여 사용해도 되고, 게이트 절연층(13)의 에칭가스는 SF6/O2, Cl2/O2 또는 HCl/O2를 선택하여 사용해도 되며, 반도체층(14) 및 오믹 접촉층(15)의 에칭가스는 SF6/Cl2 또는 SF6/HCl 등을 선택하여 사 용해도 된다. 마지막으로, 화학용액에 의해 포토레지스트를 박리한다. 상기 여러 단계의 에칭은 연속적으로 행할 수 있다.
게이트 금속층(12), 게이트 절연층(13) 및 반도체층(14)의 패턴이 형성된 후, 스핀코팅법에 의해 유기 절연층(16)을 투명 유리기판(11) 및 오믹 접촉층(15)에 균일하게 회전하여 도포한다. 예를 들어 자외선으로 조사(照射)하거나 또는 가열하여 유기 절연층(16)을 경화시키며, 그 얻어진 구성의 단면도는 도 6에서 나타낸다. 도 6에서 나타내는 바와 같이, 도포된 유기 절연층(16)의 두께는 게이트 금속층(12), 게이트 절연층(13), 반도체층(14) 및 오믹 접촉층(15)의 총 두께보다도 크다. 도 7에서 나타내는 바와 같이, 유기 절연층(16)이 경화된 후, 산소 반응성 이온 에칭(RIE) 처리와 에칭 종점 검출기(EPD)에 의해, 오믹 접촉층(15)을 완전히 노출시키고 유기 절연층(16)의 상표면과 오믹 접촉층(15)의 상표면을 대략 평탄한 표면을 형성하도록 유기 절연층(16)을 소정의 두께까지 제거할 수 있다. 그러나 유기 절연층(16)의 상표면과 오믹 접촉층(15)의 상표면이 일정한 고도차가 있다고 해도, 본 발명의 실시에 영향을 주지 않는다.
상기 얻어진 평탄한 표면에, 예를 들어 스퍼터링 또는 열증발법에 의해 약 500~2500Å 두께의 소스·드레인 금속 전극층(17)을 퇴적하고, 당해 소스·드레인 금속 전극층(17)의 재료는 Cr, W, Ti, Ta, Mo, Al, Cu 또는 이들의 합금의 단층막, 또는 Cr, W, Ti, Ta, Mo, Al, Cu 또는 이들의 합금의 임의 조합에 의해 형성된 복층막이어도 된다.
두 번째의 포토리소그래피와 에칭처리에 의해, 데이터 라인(17c) 및 소스 금 속전극(17a), 드레인 금속전극(17b)을 형성한다. 에칭방법은 건식 에칭 또는 습식 에칭이어도 된다. 상기 형성된 소스 금속전극(17a) 및 드레인 금속전극(17b)의 일부는 유기 절연층(16) 상에 피복하고, 일부는 오믹 접촉층(15) 상에 피복한다. 채널영역을 노출하도록, 오믹 접촉층(15)의 중앙부에 있어서, 반도체층(14)의 중간부분에 오믹 접촉층(15)을 분단하는 분단홈(15a)을 형성한다. 당해 두 번째의 포토리소그래피와 에칭처리에 있어서, 소스·드레인 금속층(17)에 포토레지스트 패턴을 형성하고, 피복되어 있지 않은 소스·드레인 금속층(17)을 에칭함으로써 소스 금속전극(17a), 드레인 금속전극(17b)을 형성한다. 그 후, TFT의 채널을 노출시키는 중앙부의 분단홈(15a)을 형성하기 위하여, 건식 에칭에 의해 노출된 오믹 접촉층(15)을 에칭하며, 그 얻어진 구성의 단면도는 도 8에서 나타낸다. 오믹 접촉층(15)의 에칭가스는 SF6/Cl2 또는 SF6/HCl 등을 선택하여 사용해도 된다. 마지막으로, 도 9에서 나타내는 평면구조를 형성하기 위하여. 화학용액에 의해 포토레지스트를 박리한다.
소스·드레인 금속전극(17a, 17b)이 형성된 후, PECVD법에 의해 약 700~2000Å 두께의 패시베이션층(18)을 퇴적한다. 패시베이션층(18)의 재료는 산화물, 질화물 또는 질산화합물을 선택하여 사용해도 되고, 대응하는 반응가스는 SiH4, NH3 및 N2 또는 SiH2Cl2, NH3 및 N2이어도 된다. 그리고, 세 번째의 포토리소그래피와 에칭처리에 의해 비어홀(18a)을 형성하며, 얻어진 구성의 단면도는 도 10에서 나타낸다. 에칭가스는 SF6/O2, Cl2/O2 또는 HCl/O2 등을 선택하여 사용해도 된다.
비어홀(18a)이 형성된 후, 스퍼터링 또는 열증발법에 의해 기판에 약 300~600Å 두께의 투명 도전층(19)을 퇴적한다. 당해 투명 도전층(19)의 재료는, 일반적으로 산화인듐 주석(ITO), 산화인듐 아연(IZO), 산화아연(ZnO) 등이다. 도 2의 단면도에서 나타내는 바와 같이, 네 번째의 포토리소그래피와 에칭처리에 의해 화소전극(19a)을 형성한다. 마지막으로, 도 1에서 나타내는 평면구조를 형성하기 위하여 화학용액에 의해 포토레지스트를 박리한다.
본 발명의 실시예에 관한 상기 4회의 포토리소그래피 처리에 있어서, 슬릿 포토리소그래피 처리를 응용하지 않기 때문에, TFT 어레이 기판의 제조공정 개발의 난이도 및 비용이 크게 저감되는 동시에, 높은 수율도 보장할 수 있다.
상기 실시예는 본 발명의 기술안을 설명하는 것으로, 한정하는 것은 아니다. 실시예를 참조하여 본 발명을 상세하게 설명하였지만, 당업자가 필요에 따라 다른 재료나 설비 등으로 본 발명을 실현할 수 있다. 즉, 그 요지를 벗어나지 않는 범위 내에서 여러가지의 형태로 실시할 수 있는 것이다.
본원은 2007년 1월 4일에 중국 지식재산권국에 제출한 제200710063236.X호 특허출원의 우선권을 주장하고, 상기 출원의 모든 내용을 여기서 원용하였다.
도 1은 본 발명의 일 실시예에 관한 TFT 어레이 기판의 화소 영역의 평면도.
도 2는 도 1의 A-A선 단면도.
도 3은 본 발명의 일 실시예에 따라서 게이트 금속층, 게이트 절연층, 반도체층 및 오믹 접촉층을 투명기판에 순차적으로 퇴적시킨 단면도.
도 4는 본 발명의 일 실시예에 따라서 여러 단계의 에칭을 행한 후의 도 1의 A-A선 단면도.
도 5는 본 발명의 일 실시예에 따라서 여러 단계의 에칭을 행한 후의 평면도.
도 6은 본 발명의 일 실시예에 따라서 여러 단계의 에칭을 행한 후, 유기물 절연층을 스핀코팅할 때, 도 1의 A-A선 단면도.
도 7은 본 발명의 일 실시예에 따라서 유기물 절연층에서 산소 반응성 이온 에칭처리를 행한 후의 도 1의 A-A선 단면도.
도 8은 본 발명의 일 실시예에 따라서 소스·드레인 금속전극이 형성된 후의 도 1의 A-A선 단면도.
도 9는 본 발명의 일 실시예에 따라서 소스·드레인 금속전극이 형성된 후의 평면도.
도 10은 본 발명의 일 실시예에 따라서 패시베이션층 패턴(비어홀) 패턴이 형성된 후의 도 1의 A-A선 단면도.
<부호의 설명>
11 투명기판
12 게이트 금속층
12a 게이트 금속전극
12b 게이트 라인
13 게이트 절연층
14 반도체층
15 오믹 접촉층
15a 분단홈
16 유기물 절연층
17 소스·드레인 금속 전극층
17a 소스 금속전극
17b 드레인 금속전극
17c 데이터 라인
18 패시베이션층
18a 비어홀
19 화소 전극층
19a 화소전극

Claims (15)

  1. 기판;
    상기 기판에 형성되고, 상방에 게이트 절연층, 반도체층 및 오믹 접촉층이 순차적으로 피복되어 있는, 게이트 라인 및 상기 게이트 라인과 일체인 게이트 전극;
    상기 기판에 형성되고, 상기 게이트 라인과 게이트 전극, 게이트 절연층, 반도체층 및 오믹 접촉층의 양측에 위치하는 절연층;
    상기 오믹 접촉층에 형성되고, 상기 반도체층의 상방에서 상기 오믹 접촉층을 분단하는 분단홈;
    상기 절연층 및 오믹 접촉층의 상방에 형성된 데이터 라인 및 상기 데이터 라인과 일체인 제1 소스·드레인 전극;
    상기 절연층 및 오믹 접촉층의 상방에 형성되고, 상기 분단홈을 개재하여 상기 제1 소스·드레인 전극과 대향하는 제2 소스·드레인 전극;
    상기 데이터 라인, 제1 및 제2 소스·드레인 전극의 상방에 형성되고, 제2 소스·드레인 전극의 상방에 비어홀을 가지는 패시베이션층; 및
    상기 패시베이션층에 형성되고, 상기 비어홀을 통하여 상기 제2 드레인 전극에 접속하는 화소전극을 구비하는 것을 특징으로 하는 TFT 어레이 기판.
  2. 제1항에 있어서,
    상기 제2 절연층은 유기물 절연층인 것을 특징으로 하는 TFT 어레이 기판.
  3. 제2항에 있어서,
    상기 유기물 절연층의 재료는 에폭시 수지, 우레탄, 펜타센, 폴리비닐피롤리돈, 폴리이미드 또는 아크릴 수지인 것을 특징으로 하는 TFT 어레이 기판.
  4. 제1항에 있어서,
    상기 제2 절연층의 상면과 상기 오믹 접촉층의 상면은 대략 평탄한 표면이 되도록 동일 평면을 이루는 것을 특징으로 하는 TFT 어레이 기판.
  5. 제1항에 있어서,
    상기 게이트 라인, 게이트 전극, 소스 전극, 데이터 라인 및 드레인 전극은 Cr, W, Ti, Ta, Mo, Al, Cu 또는 이들의 합금의 단층막, 또는 Cr, W, Ti, Ta, Mo, Al, Cu 또는 이들의 합금의 임의 조합에 의해 형성된 복층막인 것을 특징으로 하는 TFT 어레이 기판.
  6. 제1항에 있어서,
    상기 게이트 절연층 또는 패시베이션층의 재료가 산화물, 질화물 또는 산질화합물인 것을 특징으로 하는 TFT 어레이 기판.
  7. (a) 기판에 게이트 금속층, 게이트 절연층, 반도체층 및 오믹 접촉층을 순차적으로 적층하고, 게이트 라인 및 게이트 전극의 패턴을 형성하도록 상기 적층에 대해 패터닝을 행하는 단계;
    (b) 상기 기판에, 게이트 금속층, 게이트 절연층, 반도체층 및 오믹 접촉층의 총 두께보다도 큰 두께의 절연층을 형성하고, 상기 오믹 접촉층을 노출시키도록 절연층의 일부를 제거하는 단계;
    (c) 상기 기판에 소스·드레인 금속층을 형성하고, 데이터 라인 및 제1, 제2 소스·드레인 전극을 형성하도록 상기 소스·드레인 금속층에 대해 패터닝을 행하며, 상기 오믹 접촉층을 분단하는 분단홈을 형성하도록 상기 오믹 접촉층에 대해 패터닝을 행하고, 상기 제1, 제2 소스·드레인 전극을 상기 분단홈을 개재하여 서로 대향시키는 단계;
    (d) 상기 기판에 패시베이션층을 형성하고, 제2 소스·드레인 전극 상방에 위치하는 비어홀을 형성하도록 상기 패시베이션층에 대해 패터닝을 행하는 단계; 및
    (e) 상기 기판에 화소 전극층을 형성하고, 상기 비어홀을 통하여 제2 소스·드레인 전극에 접속하는 화소전극을 형성하도록 화소 전극층에 대해 패터닝을 행하는 단계를 포함하는 것을 특징으로 하는 TFT 어레이 기판의 제조방법.
  8. 제7항에 있어서,
    상기 단계(a)에 있어서, 게이트 금속층, 절연층, 반도체층 및 오믹 접촉층을 순차적으로 형성하는 방법은 연속적인 퇴적인 것을 특징으로 하는 TFT 어레이 기판 제조방법.
  9. 제7항에 있어서,
    상기 단계(a)에 있어서, 에칭에 의해 게이트 라인 및 게이트 전극을 형성하는 것은 게이트 금속층, 절연층, 반도체층 및 오믹 접촉층에 대해 여러 단계의 에칭에 의해 실현하는 것을 특징으로 하는 TFT 어레이 기판 제조방법.
  10. 제7항에 있어서,
    상기 단계(b)에서의 절연층은 유기 절연층인 것을 특징으로 하는 TFT 어레이 기판 제조방법.
  11. 제10항에 있어서,
    스핀코팅법에 의해 상기 유기 절연층을 도포하는 것을 특징으로 하는 TFT 어레이 기판 제조방법.
  12. 제10항에 있어서,
    상기 유기 절연층의 재료는 에폭시 수지, 우레탄, 펜타센, 폴리비닐피롤리돈, 폴리이미드 또는 아크릴 수지인 것을 특징으로 하는 TFT 어레이 기판 제조방법.
  13. 제10항에 있어서,
    상기 단계(b)에서의 에칭처리는 산소 반응성 이온 에칭처리로서, 에칭종점 검출기의 사용을 결합하는 것을 특징으로 하는 TFT 어레이 기판 제조방법.
  14. 제10항에 있어서,
    상기 단계(b)에 있어서, 오믹 접촉층을 노출시키도록 유기 절연층의 일부를 제거한 후, 상기 유기 절연층의 상면 및 상기 오믹 접촉층의 상면은 동일 평면이 되어 대략 평탄한 표면을 형성하는 것을 특징으로 하는 TFT 어레이 기판 제조방법.
  15. 제7항에 있어서,
    상기 단계(b)에 있어서, 오믹 접촉층을 노출시키도록 절연층의 일부를 제거한 후, 상기 절연층의 상면과 상기 오믹 접촉층의 상면은 동일 평면이 되어 대략 평탄한 표면을 형성하는 것을 특징으로 하는 TFT 어레이 기판 제조방법.
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