KR20080056098A - 반도체 장치 및 반도체 장치의 구동 방법 - Google Patents

반도체 장치 및 반도체 장치의 구동 방법 Download PDF

Info

Publication number
KR20080056098A
KR20080056098A KR1020070130912A KR20070130912A KR20080056098A KR 20080056098 A KR20080056098 A KR 20080056098A KR 1020070130912 A KR1020070130912 A KR 1020070130912A KR 20070130912 A KR20070130912 A KR 20070130912A KR 20080056098 A KR20080056098 A KR 20080056098A
Authority
KR
South Korea
Prior art keywords
transistor
electrode
pixel
line
light emitting
Prior art date
Application number
KR1020070130912A
Other languages
English (en)
Inventor
시시도 히데아키
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20080056098A publication Critical patent/KR20080056098A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/12—Light sources with substantially two-dimensional radiating surfaces
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0262—The addressing of the pixel, in a display other than an active matrix LCD, involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependent on signals of two data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs
    • H10K2102/302—Details of OLEDs of OLED structures
    • H10K2102/3023—Direction of light emission
    • H10K2102/3026—Top emission
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs
    • H10K2102/302—Details of OLEDs of OLED structures
    • H10K2102/3023—Direction of light emission
    • H10K2102/3031—Two-side emission, e.g. transparent OLEDs [TOLED]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

트랜지스터의 임계치 전압의 불균일함을 보상할 수 있고, 휘도의 불균일함을 억제하는 것이 가능해지는 표시 장치, 및 이것을 사용한 구동 방법을 제공한다.
제 1 기간에서 유지 용량(storage capacitor)으로 초기 전압을 유지시키고, 제 2 기간에서 유지 용량으로 비디오 신호 전압과 트랜지스터의 임계치 전압에 기초한 전압을 유지시키고, 제 3 기간에서 제 2 기간에서 유지 용량으로 유지시킨 전압을 트랜지스터의 게이트 전극에 인가함으로써, 발광 소자에 전류를 공급하여, 발광 소자를 발광시킨다. 이 동작 과정에 의해, 발광 소자에 트랜지스터의 임계치 전압의 불균일함의 영향을 보상한 전류를 공급할 수 있어, 휘도의 불균일함을 억제할 수 있다.
반도체 장치, 트랜지스터, 발광 소자, 화소, 신호선, 휘도

Description

반도체 장치 및 반도체 장치의 구동 방법{Semiconductor device and driving method thereof}
본 발명은 트랜지스터를 갖는 반도체 장치의 구성 및 그 구동 방법에 관한다. 본 발명은 특히, 박막 트랜지스터를 갖는 반도체 장치를 사용한 액티브 매트릭스형 표시 장치의 구성 및 그 구동 방법에 관한 것이다. 또한, 이러한 반도체 장치를 표시부에 사용한 전자기기에 관한 것이다.
최근, 화소를 발광 다이오드(LED) 등의 발광 소자로 형성한, 소위 자발광형의 표시 장치가 주목받고 있다. 이러한 자발광형의 표시 장치에 사용되는 발광 소자로서는 유기 발광 다이오드(OLED(Organic Light Emitting Diode), 유기 EL 소자, 일렉트로루미네선스(Electro Luminescence: EL) 소자 등이라고도 함)가 주목을 모으고 있으며, EL 디스플레이 등에 사용되고 있다. OLED 등의 발광 소자는 자발광형이기 때문에, 액정 디스플레이와 비교하여 화소의 시인성이 높고, 백 라이트가 불필요하여 응답 속도가 빠른 등의 이점이 있다. 또한 발광 소자의 휘도는 이것을 흐르는 전류값에 의해서 제어된다.
또한, 최근, 화소마다 발광 소자와, 상기 발광 소자의 발광을 제어하는 트랜지스터가 형성된 액티브 매트릭스형 표시 장치의 개발이 진행되고 있다. 액티브 매트릭스형 표시 장치는 패시브 매트릭스형 표시 장치에서는 곤란한, 고정밀, 대화면의 표시도 가능할 뿐만 아니라, 패시브 매트릭스형 표시 장치를 상회하는 저소비 전력 동작을 실현하고, 또한 고신뢰성을 가져, 실용화가 기대되고 있다.
액티브 매트릭스형 표시 장치에 있어서의 화소의 구동 방법으로서는 화소에 입력하는 신호의 종류로 분류하면, 전압 입력 방식과 전류 입력 방식을 들 수 있다. 전자의 전압 입력 방식은 화소에 입력하는 비디오 신호(전압)를 구동용 소자의 게이트 전극에 입력하고, 상기 구동용 소자를 사용하여 발광 소자의 휘도를 제어하는 방식이다. 또한 후자의 전류 입력 방식에서는 설정된 신호 전류를 발광 소자에 흘림으로써, 상기 발광 소자의 휘도를 제어하는 방식이다.
여기에서, 전압 입력 방식을 적용한 표시 장치에 있어서의 화소 구성의 일례와 그 구동 방식에 대하여, 도 67을 사용하여 간단히 설명한다. 또, 대표적인 표시 장치로서, EL 표시 장치를 예로 들어 설명한다.
도 67은 전압 입력 방식을 적용한 표시 장치에 있어서의 화소 구성의 일례를 도시하는 도면이다(특허문헌 1 참조). 도 67에 도시한 화소는 구동용 트랜지스터(6701), 스위칭용 트랜지스터(6702), 유지 용량(storage capacitor)(6703), 신호선(6704), 주사선(6705), 제 1 및 제 2 전원선(6706, 6707), 발광 소자(6708)를 갖는다.
또, 본 명세서 중에 있어서, 트랜지스터가 온하고 있다는 것은 트랜지스터의 게이트·소스 간 전압이 그 임계치 전압을 초과하여, 소스와 드레인의 사이에 전류가 흐르는 상태를 가리키고, 트랜지스터가 오프하고 있다는 것은 트랜지스터의 게이트·소스 간 전압이 그 임계치 전압을 하회하여, 소스와 드레인의 사이에 전류가 흐르고 있지 않은 상태를 가리킨다.
주사선(6705)의 전위가 변화하여 스위칭용 트랜지스터(6702)가 온하면, 신호선(6704)에 입력되어 있는 비디오 신호는 구동용 트랜지스터(6701)의 게이트 전극으로 입력된다. 입력된 비디오 신호의 전위에 따라서, 구동용 트랜지스터(6701)의 게이트·소스 간 전압이 결정되고, 구동용 트랜지스터(6701)의 소스와 드레인의 사이를 흐르는 전류가 결정된다. 이 전류는 발광 소자(6708)에 공급되고, 상기 발광 소자(6708)는 발광한다.
이와 같이, 전압 입력 방식이란 비디오 신호의 전위에 의해 구동용 트랜지스터의 게이트·소스 간 전압 및 소스와 드레인 사이를 흐르는 전류를 설정하고, 이 전류에 따른 휘도로 발광 소자를 발광시키는 방식을 말한다.
발광 소자를 구동하는 반도체 소자로서는 폴리실리콘(p-Si) 트랜지스터가 사용된다. 그러나, 폴리실리콘 트랜지스터는 결정립계에서의 결함에 기인하여, 임계치 전압이나 온 전류, 이동도 등의 전기적 특성에 불균일함이 생기기 쉽다. 도 67에 도시한 화소에 있어서, 구동용 트랜지스터(6701)의 특성이 화소마다 불균일하면, 같은 비디오 신호를 입력한 경우라도, 이에 따른 구동용 트랜지스터(6701)의 드레인 전류의 크기가 다르기 때문에, 발광 소자(6708)의 휘도는 불균일하게 되어 버린다.
또한, 종래의 화소 회로(도 67)에서는 유지 용량을 구동용 트랜지스터의 게이트·소스 간에 접속하고 있지만, 이 유지 용량을 MOS 트랜지스터로 형성한 경우, 상기 MOS 트랜지스터의 게이트·소스 간 전압이 상기 MOS 트랜지스터의 임계치 전압과 거의 같아지면, 상기 MOS 트랜지스터에 채널 영역이 유기(誘起)되지 않게 되기 때문에, 상기 MOS 트랜지스터가 유지 용량으로서 기능하지 못하게 된다. 그 결과, 비디오 신호를 정확하게 유지할 수 없게 된다.
[특허문헌 1] 일본 공개특허공보 2001-147659호
이와 같이, 종래의 전압 입력 방식에서는 트랜지스터의 전기적 특성의 불균일함에 의해서 휘도의 불균일함이 생겨 버린다.
본 발명은 이러한 문제점을 감안하여, 트랜지스터의 임계치 전압의 불균일함을 보상할 수 있고, 휘도의 불균일함의 저감이 가능해지는 반도체 장치, 표시 장치 및 그 구동 방법을 제공하는 것을 목적으로 한다.
또, 발광 소자를 갖는 반도체 장치, 표시 장치만이 대상이 되는 것은 아니며, 본 발명은 트랜지스터의 임계치 전압의 불균일함에 기인하는 드레인 전류의 불균일함을 억제하는 것을 과제로 하고 있다. 따라서, 구동용 트랜지스터의 드레인 전류의 공급처는 발광 소자에 한정되지 않는다. 이하에 있어서, 상기 드레인 전류를 공급하는 곳을 총칭하여 부하라고도 한다.
본 발명의 일 형태는 신호선과, 용량선(capacitor line)과, 부하와, 제 1 트랜지스터와, 제 2 트랜지스터와, 유지 용량을 갖고, 제 1 트랜지스터의 제 1 전극이 신호선에 전기적으로 접속되고, 제 1 트랜지스터의 제 2 전극이 부하에 전기적으로 접속되고, 제 2 트랜지스터는 제 1 트랜지스터의 제 2 전극과 게이트 전극을 전기적으로 접속하는지의 여부를 선택하는 스위치로서의 기능을 갖고, 유지 용량의 제 1 전극이 제 1 트랜지스터의 게이트 전극에 전기적으로 접속되고, 유지 용량의 제 2 전극이 용량선에 전기적으로 접속되고, 신호선에 인가되는 신호 전압 및 제 1 트랜지스터의 임계치 전압에 기초한 전압이 유지 용량으로 유지되고, 상기 전압을 상기 제 1 트랜지스터의 게이트 전극에 인가함으로써, 전류가 부하에 공급되는 것을 특징으로 하는 반도체 장치이다.
본 발명의 일 형태는 화소를 갖는 반도체 장치로서, 화소는 신호선과, 용량선과, 부하와, 제 1 트랜지스터와, 제 2 트랜지스터와, 유지 용량을 갖고, 제 1 트랜지스터의 제 1 전극이 신호선에 전기적으로 접속되고, 제 1 트랜지스터의 제 2 전극이 부하에 전기적으로 접속되고, 제 2 트랜지스터는 제 1 트랜지스터의 제 2 전극과 게이트 전극을 전기적으로 접속하는지의 여부를 선택하는 스위치로서의 기능을 갖고, 유지 용량의 제 1 전극이 제 1 트랜지스터의 게이트 전극에 전기적으로 접속되고, 유지 용량의 제 2 전극이 용량선에 전기적으로 접속되고, 신호선에 인가되는 비디오 신호 전압 및 제 1 트랜지스터의 임계치 전압에 기초한 전압이 유지 용량으로 유지되고, 상기 전압을 상기 제 1 트랜지스터의 게이트 전극에 인가함으로써, 전류가 부하에 공급되는 것을 특징으로 하는 반도체 장치이다.
본 발명의 일 형태는 화소를 갖는 반도체 장치로서, 화소는 신호선과, 용량선과, 제 1 전원선과 제 2 전원선과, 부하와, 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 제 5 트랜지스터와, 유지 용량을 갖고, 부하의 제 2 전극이 제 2 전원선에 전기적으로 접속되고, 제 1 트랜지스터는 부하에 전류를 공급하는 기능을 갖고, 제 2 트랜지스터는 제 1 트랜지스터의 제 1 전극과 신호선을 전기적으로 접속하는 스위치로서의 기능을 갖고, 제 3 트랜지스터는 제 1 트랜지스터의 제 1 전극과 제 1 전원선을 전기적으로 접속하는 스위치로서 의 기능을 갖고, 제 4 트랜지스터는 제 1 트랜지스터의 제 2 전극과 게이트 전극을 전기적으로 접속하는지의 여부를 선택하는 스위치로서의 기능을 갖고, 제 5 트랜지스터는 제 1 트랜지스터의 제 2 전극과 부하를 전기적으로 접속하는 스위치로서의 기능을 갖고, 유지 용량의 제 1 전극이 제 1 트랜지스터의 게이트 전극에 전기적으로 접속되고, 유지 용량의 제 2 전극이 용량선에 전기적으로 접속되고, 신호선에 인가되는 비디오 신호 전압 및 제 1 트랜지스터의 임계치 전압에 기초한 전압이 유지 용량으로 유지되고, 상기 전압을 상기 제 1 트랜지스터의 게이트 전극에 인가함으로써, 전류가 부하에 공급되는 것을 특징으로 하는 반도체 장치이다.
본 발명의 일 형태는 화소를 갖는 반도체 장치로서, 화소는 신호선과, 용량선과, 제 1 전원선과 제 2 전원선과, 부하와, 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 유지 용량을 갖고, 제 2 전원선은 전위가 변화하여, 부하의 제 2 전극이 제 2 전원선에 전기적으로 접속되고, 제 1 트랜지스터의 제 2 전극이 부하의 제 1 전극과 직접 접속되고, 제 2 트랜지스터는 제 1 트랜지스터의 제 1 전극과 신호선을 전기적으로 접속하는 스위치로서의 기능을 갖고, 제 3 트랜지스터는 제 1 트랜지스터의 제 1 전극과 제 1 전원선을 전기적으로 접속하는 스위치로서의 기능을 갖고, 제 4 트랜지스터는 제 1 트랜지스터의 제 2 전극과 게이트 전극을 전기적으로 접속하는지의 여부를 선택하는 스위치로서의 기능을 갖고, 유지 용량의 제 1 전극이 제 1 트랜지스터의 게이트 전극에 전기적으로 접속되고, 유지 용량의 제 2 전극이 용량선에 전기적으로 접속되고, 신호선에 인가되는 비디오 신호 전압 및 제 1 트랜지스터의 임계치 전압에 기초한 전압이 유 지 용량으로 유지되고, 상기 전압을 상기 제 1 트랜지스터의 게이트 전극에 인가함으로써, 전류가 부하에 공급되는 것을 특징으로 하는 반도체 장치이다.
또, 본 발명의 반도체 장치에 있어서, 화소는 또한 제 6 트랜지스터를 갖고, 제 6 트랜지스터를 통하여 제 1 트랜지스터의 제 2 전극에 초기 전위가 인가되어도 좋다.
또, 본 발명의 반도체 장치에 있어서, 화소는 제 1 트랜지스터의 제 2 전극은 제 6 트랜지스터를 통하여 화소가 갖는 배선의 어느 하나와 전기적으로 접속되어 있어도 좋다.
또, 본 발명의 반도체 장치에 있어서, 화소는 또한 제 6 트랜지스터를 통하여 제 1 트랜지스터의 제 2 전극과 전기적으로 접속되는 초기화선을 갖고 있어도 좋다.
또, 본 발명의 반도체 장치에 있어서, 화소에 포함되는 각각의 트랜지스터가 갖는 채널 길이 L과 채널 폭 W의 비 W/L의 값 중에서, 제 1 트랜지스터가 갖는 W/L의 값이 최대인 것이 바람직하다.
또, 본 발명의 반도체 장치에 있어서, 제 2 트랜지스터와, 제 3 트랜지스터가, 서로 다른 도전형이어도 좋다.
또, 본 발명의 반도체 장치에 있어서, 화소는 또한 복수의 주사선을 갖고, 화소가 갖는 적어도 2개의 트랜지스터의 게이트 전극이 동일 주사선에 전기적으로 접속되어 있어도 좋다.
또, 본 발명의 반도체 장치에 있어서, 화소는 또한 복수의 주사선을 갖고, 화소가 갖는 복수의 트랜지스터가 갖는 게이트 전극은 각각 다른 주사선과 전기적으로 접속되어 있어도 좋다.
또, 본 발명의 반도체 장치에 있어서, 화소에 인접하는 화소가 또한 복수의 주사선을 갖고, 용량선으로서, 화소에 인접하는 화소가 갖는 주사선의 어느 하나가 사용되고 있어도 좋다.
또, 본 발명의 반도체 장치에 있어서, 제 4 트랜지스터는 N 채널형이어도 좋다.
본 발명의 일 형태는 신호선과, 용량선과, 전원선과, 부하와, 제 1 전극이 신호선에 전기적으로 접속되고, 제 2 전극이 부하에 전기적으로 접속된 제 1 트랜지스터와, 제 1 트랜지스터의 제 2 전극과 게이트 전극을 전기적으로 접속하는지의 여부를 선택하는 스위치로서의 기능을 갖는 제 2 트랜지스터와, 제 1 전극이 제 1 트랜지스터의 게이트 전극에 전기적으로 접속되고, 제 2 전극이 용량선에 전기적으로 접속된 유지 용량을 포함하는 화소를 갖고, 부하에 전류를 흘림으로써, 유지 용량으로 초기 전압을 유지시킨 후, 제 2 트랜지스터를 도통 상태로 하여, 유지 용량에 신호선으로부터 공급되는 비디오 신호 전압, 및 제 1 트랜지스터의 임계치 전압에 기초한 전압을 유지시키고, 상기 전압에 기초한 전압을 제 1 트랜지스터의 게이트 전극에 인가하고, 제 1 트랜지스터를 통하여 전원선으로부터 전류를 부하에 공급하는 것을 특징으로 하는 반도체 장치의 구동 방법이다.
본 발명의 일 형태는 신호선과, 용량선과, 전원선과, 부하와, 제 1 전극이 신호선에 전기적으로 접속되고, 제 2 전극이 부하에 전기적으로 접속된 제 1 트랜 지스터와, 제 1 트랜지스터의 제 2 전극과 게이트 전극을 전기적으로 접속하는지의 여부를 선택하는 스위치로서의 기능을 갖는 제 2 트랜지스터와, 제 1 트랜지스터의 제 2 전극에 초기 전위를 인가하기 위한 스위치로서의 기능을 갖는 제 3 트랜지스터와, 제 1 전극이 제 1 트랜지스터의 게이트 전극에 전기적으로 접속되고, 제 2 전극이 용량선에 전기적으로 접속된 유지 용량을 포함하는 화소를 갖고, 제 3 트랜지스터를 도통 상태로 함으로써 제 1 트랜지스터의 제 2 전극에 초기 전위를 인가한 후, 제 2 트랜지스터를 도통 상태로 하여, 유지 용량에 신호선으로부터 공급되는 비디오 신호 전압, 및 제 1 트랜지스터의 임계치 전압에 기초한 전압을 유지시키고, 상기 전압에 기초한 전압을 제 1 트랜지스터의 게이트 전극에 인가하고, 제 1 트랜지스터를 통하여 전원선으로부터 전류를 부하에 공급하는 것을 특징으로 하는 반도체 장치의 구동 방법이다.
또, 본 발명의 구동 방법에 있어서, 화소는 또한 제 3 트랜지스터를 통하여 제 1 트랜지스터의 제 2 전극과 전기적으로 접속되어 있는 초기화선을 갖고, 초기화선으로부터 초기 전위를 공급하여도 좋다.
또, 본 발명의 구동 방법에 있어서, 유지 용량에 신호선으로부터 공급되는 비디오 신호 전압 및 제 1 트랜지스터의 임계치 전압에 기초한 전압을 유지시키는 기간과, 상기 기간 이외의 기간에서는 전원선에 인가되는 전압이 달라도 좋다.
또한, 상기 구성에 있어서, 부하는 발광 소자이어도 좋다.
또, 트랜지스터는 그 구조상, 소스와 드레인의 구별이 곤란하다. 더욱이, 회로의 동작에 따라서는 전위의 고저가 바뀌는 경우도 있다. 따라서, 본 명세서 중에서는 소스와 드레인은 특히 특정하지 않고, 제 1 전극, 제 2 전극이라고 기술한다. 예를 들면, 제 1 전극이 소스인 경우에는 제 2 전극이란 드레인을 가리키고, 반대로 제 1 전극이 드레인인 경우에는 제 2 전극이란 소스를 가리키는 것으로 한다.
또, 본 서류(명세서, 특허청구범위 또는 도면 등)에 있어서는 1화소란 1개의 색 요소를 나타내는 것을 말한다. 따라서, R(빨강) G(초록) B(파랑)의 색 요소로 이루어지는 컬러 표시 장치의 경우에는, 화상의 최소 단위는 R 화소와 G 화소와 B 화소의 3화소로 구성되는 것으로 한다. 또, 색 요소는 3색에 한정되지 않고, 그 이상의 수를 사용하여도 좋고, RGB 이외의 색을 추가하여도 좋다. 예를 들면, 백색(W)을 더하여 RGBW로 하여도 좋다. 또한, RGB에, 예를 들면, 옐로우, 시안(cyan), 마젠타(magenta) 등 1색 이상을 추가한 것이어도 좋다. 또한, 예를 들면, RGB중의 적어도 1색에 대하여, 유사한 색을 추가하여도 좋다. 예를 들면, R, G, B1, B2로 하여도 좋다. B1과 B2는 모두 청색이지만, 파장이 다르다. 이러한 색 요소를 사용함으로써, 보다 실물에 가까운 표시를 하거나, 소비 전력의 저감을 실현할 수 있다. 또, 1개의 색 요소에 대하여, 복수의 영역을 사용하여 밝기를 제어하여도 좋다. 이 경우는 1개의 색 요소를 1화소로 하고, 그 밝기를 제어하는 각 영역을 서브 화소로 한다. 따라서, 예를 들면, 면적 계조 방식을 행하는 경우, 1개의 색 요소에 대하여, 밝기를 제어하는 영역이 복수 있고, 그 전체로 계조를 표현하는 것이며, 밝기를 제어하는 각 영역을 서브 화소로 한다. 따라서, 그 경우는 1개의 색 요소는 복수의 서브 화소로 구성되게 된다. 또한, 그 경우, 서브 화소에 따라서, 표시에 기여하는 영역의 크기가 다른 경우가 있다. 또한, 1개의 색 요소에 대하여 복수인, 밝기를 제어하는 영역에 있어서, 즉, 1개의 색 요소를 구성하는 복수의 서브 화소에 있어서, 각각에 공급하는 신호를 약간 다르게 하도록 하여, 시야각을 확대하도록 하여도 좋다.
또, 본 서류(명세서, 특허청구범위 또는 도면 등)에 있어서, 화소는 매트릭스형으로 배치(배열)되어 있는 경우를 포함한다. 여기에서, 화소가 매트릭스형으로 배치(배열)되어 있다는 것은 세로방향 또는 가로방향에서, 직선형으로 나란히 배치되어 있는 경우나, 들쭉날쭉한 선상에 나란히 배열되어 있는 경우를 포함한다. 따라서, 예를 들면, 3색의 색 요소(예를 들면 RGB)로 풀 컬러 표시를 하는 경우에, 스트라이프 배치되어 있는 경우나, 3개의 색 요소의 도트가 소위 델타 배치되어 있는 경우도 포함하기로 한다. 또한, 베이어 배치되어 있는 경우도 포함한다. 또, 색 요소의 도트마다 그 표시영역의 크기가 달라도 좋다. 이로써, 저소비 전력화, 또는 표시 소자의 장수명화를 도모할 수 있다.
또, 본 서류(명세서, 특허청구범위 또는 도면 등)에 있어서의 발광 소자란 소자에 흐르는 전류값에 의해서 발광 휘도를 제어할 수 있는 소자를 가리킨다. 대표적으로는 EL 소자를 적용할 수 있다. 또, EL 소자는 유기 EL 소자이거나, 무기 EL 소자이어도 좋다. EL 소자 이외에도, 예를 들면, 필드 이미션 디스플레이(FED)에서 사용하는 소자, FED의 일종인 SED(Surface-conduction Electron-emitter Display)에서 사용하는 소자 등의 발광 소자를 적용할 수 있다.
또, 본 서류(명세서, 특허청구범위 또는 도면 등)에 기재된 트랜지스터로서, 여러 가지 형태의 트랜지스터를 사용할 수 있다. 따라서, 사용하는 트랜지스터의 종류에 한정은 없다. 예를 들면, 비정질 실리콘, 다결정 실리콘, 미결정(마이크로크리스탈, 세미어몰퍼스라고도 함) 실리콘 등으로 대표되는 비단결정 반도체막을 갖는 박막 트랜지스터(TFT) 등을 사용할 수 있다. TFT를 사용하는 경우, 여러 가지 장점이 있다. 예를 들면, 단결정 실리콘의 경우보다도 낮은 온도에서 제조할 수 있기 때문에, 제조 비용의 삭감, 또는 제조 장치의 대형화를 도모할 수 있다. 제조 장치를 크게 할 수 있기 때문에, 대형기판상에 제조할 수 있다. 그 때문에, 동시에 많은 개수의 표시 장치를 제조할 수 있으므로, 저비용으로 제조할 수 있다. 또한, 제조 온도가 낮기 때문에, 내열성이 약한 기판을 사용할 수 있다. 그 때문에, 투광성을 갖는 기판상에 트랜지스터를 제조할 수 있다. 그리고, 투광성을 갖는 기판상의 트랜지스터를 사용하여 표시 소자에서의 빛의 투과를 제어할 수 있다. 또는, 트랜지스터의 막 두께가 얇기 때문에, 트랜지스터를 구성하는 막의 일부는 빛을 투과시킬 수 있다. 그로 인해, 개구율을 향상시킬 수 있다.
또, 다결정 실리콘을 제조할 때에, 촉매(니켈 등)를 사용함으로써, 결정성을 더욱 향상시켜, 전기 특성이 좋은 트랜지스터를 제조하는 것이 가능해진다. 그 결과, 게이트 드라이버 회로(주사선 구동 회로)나 소스 드라이버 회로(신호선 구동 회로), 신호 처리회로(신호 생성회로, 감마 보정회로, DA 변환회로 등)를 기판상에 일체로 형성할 수 있다.
또, 미결정 실리콘을 제조할 때에, 촉매(니켈 등)를 사용함으로써, 결정성을 더욱 향상시켜, 전기 특성이 좋은 트랜지스터를 제조하는 것이 가능해진다. 이 때, 레이저를 사용하지 않고, 열처리를 가하는 것만으로, 결정성을 향상시킬 수 있다. 그 결과, 게이트 드라이버 회로(주사선 구동 회로)나 소스 드라이버 회로의 일부(아날로그 스위치 등)를 기판상에 일체로 형성할 수 있다. 또한, 결정화를 위해 레이저를 사용하지 않는 경우는 실리콘의 결정성의 불균일함을 억제할 수 있다. 그로 인해, 고화질의 화상을 표시할 수 있다.
단, 촉매(니켈 등)를 사용하지 않고, 다결정 실리콘이나 미결정 실리콘을 제조하는 것은 가능하다.
또는, 반도체 기판이나 SOI 기판 등을 사용하여 트랜지스터를 형성할 수 있다. 이들에 의해, 특성이나 사이즈나 형상 등의 불균일함이 적고, 전류 공급 능력이 높고, 사이즈가 작은 트랜지스터를 제조할 수 있다. 이러한 트랜지스터를 사용하면, 회로의 저소비 전력화, 또는 회로의 고집적화를 도모할 수 있다.
또는, ZnO, a-InGaZnO, SiGe, GaAs, 인듐아연산화물(IZO), 인듐주석산화물(ITO), 산화주석(SnO) 등의 화합물 반도체 또는 산화물 반도체를 갖는 트랜지스터나, 또한, 이들 화합물 반도체 또는 산화물 반도체를 박막화한 박막 트랜지스터 등을 사용할 수 있다. 이들에 의해, 제조 온도를 낮게 할 수 있고, 예를 들면, 실온에서 트랜지스터를 제조할 수 있다. 그 결과, 내열성이 낮은 기판, 예를 들면 플라스틱 기판이나 필름 기판에 직접 트랜지스터를 형성할 수 있다. 또, 이들 화합물 반도체 또는 산화물 반도체를 트랜지스터의 채널 부분에 사용할 뿐만 아니라, 그 이외의 용도로 사용할 수도 있다. 예를 들면, 이들 화합물 반도체 또는 산화물 반도체를 저항 소자, 화소 전극, 투광성을 갖는 전극으로서 사용할 수 있다. 더욱 이, 이들을 트랜지스터와 동시에 성막 또는 형성할 수 있기 때문에, 비용을 저감할 수 있다.
또는, 잉크젯이나 인쇄법을 사용하여 형성한 트랜지스터 등을 사용할 수 있다. 이들에 의해, 실온에서 제조, 저진공도로 제조, 또는 대형기판상에 제조할 수 있다. 또한, 마스크(레티클)를 사용하지 않아도 제조할 수 있기 때문에, 트랜지스터의 레이아웃을 용이하게 변경할 수 있다. 더욱이, 레지스트를 사용할 필요가 없기 때문에, 재료비가 저렴하게 되고, 공정 수를 삭감할 수 있다. 더욱이, 필요한 부분에만 막을 부착하기 때문에, 전체면에 성막한 후에 에칭하는 제법보다도 재료가 낭비되지 않아, 저비용으로 할 수 있다.
또는, 유기 반도체나 카본나노튜브를 갖는 트랜지스터 등을 사용할 수 있다. 이들에 의해, 굴곡할 수 있는 기판상에 트랜지스터를 형성할 수 있다. 그 때문에, 유기 반도체나 카본나노튜브를 갖는 트랜지스터 등을 사용한 장치를 충격에 강하게 할 수 있다.
또한, 여러 가지 구조의 트랜지스터를 사용할 수 있다. 예를 들면, MOS형 트랜지스터, 접합형 트랜지스터, 바이폴러 트랜지스터 등을 본 서류(명세서, 특허청구범위 또는 도면 등)에 기재된 트랜지스터로서 사용할 수 있다. MOS형 트랜지스터를 사용함으로써, 트랜지스터의 사이즈를 작게 할 수 있다. 따라서, 복수의 트랜지스터를 탑재할 수 있다. 바이폴러 트랜지스터를 사용함으로써, 큰 전류를 흘릴 수 있다. 따라서, 고속으로 회로를 동작시킬 수 있다.
또, MOS형 트랜지스터, 바이폴러 트랜지스터 등을 1개의 기판에 혼재시켜 형 성하여도 좋다. 이로써, 저소비 전력, 소형화, 고속 동작 등을 실현할 수 있다.
그 외, 여러 가지 트랜지스터를 사용할 수 있다.
또, 트랜지스터가 형성되어 있는 기판의 종류는 여러 가지를 사용할 수 있으며, 특정한 것에 한정되지 않는다. 트랜지스터가 형성되는 기판으로서는 예를 들면, 단결정 기판, SOI기판, 유리 기판, 석영기판, 플라스틱기판, 종이기판, 셀로판기판, 석재기판, 목재기판, 천기판(천연섬유(비단, 면, 마), 합성 섬유(나일론, 폴리우레탄, 폴리에스테르) 또는 재생섬유(아세테이트, 큐프라(cupra), 레이온, 재생 폴리에스테르) 등을 포함함), 피혁기판, 고무기판, 스테인리스·스틸기판, 스테인리스·스틸·호일(foil)을 갖는 기판 등을 사용할 수 있다. 또는, 사람 등의 동물의 피부(표피, 진피) 또는 피하조직을 트랜지스터가 형성되는 기판으로서 사용하여도 좋다. 또는, 어떤 기판에서 트랜지스터를 형성한 후, 별도의 기판에 트랜지스터를 전치하여, 별도의 기판에 트랜지스터를 배치하여도 좋다. 트랜지스터가 전치되는 기판으로서는, 단결정 기판, SOI기판, 유리 기판, 석영기판, 플라스틱 기판, 종이기판, 셀로판기판, 석재기판, 목재기판, 천기판(천연섬유(비단, 면, 마), 합성 섬유(나일론, 폴리우레탄, 폴리에스테르) 또는 재생섬유(아세테이트, 큐프라, 레이온, 재생 폴리에스테르) 등을 포함함), 피혁기판, 고무기판, 스테인리스·스틸기판, 스테인리스·스틸·호일을 갖는 기판 등을 사용할 수 있다. 또는, 사람 등의 동물의 피부(표피, 진피) 또는 피하조직을 트랜지스터가 전치되는 기판으로서 사용하여도 좋다. 또는, 어떤 기판에서 트랜지스터를 형성하고, 그 기판을 연마하여 얇게 하여도 좋다. 연마되는 기판으로서는 단결정 기판, SOI기판, 유리 기판, 석 영기판, 플라스틱 기판, 종이기판, 셀로판기판, 석재기판, 목재기판, 천기판(천연섬유(비단, 면, 마), 합성섬유(나일론, 폴리우레탄, 폴리에스테르) 또는 재생섬유(아세테이트, 큐프라, 레이온, 재생 폴리에스테르) 등을 포함한다), 피혁기판, 고무기판, 스테인리스·스틸기판, 스테인리스·스틸·호일을 갖는 기판 등을 사용할 수 있다. 또는, 사람 등의 동물의 피부(표피, 진피) 또는 피하조직을 연마되는 기판으로서 사용하여도 좋다. 이러한 기판을 사용함으로써, 특성이 좋은 트랜지스터의 형성, 소비 전력이 작은 트랜지스터의 형성, 깨지기 어려운 장치의 제조, 내열성의 부여, 경량화, 또는 박형화를 도모할 수 있다.
또, 본 서류(명세서, 특허청구범위 또는 도면 등)에 있어서, 접속되어 있다는 것은 전기적으로 접속되어 있는 것과 동의이다. 따라서, 본 발명이 개시하는 구성에 있어서, 소정의 접속 관계에 더하여, 그 사이에 전기적인 접속을 가능하게 하는 다른 소자(예를 들면, 스위치 등)가 배치되어 있어도 좋다.
또, 본 서류(명세서, 특허청구범위 또는 도면 등)에 제시하는 스위치는 여러 가지 형태를 사용할 수 있고, 일례로서, 전기적 스위치나 기계적인 스위치 등이 있다. 요컨대, 전류의 흐름을 제어할 수 있는 것이면 되고, 특정한 것에 한정되지 않으며, 여러 가지를 사용할 수 있다. 예를 들면, 트랜지스터라도 좋고, 다이오드(예를 들면, PN 다이오드, PIN 다이오드, 쇼트키배리어 다이오드, 다이오드 접속의 트랜지스터 등)이어도 좋고, 사이리스터라도 좋고, 이들을 조합한 논리회로이어도 좋다. 따라서, 스위치로서 트랜지스터를 사용하는 경우, 그 트랜지스터는 단순한 스위치로서 동작하기 때문에, 트랜지스터의 극성(도전형)은 특히 한정되지 않는 다. 단, 오프 전류가 적은 쪽이 바람직한 경우, 오프 전류가 적은 쪽의 극성의 트랜지스터를 사용하는 것이 바람직하다. 오프 전류가 적은 트랜지스터로서는 LDD 영역을 형성하고 있는 것이나 멀티 게이트 구조로 하고 있는 것 등이 있다. 또한, 스위치로서 동작시키는 트랜지스터의 소스 단자의 전위가, 저전위측 전원(VSS, GND, 0V 등)에 가까운 상태에서 동작하는 경우는 N 채널형을 사용하는 것이 바람직하고, 반대로, 소스 단자의 전위가, 고전위측 전원(VDD 등)에 가까운 상태에서 동작하는 경우는 P 채널형을 사용하는 것이 바람직하다. 왜냐하면, 게이트·소스 간 전압의 절대치를 크게 할 수 있으므로, 스위치로서 기능하기 쉽기 때문이다. 또, N 채널형과 P 채널형의 양쪽을 사용하여, CMOS형의 스위치로 하여도 좋다. CMOS형의 스위치로 하면, P 채널형이나 N 채널형의 어느 하나의 트랜지스터가 도통하면 전류를 흘릴 수 있기 때문에, 스위치로서 기능하기 쉬워진다. 예를 들면, 스위치로의 입력신호의 전압이 높은 경우나, 낮은 경우라도, 적절하게 전압을 출력시킬 수 있다. 또한, 스위치를 온·오프시키기 위한 신호의 전압 진폭치를 작게 할 수 있기 때문에, 소비 전력을 작게 할 수도 있다.
또, 본 서류(명세서, 특허청구범위 또는 도면 등)에 있어서, 어떤 물건의 위에 형성되어 있거나, 또는, ~상에 형성되어 있다는 것처럼, ~의 위에, 또는, ~상에 라는 기재에 대해서는 어떤 물건의 위에 직접 접하고 있는 것에 한정되지 않는다. 직접 접하고는 있지 않는 경우, 즉, 사이에 별도의 것이 끼어 있는 경우도 포함하기로 한다. 따라서 예를 들면, 층 A의 위에(또는 층 A 상에), 층 B가 형성되어 있다라는 경우는 층 A의 위에 직접 접하여 층 B가 형성되어 있는 경우와, 층 A의 위 에 직접 접하여 별도의 층(예를 들면 층 C이나 층 D 등)이 형성되어 있고, 그 위에 직접 접하여 층 B가 형성되어 있는 경우를 포함하는 것으로 한다. 또한, ~의 상방에,라는 기재에 대해서도 같으며, 어떤 물건의 위에 직접 접하고 있는 것에 한정되지 않고, 사이에 별도의 것이 끼어 있는 경우도 포함하는 것으로 한다. 따라서 예를 들면, 층 A의 상방에, 층 B가 형성되어 있다,라는 경우는, 층 A의 위에 직접 접하여 층 B가 형성되어 있는 경우와, 층 A의 위에 직접 접하여 별도의 층(예를 들면 층 C이나 층 D 등)이 형성되어 있고, 그 위에 직접 접하여 층 B가 형성되어 있는 경우를 포함하는 것으로 한다. 또, ~의 밑에, 또는, ~의 하방에,의 경우에 대해서도 같으며, 직접 접하고 있는 경우와, 접하지 않고 있는 경우를 포함하는 것으로 한다.
본 발명에 의해, 트랜지스터의 임계치 전압의 불균일함에 기인하는 전류값의 불균일함을 억제할 수 있다. 그로 인해, 발광 소자를 비롯한 부하에 소망의 전류를 공급할 수 있다. 특히, 부하로서 발광 소자를 사용하는 경우, 본 발명의 표시 장치에서는 트랜지스터의 임계치 전압의 불균일함을 보상할 수 있기 때문에, 발광 소자에 흐르는 전류가 트랜지스터의 임계치 전압에 의존하지 않는 형으로 결정된다. 이로써, 발광 소자의 휘도의 불균일함을 저감시킬 수 있어, 표시 장치의 화질을 향상시킬 수 있다.
이하, 본 발명의 실시 형태에 관해서 도면을 참조하면서 설명한다. 단, 본 발명은 많은 다른 형태로 실시하는 것이 가능하고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 여러 가지로 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 실시 형태의 기재 내용에 한정하여 해석되지 않는다.
(실시 형태 1)
우선, 본 실시 형태의 표시 장치에 있어서의 화소 회로의 기본적 구성에 관해서, 도 1 및 도 2를 사용하여 설명한다. 또, 발광 소자로서, EL 소자를 예로 들어 설명한다.
도 1은 본 실시 형태의 화소 구성 중에서, 비디오 신호 전압 및 트랜지스터의 임계치 전압에 기초한 전압을 취득하기 위한 회로 구성을 도시한 도면이다. 도 1은 제 1 및 제 2 트랜지스터(101, 102), 유지 용량(103), 주사선(104), 신호선(105), 전원선(106), 용량선(107), 발광 소자(108)로 구성되어 있는 회로를 도시한다.
또, 도 1에서는 제 1 및 제 2 트랜지스터(101, 102)는 모두 P 채널형으로 하고 있다.
제 1 트랜지스터(101)는 게이트 전극이 제 2 트랜지스터(102)의 제 2 전극, 및 유지 용량(103)의 제 1 전극에 접속되고, 제 1 전극은 신호선(105)에 접속되고, 제 2 전극은 제 2 트랜지스터(102)의 제 1 전극에 접속되어 있다. 제 2 트랜지스터(102)는 게이트 전극이 주사선(104)에 접속되어 있다. 유지 용량(103)은 제 2 전극이 용량선(107)에 접속되어 있다. 발광 소자(108)는 제 2 전극이 전원선(106) 에 접속되어 있다.
또한, 신호선(105)에는 비디오 신호 전압 Vdata가 인가되고, 용량선(107)에는 전위 VCL이 인가된다. 또, 전위의 대소 관계는 Vdata＞VCL로 한다. 또한, 전원선(106)에는 전원 전위 VSS가 인가된다.
여기에서, 제 1 트랜지스터(101)는 발광 소자(108)에 전류를 공급하는 기능을 갖는다. 또한, 제 2 트랜지스터는 제 1 트랜지스터(101)를 다이오드 접속 상태로 하는 스위치로서의 기능을 갖는다.
또, 본 명세서 중에서, 다이오드 접속이란 트랜지스터의 게이트 전극과 제 1 또는 제 2 전극이 접속된 상태를 가리킨다.
도 1에 도시한 화소 회로에서, 제 2 트랜지스터(102)를 온시킴으로써, 제 1 트랜지스터(101)는 다이오드 접속 상태가 되고, 유지 용량(103)에 전류가 흐르고, 유지 용량(103)이 충전된다. 유지 용량(103)의 충전은 유지 용량(103)으로 유지되는 전압이 비디오 신호 전압 Vdata와 제 1 트랜지스터(101)의 임계치 전압 ｜Vth｜와 용량선(107)의 전위 VCL의 차 Vdata-｜Vth｜-VCL이 될 때까지 계속하고, 유지 용량(103)으로 유지되는 전압이 Vdata-｜Vth｜-VCL이 되면 제 1 트랜지스터(101)는 오프하여, 유지 용량(103)에 전류가 흐르지 않게 된다.
이상의 동작에 의해, 유지 용량(103)에, 비디오 신호 전압 Vdata 및 제 1 트랜지스터(101)의 임계치 전압 ｜Vth｜에 기초한 전압을 유지할 수 있다.
또한, 제 1 트랜지스터가 N 채널형인 경우에 있어서, 제 1 트랜지스터의 임계치 전압을 취득하기 위한 회로 구성을 도 2에 도시한다.
도 2는 제 1 및 제 2 트랜지스터(201, 202), 유지 용량(203), 주사선(204), 신호선(205), 전원선(206), 용량선(207), 발광 소자(208)로 구성되어 있는 회로를 도시한다.
또, 도 2에서는 제 2 트랜지스터(202)는 N 채널형으로 하고 있다.
또, 신호선(205)에는 비디오 신호 전압 Vdata가 인가되고, 용량선(207)에는 전위 VCL이 인가된다. 또, 전위의 대소 관계는 VCL＞Vdata로 한다. 또한, 전원선(206)에는 전원 전위 VDD가 인가된다.
도 2에 도시한 화소 회로에서, 제 2 트랜지스터(202)를 온시킴으로써, 제 1 트랜지스터(201)는 다이오드 접속 상태가 되고, 유지 용량(203)에 전류가 흘러, 유지 용량(203)이 충전된다. 유지 용량(203)의 충전은 유지 용량(203)으로 유지되는 전압이 용량선(207)의 전위 VCL과 비디오 신호 전압 Vdata와 제 1 트랜지스터(201)의 임계치 전압 ｜Vth｜의 차 VCL-Vdata-｜Vth｜가 될 때까지 계속하고, 유지 용량(203)으로 유지되는 전압이 VCL-Vdata-｜Vth｜이 되면 제 1 트랜지스터(201)는 오프하여, 유지 용량(203)에 전류가 흐르지 않게 된다.
이상의 동작에 의해, 유지 용량(203)에, 비디오 신호 전압 Vdata 및 제 1 트랜지스터(201)의 임계치 전압 ｜Vth｜에 기초한 전압을 유지할 수 있다.
또, 도 1 및 도 2에 있어서, 제 2 트랜지스터는 제 1 트랜지스터를 다이오드 접속 상태로 하는 스위치로서의 기능을 갖는다. 따라서, 제 2 트랜지스터 대신에, 스위치로서의 기능을 갖는 별도의 소자를 사용하여도 좋다. 예를 들면, 다이오드(예를 들면, PN 다이오드, PIN 다이오드, 쇼트키 배리어 다이오드, 다이오드 접속의 트랜지스터 등)나, 사이리스터이어도 좋고, 이들을 조합한 논리회로로 하여도 좋다.
다음에, 도 1 또는 도 2에 도시한 기본적인 회로 구성을 갖는 본 실시 형태의 화소 구성에 관해서 설명한다. 또, 발광 소자로서, EL 소자를 예로 들어 설명한다.
도 3은 본 실시 형태의 화소 회로의 회로도를 도시하는 도면이다. 본 실시 형태의 화소 회로는 제 1 내지 제 5 트랜지스터(301 내지 305), 유지 용량(306), 신호선(307), 제 1 내지 제 4 주사선(308 내지 311), 제 1 및 제 2 전원선(312, 313), 용량선(314), 발광 소자(315) 등으로 구성되어 있다.
여기에서, 제 1 트랜지스터(301)는 발광 소자(315)에 전류를 공급하는 트랜지스터로서 사용되고, 제 2 내지 제 5 트랜지스터(302 내지 305)는 배선을 접속할지의 여부를 선택하는 스위치로서 사용된다.
제 1 트랜지스터(301)는 게이트 전극이 제 4 트랜지스터(304)의 제 2 전극, 및 유지 용량(306)의 제 1 전극에 접속되고, 제 1 전극이 제 2 트랜지스터(302)의 제 2 전극, 및 제 3 트랜지스터(303)의 제 2 전극에 접속되고, 제 2 전극이 제 4 트랜지스터(304)의 제 1 전극, 및 제 5 트랜지스터(305)의 제 1 전극에 접속되어 있다. 제 2 트랜지스터(302)는 게이트 전극이 제 1 주사선(308)에 접속되고, 제 1 전극이 신호선(307)에 접속되어 있다. 제 3 트랜지스터(303)는 게이트 전극이 제 2 주사선(309)에 접속되고, 제 1 전극이 제 1 전원선(312)에 접속되어 있다. 제 4 트랜지스터(304)는 게이트 전극이 제 3 주사선(310)에 접속되어 있다. 제 5 트랜지스터(305)는 게이트 전극이 제 4 주사선(311)에 접속되고, 제 2 전극이 발광 소자(315)의 제 1 전극에 접속되어 있다. 유지 용량(306)은 제 2 전극이 용량선(314)에 접속되어 있다. 발광 소자(315)는 제 2 전극이 제 2 전원선(313)에 접속되어 있다.
또한, 제 1 전원선(312)에는 전원 전위 VDD가 인가되고, 제 2 전원선(313)에는 전원 전위 VSS가 인가되고, 용량선(314)에는 전위 VCL이 인가된다. 또, 전위의 대소 관계는 VDD＞VSS, VDD＞VCL로 한다.
또, 도 3에 도시한 화소 회로에서는 제 1 내지 제 5 트랜지스터(301 내지 305)는 모두 P 채널형으로 하고 있다.
또, 도 3에 있어서의 제 1 트랜지스터(301)는 도 1에 있어서의 제 1 트랜지스터(101)에 대응한다. 또한, 도 3에 있어서의 제 4 트랜지스터(304)는 도 1에 있어서의 제 2 트랜지스터(102)에 대응한다. 또한, 도 3에 있어서의 제 2 전원선(313)은 도 1에 있어서의 전원선(106)에 대응한다.
다음에, 본 실시 형태의 화소 회로의 동작에 관해서, 도 4 내지 도 7을 사용하여 설명한다.
도 4는 신호선(307) 및 제 1 내지 제 4 주사선(308 내지 311)에 입력되는 비디오 신호 전압 및 펄스의 타이밍차트를 도시하고, 도 5 내지 도 7에 도시하는 화소 회로의 각 동작에 맞추어서, 제 1 내지 제 3 기간(T1 내지 T3)의 3개의 기간으로 분할하고 있다.
또한, 도 5 내지 도 7은 각 기간에 있어서의 본 실시 형태의 화소 회로의 접속 상태를 도시하는 도면이다. 또, 도 5 내지 도 7에 있어서, 실선으로 나타낸 개소는 도통하고 있고, 파선으로 나타낸 개소는 도통하지 않는 것을 나타낸다.
우선, 제 1 기간(T1)에 있어서의 화소 회로의 동작에 대하여, 도 5를 사용하여 설명한다. 도 5는 제 1 기간(T1)에 있어서의 화소 회로의 접속 상태를 도시하는 도면이다. 제 1 기간(T1)에서는 제 2 내지 제 4 주사선(309 내지 311)이 L 레벨이 되고, 제 3 내지 제 5 트랜지스터(303 내지 305)가 온한다. 또한, 제 1 주사선(308)이 H 레벨이 되고, 제 2 트랜지스터(302)가 오프한다. 이로써, 제 1 트랜지스터(301)는 다이오드 접속 상태가 되고, 발광 소자(315)에 전류가 흐른다. 그 결과, 제 1 트랜지스터(301)의 제 2 전극, 및 유지 용량(306)의 제 1 전극의 전위가 하강하여, 유지 용량(306)에, 어떤 전압이 유지된다. 제 1 기간 종료시의 제 1 트랜지스터(301)의 제 2 전극, 및 유지 용량(306)의 제 1 전극의 전위를 본 명세서 중에서는 초기 전위라고 부르고, 유지 용량(306)으로 유지된 전압을 본 명세서 중에서는 초기 전압이라고 부른다.
이상의 동작에 의해, 제 1 기간(T1)에서는 유지 용량(306)에, 어떤 초기 전압을 유지한다. 본 명세서 중에서는 이 동작을 초기화라고 부른다.
다음에, 제 2 기간(T2)에 있어서의 화소 회로의 동작에 대하여, 도 6을 사용하여 설명한다. 도 6은 제 2 기간(T2)에 있어서의 화소 회로의 접속 상태를 도시하는 도면이다. 제 2 기간(T2)에서는 제 1 및 제 3 주사선(308, 310)이 L 레벨이 되고, 제 2 및 제 4 트랜지스터(302, 304)가 온한다. 또한, 제 2 및 제 4 주사선(309, 311)이 H 레벨이 되고, 제 3 및 제 5 트랜지스터(303, 305)가 오프한다. 또한, 신호선(307)에는 비디오 신호 전압 Vdata가 인가된다. 이로써, 제 1 트랜지스터(301)의 제 1 전극은 신호선(307)에 접속됨과 동시에, 제 1 트랜지스터(301)는 다이오드 접속 상태가 되고, 유지 용량(306)에 전류가 흘러, 유지 용량(306)이 충전된다. 유지 용량(306)의 충전은 유지 용량(306)으로 유지되는 전압이 비디오 신호 전압 Vdata와 제 1 트랜지스터(301)의 임계치 전압 ｜Vth｜와 용량선(314)의 전위 VCL의 차 Vdata-｜Vth｜-VCL이 될 때까지 계속되고, 유지 용량(306)으로 유지되는 전압이 Vdata-｜Vth｜-VCL이 되면 제 1 트랜지스터(301)는 오프하여, 유지 용량(306)에 전류가 흐르지 않게 된다.
이상의 동작에 의해, 제 2 기간(T2)에서는 유지 용량(306)에, 비디오 신호 전압 Vdata 및 제 1 트랜지스터(301)의 임계치 전압 ｜Vth｜에 기초한 전압을 유지한다.
또, 제 2 기간(T2)에서, 유지 용량(306)에, 비디오 신호 전압 Vdata 및 제 1 트랜지스터(301)의 임계치 전압 ｜Vth｜에 기초한 전압을 유지하기 위해서는 미리, 제 1 트랜지스터(301)의 제 2 전극의 전위를 비디오 신호 전압 Vdata와 제 1 트랜지스터(301)의 임계치 전압 ｜Vth｜의 차 Vdata-｜Vth｜보다도 낮게 해야만 한다. 따라서, 제 1 기간(T1)에서 발광 소자(315)에 전류를 흘림으로써, 제 1 트랜지스터(301)의 제 2 전극의 전위를 확실하게 Vdata-｜Vth｜보다도 낮게 할 수 있어, 유지 용량(306)에 의한 임계치 전압의 유지를 확실하게 할 수 있게 된다.
다음에, 제 3 기간(T3)에 있어서의 화소 회로의 동작에 관해서, 도 7을 사용하여 설명한다. 도 7은 제 3 기간(T3)에 있어서의 화소 회로의 접속 상태를 도시하는 도면이다. 제 3 기간(T3)에서는 제 2 및 제 4 주사선(309, 311)이 L 레벨이 되고, 제 3 및 제 5 트랜지스터(303, 305)가 온한다. 또한, 제 1 및 제 3 주사선(308, 310)이 H 레벨이 되고, 제 2 및 제 4 트랜지스터(302, 304)가 오프한다. 이로써, 제 1 트랜지스터(301)의 제 1 전극은 제 1 전원선(312)에 접속된다. 또한, 제 1 트랜지스터(301)의 게이트 전극에는 기간(T1)에서 유지 용량(306)으로 유지된 전압 Vdata-｜Vth｜-VCL과 용량선(314)의 전위 VCL의 합 Vdata-｜Vth｜가 더해지기 때문에, 제 3 기간(T3)에서의 제 1 트랜지스터(301)의 게이트·소스 간 전압을 Vgs(T3)로 하면, Vgs(T3)은 이하의 식 1과 같이 나타난다.
Figure 112007090051129-PAT00001
따라서, 제 1 트랜지스터(301)의 드레인·소스 간에 흐르는 전류 IOLED는 이하의 식 2와 같이 나타나고, 이 전류가 제 5 트랜지스터(305)를 통하여 발광 소 자(315)에 흐르고, 발광 소자(315)가 발광한다.
Figure 112007090051129-PAT00002
단, β는 트랜지스터의 이동도나 사이즈, 산화막에 의한 용량 등으로 주어지는 정수이다.
이상의 동작에 의해, 제 3 기간(T3)에서는 발광 소자(315)에 비디오 신호 전압 Vdata에 의존한 전류 IOLED를 공급하여, 발광 소자(315)를 발광시킨다.
여기에서, 도 3에 도시한 화소 회로의 동작 과정에서, 제 1 내지 제 5 트랜지스터(301 내지 305)가 갖는 기능을 설명한다.
제 1 트랜지스터(301)는 제 3 기간(T3)에서 발광 소자(315)에 전류를 공급하는 기능을 갖는다.
제 2 트랜지스터(302), 제 2 기간(T2)에서 비디오 신호 전압 Vdata를 화소에 입력하기 위해서, 제 1 트랜지스터(301)의 제 1 전극과 신호선(307)을 접속하는 스위치로서 기능한다.
제 3 트랜지스터(303)는 제 1 및 제 3 기간(T1, T3)에서 제 1 트랜지스터(301)의 제 1 전극에, 제 1 전원선(312)의 전위를 인가하기 위해서, 제 1 트랜지스터(301)의 제 1 전극과 제 1 전원선(312)을 접속하는 스위치로서 기능한다.
제 4 트랜지스터(304)는 제 2 기간(T2)에서 유지 용량(306)에 제 1 트랜지스터(301)의 임계치 전압 ｜Vth｜에 기초한 전압을 유지하기 위해서, 제 1 트랜지스 터(301)를 다이오드 접속 상태로 하는 스위치로서 기능한다.
제 5 트랜지스터(305)는 제 1 및 제 3 기간(T1, T3)에서는 발광 소자(315)에 전류를 흘리고, 제 2 기간(T2)에서 발광 소자(315)에 전류를 흘리지 않도록 동작한다. 요컨대, 발광 소자(315)로의 전류의 공급을 제어하기 위해서, 제 1 트랜지스터(301)의 제 2 전극과 발광 소자(315)의 제 1 전극을 접속하는 스위치로서 기능한다.
이상과 같은 동작 과정에 의해서, 발광 소자(315)에 전류 IOLED를 공급하여, 발광 소자(315)를 전류 IOLED에 따른 휘도로 발광시킬 수 있다. 이 때, 식 2에 나타낸 바와 같이, 발광 소자(315)에 흐르는 전류 IOLED는 제 1 트랜지스터(301)의 임계치 전압 ｜Vth｜에 의존하지 않는 형으로 나타내기 때문에, 트랜지스터의 임계치 전압의 불균일함을 보상할 수 있다.
또, 제 2 기간(T2)에서, 비디오 신호 전압 Vdata와 제 1 트랜지스터(301)의 임계치 전압 ｜Vth｜에 기초한 전압을 유지 용량(306)으로 유지할 수 있도록 하고, 또한, 제 3 기간(T3)에서 제 1 트랜지스터(301)를 온시키기 위해서, 비디오 신호 전압 Vdata의 범위를 VCL+｜Vth｜＜Vdata≤VDD로 한다.
또, 용량선(314)의 전위 VCL은 비디오 신호 전압 Vdata와 제 1 트랜지스터(301)의 임계치 전압 ｜Vth｜의 차 Vdata- ｜Vth｜보다도 낮은 전위이면 좋다. 또, 유지 용량(306)에, 비디오 신호 전압 Vdata 및 제 1 트랜지스터(301)의 임계치 전압 ｜Vth｜에 기초한 전압을 확실하게 유지할 수 있도록 하기 위해서, 용량선(314)의 전위 VCL은 보다 낮은 쪽이 바람직하다.
도 3에서 도시한 화소 회로에서는 제 1 트랜지스터(301)를 P 채널형으로 하고 있지만, 제 1 트랜지스터를 N 채널형으로 하여도 좋다. 여기에서, 제 1 트랜지스터를 N 채널형으로 한 경우의 화소 구성을 도 8에 도시한다.
도 8은 본 실시 형태의 화소 회로의 회로도를 도시하는 도면이다. 본 실시 형태의 화소 회로는 제 1 내지 제 5 트랜지스터(801 내지 805), 유지 용량(806), 신호선(807), 제 1 내지 제 4 주사선(808 내지 811), 제 1 및 제 2 전원선(812, 813), 용량선(814), 발광 소자(815)로 구성되어 있다.
또, 도 8의 화소 회로에서는 제 2 내지 제 5 트랜지스터(802 내지 805)를 모두 N 채널형으로 하고 있다.
여기에서, 제 1 트랜지스터(801)는 발광 소자(815)에 전류를 공급하는 트랜지스터로서 사용되고, 제 2 내지 제 5 트랜지스터(802 내지 805)는 배선을 접속할지의 여부를 선택하는 스위치로서 사용된다.
제 1 트랜지스터(801)는 게이트 전극이 제 4 트랜지스터(804)의 제 2 전극, 및 유지 용량(806)의 제 1 전극에 접속되고, 제 1 전극이 제 2 트랜지스터(802)의 제 2 전극, 및 제 3 트랜지스터(803)의 제 2 전극에 접속되고, 제 2 전극이 제 4 트랜지스터(804)의 제 1 전극, 및 제 5 트랜지스터(805)의 제 1 전극에 접속되어 있다. 제 2 트랜지스터(802)는 게이트 전극이 제 1 주사선(808)에 접속되고, 제 1 전극이, 신호선(807)에 접속되어 있다. 제 3 트랜지스터(803)는 게이트 전극이 제 2 주사선(809)에 접속되고, 제 1 전극이 제 1 전원선(812)에 접속되어 있다. 제 4 트랜지스터(804)는 게이트 전극이 제 3 주사선(810)에 접속되어 있다. 제 5 트랜지스터(805)는 게이트 전극이 제 4 주사선(811)에 접속되고, 제 2 전극이 발광 소자(815)의 제 2 전극에 접속되어 있다. 유지 용량(806)은 제 2 전극이 용량선(814)에 접속되어 있다. 발광 소자(815)는 제 1 전극이 제 2 전원선(813)에 접속되어 있다.
또한, 제 1 전원선(812)에는 전원 전위 VSS가 인가되고, 제 2 전원선(813)에는 전원 전위 VDD가 인가되고, 용량선(814)에는 전위 VCL이 인가된다. 또, 전위의 대소 관계는 VDD＞VSS, VCL＞VSS로 한다.
또, 도 8에 있어서의 제 1 트랜지스터(801)는 도 2에 있어서의 제 1 트랜지스터(201)에 대응한다. 또한, 도 8에 있어서의 제 4 트랜지스터(804)는 도 2에 있어서의 제 2 트랜지스터(202)에 대응한다. 또한, 도 8에 있어서의 제 2 전원선(813)은 도 2에 있어서의 전원선(206)에 대응한다.
다음에, 본 실시 형태의 화소 회로의 동작에 관해서, 도 9를 사용하여 설명한다.
도 9는 신호선(807) 및 제 1 내지 제 4 주사선(808 내지 811)에 입력되는 비디오 신호 전압 및 펄스의 타이밍차트를 도시한다. 제 1 내지 제 5 트랜지스터가 모두 N 채널형이 되었기 때문에, 제 1 내지 제 4 주사선(808 내지 811)에 입력되는 펄스의 타이밍에 대해서는 모든 트랜지스터가 P 채널형인 경우(도 4)에 대하여 H 레벨 및 L 레벨이 반전하고 있다. 또한, 화소 회로의 각 동작에 맞추어서, 제 1 내지 제 3 기간(T1 내지 T3)의 3개의 기간으로 분할하고 있다.
제 1 내지 제 3 기간(T1 내지 T3)에 있어서의 도 8의 화소 회로의 동작은 도 3에 도시한 화소 회로의 동작과 같다. 요컨대, 제 1 기간(T1)에서는 유지 용량(806)에, 어떤 초기 전압을 유지한다. 요컨대, 초기화를 한다. 다음에, 제 2 기간(T2)에서는 유지 용량(806)에 비디오 신호 전압 Vdata 및 제 1 트랜지스터(801)의 임계치 전압 ｜Vth｜에 기초한 전압을 유지한다. 그리고, 제 3 기간(T3)에서는 발광 소자(815)에 비디오 신호 전압 Vdata에 의존한 전류 IOLED를 공급하고, 발광 소자(815)를 발광시킨다. 또, 발광 소자(815)에 흐르는 전류 IOLED는 이하의 식 3으로 나타난다.
Figure 112007090051129-PAT00003
또, 제 2 기간(T2)에서, 유지 용량(806)에, 비디오 신호 전압 Vdata 및 제 1 트랜지스터(801)의 임계치 전압 ｜Vth｜에 기초한 전압을 유지하기 위해서는, 미리, 제 1 트랜지스터(801)의 제 2 전극의 전위를 비디오 신호 전압 Vdata와 제 1 트랜지스터(801)의 임계치 전압 ｜Vth｜의 합 Vdata+｜Vth｜보다도 높게 해두어야만 한다. 따라서, 제 1 기간(T1)에서 발광 소자(815)에 전류를 흘림으로써, 제 1 트랜지스터(801)의 제 2 전극의 전위를 확실하게 Vdata+｜Vth｜보다도 높게 할 수 있어, 유지 용량(806)에 의한 임계치 전압의 유지 및 트랜지스터의 임계치 전압의 불균일함의 보상을 확실하게 할 수 있다.
또, 도 8에 도시한 화소 회로의 동작 과정에서, 제 1 내지 제 5 트랜지스터(801 내지 805)가 갖는 기능은 각각, 도 3에 도시한 화소 회로에서의 제 1 내지 제 5 트랜지스터(301 내지 305)와 같은 기능을 갖는다.
이상과 같은 동작 과정에 의해서, 발광 소자(815)에 전류 IOLED를 공급하여, 발광 소자(815)를 전류 IOLED에 따른 휘도로 발광시킬 수 있다. 이 때, 식 3에 나타낸 바와 같이, 발광 소자(815)에 흐르는 전류 IOLED는 제 1 트랜지스터(801)의 임계치 전압 ｜Vth｜에 의존하지 않는 형으로 나타나기 때문에, 트랜지스터의 임계치 전압의 불균일함을 보상할 수 있다.
또, 제 2 기간(T2)에서, 비디오 신호 전압 Vdata와 제 1 트랜지스터(801)의 임계치 전압 ｜Vth｜에 기초한 전압을 유지 용량(806)으로 유지할 수 있도록 하고, 또한, 제 3 기간(T3)에서 제 1 트랜지스터(801)를 온시키기 위해서, 비디오 신호 전압 Vdata의 범위를 VSS≤Vdata＜VCL-｜Vth｜로 한다.
또, 용량선(814)의 전위 VCL은 비디오 신호 전압 Vdata와 제 1 트랜지스 터(801)의 임계치 전압 ｜Vth｜의 합 Vdata+ ｜Vth｜보다도 높은 전위이면 좋다. 또, 유지 용량(806)에, 비디오 신호 전압 Vdata 및 제 1 트랜지스터(801)의 임계치 전압 ｜Vth｜에 기초한 전압을 확실하게 유지할 수 있도록 하기 위해서, 용량선(814)의 전위 VCL은 보다 높은 쪽이 바람직하다.
이상으로부터, 본 실시 형태의 화소 구성에 의해서, 트랜지스터의 임계치 전압의 불균일함을 보상하여, 휘도의 불균일함을 저감시킬 수 있기 때문에, 화질을 향상시킬 수 있다.
또한, 본 실시 형태의 화소 회로에서, 식 2 및 식 3에 나타낸 바와 같이, 발광 소자에 흐르는 전류 IOLED는 비디오 신호 전압 Vdata의 크기가 정해지면, 거의 일정치가 된다. 따라서, 발광 소자에, 비디오 신호 전압에 따른 일정한 전류를 공급할 수 있고, 발광 소자를 일정한 휘도로 발광시킬 수 있기 때문에, 발광 기간(T3)중의 휘도 불균일함이 저감된다.
또한, 발광 소자에 흐르는 전류 IOLED는 유지 용량의 용량치에 의존하지 않기 때문에, 예를 들면, 제조 시에 있어서의 마스크 패턴의 위치맞춤의 어긋남 등의 제조 오차에 의해서, 용량치가 화소마다 불균일하다고 해도, 발광 소자에 일정한 전류를 공급하는 것이 가능하다.
또한, 본 실시 형태의 화소 회로에서, 제 1 트랜지스터의 임계치 전압 ｜Vth｜의 취득과 비디오 신호 전압 Vdata의 취득을 동일 기간내에 함으로써, 발광 소자를 발광시키기까지의 준비기간을 더욱 짧게 할 수 있기 때문에, 1 프레임 기간에 대하여 발광 기간을 보다 길게 잡을 수 있게 된다. 따라서, 듀티비(1 프레임 기간에 있어서의 발광 기간의 비율)를 올릴 수 있고, 발광 소자에 걸리는 전압을 작게 할 수 있다. 이로써, 소비 전력을 저감할 수 있고, 발광 소자의 열화도 적게 할 수 있다.
또한, 발광 소자를 발광시키기까지의 준비기간을 보다 짧게 할 수 있기 때문에, 1 프레임 기간의 길이를 보다 짧게 할 수 있고, 프레임 주파수를 보다 높게 할 수 있다. 이로써, 동화 표시 등에서의 의사(擬似) 윤곽이나 어른거림을 억제할 수 있어, 화질을 향상시킬 수 있다.
또, 본 실시 형태에서는 제 1 기간(T1)에 있어서 초기화할 때에, 제 1 트랜지스터의 제 1 전극을, 제 3 트랜지스터를 통하여 제 1 전원선과 접속하였지만, 제 1 트랜지스터의 제 1 전극의 접속처는 이것에 한정되지 않는다. 제 1 트랜지스터의 제 1 전극을, 제 2 트랜지스터를 통하여 신호선과 접속하고, 신호선에, 제 1 트랜지스터가 온 상태가 되는 전위를 인가함으로써, 초기화를 하여도 좋다.
또, 본 실시 형태에서는 제 3 기간(T3)에 있어서 발광 소자에 전류를 공급할 때에, 제 1 트랜지스터의 제 1 전극을, 제 3 트랜지스터를 통하여 제 1 전원선과 접속하였지만, 제 1 트랜지스터의 제 1 전극의 접속처는 이것에 한정되지 않는다. 제 1 트랜지스터의 제 1 전극을, 제 2 트랜지스터를 통하여 신호선과 접속하고, 신호선에, 제 1 트랜지스터가 온 상태로 되는 전위를 인가함으로써, 발광 소자에 전류를 공급하여도 좋다.
또, 본 실시 형태에 있어서, 유지 용량은 금속으로 형성하여도 좋고, MOS 트랜지스터로 형성하여도 좋다. 특히, 유지 용량을 MOS 트랜지스터로 형성하면, 유지 용량을 금속으로 형성하는 경우보다도, 유지 용량의 점유 면적을 작게 할 수 있기 때문에, 화소의 개구율을 올릴 수 있다.
예를 들면, 도 3에 도시한 화소 회로에서, 유지 용량을 MOS 트랜지스터로 형성한 경우의 예를 도 10, 도 11에 도시한다.
도 10은 유지 용량(306)을 P 채널형 트랜지스터로 형성한 경우를 도시하고 있다. P 채널형 트랜지스터로 유지 용량을 형성하는 경우, 전하를 유지하기 위해서, 상기 P 채널형 트랜지스터에 채널 영역을 유기(誘起)시킬 필요가 있기 때문에, 상기 P 채널형 트랜지스터의 게이트 전극의 전위를 상기 P 채널형 트랜지스터의 제 1 및 제 2 전극의 전위보다도 낮게 해야만 한다. 그런데, 도 3에 도시한 화소 회로의 경우, 유지 용량(306)에 있어서, 제 1 전극 쪽이 제 2 전극보다도 전위가 높아진다. 따라서, 상기 P 채널형 트랜지스터를 유지 용량으로서 기능시키기 위해서, 상기 P 채널형 트랜지스터의 제 1 및 제 2 전극을 유지 용량(306)의 제 1 전극으로 하고, 제 1 트랜지스터(301)의 게이트 전극 및 제 4 트랜지스터(304)의 제 2 전극과 접속한다. 또한, 상기 P 채널형 트랜지스터의 게이트 전극을 유지 용량(306)의 제 2 전극으로 하고, 용량선(314)과 접속한다.
도 11은 유지 용량(306)을 N 채널형 트랜지스터로 형성한 경우를 도시하고 있다. N 채널형 트랜지스터로 유지 용량을 형성하는 경우, 전하를 유지하기 위해서, 상기 N 채널형 트랜지스터에 채널 영역을 유기시킬 필요가 있기 때문에, 상기 N 채널형 트랜지스터의 게이트 전극의 전위를 상기 N 채널형 트랜지스터의 제 1 및 제 2 전극의 전위보다도 높게 해야만 한다. 따라서, 상기 N 채널형 트랜지스터를 유지 용량으로서 기능시키기 위해서, 상기 N 채널형 트랜지스터의 게이트 전극을 유지 용량(306)의 제 1 전극으로 하고, 제 1 트랜지스터(301)의 게이트 전극 및 제 4 트랜지스터(304)의 제 2 전극과 접속한다. 또한, 상기 N 채널형 트랜지스터의 제 1 및 제 2 전극을 유지 용량(306)의 제 2 전극으로 하고, 용량선(314)과 접속한다.
또한, 다른 예로서, 도 8에 도시한 화소 회로에서, 유지 용량을 MOS 트랜지스터로 형성한 경우의 예를 도 12, 도 13에 도시한다.
도 12는 유지 용량(806)을 N 채널형 트랜지스터로 형성한 경우를 도시하고 있다. 도 8에 도시한 화소 회로의 경우, 유지 용량(806)에 있어서, 제 2 전극 쪽이 제 1 전극보다도 전위가 높아진다. 따라서, 상기 N 채널형 트랜지스터를 유지 용량으로서 기능시키기 위해서, 상기 N 채널형 트랜지스터의 제 1 및 제 2 전극을 유지 용량(806)의 제 1 전극으로 하고, 제 1 트랜지스터(801)의 게이트 전극 및 제 4 트랜지스터(804)의 제 2 전극과 접속한다. 또한, 상기 N 채널형 트랜지스터의 게이트 전극을 유지 용량(806)의 제 2 전극으로 하고, 용량선(814)과 접속한다.
도 13은 유지 용량(806)을 P 채널형 트랜지스터로 형성한 경우를 도시하고 있다. P 채널형 트랜지스터를 유지 용량으로서 기능시키기 위해서, 상기 P 채널형 트랜지스터의 게이트 전극을 유지 용량(806)의 제 1 전극으로 하고, 제 1 트랜지스터(801)의 게이트 전극 및 제 4 트랜지스터(804)의 제 2 전극과 접속한다. 또한, 상기 P 채널형 트랜지스터의 제 1 및 제 2 전극을 유지 용량(806)의 제 2 전극으로 하고, 용량선(814)과 접속한다.
본 실시 형태와 같이, 유지 용량을 제 1 트랜지스터의 게이트 전극과 용량선의 사이에 접속함으로써, 특히 유지 용량을 MOS 트랜지스터로 형성한 경우, 상기 MOS 트랜지스터의 게이트·소스 간에, 항상 상기 MOS 트랜지스터의 임계치 전압보다도 큰 전압이 걸리기 때문에, 상기 MOS 트랜지스터에 항상 채널 영역을 유기시킬 수 있고, 항상 유지 용량으로서 기능시킬 수 있다. 따라서, 화소 회로의 동작 과정 중에서, 유지 용량으로 소망의 전압을 정확하게 유지하는 것이 가능해진다.
또한, 본 실시 형태의 화소 구성에 있어서, 제 1 내지 제 5 트랜지스터의 각각이 갖는 채널 길이 L과 채널 폭 W의 비 W/L의 값 중에서, 제 1 트랜지스터가 갖는 W/L의 값이 최대가 되도록 하면, 제 1 트랜지스터의 드레인·소스간을 흐르는 전류를 보다 크게 할 수 있다. 이로써, 제 2 기간(T2)에서 비디오 신호 전압 Vdata 및 제 1 트랜지스터의 임계치 전압 ｜Vth｜에 기초한 전압을 취득할 때에, 보다 큰 전류에 의해서 동작을 할 수 있기 때문에, 보다 신속한 동작을 할 수 있게 된다. 또한, 제 3 기간(T3)에서 발광 소자에 흐르는 전류 IOLED를 보다 크게 할 수 있고, 휘도를 보다 높게 하는 것이 가능해진다.
또, 본 실시 형태에서는 제 2 주사선과 제 4 주사선과 입력되는 펄스의 타이밍이 같기 때문에, 제 3 트랜지스터와 제 5 트랜지스터를 제 2 주사선 또는 제 4 주사선의 어느 한쪽의 주사선으로 제어하여도 좋다.
예를 들면, 도 3에 도시한 화소 회로에서 제 3 및 제 5 트랜지스터(303, 305)를 제 2 주사선(309)에 의해서 제어하는 경우의 예를 도 14에 도시한다. 또, 도 14에서는 제 3 트랜지스터(303)의 게이트 전극, 및 제 5 트랜지스터(305)의 게이트 전극이 제 2 주사선(309)에 접속되어 있다.
또한, 다른 예로서, 도 8에 도시한 화소 회로에서, 제 3 및 제 5 트랜지스터(803, 805)를 제 4 주사선(811)에 의해서 제어하는 경우의 예를 도 15에 도시한다. 또, 도 15에서는 제 3 트랜지스터(803)의 게이트 전극, 및 제 5 트랜지스터(805)의 게이트 전극이 제 4 주사선(811)에 접속되어 있다.
이와 같이, 제 3 및 제 5 트랜지스터를 동일한 주사선으로 제어함으로써, 주사선의 개수를 감소시킬 수 있고, 화소의 개구율을 올릴 수 있다.
또, 본 실시 형태에서는 제 2 내지 제 5 트랜지스터를 전부 P 채널형, 또는 전부 N 채널형과 같이, 동일한 도전형의 트랜지스터로 하고 있었지만, 이것에 한정되지 않는다. P 채널형과 N 채널형을 양쪽 모두 사용하여 회로를 구성하여도 좋다.
예를 들면, 도 3에 있어서, 제 4 트랜지스터(304)를 N 채널형으로 하고, 제 4 트랜지스터(304) 이외의 트랜지스터를 P 채널형으로 하여도 좋다. 이 화소 회로를 도 16에 도시한다. 또한, 신호선(307) 및 제 1 내지 제 4 주사선(308 내지 311)에 입력되는 비디오 신호 전압 및 펄스의 타이밍차트를 도 17에 도시한다.
이와 같이, 제 4 트랜지스터(304)를 N 채널형으로 하면, 제 4 트랜지스터(304)에서의 누설 전류가 P 채널형 트랜지스터의 경우보다도 작아지기 때문에, 유지 용량(306)으로 유지한 전하의 누설이 적어지고, 유지 용량(306)으로 유지한 전압의 변동이 작아진다. 이로써, 특히 발광 기간(T3)에 있어서, 제 1 트랜지스터(301)의 게이트 전극에 항상 일정한 전압이 인가되기 때문에, 발광 소자(315)에 일정한 전류를 공급할 수 있다. 그 결과, 발광 소자(315)를 일정한 휘도로 발광시킬 수 있어, 휘도 불균일함을 저감시킬 수 있다.
또한, 다른 예로서, 도 3에 있어서, 제 2 트랜지스터(302)를 N 채널형으로 하고, 제 2 트랜지스터(302) 이외의 트랜지스터를 P 채널형으로 하여도 좋다. 이 화소 회로를 도 18에 도시한다. 또한, 신호선(307) 및 제 1 내지 제 4 주사선(308 내지 311)에 입력되는 비디오 신호 전압 및 펄스의 타이밍차트를 도 19에 도시한다.
이와 같이, 제 2 트랜지스터(302)를 N 채널형으로 하면, 제 1 주사선(308)과 제 2 주사선(309)과 제 4 주사선(311)과 입력되는 펄스의 타이밍이 같아지기 때문에, 제 2 트랜지스터(302)와 제 3 트랜지스터(303)와 제 5 트랜지스터(305)를 제 1 주사선(308) 또는 제 2 주사선(309) 또는 제 4 주사선(311)의 어느 하나의 주사선으로 제어할 수 있다.
여기에서, 제 2 트랜지스터(302)와 제 3 트랜지스터(303)와 제 5 트랜지스터(305)를 제 1 주사선(308)으로 제어하는 경우의 예를 도 20에 도시한다. 또, 도 20에서는 제 2 트랜지스터(302)의 게이트 전극, 및 제 3 트랜지스터(303)의 게이트 전극, 및 제 5 트랜지스터(305)의 게이트 전극이 제 1 주사선(308)에 접속되어 있다.
이와 같이, 제 2 트랜지스터를 제 2 트랜지스터 이외의 트랜지스터와는 다른 도전형으로 함으로써, 주사선의 개수를 감소시킬 수 있고, 화소의 개구율을 올릴 수 있다.
또, 제 2 내지 제 5 트랜지스터의 어느 트랜지스터가 어느 쪽의 도전형인지에 대해서는 상기 내용에 한정되지 않는다.
또, 본 실시 형태는 다른 실시 형태에서 기술한 내용(일부라도 좋다)을 구현화한 경우의 일례, 약간 변형한 경우의 일례, 일부를 변경한 경우의 일례, 개량한 경우의 일례, 상세하게 기술한 경우의 일례, 응용한 경우의 일례, 관련이 있는 부분에 대한 일례 등을 제시하고 있다. 따라서, 다른 실시 형태에서 언급한 내용은 본 실시 형태로의 적용, 조합, 또는 치환을 자유롭게 할 수 있다.
또, 본 실시 형태에 있어서, 여러 도면을 사용하여 기술하였지만, 각각의 도면에서 기술한 내용(일부라도 좋음)은 다른 도면에서 기술한 내용(일부라도 좋음)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 할 수 있다. 더욱이, 지금까지 기술한 도면에 있어서, 각각의 부분에 관해서, 다른 부분을 조합함으로써, 더 많은 도면을 구성시킬 수 있다.
마찬가지로, 본 실시 형태의 각각의 도면에서 기술한 내용(일부라도 좋음)은 다른 실시 형태의 도면에서 기술한 내용(일부라도 좋음)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 할 수 있다. 더욱이, 본 실시 형태의 도면에 있어서, 각각의 부분에 관해서, 다른 실시 형태의 부분을 조합함으로써, 더 많은 도면을 구성시킬 수 있다.
(실시 형태 2)
실시 형태 1에서는 용량선을 별도로 설치하고 있었지만, 기존의 다른 배선을 용량선 대신으로서 사용하여도 좋다. 예를 들면, 타행의 화소가 갖는 제 1 내지 제 4 주사선의 어느 하나를 용량선 대신으로서 사용함으로써, 상기 화소가 갖는 용량선을 삭제할 수 있다. 본 실시 형태에서는 상기 화소가 갖는 용량선 대신으로서, 타행의 화소가 갖는 제 1 내지 제 4 주사선의 어느 하나를 사용한 경우에 관해서 설명한다. 또, 발광 소자로서, EL 소자를 예로 들어 설명한다.
예를 들면, 도 3에 도시한 화소 회로에 있어서, 상기 화소가 갖는 용량선 대신으로서, 앞 행의 화소가 갖는 제 2 주사선을 사용한 경우의 화소 회로의 예를 도 21에 도시한다.
도 21은 어떤 i 행째의 화소 Pixel(i)와, 그 앞 행인 (i-1)행째의 화소 Pixel(i-1)의 구성을 도시하고 있다. (i-1)행째의 화소 Pixel(i-1)은 제 1 내지 제 5 트랜지스터(2101 내지 2105), 유지 용량(2106), 제 1 내지 제 4 주사선(2108 내지 2111), 발광 소자(2115) 등으로 구성되어 있다. 또한, i 행째의 화소 Pixel(i)는 제 1 내지 제 5 트랜지스터(2121 내지 2125), 유지 용량(2126), 제 1 내지 제 4 주사선(2128 내지 2131), 발광 소자(2135) 등으로 구성되어 있다. 또한, i 행째의 화소 Pixel(i)와 (i-1)행째의 화소 Pixel(i-1)에서 신호선(2107), 제 1 및 제 2 전원선(2112, 2113)이 공유되어 있다.
도 21에 있어서, 각 화소에서의 각 소자의 접속은 도 3에서 도시한 화소 회로와 거의 같기 때문에, 상세한 설명은 생략한다. 도 3과 도 21의 차이는 i 행째 의 화소 Pixel(i)의 용량선 대신에, (i-1)행째의 화소 Pixel(i-1)의 제 2 주사선(2109)을 사용하는 것이고, i 행째의 화소 Pixel(i)의 유지 용량(2126)의 제 2 전극이 (i-1)행째의 화소 Pixel(i-1)의 제 2 주사선(2109)에 접속되어 있는 점이다.
또, (i-1)행째의 화소 Pixel(i-1)에서는 (i-1)행째의 화소 Pixel(i-1)의 용량선 대신에, (i-2)행째의 화소 Pixel(i-2)의 제 2 주사선(2149)이 사용되고, (i-1)행째의 화소 Pixel(i-1)의 유지 용량(2106)의 제 2 전극이 (i-2)행째의 화소 Pixel(i-2)의 제 2 주사선(2149)에 접속되어 있다.
여기에서, 신호선(2107), 및 (i-1)행째의 화소 Pixel(i-1)의 제 1 내지 제 4 주사선(2108 내지 2111), 및 i 행째의 화소 Pixel(i)의 제 1 내지 제 4 주사선(2128 내지 2131)에 입력되는 비디오 신호 전압 및 펄스의 타이밍차트를 도 22에 도시한다. 또, 도 22에 기재한 제 1 내지 제 3 기간(T1 내지 T3)은 i 행째의 화소 Pixel(i)의 동작에 대응한 것이다.
도 21에 도시하는 바와 같은 화소 구성으로 하면, i 행째의 화소 Pixel(i)의 유지 용량(2126)의 제 2 전극에는 (i-1)행째의 화소 Pixel(i-1)의 제 2 주사선(2109)에 인가되는 전위가 인가된다. 따라서, i 행째의 화소 Pixel(i)의 유지 용량(2126)의 제 2 전극에는 제 1 기간(T1)에서는 H 레벨의 전위가 인가되고, 제 2 및 제 3 기간(T2, T3)에서는 L 레벨의 전위가 인가된다. 이로써, 각 기간에서, i 행째의 화소 Pixel(i)의 유지 용량(2126)의 제 2 전극에 일정한 전위를 인가할 수 있기 때문에, 실시 형태 1에서 설명한 바와 같은 화소 회로의 동작을 할 수 있다.
또, 도 21에 있어서, 상기 화소가 갖는 용량선 대신으로서, 앞 행의 화소가 갖는 제 4 주사선을 사용하여도 상기와 같은 동작을 할 수 있다. 왜냐하면, (i-1)행째의 화소 Pixel(i-1)의 제 2 주사선과 제 4 주사선에 입력되는 펄스의 타이밍이 같기 때문이다.
또, 상기 화소가 갖는 용량선 대신으로서 사용하는 주사선은 앞 행의 화소가 갖는 제 2 또는 제 4 주사선에 한정되지 않는다. 상기 화소가 갖는 용량선 대신으로서 앞 행의 화소가 갖는 제 1 또는 제 3 주사선을 사용하여도 좋다. 또한, 다음 행의 화소가 갖는 제 1 내지 제 4 주사선의 어느 하나를 사용하여도 좋다.
또, 상기 화소에 있어서, 제 2 및 제 3 기간(T2, T3) 동안, 용량선에는 일정한 전위가 인가되는 것이 바람직하다. 또한, 제 2 및 제 3 기간(T2, T3) 동안, 용량선에는 낮은 전위가 인가되는 것이 바람직하다. 이렇게 하면, 제 1 트랜지스터의 임계치 전압 및 비디오 신호 전압의 취득을 보다 정확하게 할 수 있는 동시에, 상기 화소의 발광 기간중에 발광 소자에 흐르는 전류를 일정치로 유지할 수 있고, 발광 소자를 일정한 휘도로 발광시킬 수 있다. 이상의 사실을 감안해 보면, 상기 화소가 갖는 용량선 대신으로서, 앞 행의 화소가 갖는 제 2 또는 제 4 주사선을 사용하는 것이 바람직하다.
다른 예로서, 도 8에 도시한 화소 회로에서, 상기 화소가 갖는 용량선 대신으로서, 앞 행의 화소가 갖는 제 2 주사선을 사용한 경우의 예를 도 23에 도시한다.
도 23은 어떤 i 행째의 화소 Pixel(i)와, 그 앞 행인 (i-1)행째의 화소 Pixel(i-1)의 구성을 도시하고 있다. (i-1)행째의 화소 Pixel(i-1)는 제 l 내지 제 5 트랜지스터(2301 내지 2305), 유지 용량(2306), 제 1 내지 제 4 주사선(2308 내지 2311), 발광 소자(2315) 등으로 구성되어 있다. 또한, i 행째의 화소 Pixel(i)는 제 1 내지 제 5 트랜지스터(2321 내지 2325), 유지 용량(2326), 제 1 내지 제 4 주사선(2328 내지 2331), 발광 소자(2335) 등으로 구성되어 있다. 또한, i 행째의 화소 Pixel(i)와 (i-1)행째의 화소 Pixel(i-1)에서, 신호선(2307), 제 1 및 제 2 전원선(2312, 2313)이 공유되어 있다.
도 23에 있어서, 각 화소에서의 각 소자의 접속은 도 8에서 도시한 화소 회로와 거의 같기 때문에, 상세한 설명은 생략한다. 도 8과 도 23의 차이는 i 행째의 화소 Pixel(i)의 용량선 대신에, (i-1)행째의 화소 Pixel(i-1)의 제 2 주사선(2309)을 사용하는 것이고, i 행째의 화소 Pixel(i)의 유지 용량(2326)의 제 2 전극이 (i-1)행째의 화소 Pixel(i-1)의 제 2 주사선(2309)에 접속되어 있는 점이다.
또, (i-1)행째의 화소 Pixel(i-1)에서는 (i-1)행째의 화소 Pixel(i-1)의 용량선 대신에, (i-2)행째의 화소 Pixel(i-2)의 제 2 주사선(2349)이 사용되고, (i-1)행째의 화소 Pixel(i-1)의 유지 용량(2306)의 제 2 전극이 (i-2)행째의 화소 Pixel(i-2)의 제 2 주사선(2349)에 접속되어 있다.
여기에서, 신호선(2307), 및 (i-1)행째의 화소 Pixel(i-1)의 제 1 내지 제 4 주사선(2308 내지 2311), 및 i 행째의 화소 Pixel(i)의 제 1 내지 제 4 주사선(2328 내지 2331)에 입력되는 비디오 신호 전압 및 펄스의 타이밍차트를 도 24에 도시한다. 또, 도 24에 기재의 제 1 내지 제 3 기간(T1 내지 T3)은 i 행째의 화소 Pixel(i)의 동작에 대응한 것이다.
도 23에 도시하는 바와 같은 화소 구성으로 하면, i 행째의 화소 Pixel(i)의 유지 용량(2326)의 제 2 전극에는 (i-1)행째의 화소 Pixel(i-1)의 제 2 주사선(2309)에 인가되는 전위가 인가된다. 따라서, i 행째의 화소 Pixel(i)의 유지 용량(2326)의 제 2 전극에는 제 1 기간(T1)에서는 L 레벨의 전위가 인가되고, 제 2 및 제 3 기간(T2, T3)에서는 H 레벨의 전위가 인가된다. 이로써, 각 기간에서, i 행째의 화소 Pixel(i)의 유지 용량(2326)의 제 2 전극에 일정한 전위를 인가할 수 있기 때문에, 실시 형태 1에서 설명한 바와 같은 화소 회로의 동작을 할 수 있다.
또, 도 23에 있어서, 상기 화소가 갖는 용량선 대신으로서, 앞 행의 화소가 갖는 제 4 주사선을 사용해도 상기와 같은 동작을 할 수 있다. 왜냐하면, (i-1)행째의 화소 Pixel(i-1)의 제 2 주사선과 제 4 주사선과 입력되는 펄스의 타이밍이 같기 때문이다.
또, 상기 화소가 갖는 용량선 대신으로서 사용하는 주사선은 앞 행의 화소가 갖는 제 2 또는 제 4 주사선에 한정되지 않는다. 상기 화소가 갖는 용량선 대신으로서 앞 행의 화소가 갖는 제 1 또는 제 3 주사선을 사용하여도 좋다. 또한, 다음 행의 화소가 갖는 제 1 내지 제 4 주사선의 어느 하나를 사용하여도 좋다.
또, 상기 화소에 있어서, 제 2 및 제 3 기간(T2, T3) 동안, 용량선에는 일정한 전위가 인가되는 것이 바람직하다. 또한, 제 2 및 제 3 기간(T2, T3) 동안, 용량선에는 높은 전위가 인가되는 것이 바람직하다. 이렇게 하면, 제 1 트랜지스터 의 임계치 전압 및 비디오 신호 전압의 취득을 보다 정확하게 할 수 있는 동시에, 상기 화소의 발광 기간 중에 발광 소자에 흐르는 전류를 일정치로 유지할 수 있고, 발광 소자를 일정한 휘도로 발광시킬 수 있다. 이상의 사실을 감안해 보면, 상기 화소가 갖는 용량선 대신으로서, 앞 행의 화소가 갖는 제 2 또는 제 4 주사선을 사용하는 것이 바람직하다.
이와 같이 상기 화소가 갖는 용량선 대신으로서, 앞 행의 화소가 갖는 제 2 주사선을 사용함으로써, 상기 화소에 용량선을 새롭게 설치할 필요가 없어지기 때문에, 배선의 개수를 감소시킬 수 있고, 화소의 개구율을 올릴 수 있다. 또한, 용량선에 인가하는 전압을 새롭게 생성할 필요가 없어지기 때문에, 그로 인해 회로를 삭감할 수 있는 동시에, 소비 전력도 삭감할 수 있다.
또, 본 실시 형태는 다른 실시 형태에서 기술한 내용(일부라도 좋음)을, 구현화한 경우의 일례, 약간 변형한 경우의 일례, 일부를 변경한 경우의 일례, 개량한 경우의 일례, 상세하게 기술한 경우의 일례, 응용한 경우의 일례, 관련이 있는 부분에 대한 일례 등을 제시하고 있다. 따라서, 다른 실시 형태에서 기술한 내용은 본 실시 형태로의 적용, 조합, 또는 치환을 자유롭게 할 수 있다.
또, 본 실시 형태에 있어서, 여러 도면을 사용하여 기술하였지만, 각각의 도면에서 기술한 내용(일부라도 좋음)은 다른 도면에서 기술한 내용(일부라도 좋음)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 할 수 있다. 더욱이, 지금까지 기술한 도면에 있어서, 각각의 부분에 관해서, 다른 부분을 조합함으로써, 더 많은 도면을 구성시킬 수 있다.
마찬가지로, 본 실시 형태의 각각의 도면에서 기술한 내용(일부라도 좋음)은 다른 실시 형태의 도면에서 기술한 내용(일부라도 좋음)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 할 수 있다. 더욱이, 본 실시 형태의 도면에 있어서, 각각의 부분에 관해서, 다른 실시 형태의 부분을 조합함으로써, 더 많은 도면을 구성시킬 수 있다.
(실시 형태 3)
실시 형태 1 및 실시 형태 2에 있어서, 초기화할 때에 발광 소자에 전류를 흘리고 있었지만, 지금까지 제시하여 온 화소 회로에, 새롭게 제 1 기간(T1)에서 온하는 초기화용 트랜지스터를 추가함으로써, 초기화하는 것도 가능하다. 본 실시 형태에서는 초기화용 트랜지스터를 사용하여 초기화하는 방법에 관해서 설명한다. 또, 발광 소자로서, EL 소자를 예로 들어 설명한다.
초기화를 하기 위해서는 제 1 트랜지스터의 제 2 전극을, 어떤 초기 전위에 설정할 필요가 있다. 이 때, 제 1 트랜지스터의 제 2 전극과 다른 소자의 전극 또는 다른 배선을, 초기화용 트랜지스터를 통하여 접속하고, 초기화용 트랜지스터를 온시킴으로써, 제 1 트랜지스터의 제 2 전극을, 접속처의 전극 또는 배선이 갖는 전위로 설정할 수 있다.
요컨대, 초기화용 트랜지스터는 제 1 트랜지스터의 제 2 전극의 전위를 어떤 초기 전위로 설정하기 위해서, 제 1 트랜지스터의 제 2 전극과 다른 소자의 전극 또는 다른 배선을 접속하는 스위치로서 기능한다.
예를 들면, 도 3에 도시한 화소 회로의 경우, 유지 용량(306)에 비디오 신호 전압 Vdata 및 제 1 트랜지스터(301)의 임계치 전압 ｜Vth｜에 기초한 전압을 유지하기 위해서는, 미리, 제 1 트랜지스터(301)의 제 2 전극의 전위를 비디오 신호 전압 Vdata와 제 1 트랜지스터(301)의 임계치 전압 ｜Vth｜의 차 Vdata-｜Vth｜보다도 낮게 해야만 한다. 그래서, 제 1 기간(T1)에서, 제 1 트랜지스터(301)의 제 2 전극과 다른 소자의 전극 또는 다른 배선을, 초기화용 트랜지스터를 통하여 접속함으로써, 제 1 트랜지스터(301)의 제 2 전극의 전위를 Vdata-｜Vth｜보다도 낮은 초기 전위로 설정할 수 있다.
여기에서, 도 3에 도시한 화소 회로에, 초기화용 트랜지스터를 설치한 경우의 예를 도 25에 도시한다. 도 25는 제 1 트랜지스터(301)의 제 2 전극과 용량선(314)을, 초기화용 트랜지스터를 통하여 접속한 예이다.
도 25에서는 도 3에 도시한 화소 회로에, 새롭게 초기화용 트랜지스터인 제 6 트랜지스터(2516)와 제 5 주사선(2517)을 더하고 있다. 또, 제 6 트랜지스터(2516)는 게이트 전극이 제 5 주사선(2517)에 접속되고, 제 1 전극이 제 1 트랜지스터(301)의 제 2 전극, 및 제 4 트랜지스터(304)의 제 1 전극, 및 제 5 트랜지스터(305)의 제 1 전극에 접속되고, 제 2 전극이 용량선(314)에 접속되어 있다.
다음에, 도 25에 도시한 화소 회로의 동작에 관해서, 도 26, 도 27을 사용하여 설명한다.
도 26은 신호선(307) 및 제 1 내지 제 5 주사선(308 내지 311, 2517)에 입력되는 비디오 신호 전압 및 펄스의 타이밍차트를 도시하고, 화소 회로의 각 동작에 맞추어서, 제 1 내지 제 3 기간(T1 내지 T3)의 3개의 기간으로 분할하고 있다.
제 1 기간(T1)에 있어서의 화소 회로의 동작에 관해서, 도 27을 사용하여 설명한다. 제 1 기간(T1)에서는 제 2, 제 3, 제 5 주사선(309, 310, 2517)이 L 레벨이 되고, 제 3, 제 4, 제 6 트랜지스터(303, 304, 2516)가 온한다. 또한, 제 1 및 제 4 주사선(308, 311)이 H 레벨이 되고, 제 2 및 제 5 트랜지스터(302, 305)가 오프한다. 이로써, 제 1 트랜지스터(301)의 제 2 전극과 용량선(314)이 접속되기 때문에, 제 1 트랜지스터(301)의 제 2 전극 및 유지 용량(306)의 제 1 전극의 전위가, 용량선(314)의 전위 VCL과 같아진다.
이상의 동작에 의해, 제 1 기간(T1)에서는 제 1 트랜지스터(301)의 제 2 전극, 및 유지 용량(306)의 제 1 전극의 전위를 초기 전위로서, 용량선(314)의 전위 VCL에 설정한다.
이와 같이, 제 1 기간(T1)에서, 제 1 트랜지스터(301)의 제 2 전극의 전위를 Vdata-｜Vth｜보다도 낮은 전위인 용량선(314)의 전위 VCL에 설정함으로써, 제 1 트랜지스터(301)의 제 2 전극의 전위를 확실하게 Vdata-｜Vth｜보다도 낮게 할 수 있고, 임계치 전압의 보상을 확실하게 할 수 있게 된다.
또, 제 2 및 제 3 기간(T2, T3)에 있어서는 제 5 주사선(2517)을 H 레벨로 하고, 제 6 트랜지스터(2516)를 오프로 한다. 그리고, 도 3에 도시한 화소 회로와 동일한 동작을 한다. 요컨대, 제 2 기간(T2)에서는 유지 용량(306)으로 비디오 신 호 전압 Vdata 및 제 1 트랜지스터(301)의 임계치 전압 ｜Vth｜에 기초한 전압을 유지한다. 그리고, 제 3 기간(T3)에서는 발광 소자(315)에 비디오 신호 전압 Vdata에 의존한 전류 IOLED를 공급하여, 발광 소자(315)를 발광시킨다.
또, 제 6 트랜지스터(2516)는 제 1 트랜지스터(301)의 제 2 전극이 Vdata-｜Vth｜보다도 낮은 전위에 설정되도록 접속하면 좋다. 예를 들면, 도 28에 도시하는 바와 같이, 제 6 트랜지스터(2516)의 제 1 전극을 제 1 트랜지스터(301)의 게이트 전극, 및 제 4 트랜지스터(304)의 제 2 전극, 및 유지 용량(306)의 제 1 전극에 접속하여도 좋다.
또, 도 25에서는 제 6 트랜지스터(2516)의 제 2 전극을 용량선(314)에 접속하였지만, 제 6 트랜지스터(2516)의 제 2 전극을, 용량선 이외의 기존의 배선과 접속하여도 좋다. 특히, 제 1 기간(T1)에 있어서, Vdata-｜Vth｜보다도 낮은 전위가 인가되어 있는 배선이면 좋다.
예를 들면, 도 29에 도시하는 바와 같이, 제 6 트랜지스터(2516)의 제 2 전극을, 제 2 주사선(309)과 접속하여도 좋다. 제 1 기간(T1)에서는 제 2 주사선(309)에 L 레벨의 전위가 인가되기 때문에 제 1 트랜지스터(301)의 제 2 전극의 전위를 Vdata-｜Vth｜보다도 낮은 전위에 설정할 수 있다.
또, 제 1 기간(T1)에 있어서, 제 3 주사선(310)에도 L 레벨의 전위가 인가되기 때문에, 제 6 트랜지스터(2516)의 제 2 전극을, 제 3 주사선(310)과 접속하여도 좋다.
또한, 제 1 트랜지스터(301)의 제 2 전극을 어떤 초기 전위에 설정하기 위해서, 새롭게 초기화용 전원선을 설치하여도 좋다. 이 초기화용 전원선을 본 명세서에서는 초기화선이라고 부른다.
예를 들면, 도 3에 도시한 화소 회로에 초기화용 트랜지스터와 초기화선을 설치한 경우의 예를 도 30에 도시한다. 도 30에서는 도 3에 도시한 화소 회로에, 새롭게 초기화용 트랜지스터인 제 6 트랜지스터(2516), 제 5 주사선(2517), 초기화선(3018)을 더하고 있다. 또, 제 6 트랜지스터(2516)는 게이트 전극이 제 5 주사선(2517)에 접속되고, 제 1 전극이 제 1 트랜지스터(301)의 제 2 전극, 및 제 4 트랜지스터(304)의 제 1 전극, 및 제 5 트랜지스터(305)의 제 1 전극에 접속되고, 제 2 전극이 초기화선(3018)에 접속되어 있다.
또한, 초기화선(3018)에는 초기화 전위 Vini가 인가된다. 또, 전위의 대소 관계는 Vini＜Vdata-｜Vth｜로 한다.
도 30에 도시한 화소 회로의 제 1 기간(T1)에서의 동작을 도 31에 도시한다. 제 1 기간(T1)에서는 제 1 트랜지스터(301)는 다이오드 접속 상태가 되고, 초기화선(3018)에 전류가 흐른다. 그 결과, 제 1 트랜지스터(301)의 제 2 전극, 및 유지 용량(306)의 제 1 전극의 전위가 초기화선(3018)의 전위와 같게 되고, 유지 용량(306)에, 초기화 전위 Vini와 용량선(314)의 전위 VCL의 차 Vini-VCL이 유지된다.
이상의 동작에 의해, 제 1 기간(T1)에서는 유지 용량(306)에 초기 전압으로 서, 초기화 전위 Vini와 용량선(314)의 전위 VCL의 차 Vini-VCL을 유지한다.
이와 같이, 초기화선(3018)을 설치하여, 제 1 트랜지스터(301)의 제 2 전극의 전위를 Vdata-｜Vth｜보다도 낮은 전위인 초기화 전위 Vini에 설정함으로써, 제 1 트랜지스터(301)의 제 2 전극의 전위를 확실하게 Vdata-｜Vth｜보다도 낮게 할 수 있어, 임계치 전압의 보상을 확실하게 할 수 있게 된다.
특히, 새롭게 초기화선을 설치함으로써, 초기화 전위 Vini를 Vdata-｜Vth｜보다도 낮은 임의의 전위에 설정할 수 있기 때문에, 제 1 트랜지스터(301)의 제 2 전극의 전위를 보다 확실하게 Vdata-｜Vth｜보다도 낮게 할 수 있어, 임계치 전압의 보상을 보다 확실하게 할 수 있게 된다.
또, 제 6 트랜지스터(2516)는 제 1 트랜지스터(301)의 제 2 전극이 초기화 전위 Vini에 설정되도록 접속하면 좋다. 예를 들면, 도 32에 도시하는 바와 같이, 제 6 트랜지스터(2516)의 제 1 전극을 제 1 트랜지스터(301)의 게이트 전극, 및 제 4 트랜지스터(304)의 제 2 전극, 및 유지 용량(306)의 제 1 전극에 접속하여도 좋다.
이렇게, 새롭게 초기화용 트랜지스터 및 초기화선을 추가하여 초기화를 함으로써, 유지 용량에 의한 제 1 트랜지스터의 임계치 전압의 유지 및 제 1 트랜지스터의 임계치 전압의 불균일함의 보상을 보다 확실하게 할 수 있게 된다.
또한, 실시 형태 1에서 설명한 초기화 방법에서는 한창 초기화를 하고 있는 중에 발광 소자에 전류가 흐르기 때문에, 제 1 기간(T1)에서 발광 소자가 발광하였지만, 본 실시 형태에서 제시한 방법에서는 한창 초기화를 하고 있는 중에 발광 소자에 전류가 흐르지 않기 때문에, 제 1 기간(T1)에서 발광 소자가 발광하지 않고, 발광 기간 이외에서의 발광 소자의 발광을 억제할 수 있다.
또, 본 실시 형태에서는 초기화용 트랜지스터인 제 6 트랜지스터를 P 채널형으로 하였지만, 이것에 한정되지 않는다. N 채널형이어도 좋다.
또, 본 실시 형태에서는 제 5 주사선을 사용하여 제 6 트랜지스터를 제어하였지만, 제 5 주사선 대신에, 타행의 화소가 갖는 기존의 다른 배선을 사용하여도 좋다. 특히, 초기화하는 제 1 기간(T1)에서, 제 6 트랜지스터가 온하는 전압이 인가되는 배선을 사용하는 것이 바람직하다. 예를 들면, 제 6 트랜지스터가 P 채널형인 경우는 상기 화소의 제 5 주사선 대신에, 앞 행 화소의 제 1 주사선을 사용하여도 좋다. 또한, 제 6 트랜지스터가 N 채널형인 경우는 상기 화소의 제 5 주사선 대신에, 앞 행 화소의 제 2 주사선을 사용하여도 좋다. 이와 같이, 제 5 주사선 대신에 기존의 배선을 사용함으로써, 상기 화소에 제 5 주사선을 새롭게 형성할 필요가 없어지기 때문에, 배선의 개수를 감소시킬 수 있고, 화소의 개구율을 올릴 수 있다.
또, 본 실시 형태에서는 제 1 트랜지스터가 P 채널형인 경우(도 3)만을 설명하였지만, 본 실시 형태의 내용을 도 8에 도시한 화소 회로와 같은, 제 1 트랜지스터가 N 채널형인 경우에도 마찬가지로 적용할 수 있다.
또, 도 8에 도시한 화소 회로에 초기화용 트랜지스터를 추가하는 경우, 제 1 트랜지스터(801)의 제 2 전극의 전위가, 비디오 신호 전압 Vdata와 제 1 트랜지스터(801)의 임계치 전압 ｜Vth｜의 합 Vdata+ ｜Vth｜보다도 높은 전위로 설정되도록 접속한다. 또한, 초기화선을 추가하는 경우, 초기화선에 인가하는 전위 Vini는 Vdata+ ｜Vth｜보다도 높은 전위로 설정한다.
또, 본 실시 형태는 다른 실시 형태에서 기술한 내용(일부라도 좋음)을, 구현화한 경우의 일례, 약간 변형한 경우의 일례, 일부를 변경한 경우의 일례, 개량한 경우의 일례, 상세하게 기술한 경우의 일례, 응용한 경우의 일례, 관련이 있는 부분에 대한 일례 등을 제시한다. 따라서, 다른 실시 형태에서 기술한 내용은 본 실시 형태로의 적용, 조합, 또는 치환을 자유롭게 할 수 있다.
또, 본 실시 형태에 있어서, 여러 도면을 사용하여 기술하였지만, 각각의 도면에서 기술한 내용(일부라도 좋음)은 다른 도면에서 기술한 내용(일부라도 좋음)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 할 수 있다. 더욱이, 지금까지 기술한 도면에 있어서, 각각의 부분에 대하여, 별도의 부분을 조합함으로써, 더 많은 도면을 구성시킬 수 있다.
마찬가지로, 본 실시 형태의 각각의 도면에서 기술한 내용(일부라도 좋음)은 다른 실시 형태의 도면에서 기술한 내용(일부라도 좋음)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 할 수 있다. 더욱이, 본 실시 형태의 도면에 있어서, 각각의 부분에 관해서, 다른 실시 형태의 부분을 조합함으로써, 더 많은 도면을 구성시킬 수 있다.
(실시 형태 4)
실시 형태 1 내지 실시 형태 3에서는 제 2 전원선의 전위를 고정 전위로 하고 있지만, 제 1 내지 제 3 기간에 따라서, 제 2 전원선의 전위를 바꾸어도 좋다. 본 실시 형태에서는 제 1 내지 제 3 기간에 따라서, 제 2 전원선의 전위를 바꾸는 경우에 관해서 설명한다. 또, 발광 소자로서, EL 소자를 예로 들어 설명한다.
도 3에 도시한 화소 회로에서, 제 2 기간(T2)에서는 제 5 트랜지스터(305)를 오프로 함으로써, 발광 소자(315)에 전류를 흘리지 않도록 하고 있지만, 예를 들면, 제 5 트랜지스터(305)를 삭제하고, 제 1 트랜지스터(301)의 제 2 전극과 발광 소자(315)의 제 1 전극을 직접 접속하여, 제 2 기간(T2)에서 제 2 전원선(313)의 전위를 발광 소자(315)의 제 1 전극의 전위보다도 높게 함으로써, 발광 소자(315)에 전류를 흘리지 않게 할 수 있다. 왜냐하면, 제 2 전원선(313)의 전위를 발광 소자(315)의 제 1 전극의 전위보다도 높게 함으로써, 발광 소자(315)에 역방향의 바이어스가 가해지기 때문이다. 이 경우의 예를 도 33, 도 34에 도시한다.
도 33에서는 도 3에 도시한 화소 회로에 대하여, 제 1 트랜지스터(301)의 제 2 전극이 발광 소자(315)의 제 1 전극과 직접 접속되어 있다. 또한, 도 34는 신호선(307) 및 제 1 내지 제 3 주사선(308 내지 310), 제 2 전원선(313)에 입력되는 비디오 신호 전압 및 펄스의 타이밍차트를 도시하고 있다. 또, 제 1 내지 제 3 주사선(308 내지 310)에 입력되는 펄스의 타이밍은 도 3에 도시한 화소 회로와 같다.
제 2 기간(T2)에서는 제 2 전원선(313)의 전위를 비디오 신호 전압 Vdata와 제 1 트랜지스터(301)의 임계치 전압 ｜Vth｜의 차 Vdata-｜Vth｜ 이상으로 함으로써, 발광 소자(315)에 역방향의 바이어스를 가할 수 있다. 이로써, 제 2 기간(T2)에서 발광 소자(315)에 전류를 흘리지 않게 할 수 있다.
또한, 제 1 및 제 3 기간(T1, T3)에서는 제 2 전원선(313)의 전위를 비디오 신호 전압 Vdata와 제 1 트랜지스터(301)의 임계치 전압 ｜Vth｜의 차 Vdata-｜Vth｜보다도 낮게 함으로써, 발광 소자(315)에 순방향의 바이어스를 가할 수 있다. 이로써, 제 1 및 제 3 기간(T1, T3)에서 발광 소자(315)에 전류를 흘릴 수 있다.
또, 초기화 방법으로서, 실시 형태 3에서 설명한, 초기화용 트랜지스터를 사용하여 초기화하는 방법을 사용하여도 좋다. 이 경우의 예를 도 35에 도시한다.
도 35에 도시한 화소 회로에서는 초기화용 트랜지스터를 사용하여 초기화하는 경우의 예를 도시한 도면(도 25)에 있어서, 제 5 트랜지스터(305) 및 제 4 주사선(311)을 제거하고, 제 1 트랜지스터(301)의 제 2 전극과 발광 소자(315)의 제 1 전극을 접속하고 있다. 이 경우, 제 1 기간(T1)에서, 제 2 전원선(313)의 전위를 제 1 트랜지스터(301)의 제 2 전극의 전위보다도 높게 함으로써, 발광 소자(315)에 전류를 흘리지 않고서 초기화하는 것이 가능해진다.
또한, 초기화 방법으로서, 실시 형태 3에서 설명한, 초기화용 트랜지스터와 초기화선을 사용하여 초기화하는 방법을 사용하여도 좋다. 이 경우의 예를 도 36에 도시한다.
도 36에 도시한 화소 회로에서는 초기화용 트랜지스터와 초기화선을 사용하 여 초기화하는 경우의 예를 도시한 도면(도 30)에 있어서, 제 5 트랜지스터(305) 및 제 4 주사선(311)을 제거하고, 제 1 트랜지스터(301)의 제 2 전극과 발광 소자(315)의 제 1 전극을 접속하고 있다. 이 경우, 제 1 기간(T1)에서, 제 2 전원선(313)의 전위를 초기화 전위 Vini 이상으로 함으로써, 발광 소자(315)에 전류를 흘리지 않고서 초기화하는 것이 가능해진다.
또, 본 실시 형태에서는 제 1 트랜지스터가 P 채널형인 경우(도 3)만을 설명하였지만, 본 실시 형태의 내용을, 도 8에 도시한 화소 회로와 같은, 제 1 트랜지스터가 N 채널형인 경우에도 마찬가지로 적용할 수 있다.
도 8에 도시한 화소 회로에서, 기간에 따라서 제 2 전원선(813)의 전위를 바꾸는 경우, 제 2 기간(T2)에서, 제 2 전원선(813)의 전위를 발광 소자(815)의 제 2 전극의 전위보다도 낮게 함으로써, 발광 소자(815)에 역방향의 바이어스를 가할 수 있다. 이로써, 제 2 기간(T2)에서 발광 소자(815)에 전류를 흘리지 않게 할 수 있다.
또, 제 2 기간(T2)에서는 제 2 전원선(813)의 전위를 비디오 신호 전압 Vdata와 제 1 트랜지스터(801)의 임계치 전압 ｜Vth｜의 합 Vdata+｜Vth｜ 이하로 함으로써, 상기 동작을 할 수 있다.
또한, 제 1 및 제 3 기간(T1, T3)에서는 제 2 전원선(813)의 전위를 비디오 신호 전압 Vdata와 제 1 트랜지스터(801)의 임계치 전압 ｜Vth｜의 합 Vdata+ ｜Vth｜보다도 높게 함으로써, 발광 소자(815)에 순방향의 바이어스를 가할 수 있다. 이로 써, 제 1 및 제 3 기간(T1, T3)에서 발광 소자(815)에 전류를 흘릴 수 있다.
또, 초기화 방법으로서, 실시 형태 3에서 설명한, 초기화용 트랜지스터를 사용하여 초기화하는 방법을 사용하여도 좋다. 이 경우, 제 1 기간(T1)에서, 제 2 전원선(813)의 전위를 제 1 트랜지스터(801)의 제 2 전극의 전위보다도 낮게 함으로써, 발광 소자(815)에 전류를 흘리지 않고서 초기화하는 것이 가능해진다.
또한, 초기화 방법으로서, 실시 형태 3에서 설명한, 초기화용 트랜지스터와 초기화선을 사용하여 초기화하는 방법을 사용하여도 좋다. 이 경우, 제 1 기간(T1)에서, 제 2 전원선(813)의 전위를 초기화 전위 Vini 이하로 함으로써, 발광 소자(815)에 전류를 흘리지 않고서 초기화하는 것이 가능해진다.
이와 같이, 제 2 전원선의 전위를 기간에 따라서 변화시킴으로써, 발광 기간(T3) 이외의 기간에 발광 소자에 전류를 흘리지 않게 할 수 있기 때문에, 발광 기간 이외의 기간에서의 발광 소자의 발광을 억제할 수 있다. 또한, 제 5 트랜지스터 및 제 4 주사선을 설치할 필요가 없어지기 때문에, 화소의 개구율을 올릴 수 있다. 또한, 주사선 구동 회로의 수를 감소시킬 수 있기 때문에, 소비 전력을 삭감할 수 있다.
또한, 제 2 전원선의 전위를 기간에 따라서 변화시킴으로써, 발광 소자에 역방향의 바이어스를 가할 수 있다. 특히, 발광 소자가 EL 소자인 경우, 역방향의 바이어스를 가함으로써, EL 소자의 열화 상태를 개선하여, 신뢰성을 향상시킬 수 있는 동시에, 수명을 늘릴 수 있다.
또, 본 발명의 화소 구성을, 면적 계조 방식을 하는 경우의 화소 구성에 적용하여도 좋다. 요컨대, 1화소를 복수의 서브 화소로 분할하는 화소 구성에 있어서, 각 서브 화소에 본 발명의 화소 구성을 적용하여도 좋다. 이로써, 각 서브 화소마다 휘도의 불균일함을 저감시킬 수 있고, 고화질이며, 또한, 다계조의 표시가 가능해진다.
또, 본 실시 형태는 다른 실시 형태에서 기술한 내용(일부라도 좋음)을, 구현화한 경우의 일례, 약간 변형한 경우의 일례, 일부를 변경한 경우의 일례, 개량한 경우의 일례, 상세하게 기술한 경우의 일례, 응용한 경우의 일례, 관련이 있는 부분에 대한 일례 등을 제시하고 있다. 따라서, 다른 실시 형태에서 기술한 내용은 본 실시 형태로의 적용, 조합, 또는 치환을 자유롭게 할 수 있다.
또, 본 실시 형태에 있어서, 여러 도면을 사용하여 기술하였지만, 각각의 도면에서 기술한 내용(일부라도 좋음)은 다른 도면에서 기술한 내용(일부라도 좋음)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 할 수 있다. 더욱이, 지금까지 기술한 도면에 있어서, 각각의 부분에 관해서, 별도의 부분을 조합함으로써, 더 많은 도면을 구성시킬 수 있다.
마찬가지로, 본 실시 형태의 각각의 도면에서 기술한 내용(일부라도 좋음)은 다른 실시 형태의 도면에서 기술한 내용(일부라도 좋음)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 할 수 있다. 더욱이, 본 실시 형태의 도면에 있어서, 각각의 부분에 관해서, 다른 실시 형태의 부분을 조합함으로써, 더 많은 도면을 구성시킬 수 있다.
(실시 형태 5)
본 실시 형태에서는 본 발명의 표시 장치에 있어서의 화소의 레이아웃에 관해서 기술한다. 예를 들면, 도 3에 도시한 화소 회로에 관해서, 그 레이아웃도를 도 37에 도시한다. 또, 도 37에 붙인 번호는 도 3에 붙인 번호와 일치한다. 또, 레이아웃도는 도 37에 한정되지 않는다.
도 3에 도시한 화소 회로는 제 1 내지 제 5 트랜지스터(301 내지 305), 유지 용량(306), 신호선(307), 제 1 내지 제 4 주사선(308 내지 311), 제 1 전원선(312), 용량선(314), 발광 소자(315)로 구성되어 있다.
제 1 내지 제 4 주사선(308 내지 311)은 제 1 배선에 의해서 형성되고, 신호선(307), 제 1 및 제 2 전원선(312, 313), 용량선(314)은 제 2 배선에 의해서 형성되어 있다. 또, 제 2 전원선(313)에 관해서는, 레이아웃에 나타낼 수 없기 때문에, 도 37에는 도시하지 않는다.
톱 게이트 구조의 경우는 기판, 반도체층, 게이트 절연막, 제 1 배선, 층간 절연막, 제 2 배선의 순으로 막이 구성된다. 또한, 보텀 게이트 구조의 경우는, 기판, 제 1 배선, 게이트 절연막, 반도체층, 층간 절연막, 제 2 배선의 순으로 막이 구성된다.
또, 본 실시 형태의 화소 구성에 있어서, 제 1 내지 제 5 트랜지스터의 각각이 갖는 채널 길이 L과 채널 폭 W의 비 W/L의 값 중에서, 제 1 트랜지스터가 갖는 W/L의 값을 최대로 하면, 제 1 트랜지스터의 드레인·소스간을 흐르는 전류를 보다 크게 할 수 있다. 이로써, 제 2 기간(T2)에서 비디오 신호 전압 Vdata 및 제 1 트랜지스터의 임계치 전압 ｜Vth｜에 기초한 전압을 취득할 때에, 보다 큰 전류에 의해서 동작을 할 수 있기 때문에, 보다 신속한 동작을 할 수 있게 된다. 또한, 제 3 기간(T3)에서 발광 소자에 흐르는 전류 IOLED를 보다 크게 할 수 있고, 휘도를 보다 높게 하는 것이 가능해진다. 그래서, 제 1 트랜지스터가 갖는 W/L의 값이 최대가 되도록 하기 위해서, 도 37에서는 제 1 내지 제 5 트랜지스터 중에서, 제 1 트랜지스터(301)가 갖는 채널 폭 W를 최대로 하고 있다.
또, 본 실시 형태에서는 제 1 내지 제 5 트랜지스터(301 내지 305)를 싱글 게이트 구조로 기재하였지만, 이것에 한정되지 않는다. 제 1 내지 제 5 트랜지스터(301 내지 305)의 구조는 여러 가지 형태를 취할 수 있다. 예를 들면, 게이트 전극이 2개 이상으로 되어 있는 멀티 게이트 구조를 사용하여도 좋다. 멀티 게이트 구조로 하면, 채널 영역이 직렬로 접속되는 구성이 되기 때문에, 복수의 트랜지스터가 직렬로 접속된 것과 같은 구성이 된다. 멀티 게이트 구조로 함으로써, 오프 전류를 저감하여, 트랜지스터의 내압을 향상시켜 신뢰성을 좋게 하여, 포화영역에서 동작할 때에, 드레인·소스 간 전압이 변화하여도, 드레인·소스 간 전류가 그다지 변화하지 않고, 플랫한 특성으로 할 수 있다. 또한, 채널의 상하에 게이트 전극이 배치되어 있는 구조이어도 좋다. 채널의 상하에 게이트 전극이 배치되어 있는 구조로 함으로써, 채널 영역이 증가하기 때문에, 전류값을 크게 하여, 공핍층이 생기기 쉬워져 S 계수(서브 임계치 계수)를 작게 할 수 있다. 채널의 상하에 게이트 전극이 배치되면, 복수의 트랜지스터가 병렬로 접속된 것과 같은 구성이 된다. 또한, 채널의 위에 게이트 전극이 배치되어 있는 구조라도 좋고, 채널의 아래에 게이트 전극이 배치되어 있는 구조라도 좋고, 정스태거 구조이어도 좋고, 역스태거 구조이어도 좋고, 채널 영역이 복수의 영역으로 분리되어 있어도 좋고, 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋다. 또한, 채널(또는 그 일부)에 소스 전극이나 드레인 전극이 겹쳐 있어도 좋다. 채널(또는 그 일부)에 소스 전극이나 드레인 전극이 겹치는 구조로 함으로써, 채널의 일부에 전하가 쌓여, 동작이 불안정해지는 것을 막을 수 있다. 또한, LDD 영역이 있어도 좋다. LDD 영역을 형성함으로써, 오프 전류를 저감하여, 트랜지스터의 내압을 향상시켜 신뢰성을 좋게 하여, 포화영역에서 동작할 때에, 드레인·소스 간 전압이 변화하여도, 드레인·소스 간 전류가 그다지 변화하지 않고, 플랫한 특성으로 할 수 있다.
또, 배선, 전극, 도전층, 도전막, 단자, 비어, 플러그 등은 알루미늄(Al), 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 텅스텐(W), 네오듐(Nd), 크롬(Cr), 니켈(Ni), 백금(Pt), 금(Au), 은(Ag), 동(Cu), 마그네슘(Mg), 스칸듐(Sc), 코발트(Co), 아연(Zn), 니오브(Nb), 실리콘(Si), 인(P), 붕소(B), 비소(As), 갈륨(Ga), 인듐(In), 주석(Sn), 산소(O)로 구성된 그룹으로부터 선택된 하나 또는 복수의 원소, 또는, 상기 그룹으로부터 선택된 하나 또는 복수의 원소를 성분으로 하는 화합물, 합금 재료(예를 들면, 인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화규소를 포함하는 인듐주석산화물(ITSO), 산화아연(ZnO), 산화주석(SnO), 산화주석카드뮴(CTO), 알루미늄네오듐(Al-Nd), 마그네슘은(Mg-Ag), 몰리브덴니오브(Mo-Nb) 등)로 형성되는 것 이 바람직하다. 또는, 배선, 전극, 도전층, 도전막, 단자 등은 이들의 화합물을 조합한 물질 등으로 형성되는 것이 바람직하다. 또는, 상기 그룹으로부터 선택된 하나 또는 복수의 원소와 실리콘의 화합물(실리사이드; 예를 들면, 알루미늄실리콘, 몰리브덴실리콘, 니켈실리사이드 등), 상기 그룹으로부터 선택된 하나 또는 복수의 원소와 질소의 화합물(예를 들면, 질화티탄, 질화탄탈, 질화몰리브덴 등)로 형성되는 것이 바람직하다.
또, 실리콘(Si)에는 n 형 불순물(인 등) 또는 p 형 불순물(붕소 등)을 포함하고 있어도 좋다. 실리콘이 불순물을 포함함으로써, 도전율이 향상하여, 통상의 도체와 같은 행동을 할 수 있게 된다. 따라서, 배선, 전극 등으로서 이용하기 쉬워진다.
또, 실리콘은 단결정, 다결정(폴리실리콘), 미결정(마이크로크리스탈실리콘) 등, 여러 가지의 결정성을 갖는 실리콘을 사용할 수 있다. 또는, 실리콘은 비정질(어몰퍼스 실리콘) 등의 결정성을 갖지 않는 실리콘을 사용할 수 있다. 단결정 실리콘 또는 다결정 실리콘을 사용함으로써, 배선, 전극, 도전층, 도전막, 단자 등의 저항을 작게 할 수 있다. 비정질 실리콘 또는 미결정 실리콘을 사용함으로써, 간단한 공정으로 배선 등을 형성할 수 있다.
또, 알루미늄 또는 은은 도전율이 높기 때문에, 신호 지연을 저감할 수 있다. 더욱이, 에칭하기 쉽기 때문에, 패터닝하기 쉽고, 미세 가공을 할 수 있다.
또, 동은 도전율이 높기 때문에, 신호 지연을 저감할 수 있다. 동을 사용하는 경우는 밀착성을 향상시키기 위해서, 적층 구조로 하는 것이 바람직하다.
또, 몰리브덴 또는 티탄은 산화물 반도체(ITO, IZO 등) 또는 실리콘과 접촉해도, 불량을 일으키지 않고, 에칭하기 쉬우며, 내열성이 높은 등의 이점을 갖기 때문에, 바람직하다.
또, 텅스텐은 내열성이 높은 등의 이점을 갖기 때문에, 바람직하다.
또, 네오듐은 내열성이 높은 등의 이점을 갖기 때문에, 바람직하다. 특히, 네오듐과 알루미늄의 합금으로 하면, 내열성이 향상하여, 알루미늄이 힐로크(hillock)를 발생하기 어려워진다.
또, 실리콘은 트랜지스터가 갖는 반도체층과 동시에 형성할 수 있다, 내열성이 높은 등의 이점을 갖기 때문에, 바람직하다.
또, ITO, IZO, ITSO, 산화아연(ZnO), 실리콘(Si), 산화주석(SnO), 산화주석카드뮴(CTO)은 투광성을 갖기 때문에, 빛을 투과시키는 부분에 사용할 수 있다. 예를 들면, 화소 전극이나 공통 전극으로서 사용할 수 있다.
또, IZO는 에칭하기 쉽고, 가공하기 쉽기 때문에, 바람직하다. IZO는 에칭하였을 때에, 잔사가 남는 것도 발생하기 어렵다. 따라서, 화소 전극으로서 IZO를 사용하면, 액정 소자나 발광 소자에 불량(쇼트, 배향 흐트러짐 등)을 초래하는 것을 저감할 수 있다.
또, 배선, 전극, 도전층, 도전막, 단자, 비어, 플러그 등은 단층 구조나, 다층 구조로 되어 있어도 좋다. 단층 구조로 함으로써, 배선, 전극, 도전층, 도전막, 단자 등의 제조 공정을 간략화할 수 있고, 공정 일수를 적게 할 수 있어, 비용을 저감할 수 있다. 또는, 다층 구조로 함으로써, 각각의 재료의 장점을 살리면 서, 결점을 저감시켜, 성능이 좋은 배선, 전극 등을 형성할 수 있다. 예를 들면, 저저항 재료(알루미늄 등)를 다층 구조 속에 포함함으로써, 배선의 저저항화를 도모할 수 있다. 또한, 저내열성의 재료를 고내열성의 재료로 끼우는 적층 구조로 함으로써, 저내열성의 재료가 가지는 장점을 살리면서, 배선, 전극 등의 내열성을 높게 할 수 있다. 예를 들면, 알루미늄을 포함하는 층을, 몰리브덴, 티탄, 네오듐 등을 포함하는 층으로 끼우는 적층 구조로 하면 바람직하다.
또한, 배선, 전극 등끼리가 직접 접하는 경우, 서로 악영향을 미치는 경우가 있다. 예를 들면, 한쪽의 배선, 전극 등의 재료가 다른쪽의 배선, 전극 등의 재료 속에 들어가서 성질을 바꾸어 버려, 원래의 목적을 다할 수 없게 된다. 다른 예로서, 고저항인 부분을 형성 또는 제조할 때에, 문제가 생겨, 정상으로 제조할 수 없게 되는 것이 있다. 그러한 경우, 적층 구조에 의해 반응하기 쉬운 재료를 반응하기 어려운 재료로 끼우거나, 덮으면 좋다. 예를 들면, ITO와 알루미늄을 접속시키는 경우는 ITO와 알루미늄의 사이에, 티탄, 몰리브덴, 네오듐 합금을 끼우는 것이 바람직하다. 또한, 실리콘과 알루미늄을 접속시키는 경우는 실리콘과 알루미늄의 사이에, 티탄, 몰리브덴, 네오듐 합금을 끼우는 것이 바람직하다.
또, 배선이란 도전체가 배치되어 있는 것을 말한다. 선형으로 신장하고 있거나, 신장하지 않고 짧게 배치되어 있어도 좋다. 따라서, 전극은 배선에 포함되어 있다.
또, 배선, 전극, 도전층, 도전막, 단자, 비어, 플러그 등으로서, 카본나노튜브를 사용하여도 좋다. 더욱이, 카본나노튜브는 투광성을 갖기 때문에, 빛을 투과 시키는 부분에 사용할 수 있다. 예를 들면, 화소 전극이나 공통 전극으로서 사용할 수 있다.
또, 본 실시 형태는 다른 실시 형태에서 기술한 내용(일부라도 좋음)을, 구현화한 경우의 일례, 약간 변형한 경우의 일례, 일부를 변경한 경우의 일례, 개량한 경우의 일례, 상세하게 기술한 경우의 일례, 응용한 경우의 일례, 관련이 있는 부분에 대한 일례 등을 제시한다. 따라서, 다른 실시 형태에서 언급한 내용은 본 실시 형태로의 적용, 조합, 또는 치환을 자유롭게 할 수 있다.
또, 본 실시 형태에 있어서, 여러 도면을 사용하여 기술하였지만, 각각의 도면에서 기술한 내용(일부라도 좋음)은 다른 도면에서 기술한 내용(일부라도 좋음)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 할 수 있다. 더욱이, 지금까지 기술한 도면에 있어서, 각각의 부분에 관해서, 별도의 부분을 조합함으로써, 더 많은 도면을 구성시킬 수 있다.
마찬가지로, 본 실시 형태의 각각의 도면에서 기술한 내용(일부라도 좋음)은 다른 실시 형태의 도면에서 기술한 내용(일부라도 좋음)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 할 수 있다. 더욱이, 본 실시 형태의 도면에 있어서, 각각의 부분에 관해서, 다른 실시 형태의 부분을 조합함으로써, 더 많은 도면을 구성시킬 수 있다.
(실시 형태 6)
본 실시 형태에서는 표시 장치에 있어서의 신호선 구동 회로나 주사선 구동 회로 등의 구성과 그 동작에 대하여 설명한다.
우선, 화소 구성으로서, 도 3이나 도 8에 도시한 바와 같은, 신호선과 제 1 내지 제 4 주사선을 사용하여 동작을 제어하는 화소 구성을 사용하는 경우에 관해서 설명한다. 여기에서는, 화소 구성으로서, 도 3에 도시한 화소 구성을 사용한 경우를 예로 들어 설명한다. 이 경우의 표시 장치의 구성예를 도 38에 도시한다.
도 38에 도시한 표시 장치는 화소부(3801), 제 1 내지 제 4 주사선 구동 회로(3802 내지 3805), 신호선 구동 회로(3806)를 갖고 있고, 제 1 주사선 구동 회로(3802)와 제 1 주사선(308)이 접속되고, 제 2 주사선 구동 회로(3803)와 제 2 주사선(309)이 접속되고, 제 3 주사선 구동 회로(3804)와 제 3 주사선(310)이 접속되고, 제 4 주사선 구동 회로(3805)와 제 4 주사선(311)이 접속되고, 신호선 구동 회로(3806)와 신호선(307)이 접속된다. 또, 제 1 내지 제 4 주사선, 및 신호선에 붙인 부호는 도 3에 붙인 부호에 대응한다.
우선은, 주사선 구동 회로에 관해서 설명한다. 제 1 주사선 구동 회로(3802)는 제 1 주사선(308)에 순차 선택 신호를 출력하기 위한 회로이다. 제 2 내지 제 4 주사선 구동 회로(3803 내지 3805)에 대해서도 같다. 이로써, 화소부(3801)에 선택 신호가 기록된다.
여기에서, 제 1 내지 제 4 주사선 구동 회로(3802 내지 3805)의 구성예를 도 39에 도시한다. 제 1 내지 제 4 주사선 구동 회로(3802 내지 3805)는 주로, 시프트 레지스터(3901)나 증폭회로(3902) 등을 갖는다.
다음에, 도 39에 도시한 제 l 내지 제 4 주사선 구동 회로(3802 내지 3805)의 동작을 간단히 설명한다. 시프트 레지스터(3901)에는 클록 신호(G-CLK), 스타 트 플러스(G-SP), 클록 반전 신호(G-CLKB)가 입력되고, 이들의 신호의 타이밍에 따라서, 순차 샘플링 펄스가 출력된다. 출력된 샘플링 펄스는 증폭회로(3902)에서 증폭되고, 각 주사선으로부터 화소부(3801)로 입력된다.
또, 증폭회로(3902)의 구성으로서, 버퍼회로를 가져도 좋고, 레벨 시프터 회로를 가져도 좋다. 또한, 주사선 구동 회로에는 시프트 레지스터(3901)나 증폭회로(3902) 외에, 펄스폭 제어회로 등이 배치되어도 좋다.
다음에, 신호선 구동 회로에 관해서 설명한다. 신호선 구동 회로(3806)는 화소부에 접속된 신호선(307)에 비디오 신호를 순차 출력하기 위한 회로이다. 신호선 구동 회로(3806)로부터 출력된 비디오 신호는 화소부(3801)에 입력된다. 화소부(3801)에서는 비디오 신호에 따라서, 화소의 발광 상태를 제어함으로써, 화상을 표시한다.
여기에서, 신호선 구동 회로(3806)의 구성예를 도 40에 도시한다. 도 40a는 선순차 구동으로 화소에 신호를 공급하는 경우의 신호선 구동 회로(3806)의 일례를 도시하고 있다. 이 경우의 신호선 구동 회로(3806)는 주로, 시프트 레지스터(4001), 제 1 래치 회로(4002), 제 2 래치 회로(4003), 증폭회로(4004) 등을 갖고 있다. 또, 증폭회로(4004)의 구성으로서, 버퍼회로를 갖거나, 레벨 시프터회로를 가져도 좋고, 디지털 신호를 아날로그로 변환하는 기능을 갖는 회로를 가져도 좋고, 감마 보정을 하는 기능을 갖는 회로를 가져도 좋다.
다음에, 도 40a에 도시한 신호선 구동 회로(3806)의 동작을 간단히 설명한다. 시프트 레지스터(4001)에는 클록 신호(S-CLK), 스타트 플러스(S-SP), 클록 반 전 신호(S-CLKB)가 입력되고, 이들의 신호의 타이밍에 따라서, 순차 샘플링 펄스가 출력된다.
시프트 레지스터(4001)로부터 출력된 샘플링 펄스는 제 1 래치 회로(4002)에 입력된다. 제 1 래치 회로(4002)에는 비디오 신호선으로부터, 비디오 신호가 전압 Vdata으로 입력되어 있고, 샘플링 펄스가 입력되는 타이밍에 따라서, 각 열에서 비디오 신호를 유지해 간다.
제 1 래치 회로(4002)에 있어서, 최종열까지 비디오 신호의 유지가 완료되면, 수평 귀선 기간 중에, 래치 제어선으로부터 래치 신호가 입력되고, 제 1 래치 회로(4002)에 유지되어 있던 비디오 신호는 일제히 제 2 래치 회로(4003)에 전송된다. 그 후, 제 2 래치 회로(4003)에 유지된 비디오 신호는 1행분이 동시에 증폭회로(4004)로 입력된다. 그리고, 증폭회로(4004)에서, 비디오 신호 전압 Vdata의 진폭이 증폭되고, 비디오 신호가 각 신호선으로부터 화소부(3801)로 입력된다.
제 2 래치 회로(4003)에 유지된 비디오 신호가 증폭회로(4004)에 입력되고, 그리고, 화소부(3801)에 입력되어 있는 동안, 시프트 레지스터(4001)에 있어서는 다시 샘플링 펄스가 출력된다. 요컨대, 동시에 2개의 동작이 행하여진다. 이로써, 선순차 구동이 가능해진다. 이후, 이러한 동작을 반복한다.
또, 점순차 구동으로 화소에 신호를 공급하는 경우도 있다. 그 경우의 신호선 구동 회로(3806)의 일례를 도 40b에 도시한다. 이 경우의 신호선 구동 회로(3806)는 시프트 레지스터(4001)와 샘플링 회로(4005) 등을 갖고 있다. 시프트 레지스터(4001)로부터, 샘플링 펄스가 샘플링 회로(4005)에 출력된다. 또한, 샘플링 회로(4005)에는 비디오 신호선으로부터, 비디오 신호가 전압 Vdata로 입력되고, 샘플링 펄스에 따라서, 순차, 화소부(3801)로 비디오 신호가 출력된다. 이로써, 점순차 구동이 가능해진다.
또, 신호선 구동 회로나 그 일부(전류원 회로나 증폭회로 등)는 화소부(3801)와 동일 기판상에 존재하지 않고, 예를 들면, 외부에 부착된 IC 칩을 사용하여 구성되는 경우도 있다.
이상과 같은 주사선 구동 회로 및 신호선 구동 회로를 사용함으로써, 본 발명의 화소 회로를 구동시킬 수 있다.
또, 예를 들면, 도 3이나 도 8에 도시한 화소 회로에서는 제 1 및 제 2 주사선에는 서로 반전한 선택 신호가 입력된다. 따라서, 제 1 또는 제 2 주사선 구동 회로의 어느 한쪽을 사용하여, 제 1 또는 제 2 주사선의 어느 한쪽에 입력되는 선택 신호를 제어하고, 다른 쪽 주사선에는 그 반전신호를 입력하여도 좋다. 이 경우의 표시 장치의 구성예를 도 41에 도시한다.
도 41에 도시한 표시 장치는 화소부(3801), 제 1, 제 3, 제 4 주사선 구동 회로(3802, 3804, 3805), 신호선 구동 회로(3806), 인버터(3807)를 갖고 있고, 제 1 주사선 구동 회로(3802)와 제 1 주사선(308)이 접속되고, 제 2 주사선(309)이 인버터(3807)를 통하여 제 1 주사선 구동 회로(3802)와 접속된다. 다른 주사선 구동 회로 및 신호선 구동 회로의 접속은 도 38에 도시한 표시 장치와 같기 때문에, 여 기에서는 설명을 생략한다. 또, 제 1 내지 제 4 주사선, 및 신호선에 붙인 부호는 도 3에 붙인 부호에 대응하고 있다.
도 41에 도시한 표시 장치에서는 제 1 주사선 구동 회로(3802)를 사용하여 제 1 주사선(308)에 입력되는 선택 신호를 제어하고, 제 2 주사선(309)에는 인버터(3807)를 사용하여 생성된 제 1 주사선(308)에 입력된 선택 신호의 반전신호가 입력된다.
또한, 예를 들면, 도 3이나 도 8에 도시한 화소 구성에서는 제 2 및 제 4 주사선에는 동일한 선택 신호가 입력된다. 따라서, 도 14나 도 15에 도시한 화소 구성과 같이, 제 3 및 제 5 트랜지스터를 동일한 주사선을 사용하여 제어하여도 좋다. 이 경우의 표시 장치의 구성예를 도 42에 도시한다. 또, 화소 구성으로서, 도 14에 도시한 화소 구성을 사용하는 경우를 예로 들어 설명한다.
도 42는 제 3 및 제 5 트랜지스터(303, 305)를 제 2 주사선(309)을 사용하여 제어하는 경우의 표시 장치의 구성예이다. 도 42에 도시한 표시 장치는 화소부(3801), 제 1 내지 제 3 주사선 구동 회로(3802 내지 3804), 신호선 구동 회로(3806)를 갖고 있다.
각 구동 회로의 접속은 도 38에 도시한 표시 장치와 같기 때문에, 여기에서는 설명을 생략한다. 또, 제 1 내지 제 3 주사선, 신호선, 제 3 및 제 5 트랜지스터에 붙인 부호는 도 14에 붙인 부호에 대응하고 있다.
또한, 예를 들면, 도 20에 도시한 화소 구성과 같이, 제 2 트랜지스터를 제 2 트랜지스터 이외의 트랜지스터와는 다른 도전형으로 함으로써, 제 2 트랜지스터, 및 제 3 트랜지스터, 및 제 5 트랜지스터를 동일한 주사선으로 제어할 수 있다. 이 경우의 표시 장치의 구성예를 도 43에 도시한다.
도 43은 제 2, 제 3, 제 5 트랜지스터(302, 303, 305)를 제 1 주사선(308)을 사용하여 제어하는 경우의 표시 장치의 구성예이다. 도 43에 도시한 표시 장치는 화소부(3801), 제 1 및 제 3 주사선 구동 회로(3802, 3804), 신호선 구동 회로(3806)를 갖고 있다. 각 구동 회로의 접속은 도 38에 도시한 표시 장치와 같기 때문에, 여기에서는 설명을 생략한다. 또, 제 1 및 제 3 주사선, 신호선, 제 2,제 3, 제 5 트랜지스터에 붙인 부호는 도 20에 붙인 부호에 대응한다.
이와 같이, 표시 장치의 구성을 도 41 내지 도 43에 도시하는 바와 같은 구성으로 함으로써, 본 발명의 화소 회로를 구동시킬 수 있다.
또, 표시 장치의 구성을 도 41 내지 도 43에 도시하는 바와 같은 구성으로 함으로써, 주사선 및 주사선 구동 회로의 수를 감소시킬 수 있기 때문에, 화소부의 개구율을 올릴 수 있다. 또한, 소비 전력을 저감시킬 수 있다. 또한, 주사선 구동 회로의 수를 감소시킴으로써, 에지를 좁게 하거나, 화소부의 점유 면적을 크게 할 수 있다.
또, 신호선 구동 회로나 주사선 구동 회로 등의 구성은 도 38 내지 도 43에 한정되지 않는다.
또, 본 발명에 있어서의 트랜지스터는 어떠한 타입의 트랜지스터라도 좋고, 어떠한 기판상에 형성되어 있어도 좋다. 따라서, 도 38 내지 도 43에서 도시한 바와 같은 회로가, 모두 유리 기판상에 형성되어 있어도 좋고, 플라스틱 기판에 형성 되어 있어도 좋고, 단결정 기판에 형성되어 있어도 좋고, SOI 기판상에 형성되어 있어도 좋고, 어떠한 기판상에 형성되어 있어도 좋다. 또는, 도 38 내지 도 43에 있어서의 회로의 일부가, 어떤 기판에 형성되어 있고, 도 38 내지 도 43에 있어서의 회로의 별도의 일부가, 별도의 기판에 형성되어 있어도 좋다. 요컨대, 도 38 내지 도 43에 있어서의 회로의 모두가 같은 기판상에 형성되어 있지 않아도 좋다. 예를 들면, 도 38 내지 도 43에 있어서, 화소부와 주사선 구동 회로란, 유리 기판상에 트랜지스터를 사용하여 형성하고, 신호선 구동 회로(또는 그 일부)는 단결정 기판상에 형성하고, 그 IC 칩을 COG(Chip On Glass)로 접속하여 유리 기판상에 배치하여도 좋다. 또는, 그 IC 칩을 TAB(Tape Automated Bonding)이나 프린트 기판을 사용하여 유리 기판과 접속하여도 좋다. 이렇게, 회로의 일부가 동일한 기판에 형성되어 있는 것에 의해, 부품점수를 감소시켜 비용을 저감하거나, 회로 부품과의 접속 점수를 감소시켜 신뢰성을 향상시킬 수 있다. 또한, 구동 전압이 높은 부분이나 구동 주파수가 높은 부분은 소비 전력이 커져 버리기 때문에, 그러한 동일 부분은 동일 기판에 형성하지 않도록 하면, 소비 전력의 향상을 막을 수 있다.
또, 본 실시 형태는 다른 실시 형태에서 기술한 내용(일부라도 좋음)을, 구현화한 경우의 일례, 약간 변형한 경우의 일례, 일부를 변경한 경우의 일례, 개량한 경우의 일례, 상세하게 기술한 경우의 일례, 응용한 경우의 일례, 관련이 있는 부분에 대한 일례 등을 제시한다. 따라서, 다른 실시 형태에서 기술한 내용은 본 실시 형태로의 적용, 조합, 또는 치환을 자유롭게 할 수 있다.
또, 본 실시 형태에 있어서, 여러 도면을 사용하여 기술하였지만, 각각의 도 면에서 기술한 내용(일부라도 좋음)은 다른 도면에서 기술한 내용(일부라도 좋음)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 할 수 있다. 더욱이, 지금까지 기술한 도면에 있어서, 각각의 부분에 관해서, 별도의 부분을 조합함으로써, 더 많은 도면을 구성시킬 수 있다.
마찬가지로, 본 실시 형태의 각각의 도면에서 기술한 내용(일부라도 좋음)은 다른 실시 형태의 도면에서 기술한 내용(일부라도 좋음)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 할 수 있다. 더욱이, 본 실시 형태의 도면에 있어서, 각각의 부분에 관해서, 다른 실시 형태의 부분을 조합함으로써, 더 많은 도면을 구성시킬 수 있다.
(실시 형태 7)
본 실시 형태에서는 본 발명의 표시 장치에 사용하는 표시패널에 관해서 도 44 등을 사용하여 설명한다. 또, 도 44a는 표시패널을 도시하는 상면도이고, 도 44b는 도 44a를 A-A'로 절단한 단면도이다. 점선으로 나타난 신호선 구동 회로(4401), 화소부(4402), 제 1 주사선 구동 회로(4403), 제 2 주사선 구동 회로(4406)를 갖는다. 또한, 밀봉 기판(4404), 시일재(4405)를 갖고, 시일재(4405)로 둘러싸인 안쪽은 공간(4407)으로 되어 있다.
또, 배선(4408)은 제 1 주사선 구동 회로(4403), 제 2 주사선 구동 회로(4406) 및 신호선 구동 회로(4401)에 입력되는 신호를 전송하기 위한 배선이고, 외부 입력 단자가 되는 FPC(4409)로부터 비디오 신호, 클록 신호, 스타트 신호 등을 받아들인다. FPC(4409)와 표시패널과의 접합부 상에는 IC 칩(메모리 회로나, 버퍼회로 등이 형성된 반도체칩)(4422, 4423)이 COG(Chip On Glass) 등으로 실장되어 있다. 또, 여기에서는 FPC밖에 도시되어 있지 않지만, 이 FPC에는 프린트 배선기반(PWB)이 장착되어 있어도 좋다.
다음에, 단면 구조에 관해서 도 44b를 사용하여 설명한다. 기판(4410) 상에는 화소부(4402)와 그 주변 구동 회로(제 1 주사선 구동 회로(4403), 제 2 주사선 구동 회로(4406) 및 신호선 구동 회로(4401))가 형성되어 있지만, 여기에서는 신호선 구동 회로(4401)와, 화소부(4402)가 제시되어 있다.
또, 신호선 구동 회로(4401)는 트랜지스터(4420)나 트랜지스터(4421) 등 복수의 트랜지스터로 구성되어 있다. 또한, 본 실시 형태에서는 기판상에 주변 구동 회로를 일체로 형성한 표시패널을 제시하지만, 반드시 그렇게 할 필요는 없고, 주변 구동 회로의 전부 또는 일부를 IC 칩 등에 형성하여, COG 등으로 실장하여도 좋다.
또한, 화소부(4402)는 스위칭용 트랜지스터(4411)와, 구동용 트랜지스터(4412)를 포함하는 화소를 구성하는 복수의 회로를 갖고 있다. 또, 구동용 트랜지스터(4412)의 소스 전극은 제 1 전극(4413)과 접속되어 있다. 또한, 제 1 전극(4413)의 단부를 덮고 절연물(4414)이 형성되어 있다. 여기에서는, 포지티브형의 감광성 아크릴수지막을 사용함으로써 형성한다.
또한, 커버리지를 양호한 것으로 하기 위해서, 절연물(4414)의 상단부 또는 하단부에 곡률을 갖는 곡면이 형성되도록 한다. 예를 들면, 절연물(4414)의 재료로서 포지티브형의 감광성 아크릴을 사용한 경우, 절연물(4414)의 상단부 만에 곡 률 반경(0.2㎛ 내지 3㎛)을 갖는 곡면을 갖게 하는 것이 바람직하다. 또한, 절연물(4414)로서, 감광성의 빛에 의해서 에천트에 불용해성이 되는 네거티브형, 또는 빛에 의해서 에천트에 용해성이 되는 포지티브형의 어느 것이나 사용할 수 있다.
제 1 전극(4413) 상에는 유기 화합물을 포함하는 층(4416), 및 제 2 전극(4417)이 각각 형성되어 있다. 여기에서, 양극으로서 기능하는 제 1 전극(4413)에 사용하는 재료로서는 일함수가 큰 재료를 사용하는 것이 바람직하다. 예를 들면, ITO(인듐주석산화물)막, 인듐아연산화물(IZO)막, 질화티탄막, 크롬막, 텅스텐막, Zn막, Pt막 등의 단층막 외에, 질화티탄과 알루미늄을 주성분으로 하는 막과의 적층, 질화티탄막과 알루미늄을 주성분으로 하는 막과 질화티탄막의 3층 구조 등을 사용할 수 있다. 또, 적층 구조로 하면, 배선으로서의 저항도 낮고, 양호한 오믹 콘택트가 얻어지고, 또한 양극으로서 기능시킬 수 있다.
또한, 유기 화합물을 포함하는 층(4416)은 증착 마스크를 사용한 증착법, 또는 잉크젯법에 의해서 형성된다. 유기 화합물을 포함하는 층(4416)에는 주기표 제4족 금속 착체를 그 일부에 사용하는 것으로 하여, 그 외, 조합하여 사용할 수 있는 재료로서는 저분자계 재료이거나 고분자계 재료이어도 좋다. 또한, 유기 화합물을 포함하는 층에 사용하는 재료로서는 통상, 유기 화합물을 단층 또는 적층으로 사용하는 경우가 많지만, 본 실시 형태에 있어서는 유기 화합물로 이루어지는 막의 일부에 무기화합물을 사용하는 구성도 포함시키는 것으로 한다. 더욱이, 공지의 3중항 재료를 사용하는 것도 가능하다.
더욱이, 유기 화합물을 포함하는 층(4416) 상에 형성된다, 음극인 제 2 전 극(4417)에 사용하는 재료로서는 일함수가 작은 재료(Al, Ag, Li, Ca, 또는 이들의 합금 MgAg, MgIn, AlLi, CaF2, 또는 질화칼슘)을 사용하면 좋다. 또, 유기 화합물을 포함하는 층(4416)에서 생긴 빛이 제 2 전극(4417)을 투과시키는 경우에는 제 2 전극(4417)으로서, 막 두께를 얇게 한 금속 박막과, 투명 도전막(ITO; 인듐주석산화물), 산화인듐산화아연합금(In2O3-ZnO), 산화아연(ZnO) 등)과의 적층을 사용하는 것이 좋다.
더욱이, 시일재(4405)로 밀봉 기판(4404)을 기판(4410)과 접착함으로써, 기판(4410), 밀봉 기판(4404), 및 시일재(4405)로 둘러싸인 공간(4407)에 발광 소자(4418)가 구비된 구조로 되어 있다. 또, 공간(4407)에는 불활성 기체(질소나 아르곤 등)가 충전되는 경우 외에, 시일재(4405)로 충전되는 구성도 포함하는 것으로 한다.
또, 시일재(4405)에는 에폭시계 수지를 사용하는 것이 바람직하다. 또한, 이들 재료는 가능한 한 수분이나 산소를 투과하지 않는 재료인 것이 바람직하다. 또한, 밀봉 기판(4404)에 사용하는 재료로서 유리 기판이나 석영기판 외에, FRP(Fiberglass-Reinforced Plastics), PVF(폴리비닐플로라이드), 폴리에스테르 또는 아크릴 등으로 이루어지는 플라스틱 기판을 사용할 수 있다.
이상과 같이 하여, 본 발명의 화소 구성을 갖는 표시패널을 얻을 수 있다.
도 44에 도시하는 바와 같이, 신호선 구동 회로(4401), 화소부(4402), 제 1 주사선 구동 회로(4403) 및 제 2 주사선 구동 회로(4406)를 일체로 형성함으로써, 표시 장치의 저비용화를 도모할 수 있다. 또, 신호선 구동 회로(4401), 화소부(4402), 제 1 주사선 구동 회로(4403) 및 제 2 주사선 구동 회로(4406)에 사용되는 트랜지스터를 단극성으로 함으로써 제작 공정의 간략화를 도모할 수 있기 때문에 한층 더 저비용화를 도모할 수 있다. 또한, 신호선 구동 회로(4401), 화소부(4402), 제 1 주사선 구동 회로(4403) 및 제 2 주사선 구동 회로(4406)에 사용되는 트랜지스터의 반도체층에 어몰퍼스 실리콘을 적용함으로써 한층 더 저비용화를 도모할 수 있다.
또, 표시패널의 구성으로서는 도 44a에 도시한 바와 같이 신호선 구동 회로(4401), 화소부(4402), 제 1 주사선 구동 회로(4403) 및 제 2 주사선 구동 회로(4406)를 일체로 형성한 구성에 한정되지 않고, 신호선 구동 회로(4401)에 상당하는 신호선 구동 회로를 IC 칩 상에 형성하여, COG 등으로 표시패널에 실장한 구성으로 하여도 좋다.
요컨대, 구동 회로의 고속 동작이 요구되는 신호선 구동 회로만을, CM0S 등을 사용하여 IC 칩에 형성하여, 저소비 전력화를 도모한다. 또한, IC 칩은 실리콘 웨이퍼 등의 반도체 칩으로 함으로써, 보다 고속 동작 또한 저소비 전력화를 도모할 수 있다.
그리고, 주사선 구동 회로를 화소부와 일체로 형성함으로써, 저비용화를 도모할 수 있다. 또, 이 주사선 구동 회로 및 화소부는 단극성의 트랜지스터로 구성함으로써 한층 더 저비용화를 도모할 수 있다. 화소부가 갖는 화소의 구성으로서는 실시 형태 1 내지 실시 형태 4에서 제시한 구성을 적용할 수 있다. 또한, 트랜 지스터의 반도체층에 어몰퍼스 실리콘을 사용함으로써, 제작 공정이 간략화되어 한층 더 저비용화를 도모할 수 있다.
이렇게 하여, 고정밀의 표시 장치의 저비용화를 도모할 수 있다. 또한, FPC(4409)과 기판(4410)과의 접속부에서 기능회로(메모리나 버퍼)가 형성된 IC 칩을 실장함으로써 기판 면적을 유효하게 이용할 수 있다.
또한, 도 44a의 신호선 구동 회로(4401), 제 1 주사선 구동 회로(4403) 및 제 2 주사선 구동 회로(4406)에 상당하는 신호선 구동 회로, 제 1 주사선 구동 회로 및 제 2 주사선 구동 회로를 IC 칩 상에 형성하고, COG 등으로 표시패널에 실장한 구성으로 하여도 좋다. 이 경우에는 고정밀의 표시 장치를 보다 저소비 전력으로 하는 것이 가능하다. 따라서, 보다 소비 전력이 적은 표시 장치로 하기 위해서, 화소부에 사용되는 트랜지스터의 반도체층에는 폴리실리콘을 사용하는 것이 바람직하다.
또한, 화소부(4402)의 트랜지스터의 반도체층에 어몰퍼스 실리콘을 사용함으로써 저비용화를 도모할 수 있다. 더욱이, 대형 표시패널을 제작하는 것도 가능해진다.
또, 주사선 구동 회로 및 신호선 구동 회로는 화소의 행 방향 및 열 방향으로 형성하는 것에 한정되지 않는다.
다음에, 발광 소자(4418)에 적용 가능한 발광 소자의 예를 도 45에 도시한다.
기판(4501)의 위에 양극(4502), 정공 주입 재료로 이루어지는 정공 주입 층(4503), 그 위에 정공 수송 재료로 이루어지는 정공 수송층(4504), 발광층(4505), 전자 수송 재료로 이루어지는 전자 수송층(4506), 전자 주입 재료로 이루어지는 전자 주입층(4507), 그리고 음극(4508)을 적층시킨 소자 구조이다. 여기에서, 발광층(4505)은 1종류의 발광 재료만으로 형성되는 경우도 있지만, 2종류 이상의 재료로 형성되어도 좋다. 또한 본 발명의 소자의 구조는 이러한 구조에 한정되지 않는다.
또한, 도 45에 도시한 각 기능층을 적층한 적층 구조 외에, 고분자 화합물을 사용한 소자, 발광층에 3중항 여기 상태로부터 발광하는 3중항 발광 재료를 이용한 고효율 소자 등, 배리에이션은 여러 가지에 걸쳐 있다. 홀 블록층에 의해서 캐리어의 재결합 영역을 제어하여, 발광 영역을 2개의 영역으로 나눔으로써 얻어지는 백색 발광 소자 등에도 응용 가능하다.
다음에, 도 45에 도시하는 본 발명의 소자 제작 방법에 관해서 설명한다. 우선, 양극(4502)(ITO; 인듐주석산화물)을 갖는 기판(4501)에 정공 주입 재료, 정공 수송 재료, 발광 재료를 차례로 증착한다. 다음에 전자 수송 재료, 전자 주입 재료를 증착하고, 마지막에 음극(4508)을 증착으로 형성한다.
다음에, 정공 주입 재료, 정공 수송 재료, 전자 수송 재료, 전자 주입 재료, 발광 재료의 재료에 적합한 재료를 이하에 열거한다.
정공 주입 재료로서는 유기 화합물이라면 포르피린계의 화합물이나, 프탈로시아닌(이하 「H2Pc」라고 기재함), 동프탈로시아닌(이하 「CuPc」라고 기재함) 등 이 유효하다. 또한, 사용하는 정공 수송 재료보다도 이온화 포텐셜의 값이 작고, 또한, 정공 수송 기능을 갖는 재료이면, 이것도 정공 주입 재료로서 사용할 수 있다. 도전성 고분자 화합물에 화학 도핑을 실시한 재료도 있고, 폴리스티렌설폰산(이하 「PSS」라고 기재함)을 도프한 폴리에틸렌디옥시티오펜(이하 「PEDOT」라고 기재함)이나, 폴리아닐린 등을 들 수 있다. 또한, 절연체의 고분자 화합물도 양극의 평탄화의 점에서 유효하고, 폴리이미드(이하 「PI」라고 기재함)가 잘 사용된다. 더욱이, 무기화합물도 사용되고, 금이나 백금 등의 금속 박막 외에, 산화알루미늄(이하 「알루미나」라고 기재함)의 초박막 등이 있다.
정공 수송 재료로서 가장 널리 사용되고 있는 것은 방향족 아민계(즉, 벤젠환-질소의 결합을 갖는 것)의 화합물이다. 널리 사용되고 있는 재료로서, 4,4'-비스(디페닐아미노)-비페닐(이하,「TAD」라고 기재함)이나, 그 유도체인 4,4'-비스[N-(3-메틸페닐)-N-페닐-아미노]-비페닐(이하,「TPD」라고 기재함), 4,4'-비스[N-(1-나프틸)-N-페닐-아미노]-비페닐(이하,「α-NPD」라고 기재함)이 있다. 4,4',4"-트리스(N, N-디페닐-아미노)-트리페닐아민(이하, 「TDATA」라고 기재함), 4,4',4"-트리스[N-(3-메틸페닐)-N-페닐-아민(이하,「MTDATA」라고 기재함) 등의 스타버스트형(statbursts) 방향족 아민 화합물을 들 수 있다.
전자 수송 재료로서는 금속 착체가 잘 사용되고, 트리스(8-퀴놀리놀레이토)알루미늄(이하, 「Alq3」라고 기재함), BAlq, 트리스(4-메틸-8-퀴놀리놀레이토)알루미늄(이하, 「Almq」라고 기재함), 비스(10-하이드록시벤조[h]-퀴놀리놀네이토)베 릴륨(이하, 「Bebq」라고 기재함) 등의 퀴놀린 골격 또는 벤조퀴놀린 골격을 갖는 금속 착체 등이 있다. 또한, 비스[2-(2-하이드록시페닐)-벤족사졸레이토]아연(이하, 「Zn(BOX)2」라고 기재함), 비스[2-(2-하이드록시페닐)-벤조티아졸레이토]아연(이하, 「Zn(BTZ)2」라고 기재함) 등의 옥사졸계, 티아졸계 배위자를 갖는 금속 착체도 있다. 더욱이, 금속 착체 이외에도, 2-(4-비페니릴)-5-(4-tert-부틸페닐)-1,3,4-옥사디아졸(이하, 「PBD」라고 기재함), OXD-7 등의 옥사디아졸 유도체, TAZ, 3-(4-tert-부틸페닐)-4-(4-에틸페닐)-5-(4-비페니릴)-1,2,4-트리아졸(이하, 「p-EtTAZ」라고 기재함) 등의 트리아졸 유도체, 바소페난트롤린(이하, 「BPhen」이라고 기재함), BCP 등의 페난트롤린 유도체가 전자 수송성을 갖는다.
전자 주입 재료로서는 위에서 기술한 전자 수송 재료를 사용할 수 있다. 그 외에, 플루오르화칼슘, 플루오르화리튬, 플루오르화세슘 등의 금속 할로겐화물이나, 산화리튬 등의 알칼리금속 산화물과 같은 절연체의 초박막이 잘 사용된다. 또한, 리튬아세틸아세토네이트(이하, 「Li(acac)」라고 기재함)나 8-퀴놀리놀레이토-리튬(이하, 「Liq」라고 기재함) 등의 알칼리 금속 착체도 유효하다.
발광 재료로서는 앞서 기술한 Alq3, Almq, BeBq, BAlq, Zn(BOX)2, Zn(BTZ)2 등의 금속 착체 외에, 각종 형광 색소가 유효하다. 형광 색소로서는 청색의 4,4'-비스(2,2-디페닐-비닐)-비페닐이나, 적등색의 4-(디시아노메틸렌)-2-메틸-6-(p-디메틸아미노스티릴)-4 H-피란 등이 있다. 또한, 3중항 발광 재료도 가능하고, 백금 내지는 이리듐을 중심 금속으로 하는 착체가 주체이다. 3중항 발광 재료로서, 트 리스(2-페닐피리딘)이리듐, 비스(2-(4'-톨릴)피리디네이토-N,C2')아세틸아세토네이토이리듐(이하 「acacIr(tpy)2」라고 기재함), 2,3,7,8,12,13,17,18-옥타에틸-21H, 23H 포르피린-백금 등이 알려져 있다.
이상에서 기술한 바와 같은 각 기능을 갖는 재료를 각각 조합하여, 고신뢰성의 발광 소자를 제작할 수 있다.
또한, 도 45와는 반대 순서로 층을 형성한 발광 소자를 사용할 수 있게 된다. 요컨대, 기판(4501)의 위에 음극(4508), 전자 주입 재료로 이루어지는 전자 주입층(4507), 그 위에 전자 수송 재료로 이루어지는 전자 수송층(4506), 발광층(4505), 정공 수송 재료로 이루어지는 정공 수송층(4504), 정공 주입 재료로 이루어지는 정공 주입층(4503), 그리고 양극(4502)을 적층시킨 소자 구조이다.
또한, 발광 소자는 발광을 추출하기 위해서 적어도 양극 또는 음극의 한쪽이 투명하면 좋다. 그리고, 기판상에 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 추출하는 상면 사출이나, 기판 측의 면으로부터 발광을 추출하는 하면 사출이나, 기판 측 및 기판과는 반대 측 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있으며, 본 발명의 화소 구성은 어느 사출 구조의 발광 소자에도 적용할 수 있다.
우선, 상면 사출 구조의 발광 소자에 관해서, 도 46a를 사용하여 설명한다.
기판(4600) 상에 구동용 트랜지스터(4601)가 형성되고, 구동용 트랜지스터(4601)의 소스 전극에 접하여 제 1 전극(4602)이 형성되고, 그 위에 유기 화합물 을 포함하는 층(4603)과 제 2 전극(4604)이 형성되어 있다.
또한, 제 1 전극(4602)은 발광 소자의 양극이다. 그리고, 제 2 전극(4604)은 발광 소자의 음극이다. 요컨대, 제 1 전극(4602)과 제 2 전극(4604)에서 유기 화합물을 포함하는 층(4603)이 끼워져 있는 부분이 발광 소자가 된다.
또한, 여기에서, 양극으로서 기능하는 제 1 전극(4602)에 사용하는 재료로서는 일함수가 큰 재료를 사용하는 것이 바람직하다. 예를 들면, 질화티탄막, 크롬막, 텅스텐막, Zn막, Pt막 등의 단층막 외에, 질화티탄과 알루미늄을 주성분으로 하는 막과의 적층, 질화티탄막과 알루미늄을 주성분으로 하는 막과 질화티탄막과의 3층 구조 등을 사용할 수 있다. 또, 적층 구조로 하면, 배선으로서의 저항도 낮고, 양호한 오믹 콘택트가 얻어지고, 또한 양극으로서 기능시킬 수 있다. 빛을 반사하는 금속막을 사용함으로써 빛을 투과시키지 않는 양극을 형성할 수 있다.
또한, 음극으로서 기능하는 제 2 전극(4604)에 사용하는 재료로서는 일함수가 작은 재료(Al, Ag, Li, Ca, 또는 이들의 합금 MgAg, MgIn, AlLi, CaF2, 또는 질화칼슘)로 이루어지는 금속 박막과, 투명 도전막(ITO(인듐주석산화물), 인듐아연산화물(IZO), 산화아연(ZnO) 등)과의 적층을 사용하는 것이 좋다. 이렇게 하여 얇은 금속 박막과, 투명성을 갖는 투명 도전막을 사용함으로써 빛을 투과시킬 수 있는 음극을 형성할 수 있다.
이렇게 하여, 도 46a의 화살표로 나타내는 바와 같이 발광 소자로부터의 빛을 상면으로 추출하는 것이 가능해진다. 즉, 도 44의 표시패널에 적용한 경우에는 밀봉 기판(4404) 측으로 빛이 사출하게 된다. 따라서, 상면 사출 구조의 발광 소자를 표시 장치에 사용하는 경우에는 밀봉 기판(4404)은 광 투과성을 갖는 기판을 사용한다.
또한, 광학 필름을 설치하는 경우에는 밀봉 기판(4404)에 광학 필름을 설치하면 좋다.
또, 제 1 전극(4602)을, 음극으로서 기능하는 MgAg, MgIn, AlLi 등의 일함수가 작은 재료로 이루어지는 금속막을 사용하여 형성할 수도 있다. 이 경우에는 제 2 전극(4604)에는 ITO(인듐주석산화물)막, 인듐아연산화물(IZO) 등의 투명 도전막을 사용할 수 있다. 따라서, 이러한 구성에 의하면, 상면 사출의 투과율을 높게 할 수 있다.
다음에, 하면 사출 구조의 발광 소자에 관해서, 도 46b를 사용하여 설명한다. 사출 구조 이외에는 도 46a과 동일한 구조의 발광 소자이므로 동일한 부호를 사용하여 설명한다.
여기에서, 양극으로서 기능하는 제 1 전극(4602)에 사용하는 재료로서는 일함수가 큰 재료를 사용하는 것이 바람직하다. 예를 들면, ITO(인듐주석산화물)막, 인듐아연산화물(IZO)막 등의 투명 도전막을 사용할 수 있다. 투명성을 갖는 투명 도전막을 사용함으로써 빛을 투과시킬 수 있는 양극을 형성할 수 있다.
또한, 음극으로서 기능하는 제 2 전극(4604)에 사용하는 재료로서는 일함수가 작은 재료(Al, Ag, Li, Ca, 또는 이들의 합금 MgAg, MgIn, AlLi, CaF2, 또는 질 화칼슘)로 이루어지는 금속막을 사용할 수 있다. 이렇게 하여, 빛을 반사하는 금속막을 사용함으로써 빛이 투과하지 않는 음극을 형성할 수 있다.
이렇게 하여, 도 46b의 화살표로 도시하는 바와 같이 발광 소자로부터의 빛을 하면으로 추출하는 것이 가능해진다. 즉, 도 44의 표시 패널에 적용한 경우에는 기판(4410) 측으로 빛이 사출하게 된다. 따라서, 하면 사출 구조의 발광 소자를 표시 장치에 사용하는 경우에는 기판(4410)은 광 투과성을 갖는 기판을 사용한다.
또한, 광학 필름을 설치하는 경우에는 기판(4410)에 광학 필름을 설치하면 좋다.
다음에, 양면 사출 구조의 발광 소자에 관해서, 도 46c를 사용하여 설명한다. 사출 구조 이외는 도 46a과 동일한 구조의 발광 소자이기 때문에 동일한 부호를 사용하여 설명한다.
여기에서, 양극으로서 기능하는 제 1 전극(4602)에 사용하는 재료로서는 일함수가 큰 재료를 사용하는 것이 바람직하다. 예를 들면, ITO(인듐주석산화물)막, 인듐아연산화물(IZO)막 등의 투명 도전막을 사용할 수 있다. 투명성을 갖는 투명 도전막을 사용함으로써 빛을 투과시킬 수 있는 양극을 형성할 수 있다.
또한, 음극으로서 기능하는 제 2 전극(4604)에 사용하는 재료로서는 일함수가 작은 재료(Al, Ag, Li, Ca, 또는 이들의 합금 MgAg, MgIn, AlLi, CaF2, 또는 질화칼슘)로 이루어지는 금속 박막과, 투명 도전막(ITO(인듐주석산화물), 산화인듐산 화아연합금(In2O3-ZnO), 산화아연(ZnO) 등)과의 적층을 사용하는 것이 좋다. 이렇게 하여 얇은 금속 박막과, 투명성을 갖는 투명 도전막을 사용함으로써 빛을 투과시킬 수 있는 음극을 형성할 수 있다.
이렇게 하여, 도 46c의 화살표로 나타내는 것처럼 발광 소자로부터의 빛을 양면으로 추출하는 것이 가능해진다. 요컨대, 도 44의 표시패널에 적용한 경우에는 기판(4410) 측과 밀봉 기판(4404) 측으로 빛이 사출하게 된다. 따라서, 양면 사출 구조의 발광 소자를 표시 장치에 사용하는 경우에는 기판(4410) 및 밀봉 기판(4404)은 모두 광 투과성을 갖는 기판을 사용한다.
또한, 광학 필름을 설치하는 경우에는 기판(4410) 및 밀봉 기판(4404)의 양쪽에 광학 필름을 설치하면 좋다.
또한, 백색의 발광 소자와 컬러 필터를 사용하여 풀 컬러 표시를 실현하는 표시 장치에도 본 발명을 적용할 수 있다.
도 47에 도시하는 바와 같이, 기판(4700) 상에 하지막(4702)이 형성되고, 하지막(4702)의 위에 구동용 트랜지스터(4701)가 형성되고, 구동용 트랜지스터(4701)의 소스 전극에 접하여 제 1 전극(4703)이 형성되고, 그 위에 유기 화합물을 포함하는 층(4704)과 제 2 전극(4705)이 형성되어 있다.
또한, 제 1 전극(4703)은 발광 소자의 양극이다. 그리고, 제 2 전극(4705)은 발광 소자의 음극이다. 요컨대, 제 1 전극(4703)과 제 2 전극(4705)에서 유기 화합물을 포함하는 층(4704)이 끼워져 있는 부분이 발광 소자가 된다. 도 47의 구 성에서는 백색광을 발광한다. 그리고, 발광 소자의 상부에 적색 컬러 필터(4706R), 녹색 컬러 필터(4706G), 청색 컬러 필터(4706B)를 설치하고 있어 풀 컬러 표시를 할 수 있다. 또한, 이들의 컬러 필터를 격리하는 블랙 매트릭스(BM이라고도 함)(4707)가 설치되어 있다.
상술한 발광 소자의 구성은 조합하여 사용할 수 있고, 본 발명의 표시 장치에 적절하게 사용할 수 있다. 또한, 상술한 표시패널의 구성이나, 발광 소자는 예시이며, 상술한 구성과 다른 구성을 갖는 표시 장치에 적용할 수도 있다.
다음에, 표시패널의 화소부의 부분 단면도를 도시한다.
우선, 트랜지스터의 반도체층에 폴리실리콘(p-Si:H)막을 사용한 경우에 관해서, 도 48, 도 49 및 도 50을 사용하여 설명한다.
여기에서, 반도체층은 예를 들면 기판상에 어몰퍼스 실리콘(a-Si)막을 공지의 성막법으로 형성한다. 또, 어몰퍼스 실리콘막에 한정할 필요는 없고, 비정질 구조를 포함하는 반도체막(미결정 반도체막을 포함함)이면 좋다. 더욱이 비정질 실리콘게르마늄막 등의 비정질 구조를 포함하는 화합물 반도체막이라도 좋다.
그리고, 어몰퍼스 실리콘막을 레이저 결정화법이나, RTA나 퍼니스 어닐로를 사용한 열결정화법이나, 결정화를 조장하는 금속 원소를 사용한 열결정화법 등에 의해 결정화시킨다. 물론 조합하여 행하여도 좋다.
상술한 결정화에 의해서, 비정질 반도체막에 부분적으로 결정화된 영역이 형성된다.
더욱이, 부분적으로 결정성이 높여진 결정성 반도체막을 소망의 형상에 패턴 을 형성하여, 결정화된 영역에서 섬형의 반도체막을 형성한다. 이 반도체막을 트랜지스터의 반도체층에 사용한다.
도 48a에 도시하는 바와 같이, 기판(4801) 상에 하지막(4802)이 형성되고, 그 위에 반도체층이 형성되어 있다. 반도체층은 구동용 트랜지스터(4818)의 채널 형성 영역(4803), LDD 영역(4804) 및 소스 영역 또는 드레인 영역이 되는 불순물 영역(4805), 및 용량 소자(4819)의 하부 전극이 되는 채널 형성 영역(4806), LDD 영역(4807) 및 불순물 영역(4808)을 갖는다. 또, 채널 형성 영역(4803) 및 채널 형성 영역(4806)은 채널 도프가 행하여지고 있어도 좋다.
기판은 유리 기판, 석영기판, 세라믹기판 등을 사용할 수 있다. 또한, 하지막(4802)으로서는 질화알루미늄(AIN)이나 산화규소(SiO2), 산화질화규소(SiOxNy) 등의 단층이나 이들의 적층을 사용할 수 있다.
반도체층 상에는 게이트 절연막(4809)을 개재하여 게이트 전극(4810) 및 용량 소자(4819)의 상부 전극(4811)이 형성되어 있다.
용량 소자(4819) 및 구동용 트랜지스터(4818)를 덮어 층간 절연막(4812)이 형성되고, 층간 절연막(4812) 상에, 콘택트홀을 통하여 배선(4813)이 불순물 영역(4805)과 접하고 있다. 배선(4813)에 접하여 화소 전극(4814)이 형성되고, 화소 전극(4814)의 단부 및 배선(4813)을 덮고 절연물(4815)이 형성되어 있다. 여기에서는, 포지티브형의 감광성 아크릴수지막을 사용함으로써 형성한다. 그리고, 화소 전극(4814)상에 유기 화합물을 포함하는 층(4816) 및 대향 전극(4817)이 형성되고, 화소 전극(4814)과 대향 전극(4817)에서 유기 화합물을 포함하는 층(4816)이 끼워진 영역에, 발광 소자(4820)가 형성되어 있다.
또한, 도 48b에 도시하는 바와 같이, 용량 소자(4819)의 하부 전극의 일부를 구성하는 LDD 영역이 용량 소자(4819)의 상부 전극(4811)과 겹치는 영역(4821)을 형성하여도 좋다. 또, 도 48a와 공통하는 개소는 공통의 부호를 사용하고, 설명은 생략한다.
또한, 도 49a에 도시하는 바와 같이, 용량 소자(4823)는 구동용 트랜지스터(4818)의 불순물 영역(4805)과 접하는 배선(4813)과 같은 층에 형성된 제 2 상부 전극(4822)을 갖고 있어도 좋다. 또, 도 48a와 공통하는 개소는 공통의 부호를 사용하고, 설명은 생략한다. 제 2 상부 전극(4822)은 불순물 영역(4808)과 접하고 있기 때문에, 상부 전극(4811)과 채널 형성 영역(4806)에서 게이트 절연막(4809)을 끼워 구성되는 제 1 용량 소자와, 상부 전극(4811)과 제 2 상부 전극(4822)에서 층간 절연막(4812)을 끼워 구성되는 제 2 용량 소자가 병렬로 접속되고, 제 1 용량 소자와 제 2 용량 소자로 이루어지는 용량 소자(4823)가 형성된다. 이 용량 소자(4823)의 용량은 제 1 용량 소자와 제 2 용량 소자의 용량을 가산한 합성 용량이기 때문에, 작은 면적으로 큰 용량의 용량 소자를 형성할 수 있다. 즉, 본 발명의 화소 구성의 용량 소자로서 사용하면 보다 개구율의 향상을 도모할 수 있다.
또한, 도 49b에 도시하는 바와 같은 용량 소자의 구성으로 하여도 좋다. 기판(4901) 상에 하지막(4902)이 형성되고, 그 위에 반도체층이 형성되어 있다. 반도체층은 구동용 트랜지스터(4918)의 채널 형성 영역(4903), LDD 영역(4904) 및 소 스 영역 또는 드레인 영역이 되는 불순물 영역(4905)을 갖는다. 또, 채널 형성 영역(4903)은 채널 도프가 행하여지고 있어도 좋다.
기판은 유리 기판, 석영기판, 세라믹기판 등을 사용할 수 있다. 또한, 하지막(4902)으로서는 질화알루미늄(AlN)이나 산화규소(SiO2), 산화질화규소(SiOxNy) 등의 단층이나 이들의 적층을 사용할 수 있다.
반도체층 상에는 게이트 절연막(4906)을 개재하여 게이트 전극(4907) 및 제 1 전극(4908)이 형성되어 있다.
구동용 트랜지스터(4918) 및 제 1 전극(4908)을 덮어 제 1 층간 절연막(4909)이 형성되고, 제 1 층간 절연막(4909) 상에, 콘택트홀을 통하여 배선(4910)이 불순물 영역(4905)과 접하고 있다. 또한, 배선(4910)과 동층에, 배선(4910)과 같은 재료로 이루어지는 제 2 전극(4911)이 형성된다.
더욱이, 배선(4910) 및 제 2 전극(4911)을 덮도록 제 2 층간 절연막(4912)이 형성되고, 제 2 층간 절연막(4912) 상에, 콘택트홀을 통하여 배선(4910)과 접하여 화소 전극(4913)이 형성되어 있다. 또한, 화소 전극(4913)과 동층에, 화소 전극(4913)과 같은 재료로 이루어지는 제 3 전극(4914)이 형성되어 있다. 여기에서, 제 1 전극(4908), 제 2 전극(4911) 및 제 3 전극(4914)으로 이루어지는 용량 소자(4919)가 형성된다.
화소 전극(4913) 상에 유기 화합물을 포함하는 층(4916) 및 대향 전극(4917)이 형성되고, 화소 전극(4913)과 대향 전극(4917)에서 유기 화합물을 포함하는 층(4916)이 끼워진 영역에, 발광 소자(4920)가 형성되어 있다.
상술한 바와 같이, 결정성 반도체막을 반도체층에 사용한 트랜지스터의 구성은 도 48 및 도 49에 도시하는 바와 같은 구성을 들 수 있다. 또, 도 48 및 도 49에 도시한 트랜지스터의 구조는 톱 게이트 구조의 트랜지스터의 일례이다. 요컨대, LDD 영역은 게이트 전극과 겹치는 구성으로 하여도 좋고, 게이트 전극과 겹치지 않는 구성으로 하여도 좋다. 또한, LDD 영역의 일부의 영역이 겹치고 있어도 좋다. 더욱이, 게이트 전극은 테이퍼 형상이어도 좋고, 게이트 전극의 테이퍼부의 하부에 LDD 영역이 자기정합적으로 형성되어 있어도 좋다. 또한, 게이트 전극은 2개에 한정되지 않으며, 3개 이상의 멀티 게이트 구조나, 1개의 게이트 전극이어도 좋다.
본 발명의 화소를 구성하는 트랜지스터의 반도체층(채널 형성 영역이나 소스 영역이나 드레인 영역 등)에 결정성 반도체막을 사용함으로써, 주사선 구동 회로 및 신호선 구동 회로를 화소부와 일체로 형성하는 것이 용이해진다 또한, 신호선 구동 회로의 일부를 화소부와 일체로 형성하고, 일부는 IC 칩 상에 형성하여 도 44의 표시패널에 도시하는 바와 같이 COG 등으로 실장하여도 좋다. 이러한 구성으로 함으로써, 제조 비용의 삭감을 도모할 수 있다.
또한, 반도체층에 폴리실리콘(p-Si:H)을 사용한 트랜지스터의 구성으로서, 기판과 반도체층의 사이에 게이트 전극이 끼워진 구조, 요컨대, 반도체층의 아래에 게이트 전극이 위치하는 보텀 게이트 구조의 트랜지스터를 적용하여도 좋다. 여기에서, 보텀 게이트 구조의 트랜지스터를 적용한 표시패널의 화소부의 부분 단면도 를 도 50에 도시한다.
도 50a에 도시하는 바와 같이, 기판(5001) 상에 하지막(5002)이 형성되어 있다. 더욱이 하지막(5002) 상에 게이트 전극(5003)이 형성되어 있다. 또한, 게이트 전극(5003)과 동층에, 게이트 전극(5003)과 같은 재료로 이루어지는 제 1 전극(5004)이 형성되어 있다. 게이트 전극(5003)의 재료로는 인이 첨가된 다결정 실리콘을 사용할 수 있다. 다결정 실리콘 외에, 금속과 실리콘의 화합물인 실리사이드라도 좋다.
게이트 전극(5003) 및 제 1 전극(5004)을 덮도록, 게이트 절연막(5005)이 형성되어 있다. 게이트 절연막(5005)으로서는 산화규소막이나 질화규소막 등이 사용된다.
게이트 절연막(5005) 상에, 반도체층이 형성되어 있다. 반도체층은 구동용 트랜지스터(5022)의 채널 형성 영역(5006), LDD 영역(5007) 및 소스 영역 또는 드레인 영역이 되는 불순물 영역(5008), 및 용량 소자(5023)의 제 2 전극이 되는 채널 형성 영역(5009), LDD 영역(5010) 및 불순물 영역(5011)을 갖는다. 또, 채널 형성 영역(5006) 및 채널 형성 영역(5009)은 채널 도프가 행하여지고 있어도 좋다.
기판은 유리 기판, 석영기판, 세라믹기판 등을 사용할 수 있다. 또한, 하지막(5002)으로서는 질화알루미늄(AlN)이나 산화규소(SiO2), 산화질화규소(SiOxNy) 등의 단층이나 이들의 적층을 사용할 수 있다.
반도체층을 덮어 제 1 층간 절연막(5012)이 형성되고, 제 1 층간 절연 막(5012) 상에, 콘택트홀을 통하여 배선(5013)이 불순물 영역(5008)과 접하고 있다. 또한, 배선(5013)과 동층에, 배선(5013)과 같은 재료로 제 3 전극(5014)이 형성되어 있다. 제 1 전극(5004),제 2 전극, 제 3 전극(5014)에 의해서 용량 소자(5023)가 구성되어 있다.
또한, 제 1 층간 절연막(5012)에는 개구부(5015)가 형성되어 있다. 구동용 트랜지스터(5022), 용량 소자(5023) 및 개구부(5015)를 덮도록 제 2 층간 절연막(5016)이 형성되고, 제 2 층간 절연막(5016) 상에, 콘택트홀을 통하여 화소 전극(5017)이 형성되어 있다. 또한, 화소 전극(5017)의 단부를 덮고 절연물(5018)이 형성되어 있다. 예를 들면, 포지티브형의 감광성 아크릴수지막을 사용할 수 있다. 그리고, 화소 전극(5017) 상에 유기 화합물을 포함하는 층(5019) 및 대향 전극(5020)이 형성되고, 화소 전극(5017)과 대향 전극(5020)에서 유기 화합물을 포함하는 층(5019)이 끼워진 영역에, 발광 소자(5021)가 형성되어 있다. 그리고, 발광 소자(5021)의 하부에 개구부(5015)가 위치하고 있다. 요컨대, 발광 소자(5021)로부터의 발광을 기판 측으로부터 추출할 때에는 개구부(5015)를 갖기 때문에, 투과율을 높일 수 있다.
또한, 도 50a에 있어서, 화소 전극(5017)과 동층에, 동일 재료를 사용하여 제 4 전극(5024)을 형성하고, 도 50b와 같은 구성으로 하여도 좋다. 그렇게 하면, 제 1 전극(5004), 제 2 전극, 제 3 전극(5014) 및 제 4 전극(5024)에 의해서 구성되는 용량 소자(5025)를 형성할 수 있다.
다음에, 트랜지스터의 반도체층에 어몰퍼스실리콘(a-Si:H)막을 사용한 경우 에 관해서, 도 51, 도 52 및 도 53을 사용하여 설명한다.
어몰퍼스 실리콘을 반도체층에 사용한 톱 게이트 구조의 트랜지스터를 적용한 표시패널의 화소부의 부분 단면도를 도 51에 도시한다. 도 51a에 도시하는 바와 같이, 기판(5101) 상에 하지막(5102)이 형성되어 있다. 더욱이, 하지막(5102) 상에 화소 전극(5103)이 형성되어 있다. 또한, 화소 전극(5103)과 동층에, 화소 전극(5103)과 같은 재료로 이루어지는 제 1 전극(5104)이 형성되어 있다.
기판은 유리 기판, 석영기판, 세라믹기판 등을 사용할 수 있다. 또한, 하지막(5102)으로서는 질화알루미늄(AlN)이나 산화규소(SiO2), 산화질화규소(SiOxNy) 등의 단층이나 이들의 적층을 사용할 수 있다.
하지막(5102) 상에 배선(5105) 및 배선(5106)이 형성되고, 화소 전극(5103)의 단부가 배선(5105)으로 덮여 있다. 배선(5105) 및 배선(5106)의 상부에, N 형의 도전형을 갖는 N 형 반도체층(5107) 및 N 형 반도체층(5108)이 형성되어 있다. 또한, 배선(5105)과 배선(5106)의 사이로서, 하지막(5102) 상에 반도체층(5109)이 형성되어 있다. 그리고, 반도체층(5109)의 일부는 N 형 반도체층(5107) 및 N 형 반도체층(5108) 상으로까지 연장되어 있다. 또, 이 반도체층(5109)은 어몰퍼스 실리콘(a-Si:H), 미결정 반도체(μ-Si:H) 등의 비결정성을 갖는 반도체막으로 형성되어 있다.
반도체층(5109) 상에, 게이트 절연막(5110)이 형성되어 있다. 또한, 게이트 절연막(5110)과 동층에, 게이트 절연막(5110)과 같은 재료로 이루어지는 절연 막(5111)이 제 1 전극(5104) 상에도 형성되어 있다. 또, 게이트 절연막(5110)으로서는 산화규소막이나 질화규소막 등이 사용된다.
게이트 절연막(5110) 상에, 게이트 전극(5112)이 형성되어 있다. 또한, 게이트 전극(5112)과 동층에, 게이트 전극(5112)과 같은 재료로 이루어지는 제 2 전극(5113)이 제 1 전극(5104) 상에 절연막(5111)을 개재하여 형성되어 있다. 이로써, 제 1 전극(5104) 및 제 2 전극(5113)으로 절연막(5111)을 끼운 구조의 용량 소자(5119)가 형성되어 있다. 또한, 화소 전극(5103)의 단부, 구동용 트랜지스터(5118) 및 용량 소자(5119)를 덮고, 층간 절연막(5114)이 형성되어 있다.
층간 절연막(5114) 및 그 개구부에 위치하는 화소 전극(5103) 상에, 유기 화합물을 포함하는 층(5115) 및 대향 전극(5116)이 형성되고, 화소 전극(5103)과 대향 전극(5116)에서 유기 화합물을 포함하는 층(5115)이 끼워진 영역에, 발광 소자(5117)가 형성되어 있다.
또한, 도 51a에 도시하는 제 1 전극(5104)을, 도 51b에 도시하는 바와 같이 제 1 전극(5120)으로 형성하여도 좋다. 또, 도 51b에 도시한 제 1 전극(5120)은 배선(5105, 5106)과 동층에, 배선(5105, 5106)과 동일 재료로 형성되어 있다.
다음에, 어몰퍼스 실리콘을 반도체층에 사용한 보텀 게이트 구조의 트랜지스터를 적용한 표시패널의 화소부의 부분 단면도를 도 52, 도 53에 도시한다.
도 52a에 도시하는 바와 같이, 기판(5201) 상에 하지막(5202)이 형성되어 있다. 더욱이, 하지막(5202) 상에 게이트 전극(5203)이 형성되어 있다. 또한, 게이트 전극(5203)과 동층에, 게이트 전극(5203)과 같은 재료로 이루어지는 제 1 전 극(5204)이 형성되어 있다. 게이트 전극(5203)의 재료로는 인이 첨가된 다결정 실리콘을 사용할 수 있다. 다결정 실리콘 외에, 금속과 실리콘의 화합물인 실리사이드라도 좋다.
게이트 전극(5203) 및 제 1 전극(5204)을 덮도록, 게이트 절연막(5205)이 형성되어 있다. 게이트 절연막(5205)으로서는 산화규소막이나 질화규소막 등이 사용된다.
게이트 절연막(5205) 상에, 반도체층(5206)이 형성되어 있다. 또한, 반도체층(5206)과 동층에, 반도체층(5206)과 동일한 재료로 이루어지는 반도체층(5207)이 형성되어 있다.
기판은 유리 기판, 석영기판, 세라믹기판 등을 사용할 수 있다. 또한, 하지막(5202)으로서는 질화알루미늄(AlN)이나 산화규소(SiO2), 산화질화규소(SiOxNy) 등의 단층이나 이들의 적층을 사용할 수 있다.
반도체층(5206) 상에는 N 형의 도전성을 갖는 N 형 반도체층(5208, 5209)이 형성되고, 반도체층(5207) 상에는 N 형 반도체층(5210)이 형성되어 있다.
N 형 반도체층(5208, 5209) 상에는 각각 배선(5211, 5212)이 형성된다. 또한, 배선(5211, 5212)과 동층에, 배선(5211, 5212)과 동일 재료로 이루어지는 도전층(5213)이 N 형 반도체층(5210) 상에 형성되어 있다.
이로써, 반도체층(5207), N 형 반도체층(5210) 및 도전층(5213)으로 이루어지는 제 2 전극이 구성된다. 또, 이 제 2 전극과 제 1 전극(5204)에서 게이트 절 연막(5205)을 끼워넣은 구조의 용량 소자(5220)가 형성되어 있다.
또한, 배선(5211)의 한쪽의 단부는 연장되고, 그 연장된 배선(5211) 상부에 접하여 화소 전극(5214)이 형성되어 있다.
또한, 화소 전극(5214)의 단부, 구동용 트랜지스터(5219) 및 용량 소자(5220)를 덮도록 절연물(5215)이 형성되어 있다.
화소 전극(5214) 및 절연물(5215) 상에는 유기 화합물을 포함하는 층(5216) 및 대향 전극(5217)이 형성되고, 화소 전극(5214)과 대향 전극(5217)에서 유기 화합물을 포함하는 층(5216)이 끼워진 영역에, 발광 소자(5218)가 형성되어 있다.
또, 용량 소자(5220)의 제 2 전극의 일부가 되는 반도체층(5207) 및 N 형 반도체층(5210)은 형성하지 않아도 좋다. 요컨대, 용량 소자(5220)의 제 2 전극은 도전층(5213)으로 하고, 용량 소자(5220)의 구조를 제 1 전극(5204)과 도전층(5213)으로 게이트 절연막을 끼운 구조로 하여도 좋다.
또, 도 52a에 있어서, 배선(5211)을 형성하기 전에 화소 전극(5214)을 형성함으로써, 도 52b에 도시하는 바와 같은, 화소 전극(5214)과 동층에 화소 전극(5214)과 동일한 재료로 이루어지는 제 2 전극(5221)을 형성할 수 있다. 이로써, 제 2 전극(5221)과 제 1 전극(5204)에서 게이트 절연막(5205)을 끼워넣은 구조의 용량 소자(5222)를 형성할 수 있다.
또, 도 52에서는 역스태거형의 채널 에치 구조의 트랜지스터를 적용한 예에 관해서 도시하였지만, 물론 채널 보호 구조의 트랜지스터를 적용하여도 좋다. 채널 보호 구조의 트랜지스터를 적용한 경우에 관해서, 도 53a, 53b를 사용하여 설명 한다.
도 53a에 도시하는 채널 보호형 구조의 트랜지스터는 도 52a에 도시한 채널 에치 구조의 구동용 트랜지스터(5219)의 반도체층(5206)의 채널이 형성되는 영역 상에, 에칭의 마스크가 되는 절연물(5301)이 형성되어 있는 점이 다르고, 다른 공통하는 부분은 공통의 부호를 사용하여 있다.
또한, 마찬가지로, 도 53b에 도시하는 채널 보호형 구조의 트랜지스터는 도 52b에 도시한 채널 에치 구조의 구동용 트랜지스터(5219)의 반도체층(5206)의 채널이 형성되는 영역 상에, 에칭의 마스크가 되는 절연물(5301)이 형성되어 있는 점이 다르고, 다른 공통하고 있는 부분은 공통의 부호를 사용하고 있다.
본 발명의 화소를 구성하는 트랜지스터의 반도체층(채널 형성 영역이나 소스 영역이나 드레인 영역 등)에 비정질 반도체막을 사용함으로써, 제조 비용을 삭감할 수 있다.
또, 본 발명의 표시 장치의 화소부에 적용할 수 있는 트랜지스터의 구조나, 용량 소자의 구조는 상술한 구성에 한정되지 않고, 여러 가지 구성의 트랜지스터의 구조나, 용량 소자의 구조를 사용할 수 있다.
또, 본 실시 형태는 다른 실시 형태에서 기술한 내용(일부라도 좋음)을, 구현화한 경우의 일례, 약간 변형한 경우의 일례, 일부를 변경한 경우의 일례, 개량한 경우의 일례, 상세하게 기술한 경우의 일례, 응용한 경우의 일례, 관련이 있는 부분에 대한 일례 등을 제시하고 있다. 따라서, 다른 실시 형태에서 기술한 내용은 본 실시 형태로의 적용, 조합, 또는 치환을 자유롭게 할 수 있다.
또, 본 실시 형태에 있어서, 여러 도면을 사용하여 기술할 수 있지만, 각각의 도면에서 기술한 내용(일부라도 좋음)은 다른 도면에서 기술한 내용(일부라도 좋음)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 할 수 있다. 더욱이, 지금까지 기술한 도면에 있어서, 각각의 부분에 관해서, 별도의 부분을 조합함으로써, 더 많은 도면을 구성시킬 수 있다.
마찬가지로, 본 실시 형태의 각각의 도면에서 기술한 내용(일부라도 좋음)은 다른 실시 형태의 도면에서 기술한 내용(일부라도 좋음)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 할 수 있다. 더욱이, 본 실시 형태의 도면에 있어서, 각각의 부분에 관해서, 다른 실시 형태의 부분을 조합함으로써, 더 많은 도면을 구성시킬 수 있다.
(실시 형태 8)
본 실시 형태에서는 트랜지스터를 비롯한 반도체 장치를 제작하는 방법으로서, 플라즈마 처리를 사용하여 반도체 장치를 제작하는 방법에 관해서 설명한다.
도 54는 트랜지스터를 포함하는 반도체 장치의 구조예를 도시한 도면이다. 또, 도 54에 있어서, 도 54b는 도 54a의 a-b 간의 단면도에 상당하고, 도 54c는 도 54a의 c-d 간의 단면도에 상당한다.
도 54에 도시하는 반도체 장치는 기판(5401) 상에 절연막(5402)을 개재하여 형성된 반도체막(5403a, 5403b)과, 상기 반도체막(5403a, 5403b) 상에 게이트 절연막(5404)을 개재하여 형성된 게이트 전극(5405)과, 게이트 전극을 덮어 형성된 절연막(5406, 5407)과, 반도체막(5403a, 5403b)의 소스 영역 또는 드레인 영역과 접 속하고 또한 절연막(5407) 상에 형성된 도전막(5408)을 갖고 있다. 또, 도 54에 있어서는 반도체막(5403a)의 일부를 채널 영역으로서 사용한 N 채널형 트랜지스터(5410a)와 반도체막(5403b)의 일부를 채널 영역으로서 사용한 P 채널형 트랜지스터(5410b)를 형성한 경우를 도시하지만, 이러한 구성에 한정되지 않는다. 예를 들면, 도 54에서는 N 채널형 트랜지스터(5410a)에 LDD 영역(5411)을 형성하고, P 채널형 트랜지스터(5410b)에는 LDD 영역을 형성하고 있지 않지만, 양쪽에 형성한 구성으로 하거나, 양쪽에 형성하지 않는 구성으로 하는 것도 가능하다.
또, 본 실시 형태에서는 상기 기판(5401), 절연막(5402), 반도체막(5403a 및 5403b), 게이트 절연막(5404), 절연막(5406) 또는 절연막(5407) 중 적어도 어느 한 층에, 플라즈마 처리를 사용하여 산화 또는 질화를 함으로써 반도체막 또는 절연막을 산화 또는 질화함으로써, 도 54에 도시한 반도체 장치를 제작한다. 이와 같이, 플라즈마 처리를 사용하여 반도체막 또는 절연막을 산화 또는 질화함으로써, 상기 반도체막 또는 절연막의 표면을 개질하여, CVD법이나 스퍼터법에 의해 형성한 절연막과 비교하여 보다 치밀한 절연막을 형성할 수 있기 때문에, 핀홀 등의 결함을 억제하여 반도체 장치의 특성 등을 향상시키는 것이 가능해진다.
또, 본 실시 형태에서는 상기 도 54에 있어서의 반도체막(5403a 및 5403b) 또는 게이트 절연막(5404)에 플라즈마 처리를 하여, 상기 반도체막(5403a 및 5403b) 또는 게이트 절연막(5404)을 산화 또는 질화함으로써 반도체 장치를 제작하는 방법에 관해서 도면을 참조하여 설명한다.
먼저, 기판상에 형성된 섬형의 반도체막에 있어서, 상기 섬형의 반도체막의 단부를 직각에 가까운 형상으로 형성하는 경우에 관해서 제시한다.
우선, 기판(5401) 상에 섬형의 반도체막(5403a, 5403b)을 형성한다(도 55a). 섬형의 반도체막(5403a, 5403b)는 기판(5401) 상에 미리 형성된 절연막(5402) 상에 공지의 수단(스퍼터법, LPCVD법, 플라즈마 CVD법 등)을 사용하여 실리콘(Si)을 주성분으로 하는 재료(예를 들면 SixGe1 -x 등) 등을 사용하여 비정질 반도체막을 형성하여, 상기 비정질 반도체막을 결정화시켜, 반도체막을 선택적으로 에칭함으로써 형성할 수 있다. 또, 비정질 반도체막의 결정화는 레이저 결정화법, RTA 또는 퍼니스 어닐로를 사용하는 열결정화법, 결정화를 조장하는 금속원소를 사용하는 열결정화법 또는 이들 방법을 조합한 방법 등의 공지의 결정화법에 의해 행할 수 있다. 또, 도 55에서는 섬형의 반도체막(5403a, 5403b)의 단부를 직각에 가까운 형상(θ= 85 내지 100°)으로 형성한다.
다음에, 플라즈마 처리를 하여 반도체막(5403a, 5403b)을 산화 또는 질화함으로써, 상기 반도체막(5403a, 5403b)의 표면에 각각 산화막 또는 질화막(5421a, 5421b; 이하, 절연막(5421a), 절연막(5421b)이라고도 기재함)을 형성한다(도 55b). 예를 들면, 반도체막(5403a, 5403b)으로서 Si를 사용한 경우, 절연막(5421a) 및 절연막(5421b)으로서, 산화규소(SiOx) 또는 질화규소(SiNx)가 형성된다. 또한, 플라즈마 처리에 의해 반도체막(5403a, 5403b)을 산화시킨 후에, 재차 플라즈마 처리를 함으로써 질화시켜도 좋다. 이 경우, 반도체막(5403a, 5403b)에 접하여 산화규소(SiOx)가 형성되고, 상기 산화규소의 표면에 질화산화규소(SiNxOy)(x＞y)가 형성 된다. 또, 플라즈마 처리에 의해 반도체막을 산화하는 경우에는 산소 분위기하(예를 들면, 산소(O2)와 희가스(He, Ne, Ar, Kr, Xe의 적어도 하나를 포함함) 분위기하 또는 산소와 수소(H2)와 희가스 분위기하 또는 일산화이질소와 희가스 분위기하)에서 플라즈마 처리를 한다. 한편, 플라즈마 처리에 의해 반도체막을 질화하는 경우에는 질소 분위기하(예를 들면, 질소(N2)와 희가스(He, Ne, Ar, Kr, Xe의 적어도 하나를 포함함) 분위기하 또는 질소와 수소와 희가스 분위기하 또는 NH3과 희가스 분위기하)에서 플라즈마 처리를 한다. 희가스로서는 예를 들면 Ar을 사용할 수 있다. 또한, Ar와 Kr을 혼합한 가스를 사용하여도 좋다. 그 때문에, 절연막(5421a, 5421b)은 플라즈마 처리에 사용한 희가스(He, Ne, Ar, Kr, Xe의 적어도 하나를 포함함)를 포함하고 있고, Ar을 사용한 경우에는 절연막(5421a, 5421b)에 Ar이 포함되어 있다.
또한, 플라즈마 처리는 상기 가스의 분위기중에 있고, 전자밀도가 1×1O11cm-3 이상 1×1013cm-3 이하이고, 플라즈마의 전자온도가 O.5eV 이상 1.5eV 이하에서 행한다. 플라즈마의 전자밀도가 고밀도이고, 기판(5401)상에 형성된 피처리물(여기에서는, 반도체막(5403a, 5403b)) 부근에서의 전자온도가 낮기 때문에, 피처리물에 대한 플라즈마에 의한 손상을 방지할 수 있다. 또한, 플라즈마의 전자밀도가 1×1011cm-3 이상으로 고밀도이기 때문에, 플라즈마 처리를 사용하여, 피조사물을 산화 또는 질화함으로써 형성되는 산화막 또는 질화막은 CVD법이나 스퍼터법 등에 의해 형성된 막과 비교하여 막 두께 등이 균일성이 우수하고, 또한 치밀한 막을 형성할 수 있다. 또한, 플라즈마의 전자온도가 1eV 이하로 낮기 때문에, 종래의 플라즈마 처리나 열산화법과 비교하여 저온도에서 산화 또는 질화 처리를 할 수 있다. 예를 들면, 유리 기판의 일그러짐점 온도보다도 100도 이상 낮은 온도에서 플라즈마 처리를 하여도 충분히 산화 또는 질화 처리를 할 수 있다. 또, 플라즈마를 형성하기 위한 주파수로서는 마이크로파(2.45GHz) 등의 고주파를 사용할 수 있다. 또, 이하에 특히 단정하지 않는 경우는 플라즈마 처리로서 상기 조건을 사용하여 행하는 것으로 한다.
다음에, 절연막(5421a, 5421b)을 덮도록 게이트 절연막(5404)을 형성한다(도 55c). 게이트 절연막(5404)은 공지의 수단(스퍼터법, LPCVD법, 플라즈마 CVD법 등)을 사용하여, 산화규소(SiOx), 질화규소(SiNx),산화질화규소(SiOxNy)(x＞y), 질화산화규소(SiNxOy)(x＞y) 등의 산소 또는 질소를 갖는 절연막의 단층 구조, 또는 이들의 적층 구조로 형성할 수 있다. 예를 들면, 반도체막(5403a, 5403b)으로서 Si를 사용하여, 플라즈마 처리에 의해 상기 Si를 산화시킴으로써 상기 반도체막(5403a, 5403b) 표면에 절연막(5421a, 5421b)으로서 산화규소를 형성한 경우, 상기 절연막(5421a, 5421b) 상에 게이트 절연막으로서 산화규소(SiOx)를 형성한다. 또한, 상기 도 55b에 있어서, 플라즈마 처리에 의해 반도체막(5403a, 5403b)을 산화 또는 질화함으로써 형성된 절연막(5421a, 5421b)의 막 두께가 충분한 경우에는 상기 절연막(5421a, 5421b)을 게이트 절연막으로서 사용하는 것도 가능하다.
다음에, 게이트 절연막(5404) 상에 게이트 전극(5405) 등을 형성함으로써, 섬형의 반도체막(5403a, 5403b)을 채널 영역으로서 사용한 N 채널형 트랜지스터(5410a), P 채널형 트랜지스터(5410b)를 갖는 반도체 장치를 제작할 수 있다(도 55d).
이와 같이, 반도체막(5403a, 5403b) 상에 게이트 절연막(5404)을 형성하기 전에, 플라즈마 처리에 의해 반도체막(5403a, 5403b)의 표면을 산화 또는 질화함으로써, 채널 영역의 단부(5451a, 5451b) 등에 있어서의 게이트 절연막(5404)의 피복 불량에 기인하는 게이트 전극과 반도체막의 쇼트 등을 방지할 수 있다. 요컨대, 섬형의 반도체막의 단부가 직각에 가까운 형상(θ= 85 내지 100°)을 갖는 경우에는 CVD법이나 스퍼터법 등에 의해 반도체막을 덮도록 게이트 절연막을 형성하였을 때에, 반도체막의 단부에 있어서 게이트 절연막의 단 끊어짐 등에 의한 피복 불량의 문제가 생길 우려가 있지만, 미리 반도체막의 표면에 플라즈마 처리를 사용하여 산화 또는 질화하여 둠으로써, 반도체막의 단부에 있어서의 게이트 절연막의 피복 불량 등을 방지하는 것이 가능해진다.
또한, 상기 도 55에 있어서, 게이트 절연막(5404)을 형성한 후에 플라즈마 처리를 함으로써, 게이트 절연막(5404)을 산화 또는 질화시켜도 좋다. 이 경우, 반도체막(5403a, 5403b)을 덮도록 형성된 게이트 절연막(5404; 도 56a)에 플라즈마 처리를 하여, 게이트 절연막(5404)을 산화 또는 질화함으로써, 게이트 절연막(5404)의 표면에 산화막 또는 질화막(이하, 절연막(5423)이라고도 기재함)을 형성한다(도 56b). 플라즈마 처리의 조건은 상기 도 55b와 동일하게 할 수 있다. 또한, 절연막(5423)은 플라즈마 처리에 사용한 희가스를 포함하고 있고, 예를 들면 Ar을 사용한 경우에는 절연막(5423)에 Ar이 포함되어 있다.
또한, 도 56b에 있어서, 일단 산소 분위기하에서 플라즈마 처리를 함으로써 게이트 절연막(5404)을 산화시킨 후에, 재차 질소 분위기하에서 플라즈마 처리를 함으로써 질화시켜도 좋다. 이 경우, 반도체막(5403a, 5403b) 측에 산화규소(SiOx) 또는 산화질화규소(SiOxNy)(x＞y)가 형성되고, 게이트 전극(5405)에 접하여 질화산화규소(SiNxOy)(x＞y)가 형성된다. 그 후, 절연막(5423) 상에 게이트 전극(5405) 등을 형성함으로써, 섬형의 반도체막(5403a, 5403b)을 채널 영역으로서 사용한 N 채널형 트랜지스터(5410a), P 채널형 트랜지스터(5410b)를 갖는 반도체 장치를 제작할 수 있다(도 56c). 이와 같이, 게이트 절연막에 플라즈마 처리를 함으로써, 상기 게이트 절연막의 표면을 산화 또는 질화함으로써, 게이트 절연막의 표면을 개질하여 치밀한 막을 형성할 수 있다. 플라즈마 처리를 함으로써 얻어진 절연막은 CVD법이나 스퍼터법으로 형성된 절연막과 비교하여 치밀하게 핀홀 등의 결함도 적기 때문에, 트랜지스터의 특성을 향상시킬 수 있다.
또, 도 56에 있어서는 미리 반도체막(5403a, 5403b)에 플라즈마 처리를 함으로써, 상기 반도체막(5403a, 5403b)의 표면을 산화 또는 질화시킨 경우를 도시하였지만, 반도체막(5403a, 5403b)에 플라즈마 처리를 하지 않고서 게이트 절연막(5404)을 형성한 후에 플라즈마 처리를 하는 방법을 사용하여도 좋다. 이와 같이, 게이트 전극을 형성하기 전에 플라즈마 처리를 함으로써, 반도체막의 단부에 있어서 게이트 절연막의 단 끊어짐 등에 의한 피복 불량이 생긴 경우라도, 피복 불량에 의해 노출한 반도체막을 산화 또는 질화할 수 있기 때문에, 반도체막의 단부에 있어서의 게이트 절연막의 피복 불량에 기인하는 게이트 전극과 반도체막의 쇼트 등을 방지할 수 있다.
이와 같이, 섬형의 반도체막의 단부를 직각에 가까운 형상으로 형성한 경우이어도, 반도체막 또는 게이트 절연막에 플라즈마 처리를 하여, 상기 반도체막 또는 게이트 절연막을 산화 또는 질화함으로써, 반도체막의 단부에 있어서의 게이트 절연막의 피복 불량에 기인하는 게이트 전극과 반도체막의 쇼트 등을 방지할 수 있다.
다음에, 기판상에 형성된 섬형의 반도체막에 있어서, 상기 섬형의 반도체막의 단부를 테이퍼 형상(θ= 30 내지 85°)으로 형성하는 경우에 관해서 제시한다.
우선, 기판(5401) 상에 섬형의 반도체막(5403a, 5403b)을 형성한다(도 57a). 섬형의 반도체막(5403a, 5403b)은 기판(5401) 상에 미리 형성된 절연막(5402) 상에 공지의 수단(스퍼터법, LPCVD법, 플라즈마 CVD법 등)을 사용하여 실리콘(Si)을 주성분으로 하는 재료(예를 들면 SixGe1 -x 등) 등을 사용하여 비정질 반도체막을 형성하여, 상기 비정질 반도체막을 레이저 결정화법, RTA 또는 퍼니스 어닐로를 사용하는 열결정화법, 결정화를 조장하는 금속원소를 사용하는 열결정화법 등의 공지의 결정화법에 의해 결정화시켜, 선택적으로 반도체막을 에칭하여 제거함으로써 형성할 수 있다. 또, 도 57에서는 섬형의 반도체막의 단부를 테이퍼 형상(θ= 30 내지 85°)으로 형성한다.
다음에, 반도체막(5403a, 5403b)을 덮도록 게이트 절연막(5404)을 형성한다(도 57b). 게이트 절연막(5404)은 공지의 수단(스퍼터법, LPCVD법, 플라즈마 CVD법 등)을 사용하여, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x＞y), 질화산화규소(SiNxOy)(x＞y) 등의 산소 또는 질소를 갖는 절연막의 단층 구조, 또는 이들의 적층 구조로 형성할 수 있다.
다음에, 플라즈마 처리를 하여 게이트 절연막(5404)을 산화 또는 질화함으로써, 상기 게이트 절연막(5404)의 표면에 각각 산화막 또는 질화막(이하, 절연막(5424)이라고도 기재함)을 형성한다(도 57c). 또, 플라즈마 처리의 조건은 상기와 동일하게 할 수 있다. 예를 들면, 게이트 절연막(5404)으로서 산화규소(SiOx) 또는 산화질화규소(SiOxNy)(x＞y)를 사용한 경우, 산소 분위기하에서 플라즈마 처리를 하여 게이트 절연막(5404)을 산화함으로써, 게이트 절연막의 표면에는 CVD법이나 스퍼터법 등에 의해 형성된 게이트 절연막과 비교하여 핀홀 등의 결함이 적은 치밀한 막을 형성할 수 있다. 한편, 질소 분위기하에서 플라즈마 처리를 하여 게이트 절연막(5404)을 질화함으로써, 게이트 절연막(5404)의 표면에 절연막(5424)으로서 질화산화규소(SiNxOy)(x＞y)를 형성할 수 있다. 또한, 일단 산소 분위기하에서 플라즈마 처리를 함으로써 게이트 절연막(5404)을 산화시킨 후에, 재차 질소 분위기하에서 플라즈마 처리를 함으로써 질화시켜도 좋다. 또한, 절연막(5424)은 플 라즈마 처리에 사용한 희가스를 포함하고 있고, 예를 들면 Ar을 사용한 경우에는 절연막(5424)중에 Ar이 포함되어 있다.
다음에, 게이트 절연막(5404) 상에 게이트 전극(5405) 등을 형성함으로써, 섬형의 반도체막(5403a, 5403b)을 채널 영역으로서 사용한 N 채널형 트랜지스터(5410a), P 채널형 트랜지스터(5410b)를 갖는 반도체 장치를 제작할 수 있다 (도 57d).
이와 같이, 게이트 절연막에 플라즈마 처리를 함으로써, 게이트 절연막의 표면에 산화막 또는 질화막으로 이루어지는 절연막을 형성하여, 게이트 절연막의 표면을 개질할 수 있다. 플라즈마 처리를 함으로써 산화 또는 질화된 절연막은 CVD법이나 스퍼터법으로 형성된 게이트 절연막과 비교하여 치밀하게 핀홀 등의 결함도 적기 때문에, 트랜지스터의 특성을 향상시킬 수 있다. 또한, 반도체막의 단부를 테이퍼 형상으로 함으로써, 반도체막의 단부에 있어서의 게이트 절연막의 피복 불량에 기인하는 게이트 전극과 반도체막의 쇼트 등을 억제할 수 있지만, 게이트 절연막을 형성한 후에 플라즈마 처리를 함으로써, 한층 더 게이트 전극과 반도체막의 쇼트 등을 방지할 수 있다.
다음에, 도 57은 다른 반도체 장치의 제작방법에 관해서 도면을 참조하여 설명한다. 구체적으로는, 테이퍼 형상을 갖는 반도체막의 단부에 선택적으로 플라즈마 처리를 하는 경우에 관해서 도시한다.
우선, 기판(5401) 상에 섬형의 반도체막(5403a, 5403b)을 형성한다(도 58a). 섬형의 반도체막(5403a, 5403b)은 기판(5401) 상에 미리 형성된 절연막(5402) 상에 공지의 수단(스퍼터법, LPCVD법, 플라즈마 CVD법 등)을 사용하여 실리콘(Si)을 주성분으로 하는 재료(예를 들면 SixGe1 -x 등) 등을 사용하여 비정질 반도체막을 형성하고, 상기 비정질 반도체막을 결정화시켜, 레지스트(5425a, 5425b)를 마스크로 하여 반도체막을 선택적으로 에칭함으로써 형성할 수 있다. 또, 비정질 반도체막의 결정화는 레이저 결정화법, RTA 또는 퍼니스 어닐로를 사용하는 열결정화법, 결정화를 조장하는 금속원소를 사용하는 열결정화법 또는 이들 방법을 조합한 방법 등의 공지의 결정화법에 의해 행할 수 있다.
다음에, 반도체막의 에칭을 위해 사용한 레지스트(5425a, 5425b)를 제거하기 전에, 플라즈마 처리를 하여 섬형의 반도체막(5403a, 5403b)의 단부를 선택적으로 산화 또는 질화함으로써, 상기 반도체막(5403a, 5403b)의 단부에 각각 산화막 또는 질화막(이하, 절연막(5426)이라고도 기재함)을 형성한다(도 58b). 플라즈마 처리는 상술한 조건하에서 행한다. 또한, 절연막(5426)은 플라즈마 처리에 사용한 희가스를 포함하고 있다.
다음에, 반도체막(5403a, 5403b)을 덮도록 게이트 절연막(5404)을 형성한다(도 58c). 게이트 절연막(5404)은 상기와 같이 형성할 수 있다.
다음에, 게이트 절연막(5404) 상에 게이트 전극(5405) 등을 형성함으로써, 섬형의 반도체막(5403a, 5403b)을 채널 영역으로서 사용한 N 채널형 트랜지스터(5410a), P 채널형 트랜지스터(5410b)를 갖는 반도체 장치를 제작할 수 있다(도 58d).
반도체막(5403a, 5403b)의 단부를 테이퍼 형상으로 형성한 경우, 반도체막(5403a, 5403b)의 일부에 형성되는 채널 영역의 단부(5452a, 5452b)도 테이퍼 형상이 되어 반도체막의 막 두께나 게이트 절연막의 막 두께가 중앙부분과 비교하여 변화하기 때문에, 트랜지스터의 특성에 영향을 미치는 경우가 있다. 그 때문에, 여기에서는 플라즈마 처리에 의해 채널 영역의 단부를 선택적으로 산화 또는 질화하여, 상기 채널 영역의 단부가 되는 반도체막에 절연막을 형성함으로써, 채널 영역의 단부에 기인하는 트랜지스터로의 영향을 저감할 수 있다.
또, 도 58에서는 반도체막(5403a, 5403b)의 단부에 한하여 플라즈마 처리에 의해 산화 또는 질화를 한 예를 도시하였지만, 물론 상기 도 57에서 도시하는 바와 같이 게이트 절연막(5404)에도 플라즈마 처리를 하여 산화 또는 질화시키는 것도 가능하다(도 60a).
다음에, 상기와는 다른 반도체 장치의 제작방법에 관해서 도면을 참조하여 설명한다. 구체적으로는, 테이퍼 형상을 갖는 반도체막에 플라즈마 처리를 하는 경우에 관해서 제시한다.
우선, 기판(5401) 상에 상기한 바와 같이 섬형의 반도체막(5403a, 5403b)을 형성한다(도 59a).
다음에, 플라즈마 처리를 하여 반도체막(5403a, 5403b)을 산화 또는 질화함으로써, 상기 반도체막(5403a, 5403b)의 표면에 각각 산화막 또는 질화막(5427a, 5427b; 이하, 절연막(5427a), 절연막(5427b)이라고도 기재함)을 형성한다(도 59b). 플라즈마 처리는 상술한 조건하에서 동일하게 행할 수 있다. 예를 들면, 반도체 막(5403a, 5403b)으로서 Si를 사용한 경우, 절연막(5427a) 및 절연막(5427b)으로서, 산화규소(SiOx) 또는 질화규소(SiNx)가 형성된다. 또한, 플라즈마 처리에 의해 반도체막(5403a, 5403b)을 산화시킨 후에, 재차 플라즈마 처리를 함으로써 질화시켜도 좋다. 이 경우, 반도체막(5403a, 5403b)에 접하여 산화규소(SiOx) 또는 산화질화규소(SiOxNy)(x＞y)가 형성되고, 상기 산화규소의 표면에 질화산화규소(SiNxOy)(x＞y)가 형성된다. 그 때문에, 절연막(5427a, 5427b)은 플라즈마 처리에 사용한 희가스를 포함한다. 또, 플라즈마 처리를 함으로써 반도체막(5403a, 5403b)의 단부도 동시에 산화 또는 질화된다.
다음에, 절연막(5427a, 5427b)을 덮도록 게이트 절연막(5404)을 형성한다(도 59c). 게이트 절연막(5404)은 공지의 수단(스퍼터법, LPCVD법, 플라즈마 CVD법 등)을 사용하여, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x＞y),질화산화규소(SiNxOy)(x＞y) 등의 산소 또는 질소를 갖는 절연막의 단층 구조, 또는 이들의 적층 구조로 형성할 수 있다. 예를 들면, 반도체막(5403a, 5403b)으로서 Si를 사용하여 플라즈마 처리에 의해 산화시킴으로써, 상기 반도체막(5403a, 5403b) 표면에 절연막(5427a, 5427b)으로서 산화규소를 형성한 경우, 상기 절연막(5427a, 5427b) 상에 게이트 절연막으로서 산화규소(SiOx)를 형성한다.
다음에, 게이트 절연막(5404) 상에 게이트 전극(5405) 등을 형성함으로써, 섬형의 반도체막(5403a, 5403b)을 채널 영역으로서 사용한 N 채널형 트랜지스 터(5410a), P 채널형 트랜지스터(5410b)를 갖는 반도체 장치를 제작할 수 있다 (도 59d).
반도체막의 단부를 테이퍼 형상으로 형성한 경우, 반도체막의 일부에 형성되는 채널 영역의 단부(5453a, 5453b)도 테이퍼 형상이 되기 때문에, 반도체 소자의 특성에 영향을 미치는 경우가 있다. 그 때문에, 플라즈마 처리에 의해 반도체막을 산화 또는 질화함으로써, 결과적으로 채널 영역의 단부도 산화 또는 질화되기 때문에 반도체 소자로의 영향을 저감할 수 있다.
또, 도 59에서는 반도체막(5403a, 5403b)에 한하여 플라즈마 처리에 의해 산화 또는 질화를 한 예를 도시하였지만, 물론 상기 도 57에 도시한 바와 같이 게이트 절연막(5404)에 플라즈마 처리를 하여 산화 또는 질화시키는 것도 가능하다(도 60b). 이 경우, 일단 산소 분위기하에서 플라즈마 처리를 함으로써 게이트 절연막(5404)을 산화시킨 후에, 재차 질소 분위기하에서 플라즈마 처리를 함으로써 질화시켜도 좋다. 이 경우 반도체막(5403a, 5403b)측에 산화규소(SiOx) 또는 산화질화규소(SiOxNy)(x＞y)가 형성되고, 게이트 전극(5405)에 접하여 질화산화규소(SiNxOy)(x＞y)가 형성된다.
이와 같이, 플라즈마 처리를 하여 반도체막 또는 게이트 절연막을 산화 또는 질화하여 표면을 개질함으로써, 치밀하고 막질이 좋은 절연막을 형성할 수 있다. 그 결과, 절연막을 얇게 형성하는 경우라도 핀홀 등의 결함을 방지하고, 트랜지스터 등의 반도체 소자의 미세화 및 고성능화를 실현하는 것을 달성할 수 있다.
또, 본 실시 형태에서는 상기 도 54에 있어서의 반도체막(5403a 및 5403b) 또는 게이트 절연막(5404)에 플라즈마 처리를 하여, 상기 반도체막(5403a 및 5403b) 또는 게이트 절연막(5404)을 산화 또는 질화를 하였지만, 플라즈마 처리를 사용하여 산화 또는 질화를 하는 층은 이것에 한정되지 않는다. 예를 들면, 기판(5401) 또는 절연막(5402)에 플라즈마 처리를 하여도 좋고, 절연막(5406) 또는 절연막(5407)에 플라즈마 처리를 하여도 좋다.
또, 본 실시 형태는 다른 실시 형태에서 기술한 내용(일부라도 좋음)을, 구현화한 경우의 일례, 약간 변형한 경우의 일례, 일부를 변경한 경우의 일례, 개량한 경우의 일례, 상세하게 기술한 경우의 일례, 응용한 경우의 일례, 관련이 있는 부분에 대한 일례 등을 제시하고 있다. 따라서, 다른 실시 형태에서 기술한 내용은 본 실시 형태로의 적용, 조합, 또는 치환을 자유롭게 할 수 있다.
또, 본 실시 형태에 있어서, 여러 도면을 사용하여 기술하였지만, 각각의 도면에서 기술한 내용(일부라도 좋음)은 다른 도면에서 기술한 내용(일부라도 좋음)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 할 수 있다. 더욱이, 지금까지 기술한 도면에 있어서, 각각의 부분에 관해서, 별도의 부분을 조합함으로써, 더 많은 도면을 구성시킬 수 있다.
마찬가지로, 본 실시 형태의 각각의 도면에서 기술한 내용(일부라도 좋음)은 다른 실시 형태의 도면에서 기술한 내용(일부라도 좋음)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 할 수 있다. 더욱이, 본 실시 형태의 도면에 있어서, 각각의 부분에 관해서, 다른 실시 형태의 부분을 조합함으로써, 더 많은 도면을 구성시 킬 수 있다.
(실시 형태 9)
본 실시 형태에서는 실시 형태 1로부터 실시 형태 6까지 기술한 구동 방법을 제어하는 하드웨어에 관해서 기술한다.
개략적인 구성도를 도 61에 도시한다. 기판(6101) 위에, 화소부(6104), 신호선 구동 회로(6106), 주사선 구동 회로(6105)가 배치되어 있다. 또, 그 이외에도, 전원회로나 프리챠지 회로나 타이밍 생성회로 등이 배치되어도 좋다. 또, 신호선 구동 회로(6106)나 주사선 구동 회로(6105)가 배치되어 있지 않아도 좋다. 그 경우, 기판(6101)에 배치되어 있지 않는 것을 IC에 형성하여도 좋다. 그 IC는 기판(6101) 위에, COG(Chip On Glass)에 의해서 배치되어도 좋다. 또는, 주변 회로기판(6102)과 기판(6101)을 접속하는 접속기판(6107) 위에, IC가 배치되어도 좋다.
주변 회로기판(6102)에는 신호(6103)가 입력된다. 그리고, 컨트롤러(6108)가 제어하여, 메모리(6109, 6110) 등에 신호가 보존된다. 신호(6103)가 아날로그 신호인 경우는 아날로그·디지털 변환을 한 후, 메모리(6109, 6110) 등에 보존되는 경우가 많다. 그리고, 컨트롤러(6108)가 메모리(6109, 6110) 등에 보존된 신호를 사용하여, 기판(6101)에 신호를 출력한다.
실시 형태 1 내지 실시 형태 6에서 기술한 구동 방법을 실현하기 위해서, 컨트롤러(6108)가, 서브 프레임의 출현 순서 등을 제어하여, 기판(6101)에 신호를 출력한다.
또, 본 실시 형태는 다른 실시 형태에서 기술한 내용(일부라도 좋음)을 구현화한 경우의 일례, 약간 변형한 경우의 일례, 일부를 변경한 경우의 일례, 개량한 경우의 일례, 상세하게 기술한 경우의 일례, 응용한 경우의 일례, 관련이 있는 부분에 대한 일례 등을 제시하고 있다. 따라서, 다른 실시 형태에서 기술한 내용은 본 실시 형태로의 적용, 조합, 또는 치환을 자유롭게 할 수 있다.
또, 본 실시 형태에 있어서, 여러 도면을 사용하여 기술할 수 있었지만, 각각의 도면에서 기술한 내용(일부라도 좋음)은 다른 도면에서 기술한 내용(일부라도 좋음)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 할 수 있다. 더욱이, 지금까지 기술한 도면에 있어서, 각각의 부분에 관해서, 별도의 부분을 조합함으로써, 더 많은 도면을 구성시킬 수 있다.
마찬가지로, 본 실시 형태의 각각의 도면에서 기술한 내용(일부라도 좋음)은 다른 실시 형태의 도면에서 기술한 내용(일부라도 좋음)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 할 수 있다. 더욱이, 본 실시 형태의 도면에 있어서, 각각의 부분에 관해서, 다른 실시 형태의 부분을 조합함으로써, 더 많은 도면을 구성시킬 수 있다.
(실시 형태 10)
본 실시 형태에서는 본 발명의 표시 장치를 사용한 EL 모듈 및 EL 텔레비전 수상기의 구성예에 관해서 설명한다.
도 62는 표시패널(6201)과, 회로기판(6202)을 조합한 EL 모듈을 도시하고 있다. 표시패널(6201)은 화소부(6203), 주사선 구동 회로(6204) 및 신호선 구동 회 로(6205)를 갖고 있다. 회로기판(6202)에는 예를 들면, 컨트롤 회로(6206)나 신호 분할 회로(6207) 등이 형성되어 있다. 표시패널(6201)과 회로기판(6202)은 접속배선(6208)에 의해서 접속되어 있다. 접속배선에는 FPC 등을 사용할 수 있다.
컨트롤 회로(6206)가, 실시 형태 9에 있어서의 컨트롤러(6108)나 메모리(6109, 6110) 등에 상당한다. 주로, 컨트롤 회로(6206)에 있어서, 서브 프레임의 출현 순서 등을 제어하고 있다.
표시패널(6201)은 화소부와 일부의 주변 구동 회로(복수의 구동 회로중 동작 주파수가 낮은 구동 회로)를 기판상에 트랜지스터를 사용하여 일체로 형성하고, 일부의 주변 구동 회로(복수의 구동 회로중 동작 주파수가 높은 구동 회로)를 IC 칩 상에 형성하고, 그 IC 칩을 COG(Chip On Glass) 등으로 표시패널(6201)에 실장하면 좋다. 또는, 그 IC 칩을 TAB(Tape Automated Bonding)이나 프린트 기판을 사용하여 표시패널(6201)에 실장하여도 좋다.
또한, 주사선이나 신호선에 입력하는 신호를 버퍼회로에 의해 임피던스 변환함으로써, 1행마다의 화소의 기록 시간을 짧게 할 수 있다. 따라서 고정밀의 표시 장치를 제공할 수 있다.
또한, 더욱 소비 전력의 저감을 도모하기 위해서, 유리 기판상에 트랜지스터를 사용하여 화소부를 형성하고, 모든 신호선 구동 회로를 IC 칩 상에 형성하고, 그 IC 칩을 COG(Chip On Glass)로 표시패널에 실장하여도 좋다.
예를 들면, 표시패널의 화면 전체를 몇 개의 영역으로 분할하고, 각각의 영역에 일부 또는 모든 주변 구동 회로(신호선 구동 회로, 주사선 구동 회로 등)를 형성한 IC 칩을 배치하고, COG(Chip On Glass) 등으로 표시패널에 실장하여도 좋다. 이 경우의 표시패널의 구성을 도 63에 도시한다.
도 63에서는 화면 전체를 4개 영역으로 분할하고, 8개의 IC 칩을 사용하여 구동시키는 예이다. 표시패널의 구성은 기판(6310), 화소부(6311), FPC(6312a 내지 6312h), IC 칩(6313a 내지 6313h)을 갖는다. 8개의 IC 칩 중, 6313a 내지 6313d에는 신호선 구동 회로를 형성하고, 6313e 내지 6313h에는 주사선 구동 회로를 형성하고 있다. 그리고, 임의의 IC 칩을 구동시킴으로써, 4개의 화면 영역중 임의의 화면 영역만을 구동시키는 것이 가능해진다. 예를 들면, IC 칩(6313a와 6313e)만을 구동시키면, 4개의 화면영역 중, 좌측 상부의 영역만을 구동시킬 수 있다. 이렇게 함으로써, 소비 전력을 저감시키는 것이 가능해진다.
또한, 별도의 구성을 갖는 표시패널의 예를 도 64에 도시한다. 도 64의 표시패널은 기판(6420) 상에, 화소(6430)가 복수 배열된 화소부(6421), 주사선(6433)의 신호를 제어하는 주사선 구동 회로(6422), 신호선(6431)의 신호를 제어하는 신호선 구동 회로(6423)를 갖고 있다. 또한, 화소(6430)에 포함되는 발광 소자의 휘도 변화를 보정하기 위한 모니터 회로(6424)가 형성되어 있어도 좋다. 화소(6430)에 포함되는 발광 소자와 모니터 회로(6424)에 포함되는 발광 소자는 동일한 구조를 갖고 있다. 발광 소자의 구조는 한 쌍의 전극 간에 일렉트로루미네선스를 발현하는 재료를 포함하는 층을 끼운 형으로 되어 있다.
기판(6420)의 주변부에는 주사선 구동 회로(6422)에 외부회로로부터 신호를 입력하는 입력단자(6425), 신호선 구동 회로(6423)에 외부회로로부터 신호를 입력 하는 입력단자(6426), 모니터 회로(6424)에 신호를 입력하는 입력단자(6429)를 갖고 있다.
화소(6430)에 형성한 발광 소자를 발광시키기 위해서는 외부회로로부터 전력을 공급할 필요가 있다. 화소부(6421)에 형성되는 전원선(6432)은 입력단자(6427)로 외부회로와 접속된다. 전원선(6432)은 끌고가는(lead) 배선의 길이에 따라 저항 손실이 생기기 때문에, 입력단자(6427)는 기판(6420)의 주변부에 복수 개소 설치하는 것이 바람직하다. 입력단자(6427)는 기판(6420)의 양 단부에 설치하고, 화소부(6421)의 면내에서 휘도 불균일함이 눈에 띄지 않도록 배치되어 있다. 즉, 화면 중에서 한쪽이 밝고, 반대 측이 어두워지는 것을 방지하고 있다. 또한, 한 쌍의 전극을 구비한 발광 소자의, 전원선(6432)과 접속하는 전극과는 반대 측의 전극은 복수의 화소(6430)에서 공유하는 공통 전극으로서 형성되지만, 이 전극의 저항 손실도 낮게 하기 위해서, 단자(6428)를 복 수개 구비하고 있다.
이러한 표시패널은 전원선이 Cu 등의 저저항 재료로 형성되어 있기 때문에, 특히 화면 사이즈가 대형화되었을 때에 유효하다. 예를 들면, 화면 사이즈가 13인치 클래스인 경우 대각선의 길이는 340mm이지만, 60인치 클래스인 경우에는 1500mm 이상이 된다. 이러한 경우에는 배선 저항을 무시할 수 없기 때문에, Cu 등의 저저항 재료를 배선으로서 사용하는 것이 바람직하다. 또한, 배선 지연을 고려하면, 마찬가지로 하여 신호선이나 주사선을 형성하여도 좋다.
상기와 같은 패널 구성을 구비한 EL 모듈에 의해, EL 텔레비전 수상기를 완성시킬 수 있다. 도 65는 EL 텔레비전 수상기의 주요한 구성을 도시하는 블록도이 다. 튜너(6501)는 영상신호와 음성신호를 수신한다. 영상신호는 영상신호 증폭회로(6502)와, 거기로부터 출력되는 신호를 빨강, 초록, 파랑의 각 색에 대응한 색 신호로 변환하는 영상 신호 처리회로(6503)와, 그 영상신호를 구동 회로의 입력사양으로 변환하기 위한 컨트롤 회로(6206)에 의해 처리된다. 컨트롤 회로(6206)는 주사선 측과 신호선 측에 각각 신호가 출력한다. 디지털 구동하는 경우에는 신호선 측에 신호 분할 회로(6207)를 형성하여, 입력 디지털 신호를 M 개로 분할하여 공급하는 구성으로 하여도 좋다.
튜너(6501)에서 수신한 신호중, 음성신호는 음성신호 증폭회로(6504)에 보내지고, 그 출력은 음성신호 처리회로(6505)를 지나서 스피커(6506)에 공급된다. 제어회로(6507)는 수신국(수신 주파수)이나 음량의 제어정보를 입력부(6508)로부터 받아들여, 튜너(6501)나 음성신호 처리회로(6505)에 신호를 송출한다.
EL 모듈을 케이스에 장착하여, 텔레비전 수상기를 완성시킬 수 있다. EL 모듈에 의해, 표시부가 형성된다. 또한, 스피커, 비디오 입력단자 등이 적절하게 구비되어 있다.
물론, 본 발명은 텔레비전 수상기에 한정되지 않고, 퍼스널 컴퓨터의 모니터를 비롯하여, 철도역이나 공항 등에 있어서의 정보 표시반이나, 가두에서의 광고 표시반 등 특히 대면적의 표시매체로서 여러 용도에 적용할 수 있다.
이와 같이, 본 발명의 표시 장치, 및 그 구동 방법을 사용함으로써, 휘도의 불균일함이 저감된 기려한 화상을 볼 수 있게 된다.
또, 본 실시 형태는 다른 실시 형태에서 기술한 내용(일부라도 좋음)을, 구 현화한 경우의 일례, 약간 변형한 경우의 일례, 일부를 변경한 경우의 일례, 개량한 경우의 일례, 상세하게 기술한 경우의 일례, 응용한 경우의 일례, 관련이 있는 부분에 대한 일례 등을 제시하고 있다. 따라서, 다른 실시 형태에서 기술한 내용은 본 실시 형태로의 적용, 조합, 또는 치환을 자유롭게 할 수 있다.
또, 본 실시 형태에 있어서, 여러 도면을 사용하여 기술하였지만, 각각의 도면에서 기술한 내용(일부라도 좋음)은 다른 도면에서 기술한 내용(일부라도 좋음)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 할 수 있다. 더욱이, 지금까지 기술한 도면에 있어서, 각각의 부분에 관해서, 별도의 부분을 조합함으로써, 더 많은 도면을 구성시킬 수 있다.
마찬가지로, 본 실시 형태의 각각의 도면에서 기술한 내용(일부라도 좋음)은 다른 실시 형태의 도면에서 기술한 내용(일부라도 좋음)에 대하여, 적용, 조합, 또는 치환 등을 자유롭게 할 수 있다. 더욱이, 본 실시 형태의 도면에 있어서, 각각의 부분에 관해서, 다른 실시 형태의 부분을 조합함으로써, 더 많은 도면을 구성시킬 수 있다.
(실시 형태 11)
본 발명의 표시 장치를 사용한 전자기기로서, 비디오카메라, 디지털카메라, 고글형 디스플레이(헤드마운트디스플레이), 네비게이션 시스템, 음향 재생 장치(카오디오, 오디오 콤포넌트 스테레오 등), 노트형 퍼스널 컴퓨터, 게임기기, 휴대 정보 단말(모바일 컴퓨터, 휴대전화, 휴대형 게임기, 전자서적 등), 기억매체를 구비한 화상 재생 장치(구체적으로는 Digital Versatile Disc(DVD) 등의 기억매체를 재 생하여, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다. 이들의 전자기기의 구체예를 도 66에 도시한다.
도 66a는 자발광형의 디스플레이이고, 케이스(6601), 지지대(6602), 표시부(6603), 스피커부(6604), 비디오 입력단자(6605) 등을 포함한다. 본 발명은 표시부(6603)를 구성하는 표시 장치에 사용할 수 있고, 본 발명에 의해, 휘도의 불균일함이 저감된, 기려한 화상을 볼 수 있게 된다. 자발광형이기 때문에 백 라이트가 필요 없어, 액정 디스플레이보다도 얇은 표시부로 할 수 있다. 또, 디스플레이는 퍼스널 컴퓨터용, TV 방송 수신용, 광고 표시용 등의 모든 정보 표시용 표시 장치가 포함된다.
도 66b는 디지털스틸카메라이고, 본체(6606), 표시부(6607), 수상부(6608), 조작키(6609), 외부 접속 포트(6610), 셔터 버튼(6611) 등을 포함한다. 본 발명은 표시부(6607)를 구성하는 표시 장치에 사용할 수 있고, 본 발명에 의해, 휘도의 불균일함이 저감된 기려한 화상을 볼 수 있게 된다.
도 66c는 노트형 퍼스널 컴퓨터이고, 본체(6612), 케이스(6613), 표시부(6614), 키보드(6615), 외부 접속 포트(6616), 포인팅 디바이스(6617) 등을 포함한다. 본 발명은 표시부(6614)를 구성하는 표시 장치에 사용할 수 있고, 본 발명에 의해, 휘도의 불균일함이 저감된 기려한 화상을 볼 수 있게 된다.
도 66d는 모바일 컴퓨터이고, 본체(6618), 표시부(6619), 스위치(6620), 조작키(6621), 적외선 포트(6622) 등을 포함한다. 본 발명은 표시부(6619)를 구성하는 표시 장치에 사용할 수 있고, 본 발명에 의해, 휘도의 불균일함이 저감된 기려 한 화상을 볼 수 있게 된다.
도 66e는 기억 매체 판독부를 구비한 화상 재생 장치(구체적으로는, 예를 들면 DVD 재생장치)이고, 본체(6623), 케이스(6624), 표시부 A(6625), 표시부 B(6626), 기억매체(DVD 등) 판독부(6627), 조작키(6628), 스피커부(6629) 등을 포함한다. 표시부 A(6625)는 주로 화상정보를 표시하고, 표시부 B(6626)는 주로 문자정보를 표시한다. 본 발명은 표시부 A(6625), 표시부 B(6626)를 구성하는 표시 장치에 사용할 수 있고, 본 발명에 의해, 휘도의 불균일함이 저감된 기려한 화상을 볼 수 있게 된다. 또, 기록매체를 구비한 화상 재생 장치에는 가정용 게임기기 등도 포함된다.
도 66f는 고글형 디스플레이(헤드 마운트디스플레이)이고, 본체(6630), 표시부(6631), 아암부(6632) 등을 포함한다. 본 발명은 표시부(6631)를 구성하는 표시 장치에 사용할 수 있고, 본 발명에 의해, 휘도의 불균일함이 저감된 기려한 화상을 볼 수 있게 된다.
도 66g는 비디오카메라이고, 본체(6633), 표시부(6634), 케이스(6635), 외부 접속 포트(6636), 리모콘 수신부(6637), 수상부(6638), 배터리(6639), 음성 입력부(6640), 조작키(6641) 등을 포함한다. 본 발명은 표시부(6634)를 구성하는 표시 장치에 사용할 수 있고, 본 발명에 의해, 휘도의 불균일함이 저감된, 기려한 화상을 볼 수 있게 된다.
도 66h는 휴대전화이고, 본체(6642), 케이스(6643), 표시부(6644), 음성 입력부(6645), 음성 출력부(6646), 조작키(6647), 외부 접속 포트(6648), 안테 나(6649) 등을 포함한다. 본 발명은 표시부(6644)를 구성하는 표시 장치에 사용할 수 있다. 또, 표시부(6644)는 흑색의 배경에 백색의 문자를 표시함으로써 휴대전화의 소비 전류를 억제할 수 있다. 또한 본 발명에 의해, 휘도의 불균일함이 저감된, 기려한 화상을 볼 수 있게 된다.
또, 발광 휘도가 높은 발광 재료를 사용하면, 출력한 화상정보를 포함하는 빛을 렌즈 등으로 확대 투영하여 프론트형(front) 또는 리어형(rear)의 프로젝터에 사용하는 것도 가능해진다.
또한, 최근에는 상기 전자기기는 인터넷이나 CATV(케이블 텔레비전) 등의 전자통신회선을 통하여 배신된 정보를 표시하는 것이 많아져, 특히 동화정보를 표시하는 기회가 늘고 있다. 발광 재료의 응답 속도는 대단히 높기 때문에, 발광장치는 동화 표시에 바람직하다.
또한, 발광형의 표시 장치는 발광하고 있는 부분이 전력을 소비하기 위해서, 발광 부분이 극히 적어지도록 정보를 표시하는 것이 바람직하다. 따라서, 휴대 정보 단말, 특히 휴대전화나 음향 재생 장치와 같은 문자정보를 주로 하는 표시부에 발광형의 표시 장치를 사용하는 경우에는 비발광 부분을 배경으로 하고 문자정보를 발광 부분으로 형성하도록 구동하는 것이 바람직하다.
이상과 같이, 본 발명의 적용범위는 극히 넓어, 모든 분야의 전자기기에 사용하는 것이 가능하다. 또한, 본 실시 형태의 전자기기는 실시 형태 1 내지실시 형태 10에 제시한 어떠한 구성의 표시 장치를 사용하여도 좋다.
도 1은 본 발명의 표시 장치에 있어서의 화소의 기본 구성의 일례를 도시하는 도면.
도 2는 본 발명의 표시 장치에 있어서의 화소의 기본 구성의 일례를 도시하는 도면.
도 3은 본 발명의 표시 장치에 있어서의 화소 구성의 일례를 도시하는 도면.
도 4는 본 발명의 표시 장치에 있어서의 화소 회로의 타이밍차트에 대하여 설명하는 도면.
도 5는 본 발명의 표시 장치에 있어서의 화소 회로의 동작에 대하여 설명하는 도면.
도 6은 본 발명의 표시 장치에 있어서의 화소 회로의 동작에 대하여 설명하는 도면.
도 7은 본 발명의 표시 장치에 있어서의 화소 회로의 동작에 대하여 설명하는 도면.
도 8은 본 발명의 표시 장치에 있어서의 화소 구성의 일례를 도시하는 도면.
도 9는 본 발명의 표시 장치에 있어서의 화소 회로의 타이밍차트에 대하여 설명하는 도면.
도 10은 본 발명의 표시 장치에 있어서의 화소 구성의 일례를 도시하는 도면.
도 11은 본 발명의 표시 장치에 있어서의 화소 구성의 일례를 도시하는 도 면.
도 12는 본 발명의 표시 장치에 있어서의 화소 구성의 일례를 도시하는 도면.
도 13은 본 발명의 표시 장치에 있어서의 화소 구성의 일례를 도시하는 도면.
도 14는 본 발명의 표시 장치에 있어서의 화소 구성의 일례를 도시하는 도면.
도 15는 본 발명의 표시 장치에 있어서의 화소 구성의 일례를 도시하는 도면.
도 16은 본 발명의 표시 장치에 있어서의 화소 구성의 일례를 도시하는 도면.
도 17은 본 발명의 표시 장치에 있어서의 화소 회로의 타이밍차트에 대하여 설명하는 도면.
도 18은 본 발명의 표시 장치에 있어서의 화소 구성의 일례를 도시하는 도면.
도 19는 본 발명의 표시 장치에 있어서의 화소 회로의 타이밍차트에 대하여 설명하는 도면.
도 20은 본 발명의 표시 장치에 있어서의 화소 구성의 일례를 도시하는 도면.
도 21은 본 발명의 표시 장치에 있어서의 화소 구성의 일례를 도시하는 도 면.
도 22는 본 발명의 표시 장치에 있어서의 화소 회로의 타이밍차트에 대하여 설명하는 도면.
도 23은 본 발명의 표시 장치에 있어서의 화소 구성의 일례를 도시하는 도면.
도 24는 본 발명의 표시 장치에 있어서의 화소 회로의 타이밍차트에 대하여 설명하는 도면.
도 25는 본 발명의 표시 장치에 있어서의 화소 구성의 일례를 도시하는 도면.
도 26은 본 발명의 표시 장치에 있어서의 화소 회로의 타이밍차트에 대하여 설명하는 도면.
도 27은 본 발명의 표시 장치에 있어서의 화소 회로의 동작에 대하여 설명하는 도면.
도 28은 본 발명의 표시 장치에 있어서의 화소 구성의 일례를 도시하는 도면.
도 29는 본 발명의 표시 장치에 있어서의 화소 구성의 일례를 도시하는 도면.
도 30은 본 발명의 표시 장치에 있어서의 화소 구성의 일례를 도시하는 도면.
도 31은 본 발명의 표시 장치에 있어서의 화소 회로의 동작에 대하여 설명하 는 도면.
도 32는 본 발명의 표시 장치에 있어서의 화소 구성의 일례를 도시하는 도면.
도 33은 본 발명의 표시 장치에 있어서의 화소 구성의 일례를 도시하는 도면.
도 34는 본 발명의 표시 장치에 있어서의 화소 회로의 타이밍차트에 대하여 설명하는 도면.
도 35는 본 발명의 표시 장치에 있어서의 화소 구성의 일례를 도시하는 도면.
도 36은 본 발명의 표시 장치에 있어서의 화소 구성의 일례를 도시하는 도면.
도 37은 본 발명의 표시 장치에 있어서의 화소 구성의 레이아웃의 일례를 도시하는 도면.
도 38은 본 발명의 표시 장치의 구성예를 도시하는 도면.
도 39는 본 발명의 표시 장치에 있어서의 주사선 구동 회로의 구성예를 도시하는 도면.
도 40은 본 발명의 표시 장치에 있어서의 신호선 구동 회로의 구성예를 도시하는 도면.
도 41은 본 발명의 표시 장치의 구성예를 도시하는 도면.
도 42는 본 발명의 표시 장치의 구성예를 도시하는 도면.
도 43은 본 발명의 표시 장치의 구성예를 도시하는 도면.
도 44는 본 발명의 표시 장치에 사용하는 표시패널의 구성의 일례를 도시하는 도면.
도 45는 본 발명의 표시 장치에 사용하는 발광 소자의 구성의 일례를 도시하는 도면.
도 46은 본 발명의 표시 장치의 구성의 일례를 도시하는 도면.
도 47은 본 발명의 표시 장치의 구성의 일례를 도시하는 도면.
도 48은 본 발명의 표시 장치의 구성의 일례를 도시하는 도면.
도 49는 본 발명의 표시 장치의 구성의 일례를 도시하는 도면.
도 50은 본 발명의 표시 장치의 구성의 일례를 도시하는 도면.
도 51은 본 발명의 표시 장치의 구성의 일례를 도시하는 도면.
도 52는 본 발명의 표시 장치의 구성의 일례를 도시하는 도면.
도 53은 본 발명의 표시 장치의 구성의 일례를 도시하는 도면.
도 54는 본 발명의 표시 장치에 사용하는 트랜지스터의 구조를 도시하는 도면.
도 55는 본 발명의 표시 장치에 사용하는 트랜지스터의 제조 방법을 설명하는 도면.
도 56은 본 발명의 표시 장치에 사용하는 트랜지스터의 제조 방법을 설명하는 도면.
도 57은 본 발명의 표시 장치에 사용하는 트랜지스터의 제조 방법을 설명하 는 도면.
도 58은 본 발명의 표시 장치에 사용하는 트랜지스터의 제조 방법을 설명하는 도면.
도 59는 본 발명의 표시 장치에 사용하는 트랜지스터의 제조 방법을 설명하는 도면.
도 60은 본 발명의 표시 장치에 사용하는 트랜지스터의 제조 방법을 설명하는 도면.
도 61은 본 발명의 표시 장치를 제어하는 하드웨어의 일례를 도시하는 도면.
도 62는 본 발명의 표시 장치를 사용한 EL 모듈의 일례를 도시하는 도면.
도 63은 본 발명의 표시 장치를 사용한 표시패널의 구성예를 도시하는 도면.
도 64는 본 발명의 표시 장치를 사용한 표시패널의 구성예를 도시하는 도면.
도 65는 본 발명의 표시 장치를 사용한 EL 텔레비전 수상기의 일례를 도시하는 도면.
도 66은 본 발명의 표시 장치가 적용되는 전자기기의 일례를 도시하는 도면.
도 67은 종래의 화소 구성을 도시하는 도면.
*도면의 주요 부분에 대한 부호의 설명*
101: 트랜지스터 102: 트랜지스터
103: 유지 용량 104: 주사선
105: 신호선 106: 전원선
107: 용량선 108: 발광 소자
123: 절연막 201: 트랜지스터
202: 트랜지스터 203: 유지 용량
204: 주사선 205: 신호선
206: 전원선 207: 용량선
208: 발광 소자 301: 트랜지스터
302: 트랜지스터 303: 트랜지스터
304: 트랜지스터 305: 트랜지스터
306: 유지 용량 307: 신호선
308: 주사선 309: 주사선
310: 주사선 311: 주사선
312: 전원선 313: 전원선
314: 용량선 315: 발광 소자
316: 발광 소자 801: 트랜지스터
802: 트랜지스터 803: 트랜지스터
804: 트랜지스터 805: 트랜지스터
806: 유지 용량 807: 신호선
808: 주사선 809: 주사선
810: 주사선 811: 주사선
812: 전원선 813: 전원선
814: 용량선 815: 발광 소자
2101: 트랜지스터 2106: 유지 용량
2107: 신호선 2108: 주사선
2109: 주사선 2112: 전원선
2115: 발광 소자 2121: 트랜지스터
2126: 유지 용량 2128: 주사선
2135: 발광 소자 2149: 주사선
2301: 트랜지스터 2306: 유지 용량
2307: 신호선 2308: 주사선
2309: 주사선 2312: 전원선
2315: 발광 소자 2321: 트랜지스터
2326: 유지 용량 2328: 주사선
2335: 발광 소자 2349: 주사선
2516: 트랜지스터 2517: 주사선
3018: 초기화선 3801: 화소부
3802: 주사선 구동 회로 3803: 주사선 구동 회로
3804: 주사선 구동 회로 3805: 주사선 구동 회로
3806: 신호선 구동 회로 3807: 인버터
3901: 시프트 레지스터 3902: 증폭회로
4001: 시프트 레지스터 4002: 래치 회로
4003: 래치 회로 4004: 증폭회로
4005: 샘플링회로 4401: 신호선 구동 회로
4402: 화소부 4403: 주사선 구동 회로
4404: 밀봉 기판 4405: 시일재
4406: 주사선 구동 회로 4407: 공간
4408: 배선 4409: FPC
4410: 기판 4411: 스위칭용 트랜지스터
4412: 구동용 트랜지스터 4413: 전극
4414: 절연물 4416: 유기 화합물을 포함하는 층
4417: 전극 4418: 발광 소자
4420: 트랜지스터 4421: 트랜지스터
4422: IC 칩 4423: IC 칩
4501: 기판 4502: 양극
4503: 정공 주입층 4504: 정공 수송층
4505: 발광층 4506: 전자 수송층
4507: 전자 주입층 4508: 음극
4600: 기판 4601: 구동용 트랜지스터
4602: 전극 4603: 유기 화합물을 포함하는 층
4604: 전극 4700: 기판
4701: 구동용 트랜지스터 4702: 하지막
4703: 전극 4704: 유기 화합물을 포함하는 층
4705: 전극 4707: 블랙 매트릭스
4801: 기판 4802: 하지막
4803: 채널 형성 영역 4804: LDD 영역
4805: 불순물 영역 4806: 채널 형성 영역
4807: LDD 영역 4808: 불순물 영역
4809: 게이트 절연막 4810: 게이트 전극
4811: 상부 전극 4812: 층간 절연막
4813: 배선 4814: 화소 전극
4815: 절연물 4816: 유기 화합물을 포함하는 층
4817: 대향 전극 4818: 구동용 트랜지스터
4819: 용량 소자 4820: 발광 소자
4821: 영역 4822: 상부 전극
4823: 용량 소자 4901: 기판
4902: 하지막 4903: 채널 형성 영역
4904: LDD 영역 4905: 불순물 영역
4906: 게이트 절연막 4907: 게이트 전극
4908: 전극 4909: 층간 절연막
4910: 배선 4911: 전극
4912: 층간 절연막 4913: 화소 전극
4914: 전극 4916: 유기 화합물을 포함하는 층
4917: 대향 전극 4918: 구동용 트랜지스터
4919: 용량 소자 4920: 발광 소자
5001: 기판 5002: 하지막
5003: 게이트 전극 5004: 전극
5005: 게이트 절연막 5006: 채널 형성 영역
5007: LDD 영역 5008: 불순물 영역
5009: 채널 형성 영역 5010: LDD 영역
5011: 불순물 영역 5012: 층간 절연막
5013: 배선 5014: 전극
5015: 개구부 5016: 층간 절연막
5017: 화소 전극 5018: 절연물
5019: 유기 화합물을 5020: 대향 전극
포함하는 층
5021: 발광 소자 5022: 구동용 트랜지스터
5023: 용량 소자 5024: 전극
5025: 용량 소자 5101: 기판
5102: 하지막 5103: 화소 전극
5104: 전극 5105: 배선
5106: 배선 5107: N 형 반도체층
5108: N 형 반도체층 5109: 반도체층
5110: 게이트 절연막 5111: 절연막
5112: 게이트 전극 5113: 전극
5114: 층간 절연막 5115: 유기 화합물을 포함하는 층
5116: 대향 전극 5117: 발광 소자
5118: 구동용 트랜지스터 5119: 용량 소자
5120: 전극 5201: 기판
5202: 하지막 5203: 게이트 전극
5204: 전극 5205: 게이트 절연막
5206: 반도체층 5207: 반도체층
5208: N 형 반도체층 5210: N 형 반도체층
5211: 배선 5213: 도전층
5214: 화소 전극 5215: 절연물
5216: 유기 화합물을 5217: 대향 전극
포함하는 층
5218: 발광 소자 5219: 구동용 트랜지스터
5220: 용량 소자 5221: 전극
5222: 용량 소자 5301: 절연물
5401: 기판 5402: 절연막
5404: 게이트 절연막 5405: 게이트 전극
5406: 절연막 5407: 절연막
5408: 도전막 5423: 절연막
5424: 절연막 5426: 절연막
5523: 절연막 6101: 기판
6102: 주변 회로기판 6103: 신호
6104: 화소부 6105: 주사선 구동 회로
6106: 신호선 구동 회로 6107: 접속기판
6108: 컨트롤러 6109: 메모리
6201: 표시패널 6202: 회로기판
6203: 화소부 6204: 주사선 구동 회로
6205: 신호선 구동 회로 6206: 컨트롤 회로
6207: 신호 분할 회로 6208: 접속배선
6310: 기판 6311: 화소부
6420: 기판 6421: 화소부
6422: 주사선 구동 회로 6423: 신호선 구동 회로
6424: 모니터 회로 6425: 입력단자
6426: 입력단자 6427: 입력단자
6428: 단자 6429: 입력단자
6430: 화소 6431: 신호선
6432: 전원선 6433: 주사선
6501: 튜너 6502: 영상신호 증폭회로
6503: 영상 신호 처리회로 6504: 음성 신호 증폭회로
6505: 음성 신호 처리회로 6506: 스피커
6507: 제어회로 6508: 입력부
6601: 케이스 6602: 지지대
6603: 표시부 6604: 스피커부
6605: 비디오 입력단자 6606: 본체
6607: 표시부 6608: 수상부
6609: 조작키 6610: 외부 접속 포트
6611: 셔터 버튼 6612: 본체
6613: 케이스 6614: 표시부
6615: 키보드 6616: 외부 접속 포트
6617: 포인팅 디바이스 6618: 본체
6619: 표시부 6620: 스위치
6621: 조작키 6622: 적외선 포트
6623: 본체 6624: 케이스
6625: 표시부 A 6626: 표시부 B
6627: 기억매체 DVD 6628: 조작키
등 판독부
6629: 스피커부 6630: 본체
6631: 표시부 6632: 아암부
6633: 본체 6634: 표시부
6635: 케이스 6636: 외부 접속 포트
6637: 리모콘 수신부 6638: 수상부
6639: 배터리 6640: 음성 입력부
6641: 조작키 6642: 본체
6643: 케이스 6644: 표시부
6645: 음성 입력부 6646: 음성 출력부
6647: 조작키 6648: 외부 접속 포트
6649: 안테나 6701: 구동용 트랜지스터
6702: 스위칭용 트랜지스터 6703: 유지 용량
6704: 신호선 6705: 주사선
6706: 전원선 6708: 발광 소자
4706: B 컬러 필터 4706: G 컬러 필터
4706: R 컬러 필터 5403a: 반도체막
5403b: 반도체막 5410a: N 채널형 트랜지스터
5410b: P 채널형 트랜지스터 5421a: 절연막
5421b: 절연막 5425a: 레지스트
5427a: 절연막 5427b: 절연막
5451a: 단부 5452a: 단부
5453a: 단부 6312a: FPC
6313a: IC 칩

Claims (18)

  1. 반도체 장치에 있어서,
    다수의 화소들을 포함하고, 상기 다수의 화소들의 각각은,
    신호선;
    용량선(capacitor line);
    부하;
    제 1 전극이 상기 신호선에 전기적으로 접속되고, 제 2 전극이 상기 부하에 전기적으로 접속된 제 1 트랜지스터;
    상기 제 1 트랜지스터의 제 2 전극과 상기 제 1 트랜지스터의 게이트 전극을 전기적으로 접속하는지의 여부를 결정하도록 구성된 스위치로서의 기능을 갖는 제 2 트랜지스터; 및
    상기 제 1 트랜지스터의 상기 게이트 전극에 전기적으로 접속된 제 1 전극과 상기 용량선에 전기적으로 접속된 제 2 전극을 갖는 유지 용량(capacitor storage)으로서, 상기 유지 용량은 상기 제 1 트랜지스터의 신호선 및 임계치 전압에 인가된 비디오 신호 전압에 기초하여 전압을 유지하도록 구성되는, 상기 유지 용량을 포함하는, 반도체 장치.
  2. 반도체 장치에 있어서,
    다수의 화소들을 포함하고, 상기 다수의 화소들의 각각은,
    신호선;
    용량선;
    제 1 전원선;
    제 2 전원선;
    상기 제 2 전원선에 전기적으로 접속된 제 2 전극을 갖는 부하;
    상기 부하에 전류를 공급하는 기능을 갖는 제 1 트랜지스터;
    상기 제 1 트랜지스터의 제 1 전극이 상기 신호선에 전기적으로 접속되도록 구성된 스위치로서의 기능을 갖는 제 2 트랜지스터;
    상기 제 1 트랜지스터의 상기 제 1 전극이 상기 제 1 전원선에 전기적으로 접속되도록 구성된 스위치로서의 기능을 갖는 제 3 트랜지스터;
    상기 제 1 트랜지스터의 제 2 전극 및 상기 제 1 트랜지스터의 게이트 전극이 전기적으로 접속되는지 여부를 결정하도록 구성된 스위치로서의 기능을 갖는 제 4 트랜지스터;
    상기 제 1 트랜지스터의 상기 제 2 전극이 상기 부하의 제 1 전극에 전기적으로 접속되도록 구성된 스위치로서의 기능을 갖는 제 5 트랜지스터; 및
    상기 제 1 트랜지스터의 상기 게이트 전극에 전기적으로 접속된 제 1 전극과 상기 용량선에 전기적으로 접속된 제 2 전극을 갖는 유지 용량으로서, 상기 유지 용량은 상기 제 1 트랜지스터의 상기 신호선 및 임계치 전압에 인가된 비디오 신호 전압에 기초하여 전압을 유지하도록 구성되는, 상기 유지 용량을 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 상기 임계치 전압 및 상기 비디오 신호 전압에 기초한 상기 전압은 전류가 상기 부하에 공급되도록 상기 제 1 트랜지스터의 상기 게이트 전극에 인가되는, 반도체 장치.
  4. 제 2 항에 있어서,
    상기 제 1 트랜지스터의 상기 임계치 전압 및 상기 비디오 신호 전압에 기초한 상기 전압은 상기 전류가 상기 부하에 공급되도록 상기 제 1 트랜지스터의 상기 게이트 전극에 인가되는, 반도체 장치.
  5. 제 2 항에 있어서,
    상기 다수의 화소들의 각각은 제 6 트랜지스터를 통해 상기 제 1 트랜지스터의 상기 제 2 전극에 전기적으로 접속되도록 구성된 초기화선을 더 포함하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 채널 길이 L과 채널 폭 W의 비는 상기 제 2 트랜지스터의 채널 길이 L과 채널 폭 W의 비보다 더 큰, 반도체 장치.
  7. 제 2 항에 있어서,
    상기 제 1 트랜지스터의 채널 길이 L과 채널 폭 W의 비는 상기 제 2 트랜지스터의 채널 길이 L과 채널 폭 W의 비, 상기 제 3 트랜지스터의 채널 길이 L과 채널 폭 W의 비, 상기 제 4 트랜지스터의 채널 길이 L과 채널 폭 W의 비, 또는 상기 제 5 트랜지스터의 채널 길이 L과 채널 폭 W의 비보다 더 큰, 반도체 장치.
  8. 제 2 항에 있어서,
    상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 서로 상이한 도전율을 갖는, 반도체 장치.
  9. 제 2 항에 있어서,
    상기 복수의 화소들의 각각은 상기 제 2 내지 제 5 트랜지스터들 중 적어도 2개의 게이트 전극들에 전기적으로 접속되도록 구성된 주사선을 더 포함하는, 반도체 장치.
  10. 제 1 항에 있어서,
    상기 부하는 발광 소자인, 반도체 장치.
  11. 제 2 항에 있어서,
    상기 부하는 발광 소자인, 반도체 장치.
  12. 제 1 항에 따른 상기 반도체 장치를 가진 전자 장치에 있어서,
    상기 전자 장치는 카메라, 고글형 디스플레이, 네비게이션 시스템, 음향 재생 장치, 노트북 컴퓨터, 게임 기기, 휴대 정보 단말, 및 기억매체를 구비한 화상 재생 장치로부터 선택된 것인, 전자 장치.
  13. 제 2 항에 따른 상기 반도체 장치를 가진 전자 장치에 있어서,
    상기 전자 장치는 카메라, 고글형 디스플레이, 네비게이션 시스템, 음향 재생 장치, 노트북 컴퓨터, 게임 기기, 휴대 정보 단말, 및 기억매체를 구비한 화상 재생 장치로부터 선택된 것인, 전자 장치.
  14. 반도체 장치의 구동 방법에 있어서,
    제 1 트랜지스터의 게이트 전극 및 제 1 전극에 전기적으로 접속되는 제 2 트랜지스터를 온 함으로써 상기 제 1 트랜지스터가 다이오드 접속되게 하는 단계;
    상기 제 2 트랜지스터 및 제 2 트랜지스터를 통해 전류를 신호선에서 유지 용량으로 공급하여 상기 제 1 트랜지스터의 상기 신호선 및 임계치 전압에 인가된 비디오 신호 전압에 기초한 전압을 상기 유지 용량에 충전하는 단계; 및
    전류가 상기 제 1 트랜지스터를 통해 상기 제 1 트랜지스터의 제 2 전극에 전기적으로 접속되는 전원선으로부터 부하에 공급되도록 상기 제 1 트랜지스터의 상기 게이트 전극에 상기 제 1 트랜지스터의 상기 임계치 전압 및 상기 비디오 신 호 전압에 기초한 상기 전압을 인가하는 단계를 포함하는, 반도체 장치 구동 방법.
  15. 반도체 장치 구동 방법에 있어서,
    제 1 트랜지스터의 게이트 전극 및 제 1 전극에 전기적으로 접속되는 제 2 트랜지스터를 온 함으로써 상기 제 1 트랜지스터를 다이오드 접속되게 하는 단계;
    상기 제 1 트랜지스터의 상기 제 1 전극의 전위를 감소시킴으로써 초기 전위를 유지 용량에 유지하는 단계;
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터를 통해 상기 신호선에서 상기 유지 용량에 전류를 공급함으로써 상기 제 1 트랜지스터의 임계치 전압 및 신호선에 인가된 비디오 신호 전압에 기초한 전압을 상기 유지 용량에 충전하는 단계; 및
    전류가 상기 제 1 트랜지스터를 통해 상기 제 1 트랜지스터의 제 2 전극에 전기적으로 접속되는 전원선으로부터 부하에 공급되도록 상기 제 1 트랜지스터의 상기 게이트 전극에 상기 제 1 트랜지스터의 상기 임계치 전압 및 상기 비디오 신호 전압에 기초한 상기 전압을 인가하는 단계를 포함하는, 반도체 장치 구동 방법.
  16. 제 15 항에 있어서,
    제 3 트랜지스터를 통해 상기 제 1 트랜지스터의 상기 제 1 전극에 전기적으로 접속되는 초기화선으로부터 상기 초기 전위를 공급하는 단계를 더 포함하는, 반도체 장치 구동 방법.
  17. 제 14 항에 있어서,
    상기 부하는 발광 소자인, 반도체 장치 구동 방법.
  18. 제 15 항에 있어서,
    상기 부하는 발광 소자인, 반도체 장치 구동 방법.
KR1020070130912A 2006-12-15 2007-12-14 반도체 장치 및 반도체 장치의 구동 방법 KR20080056098A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00338989 2006-12-15
JP2006338989A JP2008151963A (ja) 2006-12-15 2006-12-15 半導体装置及び半導体装置の駆動方法

Publications (1)

Publication Number Publication Date
KR20080056098A true KR20080056098A (ko) 2008-06-20

Family

ID=39526526

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070130912A KR20080056098A (ko) 2006-12-15 2007-12-14 반도체 장치 및 반도체 장치의 구동 방법

Country Status (5)

Country Link
US (1) US8477085B2 (ko)
JP (1) JP2008151963A (ko)
KR (1) KR20080056098A (ko)
CN (1) CN101206832A (ko)
TW (1) TWI446323B (ko)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101022106B1 (ko) * 2008-08-06 2011-03-17 삼성모바일디스플레이주식회사 유기전계발광표시장치
US8823609B2 (en) 2009-10-07 2014-09-02 Samsung Display Co., Ltd. Pixel circuit, organic electro-luminescent display apparatus using the pixel circuit and method of driving the apparatus
KR101500761B1 (ko) * 2008-07-14 2015-03-09 소니 주식회사 주사 구동 회로 및 주사 구동 회로를 구비한 표시 장치
KR20170124062A (ko) * 2016-09-12 2017-11-09 엘지디스플레이 주식회사 유기발광 표시장치
US9984617B2 (en) 2010-01-20 2018-05-29 Semiconductor Energy Laboratory Co., Ltd. Display device including light emitting element
US10032413B2 (en) 2015-05-28 2018-07-24 Lg Display Co., Ltd. Organic light emitting display
KR20190088800A (ko) * 2018-01-19 2019-07-29 삼성전자주식회사 누설 전류를 감소시키기 위한 디스플레이 및 전자 장치
US10504435B2 (en) 2016-03-22 2019-12-10 Samsung Display Co., Ltd. Pixel and an organic light-emitting display apparatus
KR20200034788A (ko) * 2017-08-02 2020-03-31 선전 차이나 스타 옵토일렉트로닉스 세미컨덕터 디스플레이 테크놀로지 컴퍼니 리미티드 Amoled 표시 패널의 구동 회로 및 amoled 표시 패널
US11296120B2 (en) 2009-10-09 2022-04-05 Semiconductor Energy Laboratory Co., Ltd. Shift register and display device and driving method thereof

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101324756B1 (ko) * 2005-10-18 2013-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그의 구동방법
WO2008136229A1 (ja) * 2007-04-27 2008-11-13 Kyocera Corporation 画像表示装置およびその駆動方法
US8358258B1 (en) * 2008-03-16 2013-01-22 Nongqiang Fan Active matrix display having pixel element with light-emitting element
JP5505757B2 (ja) * 2008-03-25 2014-05-28 Ｎｌｔテクノロジー株式会社 液晶表示装置の製造方法および液晶表示装置
KR101802137B1 (ko) 2008-07-10 2017-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 전자 기기
JP5245678B2 (ja) * 2008-09-24 2013-07-24 カシオ計算機株式会社 信号シフト装置、シフトレジスタ、電子機器及び信号シフト装置の駆動方法
KR20200085934A (ko) * 2008-10-03 2020-07-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
US8741702B2 (en) 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
EP2180518B1 (en) 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
KR101667909B1 (ko) 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
TWI655780B (zh) 2008-11-07 2019-04-01 日商半導體能源研究所股份有限公司 半導體裝置和其製造方法
JP5491833B2 (ja) * 2008-12-05 2014-05-14 株式会社半導体エネルギー研究所 半導体装置
JP2010266490A (ja) * 2009-05-12 2010-11-25 Sony Corp 表示装置
WO2011027656A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
WO2011046015A1 (en) 2009-10-16 2011-04-21 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and semiconductor device
JP2011107692A (ja) * 2009-10-20 2011-06-02 Semiconductor Energy Lab Co Ltd 表示装置の駆動方法、表示装置、及び電子機器。
US9159253B2 (en) * 2009-11-03 2015-10-13 Jessica Wang Lighting display having animated effect
KR101750982B1 (ko) 2009-11-06 2017-06-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR101042956B1 (ko) * 2009-11-18 2011-06-20 삼성모바일디스플레이주식회사 화소 회로 및 이를 이용한 유기전계발광 표시장치
KR101127582B1 (ko) * 2010-01-04 2012-03-27 삼성모바일디스플레이주식회사 화소 회로, 유기 전계 발광 표시 장치 및 그 구동 방법
US8947337B2 (en) 2010-02-11 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2012017843A1 (en) * 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit
KR101928897B1 (ko) * 2010-08-27 2018-12-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 반도체 장치
KR20120065137A (ko) * 2010-12-10 2012-06-20 삼성모바일디스플레이주식회사 화소, 이를 이용한 표시 장치, 및 그의 구동 방법
CN102693696B (zh) * 2011-04-08 2016-08-03 京东方科技集团股份有限公司 像素电路结构及驱动像素电路结构的方法
JP6018409B2 (ja) 2011-05-13 2016-11-02 株式会社半導体エネルギー研究所 発光装置
US20130021320A1 (en) * 2011-07-18 2013-01-24 Chimei Innolux Corporation Pixel element, display panel thereof, and control method thereof
US9095031B2 (en) * 2011-11-01 2015-07-28 Boe Technology Group Co., Ltd. Organic light emitting diode driving circuit, display panel, display and driving method
CN102708791B (zh) * 2011-12-01 2014-05-14 京东方科技集团股份有限公司 像素单元驱动电路和方法、像素单元以及显示装置
JP6056175B2 (ja) 2012-04-03 2017-01-11 セイコーエプソン株式会社 電気光学装置及び電子機器
KR20140000075A (ko) * 2012-06-22 2014-01-02 삼성디스플레이 주식회사 파워 유닛 및 이를 구비하는 유기 발광 표시 장치
JP2014219516A (ja) 2013-05-07 2014-11-20 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 画素回路及びその駆動方法
TWI462081B (zh) * 2013-05-10 2014-11-21 Au Optronics Corp 畫素電路
CN104575366B (zh) * 2013-10-15 2017-04-19 昆山工研院新型平板显示技术中心有限公司 一种扫描驱动电路结构及有机发光显示器
JP6164059B2 (ja) * 2013-11-15 2017-07-19 ソニー株式会社 表示装置、電子機器、及び表示装置の駆動方法
CN104732914A (zh) * 2013-12-19 2015-06-24 昆山工研院新型平板显示技术中心有限公司 有机发光器件像素电路及驱动方法和显示器的像素电路
CN103681773A (zh) * 2013-12-27 2014-03-26 京东方科技集团股份有限公司 一种有机电致发光显示器件、其制备方法及显示装置
CN104978923B (zh) * 2014-04-08 2018-01-05 昆山工研院新型平板显示技术中心有限公司 有机发光显示器扫描驱动方法
JP6232661B2 (ja) * 2014-05-02 2017-11-22 株式会社Ｊｏｌｅｄ 薄膜トランジスタ装置、及びそれを用いた表示装置
CN104064146B (zh) * 2014-06-23 2017-01-18 上海天马有机发光显示技术有限公司 有机发光二极管像素补偿电路及其显示面板、显示装置
CN105280136B (zh) * 2014-07-10 2018-11-30 信利半导体有限公司 一种amoled像素电路及其驱动方法
JP2016062076A (ja) * 2014-09-22 2016-04-25 Ｎｌｔテクノロジー株式会社 画素回路、その駆動方法及び表示装置
TWI533278B (zh) * 2014-10-31 2016-05-11 友達光電股份有限公司 畫素結構及其驅動方法
JP6618779B2 (ja) * 2014-11-28 2019-12-11 株式会社半導体エネルギー研究所 半導体装置
CN104575394B (zh) * 2015-02-03 2017-02-22 深圳市华星光电技术有限公司 Amoled像素驱动电路及像素驱动方法
JP2016029492A (ja) * 2015-09-30 2016-03-03 株式会社Ｊｏｌｅｄ 表示素子、表示装置、及び、電子機器、並びに、表示素子の駆動方法、及び、表示装置の駆動方法
JP6721328B2 (ja) * 2015-12-21 2020-07-15 株式会社ジャパンディスプレイ 表示装置
TWI571854B (zh) * 2015-12-30 2017-02-21 友達光電股份有限公司 發光二極體裝置控制方法
SG10201701689UA (en) 2016-03-18 2017-10-30 Semiconductor Energy Lab Semiconductor device, semiconductor wafer, and electronic device
CN106504703B (zh) * 2016-10-18 2019-05-31 深圳市华星光电技术有限公司 Amoled像素驱动电路及驱动方法
CN106531067B (zh) * 2016-12-23 2019-08-30 上海天马有机发光显示技术有限公司 一种像素电路及其显示装置
JP6914732B2 (ja) * 2017-05-29 2021-08-04 キヤノン株式会社 発光装置及び撮像装置
JP2017187798A (ja) * 2017-06-27 2017-10-12 株式会社半導体エネルギー研究所 表示装置
US10304377B2 (en) * 2017-08-02 2019-05-28 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Driving circuit for AMOLED display panel and AMOLED display panel
US10467953B2 (en) * 2017-09-29 2019-11-05 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd Pixel driving circuit and organic light-emitting diode (OLED) display
JP7011449B2 (ja) 2017-11-21 2022-01-26 ソニーセミコンダクタソリューションズ株式会社 画素回路、表示装置および電子機器
CN110176213B (zh) * 2018-06-08 2023-09-26 京东方科技集团股份有限公司 像素电路及其驱动方法、显示面板
KR20190143309A (ko) * 2018-06-20 2019-12-30 삼성전자주식회사 픽셀 및 이를 포함하는 유기전계발광 표시장치
KR102514242B1 (ko) 2018-06-20 2023-03-28 삼성전자주식회사 픽셀 및 이를 포함하는 유기전계발광 표시장치
US20220190097A1 (en) * 2019-04-26 2022-06-16 Sharp Kabushiki Kaisha Display device
CN110942743B (zh) * 2019-12-26 2021-04-13 云谷（固安）科技有限公司 像素电路的驱动方法、显示面板和显示装置
TWI740516B (zh) 2020-05-28 2021-09-21 元太科技工業股份有限公司 顯示面板
CN113744631B (zh) * 2020-05-28 2023-08-29 元太科技工业股份有限公司 显示面板
CN111785210A (zh) * 2020-07-16 2020-10-16 京东方科技集团股份有限公司 像素电路及其驱动方法、显示基板、显示装置
CN112992070B (zh) * 2021-02-25 2023-04-07 合肥维信诺科技有限公司 像素电路及其驱动方法、显示面板及显示装置

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10239699A (ja) 1997-02-25 1998-09-11 Advanced Display:Kk 液晶表示装置
JP2001147659A (ja) 1999-11-18 2001-05-29 Sony Corp 表示装置
KR100481593B1 (ko) * 2000-04-21 2005-04-08 세이코 엡슨 가부시키가이샤 전기 광학 장치
JP2002244617A (ja) 2001-02-15 2002-08-30 Sanyo Electric Co Ltd 有機ｅｌ画素回路
US7456810B2 (en) * 2001-10-26 2008-11-25 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and driving method thereof
JP4498669B2 (ja) * 2001-10-30 2010-07-07 株式会社半導体エネルギー研究所 半導体装置、表示装置、及びそれらを具備する電子機器
JP2003295825A (ja) * 2002-02-04 2003-10-15 Sanyo Electric Co Ltd 表示装置
JP2004145278A (ja) * 2002-08-30 2004-05-20 Seiko Epson Corp 電子回路、電子回路の駆動方法、電気光学装置、電気光学装置の駆動方法及び電子機器
US6958651B2 (en) * 2002-12-03 2005-10-25 Semiconductor Energy Laboratory Co., Ltd. Analog circuit and display device using the same
JP4515082B2 (ja) * 2002-12-03 2010-07-28 株式会社半導体エネルギー研究所 アナログ回路並びにアナログ回路を用いた表示装置及び電子機器
KR100502912B1 (ko) * 2003-04-01 2005-07-21 삼성에스디아이 주식회사 발광 표시 장치 및 그 표시 패널과 구동 방법
GB0308167D0 (en) * 2003-04-09 2003-05-14 Koninkl Philips Electronics Nv Active matrix array device electronic device and operating method for an active matrix device
JP2004341144A (ja) * 2003-05-15 2004-12-02 Hitachi Ltd 画像表示装置
JP2004341351A (ja) * 2003-05-16 2004-12-02 Toshiba Matsushita Display Technology Co Ltd アクティブマトリクス型表示装置
JP4467910B2 (ja) * 2003-05-16 2010-05-26 東芝モバイルディスプレイ株式会社 アクティブマトリクス型表示装置
TW200428688A (en) * 2003-06-05 2004-12-16 Au Optronics Corp Organic light-emitting display and its pixel structure
KR100560780B1 (ko) * 2003-07-07 2006-03-13 삼성에스디아이 주식회사 유기전계 발광표시장치의 화소회로 및 그의 구동방법
JP2005275276A (ja) * 2004-03-26 2005-10-06 Sanyo Electric Co Ltd 表示装置および表示装置制御方法
US20050212787A1 (en) * 2004-03-24 2005-09-29 Sanyo Electric Co., Ltd. Display apparatus that controls luminance irregularity and gradation irregularity, and method for controlling said display apparatus
US7245297B2 (en) * 2004-05-22 2007-07-17 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
JP4558391B2 (ja) * 2004-06-30 2010-10-06 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー アクティブマトリクス型表示装置
KR100592641B1 (ko) * 2004-07-28 2006-06-26 삼성에스디아이 주식회사 화소 회로 및 그것을 채용한 유기 발광 표시 장치
KR100673759B1 (ko) * 2004-08-30 2007-01-24 삼성에스디아이 주식회사 발광 표시장치
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
KR100602352B1 (ko) * 2004-11-22 2006-07-18 삼성에스디아이 주식회사 화소 및 이를 이용한 발광 표시장치
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
KR100731741B1 (ko) * 2005-04-29 2007-06-22 삼성에스디아이 주식회사 유기전계발광장치
EP1764770A3 (en) * 2005-09-16 2012-03-14 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method of display device
KR101324756B1 (ko) * 2005-10-18 2013-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그의 구동방법
KR100732828B1 (ko) * 2005-11-09 2007-06-27 삼성에스디아이 주식회사 화소 및 이를 이용한 발광 표시장치

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9330602B2 (en) 2008-07-14 2016-05-03 Sony Corporation Display device that switches light emission states multiple times during one field period
US10019948B2 (en) 2008-07-14 2018-07-10 Sony Corporation Display device that switches light emission states multiple times during one field period
US10366657B2 (en) 2008-07-14 2019-07-30 Sony Corporation Display device that switches light emission states multiple times during one field period
KR101500761B1 (ko) * 2008-07-14 2015-03-09 소니 주식회사 주사 구동 회로 및 주사 구동 회로를 구비한 표시 장치
US8988325B2 (en) 2008-07-14 2015-03-24 Sony Corporation Display device that switches light emission states multiple times during one field period
KR101532183B1 (ko) * 2008-07-14 2015-06-29 소니 주식회사 주사 구동 회로 및 주사 구동 회로를 구비한 표시 장치
US9659529B2 (en) 2008-07-14 2017-05-23 Sony Corporation Display device that switches light emission states multiple times during one field period
KR101022106B1 (ko) * 2008-08-06 2011-03-17 삼성모바일디스플레이주식회사 유기전계발광표시장치
US8269703B2 (en) 2008-08-06 2012-09-18 Samsung Display Co., Ltd. Organic light emitting display device
US8823609B2 (en) 2009-10-07 2014-09-02 Samsung Display Co., Ltd. Pixel circuit, organic electro-luminescent display apparatus using the pixel circuit and method of driving the apparatus
US11296120B2 (en) 2009-10-09 2022-04-05 Semiconductor Energy Laboratory Co., Ltd. Shift register and display device and driving method thereof
US9984617B2 (en) 2010-01-20 2018-05-29 Semiconductor Energy Laboratory Co., Ltd. Display device including light emitting element
US10565929B2 (en) 2015-05-28 2020-02-18 Lg Display Co., Ltd. Organic light emitting display
US10032413B2 (en) 2015-05-28 2018-07-24 Lg Display Co., Ltd. Organic light emitting display
US10504435B2 (en) 2016-03-22 2019-12-10 Samsung Display Co., Ltd. Pixel and an organic light-emitting display apparatus
KR20170124062A (ko) * 2016-09-12 2017-11-09 엘지디스플레이 주식회사 유기발광 표시장치
KR20200034788A (ko) * 2017-08-02 2020-03-31 선전 차이나 스타 옵토일렉트로닉스 세미컨덕터 디스플레이 테크놀로지 컴퍼니 리미티드 Amoled 표시 패널의 구동 회로 및 amoled 표시 패널
KR20190088800A (ko) * 2018-01-19 2019-07-29 삼성전자주식회사 누설 전류를 감소시키기 위한 디스플레이 및 전자 장치

Also Published As

Publication number Publication date
TWI446323B (zh) 2014-07-21
US20080143653A1 (en) 2008-06-19
TW200842804A (en) 2008-11-01
JP2008151963A (ja) 2008-07-03
US8477085B2 (en) 2013-07-02
CN101206832A (zh) 2008-06-25

Similar Documents

Publication Publication Date Title
TWI446323B (zh) 半導體裝置及其驅動方法
KR101278205B1 (ko) 표시 장치 및 표시 장치의 구동방법
KR101391967B1 (ko) 표시장치 및 그의 구동방법
KR101239162B1 (ko) 표시장치와 그 구동방법, 반도체장치, 및 전자기기
US7928929B2 (en) Display device and driving method thereof
JP5057731B2 (ja) 表示装置、モジュール、及び電子機器
JP5656321B2 (ja) 半導体装置、表示装置、表示モジュール及び電子機器
TW201239854A (en) Display device, driving method of display device, and electronic appliance
KR20080098487A (ko) 반도체장치와, 이 반도체장치를 구비한 표시장치 및전자기기
JP2007086762A (ja) 表示装置及びその駆動方法
JP2016042195A (ja) 表示装置
JP2019061286A (ja) 表示装置
JP2021103315A (ja) 表示装置
JP2014002417A (ja) 半導体装置、表示装置、表示モジュール及び電子機器
JP2019066896A (ja) 半導体装置
JP2017187798A (ja) 表示装置
JP2015007790A (ja) 表示装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E601 Decision to refuse application