KR20080047384A

KR20080047384A - 반도체 세라믹, 적층형 반도체 세라믹 커패시터, 반도체세라믹의 제조방법, 및 적층형 반도체 세라믹 커패시터의제조방법

Info

Publication number: KR20080047384A
Application number: KR1020087006167A
Authority: KR
Inventors: 미츠토시 카와모토
Original assignee: 가부시키가이샤 무라타 세이사쿠쇼
Priority date: 2006-05-31
Filing date: 2007-05-28
Publication date: 2008-05-28
Also published as: EP2371791A3; US7872854B2; EP2371790A2; WO2007139061A1; EP2025655A1; CN101346325B; JP4978845B2; EP2371791A2; CN101346325A; KR100930801B1; EP2371790A3; EP2025655A4; JPWO2007139061A1; EP2025655B1; US20080186655A1

Abstract

본 발명의 반도체 세라믹은 도너 원소가 Ti 원소 100몰에 대하여 0.8~2.0몰의 범위로 결정 입자 중에 고용하고, 결정 입자에는 도너 원소보다도 적은 양으로 억셉터 원소가 고용하며, 또한 억셉터 원소가 Ti 원소 100몰에 대하여 0.3~1.0몰의 범위로 결정 입계 중에 존재하고, 결정 입자의 평균 입경은 1.0㎛이하이다. 이 반도체 세라믹을 이용하여 적층형 반도체 세라믹 커패시터를 얻는다. 그때, 환원 소성을 행하는 1차 소성처리에서, 냉각 개시시의 산소 분압을 소성과정에 있어서의 산소 분압의 1.0×10⁴배 이상으로 설정하여 냉각 처리한다. 이것에 의해 결정 입자의 평균 입경을 1.0㎛이하로 미립화하여도, 5000 이상의 큰 겉보기 비유전율(εr_APP)과 10 이상의 비저항(logρ)(ρ:Ω·㎝)을 가지는 SrTi0₃계 입계 절연형의 반도체 세라믹, 및 이것을 이용한 적층형 반도체 세라믹 커패시터, 그리고 이들의 제조방법을 실현한다.

도너 원소, 억셉터 원소, 저융점 산화물, 내부전극, 외부전극, 가소 분말, 열처리 분말

Description

반도체 세라믹, 적층형 반도체 세라믹 커패시터, 반도체 세라믹의 제조방법, 및 적층형 반도체 세라믹 커패시터의 제조방법{SEMICONDUCTOR CERAMIC, LAMINATED SEMICONDUCTOR CERAMIC CAPACITOR, METHOD FOR FABRICATING SEMICONDUCTOR CERAMIC, AND METHOD FOR FABRICATING LAMINATED SEMICONDUCTOR CERAMIC CAPACITOR}

본 발명은 반도체 세라믹, 적층형 반도체 세라믹 커패시터, 반도체 세라믹의 제조방법, 및 적층형 반도체 세라믹 커패시터의 제조방법에 관한 것으로, 보다 상세하게는 SrTiO₃계 입계(粒界) 절연형의 반도체 세라믹, 및 이것을 이용한 적층형 반도체 세라믹 커패시터, 그리고 이들의 제조방법에 관한 것이다.

최근의 일렉트로닉스 기술의 발전과 함께, 전자부품의 소형화가 급속히 진행되고 있다. 그리고, 적층 세라믹 커패시터의 분야에서도, 소형화·대용량화의 요구가 높아지고 있으며, 이 때문에 비유전율이 높은 세라믹 재료의 개발과 유전체 세라믹층의 박층화·다층화가 진행되고 있다.

예를 들면, 특허문헌 1에는, 일반식: {Ba₁ _-x- _yCa_xRe_yO}_mTiO₂+αMgO+βMnO(Re는 Y, Gd, Tb, Dy, Ho, Er, 및 Yb의 군에서 선택되는 희토류(希土類) 원소, α, β, m, x, 및 y는 각각, 0.001≤α≤0.05, 0.001≤β≤0.025, 1.000＜m≤1.035, 0.02≤x≤0.15, 및 0.001≤y≤0.06)로 표현되는 유전체 세라믹이 제안되어 있다.

특허문헌 1에는, 상기 유전체 세라믹을 사용한 적층 세라믹 커패시터가 개시되어 있는데, 세라믹층 1층당 두께가 2㎛, 유효 유전체 세라믹층의 총 수가 5이며 비유전율(εr)이 1200~3000, 유전 손실이 2.5%이하인 적층 세라믹 커패시터를 얻을 수 있다.

한편, 특허문헌 1의 적층 세라믹 커패시터는 세라믹 자체의 유전체로서의 작용을 이용한 것인데, 이것과는 원리적으로 다른 반도체 세라믹 커패시터의 연구·개발도 왕성하게 행해지고 있다.

이 중 SrTiO₃계 입계 절연형의 반도체 세라믹은 세라믹 성형체를 환원 분위기하에서 소성(1차 소성)하여 세라믹 성형체를 반도체화한 후, 세라믹 성형체에 Bi₂O₃ 등을 포함하는 산화제를 도포하고, 그 후 산화 분위기하에서 소성(2차 소성(재산화))함으로써, 결정 입계를 절연체화한 것이다. SrTiO₃ 자체의 비유전율(εr)은 약 200으로 작지만, 결정 입계에서 정전 용량을 취득하고 있으므로, 결정 입경을 크게 하여 결정 입계의 개수를 작게 함으로써 겉보기 비유전율(εr_APP)을 크게 할 수 있다.

예를 들면, 특허문헌 2에서는, 결정 입자의 평균 입경이 10㎛이하이며 최대 입경이 20㎛이하인 SrTiO₃계 입계 절연형 반도체 자기(磁器) 소체가 제안되어 있는 데, 단층 구조의 반도체 세라믹 커패시터이지만, 결정 입자의 평균 입경이 8㎛인 경우에서 겉보기 비유전율(εr_APP)이 9000인 반도체 자기 소체를 얻을 수 있다.

[특허문헌 1] 일본국 특허공개 평11-302072호 공보

[특허문헌 2] 일본국 특허 제2689439호 명세서

<발명이 해결하고자 하는 과제>

그러나, 특허문헌 1의 유전체 세라믹을 사용하여 세라믹층의 박층화·다층화를 추진하면, 비유전율(εr)이 저하하거나, 정전 용량의 온도 특성이 악화하고, 또한 단락 불량이 급증한다는 문제점이 있었다.

이 때문에, 예를 들면 100μF이상의 대용량을 가지는 박층의 적층 세라믹 커패시터를 얻고자 한 경우, 유전체 세라믹층 1층당 두께를 1㎛정도로 하면서, 700층~1000층 정도의 적층 수가 필요해지는 것으로부터, 실용화가 곤란한 상황에 있다.

한편, 특허문헌 2에 기재되어 있는 바와 같은 SrTiO₃계 입계 절연형의 반도체 세라믹은 양호한 주파수 특성이나 온도 특성을 가지며, 유전 손실(tanδ)도 작다. 또한, 겉보기 비유전율(εr_APP)의 전계 의존성도 작고, 또한 배리스터 특성을 가지고 있어, 고전압이 인가되어도 소자가 파괴되어 버리는 것을 회피할 수 있는 것으로부터, 커패시터 분야에의 응용이 기대되고 있다.

그러나, 이 종류의 반도체 세라믹은 상술한 바와 같이 결정 입자의 입경을 크게 함으로써 큰 겉보기 비유전율(εr_APP)을 얻고 있기 때문에, 결정 입자의 입경을 작게 하면 겉보기 비유전율(εr_APP)도 작아져 유전 특성의 저하를 초래한다. 따라서, 박층화의 촉진과 유전 특성의 향상을 양립시키는 것은 곤란하다고 하는 문제점이 있었다.

또한, 반도체 세라믹을 적층형 커패시터로서 실용화하기 위해서는 박층화하여도 충분한 절연성을 확보할 필요가 있는데, 적층형 반도체 세라믹 커패시터의 경우, 적층형 세라믹 커패시터 정도의 절연성을 확보하도록 한 것은 아직 실현되어 있지 않은 상황에 있다.

본 발명은 이와 같은 사정을 감안하여 이루어진 것으로서, 결정 입자의 평균 입경을 1.0㎛이하로 미립화하여도, 큰 겉보기 비유전율(εr_APP)을 가지면서, 절연성도 뛰어난 SrTiO₃계 입계 절연형의 반도체 세라믹, 및 이것을 이용한 적층형 반도체 세라믹 커패시터, 상기 반도체 세라믹의 제조방법, 및 상기 적층형 반도체 세라믹 커패시터의 제조방법을 제공하는 것을 목적으로 한다.

<과제를 해결하기 위한 수단>

SrTiO₃계 입계 절연형의 반도체 세라믹에서는, 세라믹을 반도체화시키기 위해, 도너(donor) 원소를 결정 입자에 고용(固溶)시키고 있다. 한편, 억셉터 원소를 결정 입자에 고용시키면, 도너 원소에 의한 작용이 상쇄(相殺)된다고 생각되는 것으로부터, 반도체 세라믹에서는 도너 원소와 함께, 억셉터 원소를 결정 입자에 고용시키고자 하는 기술적 사상은 아직 상기되지 않고 있었다.

그럼에도 본 발명자는 도너 원소와 더불어 억셉터 원소를 결정 입자에 고용시켜 시행 착오하며, 예의 연구를 행한 바, 소정량의 도너 원소와 함께 상기 도너 원소보다도 적은 양으로 억셉터 원소를 결정 입자에 고용시키면서, 소정량의 억셉터 원소(결정 입자에 고용한 억셉터 원소와 동일한지 아닌지는 관계없음)를 결정 입계에 존재시킴으로써, 결정 입자의 평균 입경을 1.0㎛이하로 미립화하여도, 5000 이상의 큰 겉보기 비유전율(εr_APP)을 가짐과 동시에, 10 이상의 큰 비저항(logρ)(ρ:Ω·㎝)을 가지는 SrTiO₃계 입계 절연형의 반도체 세라믹을 얻을 수 있다고 하는 지견을 얻었다.

본 발명은 이와 같은 지견에 근거하여 이루어진 것으로서, 본 발명에 따른 반도체 세라믹은 SrTiO₃계 입계 절연형의 반도체 세라믹으로서, 도너 원소가 Ti 원소 100몰에 대하여 0.8~2.0몰의 범위로 결정 입자 중에 고용됨과 동시에, 억셉터 원소가 상기 도너 원소보다도 적은 양으로 상기 결정 입자 중에 고용되고, 또한, 억셉터 원소가 상기 Ti 원소 100몰에 대하여 0.3~1.0몰의 범위로 결정 입계 중에 존재하면서, 결정 입자의 평균 입경이 1.0㎛이하인 것을 특징으로 하고 있다.

또한, 본 발명의 반도체 세라믹은 상기 도너 원소에는, La, Sm, Dy, Ho, Y, Nd, Ce, Nb, Ta, 및 W 중에서 선택된 적어도 1종의 원소가 포함되는 것을 특징으로 하고 있다.

또한, 본 발명의 반도체 세라믹은 상기 억셉터 원소에는, Mn, Co, Ni, 및 Cr 중 적어도 1종의 원소가 포함되는 것을 특징으로 하고 있다.

또한, 본 발명의 반도체 세라믹은 상기 결정 입자 중에 함유되는 억셉터 원소와 상기 결정 입계 중에 함유되는 억셉터 원소가 동일 원소인 것을 특징으로 하고 있다.

또한, 본 발명의 반도체 세라믹은 상기 결정 입자 중에 함유되는 억셉터 원소와 상기 결정 입계 중에 함유되는 억셉터 원소가 이종(異種) 원소인 것을 특징으로 하고 있다.

또한, SiO₂ 등의 저융점 산화물을 상기 Ti 원소 100몰에 대하여 0.1몰 이하의 범위로 함유시킴으로써, 상기 억셉터 원소의 결정 입계에의 편석(偏析)을 촉진할 수 있다.

즉, 본 발명의 반도체 세라믹은 저융점 산화물이 상기 Ti 원소 100몰에 대하여 0.1몰 이하의 범위로 함유되어 있는 것을 특징으로 하고 있다.

또한, 본 발명의 반도체 세라믹은 상기 저융점 산화물이 SiO₂인 것을 특징으로 하고 있다.

또한, 본 발명에 따른 적층형 반도체 세라믹 커패시터는 상기 반도체 세라믹으로 부품 소체가 형성됨과 동시에, 내부전극이 상기 부품 소체에 마련되면서, 상기 부품 소체의 표면에 상기 내부전극과 전기적으로 접속 가능해진 외부전극이 형성되어 있는 것을 특징으로 하고 있다.

또한, 본 발명에 따른 반도체 세라믹의 제조방법은 SrTiO₃계 입계 절연형의 반도체 세라믹의 제조방법으로서, 도너 화합물 및 억셉터 화합물을 포함하는 세라믹 소원료(ceramic raw material)를 소정량 칭량하여 혼합 분쇄한 후, 가소 처리를 행하여 가소 분말을 제작하는 가소 분말 제작공정과, 소정량의 억셉터 화합물을 상기 가소 분말과 혼합하고, 열처리를 행하여 열처리 분말을 제작하는 열처리 분말 제작공정과, 상기 열처리 분말에 환원 분위기하에서의 1차 소성처리를 행한 후, 약환원 분위기하, 대기 분위기하, 또는 산화 분위기하에서 2차 소성처리를 행하는 소성 공정을 포함하며, 상기 도너 화합물은 도너 원소가 Ti 원소 100몰에 대하여 0.8~2.0몰의 범위가 되도록 칭량함과 동시에, 상기 소정량의 억셉터 화합물은 억셉터 원소가 상기 Ti 원소 100몰에 대하여 0.3~1.0몰의 범위가 되도록 칭량하여, 상기 가소 분말과 혼합하는 것을 특징으로 하고 있다.

본 발명자가 한층 더 예의 연구를 거듭한 결과, 적층형 반도체 세라믹 커패시터의 중간 공정인 환원 소성 프로세스, 즉 1차 소성처리에서, 냉각 개시시의 산소 분압을 소성과정의 산소 분압의 1.0×10⁴배 이상으로 설정하여 냉각 처리를 행함으로써, 비저항을 보다 크게 할 수 있어, 절연성을 보다 한층 향상할 수 있는 것을 알 수 있었다.

즉, 본 발명에 따른 적층형 반도체 세라믹 커패시터의 제조방법은 SrTiO₃계 입계 절연형의 적층형 반도체 세라믹 커패시터의 제조방법으로서, 도너 화합물 및 억셉터 화합물을 포함하는 세라믹 소원료를 소정량 칭량하여 혼합 분쇄한 후, 가소 처리를 행하여 가소 분말을 제작하는 가소 분말 제작공정과, 또한, 억셉터 화합물을 상기 가소 분말과 혼합하고, 열처리를 행하여 열처리 분말을 제작하는 열처리 분말 제작공정과, 상기 열처리 분말에 성형 가공을 가하여 세라믹 그린시트를 제작하고, 그 후 내부전극층과 세라믹 그린시트를 교대로 적층하여 세라믹 적층체를 형성하는 세라믹 적층체 형성 공정과, 환원 분위기하, 상기 세라믹 적층체에 1차 소성처리를 행한 후, 약환원 분위기하, 대기 분위기하, 또는 산화 분위기하에서 2차 소성처리를 행하는 소성 공정을 포함하며, 상기 1차 소성처리는 승온, 소성, 냉각의 각 과정을 가지는 소성 프로파일(firing profile)에 근거하여 실행함과 동시에, 냉각 개시시의 산소 분압을 소성과정에 있어서의 산소 분압의 1.0×10⁴배 이상으로 설정하는 것을 특징으로 하고 있다.

또한, 상기 "냉각 개시시"란, 냉각과정 돌입시 뿐만 아니라, 냉각과정 돌입 후, 소성로 내의 온도가 소성 최고 온도에서 소정 온도만큼 저하할 때까지의 단시간도 포함하는 것으로 한다.

<발명의 효과>

본 발명의 SrTiO₃계 입계 절연형의 반도체 세라믹에 의하면, La나 Sm 등의 도너 원소가 Ti 원소 100몰에 대하여 0.8~2.0몰의 범위로 결정 입자 중에 고용됨과 동시에, Mn이나 Co 등의 억셉터 원소가 상기 도너 원소보다도 적은 양으로 상기 결정 입자 중에 고용되고, 또한, 억셉터 원소가 상기 Ti 원소 100몰에 대하여 0.3~1.0몰의 범위로 결정 입계 중에 존재하면서, 결정 입자의 평균 입경이 1.0㎛이하이므로, 결정 입자의 평균 입경이 1.0㎛이하여도, 겉보기 비유전율(εr_APP)이 5000 이상이며, 비저항(logρ)(ρ:Ω·㎝)이 10 이상인 전기적 특성이 뛰어난 큰 겉보기 비유전율(εr_APP)과 큰 비저항을 가지는 반도체 세라믹을 얻을 수 있다.

또한, 결정 입자 중에 함유되는 억셉터 원소와 결정 입계 중에 함유되는 억셉터 원소는 동일 원소여도 이종 원소여도 상기 작용 효과를 나타낼 수 있다.

또한, SiO₂ 등의 저융점 산화물이 상기 Ti 원소 100몰에 대하여 0.1몰 이하의 범위로 함유되어 있으므로, 억셉터 원소의 결정 입계에의 편석이 촉진되어, 소망의 전기적 특성을 가지는 반도체 세라믹을 용이하게 얻을 수 있다.

또한, 본 발명의 적층형 반도체 세라믹 커패시터에 의하면, 상기 반도체 세라믹으로 부품 소체가 형성됨과 동시에, 내부전극이 상기 부품 소체에 마련되면서, 상기 부품 소체의 표면에 상기 내부전극과 전기적으로 접속 가능해진 외부전극이 형성되어 있으므로, 부품 소체를 구성하는 반도체 세라믹층을 1.0㎛정도로 박층화하여도 큰 겉보기 비유전율(εr_APP)을 가지고, 또한 비저항도 크며, 종래의 적층형 세라믹 커패시터에 비해서도 손색이 없는 절연성을 확보할 수 있으며, 따라서 박층·대용량의 실용 가치가 있는 적층형 반도체 세라믹 커패시터를 실현하는 것이 가능해진다.

또한, 본 발명의 반도체 세라믹의 제조방법에 의하면, 도너 화합물 및 억셉터 화합물을 포함하는 세라믹 소원료를 소정량 칭량하여 혼합 분쇄한 후, 가소 처리를 행하여 가소 분말을 제작하는 가소 분말 제작공정과, 소정량의 억셉터 화합물을 상기 가소 분말과 혼합하고, 열처리를 행하여 열처리 분말을 제작하는 열처리 분말 제작공정과, 상기 열처리 분말에 환원 분위기하에서의 1차 소성처리를 행한 후, 약환원 분위기하, 대기 분위기하, 또는 산화 분위기하에서 2차 소성처리를 행하는 소성 공정을 포함하며, 상기 도너 화합물은 도너 원소가 Ti 원소 100몰에 대하여 0.8~2.0몰의 범위가 되도록 칭량함과 동시에, 상기 소정량의 억셉터 화합물은 억셉터 원소가 상기 Ti 원소 100몰에 대하여 0.3~1.0몰의 범위가 되도록 칭량하여, 상기 가소 분말과 혼합하므로, 소망의 큰 겉보기 비유전율(εr_APP)을 확보한 후에, 비저항을 보다 크게 하는 것이 가능한 반도체 세라믹을 얻을 수 있다.

또한, 본 발명의 적층형 반도체 세라믹 커패시터의 제조방법에 의하면, 냉각 개시시의 산소 분압을 소성과정의 산소 분압의 1.0×10⁴배 이상으로 설정하므로, 1차 소성의 냉각과정에서는 산소 분압이 상승한 상태에서 냉각 처리를 행할 수 있고, 이것에 의해 소망의 큰 겉보기 비유전율(εr_APP)을 확보한 후에, 비저항을 보다 크게 하는 것이 가능해져, 절연성을 보다 한층 향상시킬 수 있는 적층형 반도체 세라믹 커패시터를 제조할 수 있다.

도 1은 본 발명에 따른 반도체 세라믹을 사용하여 제조된 적층형 반도체 세라믹 커패시터의 한 실시의 형태를 모식적으로 나타낸 단면도이다.

도 2는 소성 프로파일과 기전력(起電力)의 경시 변화의 한 예를 나타내는 도면이다.

<부호의 설명>

1: 부품 소체 1a~1g: 반도체 세라믹층

2: 내부전극

다음으로, 본 발명의 실시의 형태를 상세히 설명한다.

본 발명의 한 실시의 형태로서의 반도체 세라믹은 SrTiO₃계 입계 절연형의 반도체 세라믹으로서, 도너 원소가 Ti 원소 100몰에 대하여 0.8~2.0몰의 범위로 결정 입자 중에 고용됨과 동시에, 억셉터 원소가 상기 도너 원소보다도 적은 양으로 상기 결정 입자 중에 고용되어 있다. 또한, 억셉터 원소가 상기 도너 원소보다도 적은 양으로 상기 Ti 원소 100몰에 대하여 0.3~1.0몰의 범위로 결정 입계 중에 존재하면서, 결정 입자의 평균 입경이 1.0㎛이하로 되어 있다.

종래부터, 세라믹을 반도체화시키기 위해 도너 원소를 결정 입자에 고용시키는 것은 주지(周知)이지만, 억셉터 원소를 도너 원소와 함께 결정 입자에 고용시키는 것은 도너 원소에 의한 작용이 상쇄된다고 생각되는 것으로부터, 통상은 행해지지 않았다.

그럼에도, 본 발명자는 도너 원소와 더불어 억셉터 원소를 결정 입자에 고용시켜 시행 착오하며, 예의 연구를 행한 바, 소정량의 도너 원소와 함께 상기 도너량보다도 적은 양으로 억셉터 원소를 결정 입자에 고용시키면서, 소정량의 억셉터 원소를 결정 입계에 존재시킴으로써, 결정 입자의 평균 입경을 1.0㎛이하로 미립화하여도, 5000 이상의 큰 겉보기 비유전율(εr_APP)과 10 이상의 큰 비저항(log ρ)(ρ:Ω·㎝)을 가지는 SrTiO₃계 입계 절연형의 반도체 세라믹을 얻을 수 있다는 것을 발견하였다.

그리고 이것에 의해, 1.0㎛이하로 박층화하여도 종래의 유전체 세라믹에 비하여 큰 겉보기 비유전율(εr_APP)을 가지며, 또한 종래의 유전체 세라믹에 비해서도 손색이 없는 절연성을 가지는 전기적 특성이 뛰어난 반도체 세라믹을 얻는 것이 가능해진다.

여기서, 도너 원소의 함유 몰 량을 Ti 원소 100몰에 대하여 0.8~2.0몰로 한 것은 이하의 이유에 따른다.

Sr 원소보다도 가수(價數)가 큰 도너 원소를 결정 입자에 고용시키면서, 환원 분위기에서 소성처리를 행함으로써 세라믹을 반도체화하는 것이 가능해지는데, 그 함유 몰 량은 겉보기 비유전율(εr_APP)에 영향을 준다. 즉, 상기 도너 원소가 Ti 원소 100몰에 대하여 0.8몰 미만인 경우는 소망의 큰 겉보기 비유전율(εr_APP)을 얻을 수 없다. 한편, 도너 원소가 Ti lOO몰에 대하여 2.0몰을 넘으면 Sr 사이트에의 고용 한계를 넘어 버려 도너 원소가 결정 입계에 석출해 버리며, 이 때문에 겉보기 비유전율(εr_APP)이 극단적으로 저하하여, 유전 특성의 열화를 초래한다.

그리하여, 본 실시의 형태에서는, 상술한 바와 같이 Ti 원소 100몰에 대하여 0.8~2.0몰로 하고 있다.

그리고, 이와 같은 도너 원소로서는, 결정 입자에 고용하여 도너로서의 작용 을 가지는 것이라면 특별히 한정되는 것은 아니며, 예를 들면, La, Sm, Dy, Ho, Y, Nd, Ce 등의 희토류 원소나, Nb, Ta, W 등을 사용할 수 있다.

또한, 본 실시의 형태에서는, 억셉터 원소도 결정 입자에 고용하면서, 결정 입계 중에도 Ti 원소 100몰에 대하여 0.3~1.0몰의 범위로 존재하게 되는데, 결정 입자에 고용하는 억셉터 원소와, 결정 입계에 존재하는 억셉터 원소는 동일 원소여도 이종 원소여도 된다.

그리고, 이와 같은 억셉터 원소로서는, 결정 입자에 고용한 경우에 억셉터로서 작용하는 것이라면 특별히 한정되는 것은 아니며, Mn, Co, Ni, Cr 등의 천이 금속 원소를 사용할 수 있다.

여기서, 결정 입계에 존재하는 억셉터 원소의 함유 몰 량을 Ti 원소 100몰에 대하여 0.3~1.0몰로 한 것은 이하의 이유에 따른다.

반도체 세라믹 중에 억셉터 원소를 함유시켜서 결정 입계에 존재시키면, 2차 소성시에 결정 입계에 존재하는 상기 억셉터 원소가 산소를 결정 입계에 흡착하고, 이것에 의해 유전 특성을 향상시킬 수 있다.

그러나, 억셉터 원소의 결정 입계 중의 함유 몰 량이 Ti 원소 100몰에 대하여 0.3몰 미만인 경우는 겉보기 비유전율(εr_APP)을 충분히 향상시킬 수 없고, 또한 비저항도 작다. 한편, 결정 입계 중의 억셉터 원소의 함유 몰 량이 Ti 원소 100몰에 대하여 1.0몰을 넘어버리면, 평균 입경도 1.0㎛를 넘어버려 결정 입자의 조대화를 초래하여, 소망의 박층화가 곤란해지며, 또한 비저항도 저하한다.

그리하여, 본 실시의 형태에서는, 결정 입계에 있어서의 억셉터 원소의 함유 몰 량을 Ti 원소 100몰에 대하여 0.3~1.0몰이 되도록 조정하고 있다.

또한, 결정 입자에 고용되는 억셉터 원소의 결정 입자 중의 함유 몰 량은 도너 원소보다도 적은 양이면 특별히 한정되는 것은 아니지만, Ti 원소 100몰에 대하여 0.008~0.08몰이 바람직하다. 이것은 결정 입자에 고용하는 억셉터 원소의 함유 몰 량이 Ti 원소 100몰에 대하여 0.008몰 미만이 되면, 결정 입자 중의 억셉터 원소의 함유 몰 량이 지나치게 적기 때문에, 비저항을 충분히 향상시킬 수 없게 될 우려가 있다. 한편, Ti 원소 100몰에 대하여 0.08몰을 넘으면, 도너 원소에 대하여 억셉터 원소가 과잉해져, 비저항은 커져도 겉보기 비유전율(εr_APP)의 저하를 초래할 우려가 있기 때문이다.

또한, 결정 입자에 고용되는 억셉터 원소의 함유량을 억셉터 원소와 도너 원소의 비(억셉터 원소/도너 원소)로 바꿔 말하면 1/10~1/1000, 바람직하게는 1/10~1/100이 된다.

또한, 상기 반도체 세라믹 중, 특히 결정 입계 중에, Ti 원소 100몰에 대하여 0.1몰 이하의 범위로 저융점 산화물을 첨가하는 것도 바람직하다. 이와 같은 저융점 산화물을 첨가함으로써, 소결성을 향상시킬 수 있음과 동시에 상기 억셉터 원소의 결정 입계에의 편석을 촉진할 수 있다.

또한, 저융점 산화물의 함유 몰 량이 Ti 원소 100몰에 대하여, 0.1몰을 넘으면 겉보기 비유전율(εr_APP)의 저하를 초래할 우려가 있는 것으로부터, 저융점 산화 물을 첨가하는 경우는 상술한 바와 같이 Ti 원소 100몰에 대하여 0.1몰 이하로 하는 것이 바람직하다.

그리고, 이와 같은 저융점 산화물로서는, 특별히 한정되는 것은 아니며, SiO₂, B나 알칼리 금속 원소(K, Li, Na 등)를 함유한 유리 세라믹, 구리-텅스텐 산화물 등을 사용할 수 있는데, SiO₂가 많이 사용된다.

또한, Sr 사이트와 Ti 사이트의 배합 몰 비(m)는 화학량론 조성(m=1.000)의 근방이면, 특별히 한정되는 것은 아니지만, 0.995≤m≤1.020이 되도록 하는 것이 바람직하다. 이것은 배합 몰 비(m)가 0.995 미만이 되면, 결정 입자의 입경이 커져 평균 입경이 1.0㎛를 넘어버릴 우려가 있으며, 한편, 배합 몰 비(m)가 1.020을 넘으면, 화학량론 조성으로부터의 편위(偏位)가 커져 소결이 곤란해질 우려가 있기 때문이다. 그리고, 배합 몰 비(m)는 또한 0.995≤m≤1.010이 바람직하고, 보다 바람직하게는 1.000＜m≤1.010이다.

또한, 반도체 세라믹의 결정 입자의 평균 입경은 상술한 조성 범위와 더불어 제조 조건을 제어함으로써, 용이하게 1.0㎛이하로 제어할 수 있다.

상기 적층형 반도체 세라믹 커패시터는 본 발명의 반도체 세라믹으로 이루어지는 부품 소체(1)에 내부전극(2(2a~2f))이 매설됨과 동시에, 상기 부품 소체(1)의 양단부에는 외부전극(3a,3b)이 형성되어 있다.

즉, 부품 소체(1)는 복수의 반도체 세라믹층(1a~1g)과 내부전극(2a~2f)이 교대로 적층된 적층 소결체로 이루어지며, 내부전극(2a,2c,2e)은 외부전극(3a)과 전기적으로 접속되고, 내부전극(2b,2d,2f)은 외부전극(3b)과 전기적으로 접속되어 있다. 그리고, 내부전극(2a,2c,2e)과 내부전극(2b,2d,2f)의 대향면간에서 정전 용량을 형성하고 있다.

상기 적층형 반도체 세라믹 커패시터는 부품 소체(1)가 상술한 반도체 세라믹으로 형성되어 있으므로, 5000 이상의 겉보기 비유전율(εr_APP)과 10 이상의 비저항(logρ)(ρ:Ω·㎝)을 얻을 수 있다. 따라서, 상기 조성 성분을 가지는 반도체 세라믹이 얻어진다면, 그 제조방법은 특별히 한정되는 것은 아니다.

그러나, 환원 분위기하에서 행하는 1차 소성처리에 있어서, 냉각 개시시의 산소 분압을 소성과정의 산소 분압의 1.0×10⁴배 이상으로 설정하여 냉각 처리를 행함으로써, 5000 이상의 겉보기 비유전율(εr_APP)을 확보하면서, 보다 한층 큰 비저항을 가지는 반도체 세라믹 커패시터를 제조할 수 있는 것으로부터, 이러한 제조방법으로 제조하는 것이 보다 바람직하다.

이하, 이 바람직한 제조법에 대하여 상세히 설명한다.

우선, 세라믹 소원료로서 SrCO₃ 등의 Sr 화합물, La나 Sm 등의 도너 원소를 함유한 도너 화합물, Mn이나 Co 등의 억셉터 화합물, 및 바람직하게는 비표면적이 10㎡/g이상(평균 입경: 약 0.1㎛이하)으로 된 TiO₂ 등의 Ti 화합물을 각각 준비하 고, 도너 원소의 함유 몰 량이 Ti 원소 100몰에 대하여, 0.8~2.0몰이 되도록 도너 화합물을 칭량하고, 또한 소정량의 Sr 화합물 및 Ti 화합물을 칭량한다.

이어서, 이 칭량물에 소정량의 분산제를 첨가하고, PSZ(Partially Stabilized Zirconia; "부분 안정화 지르코니아") 볼 등의 분쇄 매체 및 물과 함께 볼 밀에 투입하고, 상기 볼 밀 내에서 충분히 습식 혼합하여 슬러리를 제작한다.

다음으로, 이 슬러리를 증발 건조시킨 후, 대기 분위기하, 소정 온도(예를 들면, 1300℃~1450℃)로 2시간 정도, 가소 처리를 가하여, 도너 원소 및 억셉터 원소가 고용한 가소 분말을 제작한다.

이어서, SiO₂ 등의 저융점 산화물의 함유 몰 량이 Ti 원소 100몰에 대하여 0~0.12몰이 되도록 칭량하고, 또한 Mn이나 Co 등의 억셉터 원소의 함유 몰 량이 Ti 원소 100몰에 대하여, 0.3~1.0몰이 되도록 억셉터 화합물을 칭량한다. 이어서 이들 저융점 산화물 및 억셉터 화합물을 상기 가소 분말 및 순수(純水) 그리고 필요에 따라 분산제를 첨가하여 충분히 습식 혼합한 후에 증발 건조를 행하고, 그 후 대기 분위기하, 소정 온도(예를 들면, 600℃)로 5시간 정도, 열처리를 행하여, 열처리 분말을 제작한다.

다음으로, 이 열처리 분말에 톨루엔, 알코올 등의 유기 용매나 분산제를 적량 첨가하고, 그 후, 다시 상기 분쇄 매체와 함께 볼 밀에 투입하여, 상기 볼 밀 내에서 충분히 습식으로 혼합한다. 이어서, 유기 바인더나 가소제를 적량 첨가하여 충분히 장시간 습식으로 혼합하고, 이것에 의해 세라믹 슬러리를 얻는다.

다음으로, 닥터 블레이드법(doctor blade method), 립 코터법(lip coating method), 다이 코터법(die coating method) 등의 성형 가공법을 사용하여 세라믹 슬러리에 성형 가공을 가하여, 소성 후의 두께가 소정 두께(예를 들면, 1~2㎛정도)가 되도록 세라믹 그린시트를 제작한다.

이어서, 세라믹 그린시트상에, 내부전극용 도전성 페이스트를 스크린 인쇄, 그라비어 인쇄하거나, 또는 진공 증착이나 스퍼터링 등을 가하여, 상기 세라믹 그린시트의 표면에 소정 패턴의 도전막을 형성한다.

또한, 내부전극용 도전성 페이스트에 함유되는 도전성 재료로서는 특별히 한정되는 것은 아니지만, Ni나 Cu 등의 비금속 재료를 사용하는 것이 바람직하다.

이어서, 도전막이 형성된 세라믹 그린시트를 소정 방향으로 복수매 적층함과 동시에, 도전막이 형성되어 있지 않은 외층용의 세라믹 그린시트를 적층한 후, 압착하고, 소정 치수로 절단하여 세라믹 적층체를 제작한다.

그리고 그 후, 대기 분위기하에서 온도 200~300℃, 또한 필요에 따라서 약환원 분위기하, 700~800℃의 온도로 탈바인더 처리를 행한다. 이어서, H₂ 가스와 N₂ 가스가 소정의 유량비(예를 들면, H₂/N₂=0.025/100~1/100)가 되도록 환원 분위기로 된 소성로를 사용하여, 상기 소성로 내에서, 1150~1300℃의 온도로 2시간 정도, 1차 소성을 행하여, 세라믹 적층체를 반도체화한다. 즉, 가소 온도(1300~1450℃) 이하의 저온으로 1차 소성을 행하여, 세라믹 적층체를 반도체화한다.

그리고, 이 1차 소성처리에 있어서, 소성 후의 냉각 개시시에 소성로 내의 산소 분압을 급격하게 상승시키고, 냉각 개시시의 산소 분압(냉각시 산소 분압)을 소성과정에서의 산소 분압(소성시 산소 분압)의 1.0×10⁴배 이상으로 설정하여 냉각 처리를 행하고, 이것에 의해, 보다 큰 비저항을 얻도록 하고 있다.

즉, 본 실시의 형태에서는, 소성 후의 냉각 개시시에 수증기를 소성로 내에 대량으로 공급하고, 또한 소성로 내의 H₂ 가스의 공급 유량을 소정량(예를 들면, 1/10)만큼 감소함으로써, 소성로 내의 산소 분압을 급격하게 상승시키고, 냉각시 산소 분압과 소성시 산소 분압의 비, 즉 산소 분압비(ΔPO₂)를 1.0×10⁴ 이상으로 설정하여 냉각 처리를 행하고, 이것에 의해 5000 이상의 겉보기 비유전율(εr_APP)을 확보하면서, 보다 한층 큰 비저항을 얻고 있다.

또한, 상기 "냉각 개시시"란, 냉각과정 돌입시 뿐만 아니라, 냉각과정 돌입 후, 소성로 내의 온도가 소성 최고 온도에서 소정 온도(예를 들면, 30~50℃)만큼 저하할 때까지의 단시간도 포함한다.

여기서, 냉각시 산소 분압을 소성시 산소 분압의 1.0×10⁴배 이상으로 설정한 이유를 도 2를 참조하면서 설명한다.

도 2는 소성 프로파일과 기전력(E)의 경시 변화를 나타낸 도면이다. 가로축이 시간(hr), 왼쪽 세로축이 온도(℃), 오른쪽 세로축이 기전력(E(V))이며, 실선이 소성 프로파일, 1점 쇄선이 기전력의 경시 변화를 나타내고 있다.

즉, 소성 프로파일은 소성처리의 개시시에는, 화살표(A)로 나타내는 바와 같 이 소성로 내의 온도를 승온시키고(승온과정), 이어서 화살표(B)로 나타내는 바와 같이 최고 소성 온도(Tmax)(본 실시의 형태에서는, 1150~1300℃)로 2시간 정도 유지하고(소성과정), 그 후 화살표(C)로 나타내는 바와 같이 소성로 내의 온도를 강온(降溫)시켜 피소성물을 냉각시키고 있다(냉각과정).

한편, 기전력(E(V))과 소성로 내의 산소 분압(PO₂(atm)) 사이에는, 수식(1)에 나타내는 바와 같이 네른스트의 식이 성립한다.

E=(2.15×10^-5×T)×ln(PO₂/0.206)…(1)

여기서, T는 소성로 내의 절대 온도(K)이다.

따라서 기전력(E)을 측정함으로써, 산소 분압(PO₂)을 구할 수 있다.

그리고, 소성로 내에서의 기전력(E)의 경시 변화를 직삽식(直揷式; direct insert type)의 지르코니아 산소 센서로 측정하면서, 냉각과정 돌입시에 소성로 내에 수증기를 공급하고, 또한 필요에 따라 소성로 내에의 수소 가스의 공급 유량을 감소한 바, 도 2의 1점 쇄선으로 나타내는 바와 같이, 소성로 내의 온도가 소성 최고 온도(Tmax)에서 소정 온도(ΔT)(예를 들면, 30~50℃)만큼 저하한 시점에서 기전력(E)은 항상 극소가 되고, 그 후 기전력(E)은 서서히 상승하는 것이 판명되었다. 따라서, 수식(1)로부터, 소성로 내의 온도가 소성 최고 온도(Tmax)에서 소정 온도(ΔT)만큼 저하한 시점에서 산소 분압(PO₂)은 극대가 된다.

그리하여, 본 발명자는 극대가 되는 산소 분압(PO₂)을 냉각시 산소 분압으로 하고, 소성 최고 온도(Tmax) 때의 산소 분압을 소성시 산소 분압으로 하여, 소성로 내에의 수증기의 공급 유량과 H₂ 가스의 공급 유량을 조정하면서 양자의 산소 분압비(ΔPO₂)(=냉각시 산소 분압/소성시 산소 분압)를 각각 달리하여, 반복해서 실험을 행하였다. 그리고 그 결과, 상기 산소 분압비(ΔPO₂)를 1.0×10⁴ 이상으로 함으로써, 5000 이상의 겉보기 비유전율(εr_APP)을 확보하면서, 보다 한층 큰 비저항을 얻을 수 있다고 하는 것이 판명되었다.

이들 이유로부터 본 실시의 형태에서는, 상기 산소 분압비(ΔPO₂)를 1.0×10⁴배 이상으로 하여 냉각 처리를 행하고 있다.

그리고 이와 같이 1차 소성하여 세라믹 적층체를 반도체화한 후, 약환원 분위기하, 대기 분위기하, 또는 산화 분위기하에서 Ni나 Cu 등의 내부전극 재료가 산화하지 않도록 600~900℃의 저온도로 1시간, 2차 소성을 행하여, 반도체 세라믹을 재산화하여 입계 절연층을 형성하고, 이것에 의해 내부전극(2)이 매설된 부품 소체(1)가 제작된다.

다음으로, 부품 소체(1)의 양단면에 외부전극용 도전성 페이스트를 도포하고, 굽기 처리(baking treatment)를 행하여, 외부전극(3a,3b)을 형성하고, 이것에 의해 적층형 반도체 세라믹 커패시터가 제조된다.

또한, 외부전극용 도전성 페이스트에 함유되는 도전성 재료에 대해서도 특별히 한정되는 것은 아니지만, Ga, In, Ni, Cu 등의 재료를 사용하는 것이 바람직하 고, 또한, 전극상에 Ag 전극을 형성하는 것도 가능하다.

또한, 외부전극(3a,3b)의 형성방법으로서, 세라믹 적층체의 양단면에 외부전극용 도전성 페이스트를 도포한 후, 세라믹 적층체와 동시에 소성처리를 가하도록 해도 된다.

이와 같이 본 실시의 형태에서는, 상술한 반도체 세라믹을 사용하여 적층형 반도체 세라믹 커패시터를 제조하고 있으므로, 각 반도체 세라믹층(1a~1g)의 층 두께를 1㎛이하로 박층화하는 것이 가능해진다. 또한 박층화하여도 1층당의 겉보기 비유전율(εr_APP)이 5000 이상으로 크고, 또한 비저항(logρ)(ρ:Ω·㎝)도 10 이상으로 크며, 종래의 적층형 세라믹 커패시터와 비교해도 손색이 없는 양호한 절연성을 가지는 소형·대용량의 적층형 반도체 세라믹 커패시터를 얻을 수 있다. 또한, 대용량의 탄탈 커패시터에 비해, 극성을 우려할 필요가 없고 취급성이 용이하며, 고주파수역에서도 저항이 작은 것으로부터, 이들 탄탈 커패시터의 대체품으로서도 유용하다.

또한, SrTiO₃계 입계 절연형의 반도체 세라믹은 <발명이 해결하고자 하는 과제>의 항목에서도 기술한 바와 같이, 배리스터 특성을 가지는 것이 알려져 있는데, 본 실시의 형태에서는 결정 입자의 평균 입경이 1.0㎛이하로 미립이기 때문에, 배리스터 전압을 높게 할 수 있다. 따라서 전압-전류 특성이 직선성(直線性)을 나타내는 통상의 전계 강도 영역(예를 들면, 1V/㎛)에서 커패시터로서 사용함으로써, 커패시터로서의 범용 용도가 넓어진다. 또한, 배리스터 특성을 가지는 것으로부터, 이상(異常)한 고전압이 소자에 인가되어도, 소자가 파괴되는 것을 방지할 수 있어, 신뢰성이 뛰어난 커패시터를 얻을 수 있다.

또한, 상술한 바와 같이 배리스터 전압을 높게 할 수 있는 것으로부터, 서지(surge) 전압 등에 대해서도 파괴되는 것을 회피 가능한 커패시터를 실현할 수 있다. 즉, ESD(electro-static discharge; 정전기 방전) 용도로 사용되는 저용량 커패시터에서는 내(耐) 서지 특성이 요구되는데, 파괴 전압이 높기 때문에 내 ESD 보증 커패시터로서의 용도로서도 사용할 수 있다.

또한, 본 발명은 상기 실시의 형태에 한정되는 것은 아니다. 도 1에서는, 다수의 반도체 세라믹층(1a~1g)과 내부전극(2a~2f)이 교대로 적층되어 이루어지는 적층형 반도체 세라믹 커패시터를 나타내었는데, 반도체 세라믹의 단판(單板)(예를 들면, 두께가 200㎛정도)의 표면에 내부전극을 증착 등으로 형성하고, 이 단판의 수 층(예를 들면, 2, 3층)을 접착제 등으로 서로 붙인 구조를 가지는 적층형 반도체 세라믹 커패시터도 가능하다. 이와 같은 구조는 예를 들면, 저용량의 용도로 이용되는 적층형 반도체 세라믹 커패시터에 유효하다.

또한, 상기 실시의 형태에서는, 고용체를 고상법(固相法; solid phase method)으로 제작하고 있는데, 고용체의 제작방법은 특별히 한정되는 것은 아니며, 예를 들면 수열(水熱) 합성법, 졸겔법(sol·gel method), 가수 분해법, 공침법(coprecipitation method) 등 임의의 방법을 사용할 수 있다.

또한, 상기의 실시의 형태에서는, 입계 절연층을 형성하기 위한 2차 소성(재산화 처리)을 대기 분위기 중에서 행하고 있는데, 필요에 따라 대기 분위기보다도 약간 산소 농도를 낮추어도 소기(所期)의 작용 효과를 얻을 수 있다.

또한, 상기 적층형 반도체 세라믹 커패시터의 제조방법에서는, 1차 소성처리에 있어서, 냉각 개시시의 산소 분압을 소성과정의 산소 분압의 1.0×10⁴배 이상으로 설정하여 냉각 처리를 행하고 있는데, 소성로 내의 산소 분압을 상술과 같이 특단으로 변경하지 않고 1차 소성처리를 행한 경우여도, 5000 이상의 겉보기 비유전율(εr_APP)과 10 이상의 비저항(logρ)(ρ:Ω·㎝)을 얻는 것이 가능하다. 이 경우, 반도체 세라믹은 대개 이하와 같이 하여 제조할 수 있다.

즉, 도너 원소가 Ti 원소 100몰에 대하여 0.8~2.0몰의 범위가 되도록 도너 화합물을 칭량하고, 또한 억셉터 화합물을 포함하는 소정의 세라믹 소원료를 소정량 칭량하여 혼합 분쇄한 후, 가소 처리를 행하여 가소 분말을 제작한다. 이어서, 억셉터 원소가 상기 Ti 원소 100몰에 대하여 0.3~1.0몰의 범위가 되도록 억셉터 화합물을 칭량하고, 또한 SiO₂ 등의 저융점 산화물을 필요에 따라 칭량하여, 이들을 상기 가소 분말과 혼합하고, 열처리를 행하여 열처리 분말을 제작한다. 그리고, 상기 열처리 분말에 환원 분위기하에서의 1차 소성처리를 행한 후, 약환원 분위기하, 대기 분위기하, 또는 산화 분위기하에서 2차 소성처리를 행함으로써, 반도체 세라믹을 제조할 수도 있다.

다음으로, 본 발명의 실시예를 구체적으로 설명한다.

<실시예 1>

실시예 1에서는, 단층 구조의 반도체 세라믹 커패시터를 제작하여, 전기적 특성을 평가하였다.

세라믹 소원료로서 SrCO₃, LaCl₃, MnCl₂, 및 비표면적이 30㎡/g(평균 입경: 약 30㎚)의 TiO₂를 준비하고, 반도체 세라믹이 표 1의 조성을 가지도록 이들 세라믹 소원료를 칭량하였다. 또한 이 칭량물 100중량부에 대하여 2중량부의 폴리카르본산암모늄염을 분산제로서 첨가하고, 이어서, 직경 2㎜의 PSZ 볼 및 순수와 함께 볼 밀에 투입하고, 상기 볼 밀 내에서 16시간 습식 혼합하여 슬러리를 제작하였다.

다음으로, 이 슬러리를 증발 건조시킨 후, 대기 분위기하, 1400℃의 온도로 2시간 가소 처리를 가하여, La 원소 및 Mn 원소가 고용한 가소 분말을 얻었다.

다음으로, Mn 원소 및 SiO₂의 함유 몰 량이 결정 입계 중에서, Ti 원소 100몰에 대하여, 표 1과 같이 MnCl₂ 수용액 및 SiO₂ 졸(sol) 액을 상기 가소 분말에 첨가하였다. 이어서, 순수 그리고 필요에 따라 분산제를 첨가하여 16시간 습식 혼합한 후에 증발 건조를 행하고, 그 후 대기 분위기하, 600℃의 온도로 5시간, 열처리를 행하여, 열처리 분말을 얻었다. 한편, MnCl₂ 수용액을 대신하여 MnO₂ 졸을 사용해도 되며, SiO₂ 졸 액을 대신하여 테트라에톡시실란(Si(OC₂H₅)₄)을 사용해도 된다.

다음으로, 톨루엔, 알코올 등의 유기 용매, 및 분산제를 상기 열처리 분말에 적량 첨가하고, 다시 직경 2㎜의 PSZ 볼과 함께 볼 밀에 투입하여, 상기 볼 밀 내에서 습식으로 6시간 혼합하였다. 그리고 그 후, 바인더로서의 폴리비닐부티랄(PVB)이나 가소제로서의 디옥틸프탈레이트(DOP)를 적량 첨가하고, 또한 습식으로 16시간 혼합 처리를 행하여, 이것에 의해 세라믹 슬러리를 제작하였다.

다음으로, 닥터 블레이드법을 사용하여 이 세라믹 슬러리에 성형 가공을 가하여, 세라믹 그린시트를 제작하였다. 이어서, 이 세라믹 그린시트를 소정의 크기로 찍어내어, 두께가 0.5㎜정도가 되도록 겹치고, 열 압착을 행하여 세라믹 성형체를 제작하였다.

이어서, 이 세라믹 성형체를 세로 5㎜, 가로 5㎜로 절단한 후, 대기 분위기하, 대기 분위기하에서 온도 250℃, 또한 약환원 분위기하, 800℃의 온도로 5시간 탈바인더 처리를 행하였다. 이어서, H₂ 가스와 N₂ 가스의 유량비가 H₂:N₂=1:100으로 된 강환원 분위기하, 1200~1250℃의 온도로 2시간, 1차 소성을 행하여, 반도체화하였다. 그리고 그 후, 대기 분위기하, 800℃의 온도로 1시간, 2차 소성을 행하고 재산화 처리를 가하여, 입계 절연형의 반도체 세라믹을 제작하였다.

이어서, In-Ga를 양단면에 도포하여 외부전극을 형성하고, 이것에 의해 시료 번호 1~15의 시료를 제작하였다.

다음으로, 각 시료를 주사형(走査型) 전자 현미경(SEM)으로 관찰하고, 시료 표면이나 파단면의 SEM 사진을 화상 분석하여, 결정 입자의 평균 입경(평균 결정 입경)을 구하였다.

또한, 각 시료에 대하여, 임피던스 애널라이저(휴렛 패커드사 제품: HP4194A)를 사용하고, 주파수 1㎑, 전압 1V의 조건으로 정전 용량을 측정하여, 측정한 정전 용량과 시료 치수로부터 겉보기 비유전율(εr_APP)을 산출하였다.

또한, 시료 번호 1~15의 각 시료에 대하여, 5~500V의 직류 전압을 2분간 인가하고, 그 누설 전류로부터 절연 저항(IR)을 측정하였다. 그리고, 이 절연 저항(IR) 및 시료 치수로부터 1V/㎛의 전계 강도하에 있어서의 비저항(logρ)(ρ:Ω·㎝)을 구하였다.

표 1은 시료 번호 1~15의 결정 입자 및 결정 입계에 있어서의 조성 및 그 측정 결과를 나타내고 있다.

*는 본 발명의 범위 외

이 표 1로부터 명백하듯이 시료 번호 11은 억셉터 원소인 Mn이 결정 입자 중에 전혀 함유되어 있지 않기 때문에, 겉보기 비유전율(εr_APP)은 5000을 넘고 있지만, 비저항(logρ)은 9.5로 낮아, 10 이하가 되어 소망의 고(高)비저항을 얻을 수 없었다.

시료 번호 12는 도너 원소인 La의 결정 입자 중의 함유 몰 량이 Ti 원소 100몰에 대하여 0.6몰로서 0.8몰 미만이기 때문에, 겉보기 비유전율(εr_APP)이 4500이 되어 5000 미만으로 저하하였다.

시료 번호 13은 상기 La의 결정 입자 중의 함유 몰 량이 Ti 원소 100몰에 대하여 2.5몰로 과잉이기 때문에, 겉보기 비유전율(εr_APP)이 3700이 되어, 극단적으로 저하하였다.

시료 번호 14는 결정 입계 중의 Mn의 함유 몰 량이 Ti 원소 100몰에 대하여 0.25몰로서, 0.3몰 미만이기 때문에, 겉보기 비유전율(εr_APP)이 2840이 되어 5000 미만으로 저하하고, 또한 비저항(logρ)은 8.7로 낮아졌다.

시료 번호 15는 결정 입계 중의 Mn의 함유 몰 량이 Ti 원소 100몰에 대하여 1.5몰로서, 1.0몰을 넘기 때문에, 평균 결정 입경이 1.8㎛로 조대화(粗大化)하고, 또한 비저항(logρ)도 8.1로 낮아졌다.

또한, 저융점 산화물인 SiO₂의 함유 몰 량이 Ti 원소 100몰에 대하여, 0.1몰을 넘으면 겉보기 비유전율(εr_APP)의 저하를 초래할 우려가 있는 것으로부터 SiO₂의 함유 몰 량은 Ti 원소 100몰에 대하여 0.1몰 이하로 하는 것이 바람직하다.

이에 대하여 시료 번호 1~10은 도너 원소인 La의 결정 입자 중의 함유 몰 량이 Ti 원소 100몰에 대하여 0.8~2.0몰이며, 결정 입자 중에는 La와 함께 억셉터 원소인 Mn이 고용되고, 결정 입계에도 Ti 원소 100몰에 대하여 0.3~1.0몰의 Mn이 존재하고 있다. 또한, SiO₂를 함유시키고 있는데, 그 함유 몰 량은 Ti 원소 100몰에 대하여 0.1몰 이하이므로, 평균 결정 입경은 0.4~0.9㎛가 되고, 겉보기 비유전율(εr_APP)도 5010~6310이 되며, 또한, 비저항(logρ)은 10.0~10.4가 되었다. 즉, 평균 결정 입경이 1.0㎛이하이면서, 겉보기 비유전율(εr_APP)이 5000 이상, 비저항(logρ)이 10 이상인 양호한 전기적 특성을 가지는 반도체 세라믹을 얻을 수 있다는 것을 알 수 있었다.

또한, 시료 번호 7은 평균 결정 입경이 0.9㎛로서, 1.0㎛이하이기는 하지만, 약간 커졌다. 이것은 Sr 사이트와 Ti 사이트의 배합 몰 비(m)(=Sr 사이트/Ti 사이트)가 0.995로 작기 때문이라고 생각된다. 즉, 배합 몰 비(m)가 화학량론 조성으로부터 지나치게 떨어져서 과도하게 작아지면, 평균 결정 입경은 조대화하는 경향에 있다고 생각된다.

<실시예 2>

실시예 2에서는, <실시예 1>의 시료 번호 1 및 2와 동일 조성의 시료에 대하여, 1차 소성의 냉각과정에서 산소 분압을 다르게 한 시료 번호 21~25의 시료(단판 구조의 반도체 세라믹 커패시터)를 제작하고, 산소 분압 상승의 효과를 확인하였다.

즉, 우선, <실시예 1>과 동일한 방법·순서로 표 2의 시료 번호 21~25에 나타내는 조성을 가지는 세라믹 성형체를 제작하고, 이 세라믹 성형체를 세로 5㎜, 가로 5㎜로 절단한 후, 대기 분위기하, 온도 250℃, 또한 약환원 분위기하, 800℃의 온도로 5시간 탈바인더 처리를 행하였다.

이어서, H₂ 가스와 N₂ 가스의 유량비가 H₂:N₂=1:100으로 된 강환원 분위기하, 1200~1250℃의 온도로 2시간, 1차 소성을 행하였다. 또한, 이때, 산소 분압비(ΔPO₂)(=냉각시 산소 분압/소성시 산소 분압)가 표 2에 나타내는 값이 되도록, 소성로가 800℃가 될 때까지 산소 분압(PO₂)을 조정하면서 냉각 처리를 행하였다. 즉, 지르코니아 산소 센서를 소성로에 삽입하여 소성로 내의 기전력(E), 즉 산소 분압(PO₂)을 계측하면서, 냉각과정 개시시에 소성로 내에 수증기를 공급하고, 또한 필요에 따라 H₂ 가스의 공급량을 적절히 감소하여, 산소 분압비(ΔPO₂)가 표 2에 나타내는 값이 되도록 제어하고, 냉각 처리를 행하였다.

그리고 그 후, 대기 분위기하, 800℃의 온도로 1시간, 2차 소성을 행하고 재산화 처리를 가하여, 입계 절연형의 반도체 세라믹을 제작하였다. 이어서, In-Ga를 양단면에 도포하고, 이것에 의해 시료 번호 21~25의 시료를 제작하였다.

다음으로, 시료 번호 21~25의 각 시료에 대하여, <실시예 1>과 동일한 방법·순서로 평균 결정 입경, 겉보기 비유전율(εr_APP), 및 비저항(logρ)을 구하였다.

표 2는 시료 번호 21~25의 결정 입자 및 결정 입계에 있어서의 조성 및 측정 결과를 나타내고 있다. 표 2에는 비교를 위하여 <실시예 1>에서 제작한 시료 번호 1 및 2를 다시 나타내고 있다.

시료 번호 1, 및 시료 번호 21~23을 대비하면, 시료 번호 21은 냉각시에 산소 분압을 상승시키고 있지만 산소 분압비(ΔPO₂)가 2.3×10³으로서, 1.0×10⁴ 이하이므로, 비저항(logρ)은 냉각시의 산소 분압을 상승시키지 않은 시료 번호 1과 동일하며, 산소 분압 상승에 의한 비저항(logρ)의 상승 효과는 생기지 않았다.

이에 대하여 시료 번호 22는 산소 분압비(ΔPO₂)가 1.0×10⁴이며, 비저항(logρ)은 10.8로 상승하는 것을 알 수 있었다.

또한, 시료 번호 23은 산소 분압비(ΔPO₂)가 2.7×10⁵로 보다 크기 때문에 비저항(logρ)은 11.2가 되어, 비저항(logρ)은 더욱 상승하는 것을 알 수 있었다.

마찬가지로, 시료 번호 2, 및 시료 번호 24, 25를 대비하면, 시료 번호 2는 강환원 분위기하에서 행하여, 1차 소성의 냉각시에 산소 분압을 상승시키고 있지 않기 때문에 , 비저항(logρ)은 10.0에 머무르고 있다.

이에 대하여 시료 번호 24는 산소 분압비(ΔPO₂)를 1.8×10⁴로 설정하여 냉각 처리를 행하고 있으므로, 비저항(logρ)은 10.5로 상승하였다. 또한, 시료 번호 25는 산소 분압비(ΔPO₂)를 3.8×10⁵로 더욱 크게 설정하여 냉각 처리를 행하고 있으므로, 비저항(logρ)은 10.7이 되어, 더욱 상승하는 것을 알 수 있었다.

이와 같이 냉각시에 산소 분압비(ΔPO₂)를 1.0×10⁴ 이상으로 함으로써, 겉보기 비유전율(εr_APP)을 5000 이상을 확보하면서, 비저항(logρ)을 보다 상승시킬 수 있으며, 따라서 보다 한 층의 절연성 향상을 도모할 수 있는 것을 알 수 있었다. 또한, 유전체 세라믹이 동일한 조성 성분으로 이루어질 때는 산소 분압비(ΔPO₂)를 보다 크게 함으로써, 보다 큰 비저항(logρ)을 가지는 반도체 세라믹 커패시터를 얻을 수 있는 것을 알 수 있었다.

<실시예 3>

실시예 3에서는, <실시예 1>의 시료 번호 1과 동일 조성의 시료를 이용하여 적층 구조의 반도체 세라믹 커패시터를 제작하고, 전기적 특성을 평가하였다. 또한, 이 실시예 3에서도, 1차 소성의 냉각과정에서의 산소 분압을 다르게 하여 처리하였다.

즉, <실시예 1>과 동일한 방법·순서로, 표 3의 시료 번호 31, 32에 나타내는 조성의 세라믹 슬러리를 제작하고, 이어서, 립 코터법을 사용하여 이 세라믹 슬러리에 성형 가공을 가하여, 두께가 약 3.2㎛인 세라믹 그린시트를 제작하였다.

다음으로, Ni를 주성분으로 하는 내부전극용 도전성 페이스트를 준비하고, 상기 내부전극용 도전성 페이스트를 사용하여 스크린 인쇄법에 의해 세라믹 그린시트의 표면에 소정 패턴의 도전막을 형성하였다.

이어서, 도전막이 형성된 세라믹 그린시트간에 도전막이 형성되어 있지 않은 세라믹 그린시트를 5매 삽입하여 1조의 세라믹층을 제작하고, 이어서 이 세라믹층을 10층 적층하여, 또한 그 상하에 도전막이 형성되어 있지 않은 세라믹 그린시트를 부여하여 열 압착하고, 이것에 의해 세라믹 적층체를 얻었다.

다음으로, 이 세라믹 적층체를 소정 치수로 절단한 후, 대기 분위기하, 250℃의 온도로 6시간, 또한 1.4×10^-15㎫의 감압 분위기하, 800℃의 온도로 5시간, 탈바인더 처리를 행하였다.

그리고 그 후, H₂ 가스와 N₂ 가스의 유량비가 H₂:N₂=1:100으로 된 강환원 분위기하, 1200~1250℃의 온도로 2시간, 1차 소성을 행하여, 반도체화시켰다. 또한, 이때, 산소 분압비(ΔPO₂)(=냉각시 산소 분압/소성시 산소 분압)가 표 3에 나타내는 값이 되도록, <실시예 2>와 동일한 방법으로 산소 분압(PO₂)을 조정하면서 냉각 처리를 행하였다.

그리고 그 후, 대기 분위기하, 800℃의 온도로 1시간, 2차 소성을 행하고 재산화 처리를 가하여, 입계 절연형의 반도체 세라믹을 제작하였다. 이와 같이 하여 얻어진 반도체 세라믹은 길이: 2.0㎜, 폭: 1.2㎜, 두께: 1.0㎜이며, 반도체 세라믹 1층당 두께는 13㎛, 적층 수는 10층이었다.

이어서, 반도체 세라믹의 양단면을 연마한 후, 상기 양단면에 In-Ga를 도포하여 외부전극을 형성하고, 이것에 의해 시료 번호 31, 32의 시료를 제작하였다.

다음으로, 시료 번호 31, 32의 각 시료에 대하여, <실시예 1>과 동일한 방법·순서로 평균 결정 입경, 겉보기 비유전율(εr_APP), 및 비저항(logρ)을 구하였다.

표 3은 시료 번호 31, 32의 결정 입자 및 결정 입계에 있어서의 조성 및 측정 결과를 나타내고 있다.

이 표 3으로부터 명백하듯이 시료 번호 31, 32는 모두 평균 결정 입경이 1.0㎛이하이며, 또한 겉보기 비유전율(εr_APP)이 5000 이상이면서, 비저항(logρ)은 11.0 이상이 되었다. 즉, 적층형의 반도체 세라믹 커패시터에 있어서도, 높은 겉보기 비유전율(εr_APP)을 확보하면서, 보다 한층의 절연성 향상을 도모할 수 있는 것을 알 수 있었다.

Claims

SrTiO₃계 입계 절연형의 반도체 세라믹으로서,

도너 원소가 Ti 원소 100몰에 대하여 0.8~2.0몰의 범위로 결정 입자 중에 고용됨과 동시에, 억셉터 원소가 상기 도너 원소보다도 적은 양으로 상기 결정 입자 중에 고용되고,

또한, 억셉터 원소가 상기 Ti 원소 100몰에 대하여 0.3~1.0몰의 범위로 결정 입계 중에 존재하면서,

결정 입자의 평균 입경이 1.0㎛이하인 것을 특징으로 하는 반도체 세라믹.
제1항에 있어서, 상기 도너 원소에는, La, Sm, Dy, Ho, Y, Nd, Ce, Nb, Ta, 및 W 중에서 선택된 적어도 1종의 원소가 포함되는 것을 특징으로 하는 반도체 세라믹.
제1항 또는 제2항에 있어서, 상기 억셉터 원소에는, Mn, Co, Ni, 및 Cr 중 적어도 1종의 원소가 포함되는 것을 특징으로 하는 반도체 세라믹.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 결정 입자 중에 함유되는 억셉터 원소와 상기 결정 입계 중에 존재하는 억셉터 원소는 동일 원소인 것을 특 징으로 하는 반도체 세라믹.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 결정 입자 중에 함유되는 억셉터 원소와 상기 결정 입계 중에 존재하는 억셉터 원소는 이종(異種) 원소인 것을 특징으로 하는 반도체 세라믹.
제1항 내지 제5항 중 어느 한 항에 있어서, 저융점 산화물이 상기 Ti 원소 100몰에 대하여 0.1몰 이하의 범위로 포함되어 있는 것을 특징으로 하는 반도체 세라믹.
제6항에 있어서, 상기 저융점 산화물이 SiO₂인 것을 특징으로 하는 반도체 세라믹.
제1항 내지 제7항 중 어느 한 항에 기재된 반도체 세라믹으로 부품 소체가 형성됨과 동시에, 내부전극이 상기 부품 소체에 마련되면서, 상기 부품 소체의 표면에 상기 내부전극과 전기적으로 접속 가능해진 외부전극이 형성되어 있는 것을 특징으로 하는 적층형 반도체 세라믹 커패시터.
SrTiO₃계 입계 절연형의 반도체 세라믹의 제조방법으로서,

도너 화합물 및 억셉터 화합물을 포함하는 세라믹 소원료(ceramic raw material)를 소정량 칭량하여 혼합 분쇄한 후, 가소 처리를 행하여 가소 분말을 제작하는 가소 분말 제작공정과,

소정량의 억셉터 화합물을 상기 가소 분말과 혼합하고, 열처리를 행하여 열처리 분말을 제작하는 열처리 분말 제작공정과,

상기 열처리 분말에 환원 분위기하에서의 1차 소성처리를 행한 후, 약환원 분위기하, 대기 분위기하, 또는 산화 분위기하에서 2차 소성처리를 행하는 소성 공정을 포함하고,

상기 도너 화합물은 도너 원소가 Ti 원소 100몰에 대하여 0.8~2.0몰의 범위가 되도록 칭량함과 동시에, 상기 소정량의 억셉터 화합물은 억셉터 원소가 상기 Ti 원소 100몰에 대하여 0.3~1.0몰의 범위가 되도록 칭량하여, 상기 가소 분말과 혼합하는 것을 특징으로 하는 반도체 세라믹의 제조방법.
SrTiO₃계 입계 절연형의 적층형 반도체 세라믹 커패시터의 제조방법으로서,

도너 화합물 및 억셉터 화합물을 포함하는 세라믹 소원료를 소정량 칭량하여 혼합 분쇄한 후, 가소 처리를 행하여 가소 분말을 제작하는 가소 분말 제작공정과,

소정량의 억셉터 화합물을 상기 가소 분말과 혼합하고, 열처리를 행하여 열처리 분말을 제작하는 열처리 분말 제작공정과,

상기 열처리 분말에 성형 가공을 가하여 세라믹 그린시트를 제작하고, 그 후 내부전극층과 세라믹 그린시트를 교대로 적층하여 세라믹 적층체를 형성하는 세라믹 적층체 형성공정과,

환원 분위기하, 상기 세라믹 적층체에 1차 소성처리를 행한 후, 약환원 분위기하, 대기 분위기하, 또는 산화 분위기하에서 2차 소성처리를 행하는 소성 공정을 포함하고,

상기 1차 소성처리는 승온, 소성, 냉각의 각 과정을 가지는 소성 프로파일에 근거하여 실행함과 동시에, 냉각 개시시의 산소 분압을 소성과정에 있어서의 산소 분압의 1.0×10⁴배 이상으로 설정하는 것을 특징으로 하는 적층형 반도체 세라믹 커패시터의 제조방법.