KR20080009740A - 플라즈마 질화 처리 방법, 반도체 장치의 제조 방법 및플라즈마 처리 장치 - Google Patents

플라즈마 질화 처리 방법, 반도체 장치의 제조 방법 및플라즈마 처리 장치 Download PDF

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Abstract

본 발명에 따르면, 플라즈마 처리 장치의 처리 용기 내에서 피처리체 표면의 실리콘에 대하여, 복수의 슬롯을 갖는 평면 안테나에 의해 처리 용기 내에 마이크로파를 도입하여 형성되는 질소 함유 가스의 마이크로파 여기 고밀도 플라즈마를 작용시켜서, 500℃ 이상의 처리 온도에서 질화 처리를 실시한다.

Description

플라즈마 질화 처리 방법, 반도체 장치의 제조 방법 및 플라즈마 처리 장치{PLASMA NITRIDING METHOD, METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE AND PLASMA PROCESSING APPARATUS}
본 발명은, 플라즈마를 이용해 반도체 기판의 실리콘이나 플랫 패널 디스플레이 기판 등에 있어서의 다결정 실리콘층이나 비정질 실리콘층 등의 피처리체 표면을 처리하여, 실리콘을 질화시켜서 실리콘 질화막을 형성시키는 플라즈마 질화 처리 방법, 반도체 장치의 제조 방법 및 플라즈마 처리 장치에 관한 것이다.
각종 반도체 장치나 플랫 패널 디스플레이의 TFT(박막 트랜지스터)의 제조 과정에서는, 예컨대 트랜지스터의 게이트 절연막 등으로서, 실리콘 질화막의 형성이 이루어진다. 실리콘 질화막을 형성하는 방법으로서는, CVD(Chemical Vapor Deposition)에 의해 실리콘 질화막을 퇴적시키는 방법 외에, 예컨대, 일본 특허 공개 제 2001-274148 호 공보에서는, 실리콘 산화막에 플라즈마 처리에 의해 질소를 도입하여 실리콘 산질화막을 형성하는 방법이 제안되어 있다.
한편, 최근에는 반도체 장치의 미세화에 수반하여, 게이트 절연막의 박막화 가 진행되고 있다. 예컨대, 막 두께가 수 ㎚로 얇은 게이트 절연막을 형성하는 것이 요구되고 있다. 이와 같이 박막화가 진행되는 게이트 절연막에 있어서는, 리크 전류를 낮게 유지하는 것과, 높은 신뢰성을 유지하는 것이 중요시되고 있다. 현재, 게이트 절연막의 재질로서 실리콘 산질화막(SiON)이 사용되고 있지만, 리크 전류를 더욱 낮추는 방법으로서, 게이트 절연막에 고유전율(high-k) 재료를 이용하는 것이 검토되고 있다. 또한, 질소 함유 가스의 플라즈마를 이용하여 실리콘을 직접 질화 처리하면, 실리콘 산화막에 비해 높은 유전율(7.5)과 낮은 계면 준위 밀도를 갖는 실리콘 질화막을 얻을 수 있다는 점에서, 플라즈마를 이용하여 실리콘을 직접 질화 처리하여 실리콘 질화막을 형성하는 것도 검토되고 있다.
종래의 플라즈마 처리 방법에 의해 실리콘을 직접 질화 처리하여, 게이트 절연막을 형성하는 경우, 실온∼400℃ 이하의 온도 조건에서 플라즈마 질화 처리를 하면, 이하에 나타내는 바와 같이 양호한 절연막 특성을 얻기가 어렵다고 하는 문제가 발생한다.
즉, 실제의 트랜지스터의 제조 과정에서는, 저온의 플라즈마 처리에서 게이트 절연막을 형성한 후, 500℃를 넘는 고온에서의 처리(예컨대, 폴리실리콘 전극의 성막 등)가 행해지기 때문에, 이 처리시에 가해지는 열에 의해 게이트 절연막의 절연막 특성에 변동이 생긴다고 하는 문제가 있다. 본 발명자들이 얻은 지견으로는, 예컨대 400℃ 이하의 처리 온도에서 플라즈마 질화 처리를 한 경우, 그 후의 열 처리 과정에서 실리콘 질화막과 실리콘과의 계면(Si3N4／Si 계면)에 존재하는 중간 질 화 상태(서브나이트라이드)의 양이 증가하여, 상기 게이트 절연막의 특성 변동을 야기하는 것이 밝혀졌다. 이러한 게이트 절연막의 특성 변동은, 예컨대 트랜지스터 등의 디바이스의 특성에 악영향을 미쳐서, 그 성능을 저하시켜 버린다.
또한, 400℃ 이하의 처리 온도에서 실리콘을 직접 플라즈마 질화 처리하여 형성한 실리콘 질화막의 경우, 시간 경과적인 N 농도의 감소(N 누설)나 산화 등의 막질 저하가 일어나기 쉽다고 하는 문제가 있으며, 특히 막 두께가 얇아질수록 막질이 저하되기 쉬워, 안정적인 실리콘 질화막의 형성이 어렵다고 하는 문제도 있었다.
본 발명의 목적은, 플라즈마를 이용하여 실리콘을 직접 질화시켜, 양질의 얇은 실리콘 질화막을 형성할 수 있는 방법을 제공하는 것에 있다.
상기 과제를 해결하기 위하여, 본 발명의 제 1 관점은, 플라즈마 처리 장치의 처리 용기 내에서 피처리체 표면의 실리콘에 대하여 질소 함유 가스의 플라즈마를 작용시켜 질화 처리하여, 실리콘 질화막을 형성하는 플라즈마 질화 처리 방법으로서, 상기 플라즈마는, 마이크로파 여기 고밀도 플라즈마이며, 상기 질화 처리의 처리 온도가 500℃ 이상인 플라즈마 질화 처리 방법을 제공한다.
제 1 관점에 있어서, 상기 마이크로파 여기 고밀도 플라즈마는, 복수의 슬롯을 갖는 평면 안테나에 의해 상기 처리 용기 내에 마이크로파를 도입하여 형성되는 것이 바람직하다. 또한, 상기 질화 처리의 처리 온도가, 600℃ 이상 800℃ 이하인 것이 바람직하다. 또한, 상기 질화 처리의 처리 압력이, 6.7㎩ 이상인 것이 바람직하며, 처리 압력이 20㎩ 이상인 것이 보다 바람직하다.
또한, 상기 실리콘 질화막의 막 두께가, 0.5㎚∼3㎚인 것이 바람직하다. 이 경우, 상기 실리콘 질화막은 게이트 절연막인 것이 바람직하다. 또한, 상기 실리콘은, 단결정 실리콘, 다결정 실리콘 또는 비정질 실리콘인 것이 바람직하다. 또한, 상기 실리콘은, 실질적으로 (110) 표면을 갖는 단결정 실리콘인 것이 바람직하다.
또한, 상기 플라즈마 질화 처리 방법은, 실리콘 질화막보다도 유전율이 높은 고유전율 재료와 실리콘 질화막과의 복합 재료를 형성하는 경우에 있어서, 상기 실리콘 질화막의 형성을 하는 것이어도 좋다.
본 발명의 제 2 관점은, 플라즈마 처리 장치의 처리 용기 내에서 피처리체 표면의 실리콘에 대하여, 질소 함유 가스의 플라즈마를 작용시켜서 질화 처리하여, 질화 규소를 포함하는 게이트 절연막을 형성하는 공정을 포함하고, 상기 플라즈마는, 마이크로파 여기 고밀도 플라즈마이며, 상기 질화 처리의 처리 온도가 500℃ 이상인 반도체 장치의 제조 방법을 제공한다.
상기 제 2 관점에서는, 게이트 절연막의 형성 후에, 500℃ 이상의 온도에서 가열 처리하는 공정을 더 포함할 수 있다.
본 발명의 제 3 관점은, 컴퓨터 상에서 동작하며, 실행시에, 플라즈마 처리 장치의 처리 용기 내에서 피처리체 상의 실리콘에 대하여 질소 함유 가스의 마이크로파 여기 고밀도 플라즈마를 작용시켜서 500℃ 이상의 처리 온도에서 질화 처리하여, 실리콘 질화막을 형성하는 플라즈마 질화 처리 방법이 행해지도록 상기 플라즈마 처리 장치를 제어하는 제어 프로그램을 제공한다.
본 발명의 제 4 관점은, 컴퓨터 상에서 동작하는 제어 프로그램이 기억된 컴퓨터 판독 가능한 기억 매체로서, 상기 제어 프로그램은, 실행시에, 플라즈마 처리 장치의 처리 용기 내에서 피처리체 상의 실리콘에 대하여 질소 함유 가스의 마이크로파 여기 고밀도 플라즈마를 작용시켜서 500℃ 이상의 처리 온도에서 질화 처리하여, 실리콘 질화막을 형성하는 플라즈마 질화 처리 방법이 행해지도록 상기 플라즈마 처리 장치를 제어하는 것인, 컴퓨터 판독 가능한 기억 매체를 제공한다.
본 발명의 제 5 관점은, 피처리체를 탑재하는 지지대를 구비하는 진공 배기 가능한 처리 용기와, 상기 처리 용기 내에서 피처리체 상의 실리콘에 대하여 질소 함유 가스의 마이크로파 여기 고밀도 플라즈마를 작용시켜서 500℃ 이상의 처리 온도에서 질화 처리하여, 실리콘 질화막을 형성하는 플라즈마 질화 처리 방법이 행해지도록 제어하는 제어부를 구비한, 플라즈마 처리 장치를 제공한다.
본 발명의 플라즈마 질화 처리 방법에 따르면, 마이크로파 여기 고밀도 플라즈마를 이용하여, 500℃ 이상의 고온에서 플라즈마 질화 처리를 실시하는 것에 의해, 손상(damage)이나 결함이 적고 양질이며, 또한 얇은 실리콘 질화막을 형성할 수 있다. 본 발명 방법에 의해 얻어지는 실리콘 질화막은, 내열성이 높고, 성막 후에 어닐링 등의 고온에서의 처리를 실시하더라도, Si3N4／Si 계면에 있어서의 중간 질화 상태(서브나이트라이드)의 양적 변동이 적으며, 계면 준위 밀도의 변동도 거의 없다. 또한, 예컨대 3㎚ 이하의 박막이더라도, N 누설이나 산화가 잘 일어나지 않아, 안정적이고 높은 N 농도를 유지하는 것이 가능하다. 따라서, 본 발명 방법에 의해 얻어지는 실리콘 질화막을 이용하는 것에 의해, 반도체 디바이스의 전기적 특성의 변동을 억제할 수 있다.
이와 같이 안정적인 질화막을 형성할 수 있는 본 발명 방법은, 미세화가 진행되는 반도체 장치의 제조 과정에서, 65㎚ 프로세스 노드 이후의, 예컨대 0.5∼3㎚ 정도(바람직하게는, 0.5∼2㎚)의 얇은 게이트 절연막 등을 형성할 목적으로 유리하게 이용할 수 있다.
도 1은 본 발명에 이용 가능한 플라즈마 처리 장치의 일례를 나타내는 개략 단면도,
도 2는 평면 안테나 부재의 설명에 제공하는 도면,
도 3(a)는 트랜지스터의 제조 과정에서 소자 분리층을 형성한 상태를 설명하는 도면,
도 3(b)는 트랜지스터의 제조 과정에서 플라즈마 질화 처리를 실시하고 있는 상태를 설명하는 도면,
도 3(c)는 트랜지스터를 형성한 상태를 설명하는 도면,
도 4는 600℃에서 성막한 실리콘 질화막을 이용한 MIS 캐패시터의 C－V 커브를 도시한 도면,
도 5는 400℃에서 성막한 실리콘 질화막을 이용한 MIS 캐패시터의 C－V 커브를 도시한 도면,
도 6은 600℃에서 성막한 실리콘 질화막의 Si 2p3 ／2 스펙트럼을 도시한 도면,
도 7은 400℃에서 성막한 실리콘 질화막의 Si 2p3 ／2 스펙트럼을 도시한 도면,
도 8은 막 중의 N 농도의 변화율을 막 두께별로 플롯팅한 그래프,
도 9는 실리콘 질화막의 N1s 스펙트럼의 반값폭을 막 두께별로 플롯팅한 그래프,
도 10은 실리콘 질화막의 N1s 스펙트럼의 반값폭과 성막 조건과의 관계를 나타내는 그래프,
도 11은 성막 온도와 어닐링 전후의 실리콘 질화막의 굴절률을 나타내는 그래프,
도 12(a)는 평가용 MISFET의 VG－ID 특성을 나타내는 그래프도,
도 12(b)는 평가용 MISFET의 VD－ID 특성을 나타내는 그래프도,
도 13은 평가용 MISFET의 VG－ID 특성을 나타내는 그래프도,
도 14는 평가용 MOSFET과, 평가용 MISFET의 1／f 노이즈 특성을 비교한 그래프도,
도 15(a)는 Si (100)면 상에 형성한 실리콘 질화막의 Si 2p3 ／2의 XPS 분석에 의한 프로파일을 도시한 도면,
도 15(b)는 Si (110)면 상에 형성한 실리콘 질화막의 Si 2p3 ／2의 XPS 분석에 의한 프로파일을 도시한 도면,
도 16은 Si (110)면에 형성된 실리콘 질화막과, Si (100)면에 형성된 실리콘 질화막의 스트레스(막 응력)의 차이를 설명하는 모식도,
도 17은 실리콘 질화막 또는 실리콘 산화막을 이용한 평가용 트랜지스터에 대하여, EOT별의 게이트 전류 특성을 비교한 도면,
도 18(a)는 EOT가 1.7㎚인 실리콘 질화막의 LC 공진법에 의한 CV 측정 결과를 나타내는 그래프,
도 18(b)는 EOT가 1.2㎚인 실리콘 질화막의 LC 공진법에 의한 CV 측정 결과를 나타내는 그래프.
이하, 적절히 첨부 도면을 참조하여 본 발명의 실시예에 대해 구체적으로 설명한다. 도 1은 본 발명에 바람직하게 이용 가능한 플라즈마 처리 장치의 일례를 모식적으로 나타내는 단면도이다. 이 플라즈마 처리 장치(100)는, 복수의 슬롯을 갖는 평면 안테나, 특히 RLSA(Radial Line Slot Antenna ; 래디얼 라인 슬롯 안테나)에 의해 처리실 내에 마이크로파를 도입하여 플라즈마를 발생시키는 것에 의해, 고밀도·저전자 온도의 마이크로파 여기 플라즈마를 발생시킬 수 있는 RLSA 마이크로파 플라즈마 처리 장치로서 구성되어 있다. 이 플라즈마 처리 장치(100)는, 예컨대 1×1010∼5×1012／㎤의 플라즈마 밀도로, 또한 0.7∼2eV의 전자 온도를 갖는 플라즈마에 의한 처리가 가능하다.
따라서, 플라즈마 처리 장치(100)는, 예컨대 MOS 트랜지스터, MOSFET(전계 효과형 트랜지스터) 등의 각종 반도체 장치의 제조 과정에 있어서의 게이트 절연막의 형성 등의 목적으로 바람직하게 이용 가능한 것이다.
상기 플라즈마 처리 장치(100)는, 기밀하게 구성되고, 접지된 대략 원통 형상의 챔버(1)를 갖고 있다. 챔버(1)의 저벽(底壁)(1a)의 대략 중앙부에는 원형의 개구부(10)가 형성되어 있다. 또한, 이 개구부(10)와 연통하여, 하방을 향해 돌출되는 배기실(11)이 마련되어 있다.
챔버(1) 내에는 피처리 기판인 실리콘 웨이퍼(이하, 간단히 「웨이퍼」라고 기재함) W를 수평으로 지지하기 위한 AlN 등의 세라믹으로 이루어지는 탑재대(2)가 마련되어 있다. 이 탑재대(2)는, 배기실(11)의 바닥부 중앙으로부터 상방으로 연장되는 원통 형상의 AlN 등의 세라믹으로 이루어지는 지지 부재(3)에 의해 지지되어 있다. 탑재대(2)의 외연부에는 웨이퍼 W를 가이드하기 위한 가이드 링(4)이 마련되어 있다.
탑재대(2)에는 저항 가열형의 히터(5)가 매립되어 있으며, 이 히터(5)는 히터 전원(5a)으로부터 급전되는 것에 의해 탑재대(2)를 가열하여, 그 열로 피처리 기판인 웨이퍼 W를 가열한다. 또한, 탑재대(2)에는, 열전쌍(6)이 배비(配備)되어 있어, 웨이퍼 W의 가열 온도를, 예컨대 실온에서부터 900℃까지의 범위에서 온도 제어 가능하게 되어 있다. 탑재대(2)에는, 웨이퍼 W를 지지하여 승강시키기 위한 웨이퍼 지지 핀(도시하지 않음)이 탑재대(2)의 표면에 대하여 돌몰(突沒) 가능하게 마련되어 있다.
챔버(1)의 내주에는, 석영으로 이루어지는 원통 형상의 라이너(7)가 마련되어, 챔버 구성 재료에 의한 금속 오염을 방지하고 있다. 또한, 탑재대(2)의 외주 측에는, 챔버(1) 내를 균일 배기하기 위하여, 다수의 배기 구멍(8a)을 갖는 배플 플레이트(8)가 환(環)형상으로 마련되고, 이 배플 플레이트(8)는 복수의 지주(9)에 의해 지지되어 있다.
챔버(1)의 측벽에는 환형상을 이루는 가스 도입 부재(15)가 마련되어 있다. 이 가스 도입 부재(15)에는 가스 공급계(16)가 접속되어 있다. 또, 가스 도입 부재는 노즐 형상 또는 샤워 형상으로 배치하여도 좋다. 가스 공급계(16)는, 예컨대 희가스 공급원(17), 질소 함유 가스 공급원(18)을 갖고 있으며, 희가스나 질소 함유 가스가, 각각 가스 라인(20)을 거쳐 가스 도입 부재(15)에 도달하여, 가스 도입 부재(15)로부터 챔버(1) 내로 도입된다. 가스 라인(20)의 각각에는, 매스플로우 콘트롤러(21) 및 그 전후의 개폐 밸브(22)가 마련되어 있다.
상기 질소 함유 가스로서는, 예컨대 N2 가스, NH3 가스, N2와 H2의 혼합 가스, 히드라진 등을 이용할 수 있다. 또한, 상기 희가스로서는, 예컨대 Ar 가스, Kr 가스, Xe 가스, He 가스 등을 이용할 수 있다.
상기 배기실(11)의 측면에는 배기관(23)이 접속되어 있고, 이 배기관(23)에는 고속 진공 펌프를 포함하는 배기 장치(24)가 접속되어 있다. 그리고, 이 배기 장치(24)를 작동시키는 것에 의해, 챔버(1) 내의 가스가, 배플 플레이트(8)를 거쳐 배기실(11)의 공간(11a) 내로 균일하게 배출되어, 배기관(23)을 거쳐서 배기된다. 이에 따라 챔버(1) 내는 소정의 진공도, 예컨대 0.133㎩까지 고속으로 감압하는 것이 가능하도록 되어 있다.
챔버(1)의 측벽에는, 플라즈마 처리 장치(100)에 인접하는 반송실(도시하지 않음)과의 사이에서 웨이퍼 W의 반출입을 하기 위한 반출입구(25)와, 이 반출입구(25)를 개폐하는 게이트 밸브(26)가 마련되어 있다.
챔버(1)의 상부는 개구부로 되어 있으며, 이 개구부에는 환형상의 어퍼(upper) 플레이트(27)가 접합된다. 어퍼 플레이트(27)의 내주 하부는, 내측의 챔버 내 공간을 향해 돌출되어, 환형상의 지지부(27a)를 형성하고 있다. 이 지지부(27a) 상에, 유전체, 예컨대 석영이나 Al2O3, AlN 등의 세라믹으로 이루어지고, 마이크로파를 투과하는 마이크로파 투과판(28)이 밀봉 부재(29)를 거쳐 기밀하게 마련되어 있다. 따라서, 챔버(1) 내는 기밀하게 유지된다.
투과판(28)의 상방에는, 탑재대(2)와 대향하도록, 원판 형상의 평면 안테나 부재(31)가 마련되어 있다. 이 평면 안테나 부재(31)는 챔버(1)의 측벽 상단에 맞물려 있다. 평면 안테나 부재(31)는, 예컨대 표면이 금 또는 은 도금된 동판 또는 알루미늄판으로 구성되어 있다. 평면 안테나 부재(31)에는, 마이크로파를 방사하는 다수의 슬롯 형상의 마이크로파 방사 구멍(32)이 소정의 패턴으로 관통하여 형성되어 있다.
마이크로파 방사 구멍(32)은, 예컨대 도 2에 도시하는 바와 같이 긴 홈 형상을 이루며, 전형적으로는 인접하는 마이크로파 방사 구멍(32)끼리가 「T」자 형상으로 배치되고, 또한 이들 복수의 마이크로파 방사 구멍(32)이 동심원 형상으로 배치되어 있다. 마이크로파 방사 구멍(32)의 길이나 배열 간격은, 마이크로파의 파장(λg)에 따라서 결정되며, 예컨대 마이크로파 방사 구멍(32)의 간격은, λg／2 또는 λg로 되도록 배치된다. 또, 도 2에 있어서, 동심원 형상으로 형성된 인접하는 마이크로파 방사 구멍(32)끼리의 간격을 Δr로 나타내고 있다. 또한, 마이크로파 방사 구멍(32)은, 원형상, 원호 형상 등의 다른 형상이어도 좋다. 또한, 마이크로파 방사 구멍(32)의 배치 형태는 특별히 한정되지 않고, 동심원 형상 외에, 예컨대, 나선 형상, 방사상으로 배치하는 것도 가능하다.
이 평면 안테나 부재(31)의 상면에는, 진공보다도 큰 유전율을 갖는 지파재(遲波材)(33)가 마련되어 있다. 이 지파재(33)는, 진공 중에서는 마이크로파의 파장이 길어진다는 점에서, 마이크로파의 파장을 짧게 하여 플라즈마를 조정하는 기능을 갖고 있다. 또, 평면 안테나 부재(31)와 투과판(28) 사이, 또한 지파재(33)와 평면 안테나 부재(31) 사이는, 각각 밀착시켜도, 이간시켜도 좋다.
챔버(1)의 상면에는, 이들 평면 안테나 부재(31) 및 지파재(33)를 덮도록, 예컨대 알루미늄이나 스테인리스강 등의 금속재로 이루어지는 쉴드 덮개(34)가 마 련되어 있다 챔버(1)의 상면과 쉴드 덮개(34)는 밀봉 부재(35)에 의해 밀봉되어 있다. 쉴드 덮개(34)에는, 냉각수 유로(34a)가 형성되어 있고, 거기에 냉각수를 통류시킴으로써, 쉴드 덮개(34), 지파재(33), 평면 안테나 부재(31), 투과판(28)을 냉각시키도록 되어 있다. 또, 쉴드 덮개(34)는 접지되어 있다.
쉴드 덮개(34)의 상벽의 중앙에는, 개구부(36)가 형성되어 있고, 이 개구부에는 도파관(37)이 접속되어 있다. 이 도파관(37)의 단부에는, 매칭 회로(38)를 거쳐 마이크로파를 발생하는 마이크로파 발생 장치(39)가 접속되어 있다. 이에 따라, 마이크로파 발생 장치(39)에서 발생한, 예컨대 주파수 2.45㎓의 마이크로파가 도파관(37)을 거쳐 상기 평면 안테나 부재(31)로 전파되도록 되어 있다. 마이크로파의 주파수로서는, 8.35㎓, 1.98㎓ 등을 이용하는 것도 가능하다.
도파관(37)은, 상기 쉴드 덮개(34)의 개구부(36)로부터 상방으로 연장되는 단면 원형상의 동축 도파관(37a)과, 이 동축 도파관(37a)의 상단부에 모드 변환기(40)를 거쳐서 접속된 수평 방향으로 연장되는 직사각형 도파관(rectangular waveguide)(37b)을 갖고 있다. 직사각형 도파관(37b)과 동축 도파관(37a) 사이의 모드 변환기(40)는, 직사각형 도파관(37b) 내를 TE 모드로 전파하는 마이크로파를 TEM 모드로 변환하는 기능을 갖고 있다. 동축 도파관(37a)의 중심에는 내도체(41)가 연장되어 있으며, 내도체(41)는, 그 하단부에 있어서 평면 안테나 부재(31)의 중심에 접속 고정되어 있다. 이에 따라, 마이크로파는, 동축 도파관(37a)의 내도체(41)를 거쳐 평면 안테나 부재(31)에 방사상으로 효율적이고 균일하게 전파된다.
플라즈마 처리 장치(100)의 각 구성부는, CPU를 구비한 프로세스 콘트롤 러(50)에 접속되어 제어되는 구성으로 되어 있다. 프로세스 콘트롤러(50)에는, 공정 관리자가 플라즈마 처리 장치(100)를 관리하기 위하여 커맨드의 입력 조작 등을 하는 키보드나, 플라즈마 처리 장치(100)의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 이루어지는 사용자 인터페이스(51)가 접속되어 있다.
또한, 프로세스 콘트롤러(50)에는, 플라즈마 처리 장치(100)에서 실행되는 각종 처리를 프로세스 콘트롤러(50)의 제어에 의해 실현하기 위한 제어 프로그램(소프트웨어)이나 처리 조건 데이터 등이 기록된 레시피가 저장된 기억부(52)가 접속되어 있다.
그리고, 필요에 따라서, 사용자 인터페이스(51)로부터의 지시 등에 의해 임의의 레시피를 기억부(52)로부터 불러내어 프로세스 콘트롤러(50)에 실행시킴으로써, 프로세스 콘트롤러(50)의 제어 하에서, 플라즈마 처리 장치(100)에서의 소망하는 처리가 행해진다. 또한, 상기 제어 프로그램이나 처리 조건 데이터 등의 레시피는, 컴퓨터 판독 가능한 기억 매체, 예컨대 CD-ROM, 하드디스크, 플렉서블 디스크, 플래쉬 메모리 등에 저장된 상태의 것을 이용하거나, 혹은, 다른 장치로부터, 예컨대 전용 회선을 거쳐 수시로 전송시켜서 온라인으로 이용하거나 하는 것도 가능하다.
이와 같이 구성된 RLSA 방식의 플라즈마 처리 장치(100)에 있어서는, 웨이퍼 W의 실리콘(다결정 실리콘 또는 단결정 실리콘)을 직접 질화하여 실리콘 질화막을 형성하는 처리를 실행할 수 있다. 이하, 그 수순에 대하여 설명한다.
우선, 게이트 밸브(26)를 개방으로 하여 반출입구(25)로부터 실리콘 표면을 갖는 웨이퍼 W를 챔버(1) 내에 반입하고, 탑재대(2) 상에 탑재한다. 그리고, 가스 공급계(16)의 희가스 공급원(17) 및 질소 함유 가스 공급원(18)으로부터, 예컨대, Ar 가스, N2 가스를 소정의 유량으로 가스 도입 부재(15)를 거쳐 챔버(1) 내에 도입한다.
구체적으로는, 예컨대 Ar이나 Xe 등의 희가스 유량을 250∼2000mL／min(sccm), N2나 NH3 등의 질소 함유 가스 유량을 10∼500mL／min(sccm)으로 설정한다. 또한, 챔버 내를 6.7∼1333㎩(50mTorr∼10Torr), 바람직하게는 20∼400㎩(150mTorr∼3Torr)의 처리 압력으로 조정한다. 또한, 웨이퍼 W의 온도를 500∼900℃, 바람직하게는 600∼900℃, 보다 바람직하게는 600∼800℃ 정도로 가열한다. 이 때, 처리 온도가 500℃ 미만에서는, 후기의 실시예에 나타내는 바와 같이, 치밀하고 양질의 실리콘 질화막의 형성이 곤란하게 된다. 한편, 900℃를 넘는 처리 온도에서 질화 처리를 실시하더라도, 막질의 향상 효과는 그다지 기대할 수 없다.
다음에, 마이크로파 발생 장치(39)로부터의 마이크로파를, 매칭 회로(38)를 거쳐 도파관(37)으로 도입하고, 직사각형 도파관(37b), 모드 변환기(40), 및 동축 도파관(37a)을 순차적으로 통과시켜 내도체(41)를 거쳐서 평면 안테나 부재(31)에 공급한다. 그리고, 마이크로파를 평면 안테나 부재(31)의 마이크로파 방사 구멍(32)으로부터 투과판(28)을 거쳐 챔버(1) 내에 있어서의 웨이퍼 W의 상방 공간에 방사시킨다. 마이크로파는, 직사각형 도파관(37b) 내에서는 TE 모드로 전파하고, 이 TE 모드의 마이크로파는 모드 변환기(40)에서 TEM 모드로 변환되어, 동축 도파 관(37a) 내를 평면 안테나 부재(31)를 향해 전파되어 간다. 이 때의 마이크로파 파워는, 예컨대 1000∼5000W로 할 수 있다.
평면 안테나 부재(31)로부터 투과판(28)을 지나 챔버(1)에 방사된 마이크로파에 의해 챔버(1) 내에서 전자계가 형성되어, Ar 가스, N2 가스가 플라즈마화된다. 이 마이크로파 플라즈마는, 마이크로파가 평면 안테나 부재(31)의 다수의 마이크로파 방사 구멍(32)으로부터 방사되는 것에 의해, 약 1×1010∼5×1012／㎤의 고밀도로, 또한 웨이퍼 W 근방에서는, 약 1.5eV 이하의 저(低) 전자 온도 플라즈마로 된다. 이렇게 하여 형성되는 마이크로파 여기 플라즈마는, 이온 등에 의한 플라즈마 손상이 적은 것이다. 그리고, 플라즈마중의 활성종, 주로 래디컬(예컨대, N2 가스의 경우에는 N*, NH3 가스의 경우에는 NH*)의 작용에 의해, 직접 실리콘 중에 N이 도입되어, 실리콘 표면에 균일하게 Si3N4막이 형성된다.
본 실시예에서는, 플라즈마 처리 장치(100)를 이용하여, 실리콘(다결정 실리콘, 비정질 실리콘 또는 단결정 실리콘)을 직접 플라즈마에 의해 질화 처리하여 실리콘 질화막의 형성을 수행하는 플라즈마 질화 처리에 있어서, 처리 온도(웨이퍼 W의 온도)를 500℃ 이상, 바람직하게는 600℃ 이상으로 한다. 이에 따라, 그 후에 예컨대 500℃ 이상의 온도에서 행해지는 가열 공정을 실시한 경우에도, Si3N4와 Si와의 계면에 있어서의 중간 질화 상태(서브나이트라이드)의 증가나 계면 준위 밀도의 증가가 억제된다. 따라서, 안정적인 Si－N 결합을 갖고, 질소 농도를 안정적으 로 유지하는 것이 가능한 실리콘 질화막(Si3N4막)을 형성할 수 있다.
이상과 같이 하여, 단결정 실리콘이나 다결정 실리콘의 표면에, 양질의 실리콘 질화막을 형성할 수 있다. 따라서, 본 발명의 플라즈마 질화 처리 방법은, 예컨대 트랜지스터 등의 각종 반도체 장치의 제조에 있어서, 게이트 절연막으로서 실리콘 질화막을 형성하는 경우에 이용 가능하다. 그 바람직한 형태로서, 차세대 디바이스에 있어서의 박막, 예컨대 막 두께가 3㎚ 이하, 바람직하게는 0.5∼2㎚의 게이트 절연막의 형성에 특히 유용하다. 도 3(a)∼도 3(c)는 트랜지스터의 제조 과정에서 본 발명의 플라즈마 질화 처리 방법을 적용한 예를 설명하는 도면이다.
도 3(a)에 도시하는 바와 같이, P형 또는 N형의 Si 기판(101)에, 웰(도시하지 않음)을 형성하고, 또한 예컨대 LOCOS법에 의해 소자 분리층(102)을 형성한다. 또, 소자 분리층(102)은, STI(Shallow Trench Isolation)에 의해 형성하여도 좋다.
이어서, 도 3(b)에 도시하는 바와 같이, 전술한 내용으로 플라즈마 질화 처리를 실시하는 것에 의해, Si 기판(101)의 표면에, 게이트 절연막(103)(Si3N4막)을 형성한다. 이 게이트 절연막(103)의 막 두께는, 목적으로 하는 디바이스에 따라서도 다른데, 예컨대 0.5∼3㎚, 바람직하게는 0.5∼2㎚ 정도로 할 수 있다. 또, 게이트 절연막(103)의 형성 후에, 불활성 가스 분위기 속에서, 예컨대 800℃∼1100℃의 온도에서 10∼60분 정도 가열 처리하는 질화 후 어닐링 처리를 실시하는 것도 가능하다.
그리고, 형성한 게이트 절연막(103) 상에, 예컨대 400℃를 넘는 온도 조건에 서 CVD에 의해 폴리실리콘층(104)을 성막한 후, 포토리소그래피 기술에 의해 에칭하여 게이트 전극을 형성한다. 또, 게이트 전극 구조는, 폴리실리콘층(104)의 단층에 한정되지 않고, 게이트 전극의 비저항을 낮추고, 고속화할 목적으로, 예컨대 텅스텐, 몰리브덴, 탄탈, 티탄, 코발트, 니켈, 그들의 실리사이드, 나이트라이드, 합금 등을 포함하는 적층 구조로 하는 것도 가능하다. 이와 같이 게이트 전극을 형성한 후, 이온 주입 및 활성화 처리를 실시하여 소스／드레인(도시를 생략함)을 형성하고, 절연막에 의한 사이드월(105)을 형성함으로써, 도 3(c)에 도시하는 바와 같이 MOS 구조의 트랜지스터(200)를 제조할 수 있다.
다음에, 본 발명의 기초가 된 시험 결과에 대하여 설명한다.
도 1과 마찬가지 구성의 플라즈마 처리 장치(100)를 이용하여, Si (100)면을 직접적으로 질화 처리하여 광학 막 두께 1.5㎚의 실리콘 질화막을 형성하였다. 플라즈마 질화 처리는, 처리 가스로서 Xe와 NH3을 유량비 Xe／NH3＝1000／100mL／min(sccm)으로 사용하고, 처리 압력은 6.7㎩(50mTorr)로 하였다. 처리 온도는, 웨이퍼 온도 400℃ 또는 600℃로 하고, 마이크로파의 주파수는 2.45㎓, 마이크로파 파워는 5W／㎠로 하였다.
또한, 상기 조건으로 성막 후, 다시 N2 분위기에서 600℃, 30분간의 어닐링을 실시한 샘플도 준비하였다.
얻어진 실리콘 질화막의 Si 2p3 ／2 스펙트럼을, Al K α선 여기 고감도, 고분해능 X선 광 전자 분광 장치(ESCA－300)를 이용하여 측정하였다. 이 X선 광 전자 분광 측정은, SPring8의 연(軟)X선 빔 라인 BU27SU에 있어서 1050eV의 포톤으로 여기한 Si 2p 광 전자 스펙트럼을 이용하여, 에너지 분해능 100meV로 측정을 하였다.
또, Si 2p3 ／2 스펙트럼은, Si 2p 광 전자 스펙트럼으로부터, Tougard의 방법을 이용하여 배경 신호를 제거한 후, 스펙트럼을 Si 2p1 ／2과 Si 2p3 ／2으로 분리하였다[K. Ohishi 등, Jpn. J. Appl. Phys. 33(1994) L675.]. 이 스펙트럼 분리에 있어서, 스핀 궤도 상호 작용에 의한 Si 2p 내각 준위의 분열 에너지를 0.608eV, Si 2p1／2 스펙트럼 강도를 Si 2p3 ／2 스펙트럼의 1／2이라고 가정하였다[F. J. Himpsel 등, Phys. Rev. B38(1988) 6084.]. 또한, 중간 질화 상태(서브나이트라이드)는, 실리콘 산화막에 있어서, Hollinger 등이 정의한 서브옥사이드[G.Hollinger 등, Appl. Phys. Lett. 44(1984) 93.]에 따라서, Si1 ＋, Si2 ＋, Si3 ＋만으로 이루어는 것으로 가정하였다.
표 1에, 600℃에서 성막한 경우의 중간 질화 상태(Sin ＋)의 결합 에너지, 반값폭 및 양(ML)을 나타내었다.
각 중간 질화 상태 Sin ＋(n＝1∼3)의 양(ML)은, 질화막의 막 두께에 의한 영향을 무시할 수 있는 방법으로서, 이하의 방법으로 구하였다.
즉, 스핀 분리 후에, 각 중간 질화 상태의 스펙트럼 강도(NSin ＋)를 구한 후, Si 기판의 스펙트럼 강도(NS)에 대하여 규격화한 각 중간 질화 상태의 스펙트럼 강 도(NSin ＋／NS＝Nt·t／NsAs·sin0)로부터, 각 중간 질화 상태의 양을 구하였다. 또, 실리콘의 원자 밀도(Ns)＝5×1022㎝－2, 실리콘의 전자의 탈출 깊이(As)＝1.59㎚, 탈출 각도는 52°로 하였다. 또한, 1ML을 실리콘의 표면 원자 밀도 6.8×1014㎝－2로 하여 구하였다[M. Shioji 등, Appl. Phys. Lett. 89, 3756(2004)].
Figure 112007087873431-PCT00001
표 1로부터, 서브나이트라이드의 총량은 1.29ML이며, Si3N4／Si 계면에 있어서, 급준한 조성 변화가 발생하고 있는 것을 이해할 수 있다.
다음에, 상기 조건으로 성막된 실리콘 질화막을 게이트 절연막으로서 이용한 MIS 캐패시터를 작성하였다. 이 MIS 캐패시터에 대해 C－V 커브를 측정하여, 게이트 절연막의 전기적 특성을 평가하였다. 이 때, 캐패시터의 작성은, 이하의 수순으로 실행하였다.
우선, 소자 분리를 위한 습식 산화(1100℃)에 의해 필드 산화막을 형성하였다. 패터닝 후, HCl과 HF와의 혼합액(HCl／HF＝19／1)에 의해 액티브 영역을 분리하였다. 그 후, 표면 조도(surface roughness)의 증가를 방지하는 것을 고려하여 5 공정 세정을 실시하였다. 이 5 공정 세정은 실온에서 행해지는 이하의 제 1 공정∼제 5 공정으로 이루어지는 것이다.
제 1 공정:
오존 용해 초순수에 의한 세정으로 유기 오염의 제거를 실시한다. 일부 금속 오염도 제거할 수 있다.
제 2 공정:
FPM(불산 과산화수소 수용액; HF／H2O2)에 계면 활성제와 H2를 용해한 세정액을 이용하여, 메가소닉 조사를 하여 미립자, 금속, 산화물을 제거한다.
제 3 공정:
오존 용해 초순수에 의한 세정과 메가소닉 조사를 하여 유기물이나 화합물 잔사를 제거한다.
제 4 공정:
FPM에 의한 세정을 실시하여 산화물의 제거와 수소 종단화의 촉진을 한다.
제 5 공정:
수소 용해 순수와 메가소닉 조사에 의해 린스를 한다.
이상의 공정에 의해, 실리콘 표면의 마이크로 조도(microroughness)(Ra)는 약 0.08㎚ 정도로 된다. 그 후, 즉시 플라즈마 처리 장치(100)를 이용하여 상기 조건에 의해 실리콘 질화막을 형성하고, 계속해서 게이트 전극으로서 증착법에 의해 Al 전극을 성막하고, 패터닝하여 MIS 캐패시터를 얻었다.
600℃에서 성막한 샘플에 대하여, 상기 조건으로 어닐링을 실시한 경우와 실시하지 않은 경우의 C－V 커브를 도 4에 나타내었다. 또한, 400℃에서 성막한 샘플에 대해서도, 마찬가지로 어닐링을 실시한 경우와 실시하지 않은 경우의 C－V 커브를 도 5에 나타내었다. 또, 도 4 및 도 5의 세로축은, 측정한 전기적 용량을 그 최대값으로 나누어 규격화한 것이다.
도 4 및 도 5로부터, 성막 온도에 관계없이, 어닐링을 실시하지 않는 경우에는, 히스테리시스는 관측되지 않았다. 그런데, 어닐링을 실시한 경우에는, 600℃에서 성막한 샘플에서는, 히스테리시스가 관측되지 않았던 데 반하여, 400℃에서 성막한 샘플에서는 히스테리시스가 발생하였다. 이것으로부터, 400℃에서 성막을 한 샘플의 경우, 어닐링에 의해 계면 준위 밀도가 증가하고 있는 것이 나타났다. 한편, 600℃에서 성막한 샘플에서는, 계면 준위 밀도의 증가는 거의 없는 것이 확인되었다.
이상의 결과로부터, 플라즈마 처리 장치(100)에서 실리콘을 직접 질화 처리할 때에, 성막시의 처리 온도를 고온(500℃ 이상, 바람직하게는 600℃ 이상)으로 하는 것에 의해, 성막 후의 열 처리에 대하여 전기적으로 안정된 실리콘 질화막을 형성할 수 있다는 것이 나타났다.
또한, 도 6 및 도 7에, 상기 방법으로 측정한 Si 2p3 ／2 스펙트럼을 나타낸다. 도 6은 600℃에서 성막(질화 처리)한 경우와, 성막 후에 다시 600℃에서 어닐링을 한 경우의 양쪽의 스펙트럼(탈출각 52°)을 병기한 것이다. 또한, 도 7은 400℃에서 성막한 경우와, 성막 후에 다시 600℃에서 어닐링을 한 경우의 양쪽의 스펙트럼(탈출각 52°)을 병기한 것이다.
도 6으로부터, 600℃에서 성막한 실리콘 질화막의 중간 질화 상태인 서브나이트라이드(동 도면 중, 타원으로 나타내는 부분)의 양은, 그 후에 600℃에서 어닐링을 하더라도 변화가 없는 것을 알 수 있다. 그런데, 도 7에 도시하는 바와 같이, 400℃에서 성막한 실리콘 질화막의 경우에는, 그 후에 600℃에서 어닐링을 실시하는 것에 의해 서브나이트라이드(동 도면 중, 타원으로 나타내는 부분)의 양이 증가하고 있는 것을 알 수 있다.
다음에, 플라즈마 처리 장치(100)를 이용하여, Si 기판을 직접적으로 질화 처리하여 실리콘 질화막을 형성하고, 그 막 중의 N 농도를 X선 광 전자 분광 분석법(XPS 분석)에 의해 측정하였다. 도 8은, 플라즈마 질화 처리 후, 3시간째부터 24시간 후까지의 N 농도의 변화율(ΔN)을, 막 두께별로 플롯팅한 것이다.
질화 처리의 플라즈마 조건으로서는, 처리 가스로서 Ar／N2 가스를 유량 1000／40mL／min(sccm)으로 이용하고, 웨이퍼 온도는, 400℃ 또는 800℃로 하였다. 또한, 압력은 6.7㎩ 또는 266.6㎩(50mTorr 또는 2000mTorr)로 하고, 플라즈마에의 공급 파워는 1.5㎾, 처리 시간 10∼60초로 실시하였다. 또, 웨이퍼 W는, 1％ 희불산(DHF) 용액으로 세정한 것을 이용하였다.
도 8로부터, 400℃의 저온 처리의 경우, 처리 압력이나 막 두께에 관계없이, 800℃의 고온 처리에 비해 분명히 N 누설이 크게 되어 있는 것을 알 수 있다. 이 결과로부터, 플라즈마 처리 장치(100)를 이용하여, 800℃의 고온에서 처리함으로써, N 누설이 적고, 안정적이며 치밀한 질화막을 형성할 수 있는 것이 확인되었다.
또한, 형성된 실리콘 질화막의 N1s 스펙트럼을 X선 광 전자 분광 분석법(XPS 분석)에 의해 측정하여, 그 반값폭을 구하였다. 그 결과를 도 9에 나타내었다. 도 9로부터, 400℃의 저온 처리의 경우, 처리 압력이나 막 두께에 관계없이, 800℃의 고온 처리에 비해서 분명히 반값폭이 크게 되어 있다. 즉, 처리 온도의 차이로 반값폭에 서로 다름(相違)이 보이며, 800℃의 고온 처리일수록 반값폭이 작고, N1s 스펙트럼의 피크가 급준한 것이 확인되었다.
다음에, 플라즈마 처리 장치(100)를 이용하여, 하기의 성막 조건 1∼성막 조건 3에 근거해 Si 기판을 직접적으로 질화 처리하여 실리콘 질화막을 형성하였다. 또한, 그 후, 각 실리콘 질화막을 하기의 산화 분위기에서 가열하였다. 그리고, 각 실리콘 질화막에 대하여, N1s 스펙트럼의 피크를 X선 광 전자 분광 분석법(XPS 분석)에 의해 측정하고, 그 반값폭을 구하였다. 그 결과를 도 10에 나타내었다.
(성막 조건 1)
처리 가스 유량 ; Ar／N2 가스＝1000／200mL／min(sccm)
압력 ; 12㎩(90mTorr)
마이크로파 파워 ; 1.5㎾
웨이퍼 온도 ; 400℃
처리 시간 ; 200초
(성막 조건 2)
처리 가스 유량 ; Ar／N2 가스＝1000／200mL／min(sccm)
압력 ; 12㎩(90mTorr)
마이크로파 파워 ; 1.5㎾
웨이퍼 온도 ; 800℃
처리 시간 ; 30초
(성막 조건 3)
처리 가스 유량 ; Ar／N2 가스＝1000／200mL／min(sccm)
압력 ; 200㎩(1500mTorr)
마이크로파 파워 ; 1.5㎾
웨이퍼 온도 ; 800℃
처리 시간 ; 180초
또, 웨이퍼 W는, 1％ 희불산(DHF) 용액으로 세정한 것을 이용하였다.
또한, 각 성막 조건에서의 처리 후, 압력 999.8㎩(75Torr)이고, O2 유량이 2L／min(slm), 가열 온도 1000℃의 고온 산화 분위기에서 15초간 열 처리를 하였다.
도 10으로부터, N1s 스펙트럼의 피크의 반값폭은, 압력 12㎩이고 400℃의 저온 질화 처리(성막 조건 1)에 비해서, 압력 12㎩이고 800℃의 고온 질화 처리(성막 조건 2) 쪽이 작고, 또한 압력 200㎩이고 800℃의 고온 질화 처리(성막 조건 3)에서는 보다 작아졌다. 이것으로부터, 저온 질화 처리에 의한 실리콘 질화막에 비하여, 고온 질화 처리에 의한 실리콘 질화막 쪽이, N1s 스펙트럼 피크가 급준한 것이 나타났다. 이 경향은, 플라즈마 질화 처리 후에 고온 산화 분위기에서의 가열 처리를 실시한 경우에 있어서 확대되어 있다. 즉, 400℃의 저온에서의 플라즈마 질화 처리의 경우(성막 조건 1), 그 후의 산화 분위기에서의 가열 처리에 의해서, 반값폭에 큰 변화가 발생되어 있지만, 800℃의 고온에서의 플라즈마 질화 처리의 경우(성막 조건 2, 3)에는, 반값폭의 변화량이 400℃의 저온 처리에 비해 작은 것이었다.
도 11은, 도 1의 플라즈마 처리 장치(100)를 이용하여, 250℃, 400℃, 및 600℃에서 성막한 실리콘 질화막의 어닐링 전후의 굴절률의 변동을 나타내는 것이다. 성막 조건으로서, 처리 가스는, Xe와 NH3을 이용하여, 유량비 Xe／NH3＝1100／100mL／min(sccm)로 하고, 압력은 6.7㎩(50mTorr), 마이크로파 파워는 700W로 실시하였다. 또한, 각 온도에서 성막된 실리콘 질화막에 대하여, 600℃, N2 분위기에서 30분간 어닐링을 실시하였다.
도 11로부터, 성막 온도를 높이는 것에 의해 높은 굴절률을 갖는 고밀도의 실리콘 질화막을 얻을 수 있음을 알 수 있다. 또한, 성막 후에 어닐링을 실시한 경우, 600℃에서 성막한 샘플에서는 굴절률의 변동이 작았다. 이것과 비교하여, 250℃나 400℃에서 성막한 샘플에서는, 굴절률의 변동폭이 크고, 어닐링 전에는 치밀한 실리콘 질화막이 형성되어 있지 않은 것이 추찰(推察)되었다.
이상의 도 8∼도 11의 결과로부터, 플라즈마 질화 처리하는 경우에, 500℃ 이상의 고온에서 질화 처리를 실시하는 것에 의해, N 누설이 적고, 또한 잘 산화되지 않으며, 치밀하고, 막 특성의 변동이 적은 안정적인 질화막이 형성되는 것이 나타났다.
다음에, 하기의 질화 처리 조건으로 실리콘 기판 상에 실리콘 질화막을 형성하고, 이것을 게이트 절연막으로서 이용한 평가용 MISFET을 제작하여, 그 전기적 특성을 측정하였다. 이 평가용 MISFET은, 실리콘 기판 상에 게이트 절연막으로서의 실리콘 질화막이 형성되고, 그 위에 폴리실리콘 전극을 형성한 게이트 구조를 갖는 것이며, 채널폭(W)은 20㎛, 게이트 길이는 0.8㎛이다.
＜질화 처리 조건＞
도 1과 마찬가지 구성의 플라즈마 처리 장치(100)를 이용하여, Si (100)면 및 Si (110)면을 직접적으로 질화 처리하여, 각각 실리콘 질화막을 형성하였다. 플라즈마 질화 처리는, 처리 가스로서 Xe와 NH3을 유량비 Xe／NH3＝1000／100mL／min(sccm)으로 사용하고, 처리 압력은 20㎩(150mTorr)로 하였다. 처리 온도는, 웨이퍼 온도 600℃로 하고, 마이크로파의 주파수는 2.45㎓, 마이크로파 파워는 5W／㎠로 하였다. 전기적 막 두께인 EOT(SiO2막 환산 막 두께; Equivalent Oxide Thickness)는, Si (100)면의 실리콘 질화막이 2.06㎚, Si (110)면의 실리콘 질화막이 1.70㎚였다.
도 12(a) 및 도 12(b)는, Si (100)면의 실리콘 질화막을 게이트 절연막으로서 사용한 평가용 MISFET(「MISFET－100」이라고 기재함) 및 Si (110)면의 실리콘 질화막을 게이트 절연막으로서 사용한 평가용 MISFET(「MISFET－110」이라고 기재함)의 게이트 전압(VG) 및 드레인 전류(ID)를 측정하여, VG－ID 특성 및 VD－ID 특성을 각각 그래프화한 것이다. 또, 이들 MISFET의 S 팩터(S－factor)는, 모두 66.0mV／dec.였다.
도 12(a)로부터, 0.2∼0.3V 이하의 저전압 측에서, 드레인 전압(VD)이 0.05V 및 1V의 어느 쪽의 경우에 있어서도, MISFET－110 쪽이 MISFET－100에 비해 드레인 전류(ID)가 적고, 리크 전류가 적은 것을 알 수 있다. 또한, 도 12(b)는, VGS－VTH가 0.4V, 0.6V, 0.8V 및 1.0V일 때의 VD－ID 특성을 나타내고 있으며, 모두 MISFET－110 쪽이, MISFET－100에 비해 드레인 전류(ID)가 큰 것을 알 수 있다. 이상의 결과로부터, MISFET－110은, MISFET－100에 비해 양호한 전기적 특성을 갖는 것이 확인되었다.
도 13은 드레인 전류(ID)를 절연막의 막 두께로 규격화한 경우의 VG－ID 특성을 나타내고 있다. 이 도 13으로부터, MISFET－110은, 고전압 측에서 드레인 전류(ID)가 크고, 저전압 측에서의 리크가 적은 것이 확인되었다.
도 14는, Si (100)면의 실리콘 산화막을 게이트 절연막으로서 사용한 평가용 MOSFET(「MOSFET－100」이라고 기재함)과, MISFET－110의 1／f 노이즈 특성을 비교한 결과를 나타내고 있다. 일반적으로 실리콘 질화막은 실리콘 산화막에 비해 막 중의 결함이 많아, 노이즈 특성이 떨어지는 것이 알려져 있지만, 도 14로부터, MISFET－110은 MOSFET－100에 비해 1／f 노이즈가 약 10분의 1이며, 노이즈 특성이 양호한 것이 나타났다.
다음에, 실리콘 질화막의 계면 구조를 XPS 분석에 의해 조사한 결과에 대하여 설명한다. 도 15(a)는 Si (100)면 상에 형성한 실리콘 질화막의 Si 2p3 ／2의 XPS 분석에 의한 프로파일을 나타내며, 도 15(b)는 Si (110)면 상에 형성한 실리콘 질화막의 Si 2p3 ／2의 XPS 분석에 의한 프로파일을 나타낸다. 각 도면에 있어서, Si0 ＋, Si1 ＋, Si2 ＋, Si3 ＋ 및 Si4 ＋는, 모두 Si의 서브나이트라이드를 나타내고 있다. 또한, Si1 ＋, Si2 ＋ 및 Si3 ＋의 합계량은, Si (100)면 상에 형성한 실리콘 질화막에서 1.293모노레이어(ML)였던 데에 반하여, Si (110)면 상에 형성한 실리콘 질화막에서는 0.781모노레이어(ML)로 작았다. 따라서, Si (110)면에 상기 조건으로 플라즈마 질화 처리를 실시하는 것에 의해, Si (100)면에 실리콘 질화막을 형성하는 경우에 비해서, 서브나이트라이드량이 적은 실리콘 질화막을 형성할 수 있다는 것이 판명되었다.
도 16은, Si (110)면에 형성된 실리콘 질화막과, Si (100)면에 형성된 실리콘 질화막의 스트레스(막 응력)의 차이를 설명하는 모식도이다. Si (100)면에 형성된 실리콘 질화막은, 높은 압축 스트레스(Compressive Stress)를 갖기 때문에, Si의 면밀도가 높다. 이에 반하여, Si (110)면에 형성된 실리콘 질화막은, Si (100)면에 형성된 실리콘 질화막에 비해 상대적으로 낮은 압축 스트레스(Compressive Stress)를 갖기 때문에, Si의 면밀도가 낮으며, 그 값은 약 9.6×1014[atoms／㎠] 정도이다. 이 면밀도의 차이가, 도 15(a)와 도 15(b)에 나타낸 서브나이트라이드량의 서로 다름(相違)에 영향을 미치고 있는 것으로 생각된다. 또한, Si (110)면에 형성된 실리콘 질화막과, Si (100)면에 형성된 실리콘 질화막에 있어서의 면밀도의 차이가, MISFET－110에, 상기한 바와 같은 우수한 전기적 특성을 부여하고 있는 것으로 생각된다.
이상과 같이, 본 발명의 플라즈마 질화 처리 방법에서는, 실리콘의 Si (100)면보다도, Si의 실질적 (110)면에 대하여 플라즈마 질화 처리를 실시하여 실리콘 질화막을 형성하는 것이 바람직하다. 또, 「Si의 실질적 (110)면」이란, (110)면뿐만 아니라, 그것으로부터 약간 기울어진 (551)면 등도 포함하는 것을 의미한다.
다음에, 도 17에, 본 발명 방법에 의해 형성한 실리콘 질화막을 이용한 평가용 트랜지스터와, 실리콘 산화막을 이용한 평가용 트랜지스터에 대하여, EOT별 게이트 전류 특성을 비교한 결과를 나타낸다. 또한, 도 18(a) 및 도 18(b)에, 본 발명 방법에 의해 형성한 실리콘 질화막을 이용한 평가용 트랜지스터에 대하여 LC 공진법에 의한 CV 측정을 실시한 결과를 나타낸다. 도 18(a)는 EOT가 1.7㎚, 도 18(b)는 EOT가 1.2㎚의 결과이다. 이상의 결과로부터, 본 발명 방법에 의해 형성한 실리콘 질화막은, 우수한 게이트 전류 특성을 나타내는 것이 확인되었다.
이상, 본 발명의 실시예를 설명하였지만, 본 발명은 상기 실시예에 제약을 받는 것은 아니며, 여러 가지의 변형이 가능하다.
예컨대, 도 1에서는, RLSA 방식의 플라즈마 처리 장치(100)를 예로 들었지만, 마이크로파 여기 고밀도 플라즈마를 생성할 수 있는 장치이면, RLSA 방식에 한정되지 않고, 마찬가지로 본 발명 방법을 실시할 수 있다.
또한, 본 발명의 플라즈마 질화 처리 방법은, 실리콘을 직접 질화 처리하여 게이트 절연막을 형성하는 경우에 한정되지 않고, 예컨대, 실리콘 산화막[예컨대, WVG(Water Vapor Generation)에 의해 열 산화한 SiO2막이나, 플라즈마 산화한 SiO2막 등]이나, High-k 재료(예컨대, HfO2, RuO2, ReO2, ZrO2, Al2O3, HfSiO2, ZrSiO2, 및 이들의 적층체 등)에 대하여 질화 처리를 하는 경우에도 응용 가능하다.
또한, 실리콘 질화막보다도 유전율이 높은 재료(상기 High-k 재료 등)와 실리콘 질화막과의 복합 재료를 형성하는 경우에 있어서, 질화 처리를 본 발명의 플라즈마 질화 처리 방법에 의해 실시하는 것도 가능하다.
또한, 플래쉬 메모리에 있어서의 터널 산화막의 질화 처리나, 플로팅 게이트와 콘트롤 게이트 사이의 ONO 막의 형성 등에도 이용할 수 있다.
또한, 상기 실시예에서는 피처리체로서 반도체 웨이퍼에 대하여 질화 처리를 하는 예를 들었지만, 이것에 한정되는 것은 아니다. 예컨대, 피처리체가 액정 표시 디스플레이(LCD)로 대표되는 플랫 패널 디스플레이(FPD)용 기판에 마련된 다결정 실리콘층인 경우에도 본 발명을 적용할 수 있다. 예컨대, 박막 트랜지스터(TFT)의 제조 과정에서, 유리 기판 등의 FPD용 기판에, 절연물층이나 전극층 등을 거쳐 마련된 다결정 실리콘층 또는 비정질 실리콘층에, 상기 방법으로 플라즈마 질화 처리를 실시하여, 실리콘 질화막을 포함하는 게이트 절연막을 형성할 수 있다. 또한, 피처리체가 화합물 반도체 등인 경우에도 본 발명을 적용할 수 있다.
본 발명은 실리콘을 질화 처리하여 실리콘 질화막을 형성하는 공정을 포함하는 각종 반도체 장치의 제조 과정에 있어서 바람직하게 이용 가능하다.

Claims (22)

  1. 플라즈마 처리 장치의 처리 용기 내에서 피처리체 표면의 실리콘에 대하여 질소 함유 가스의 플라즈마를 작용시켜서 질화 처리하여, 실리콘 질화막을 형성하는 플라즈마 질화 처리 방법으로서,
    상기 플라즈마는 마이크로파 여기 고밀도 플라즈마이며,
    상기 질화 처리의 처리 온도는 500℃ 이상인
    플라즈마 질화 처리 방법.
  2. 제 1 항에 있어서,
    상기 마이크로파 여기 고밀도 플라즈마는 복수의 슬롯을 갖는 평면 안테나에 의해 상기 처리 용기 내에 마이크로파를 도입하여 형성되는 것인 플라즈마 질화 처리 방법.
  3. 제 1 항에 있어서,
    상기 질화 처리의 처리 온도는 600℃ 이상 800℃ 이하인 플라즈마 질화 처리 방법.
  4. 제 1 항에 있어서,
    상기 질화 처리의 처리 압력은 6.7㎩ 이상인 플라즈마 질화 처리 방법.
  5. 제 1 항에 있어서,
    상기 질화 처리의 처리 압력은 20㎩ 이상인 플라즈마 질화 처리 방법.
  6. 제 1 항에 있어서,
    상기 실리콘 질화막의 막 두께는 0.5㎚∼3㎚인 플라즈마 질화 처리 방법.
  7. 제 6 항에 있어서,
    상기 실리콘 질화막은 게이트 절연막인 플라즈마 질화 처리 방법.
  8. 제 7 항에 있어서,
    상기 실리콘은 단결정 실리콘, 다결정 실리콘 또는 비정질 실리콘인 플라즈마 질화 처리 방법.
  9. 제 7 항에 있어서,
    상기 실리콘은 실질적으로 (110) 표면을 갖는 단결정 실리콘인 플라즈마 질화 처리 방법.
  10. 제 1 항에 있어서,
    실리콘 질화막보다 유전율이 높은 고유전율 재료와 실리콘 질화막과의 복합 재료를 형성하는 경우에, 상기 실리콘 질화막의 형성을 행하는 것인 플라즈마 질화 처리 방법.
  11. 플라즈마 처리 장치의 처리 용기 내에서 피처리체 표면의 실리콘에 대하여, 질소 함유 가스의 플라즈마를 작용시켜서 질화 처리하여, 질화 규소를 포함하는 게이트 절연막을 형성하는 공정을 포함하되,
    상기 플라즈마는 마이크로파 여기 고밀도 플라즈마이며,
    상기 질화 처리의 처리 온도는 500℃ 이상인
    반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    게이트 절연막의 형성 후에, 500℃ 이상의 온도에서 가열 처리하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 마이크로파 여기 고밀도 플라즈마는 복수의 슬롯을 갖는 평면 안테나에 의해 상기 처리 용기 내에 마이크로파를 도입하여 형성되는 것인 반도체 장치의 제조 방법.
  14. 제 12 항에 있어서,
    상기 질화 처리의 처리 온도는 600℃ 이상 800℃ 이하인 반도체 장치의 제조 방법.
  15. 제 12 항에 있어서,
    상기 질화 처리의 처리 압력은 6.7㎩ 이상인 반도체 장치의 제조 방법.
  16. 제 12 항에 있어서,
    상기 질화 처리의 처리 압력은 20㎩ 이상인 반도체 장치의 제조 방법.
  17. 제 12 항에 있어서,
    상기 실리콘은 단결정 실리콘, 다결정 실리콘 또는 비정질 실리콘인 반도체 장치의 제조 방법.
  18. 제 12 항에 있어서,
    상기 실리콘은 실질적으로 (110) 표면을 갖는 단결정 실리콘인 반도체 장치의 제조 방법.
  19. 제 12 항에 있어서,
    상기 게이트 절연막의 막 두께는 0.5㎚∼3㎚인 반도체 장치의 제조 방법.
  20. 컴퓨터 상에서 동작하며, 실행시에, 플라즈마 처리 장치의 처리 용기 내에서 피처리체 상의 실리콘에 대하여 질소 함유 가스의 마이크로파 여기 고밀도 플라즈마를 작용시켜서 500℃ 이상의 처리 온도에서 질화 처리하여, 실리콘 질화막을 형성하는 플라즈마 질화 처리 방법이 행해지도록 상기 플라즈마 처리 장치를 제어하는 제어 프로그램.
  21. 컴퓨터 상에서 동작하는 제어 프로그램이 기억된 컴퓨터 판독 가능한 기억 매체로서,
    상기 제어 프로그램은, 실행시에, 플라즈마 처리 장치의 처리 용기 내에서 피처리체 상의 실리콘에 대하여 질소 함유 가스의 마이크로파 여기 고밀도 플라즈마를 작용시켜서 500℃ 이상의 처리 온도에서 질화 처리하여, 실리콘 질화막을 형성하는 플라즈마 질화 처리 방법이 행해지도록 상기 플라즈마 처리 장치를 제어하는 것인 컴퓨터 판독 가능한 기억 매체.
  22. 피처리체를 탑재하는 지지대를 구비하는 진공 배기 가능한 처리 용기와,
    상기 처리 용기 내에서 피처리체 상의 실리콘에 대하여 질소 함유 가스의 마이크로파 여기 고밀도 플라즈마를 작용시켜서 500℃ 이상의 처리 온도에서 질화 처리하여, 실리콘 질화막을 형성하는 플라즈마 질화 처리 방법이 행해지도록 제어하는 제어부
    를 구비한 플라즈마 처리 장치.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200511430A (en) * 2003-05-29 2005-03-16 Tokyo Electron Ltd Plasma processing apparatus and plasma processing method
JP2007288069A (ja) * 2006-04-19 2007-11-01 Hitachi Kokusai Electric Inc 半導体装置の製造方法
CN101454880B (zh) * 2006-05-31 2012-05-02 东京毅力科创株式会社 等离子体cvd方法、氮化硅膜的形成方法、半导体装置的制造方法和等离子体cvd装置
JP5608315B2 (ja) * 2007-12-03 2014-10-15 ピーエスフォー ルクスコ エスエイアールエル キャパシタ用電極及びその製造方法、キャパシタ
JP2010135812A (ja) * 2010-01-13 2010-06-17 Tokyo Electron Ltd 半導体装置の製造方法
US9177787B2 (en) * 2013-03-15 2015-11-03 Applied Materials, Inc. NH3 containing plasma nitridation of a layer of a three dimensional structure on a substrate
CN105655398A (zh) * 2014-11-10 2016-06-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
JP6996858B2 (ja) * 2017-03-29 2022-01-17 旭化成エレクトロニクス株式会社 半導体装置及びその製造方法
US11049731B2 (en) 2018-09-27 2021-06-29 Applied Materials, Inc. Methods for film modification
US20200347493A1 (en) 2019-05-05 2020-11-05 Applied Materials, Inc. Reverse Selective Deposition

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11279773A (ja) * 1998-03-27 1999-10-12 Tomoo Ueno 成膜方法
US20010052323A1 (en) * 1999-02-17 2001-12-20 Ellie Yieh Method and apparatus for forming material layers from atomic gasses
KR100745495B1 (ko) * 1999-03-10 2007-08-03 동경 엘렉트론 주식회사 반도체 제조방법 및 반도체 제조장치
JP4255563B2 (ja) 1999-04-05 2009-04-15 東京エレクトロン株式会社 半導体製造方法及び半導体製造装置
US6297103B1 (en) * 2000-02-28 2001-10-02 Micron Technology, Inc. Structure and method for dual gate oxide thicknesses
JP2001274148A (ja) 2000-03-24 2001-10-05 Tokyo Electron Ltd プラズマ処理装置及び方法
EP1361605A4 (en) * 2001-01-22 2006-02-15 Tokyo Electron Ltd METHOD FOR PRODUCING MATERIAL OF AN ELECTRONIC COMPONENT
WO2003015151A1 (en) * 2001-08-02 2003-02-20 Tokyo Electron Limited Base material treating method and electron device-use material
JP2003068850A (ja) 2001-08-29 2003-03-07 Tokyo Electron Ltd 半導体装置およびその製造方法
JP3823798B2 (ja) * 2001-10-02 2006-09-20 ソニー株式会社 窒化シリコン膜の形成方法、ゲート絶縁膜の形成方法及びｐ形半導体素子の形成方法
JP2003115587A (ja) * 2001-10-03 2003-04-18 Tadahiro Omi ＜１１０＞方位のシリコン表面上に形成された半導体装置およびその製造方法
JP4183934B2 (ja) 2001-10-19 2008-11-19 尚久 後藤 マイクロ波プラズマ処理装置、マイクロ波プラズマ処理方法及びマイクロ波給電装置
KR100395507B1 (ko) 2001-11-27 2003-08-25 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
CN1124364C (zh) * 2001-12-07 2003-10-15 中国科学院长春光学精密机械与物理研究所 用电子回旋共振微波等离子体制备超薄氮化硅薄膜的方法
US7297641B2 (en) * 2002-07-19 2007-11-20 Asm America, Inc. Method to form ultra high quality silicon-containing compound layers
JP2004095889A (ja) * 2002-08-30 2004-03-25 Fasl Japan Ltd 半導体記憶装置及びその製造方法
JP2004095918A (ja) * 2002-08-30 2004-03-25 Fasl Japan Ltd 半導体記憶装置及び半導体装置の製造方法
JP4358504B2 (ja) * 2002-12-12 2009-11-04 忠弘 大見 不揮発性半導体記憶装置の製造方法
JP4358503B2 (ja) * 2002-12-12 2009-11-04 忠弘 大見 不揮発性半導体記憶装置の製造方法
JP2004356114A (ja) * 2003-05-26 2004-12-16 Tadahiro Omi Ｐチャネルパワーｍｉｓ電界効果トランジスタおよびスイッチング回路
JP2005150637A (ja) * 2003-11-19 2005-06-09 Canon Inc 処理方法及び装置

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