KR20080000900A - 플래쉬 메모리 소자의 게이트 형성방법 - Google Patents

플래쉬 메모리 소자의 게이트 형성방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리 소자의 게이트 형성방법에 관한 것으로, 반도체 기판 상부에 게이트를 형성하고 게이트 전면에 산화막을 형성하는 단계, 산화막의 측벽에 스페이서 형태로 질화막을 형성하는 단계, 게이트 상부가 노출되도록 평탄화 공정을 실시한 후 질화막을 제거하여 콘택홀을 형성하는 단계, 콘택홀의 측벽에 베리어 메탈막을 형성하는 단계 및 콘택홀에 텅스텐막을 형성하는 단계를 포함하고, 게이트의 신뢰성을 개선할 수 있는 방법을 포함한다.
플래쉬 메모리, 게이트, SAC, 콘택홀

Description

플래쉬 메모리 소자의 게이트 형성방법{Method of forming a gate in the flash memory device}
도 1 내지 도 11은 본 발명의 실시예에 따른 플래쉬 메모리 소자의 게이트 형성방법을 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 터널산화막
103 : 제 1 폴리실리콘막 104 : 유전체막
105 : 제 2 폴리실리콘막 106 : 제 1 질화막
107 : 하드 마스크막 108 : SiON 막
109 : 포토 레지스트 110 : 산화막
111 : 제 2 질화막 112 : 층간 절연막
113 : 베리어 메탈막 114 : 텅스텐막
본 발명은 플래쉬 메모리 소자에 관한 것으로 특히, 플래쉬 메모리 소자의 게이트 형성방법에 관한 것이다.
플래쉬 메모리 소자의 집적도가 높아짐에 따라 금속배선 형성방법이 종래의 RIE 방법 대신에 다마신(damascene) 방법으로 변화되고 있다. 이는 60nm이하의 메모리 소자에서 텅스텐 게이트의 폭이 60nm 이하로 좁아지면서 종래의 RIE 방법으로는 한계가 있기 때문에 패터닝 하기가 어렵게 되었기 때문이다. 텅스텐 실리사이드(WSi) 게이트를 적용하는 경우에는 게이트 라인을 확보하기가 어려우며, 저항 확보를 위하여 타겟을 증가하는 경우에 내부 용량(intra-capacitance)의 증가를 초래한다. 게이트 식각 시에도 하드 마스크막, 텅스텐 실리사이드막, 폴리실리콘막 및 산화막을 동시에 식각해야 하는 어려움이 있다. RIE 방식으로 텅스텐 게이트를 적용할 경우에는 텅스텐 산화에 의한 스페이서 형성에 어려움이 있고, 열적 버짓(thermal budget)에 의한 게이트 신뢰성이 낮아지게 되었다. 또한, 종래의 텅스텐 싱글 다마신(W single damascene)을 적용할 경우에는 제 1 폴리실리콘막 패턴을 ISO 레벨에서 형성해야 하며, 미스 얼라인(mis-align)에 의한 커플링비가 감소하였다.
따라서, 본 발명은 게이트 패터닝 마진을 증가시킬 뿐 아니라 게이트 간 캐패시턴스를 감소시킬 수 있는 플래쉬 메모리 소자의 게이트 형성방법을 제공하는 데 그 목적이 있다.
본 발명은 플래쉬 메모리 소자의 게이트 형성방법에 관한 것으로, 반도체 기판 상부에 게이트를 형성하고 게이트 전면에 산화막을 형성하는 단계, 산화막의 측벽에 스페이서 형태로 질화막을 형성하는 단계, 게이트 상부가 노출되도록 평탄화 공정을 실시한 후 질화막을 제거하여 콘택홀을 형성하는 단계, 콘택홀의 측벽에 베리어 메탈막을 형성하는 단계 및 콘택홀에 텅스텐막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 게이트 형성방법을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 11은 본 발명의 실시예에 따른 플래쉬 메모리 소자의 게이트 형성방법을 도시한 단면도이다.
도 1을 참조하면, 셀 영역과 선택라인 영역으로 나누어진 반도체 기판(101) 상부에 터널산화막(102), 플로팅 게이트용 제 1 폴리실리콘막(103), 유전체막(104), 콘트롤 게이트용 제 2 폴리실리콘막(105), 제 1 질화막(106), 하드 마스크막(107), SiON 막(108) 및 포토 레지스트(109)를 순차적으로 적층하고, 포토 레 지스트(109)를 패터닝(patterning) 한다. 제 1 질화막(106)의 두께는 500 내지 2000Å으로 형성한다. 하드 마스크막(107)은 α-카본(α-carbon)을 사용하고, 두께는 500 내지 2000Å으로 형성한다. SiON 막(108)의 두께는 100 내지 1000Å으로 형성하는 것이 바람직하다.
도 2를 참조하면, 패터닝 된 포토 레지스트(109)로 하드 마스크막(107)을 식각하여 하드 마스크막 패턴(107a)을 형성한다.
도 3을 참조하면, 하드 마스크막 패턴(107a)을 마스크로 하여 제 1 질화막(106), 제 2 폴리실리콘막(105), 유전체막(104), 제 1 폴리실리콘막(103) 및 터널산화막(102)을 순차적으로 식각한 후 하드 마스크막 패턴(107a)을 제거한다. 그로 인하여 게이트 패턴이 형성된다.
도 4를 참조하면, 결과물에 클리닝 공정 및 이온 주입공정을 실시한 후, 결과물 전면에 산화막(110)을 형성한다. 그로 인하여 게이트 간에 산화막(스페이서)이 형성된다.
도 5를 참조하면, 식각 공정을 통해 산화막(110)을 일정 두께로 식각한다. 제 1 질화막(106)과 산화막(110) 간의 높이가 200 내지 500Å이 되도록 산화막(110)을 식각하는 것이 바람직하다.
도 6을 참조하면, 결과물 전면에 제 2 질화막(111)을 형성한다. 제 2 질화막(111)은 300 내지 1000Å으로 형성하는 것이 바람직하다.
도 7을 참조하면, 제 2 질화막(111)을 식각하면, 선택라인 영역의 산화막(110) 측벽에 자기 정렬 콘택(self aligned contact; SAC)용 제 2 질화막(111)이 스페이서 형태로 잔류된다.
도 8을 참조하면, 선택라인 영역의 산화막(110) 측벽에 잔류하는 SAC용 제 2 질화막(111)이 게이트 패턴의 제 1 질화막(106)보다 높은 위치에 형성되면, 후속 식각공정시 제 2 질화막(111)이 드러날 수 있는 우려가 있으므로 제 2 질화막(111)을 제 1 질화막(106)보다 낮은 위치에 도달하도록 식각한다. 잔류하는 제 2 질화막(111) 상부와 제 1 질화막(106) 상부와의 높이(A)는 200 내지 500Å가 바람직하다.
도 9를 참조하면, 결과물 전면에 층간 절연막(ILD; inter-layer dielectric; 112)으로 산화막을 형성한다. 층간 절연막(112) 형성 후에 결과물 상부를 CMP 연마한다. 이때, 제 1 질화막(106)을 식각 멈춤막으로 하여 제 1 질화막(106)이 노출될 때까지 연마공정을 실시한다.
도 10을 참조하면, 제 1 질화막(106)을 습식식각으로 제거(dip-out) 한다. 습식식각은 인산용액을 사용하여 제 1 질화막(106)만을 제거한다. 제 1 질화막(106)을 모두 제거하여 콘택홀(contact hall; CH)이 형성되면, 콘택홀 내부를 그대로 두거나 또는 콘택홀(CH) 측벽에 스페이서(Ox)로 산화막이나 질화막을 형성하여 임계치수(critical dimension; CD)를 조절할 수도 있다. 스페이서(Ox) 형태를 형성할 시에 두께는 0 내지 300Å으로 한다. 여기서 두께가 0Å 인 경우는 스페이서(Ox)를 형성하지 않음을 의미한다.
도 11을 참조하면, 콘택홀(CH)의 측벽에 베리어 메탈막(113)을 형성하고 결과물 전체 상부에 텅스텐을 매립한다. CMP 공정을 통하여 베리어 메탈막(113)이 노 출될 때까지 텅스텐을 연마하여 텅스텐막(114)을 형성한다. 베리어 메탈막(113) 물질로 Ti 및 TiN, Ta 및 TaN, WN 중 어느 하나를 사용할 수 있다. 텅스텐막(114) 대신에 알루미늄(Al) 또는 구리(Cu)를 사용할 수도 있다. 후속 캐핑(capping) 막을 형성하여 배선공정을 완료한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 플래쉬 메모리 소자의 게이트 형성방법에 따른 효과는 다음과 같다.
첫째, 제 2 폴리실리콘막 상부에 텅스텐막을 형성함으로써 게이트 패터닝 마진을 증가시킬 수 있다.
둘째, 제 1 및 제 2 폴리실리콘막 계면의 커플링 비를 높일 수 있다.
셋째, 텅스텐막 형성하기 전에 스페이서를 형성하여 후속 열적 버짓(thermal budget)을 줄일 수 있다.
넷째, 하드 마스크로 α-카본을 사용하므로 턴스텐막의 저항을 일정하게 유 지할 수 있다.
다섯째, SAC 질화막을 부분적으로 식각하여 SAC 질화막의 오픈을 방지할 수 있다.
여섯째, 콘택홀 내부 측벽에 산화막 또는 질화막을 형성하여 게이트간 임계치수를 조절할 수 있다.
일곱째, 제 2 폴리실리콘막과 텅스텐막의 높이를 줄여 게이트간 용량을 조절할 수 있다.
여덟째, 게이트의 높이 감소로 콘택 홀 형성시 식각 공정 마진을 확보할 수 있다.

Claims (11)

  1. 반도체 기판 상부에 게이트를 형성하고 상기 게이트 전면에 산화막을 형성하는 단계;
    상기 산화막의 측벽에 스페이서 형태로 질화막을 형성하는 단계;
    게이트 상부가 노출되도록 평탄화 공정을 실시한 후 상기 질화막을 제거하여 콘택홀을 형성하는 단계;
    상기 콘택홀의 측벽에 베리어 메탈막을 형성하는 단계; 및
    상기 콘택홀에 텅스텐막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 게이트 형성방법.
  2. 제 1 항에 있어서,
    상기 게이트는 상기 반도체 기판 상부에 터널산화막, 제 1 폴리실리콘막, 유전체막, 제 2 폴리실리콘막, 제 2 질화막, 하드 마스크막, SiON 막 및 포토 레지스트를 순차적으로 적층하고,
    상기 포토 레지스트를 패터닝 하여 상기 하드 마스크막, 제 2 질화막, 제 2 폴리실리콘막, 유전체막, 제 1 폴리실리콘막, 터널산화막을 순차적으로 식각하는 단계를 더 포함하는 플래쉬 메모리 소자의 게이트 형성방법.
  3. 제 2 항에 있어서,
    상기 제 2 질화막의 두께는 500 내지 2000Å으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
  4. 제 2 항에 있어서,
    상기 하드 마스크막의 물질은 α-카본을 사용하고, 두께는 500 내지 2000Å으로 형성하는 플래쉬 메모리 소자의 게이트 형성방법.
  5. 제 2 항에 있어서,
    상기 SiON 막의 두께는 100 내지 1000Å으로 형성하는 플래쉬 메모리 소자의 게이트 형성방법.
  6. 제 1 항에 있어서,
    상기 산화막 식각후 상기 제 2 질화막과 상기 산화막 간의 높이는 200 내지 500Å이 되도록 하는 플래쉬 메모리 소자의 게이트 형성방법.
  7. 제 1 항에 있어서,
    상기 제 1 질화막의 두께는 300 내지 1000Å으로 형성하는 플래쉬 메모리 소자의 게이트 형성방법.
  8. 제 1 또는 제 2 항에 있어서,
    상기 질화막 상부와 제 2 질화막 상부와의 높이는 200 내지 500Å가 되도록 하는 플래쉬 메모리 소자의 게이트 형성방법.
  9. 제 2 항에 있어서,
    상기 제 2 질화막은 인산용액으로 습식식각하여 콘택홀을 형성하는 플래쉬 메모리 소자의 게이트 형성방법.
  10. 제 1 항에 있어서,
    상기 베리어 메탈막의 형성 물질은 W, Ti 및 TiN, Ta 및 TaN, WN 중 어느 하나를 사용할 수 있는 플래쉬 메모리 소자의 게이트 형성방법.
  11. 제 1 항에 있어서,
    상기 베리어 메탈막 형성전에 상기 콘택홀의 측벽에 산화막 또는 질화막을 형성하는 단계를 더 포함하는 플래쉬 메모리 소자의 게이트 형성방법.
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