TWI843929B

TWI843929B - 半導體裝置及其製造方法

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Publication number: TWI843929B
Application number: TW110101469A
Authority: TW
Inventors: 林孟漢; 陳德安
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2020-05-29
Filing date: 2021-01-14
Publication date: 2024-06-01

Abstract

在一種製造半導體裝置的方法中，其中由保護層覆蓋的儲存單元結構形成於基底的儲存單元區域內。形成罩幕圖案。罩幕圖案在第一電路區域上方具有開口，而儲存單元區域及第二電路區域由罩幕圖案覆蓋。第一電路區域中的基底凹陷，而儲存單元區域及第二電路區域受到保護。如以剖面查看，具有第一閘極介電層的第一場效電晶體（field effect transistor；FET）形成於凹陷的基底上的第一電路區域中，且具有第二閘極介電層的第二FET形成於基底上的第二電路區域中。

Description

半導體裝置及其製造方法

本揭露實施例是有關於一種半導體裝置及其製造方法。

快閃記憶體嵌入於進階邏輯互補金屬氧化物半導體(complementary metal-oxide-semiconductor；CMOS)裝置中，其用於智慧卡、行動裝置以及汽車應用。隨著半導體行業進展至尋求更高裝置密度、更高效能及更低成本的奈米技術製程節點，考慮到微影操作，在控制底層的平坦度方面存在挑戰。特別是，在具有快閃記憶體的CMOS裝置中，化學機械拋光操作已在使底層平坦化方面發揮重要作用。

根據本揭露的實施例，一種半導體裝置包含形成於基底的儲存單元區域中的非揮發性儲存單元、形成於基底的第一電路區域中的第一電路及設置於儲存單元區域與第一電路區域之間的隔離絕緣層。隔離絕緣層的上表面包含至少三個水平表面，所述三個水平表面具有不同豎直層級。

根據本揭露的另一實施例，一種半導體裝置包含形成於基底的儲存單元區域中的非揮發性儲存單元、形成於基底的第一電路區域中的第一電路及設置於儲存單元區域與第一電路區域之間的隔離絕緣層。隔離絕緣層的上表面包括第一階梯及第一斜面，且第一階梯及第一斜面由一或多個介電層覆蓋，所述一或多個介電層具有與一或多個設置於非揮發性儲存單元的浮置閘極與控制閘極之間的介電層相同的配置。

根據本揭露的又一實施例，製造半導體裝置的方法包括以下步驟。在儲存單元區域與電路區域之間的過渡區域中的基底的上表面上形成初始階梯。在過渡區域中形成隔離絕緣層。隔離絕緣層包含於頂部與底部之間設置有斜面的上表面。在基底上方形成多晶矽層。減小多晶矽層的厚度。在過渡區域的一部分上方及電路區域上方形成罩幕層。執行回蝕製程以更減小多晶矽層的厚度。執行電漿清潔操作。執行濕式處理操作以部分地蝕刻過渡區域中的隔離絕緣層。在濕式蝕刻處理後，移除罩幕層。

10:基底

12:氧化矽層/第一介電層

14:氮化矽層

15A、15B、15C:溝渠

20A、20B、20C:隔離層

30:第一多晶矽層

35、80、82、84、86、88:光阻層

37:聚合物殘餘物

40:控制閘極結構

41:第二介電層

42:第一側壁間隙物

43:第二多晶矽層

44:第二側壁間隙物

45:第一氮化矽層

46、52、64:光阻圖案

47:氧化矽層

48:離子植入操作

49:第二氮化矽層

50:抹除閘極氧化物

51:氧化矽

55:第三多晶矽層

55E、EG:抹除閘極

55S、SG:選擇閘極

57、59、62:塗佈層

58、106:硬罩幕層

60、104:第四多晶矽層

61:內襯層

66:第五多晶矽層

68:保護層

92、94:閘極介電層

102:氧化層

110:第三側壁間隙物

115:矽化物層

120:蝕刻終止層

125、ILD-1、ILD-2:層間介電層

130:絕緣罩幕層

133、135:閘極電極

CG:控制閘極

CP:接觸插塞

CW:接線

D1、D2:梯級高度

D3:縮減量

DCG:虛設控制閘極

DG:虛設閘極

FET-1、FET-2:場效電晶體

FG:浮置閘極

H:距離

H1、H2、H11、H12、H13、H21、H22、H23、H31、H32、H33、H34:梯級高度

HV:高壓電晶體區域

LC:邏輯電路區域

MC:NVM區域

PL:電漿清潔

SL0:標準線

SL1、SL2、SL3:線

STI:隔離絕緣層

SUB:基底

SV:標準電壓電晶體區域

TR:過渡區域

W1、W2、W11、W12、W21、W22、W23、W31、W32、W33:寬度

結合隨附圖式閱讀自以下詳細描述較佳地理解本揭露。需要強調的是，根據行業中的標準慣例，各種特徵並非按比例繪製且僅用於說明的目的。事實上，出於論述清楚起見，可任意增大或減小各種特徵的尺寸。

圖1繪示根據本揭露的一實施例的半導體裝置的剖面圖，所述半導體裝置包含非揮發性記憶體(non-volatile memory；NVM)區域及具有各種操作電壓的電路區域。

圖2、圖3、圖4、圖5、圖6、圖7、圖8、圖9、圖10及圖 11繪示剖面圖，其示出根據本揭露的一實施例的用於製造半導體裝置的連續製程的各個階段，所述半導體裝置包含NVM區域及電路區域。

圖12A、圖12B及圖12C繪示剖面圖，其示出根據本揭露的一實施例的用於製造半導體裝置的連續製程的各個階段中的一者，所述半導體裝置包含NVM區域及電路區域。

圖13A、圖13B、圖13C、圖13D及圖13E繪示剖面圖，其示出根據本揭露的另一實施例的用於製造半導體裝置的連續製程的各個階段，所述半導體裝置包含NVM區域及電路區域。

圖14A、圖14B、圖14C、圖14D及圖14E繪示剖面圖，其示出根據本揭露的另一實施例的用於製造半導體裝置的連續製程的各個階段，所述半導體裝置包含NVM區域及電路區域。

圖15A及圖15B繪示剖面圖，其示出根據本揭露的另一實施例的用於製造半導體裝置的連續製程的各個階段中的一者，所述半導體裝置包含NVM區域及電路區域。

圖16、圖17、圖18、圖19、圖20、圖21、圖22、圖23、圖24、圖25、圖26、圖27、圖28、圖29、圖30、圖31、圖32、圖33、圖34、圖35、圖36、圖37、圖38及圖39繪示剖面圖，其示出根據本揭露的一實施例的用於製造半導體裝置的連續製程的各個階段，所述半導體裝置包含NVM區域及電路區域。

圖40、圖41、圖42、圖43、圖44、圖45、圖46、圖47、圖48、圖49、圖50、圖51、圖52、圖53、圖54、圖55及圖56繪示剖面圖，其示出根據本揭露的一實施例的用於製造半導體裝置的連續製程的各個階段，所述半導體裝置包含NVM區域及電路區域。

應理解，以下揭露內容提供用於實施本揭露的不同特徵的許多不同實施例或實例。下文描述組件及佈置之特定實施例或實例以簡化本揭露。當然，這些組件及佈置僅為實例且並不意欲為限制性的。舉例而言，元件的尺寸並不限於所揭露的範圍或值，而是可視製程條件及/或裝置的所需特性而定。此外，在以下描述中，在第二特徵上方或上形成第一特徵可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。為簡單及清楚起見，各種特徵可按不同比例任意地拉伸。

此外，為易於描述，本文中可使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」以及其類似者的空間相對術語，以描述如諸圖中所示的一個元件或特徵相對於另一元件或特徵的關係。除諸圖中所描繪的定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。裝置可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞同樣可相應地進行解譯。另外，術語「由...製成」可意謂「包括」或「由...組成」。在本揭露中，除非另外描述，否則片語「A、B以及C中的一者」意謂「A、B及/或C」(A，B，C，A及B，A及C，B及C，或A、B及C)，且並不意謂A中的一個元件、B中的一個元件以及C中的一個元件。

在本揭露中，半導體裝置包含用於快閃記憶體的非揮發性記憶體(NVM)單元及周邊邏輯電路(例如，驅動器、解碼器、I/O電路及/或邏輯電路)。NVM單元需要堆疊結構，其中堆疊諸如多晶矽層的多個層，而周邊電路包含在一些實施例中高度小於NVM單元的場效電晶體(FET)。由於結構差異，當例如用於閘極結構及/或層間介電(interlayer diectric；ILD)層的導電材料層形成於NVM單元及周邊電路上方時，在NVM單元區域與周邊電路區域之間的ILD層中存在高度差異。此高度差異可能影響諸如CMP製程及回蝕製程的平坦化製程在導電材料層及/或ILD層上的執行。

在本揭露中，在製造NVM單元及周邊裝置之前，蝕刻NVM單元區域中的基底以在NVM單元區域與周邊邏輯電路區域之間形成「階梯」。此外，採用額外清潔操作來移除在本揭露中的回蝕製程中產生的殘餘聚合物。

圖1繪示根據本揭露的一實施例的半導體裝置的剖面圖，所述半導體裝置包含非揮發性記憶體(NVM)區域及邏輯電路區域。

半導體裝置包含設置於基底SUB上方的NVM區域MC及邏輯電路區域LC，如圖1中所繪示。各區域藉由諸如淺溝渠隔離(shallow trench isolation；STI)的隔離絕緣層STI與鄰近區域隔離。邏輯電路區域包含多個CMOS電晶體。在一些實施例中，邏輯電路區域LC包含高壓電晶體區域HV及標準電壓電晶體區域SV，所述高壓電晶體區域HV包含一或多個FET FET-2，所述標準電壓電晶體區域SV包含一或多個FET FET-1。儘管圖1示出在區域HV及SC中的每一者中的一個閘極(FET)，但在一些實施例中FET的數目大於一。

在NVM區域MC中，設置多個NVM單元。在圖1中繪示一對NVM單元，但在NVM區域MC中可包含大於兩個NVM單元。NVM單元包含浮置閘極FG、控制閘極CG、選擇閘極SG及抹除閘極EG。一或多個觸點亦經設置穿過一或多個層間介電層。一或多個層間介電層ILD-1及ILD-2設置於NVM單元及FET上方。接觸插塞CP連接下部導電區域(例如，源極/汲極區、閘極電極等)及接線CW。

如圖1中所繪示，在NVM區域MC中的基底SUB的上表面比邏輯電路區域LC的上表面低距離H。

NVM區域MC的上表面(儲存單元形成表面)經界定為在與基底直接接觸的浮置閘極FG之下的介電層與NVM區域MC中的基底之間的界面，且邏輯電路區域的上表面(裝置形成表面)經界定為與基底直接接觸的閘極介電層與基底之間的界面(通道的上表面)。在本揭露中，「上部」及「下部」用來界定沿Z方向的相對位置(基底的法線方向)，且「上部」層級比「下部」層級更遠離基底。換言之，「下部」層級比「上部」層級更接近基底的背側。在本揭露中，「虛設」通常意謂隨後移除或替換為另一材料的層，或並不充當主動電路的一部分的層。然而，即使未提及一些層為虛設的，其隨後亦可經替換為另一層/材料。

在一些實施例中，H在約10奈米至約150奈米的範圍內，且在其他實施例中，H在約20奈米至約75奈米的範圍內。

如圖1中所繪示，過渡區域TR設置於NVM單元區域MC與邏輯電路區域LC之間，且包含隔離絕緣層STI。在一些實施例中，過渡區域在平面圖中圍繞NVM單元區域MC。如圖1中所繪示，在一些實施例中，過渡區域TR中的隔離絕緣層STI在NVM區域MC的一側具有多個階梯(例如，兩個階梯)。在一些實施例中，在過渡區域TR中的隔離絕緣層STI具有一個階梯，如圖1中所繪示。

此外，在一些實施例中，虛設控制閘極DCG及虛設閘極DG設置於過渡區域TR中的隔離絕緣層STI上方。

在一些實施例中，隔離絕緣層STI的上表面包含一或多個第一階梯及一或多個第一斜面，其由與設置於NVM單元的浮置閘極與控制閘極之間的ONO薄膜相同的ONO薄膜覆蓋。此外，如圖1中所繪示，第一階梯及第一斜面更由設置於ONO層上的多晶矽層覆蓋。在一些實施例中，隔離絕緣層STI的上表面更包含一或多個第二階梯，其不由一或多個介電層覆蓋。

圖2至圖39繪示剖面圖，其示出根據本揭露的一實施例的用於半導體裝置的依序製造製程的各個階段，該半導體裝置包含NVM區域及邏輯電路區域。應理解，可在圖2至圖39中所繪示的製程之前、期間及之後提供額外操作，且針對方法的額外實施例，可替換或消除下文中所描述的一些操作。可改變操作的順序。

如圖2中所繪示，階梯形成於基底10的上表面上。在一些實施例中，基底10為矽晶圓。在其他實施例中，基底10包含SiGe、SiC或III至V族半導體。

在一些實施例中，藉由局部氧化及移除來形成階梯。在一些實施例中，氧化矽層形成於基底上，且氮化矽層形成於氧化矽層上。藉由使用光蝕刻操作而圖案化氮化矽層，且隨後，藉由使用濕式氧化來熱氧化NVM單元區域MC，從而形成氧化層(所謂的「LOCOS」)。藉由濕式蝕刻移除氧化層，且隨後移除氮化矽層及氧化矽層，從而形成階梯。可藉由一或多個蝕刻操作形成階梯。在一些實施例中，藉由電漿乾式蝕刻選擇性地蝕刻NVM區域中的基底。在一些實施例中，梯級高度D1在約10奈米至約150奈米的範圍內。

在形成「階梯」後，形成隔離絕緣層(STI)。為了形成隔離絕緣層，將包含氧化矽層12及氮化矽層14的罩幕層形成於基底10上，如圖3中所繪示。在一些實施例中，對氮化矽層14執行回蝕操作。

隨後，藉由一或多個微影及蝕刻操作圖案化罩幕層。隨後，藉由使用經圖案化罩幕層作為蝕刻罩幕，對基底10進行溝渠蝕刻以形成溝渠，如圖4中所繪示。在一些實施例中，溝渠的深度在約100奈米至約1微米的範圍內。在一些實施例中，NVM單元區域MC包含溝渠15A，邏輯電路區域LC包含溝渠15B，且過渡區域TR包含溝渠15C，如圖4中所繪示。

用絕緣(介電)材料填充溝渠，且隨後執行諸如CMP或回蝕製程的平坦化操作以移除絕緣材料層的上部部分，從而形成隔離層20A、隔離層20B及隔離層20C，如圖5中所繪示。在一些實施例中，氮化矽層14充當CMP終止層，因此，CMP操作實質上終止於氮化矽層14。在CMP操作後，過渡區域TR中的隔離絕緣層20C包含階梯。在一些實施例中，梯級高度D2在約5奈米至約150奈米的範圍內。在一些實施例中，梯級高度D2小於D1。

在CMP操作後，移除NVM單元區域MC中的氮化矽層14，如圖6中所繪示。在一些實施例中，是使用利用H₃PO₄的濕式蝕刻操作。在一些實施例中，保留氧化矽層12，且在其他實施例中，移除氧化矽層12且隨後在NVM單元區域MC中形成新氧化矽層(或任何合適的矽介電層)。在一些實施例中，介電層(氧化矽層)12的厚度在約1奈米至約50奈米的範圍內。

在以下描述中，將與第一介電層相同的圖式元件符號12用於剩餘氧化矽層及新形成的介電(氧化矽)層。

隨後，如圖7中所繪示，在第一介電層12、過渡區域TR中的隔離絕緣層20C以及邏輯電路區域LC中的氮化矽層14上方形成用於浮置閘極的第一多晶矽層30。在一些實施例中，可藉由CVD(化學氣相沉積)形成第一多晶矽層30。在一些實施例中，所沈積的第一多晶矽層30的厚度在約10奈米至約300奈米的範圍內。

隨後，藉由諸如CMP製程的平坦化操作減小第一多晶矽層30的厚度，如圖8中所繪示。在一些實施例中，邏輯電路區域LC中的氮化矽層14以及隔離絕緣層20A及隔離絕緣層20C充當CMP終止層，因此，CMP操作實質上終止於氮化矽層14以及隔離絕緣層20A及隔離絕緣層20C上。在一些實施例中，避免藉由CMP操作進行過度蝕刻以防止損害邏輯電路區域LC。

在CMP操作後，NVM單元區域MC中的第一多晶矽層30的厚度藉由回蝕操作更加減小以獲得浮置閘極所需的厚度。在一些實施例中，如圖9中所繪示，形成光阻層35以如圖9中所繪示覆蓋邏輯電路區域LC及過渡區域TR的一部分。隨後，執行電漿回蝕操作以減小第一多晶矽層30的厚度。在一些實施例中，亦減小隔離絕緣層20A及隔離絕緣層20C的厚度。

在一些實施例中，如圖9中所繪示，由光阻及/或作為蝕刻副產物產生的聚合物殘餘物37保留在第一多晶矽層30及隔離絕緣層的經蝕刻表面上。

隨後，如圖10中所繪示，執行移除聚合物殘餘物37的清潔操作。在一些實施例中，清潔操作包含電漿清潔PL。在電漿清潔操作期間，光阻層35縮減，如圖10中所繪示。在一些實施例中，縮減量D3在約1奈米至約100奈米的範圍內。

在電漿清潔操作後，執行額外濕式清潔操作。在一些實施例中，濕式清潔操作包含HF或緩衝HF(BHF)處理。HF/BHF處理部分地蝕刻隔離絕緣層20A及隔離絕緣層20C，如圖11中所繪示。隨後，移除光阻層35，如圖12A中所繪示。在一些實施例中，藉由電漿灰化製程繼之以濕式清潔來移除光阻層35。在一些實施例中，隔離絕緣層20C具有兩個階梯，如圖12A及圖12B中所繪示。圖12B為隔離絕緣層20C的放大視圖。

如圖12B中所繪示，隔離絕緣層20C的上表面自邏輯電路側至NVM單元側包含頂部、階梯、中部、斜面(具有傾斜角的傾斜表面)及底部。圖12C繪示平坦部分(頂部、中部及底部)、階梯及斜面的傾斜角。平坦部分的傾斜角為線(或平面)SL1與標準線(或平面)SL0之間的角。標準線SL0為平行於基底的裝置形成表面的水平線。斜面的傾斜角為線(或平面)SL2與標準線(或平面)SL0之間的角。階梯的傾斜角為線(或平面)SL3與標準線(或平面)SL0之間的角。

頂部、中部及/或底部實質上平坦(例如，傾斜角±5度)。斜面的傾斜角在約15度至約75度的範圍內。在一些實施例中，在頂部與底部之間形成兩個階梯(一個階梯及一個斜面)。階梯的傾斜角在約75度至約95度的範圍內。在一些實施例中，頂部與中部之間的階梯的梯級高度H1對應於HF/BHF處理的蝕刻量且在約1奈米至約50奈米的範圍內。在一些實施例中，中部與底部之間的梯級高度H2在約5奈米至約120奈米的範圍內。在一些實施例中，中部的寬度W1對應於縮減量D3且在約1奈米至約100奈米的範圍內。在一些實施例中，斜面的寬度W2在約1奈米至約50奈米的範圍內。

在一些實施例中，光阻圖案35的邊緣位於隔離絕緣層20C的NVM單元側(底部)處。圖13A繪示回蝕操作後的結構。藉由回蝕操作形成階梯，如圖13A中所繪示。隨後，執行包含電漿清潔PL的清潔操作，且在電漿清潔操作期間，光阻層35縮減，如圖13B中所繪示。在一些實施例中，縮減量D3在約1奈米至約100奈米的範圍內。

在電漿清潔操作後，藉由使用例如HF或緩衝HF(BHF)溶液執行額外濕式清潔操作，如圖13C中所繪示。HF/BHF處理部分地蝕刻隔離絕緣層20A及隔離絕緣層20C，如圖13C中所繪示。隨後，移除光阻層35，如圖13D中所繪示。

圖13E為過渡區域TR中的隔離絕緣層20C的放大視圖。如圖13E中所繪示，隔離絕緣層20C的上表面自邏輯電路側至NVM單元側包含頂部、斜面、第一階梯、中部、第二階梯及底部。在頂部與底部之間形成三個階梯(兩個階梯及一個斜面)。在一些實施例中，在頂部與中部之間的斜面的梯級高度H11在約5奈米至約50奈米的範圍內。在一些實施例中，在斜面與中部之間的第一階梯的梯級高度H12對應於HF/BHF處理的蝕刻量且在約1奈米至約50奈米的範圍內。在一些實施例中，在中部與底部之間的第二階梯的梯級高度H13在約10奈米至約100奈米的範圍內。在一些實施例中，中部的寬度W12對應於縮減量D3且在約1奈米至約100奈米的範圍內。在一些實施例中，斜面的寬度W11在約1奈米至約50奈米的範圍內。

在一些實施例中，光阻圖案35的邊緣位於隔離絕緣層20C的邏輯單元(底部)處。圖14A繪示回蝕操作後的結構。藉由回蝕操作形成階梯，如圖14A中所繪示。隨後，執行包含電漿清潔PL的清潔操作，且在電漿清潔操作期間，光阻層35縮減，如圖14B中所繪示。在一些實施例中，縮減量D3在約1奈米至約100奈米的範圍內。

在電漿清潔操作後，藉由使用例如HF或緩衝HF(BHF)溶液執行額外濕式清潔操作，如圖14C中所繪示。HF/BHF處理部分地蝕刻隔離絕緣層20A及隔離絕緣層20C，如圖14C中所繪示。隨後，移除光阻層35，如圖14D中所繪示。

圖14E為過渡區域TR中的隔離絕緣層20C的放大視圖。如圖14E中所繪示，隔離絕緣層20C的上表面自邏輯電路側至NVM單元側包含頂部、第一階梯、第一中部、第二階梯、第二中部、斜面及底部。在頂部與底部之間形成三個階梯(兩個階梯及一個斜面)。在一些實施例中，在頂部與第一中部之間的第一階梯的梯級高度H21對應於HF/BHF處理的蝕刻量且在約1奈米至約50 奈米的範圍內。在一些實施例中，在第一中部與第二中部之間的第二階梯的梯級高度H22在約1奈米至約50奈米的範圍內。在一些實施例中，在第二中部與底部之間的斜面的梯級高度H23在約10奈米至約100奈米的範圍內。在一些實施例中，第一中部的寬度W21對應於縮減量D3且在約1奈米至約100奈米的範圍內。在一些實施例中，第二中部的寬度W22在約1奈米至約100奈米的範圍內。在一些實施例中，斜面的寬度W23在約1奈米至約50奈米的範圍內。

在一些實施例中，在包含電漿清潔操作的清潔操作後，光阻層35的邊緣位於隔離絕緣層20C的初始斜面處。在此情況下，如圖15A及圖15B中所繪示，隔離絕緣層20C的上表面自邏輯電路側至NVM單元側包含頂部、第一斜面、第一階梯、第二斜面、中部、第二階梯及底部。在頂部與底部之間形成四個階梯(兩個階梯及兩個斜面)。

在一些實施例中，第一斜面的高度H31在約1奈米至約50奈米的範圍內。在一些實施例中，第一階梯的高度H32對應於HF/BHF處理的蝕刻量且在約1奈米至約50奈米的範圍內。在一些實施例中，第二斜面的高度H33在約1奈米至約50奈米的範圍內。在一些實施例中，在中部與底部之間的梯級高度H34在約1奈米至約50奈米的範圍內。在一些實施例中，第一斜面的寬度W31在約1奈米至約50奈米的範圍內。在一些實施例中，第二斜面部分的寬度W32在約1奈米至約50奈米的範圍內。在一些實施例中，中部的寬度W33在約1奈米至約50奈米的範圍內。寬度W32及寬度W33的總和對應於縮減量D3。

在一些實施例中，在平坦化操作及厚度減小操作後，第一多晶矽層30的厚度在約10奈米至約100奈米的範圍內。第一多晶矽層30適當地摻雜有雜質且用於NVM單元的浮置閘極。多晶矽層30可替換為非晶矽層。

接下來，如圖16中所繪示，形成堆疊層以形成控制閘極。在一些實施例中，在NVM單元區域MC中的第一多晶矽層30上方以及過渡區域TR及邏輯電路區域LC上方形成第二介電層41。在一些實施例中，第二介電層41包含氧化矽層、氮化矽層或多層氧化矽及氮化矽。在一些實施例中，第二介電層41為ONO薄膜。在一些實施例中，第二介電層41的厚度在約1奈米至約50奈米的範圍內。在一些實施例中，可藉由CVD或ALD(原子層沉積)形成第二介電層41。

在形成第二介電層41後，在第二介電層41上方形成第二多晶矽層43。在一些實施例中，可藉由CVD或ALD形成第二多晶矽層43，且第二多晶矽層43的厚度在約5奈米至約50nm的範圍內。

此外，如圖16中所繪示，在第二多晶矽層43上方形成包含第一氮化矽層45、氧化矽層47及第二氮化矽層49的硬罩幕層。在一些實施例中，硬罩幕層藉由CVD或ALD形成且其總厚度在約20奈米至約200奈米的範圍內。

應注意，在圖12A及圖12B、圖13D及圖13E、圖14D及圖14E或圖15A及圖15B中繪示的階梯及斜面由第二介電層41及第二多晶矽層43覆蓋，其不會在後續製造操作中自階梯及/或斜面部分移除。因此，在圖12A及圖12B、圖13D及圖13E、圖 14D及圖14E或圖15A及15B中繪示的隔離絕緣層20C的上表面(特定言之，包含最高部分的儲存單元側結構)的形狀在作為最終產品的半導體裝置中得以保留。

藉由使用包含微影及蝕刻的圖案化操作，圖案化硬罩幕層，且藉由使用經圖案化硬罩幕層作為蝕刻罩幕，將第二多晶矽層43及第二介電層41圖案化至控制閘極結構40，如圖17中所繪示。在一些實施例中，不在邏輯電路區域LC中形成圖案。

在第二多晶矽層43及第二介電層41的圖案化操作後，在NVM單元區域MC中的經圖案化第二多晶矽層的兩側上形成第一側壁間隙物42，如圖18中所繪示。在一些實施例中，第一側壁間隙物42由氧化矽製成。例如藉由CVD在整個基底上方形成毯覆式氧化矽層且隨後執行非等向性蝕刻，從而形成第一側壁間隙物42。在一些實施例中，第一側壁間隙物42的厚度在約1奈米至約20奈米的範圍內。在一些實施例中，第一側壁間隙物42具有多層結構。在一些實施例中，第一側壁間隙物42包含具有由兩個氧化矽層包夾的氮化矽層的ONO薄膜。在一些實施例中，氧化矽層、氮化矽層及氧化矽層的厚度分別在約1奈米至20奈米、約1奈米至30奈米及約1奈米至20奈米的範圍內。在某些實施例中，第一側壁間隙物42為單層氮化矽或氮氧化矽。

在形成第一側壁間隙物42後，藉由使用一或多個蝕刻操作來圖案化第一多晶矽層30，如圖19中所繪示。在一些實施例中，在沒有光阻層的情況下以自對準方式執行蝕刻，且第一介電層12充當蝕刻終止層。

在圖案化第一多晶矽層30後，形成第二側壁間隙物44，如圖20中所繪示。在一些實施例中，第二側壁間隙物44由氧化矽製成。例如藉由CVD在整個基底上方形成毯覆式氧化矽層且隨後執行非等向性蝕刻，從而形成第二側壁間隙物44。在一些實施例中，藉由此蝕刻移除不由控制閘極結構40覆蓋的第一介電層12。

此外，形成在共同源極線(抹除閘極)上方具有開口的光阻圖案46，且執行一或多個離子植入操作48以針對共同源極線(在抹除閘極下方)引入雜質，如圖21中所繪示。此外，移除在共同源極線上方的開口中的第二側壁間隙物44。在一些實施例中，HF或緩衝HF(BHF)溶液用作濕式蝕刻劑。隨後，移除光阻圖案46，如圖22中所繪示。

隨後，形成抹除閘極氧化物50，如圖23中所繪示。在一些實施例中，抹除閘極氧化物50由藉由熱氧化製程形成的氧化矽製成。在一些實施例中，在控制閘極結構40的一側形成氧化矽51的薄層。接下來，如圖24中所繪示，形成在字元線(選擇閘極)上方具有開口的光阻圖案52，且移除在字元線區上方的氧化層。

此外，形成用於選擇閘極的第三介電層(未繪示)及第三多晶矽層55，如圖25中所繪示。在一些實施例中，第一介電層12保留在字元線區而作為第三介電層(閘極介電層)。在第三多晶矽層55上進一步形成塗佈層57。在一些實施例中，塗佈層57為光阻層。在一些實施例中，第三多晶矽層55的厚度在約40奈米至約200奈米的範圍內。

藉由使用平坦化操作及/或回蝕操作，減小第三多晶矽層55的厚度且將其分隔成選擇閘極(尚未分隔)及抹除閘極，如圖 26中所繪示。在一些實施例中，選擇閘極及抹除閘極55的頂部的高度實質上與控制閘極43的頂部的高度相同(例如，±5奈米內)。

隨後，形成硬罩幕層58，如圖27中所繪示。藉由使用一或多個微影及蝕刻操作，圖案化硬罩幕層58，且藉由使用經圖案化硬罩幕層作為蝕刻罩幕，圖案化多晶矽層55且將其分隔成選擇閘極，如圖28中所繪示。在其他實施例中，在不使用光阻層的情況下，以自對準方式圖案化硬罩幕層及多晶矽層。

隨後，在一些實施例中，移除沿字元線處於單元末端部分的第三多晶矽層，如圖29中所繪示。圖29為單元末端部分處的剖面圖，其為沿Y方向不同於其他圖式的位置。在一些實施例中，單元末端部分包含控制閘極末端部分、控制閘極條帶區域及抹除閘極(共同源極)條帶區域。

此外，藉由使用一或多個微影及蝕刻操作移除過渡區域TR及邏輯電路區域LC中的第二氮化矽層49，如圖30中所繪示。在一些實施例中，第二氮化矽層49的一部分保留在過渡區域TR中。

此外，如圖31中所繪示形成用於回蝕操作的塗佈層59，且如圖32中所繪示執行一或多個回蝕操作以在邏輯電路區域LC與NVM單元區域MC之間形成平緩斜面。在一些實施例中，塗佈層59包含有機材料，諸如光阻或底部抗反射塗層(bottom antireflective coating；BARC)材料。

隨後，形成內襯層61且接著在內襯層61上形成第四多晶矽層60，如圖33中所繪示。此外，在第四多晶矽層60上形成塗佈層62。在一些實施例中，內襯層61由諸如氧化矽之絕緣材料製成。在一些實施例中，塗佈層62包含有機材料，諸如光阻或BARC材料。在一些實施例中，使用非晶矽層而非多晶矽層60。隨後，執行諸如CMP操作及回蝕操作的一或多個平坦化操作來使第四多晶矽層60平坦，如圖34中所繪示。

隨後，形成光阻圖案64，且在邏輯電路區域LC及過渡區域TR的一部分中移除層60、層61、層47及層45的堆疊層，如圖35中所繪示。隨後，藉由使用一或多個濕式蝕刻操作移除層43及層41，如圖36中所繪示。在一些實施例中，部分地移除過渡區域TR上方、第四多晶矽層60下方的第一氮化矽層45的一部分。

此外，形成第五多晶矽層66，如圖37中所繪示。在一些實施例中，使用非晶矽層而非多晶矽層66。隨後，執行一或多個蝕刻操作以形成保護層68，如圖38中所繪示。當處理邏輯電路區域LC時，保護層68保護NVM單元區域MC及在過渡區域TR中的圖案。此外，移除在邏輯電路區域LC中的氮化矽層14，如圖39中所繪示。

圖40至圖56繪示剖面圖，其示出根據本揭露的一實施例的用於半導體裝置的依序製造製程的各個階段，所述半導體裝置包含NVM區域及邏輯電路區域。應理解，可在圖40至圖56中所繪示的製程之前、期間及之後提供額外操作，且對於方法的額外實施例，可替換或消除下文中所描述的一些操作。可改變操作的順序。前述實施例的材料、製程、配置及尺寸適用於以下實施例，且可省略其具體解釋。

在圖40至圖56中，邏輯電路區域LC包含高壓電晶體區域HV及標準電壓電晶體區域SV。高壓電晶體區域HV中的FET的臨限電壓的絕對值比標準電壓電晶體區域SV中的臨限電壓高。在一些實施例中，在高壓電晶體區域HV中的基底的裝置形成表面位於與在標準電壓電晶體區域SV中的基底的裝置形成表面相同的層級或較低層級處，且位於比在NVM單元區域MC中的基底的裝置形成表面高的層級處。

在圖39中所繪示的製造階段之後，經由在高壓電晶體區域HV中的光阻層80中形成的開口執行一或多個離子植入製程，如圖40中所繪示。此外，經由在標準電壓電晶體區域SV中的光阻層82中形成的開口執行一或多個離子植入製程，如圖41中所繪示。

隨後，在各別區中形成用於高壓電晶體區域HV的閘極介電層92及用於標準電壓電晶體區域SV的閘極介電層94，如圖42中所繪示。在一些實施例中，閘極介電層92及閘極介電層94為氧化矽。在一些實施例中，閘極介電層92的厚度大於閘極介電層94的厚度。在過渡區域TR及NVM單元區域MC中，形成氧化層102，如圖42中所繪示。此外，形成第四多晶矽層104且在第四多晶矽層104上進一步形成硬罩幕層106，如圖42中所繪示。

隨後，在一些實施例中，如圖43中所繪示，移除NVM單元區域MC及過渡區域TR中的硬罩幕層106以減小用於後續微影製程的NVM單元區域MC及過渡區域TR的高度。

如圖44中所繪示，藉由使用一或多個微影及蝕刻操作，將硬罩幕層106及第四多晶矽層102圖案化至邏輯電路區域中的犧牲閘極結構及過渡區域中的一或多個虛設閘極結構中。

在一些實施例中，經由高壓電晶體區域HV的光阻層84中形成的開口執行一或多個輕摻雜汲極(lightly doped drain；LDD)離子植入製程，如圖45中所繪示，且另外，經由標準電壓電晶體區域SV中的光阻層86中形成的開口執行一或多個LDD離子植入製程，如圖46中所繪示。

此外，在單元末端部分處，如圖47中所繪示形成具有在抹除閘極(共同源極；CS)條帶區域上方的開口的光阻層88，且藉由使用光阻層88作為蝕刻罩幕，移除硬罩幕層58及抹除閘極氧化物50，如圖48中所繪示。圖47及圖49為單元末端部分處的剖面圖，其為沿Y方向不同於其他圖式的位置。

隨後，如圖49中所繪示，在選擇閘極55S的側壁及其上的硬罩幕層58上形成第三側壁間隙物110。在邏輯電路區域中，亦在犧牲閘極結構上形成閘極側壁間隙物110。

此外，在一些實施例中，如圖50中所繪示，在邏輯電路區域LC及NVM單元區域MC中的源極/汲極區中形成矽化物層115。

隨後，執行一或多個平坦化操作以移除硬罩幕層58、保護層68及硬罩幕層106，如圖51中所繪示。在一些實施例中，執行光阻回蝕操作。在其他實施例中，執行CMP操作。藉由平坦化操作，暴露邏輯電路區域中的多晶矽層104及抹除閘極55E及選擇閘極55S的多晶矽層。此外，亦暴露控制閘極的多晶矽層43及過渡區域(虛設結構)中的多晶矽層43。

隨後，形成由例如氮化矽製成的蝕刻終止層120，且隨後形成一或多個層間介電(ILD)層125，如圖52中所繪示。ILD層 125包含一或多個包含二氧化矽(SiO₂)、SiON、SiCO或SiOCN或其他低k材料的氧化矽類材料。

隨後，執行諸如CMP操作的平坦化操作以暴露邏輯電路區域LC中的多晶矽層104(犧牲閘極層)及暴露控制閘極的多晶矽層43以及NVM單元區域MC中的抹除閘極及選擇閘極的多晶矽層55E、多晶矽層55S，如圖53中所繪示。

隨後執行替換閘極製程，如圖54中所繪示。在邏輯電路區域中移除犧牲閘極層以形成由閘極側壁間隙物110形成的閘極間隔。藉由例如CVD、PVD、無電極電鍍、電鍍或一些其他合適的生長或沈積製程形成一或多個導電層。隨後對導電層執行平坦化直至到達ILD層為止。平坦化可例如藉由CMP或一些其他合適的平坦化製程執行。在一些實施例中，高臨限電壓區域HV中的閘極電極133的一或多個層不同於標準臨限電壓區域SV中的閘極電極135的一或多個層。

在一些實施例中，亦移除閘極氧化矽層且在閘極間隔中形成高K介電層。在一些實施例中，高K介電層為氧化鉿。類似地，在NVM單元區域中，完全或部分地移除控制閘極、抹除閘極及選擇閘極中的一或多者的多晶矽層以形成閘極間隔，且在閘極間隔中形成一或多個導電層。

此外，形成絕緣罩幕層130，且藉由使用一或多個微影及蝕刻操作，在NVM單元區域中的多晶矽層55E及多晶矽層55S上方形成開口，如圖55中所繪示。隨後，在NVM單元區域中的多晶矽層55E及多晶矽層55S上形成矽化物層135，如圖56中所繪示。隨後，形成一或多個ILD層，且接著形成接觸插塞CP及接線 CW，如圖1中所繪示。

應理解，執行其他CMOS製程以形成各種特徵，諸如互連金屬層、介電層、鈍化層等。

本文中所描述的各種實施例提供優於先前技術的若干優點。藉由使用額外電漿清潔操作移除由多晶矽層的回蝕操作產生的聚合物，有可能抑制缺陷的出現且改良半導體製造操作的良率。

應理解，本文中未必已論述所有優點，沒有特定優點是所有實施例或實例所需的，且其他實施例或實例可提供不同優點。

根據本揭露的一個態樣，一種半導體裝置包含形成於基底的儲存單元區域中的非揮發性儲存單元、形成於基底的第一電路區域中的第一電路及設置於儲存單元區域與第一電路區域之間的隔離絕緣層。隔離絕緣層的上表面包含至少三個具有不同豎直層級的水平表面。在前文及以下實施例中的一或多者中，至少三個水平表面包含頂表面、低於頂表面的第一中間表面及低於第一中間表面的底表面。頂表面位於比第一中間表面及底表面更接近於第一電路區域處。底表面位於比第一中間表面及底表面更接近於儲存單元區域處。在前文及以下實施例中的一或多者中，隔離絕緣層的上表面更包括第一階梯及第一斜面。在前文及以下實施例中的一或多者中，第一階梯連接頂表面及第一中間表面，且第一斜面連接第一中間表面及底表面。在前文及以下實施例中的一或多者中，隔離絕緣層的上表面更包括第二階梯。第一斜面連接頂表面及第一階梯，第一階梯連接第一斜面及第一中間表面，且第二階梯連接第一中間表面及底表面。在前文及以下實施例中的一或多者中，隔離絕緣層的上表面更包括第二階梯及低於第一中間表面且高於底表面的第二中間表面。第一階梯連接頂表面及第一中間表面，第二階梯連接第一中間表面及第二中間表面，且第一斜面連接第二中間表面及底表面。在前文及以下實施例中的一或多者中，隔離絕緣層的上表面更包括第二階梯及第二斜面。第一斜面連接頂表面及第一階梯，第一階梯連接第一斜面及第二斜面，第二斜面連接第一階梯及第一中間表面，且第二階梯連接第一中間表面及底表面。在前文及以下實施例中的一或多者中，隔離絕緣層至少部分嵌入於基底中，且與基底接觸的隔離絕緣層的底表面的拓樸結構不同於隔離絕緣層的上表面的拓樸結構。在前文及以下實施例中的一或多者中，與基底接觸的隔離絕緣層的底表面具有兩個由斜面連接的水平部分。

根據本揭露的另一態樣，一種半導體裝置包含形成於基底的儲存單元區域中的非揮發性儲存單元、形成於基底的第一電路區域中的第一電路及設置於儲存單元區域與第一電路區域之間的隔離絕緣層。隔離絕緣層的上表面包括第一階梯及第一斜面，且第一階梯及第一斜面由一或多個介電層覆蓋，所述一或多個介電層具有與一或多個設置於非揮發性儲存單元的浮置閘極與控制閘極之間的介電層相同的配置。在前文及以下實施例中的一或多者中，一或多個介電層包含設置於兩個氧化矽層之間的氮化矽層。在前文及以下實施例中的一或多者中，第一階梯及第一斜面更由設置於一或多個介電層上的多晶矽層覆蓋。在前文及以下實施例中的一或多者中，第一階梯位於比第一斜面低的層級處。在前文及以下實施例中的一或多者中，第一階梯位於比第一斜面高的層級處。在前文及以下實施例中的一或多者中，隔離絕緣層的上表面更包括第二階梯，且第二階梯不由一或多個介電層覆蓋。在前文及以下實施例中的一或多者中，在第一電路區域中的基底的第一裝置形成表面位於比在儲存單元區域中的基底裝置形成表面高的層級處。

根據本揭露的另一態樣，在製造半導體裝置的方法中，在儲存單元區域與電路區域之間的過渡區域中的基底的上表面上形成初始階梯。在過渡區域中形成隔離絕緣層。隔離絕緣層包含於頂部與底部之間設置有斜面的上表面。在基底上方形成多晶矽層。減小多晶矽層的厚度。在過渡區域的一部分上方及電路區域上方形成罩幕層。執行回蝕製程以更減小多晶矽層的厚度。執行電漿清潔操作。執行濕式處理操作以部分地蝕刻過渡區域中的隔離絕緣層。在濕式蝕刻處理後，移除罩幕層。在前文及以下實施例中的一或多者中，罩幕層包含光阻圖案，且在電漿清潔操作期間，光阻圖案縮減。在前文及以下實施例中的一或多者中，光阻圖案的邊緣在回蝕製程之前位於斜面處。在前文及以下實施例中的一或多者中，光阻圖案的邊緣在回蝕製程之前位於頂部或頂部與斜面之間的邊界處。

前文概述若干實施例或實例的特徵，以使得本領域技術人員可較好地理解本揭露的態樣。本領域技術人員應瞭解，其可易於使用本揭露作為設計或修改用於實現本文中所引入的實施例或實例的相同目的及/或達成相同優點的其他製成及結構的基礎。本領域技術人員亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且本領域技術人員可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。