KR20070120885A - 반도체소자 및 그 제조방법 - Google Patents

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KR20070120885A
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유지 마스이
타카히로 아라키다
요시노리 야마우치
카요코 키쿠치
린타로 코다
노리히코 야마구치
토모유키 오키
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소니 가부시끼 가이샤
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Abstract

수율을 대폭 늘리는 것이 가능한 반도체소자의 제조방법을 제공한다. 기판(10D) 위에 반도체층(20D)를 형성한 뒤, 반도체층(20D)에 메사부 M1∼M4을 단위 칩 면적마다 형성한다. 메사 직경 R1∼R4은, 산화 깊이 b에 최대로 오차±Δy가 있는 것을 전제로 하여, 소정의 기준(a10±Δx10)에 일치하도록 설정된다. 다음에 수증기 분위기중에서, 고온에서 산화 처리를 행하여, 각 메사부 M1∼M4을 선택적으로 산화해서 미산화 영역(15B)을 형성한 뒤, 각각의 미산화 영역(15B)의 산화 협착 직경 a1∼a4을 광학 현미경으로 계측하여, 소정의 기준에 일치한 미산화 영역(15B)을 가지는 메사부를 파괴하지 않도록, 단위 칩 면적마다 분할한다.
반도체소자, 반도체 레이저, 파라미터, 메사부, 전류협착층

Description

반도체소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING IT}
도 1은 본 발명의 제1 실시예에 관한 반도체 레이저의 평면도이다.
도 2는 도 1개의 반도체 레이저의 A-A 화살표 방향의 단면 구성을 표시하는 도면이다.
도 3은 도 1개의 반도체 레이저의 B-B 화살표 방향의 단면 구성을 표시하는 도면이다.
도 4는 도 1개의 반도체 레이저의 일 변형예를 나타내는 평면도이다.
도 5는 메사 직경과 산화 협착 직경의 관계의 일례를 설명하기 위한 관계도이다.
도 6은 메사 직경과 산화 협착 직경의 관계의 다른 예를 설명하기 위한 관계도이다.
도 7은 메사 직경과 산화 협착 직경의 관계의 다른 예를 설명하기 위한 관계도이다.
도 8은 도 1개의 반도체 레이저의 제조과정을 설명하기 위한 단면도이다.
도 9는 도 8에 이어지는 과정을 설명하기 위한 평면도이다.
도 10은 도 9의 C-C 화살표 방향의 단면 구성을 표시하는 도면이다.
도 11은 도 9에 이어지는 과정을 설명하기 위한 단면도 및 평면도이다.
도 12는 도 11에 이어지는 과정을 설명하기 위한 평면도이다.
도 13은 도 12의 D-D 화살표 방향의 단면 구성을 표시하는 도면이다.
도 14는 본 발명의 제2 실시예에 관한 반도체 레이저의 평면도이다.
도 15는 도 14의 반도체 레이저의 제조과정을 설명하기 위한 평면도이다.
도１６은 도１８의 반도체 레이저의 제조과정을 설명하기 위한 평면도이다.
도１７은 도 19의 반도체 레이저의 제조과정을 설명하기 위한 평면도이다.
도１８은 도 14의 반도체 레이저의 일 변형예를 나타내는 평면도이다.
도 19는 도 14의 반도체 레이저의 다른 변형예를 표시하는 평면도이다.
도２０은 본 발명의 제2 실시예에 관한 반도체 레이저의 평면도이다.
도２１은 도２０의 반도체 레이저의 제조과정을 설명하기 위한 평면도이다.
도２２는 도２１에 이어지는 과정을 설명하기 위한 평면도이다.
도２３은 도２０의 반도체 레이저의 일 변형예를 나타내는 평면도이다.
도２４는 본 발명의 제3 실시예에 관한 반도체 레이저의 평면도이다.
도２５는 도２４의 반도체 레이저의 제조과정을 설명하기 위한 단면도이다.
도２６은 도２５에 이어지는 과정을 설명하기 위한 평면도이다.
도２７은 도 1개의 반도체 레이저의 다른 변형예를 나타내는 평면도이다.
도２８은 도 14의 반도체 레이저의 기타 변형예를 표시하는 평면도이다.
도２９는 도２８의 A-A 화살표 방향의 단면 구성을 표시하는 도면이다.
도 30은 본 발명의 제4 실시예에 관한 반도체 레이저의 평면도이다.
도３１은 도 30의 반도체 레이저의 A-A 화살표 방향의 단면 구성을 표시하는 도면이다.
도３２는 도 30의 반도체 레이저의 제조과정을 설명하기 위한 단면도이다.
도３３은 도３２에 이어지는 과정을 설명하기 위한 단면도이다.
도３４는 도３３에 이어지는 과정을 설명하기 위한 단면도이다.
도３５는 도３４의 웨이퍼의 평면도이다.
도３６은 본 발명의 제5 실시예에 관한 반도체 레이저의 평면도이다.
도３７은 도３６의 반도체 레이저의 A-A, B-B, C-C 화살표 방향의 단면 구성을 표시하는 도면이다.
도３８은 도３６의 반도체 레이저의 제조과정을 설명하기 위한 평면도이다.
도３９는 도３８의 웨이퍼의 A-A 화살표 방향의 단면 구성을 표시하는 도면이다.
도４０은 도３６의 반도체 레이저의 일 변형예를 나타내는 평면도이다.
도４１은 본 발명의 다른 실시예에 관한 광검출 소자의 평면도이다.
도４２는 도４１의 A-A 화살표 방향의 단면 구성을 표시하는 도면이다.
도 43은 종래의 반도체 레이저의 제조과정을 설명하기 위한 평면도이다.
도 44는 메사 직경과 산화 협착 직경의 관계의 다른 예를 설명하기 위한 관계도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1∼7…반도체 레이저 10,60…기판
11…하부 ＤＢＲ 미러층 12…하부 클래드층
13,74…활성층 13A, 74A…발광 영역
14…상부 클래드층 15…전류협착층
15A…산화 영역 15B…미산화 영역
15D…ＡｌＧａＡｓ층 16…상부 ＤＢＲ 미러층
17,77…콘택층 20,70…반도체층
21…보호막 22,80…상부전극
22A…개구부 23,25,81…전극 패드
24,82…하부전극 25A…패드부
25B…연결 아암부 25C,25D…절단면
71…버퍼층 72…하부 클래드층
73…하부 가이드층 75…상부 가이드층
76…상부 클래드층 78A,78B…리지부
79…절연막 a1∼a4…산화 협착 직경
b…산화 깊이 d1∼a2…레지스트층의 폭
L…칩의 한변의 길이 M1∼ M4…메사부
R1∼R4…메사 직경 ＲＳ 1,ＲＳ2…레지스트층
본 발명은, 제조시의 오차에 의해 특성이 변화되기 쉬운 기능 부분을 가지는 반도체소자 및 그 제조방법에 관한 것이다.
면발광형 반도체 레이저 소자는, 기판 상에 한쌍의 다층막 반사경이 형성되어 있고, 그 한 쌍의 다층막 반사경의 사이에 발광 영역이 되는 활성층을 가지고 있다. 그리고, 한쪽의 다층막 반사경에는, 활성층에의 전류 주입 효율을 향상시켜, 임계전류를 하강시키기 위해서, 전류 주입 영역을 좁힌 구조를 가지는 전류협착층이 설치되어 있다. 또한, 이들 반도체층에는 포스트형의 메사부가 형성되어 있고, 그 메사부의 상면측에는 상부 전극이, 기판의 이면측에는 하부 전극이 각각 설치되고, 상부전극에는 레이저빛을 출사하기 위한 개구부가 설치되어 있다. 이 레이저 소자에서는, 상부전극 및 하부전극에서 주입된 전류가 전류협착층에 의해 협착된 뒤 활성층에 주입되어, 여기에서 발광하고, 이것이 한 쌍의 다층막 반사경으로 반사를 반복하면서 레이저빛으로서 개구부에서 출사된다.
그런데, 상기한 전류협착층은, 통상, 메사부의 측면에서 ＡｌＡｓ층을 산화함으로써 형성되는 것으로, 종래에는, 예를 들면 산화 시간에 의해 산화 협착 직경(비산화 영역인 전류 주입 영역의 직경)을 제어하거나, 특허문헌 1에 나타나 있는 것과 같이, 한 장의 웨이퍼 내에 모니터용의 메사부를 형성하고, 그 메사부에 포함되는 ＡｌＡｓ층의 적층면 내의 산화 면적에 따른 반사율의 변화에 의해 산화 협착 직경을 제어함으로써 형성되어 있었다.
그러나, ＡｌＡｓ층을 산화하는 속도는 기판온도나, 반응 가스의 공급 유량 이외에, ＡｌＡｓ 층의 두께 및 불순물 농도 등에도 크게 의존하므로, 산화 협착 직경의 재현성이 나쁠 뿐만 아니라, 한 장의 웨이퍼의 면 내에서도 산화 협착 직경이 변동하여 버리는 일이 보통이다. 그 때문에, 상기한 방법을 사용했다고 하더라도, 이 재현성의 나쁨이나 면 내의 편차에 기인하는 산화 협착 직경의 오차는 산화 협착 직경에 요구되는 정밀도(예를 들면 ±0.5㎛ 이상)보다도 커지는 일이 많아, 한 장의 웨이퍼에서 얻어지는 레이저 소자의 수(수율)의 저하를 초래하고 있었다.
[특허문헌 1] 일본국 특개 2001-210908호 공보
따라서, 예를 들면, 도４３에 도시된 것과 같이, 한 장의 웨이퍼의 면 내에, 메사 직경 R101∼R103의 서로 다른 복수의 메사부 M101∼M103을 형성하고, 이것들에 포함되는 ＡｌＡｓ층(도시 생략)을 산화하여, 산화 협착 직경 a101∼a103의 서로 다른 미산화 영역(115B)을 형성함으로써, 어느 1개의 메사부에 있어서, 소정의 기준(a0±Δx)에 일치한 산화 협착 직경을 가지는 미산화 영역(115B)을 형성하는 것이 고려된다(도４４ 참조). 또한, 도４３ 중의 일점쇄선은 산화 처리후에 웨이퍼를 작게 분할해서 칩 모양으로 하기 위해서 다이싱하는 개소를 예시하고 있다.
그러나, 이 방법을 사용하면, 소정의 기준에 일치한 산화 협착 직경을 가지는 레이저 소자를 형성하는 것이 용이하게 될 지도 모르지만, 소정의 기준에 일치하지 않은 산화 협착 직경을 가지는 레이저 소자를 필연적으로 버리는 것이 되므로, 메사 직경의 종류를 늘리면 늘릴수록, 수율이 줄어들어 버린다고 하는 문제가 있다.
또한, 이러한 문제는, 제조시의 오차에 의해 특성이 변화되어 쉬운 기능 부분을 가지는 반도체소자에 있어서도 마찬가지로 생기는 것이다.
본 발명은 이러한 문제점을 감안하여 이루어진 것으로서, 그 목적은, 수율을 대폭 늘리는 것이 가능한 반도체소자의 제조방법 및 그 제조방법에 의해 제조된 반도체소자를 제공하는 것에 있다.
본 발명의 반도체소자는, 적어도 1개의 파라미터의 값이 서로 다른 복수의 기능 부분을 구비하고 있다.
본 발명의 반도체소자에서는, 적어도 1개의 파라미터의 값이 서로 다른 복수의 기능 부분을 구비하도록 했으므로, 개개의 파라미터의 값을 적절하게 조절함에 의해, 제조공정에 있어서 소정의 기준에 일치한 기능 부분을 적어도 1개 형성하는 것이 가능해 진다. 이때, 상기한 소정의 기준은 1개라도 되고, 복수라도 된다.
본 발명의 제1 반도체소자의 제조방법은, 이하의 (Ａ)∼ (C)의 공정을 포함하는 것이다.
(A) 기판 상에 반도체층을 형성한 뒤, 반도체층에 적어도 1개의 파라미터의 값이 서로 다른 복수의 기능 부분을 1개의 그룹으로 하여 단위 칩 면적마다 형성하는 제1 형성 공정
(B) 파라미터의 값에 의존해서 변화되는 것을 계측하여 평가하는 계측·평가 공정(
C) 평가의 결과, 소정의 기준에 일치한 기능 부분을 파괴하지 않도록, 기판을 단위 칩 면적마다 분할하는 분할 공정
이때, 상기한 소정의 기준은 1개라도 되고, 복수라도 된다.
본 발명의 제1 반도체소자의 제조방법에서는, 반도체층에, 적어도 1개의 파라미터의 값이 서로 다른 복수의 기능 부분이 단위 칩 면적마다 형성되므로, 개개의 파라미터의 값을 적절하게 조절함에 의해, 소정의 기준에 일치한 기능 부분을 단위 칩 면적마다 적어도 1개 형성하는 것이 가능해 진다.
예를 들면, 제조시의 오차에 의해 특성이 변화되어 쉬운 기능 부분을 가지는 반도체소자를 제조하는 것에 있어서, 그 오차를 고려해서 개개의 기능 부분의 적어도 1개의 파라미터의 값을 서로 다르게 하는 것에 의해, 소정의 기준에 일치한 기능 부분을 단위 칩 면적마다 적어도 1개 확실하게 형성할 수 있다. 또한, 예를 들면, 소정의 기준을 복수 설치했을 경우에는, 오차를 고려해서 개개의 기능 부분의 적어도 1개의 파라미터의 값을 서로 다르게 하는 것에 의해, 적어도 1개의 기준에 일치한 기능 부분을 단위 칩 면적마다 적어도 1개 확실하게 형성할 수 있다.
이때, 소정의 기준에 일치한 기능 부분이 단위 칩 면적마다 복수 존재할 경우에는, 예를 들면, 목적이나 용도 등에 따라 이것들을 선택하거나 병용하는 것도 가능하다. 또한, 소정의 기준에 일치하지 않는 기능 부분이 존재할 경우에는, 예를 들면, 아래와 같이 하는 것도 가능하다. 예를 들면, 소정의 기준에 일치하지 않는 기능 부분이 소정의 기준에 일치한 기능 부분에 악영향을 끼치지 않을 때에는, 소 정의 기준에 일치하지 않는 기능 부분을 그대로 남겨 두고, 어떠한 악영향을 미칠 때에는, 소정의 기준에 일치하지 않는 기능 부분을 악영향을 미치지 않을 정도로 파괴하거나 제거하도록 하여도 된다.
본 발명의 제2 반도체소자의 제조방법은, 이하의 (Ａ)∼ (D)의 공정을 포함하는 것이다.
(A) 기판 상에 반도체층을 형성한 뒤, 반도체층에 각 파라미터의 값이 서로 공통되는 복수의 제1기능 부분과, 반도체층에 각 파라미터의 값이 서로 공통되는 동시에 적어도 1개의 파라미터의 값이 제1기능 부분의 파라미터의 값과 다른 복수의 제2기능 부분을 각각 단위 칩 면적마다 형성하는 제1 형성 공정
(B) 1개의 제1기능 부분과, 1개의 제2기능 부분에 대응해서 공통 전극을 형성하는 제2 형성 공정
(C) 파라미터의 값에 의존해서 변화되는 것을 계측하여 평가하는 계측·평가 공정
(D) 평가의 결과, 공통 전극 중 소정의 기준에 일치한 기능 부분에 가장 가까운 부위와, 공통 전극 중 소정의 기준에 일치하지 않은 기능 부분에 가장 가까운 부위를 분리하도록, 기판을 단위 칩 면적마다 분할하는 분할 공정.
본 발명의 제2 반도체소자의 제조방법에서는,반도체층에, 각 파라미터의 값이 서로 공통되는 복수의 제1기능 부분과, 반도체층에 각 파라미터의 값이 서로 공통되는 동시에 적어도 1개의 파라미터의 값이 제1기능 부분의 파라미터의 값과 다른 복수의 제2기능 부분이 각각 단위 칩 면적마다 형성된다. 이에 따라, 개개의 파 라미터의 값을 적절하게 조절함에 의해, 소정의 기준에 일치한 기능 부분을 반도체층 위에 적어도 1개 형성하는 것이 가능해 진다. 또한, 1개의 제1기능 부분과, 1개의 제2기능 부분에 대응해서 공통 전극이 형성된 뒤, 공통 전극 중 소정의 기준에 일치한 기능 부분에 가장 가까운 부위와, 공통 전극 중 소정의 기준에 일치하지 않은 기능 부분에 가장 가까운 부위를 분리하도록, 기판이 분할된다. 이에 따라, 각 기능 부분마다 전극을 형성했을 경우보다도, 반도체층 위에 형성되는 전극의 수를 절감할 수 있다.
[실시예]
이하, 본 발명의 실시예에 대해서, 도면을 참조해서 상세하게 설명한다.
[제1 실시예]
도 1은, 본 발명의 제1 실시예에 따른면 발광형의 반도체 레이저(1)의 평면도를 나타내는 것이다. 도 2은 도 1의 반도체 레이저(1)의 Ａ-A 화살표 방향의 단면 구성을, 도 3은 도 1의 반도체 레이저(1)의 Ｂ-B 화살표 방향의 단면구성 혹은 도 2의 반도체 레이저(1)의 Ｃ-C 화살표 방향의 단면구성을 각각 표시하는 것이다.
이 반도체 레이저(1)은, 메사 직경을 파라미터로 하여, 메사 직경 R1∼R4의 서로 다른 4개의 메사부 M1∼M4을 구비한 것이며, 이들 4개의 메사부 M1∼M4은, 종래의 면발광형의 반도체 레이저와 동등한 칩 면적 내부에 형성되어 있다.
여기에서, 칩 면적은, 통상, 칩을 핸들링할 때의 작업성으로부터 결정할 수 있는 것이며, 예를 들면, 한변의 길이 L이 300㎛인 정방형의 면적(300㎛×300㎛) 정도로 되어 있다. 또한, 메사부 M1∼M4의 칩 내에서의 배치에 대해서는, 적어도 메사부 M2가 다이싱에 의해 절단되지 않는 위치에 배치되어 있으면 되고, 예를 들면, 도 1에 예시한 것과 같이, 메사부 M1∼M4을 일렬로 배치해도 되고, 도 4에 도시된 것과 같이, 메사부 M1∼M4을 지그재그 모양으로 배치해도 된다. 따라서, 이하에서는, 편의상 메사부 M1∼M4를 일렬로 배치했을 경우에 관하여 설명한다.
반도체 레이저(1)는, 기판(10)의 일면측에 반도체층(20)을 구비한 것이다. 이 반도체층(20)은, 기판(10)측으로부터, 하부 ＤＢＲ 미러층(11), 하부 클래드층(12), 활성층(13), 상부 클래드층(14), 전류협착층(15)(기능 부분), 상부 ＤＢＲ 미러층(16) 및 콘택층(17)을 이 순서로 적층해서 구성되어 있다. 반도체층(20) 중에서, 하부 ＤＢR 미러층(11)의 일부, 하부 클래드층(12), 활성층(13), 상부 클래드층(14), 전류협착층(15), 상부 ＤＢＲ 미러층(16) 및 콘택층(17)에는, 후술하는 것과 같이 콘택층(17)측으로부터 하부 ＤＢＲ 미러층(11)의 일부까지를 선택적으로 에칭함에 의해, 4개의 메사부 M1∼M4가 각각 형성되어 있다.
기판(10)은, 예를 들면, ｎ형 ＧａＡｓ 기판이다. 하부 ＤＢＲ 미러층(11)은, 저굴절률층(미도시) 및 고굴절률층(미도시)을 1조로 하여, 그것을 복수조 적층 해서 구성된 것이다. 저굴절률층은 예를 들면, 광학 두께가 λ/4(λ은 발진 파장)의 ｎ형 Ａｌｘ1Ｇａ1-X1Ａｓ(0<x1<1)으로 이루어지고, 고굴절률층은 예를 들면, 광학두께가 λ/4의 ｎ형 Ａｌｘ2Ｇａ1-X2Ａｓ(0<x2<1)로 이루진다. ｎ형 불순물로서 는, 예를 들면, 규소(Ｓｉ) 또는 셀렌(Ｓｅ) 등을 들 수 있다.
하부 클래드층(12)은, 예를 들면, Ａｌｘ3Ｇａ1-X3Ａｓ(0<x3<1)로 이루어진다. 활성층(13)은, 예를 들면, ＧａＡｓ계 재료로 이루어지고, 미산화 영역(15B)(후술) 중 메사부 M2 내부에 형성된 부분과 대향하는 영역이 발광 영역(13A)으로 되고 있다. 상부 클래드층(16)은, 예를 들면, Ａｌｘ4Ｇａ1-x4Ａｓ(0<x4<1)로 이루어진다. 이들 하부 클래드층(12), 활성층(13) 및 상부 클래드층(14)은, 불순물이 포함되어 있지 않은 것이 바람직하지만, ｐ형 또는 ｎ형 불순물이 함유되어 있어도 된다. ｐ형 불순물로서는, 아연(Ｚｎ), 마그네슘(Ｍｇ), 베릴륨(Ｂｅ) 등을 들 수 있다.
전류협착층(15)은, 메사부 M1∼M4의 각각의 외측 가장자리 영역에 산화 영역(15A)를 가지고, 메사부 M1∼M4의 각각의 중앙영역에 미산화 영역(15B)을 가지고 있다.
미산화 영역(15B)은, 예를 들면, ｐ형 Ａｌｘ5Ｇａ1-x5Ａｓ(0<x5≤1)로 이루어진다. 여기에서, 메사부 M2의 상면에는 후술하는 것과 같이 상부전극(22)이 형성되어 있기 때문에, 미산화 영역(15B) 중 메사부 M2 내부에 형성된 부분은 상부전극(22)으로부터의 전류를 활성층(13)에 주입하는 전류 주입 영역으로서 기능한다. 한편 메사부 M1,M3,M4은 후술하는 것과 같이 보호막(21)으로 덮어져 있으므로, 미산화 영역(15B) 중 메사부 M1,M3, M4 내부에 형성된 부분에는 전류가 흐르지 않게 되어 있다.
또한, 산화 영역(15A)은, Ａｌ2O3(산화 알루미늄)을 포함하여 구성되고, 후술 하는 것과 같이, 메사부 M1∼M4의 측면측에서 ＡｌＧａＡｓ층(15D)(전구체 산화 협착층)에 포함되는 고농도의 Ａｌ을 산화하는 것에 의해 얻어지는 것이다. 이때, ＡｌＧａＡｓ층(15D)은 반도체층(20)을 구성하는 각 층 중에서 가장 산화되기 쉬운 재료로 이루어진다. 따라서, 산화 영역(15A) 중 메사부 M2 내부에 형성된 부분은 활성층(13)에 주입하는 전류를 협착하는 전류협착영역으로서 기능하지만, 메사부 M1,M3,M4에는 상기한 것과 같이 전류가 흐르지 않기 때문에, 산화 영역(15A) 중 메사부 M1,M3,M4 내부에 형성된 부분에는 전류협착 기능은 없다. 즉, 메사부 M1∼M4 중 메사부 M2만이 레이저로서 기능하고, 메사부 M1,M3,M4은 레이저로서 기능하지 않는다. 무엇보다, 메사부 M4은 다이싱에 의해 절단되어 있으므로, 애당초 레이저발진시키는 능력을 가지지 않고 있다.
상부 ＤＢＲ 미러층(16)은, 저굴절률층(미도시) 및 고굴절률층(미도시)을 1조로 하여, 그것을 복수조 적층해서 구성된 것이다. 저굴절률층은 예를 들면, 광학 두께가 λ/4인 ｐ형 Ａｌｘ6Ｇａ1-x6Ａｓ(0<x6<1)로 이루어지고, 고굴절률층은 예를 들면, 광학두께가 λ/4인 ｐ형 Ａｌｘ7Ｇａ1-x7Ａｓ(0<x7<1)으로 이루어진다. 콘택층(17)은, 예를 들면, ｐ형 ＧａＡｓ에 의해 구성되어 있다.
본 실시예의 면발광형 반도체 레이저(1)에는 또한, 메사부 M1,M3,M4의 상면 및 측면, 메사부 M2의 측면 및 메사부 M1∼M4의 주변영역의 표면에 보호막(21)이 형성되어 있다. 또한, 메사부 M2의 상면(콘택층(17)의 표면)의 외측 가장자리 영역에는, 고리 형상의 상부전극(22)이 형성되어 있고, 그 중앙 영역, 즉, 상기한 미산 화 영역(15A)에 대응하는 영역이 개구부(22A)로 되어 있다. 이 상부전극(22)은 보호막(21) 중 메사부 M1∼M4에서 떨어진 부분의 표면에 형성된 전극 패드(23)과 전기적으로 접속되어 있다. 또한, 기판(10)의 이면에는 하부전극(24)이 형성되어 있다.
보호막(21)은, 예를 들면, 산화물 또는 질화물 등의 절연재료에 의해 형성된 것으로, 전극 패드(23)과, 하부 ＤＢＲ 미러층(11) 및 메사부 M2의 측면 사이를 서로 절연하고 있다. 상부전극(22) 및 전극 패드(23)은, 예를 들면, 티타늄(Ｔｉ)층, 백금(Pt)층 및 금(Ａｕ)층을 이 순서로 적층해서 구성된 것이며, 콘택층(17)과 전기적으로 접속되어 있다. 하부전극(24)은, 예를 들면, 금(Ａｕ)과 게르마늄(Ｇｅ)의 합금층, 니켈(Ｎｉ)층 및 금(Ａｕ)층을 기판(10) 측으로부터 순차적으로 적층한 홈을 가지고 있고, 기판(10)과 전기적으로 접속되어 있다.
그런데, 본 실시예의 반도체 레이저에서는, 각 메사부 M1∼M4은 예를 들면, 원 기둥 형상으로 되어 있고, 이 때의 각 메사부 M1∼M4의 직경 R1∼R4은, 후술하는 산화 공정에 있어서 각 메사부 M1∼M4의 ＡｌＧａＡｓ층(15D)를 산화해서 미산화 영역(15B)을 형성할 때에, 표준적인 산화 속도(후술)에 산화 시간을 승산해서 얻어지는 표준적인 산화 깊이 b에 최대로 오차 ±Δy가 발생하는 것을 고려해서 설정되어 있다.
통상, 산화 협착 직경은 소정의 목적이나 용도에서 요구되는 레이저 특성이 되도록 하는 값으로 엄밀하게 설정되는 것이다. 산화 협착 직경에 요구되는 정밀도는, 그 목적이나 용도에 의해서도 다소 다르지만, 일반적으로, 산화 공정에 있어서 생기는 산화 협착 직경의 오차보다도 엄격할 경우가 많다. 그 때문에 본 실시예에서는, 산화 깊이 b에 최대로 오차 ±Δy가 있는 것을 전제로 하여, 예를 들면, 도 5에 도시된 것과 같이, 각 메사부 M1∼M4의 적어도 1개의 산화 협착 직경이 소정의 목적이나 용도에 있어서 산화 협착 직경에 요구되는 허용범위(a10±Δx10)에 일치하도록, 각 메사부 M1∼M4의 직경 R1∼R4을 설정한다. 예를 들면, a10이 9.5㎛, Δx10이 0.5㎛ 정도이고, Δy가 2㎛ 정도인 경우에는, 메사부 M1개의 직경 R1을 예를 들면, 28㎛(= a10+Δx10+b-Δy), 메사부 M2의 직경 R2을 예를 들면, 29㎛(= R1+2Δx10), 메사부 M3의 직경 R3을 예를 들면, 30㎛(= R2+2Δx10=R4-2Δx10), 메사부 M4의 직경 R4을 예를 들면, 31㎛(= a10-Δx10+b+Δy)으로 설정한다. 이에 따라, 산화 깊이 b가 20㎛±Δｙ 이하이면, 산화 협착 직경 a1∼a4 중의 적어도 1개가 소정의 기준(a10±Δx10)에 확실하게 일치한다.
또한, 예를 들면, 서로 인접하는 복수의 기준을 설치했을 경우에는, 산화 깊이 b에 최대로 오차 ±Δy가 있는 것을 전제로 하여, 예를 들면, 도 6에 도시된 것과 같이, 각 메사부 M1∼M4의 적어도 1개의 산화 협착 직경이 소정의 목적이나 용도에 있어서 산화 협착 직경에 요구되는 허용범위(a10±Δx10 및 a11±Δx11)의 어느 1개에 일치하도록, 각 메사부 M1∼M4의 직경 R1∼R4을 설정한다. 이에 따라, 산화 깊이 b의 오차가 ±Δｙ 이하이면, 산화 협착 직경 a1∼a4 중의 적어도 1개가 복수 의 기준(a10±Δx10 및 a11±Δx11)의 어느 1개에 확실하게 일치한다.
또한, 예를 들면, 서로 인접하지 않는 복수의 기준을 설정했을 경우에는, 산화 깊이 b에 최대로 오차 ±Δy가 있는 것을 전제로 하여, 예를 들면, 도 7에 도시된 것과 같이, 각 메사부 M1∼M4의 적어도 1개의 산화 협착 직경이 소정의 목적이나 용도에 있어서 산화 협착 직경에 요구되는 허용범위(a12±Δx12)에 일치하는 동시에, 각 메사부 M1∼M4의 적어도 1개의 산화 협착 직경이 소정의 목적이나 용도에 있어서 산화 협착 직경에 요구되는 허용범위(a13±Δx13)에 일치하도록, 각 메사부 M1∼M4의 직경 R1∼R4을 설정한다, 이에 따라, 산화 깊이 b의 오차가 ±Δｙ 이하이면, 산화 협착 직경 a1∼a4 중의 적어도 1개가 1개의 기준(a12±Δx12)에 확실하게 일치하고, 또한 산화 협착 직경 a1∼a4 중의 적어도 1개가 다른 기준(a13±Δx13)에 확실하게 일치한다.
이때, 본 실시예의 반도체 레이저(1)에서는, 뒤에 상세히 설명하지만, 계측·평가 공정에 있어서 소정의 기준에 일치한 산화 협착 직경을 가지는 메사부로서 메사부 M2가 선택된 결과, 메사부 M2의 상면에 상부전극(22)이 형성되고, 전극 패드(23)가 상부전극(22)과 전기적으로 접속되어 있다.
이러한 구성의 반도체 레이저(1)에서는, 상부전극(22)과 하부전극(24) 사이에 소정의 전압이 인가되면, 미산화 영역(15B) 중 메사부 M2에 형성된 부분을 통해서 활성층(13)에 전류가 주입되고, 이에 따라, 전자와 정공의 재결합에 의한 발광 이 생긴다. 이 빛은, 한 쌍의 하부 ＤＢＲ 미러층(11) 및 상부 ＤＢＲ 미러층(16)에 의해 반사되어, 소정의 파장으로 레이저발진을 일으켜, 레이저빔으로서 개구부(22A)에서 외부에 출사된다.
본 실시예에 관한 반도체 레이저(1)은, 예를 들면, 다음과 같이 해서 제조할 수 있다.
도 8∼도13은, 그것의 제조방법을 공정순으로 나타내는 것이다. 이때, 도8은 제조과정의 웨이퍼의 일부의 단면 구성을, 도 9은 제조과정의 웨이퍼 표면의 일부를, 도10은 도 9의 C-C 화살표 방향의 단면구성을 각각 나타내는 것이다. 도 11a는 도 10의 웨이퍼를 산화 처리했을 때의 단면구성을, 도 11b는 도 11a의 웨이퍼 표면의 일부를 각각 나타내는 것이다. 도 12은 도 11b의 웨이퍼 위에 상부전극(22)을 형성했을 때의 상면 구성을, 도13은 도 12의 Ｄ-D 화살표 방향의 단면구성을 각각 나타내는 것이다. 이때, 도 12 중의 일점쇄선은, 웨이퍼를 작게 분할해서 칩 모양으로 하기 위해서 다이싱하는 개소를 예시하는 것이다.
여기에서는, ＧａＡｓ로 이루어지는 기판(10Ｄ) 상의 반도체층(20D)를, 예를 들면 ＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition: 유기금속화학기상성장)법에 의해 형성한다. 이때, III-V족 화합물 반도체의 원료로서는, 예를 들면, 트리메틸알루미늄(ＴＭＡ), 트리메틸갈륨(ＴＭＧ), 트리메틸인듐(ＴＭＩｎ), 아르신(ＡｓＨ3)을 사용하고, 도너 불순물의 원료로서는, 예를 들면 H2Ｓｅ를 사용하고, 억셉터 불순물의 원료로서는, 예를 들면, 디메틸아연(ＤＭＺ)을 사용한다. 이때, 기판(10D)의 말미의 Ｄ는, 반도체 레이저(1)의 기판(10)을 형성하는 도중의 것을 나타내는 것이며, 다른 부호의 말미에 첨부된 Ｄ도 같은 의미를 나타내는 것으로 한다.
(형성 공정)
우선, 기판(10D) 위에, 하부 ＤＢＲ 미러층(11D), 하부 클래드층(12D), 활성층(13D), 상부 클래드층(14D), ＡｌＧａＡｓ층(15D)(전구체 전류협착층), 상부 ＤＢＲ 미러층(16D) 및 콘택층(17D)를 이 순서로 적층한다(도 8). 계속해서, 하부 ＤＢR 미러층(11D)의 일부, 하부 클래드층(12D), 활성층(13D), 상부 클래드층(14D), ＡｌＧａＡｓ층(15D), 상부 ＤＢＲ 미러층(16D) 및 콘택층(17D)를 선택적으로 에칭하여, 메사 직경 R1∼R4가 서로 다른 4개의 메사부 M1∼M4을 단위 칩 면적마다 형성한다(도 9, 도 10). 이에 따라, 각 메사부 M1∼M4의 단부면에 ＡｌＧａＡｓ층(15D)이 노출된다.
여기에서, 단위 칩 면적이란, 한 장의 웨이퍼를 다이싱에 의해 작게 분할해서 칩 모양으로 할 때에, 1개의 칩이 차지하는 면적이다. 본 실시예의 단위 칩 면적은, 종래의 면발광형의 반도체 레이저와 동등한 면적이며, 예를 들면, 300㎛×300㎛ 정도의 면적이다. 따라서, 본 실시예에서는, 단위 칩 면적마다 1개만 메사부를 형성할 경우(도２５ 참조)과 비교하면, 단위 칩 면적당의 메사부의 수가 4배로 되고 있다.
다음에 수증기 분위기 중에 있어서, 고온에서 산화 처리를 행하여, 각 메사부 M1∼M4의 측면에서 ＡｌＧａＡｓ층(15D)의 Ａｌ을 선택적으로 산화한다(도11a, 도 11b). 이에 따라 ＡｌＧａＡｓ층(15D) 중의 각 메사부 M1∼M4의 외측 가장자리 영역이 Ａｌ2O3(산화알루미늄)을 포함하는 산화 영역(15A)이 되고, 각 메사부 M1∼M4의 중앙영역이 미산화 영역(15B)이 된다. 이렇게 하여, 전류협착층(15)이 형성된다.
이때, 예를 들면, 기판(10D)의 온도나, 반응 가스의 공급 유량 이외에, ＡｌＧａＡｓ층(15D)의 두께 및 불순물 농도 등으로부터 추정되는 ＡｌＧａＡｓ층(15D)의 표준적인 산화 속도에 의거하여 산화 시간이 제어되고 있다. 이에 따라, 각 메사부 M1∼M4의 미산화 영역(15B)의 직경(산화 협착 직경) a1∼a4의 오차를 가능한 한 작게 하고 있다.
(계측·평가 공정)
다음에 각 메사부 M1∼M4의 상면을 예를 들면, 광학현미경으로 관찰하여, 각 메사부 M1∼M4의 산화 협착 직경 a1∼a4을 계측하여, 어느 산화 협착 직경 a1∼a4이 소정의 기준에 일치하고 있는지를 평가한다. 이렇게, 산화 협착 직경 a1∼a4을 계측하여, 그 계측 값을 소정의 기준과 대비함에 의해, 간접적으로 각 메사부 M1∼M4의 레이저 특성을 추정할 수 있다.
그리고, 평가의 결과, 예를 들면, 도 5의 케이스에서는 메사부 M2의 산화 협착 직경 a2가 소정의 기준(a10±Δx10)에 일치하고, 도 6의 케이스에서는 메사부 M2의 산화 협착 직경 a2이 소정의 기준(a10±Δx10o)에 일치하는 동시에 메사부 M3의 산화 협착 직경 a3 및 메사부 M4의 산화 협착 직경 a4이 소정의 기준(a11±Δx11)에 일치하고, 도 7의 케이스에서는 메사부 M2의 산화 협착 직경 a2이 소정의 기준(a12±Δx12)에 일치하는 동시에 메사부 M4의 산화 협착 직경 a4이 소정의 기준(a13±Δx13)에 일치하고 있는 것을 알 수 있다. 이에 따라, 도 5의 케이스에서는 메사부 M2을, 도 6의 케이스에서는 메사부 M2∼M4을, 도 7의 케이스에서는 메사부 M2,M4을 각각 목적이나 용도에 따라 선택할 수 있지만, 여기에서는 편의상 메사부 M2을 선택한다.
다음에 선택된 메사부 M2의 상면에 개구를 가지는 보호막(21)을 형성한 뒤, 메사부 M2의 상면에, 개구부(22A)를 가지는 상부전극(22)을 형성한다(도 12, 도 13). 더구나, 보호막(21)의 중 메사부 M1∼M4로부터 떨어진 개소에, 상부전극(22)과 전기적으로 접속된 전극 패드(23)을 형성하는 동시에, 기판(10)의 이면측에 하부전극(24)을 형성한다.
(분할 공정)
최후에, 적어도 메사부 M2을 파괴(절단)하지 않는 위치, 예를 들면, 도 12의 일점쇄선의 위치에서 다이싱을 행하여, 칩화한다. 이렇게 하여 본 실시예의 면발광형의 반도체 레이저(1)가 제조된다.
그런데, 상기한 것과 같이, 산화 공정에 있어서 생기는 산화 협착 직경의 오차가 산화 협착 직경에 요구되는 정밀도보다도 커지는 경우가 많기 때문에, 한 장의 웨이퍼의 단위 칩 면적마다, 메사 직경이 서로 같은 메사부를 1개 형성했을 경우에는, 소정의 기준에 일치한 산화 협착 직경을 가지는 칩을 한 장의 웨이퍼로부 터 1개도 취할 수 없을 우려가 있다.
따라서, 도４３에 도시된 것과 같이, 메사 직경 R101∼R103의 서로 다른 복수의 메사부 M101∼M103의 각각을, 한 장의 웨이퍼의 단위 칩 면적마다 1개씩 형성하고, 이들에 포함되는 ＡｌＡｓ층(미도시)을 산화하여, 산화 협착 직경 a101∼a103이 서로 다른 미산화 영역(115B)을 형성하는 것을 생각할 수 있다. 이 경우에는, 확실하게, 복수의 메사부 M101∼M103 중 어느 1개의 메사부에 있어서, 소정의 기준(a0+Δa)(도４４ 참조)에 일치한 산화 협착 직경을 가지는 미산화 영역(115B)을 형성하는 것이 가능일지도 모른다. 그러나, 소정의 기준에 일치하지 않은 산화 협착 직경을 가지는 메사부가 형성된 칩을 필연적으로 버리는 것이 되므로, 메사 직경의 종류를 늘리면 늘릴수록, 칩을 버리는 비율이 증가하여, 수율이 줄어들어 버린다.
한편, 본 실시예에서는, 각 메사부 M1∼M4의 적어도 1개의 산화 협착 직경이 소정의 기준에 확실하게 일치하게 되도록, 각 메사부 M1∼M4의 직경 R1∼R4가 각각 설정되어 있다. 이에 따라, 산화 공정에 있어서 생기는 산화 협착 직경 a1∼a4의 오차가 산화 협착 직경에 요구되는 정밀도보다도 클 경우라도, 소정의 기준에 일치한 메사부를 단위 칩 면적마다 적어도 1개 확실하게 형성할 수 있다. 그 결과, 소정의 기준에 일치하지 않았기 때문에 그 메사부를 가지는 칩을 폐기하는 등의 낭비가 없어져, 수율을 대폭 늘릴 수 있다.
[제2 실시예]
본 실시예의 면발광형의 반도체 레이저(2)는, 각 메사부 M1∼M4의 적어도 1개의 산화 협착 직경이 소정의 기준에 확실하게 일치하게 되도록, 각 메사부 M1∼M4의 직경 R1∼R4가 각각 설정된 것이며, 이 점에서, 상기 실시예의 반도체 레이저(1)의 구성과 공통된다. 그러나, 본 실시예는, 각 메사부 M1∼M4에 있어서 레이저 발진시키는 것이 가능한 구성이 될 때까지 형성한 뒤, 각 메사부 M1∼M4에 전류를 주입해서 각 메사부 M1∼M4의 레이저 특성을 계측하고, 그 계측값이 소정의 기준에 일치하고 있는가 아닌가를 평가하도록 한 점에서, 상기 실시예의 계측·평가 방법과 상위하다. 또한, 본 실시예에 있어서의 기준은 1개 또는 복수의 레이저 특성의 허용범위에 관한 것이며, 상기 실시예에 있어서의 기준(산화 협착 직경의 허용범위)과는 다르다.
따라서, 이하에서는, 상기 실시예와 서로 다른 점에 대해서 주로 설명하고, 상기 실시예와 공통의 구성·작용·효과에 관한 설명을 적당하게 생략한다.
도 14는, 본 실시예의 면발광형의 반도체 레이저(2)의 상면 구성을 나타낸 것이다. 이 반도체 레이저(2)에서는, 각 메사부 M1∼M4의 상면에, 개구부(22A)를 가지는 상부전극(22)이 형성되고, 각 메사부 M1∼M4의 상부전극(22)마다 별개로 전극 패드(23)가 형성되어 있다. 이들 4개의 메사부 M1∼M4은, 상기 실시예와 같이 종래의 면발광형의 반도체 레이저와 동등한 칩 면적 내부에 형성되어 있다. 각 메사부 M1∼M4은, 칩 내부에 있어서, 예를 들면, 격자 형태로 배치되어 있다. 메사부 M2은 다이싱에 의해 절단되는 일이 없는 위치, 예를 들면, 칩 중앙에 배치되어 있다. 메사부 M1은 예를 들면, 메사부 M2를 끼우는 한 쌍의 단부면의 근방에 배치되 고, 다이싱에 의해 절단되어 있다. 메사부 M3은 예를 들면, 4 귀퉁이의 근방에 배치되고, 다이싱에 의해 절단되어 있다. 메사부 M4은 예를 들면, 메사부 M2와는 다른 한 쌍의 단부면의 근방에 배치되고, 다이싱에 의해 절단되어 있다. 따라서, 메사부 M1∼M4 중에서 메사부 M2만이 레이저로서 기능하고, 메사부 M1, M3,M4은 레이저로서 기능하지 않는다.
도 15은, 제조과정에 있어서의 웨이퍼 표면의 일부를 나타내는 것이다. 4개의 메사부 M1∼M4는 단위 칩 면적마다 형성되어 있고, 각 메사부 M1∼M4의 상면에 개구부(22A)를 가지는 상부전극(22)이, 각 메사부 M1∼M4의 상부전극(22)마다 별개로 전극 패드(23)가 형성되어 있다. 이때, 도시하지는 않았지만, 기판(10)의 이면측에는 하부전극(24)이 형성되어 있다. 즉, 각 메사부 M1∼M4에 있어서 레이저 발진시키는 것이 가능한 구성으로 될 때까지 형성되어 있다.
(계측·평가 공정)
이와 같이, 각 메사부 M1∼M4에 있어서 레이저 발진시키는 것이 가능한 구성이 될 때까지 형성한 뒤, 예를 들면, 각 메사부 M1∼M4의 상부전극(22)과, 하부전극(24) 사이에 전압을 인가해서 각 메사부 M1∼M4에 있어서 레이저 발진시켜, 각 개구부(22A)에서 레이저빛을 출사시킨다. 이때, 각개구부(22A)로부터 출사된 레이저빛의 특성(예를 들면, 광출력이나 ＮＦＰ)을 계측하거나, 각 메사부 M1∼M4의 임계전류를 계측하는 것 등, 각 메사부 M1∼M4의 레이저 특성을 계측하고, 그 계측값이 소정의 목적이나 용도에 따라 설정된 소정의 기준에 일치하고 있는가 아닌가를 평가한다. 즉, 본 실시예에서는, 상기 실시예와 같이, 산화 협착 직경의 계측값을 소정의 기준과 대비함으로써 간접적으로 각 메사부 M1∼M4의 레이저 특성을 추정하는 것이 아니라, 각 메사부 M1∼M4의 레이저 특성을 직접 평가하고 있다. 이에 따라, 상기 실시예에 있어서의 평가 방법보다도 높은 정밀도로 소정의 목적이나 용도에 적합한 레이저 특성을 가지는 메사부를 선택할 수 있다. 이때, 여기에서는, 평가의 결과, 편의상 메사부 M2이 선택된 것으로 한다.
(분할 공정)
최후에, 적어도 선택된 메사부 M2을 파괴(절단)하지 않는 위치, 예를 들면, 도 15의 일점쇄선의 위치에서 다이싱을 행하여, 칩화한다. 이렇게 하여 본 실시예의 반도체 레이저(2)가 제조된다.
본 실시예의 반도체 레이저(2)에서는, 상기 실시예와 같이 각 메사부 M1∼M4의 적어도 1개의 산화 협착 직경이 소정의 기준에 확실하게 일치하게 되도록, 각 메사부 M1∼M4의 직경 R1∼R4이 각각 설정되어 있다. 이에 따라, 산화 공정에 있어서 생기는 산화 협착 직경 a1∼a4의 오차가 산화 협착 직경에 요구되는 정밀도보다도 클 경우이라도, 소정의 기준에 일치한 메사부를 단위 칩 면적마다 적어도 1개 확실하게 형성할 수 있다. 그 결과, 소정의 기준에 일치하지 않았기 때문에 그 메사부를 가지는 칩을 폐기하는 등의 낭비가 없어져, 수율을 대폭 늘릴 수 있다.
[제2 실시예의 변형예]
이때, 산화 공정에 있어서 생기는 산화 협착 직경의 오차가 그다지 크지 않을 경우에는, 단위 칩 면적마다 다수의 메사부 M1∼M4을 형성할 필요는 없고, 예를 들면, 도１６에 도시된 것과 같이, 단위 칩 면적마다, 2개의 메사부 M2,M3을 일렬로 형성하거나, 도１７에 도시된 것과 같이, 단위 칩 면적마다, 2개의 메사부 M2,M3을 지그재그 모양으로 형성하고, 상기와 같은 계측·평가를 행하는 것도 가능하다. 그리고, 평가의 결과, 메사부 M2을 선택했을 경우에는, 예를 들면, 도１６의 일점쇄선에 대응해서 다이싱을 행해서 도１８에 나타나 있는 바와 같은 반도체 레이저를 형성해도 되고, 도１７의 일점쇄선에 대응해서 다이싱을 행해서 도 19에 나타낸 것과 같은 반도체 레이저를 형성해도 된다.
[제3 실시예]
본 실시예의 면발광형의 반도체 레이저(4)에서는, 소정의 목적이나 용도에 적합한 레이저 특성을 가지는 메사부에 접속된 전극 패드(25)에 다이싱에 따르는 절단면이 존재하지만, 상기 제2 실시예의 반도체 레이저(2)에서는, 소정의 목적이나 용도에 적합한 레이저 특성을 가지는 메사부에 접속된 전극 패드(23)에는 그러한 절단면은 존재하지 않는다. 따라서, 본 실시예의 반도체 레이저(4)는, 그 점에서, 상기 제2 실시예의 반도체 레이저(2)의 구성과 주로 상위하다.
따라서, 이하에서는, 상기 제2 실시예와 다른 점에 대해서 주로 설명하고, 상기 제2 실시예와 공통의 구성·작용·효과·제조공정에 관한 설명을 적당하게 생략한다.
도20은, 본 실시예의 반도체 레이저(4)의 상면 구성을 나타내는 것이다. 이 반도체 레이저(4)은, 4종류의 메사부 M1∼M4과, 전극 패드(25)를 구비하고 있다.
각 메사부 M1∼M4은, 예를 들면, 도２０에 도시된 것과 같이, 다이싱에 의해 파괴되는 않고 레이저로서 기능가능한 상태로 배치되어 있다.
전극 패드(25)는, 예를 들면, Ｔｉ층, Ｐｔ층 및 Ａｕ층을 보호막(21) 위에 이 순서로 적층해서 구성되어 있고, 패드부(25A)와, 칩 상의 메사부의 수와 동일한 수(4개)의 연결 아암부(25B)를 가지고 있다.
여기에서, 패드부(25A)는, 와이어본딩하기 위한 부분이며, 예를 들면, 사각형 형태의 형상을 가지고 있다. 각 연결 아암부(25B)은, 예를 들면, 소정의 방향으로 연장하는 띠 형태의 형상을 가지고 있고, 각 연결 아암부(25B)의 일단이 패드부(25A)에 연결되어 있다. 각 연결 아암부(25B) 중 1개의 타단이 4종류의 메사부 M1∼M4 중 1개의 메사부 M2의 상부전극(22)에 직접 접속되어 있다. 각 연결 아암부(25B) 중 상부전극(22)에 직접 접속된 것 이외의 것의 타단은 다이싱에 의해 절단되어 있고, 절단에 의해 형성된 면(절단면(25C))은 칩의 단부면에 노출되어 있다. 따라서, 각 연결 아암부(25B) 중 상부전극(22)에 직접 접속된 것 이외의 것의 타단은, 메사부 M1∼M4의 상부전극(22)에는 접속되지 않고 있다.
또한, 4종류의 메사부 M1∼M4 중에서 상기한 연결 아암부(25B)가 접속되지 않고 있는 3개의 메사부 M1,M3,M4의 각 상부전극(22)에는, 전극 패드(25)의 일부(도２０에서는 연결 아암부(25B)만)이 접속되어 있다. 이 3개의 메사부 M1,M3,M4의 각 상부전극(22)에 접속된 전극 패드(25)의 일부(이하, 「미소전극 패드」라고 칭한다)는, 다이싱에 의해 절단되어 있고, 절단에 의해 형성된 면(각 절단면(25D))은 칩의 단부면에 노출되어 있다. 따라서, 미소전극 패드가 접속된 메사부 M1,M3,M4 상의 상부전극(22)은, 미소전극 패드가 접속되지 않고 있는 메사부 M2 상의 상부전극(22)과 전기적으로 분리되어 있다.
또한, 메사부 M2 상의 상부전극(22)에 접속된 전극 패드(25)는 메사부 M1,M3,M4 상의 상부전극(22)에 접속된 미소전극 패드보다도 큰 면적을 가지고 있고, 와이어 본딩을 하기 위해서는 충분한 면적을 가지고 있다. 따라서, 본 실시예에서는, 메사부 M2만을 레이저로서 구동하는 것으로 한다.
도21은, 제조과정에 있어서의 웨이퍼 표면의 일부를 나타내는 것이다. 4종류의 메사부 M1∼M4은 1개의 그룹으로 하여 단위 칩 면적마다 형성되어 있고, 각 그룹에 있어서의 메사부 M1∼M4의 상면에는 개구부(22A)를 가지는 상부전극(22)이 형성되어 있다. 이때, 도시하지는 않았지만, 기판(10)의 이면측에는 하부전극(24)이 형성되어 있다. 즉, 각 메사부 M1∼M4에 있어서 레이저 발진시키는 것이 가능한 구성이 될 때까지 형성되어 있다.
(전극 패드 형성 공정)
이와 같이, 각 메사부 M1∼M4에 있어서 레이저 발진시키는 것이 가능한 구성이 될 때까지 형성한 뒤, 서로 인접하는 복수의 그룹의 각 그룹에서 산화 협착 직경이 서로 다른 1개의 메사부를 선택한다. 예를 들면, 서로 인접하는 4개의 그룹의 각 그룹에서 산화 협착 직경이 서로 다른 4종류의 메사부 M1∼M4을 각각 1개씩 선택한다. 그후에 선택된 각 메사부 M1∼M4을 서로 접속하는 전극 패드(25)를 형성한다(도２２).
요컨대, 본 실시예에서는, 전극 패드(25)는 각 메사부 M1∼M4마다 1개씩 형 성되는 것이 아니라, 복수의 메사부에 대하여 공통적으로 형성된다. 또한, 이 전극 패드(25)는, 산화 협착 직경이 서로 다른 복수의 메사부에 대하여 공통적으로 형성되는 것이 아니라, 산화 협착 직경이 서로 다른 복수의 메사부에 대하여 공통적으로 형성되고, 바람직하게는 산화 협착 직경이 서로 다른 각 메사부 M1∼M4에 대하여 공통적으로 형성된다. 더구나, 이 전극 패드(25)는, 1개의 그룹 내의 복수의 메사부에 대하여 형성되는 것이 아니라, 서로 다른 그룹에 속하는 복수의 메사부에 대하여 형성된다.
또한, 웨이퍼 상의 소정의 그룹에 대해서는, 전극 패드(25) 대신에, 메사부 M1∼M4마다 1개씩 전극 패드(23)를 형성한다(미도시). 이 전극 패드(23)는 후술하는 계측·평가 공정에 있어서, 개개의 메사부 M1∼M4의 특성을 평가할 때에 사용할 수 있는 테스트용의 전극 패드이다. 또한, 메사부 M1∼M4에 대하여 공통의 전극 패드(25)로부터 전류를 공급하고, 각 메사부 M1∼M4을 레이저로서 구동함에 의해 각 메사부 M1∼ M4의 특성을 평가하는 것이 가능할 경우에는, 테스트용의 전극 패드(23)를 형성할 필요는 없다.
(계측·평가 공정)
다음에, 예를 들면, 테스트용의 전극 패드(23)와 접속된 각 메사부 M1∼M4의 상부전극(22)와, 하부전극(24) 사이에 전압을 인가해서 각 메사부 M1∼M4에 있어서 레이저 발진시켜, 각 개구부(22A)로부터 레이저빛을 출사시킨다. 이때, 각 개구부(22A)에서 출사된 레이저빛의 특성(예를 들면, 광출력이나 ＮＦＰ)을 계측하거나, 각 메사부 M1∼M4의 임계전류를 계측하는 등, 각 메사부 M1∼M4의 레이저 특성 을 계측하고, 그 계측값이 소정의 목적이나 용도에 따라 설정된 소정의 기준에 일치하고 있는가 아닌가를 평가한다. 즉, 본 실시예에서는, 상기 제2 실시예와 같이 각 메사부 M1∼M4의 레이저 특성을 직접 평가하고 있다. 이에 따라, 상기 제1 실시예에 있어서의 평가 방법보다도 높은 정밀도로 소정의 목적이나 용도에 적합한 레이저 특성을 가지는 메사부를 선택할 수 있다. 이때, 여기에서는, 평가의 결과, 편의상 메사부 M2가 선택된 것으로 한다.
(분할 공정)
최후에, 선택된 메사부 M2의 상부전극(22)과, 선택되지 않은 메사부 M1,M3,M4의 상부전극(22)의 전기적인 접속을 절단하는 동시에, 적어도 선택된 메사부 M2을 파괴(절단)하지 않는 위치, 예를 들면, 도２２의 일점쇄선의 위치에서 다이싱을 행하여, 칩화한다. 이렇게 하여 본 실시예의 반도체 레이저(4)가 제조된다.
본 실시예의 반도체 레이저(4)에서는, 상기 실시예와 같이 각 메사부 M1∼M4의 적어도 1개의 산화 협착 직경이 소정의 기준에 확실하게 일치하게 되도록, 각 메사부 M1∼M4의 직경 R1∼R4이 각각 설정되어 있다. 이에 따라, 산화 공정에 있어서 생기는 산화 협착 직경 a1∼a4의 오차가 산화 협착 직경에 요구되는 정밀도보다도 클 경우라도, 소정의 기준에 일치한 메사부를 단위 칩 면적마다 적어도 1개 확실하게 형성할 수 있다. 그 결과, 소정의 기준에 일치하지 않았기 때문에 그 메사부를 가지는 칩을 폐기하는 등의 낭비가 없어져, 수율을 대폭 늘릴 수 있다.
또한, 본 실시예에서는, 제조과정에 있어서 복수의 메사부에 대하여 공통의 전극 패드(25)를 형성하도록 했으므로, 개개의 메사부에 대하여 전극 패드를 형성했을 경우보다도 웨이퍼 위에 있어서의 전극 패드의 수를 줄일 수 있다. 이에 따라, 단위 칩 당의 면적을 작게 하거나, 산화 협착 직경이 서로 다른 메사부의 종류(수준)를 늘릴 수 있으므로, 개개의 메사부에 대하여 전극 패드를 형성했을 경우보다도 수율이 향상된다.
[제3 실시예의 변형예]
이때, 상기 제3 실시예에서는, 각 메사부 M1∼M4은, 다이싱에 의해 파괴되는 않고 구동가능한 상태로 배치되어 있었지만, 예를 들면, 도２３에 도시된 것과 같이, 각 메사부 M1∼M4 중 선택된 메사부 M2을 제외한 3개의 메사부 M1,M3,M4가 다이싱에 의해 파괴된 상태로 배치되어 있어도 된다. 다만, 이 경우에는, 다이싱의 위치에 의해, 파괴된 메사부 M1,M3,M4의 상부전극(22)과, 메사부 M2의 상부전극(22)이 전극 패드(25)를 통해서 서로 전기적으로 접속되어 있는 가능성이 있으므로, 그러한 일이 없도록, 메사부 M1,M3,M4의 상부전극(22)에 접속된 연결 아암부(25B)를 다이싱에 의해 절단해 두는 것이 필요하다.
[제4 실시예]
상기 제3 실시예의 반도체 레이저(4)는 복수 수준의 메사부를 구비한 면발광형 레이저이었지만, 본 실시예의 반도체 레이저(5)는 동일 수준의 메사부를 복수 구비한 면발광형 레이저이다. 따라서, 본 실시예의 반도체 레이저(5)은, 그 점에 서, 상기 제3 실시예의 구성과 주로 상위하다. 따라서, 이하에서는, 상기 제3 실시예와 다른 점에 대해서 주로 설명하고, 상기 제3 실시예와 공통의 구성·작용·효과·제조공정에 관한 설명을 적당하게 생략한다.
도２４는, 본 실시예의 반도체 레이저(5)의 상면 구성을 나타내는 것이다. 이 반도체 레이저(5)는, 동일 종류의 8개의 메사부 M2과, 각 메사부 M2마다 1개씩 형성된 전극 패드(25)를 구비한 8채널의 레이저 어레이이다.
이 반도체 레이저(5)에는, 소정의 기준에 일치한 메사부 M2만이 설치되어 있고, 소정의 기준에 일치하지 않은 메사부는 후술하는 것과 같이 다이싱에 의해 제거되어 있다.
각 전극 패드(25)은, 패드부(25A)와, 2개의 연결 아암부(25B)를 가지고 있다. 여기에서, 각 전극 패드(25)에 있어서, 각 연결 아암부(25B)의 일단은 패드부(25A)에 연결되어 있다. 또한, 각 전극 패드(25)에 있어서, 한쪽의 연결 아암부(25B)의 타단은 개개의 메사부 M 2의 상부전극(22)에 직접 접속되어 있고, 다른 쪽의 연결 아암부(25B)의 타단은 다이싱에 의해 절단되어 있고, 절단에 의해 형성된 면(절단면(25C))은 칩의 단면에 노출하고 있다. 따라서, 각 전극 패드(25)에 있어서, 2개의 연결 아암부(25B) 중 상부전극(22)에 직접 접속된 것 이외의 것의 타단은 어디에도 접속되지 않고 있다.
이때, 도２４에서는, 각 메사부 M2이 각 전극 패드(25)와 동등한 크기를 가지고 있을 것 같이 기재되어 있지만, 실제로는, 각 전극 패드(25)은 와이어 본딩 가능한 정도의 면적을 가지고 있기 떼문에, 각 전극 패드(25)의 한 변의 길이는 메 사부 M2의 직경의 몇배 이상으로 되어 있고, 8개의 전극 패드(25)의 점유율은 8개의 메사부 M2의 점유보다도 극히 크다. 즉, 8개의 전극 패드(25)가 칩 표면의 대부분을 차지하고 있다.
도２５는, 제조과정에 있어서의 웨이퍼 표면의 일부를 나타내는 것이다. 동일 종류의 8개의 메사부 M2가 1개의 그룹으로서 단위 칩 면적마다 웨이퍼 위에 일렬로 형성되어 있고, 그것과는 다른 종류의 8개의 메사부 M1이 1개의 그룹으로서 단위 칩 면적마다 웨이퍼 위에 일렬로 형성되어 있다. 더구나, 2종류의 메사부 M1,M2가 웨이퍼 위에 있어서, 배열 방향과 직교하는 방향으로 그룹마다 교대로 배치되어 있다.
또한, 각 메사부 M1,M2의 상면에는 개구부(22A)를 가지는 상부전극(22)이 형성되어 있다. 또한, 도시하지는 않았지만, 기판(10)의 이면측에는 하부전극(24)이 형성되어 있다. 즉, 각 메사부 M1,M2에 있어서 레이저 발진시키는 것이 가능한 구성이 될 때까지 형성되어 있다.
(전극 패드 형성 공정)
이와 같이, 각 메사부 M1,M2에 있어서 레이저 발진시키는 것이 가능한 구성이 될 때까지 형성한 뒤, 각 메사부 M1과, 각 메사부 M2 사이에, 1개의 그룹에 포함되는 1개의 메사부 M1개의 상부전극(22)과, 다른 그룹에 포함되는 1개의 메사부 M2의 상부전극(22)을 서로 접속하는 전극 패드(25)을 1조의 메사부 M1,M2마다 형성한다(도２６). 즉, 본 실시예에서는, 전극 패드(25)은 각 메사부 M1,M2 마다 1개씩 형성되는 것이 아니라, 1조의 메사부 M1,M2마다 1개씩 공통적으로 형성된다.
또한, 전극 패드(25) 대신에, 웨이퍼 상의 소정의 개소에 메사부 M1,M2마다 1개씩 전극 패드(23)를 형성한다(미도시). 이 전극 패드(23)은 후술하는 계측·평가 공정에 있어서, 개개의 메사부 M1,M2의 특성을 평가할 때에 사용할 수 있는 테스트용의 전극 패드이다. 또한, 메사부 M1,M2에 대하여 공통의 전극 패드(25)로부터 전류를 공급하여, 각 메사부 M1,M2을 레이저로서 구동함에 의해 각 메사부 M1,M2의 특성을 평가하는 것이 가능할 경우에는, 테스트용의 전극 패드(23)를 형성할 필요는 없다.
(계측·평가 공정)
다음에, 예를 들면, 테스트용의 전극 패드(23)와 접속된 각 메사부 M1,M2의 상부전극(22)과, 하부전극(24) 사이에 전압을 인가해서 각 메사부 M1,M2에 있어서 레이저 발진시켜, 각 개구부(22A)로부터 레이저빛을 출사시킨다. 이때, 각 개구부(22A)로부터 출사된 레이저빛의 특성(예를 들면, 광출력이나 ＮＦＰ)을 계측하거나, 각 메사부 M1,M2의 임계전류를 계측하는 등, 각 메사부 M1,M2의 레이저 특성을 계측하여, 그 계측값이 소정의 목적이나 용도에 따라 설정된 소정의 기준에 일치하고 있는가 아닌가를 평가한다. 즉, 본 실시예에서는, 상기 제3 실시예와 같이 각 메사부 M1,M2의 레이저 특성을 직접 평가하고 있다. 이에 따라, 상기 제1 실시예에 있어서의 평가 방법보다도 높은 정밀도로 소정의 목적이나 용도에 적합한 레이저 특성을 가지는 메사부를 선택할 수 있다. 이때, 여기에서는, 평가의 결과, 편의상 메사부 M2가 선택된 것으로 한다.
(분할 공정)
최후에, 선택된 메사부 M2의 상부전극(22)과, 선택되지 않은 메사부 M1개의 상부전극(22)과의 전기적인 접속을 절단하는 동시에, 적어도 선택된 메사부 M2을 파괴(절단)하지 않는 위치, 예를 들면, 도２６의 일점쇄선의 위치에서 다이싱을 행하여, 칩화한다. 즉, 전극 패드(25) 중 소정의 기준에 일치한 메사부 M2에 가장 가까운 부위와, 전극 패드(25) 중 소정의 기준에 일치하지 않은 메사부 M1에 가장 가까운 부위를 분리하도록 다이싱을 행한다. 그 결과, 선택되지 않은 메사부 M1은 선택된 메사부 M2가 형성되어 있는 칩으로부터 제거된다. 이렇게 하여 본 실시예의 반도체 레이저(5)가 제조된다.
본 실시예의 반도체 레이저(5)에서는, 상기 실시예와 같이 각 메사부 M1,M2의 적어도 1개의 산화 협착 직경이 소정의 기준에 확실하게 일치하게 되도록, 각 메사부 M1, M2의 직경 R1,R2이 각각 설정되어 있다. 이에 따라, 산화 공정에 있어서 생기는 산화 협착 직경 a1∼a2의 오차가 산화 협착 직경에 요구되는 정밀도보다도 클 경우라도, 메사부 M1,M2의 적어도 한쪽을 소정의 기준에 일치시킬 수 있다. 그 결과, 소정의 기준에 일치하지 않았기 때문에 웨이퍼를 통째로 폐기하는 등의 낭비가 없어, 수율을 대폭 늘릴 수 있다.
그런데, 일반적으로, 전극 패드는 와이어 본딩 가능한 정도의 면적을 필요로 하기 때문에, 칩당의 채널수(빔 개수)를 늘리는 것에 따라서, 단위칩당의 면적을 작게 하는 것이 곤란하게 된다. 그 때문에 멀티채널의 레이저 어레이의 칩을 제조하는 경우에, 각 메사부 M1,M2마다 1개씩 전극 패드를 형성했을 때에는, 단일 채널 의 레이저의 칩을 제조할 경우와 비교하여, 한 장의 웨이퍼로부터 소정의 기준에 일치한 메사부 M2을 포함하는 칩을 잘라낼 수 있는 수가 적어져 버린다.
한편, 본 실시예에서는, 제조공정에 있어서 1조의 메사부 M1,M2마다 1개씩 공통의 전극 패드(25)을 형성하고, 메사부 M1을 포함하는 1개의 그룹과, 메사부 M2을 포함하는 다른 그룹과의 전극 패드를 공통화하도록 했다. 이에 따라, 각 메사부 M1,M2마다 1개씩 전극 패드를 형성했을 경우보다도, 한 장의 웨이퍼 위에 형성되는 전극의 수를 절감할 수 있으므로, 한 장의 웨이퍼로부터 소정의 기준에 일치한 메사부 M2을 포함하는 칩을 잘라낼 수 있는 수를 늘릴 수 있어, 수율이 향상한다.
[상기 각 실시예의 변형예]
상기 각 실시예에서는, 메사부 M1∼M4은 원기둥 형상으로 되어 있었지만, 소정의 목적이나 용도에 따라, 예를 들면, 도２７에 도시된 것과 같이, 각기둥 형상으로 하는 것도 가능하다. 이렇게, 메사부 M1∼M4의 형상을 각기둥형상으로 해서 산화 처리를 행하면, 메사부 M1∼M4의 형상을 원기둥형상이라고 했을 때와는 다른 형상의 미산화 영역(15B)을 형성할 수 있다.
또한, 상기 각 실시예에서는, 돌기 형태의 메사부 M1∼M4을 설치하고 있었지만, 예를 들면, 반도체층에 고리 형상의 트렌치를 형성하고, 그 트렌치로 둘러싸여진 부분에 구멍 타입의 메사부를 설치해도 된다.
또한, 상기 각 실시예에서는, 메사 직경을 파라미터로 하고 있었지만, 제조시의 오차에 의해 특성이 변화하기 쉬운 기능 부분, 예를 들면, 반도체층(20) 중 전극 패드(23)에 대응하는 부분의 두께를 파라미터로 해도 된다. 이 두께가 바뀌면, 전극 패드(23)의 정전용량이 바뀌므로, 제조시의 오차에 의해 전극 패드(23)의 정전용량이 크게 변화되어 레이저 특성이 소정의 기준으로부터 벗어나 버릴 가능성이 있다. 그러한 경우에는, 예를 들면, 도２８ 및 도２９(도２８의 Ａ-A 화살표 방향의 단면 구성도)에 도시된 것과 같이, 메사 직경이 서로 같은 메사부 M2을 격자 모양으로 형성하는 동시에, 반도체층(20) 중 메사부 M2과는 다른 부분을 선택적으로 에칭해서 두께 H1,H2이 서로 다른 복수의 재치영역 20A를 형성하고, 다시 각 재치영역 20A 위에 보호막(21)을 통해서 별개로 전극 패드(23)을 형성한다. 이에 따라, 제조시의 오차에 의해 전극 패드(23)의 정전용량이 크게 변화될 경우라도, 레이저 특성이 소정의 기준에 일치한 전극 패드(23)에 접속된 메사부 M2을 단위 칩 면적마다 적어도 1개 확실하게 형성할 수 있다. 그 결과, 소정의 기준에 일치하지 않았기 때문에 그것의 전극 패드(23)을 가지는 칩을 폐기하는 등의 낭비가 없어져, 수율을 대폭 늘릴 수 있다.
또한, 상기 각 실시예에서는, 개구부(22A)에는 특별히 아무것도 설치하지 않고 있었지만, 예를 들면, 개구부(22A) 내부의 반사율을 조정하기 위한 절연층(미도시)을 형성하도록 하여도 된다. 이때, 절연층의 막두께가 바뀌면 반사율도 바뀌므로, 제조시의 오차에 의해 반사율이 크게 변화하여 레이저 특성이 소정의 기준으로부터 벗어나 버릴 가능성이 있다. 그러한 경우에는, 도면에는 나타내지 않았지만, 메사 직경이 서로 같은 메사부 M2을 격자 모양으로 형성하는 동시에, 각 메사부 M2의 상면에, 막두께의 값이 서로 다른 절연층을 형성한다. 이에 따라, 제조시의 오 차에 의해 절연층의 반사율이 크게 변화할 경우라도, 레이저 특성이 소정의 기준에 일치한 절연층을 가지는 메사부 M2를 단위 칩 면적마다 적어도 1개 확실하게 형성할 수 있다. 그 결과, 소정의 기준에 일치하지 않았기 때문에 그 절연층을 가지는 칩을 폐기하는 등의 낭비가 없어져, 수율을 대폭 늘릴 수 있다.
상기 각 실시예에서는, 본 발명을 면발광형의 반도체 레이저에 대하여 적용했을 경우에 대해 설명했지만, 이하에서는, 본 발명을 단부면 발광형의 반도체 레이저에 대하여 적용했을 경우에 대해 설명한다.
[제5 실시예]
도30은, 본 발명의 제5 실시예에 관한 단부면 발광형의 반도체 레이저(6)의 상면 구성을 나타내는 것이다. 또한, 도31은, 도 30의 반도체 레이저(6)의 Ａ-A 화살표 방향의 단면구성을 표시하는 것이다. 이때 도 30, 도 31은 모식적으로 나타낸 것이며, 실제의 치수, 형상과는 다르다.
이 반도체 레이저(6)는, 리지부의 높이, 폭 및 형상 중 적어도 1개을 파라미터로 하여, 리지부의 높이, 폭 및 형상 중 적어도 1개의 파라미터의 값이 서로 다른 2개의 리지부를 구비한 것이며, 이들 2개의 리지부는, 종래의 단부면 발광형의 반도체 레이저와 동등한 칩 면적 내부에 형성되어 있다. 이때, 이하에서는, 반도체 레이저(6)가, 리지부의 폭(리지 폭)을 파라미터로 하여, 리지 폭이 서로 다른 2개의 리지부(78A, 78B)을 구비한 것으로서 설명한다.
이 반도체 레이저(6)은, 기판(60)의 일면측에, 반도체층(70)을 구비한 것이 다. 이 반도체층(70)은, 기판(60)측으로부터, 버퍼층(71), 하부 클래드층(72), 하부 가이드층(73), 활성층(74), 상부 가이드층(75), 상부 클래드층(76) 및 콘택층(77)을 이 순서로 적층해서 구성되어 있다.
여기에서, 기판(60)은 예를 들면, ＧａＮ 기판이다. 또한, 반도체층(70)은, III-V족 질화물 반도체에 의해 구성되어 있다. 이때, III-V족 질화물 반도체란, 갈륨(Ga)과 질소(N)를 포함하는 질화갈륨계(ＧａＮ계) 화합물이며, 예를 들면, GａＮ, ＡｌＧａＮ(질화 알루미늄·갈륨), 혹은 ＡｌＧａＩｎＮ(질화 알루미늄·갈륨·인듐) 등을 들 수 있다.
버퍼층(71)은 예를 들면, ｎ형 ＧａＮ으로 이루어진다. 하부 클래드층(72)은 예를 들면, ｎ형 ＡｌＧ ａＮ으로 이루어진다. 하부 가이드층(73)은 예를 들면, ｎ형 ＧａＮ으로 이루어진다. 활성층(74)은 예를 들면, 언도프의 ＧａＩｎＮ 다중양자우물 구조로 되어 있다. 상부 가이드층(75)은 예를 들면, ｐ형 ＧａN로 이루어진다. 상부 클래드층(76)은 예를 들면, ＡｌＧａＮ으로 이루어진다. 콘택층(77)은 예를 들면, ｐ형 ＧａＮ으로 이루어진다.
이때, ｎ형 불순물로서는, 예를 들면 Ｓｉ(실리콘), Ｇｅ(게르마늄), O(산소), Ｓｅ(셀렌) 등의 ＩＶ족 및 ＶＩ족 원소가 있다. 또한, ｐ형 불순물로서는, 예를 들면 Ｍｇ(마그네슘), Ｚｎ(아연), C (탄소) 등의 II족 및 IV족 원소가 있다.
그런데, 본 실시예의 반도체 레이저에서는, 이 반도체층(70) 중 상부 클래드층(76)의 일부 및 콘택층(77)에는, 후술하는 것과 같이 콘택층(77)까지 형성한 뒤 선택적으로 에칭함에 의해, 적층면 내의 소정의 방향으로 연장하는 띠 형태의 2개 의 리지부(돌출부)(78A, 78B)가 설치된다. 또한, 본 실시예에서는, 이 2개의 리지부(78A, 78B) 중 한쪽의 리지부 78A와 대응하는 부분이 발광 영역(74A)으로 되어 있는 것으로 한다. 이 발광 영역(74A)는, 대향하는 리지부 78A의 저부(상부 클래드층(76)의 부분)와 동등한 크기의 스트라이프 폭을 가지고 있고, 리지부 78A에서 협착된 전류가 주입되는 전류 주입 영역에 대응하고 있다.
각 리지부(78A, 78B)의 폭(리지 폭) W1,W2은, 후술하는 에칭 공정에 있어서 상부 클래드층(76)의 일부 및 콘택층(77)을 선택적으로 제거해서 리지 형상을 형성할 때에, 표준적인 리지 폭 d에 최대로 오차 ±Δy가 발생하는 것을 고려해서 설정되어 있다.
통상, 리지부의 높이, 폭 및 형상은 소정의 목적이나 용도에서 요구되는 레이저 특성이 되도록 하는 값으로 엄밀하게 설정되는 것이다. 이것들에 요구되는 정밀도는, 그것의 목적이나 용도에 의해소도 다소 다르지만, 일반적으로, 에칭 공정에 있어서 생기는 이들의 오차보다도 엄격할 경우가 많다. 그 때문에 본 실시예에서는, 리지 폭에 큰 오차가 있고, 리지부의 높이 및 형상에는 큰 오차가 없는 것을 전제로 하여, 예를 들면, 각 리지부(78A, 78B) 중 적어도 1개의 리지 폭 W1, W2가 소정의 목적이나 용도에 있어서 리지 폭에 요구되는 허용범위에 일치하도록, 후술하는 레지스트층 ＲＳ1, ＲＳ2의 폭 d1,d2을 설정한다. 이에 따라, 리지 폭 W1,W 2 중의 적어도 1개이 소정의 기준에 확실하게 일치한다.
또한, 본 실시예의 반도체 레이저(6)에 있어서, 리지부(78A, 78B)의 양측면은 절연막(79)에 의해 덮어져 있다. 리지부(78A, 78B)의 콘택층(77) 위에는 상부전 극(80)이 형성되어 있다. 절연막(79)의 중 리지부 78A의 측면에서 리지부 78A 주변의 평탄면에 걸쳐서 전극 패드(81)가 설치된다. 이 전극 패드(81)은, 접합 아암부(81A)를 거쳐서 리지부 78A에 접속되어 있다. 한편, 기판(60)의 이면에는, 하부전극(82)이 설치된다.
절연막(79)은, 예를 들면, ＳｉＯ2(산화 실리콘) 또는 ＳｉＮ(질화 실리콘)으로 이루어진다. 상부전극(80) 및 전극 패드(81)은, 예를 들면, 팔라듐(Ｐｄ)층 및 백금(Pｔ)층을 이 순서로 적층함에 의해 구성되어 있다. 하부전극(82)은, 예를 들면, 금과 게르마늄(Ｇｅ)의 합금층, 니켈(Ｎｉ)층 및 금(Ａｕ)층을 기판(60)의 측에서 이 순서로 적층한 홈을 가지고 있다.
더구나,, 반도체 레이저(6)에 있어서, 리지부 78의 연장방향과 직교하는 한 쌍의 단면(벽개면)에는 각각, 반사거울막(미도시)이 형성되어 있다. 여기에서, 빛이 주로 출사하는 측의 반사거울막은, 예를 들면, Ａｌ2O3(산화 알루미늄)에 의해 구성되어, 저반사율이 되도록 조정되어 있다. 이에 대하여 빛이 주로 반사되는 측의 반사거울막은, 예를 들면, Ａｌ2O3(산화 알루미늄)과 아모퍼스 실리콘을 교대로 적층해서 구성되어, 고반사율이 되도록 조정되어 있다.
본 실시예의 반도체 레이저(6)에서는, 상부전극(80)과 하부전극(82) 사이에 소정의 전압이 인가되면, 리지부 78A에 의해 전류협착되어, 활성층(74)의 전류 주입 영역에 전류가 주입되고, 이에 따라, 전자와 정공의 재결합에 의한 발광이 생긴다. 이 빛은, 한 쌍의 빛 출사측의 단부면과 후방측의 단부면에 의해 형성되는 반 사거울막(미도시)에 의해 반사되어, 소정의 파장으로 레이저 발진을 일으켜, 레이저빔으로서 외부로 출사된다.
이러한 구성의 반도체 레이저(6)은, 예를 들면, 다음과 같이 해서 제조할 수 있다.
도３２∼도３５는, 그것의 제조방법을 공정순으로 나타내는 것이다. 이때, 도３２, 도33, 도34은 제조과정의 웨이퍼의 일부의 단면구성을, 도３５은 제조과정의 웨이퍼 표면의 일부를 각각 표시하는 것이다. 이때, 도３４은 도３５의 Ａ-A 화살표 방향의 단면구성을 표시한 것이다. 또한, 도３５ 중의 파선은, 웨이퍼를 바아 형상으로 벽개하는 개소를 예시하는 것이며, 일점쇄선은, 벽개에 의해 바아 형상이 된 웨이퍼를 더욱 작게 분할해서 칩 모양으로 하기 위해 다이싱하는 개소를 예시하는 것이다.
반도체 레이저 소자를 제조하기 위해서는, ＧａＮ으로 이루어지는 기판(60Ｄ) 상의 III-V족 질화물 반도체로 이루어지는 반도체층(70)을, 예를 들면 ＭＯＣＶＤ법에 의해 형성한다. 이때, G ａＮ계 화합물 반도체의 원료로서는, 예를 들면, 트리메틸 알루미늄(ＴＭＡ), 트리메틸 갈륨(ＴＭＧ), 트리메틸 인듐(ＴＭＩｎ), 암모니아(ＮＨ3)를 사용하고, 도너 불순물의 원료로서는, 예를 들면, 셀렌화수소(H2Ｓｅ)을 사용하고, 억셉터 불순물의 원료로서는, 예를 들면, 디메틸 아연(ＤＭＺｎ)을 사용한다. 이때, 기판(60D)의 말미의 Ｄ는, 반도체 레이저(6)의 기판(60)을 형성하는 도중의 것을 나타내는 것이며, 다른 부호의 말미에 부착된 Ｄ도 같은 의미 를 나타내는 것으로 한다.
우선, 기판(60D) 위에, 버퍼층(71D), 하부 클래드층(72D), 하부 가이드층(73D), 활성층(74D), 상부 가이드층(75D), 상부 클래드층(76D) 및 콘택층(77D)을 이 순서로 적층한다(도３２).
다음에 콘택층(77D) 위에 마스크층(미도시)을 형성하고, 리소그래피 처리를 함으로써, 리지부(78A)를 형성하게 되는 영역에 폭 d1개의 띠 형태의 레지스트층 ＲＳ1과, 리지부 78B을 형성하게 되는 영역에 폭 d2의 띠 형태의 레지스트층 ＲＳ2을 형성한다(도３２).
다음에 상기한 레지스트층 ＲＳ 1, ＲＳ2을 마스크로 하여, 예를 들면, 반응성 이온 에칭(Reactive Ion Etching: ＲＩＥ)법에 의해, 콘택층(77D) 및 상부 클래드층(76D)의 일부를 선택적으로 제거한다. 그 후에 마스크층 R1,R2을 제거한다. 이에 따라, 소정의 방향으로 연장하는 동시에 서로 인접하는 1개의 그룹의 띠 형태의 리지부(78A, 78B)가 연장 방향과 직교하는 방향으로 주기적으로 형성된다(도３３).
다음에, 표면 전체에 절연재료를 성막한 뒤, 리소그래피 처리 및 에칭 가공을 함으로써, 리지부(78A, 78B)의 콘택층(77D) 위에 개구부를 가지는 절연막(79D)을 형성한다. 이어서, 서로 인접하는 복수의 그룹의 각 그룹에서 리지 폭이 서로 다른 1개의 리지부를 선택한다. 예를 들면, 서로 인접하는 2개의 그룹의 각 그룹에서 리지 폭이 서로 다른 2종류의 리지부(78A, 78B)을 각각 1개씩 선택한다. 그 후에 리소그래피 처리, 에칭 가공 및 리프트 오프 가공을 함으로써, 리지부(78A, 78B)의 상부에 있는 콘택층(77D)과 전기적으로 접속된 상부전극(80)을 각 리지 부(78A, 78B)의 연장 방향으로 공진기 길이마다 단속적으로 형성하는 동시에, 선택된 각 리지부(78A, 78Ｂ) 상의 상부전극(80)을 서로 접속하는 전극 패드(81)을 형성한다(도３４, 도３５). 이에 따라, 리지부 78A 상의 상부전극(80), 리지부 78Ｂ 상의 상부전극(80) 및 전극 패드(81)가 단위 칩 면적마다 1조씩 형성된다.
요컨대, 본 실시예에서는, 전극 패드(81)은 각 상부전극(80)마다 1개씩 형성되는 것이 아니라, 복수의 상부전극(80)에 대하여 공통적으로 형성된다. 또한, 이 전극 패드(81)은, 리지 폭이 서로 같은 리지부 상의 복수의 상부전극(80)에 대하여 공통적으로 형성되는 것이 아니라, 리지 폭이 서로 다른 복수의 리지부 상의 각각의 상부전극(80)에 대하여 공통적으로 형성되고, 바람직하게는 리지 폭이 서로 다른 각 리지부 상의 각각의 상부전극(80)에 대하여 공통적으로 형성된다. 더구나, 이 전극 패드(81)는, 1개의 그룹 내의 복수의 리지부에 대하여 형성되는 것이 아니라, 서로 다른 그룹에 속하는 복수의 리지부에 대하여 형성된다.
또한, 웨이퍼상의 소정의 그룹에 대해서는, 전극 패드(81) 대신에, 상부전극(80)마다 1개씩 전극 패드(83)를 형성한다(도３５ 참조). 이 전극 패드(83)은 후술하는 계측·평가 공정에 있어서, 개개의 리지부(78A, 78B)의 특성을 평가할 때에 사용되는 테스트용의 전극 패드이다. 또한, 리지부 78A 상의 상부전극(80) 및 리지부 78Ｂ 상의 상부전극(80)에 대하여 공통의 전극 패드(81)로부터 전류를 공급하여, 각 리지부(78A, 78B)을 레이저로서 구동함에 의해 각 리지부(78A, 78B)의 특성을 평가하는 것이 가능할 경우에는, 테스트용의 전극 패드(83)를 형성할 필요는 없다.
다음에 도 ３５ 중의 파선부분, 구체적으로는, 리지부 78A 위에 형성된 각 상부전극(80)의 사이, 및 리지부 78B 위에 형성된 각 상부전극(80)의 사이를 벽개하여, 웨이퍼를 바아 형상으로 분할한다.
(계측·평가 공정)
다음에, 예를 들면, 바아 형상으로 분할된 웨이퍼 중 테스트용의 전극 패드(83)가 형성된 것을 사용하여, 테스트용의 전극 패드(83)과 접속된 각 리지부(78A, 78B)의 상부전극(80)과, 하부전극(82)의 사이에 전압을 인가해서 각 리지부(78A, 78B)에 있어서 레이저 발진시켜, 양쪽 벽개면에서 레이저빛을 출사시킨다. 이 때, 양쪽 벽개면에서 출사된 레이저빛의 특성(예를 들면, 광출력이나 ＮＦＰ)을 계측하거나, 각 리지부(78A, 78B)의 임계전류를 계측하는 등, 각 리지부(78A, 78B)의 레이저 특성을 계측하여, 그 계측 값이 소정의 목적이나 용도에 따라 설정된 소정의 기준에 일치하고 있는가 아닌가를 평가한다. 즉, 본 실시예에서는, 각 리지부(78A, 78B)의 레이저 특성을 직접 평가하고 있다. 이에 따라, 각 리지부(78A, 78B)의 리지 폭을 계측해서 평가하는 방법보다도 높은 정밀도로 소정의 목적이나 용도에 적합한 레이저 특성을 가지는 리지부를 선택할 수 있다. 이때, 여기에서는, 평가의 결과, 편의상 리지부 78A가 선택된 것으로 한다.
다음에 양쪽 벽개면에 대하여 반사거울막을 형성한다(미도시). 이때, 상기한 평가 공정에 있어서, 반사거울막의 구성을 계측 값에 의거하여 보정한 뒤에, 양쪽 벽개면에 대하여 반사거울막을 형성하도록 하여도 된다.
(분할 공정)
최후에, 선택된 리지부 78A의 상부전극(80)과, 선택되지 않은 리지부 78B의 상부전극(80)의 전기적인 접속을 절단하는 동시에, 적어도 선택된 리지부 78A를 파괴(절단)하지 않는 위치, 예를 들면, 도３５의 일점쇄선의 위치에서 다이싱을 행하여, 칩화한다. 이렇게 하여 본 실시예의 반도체 레이저(6)가 제조된다.
본 실시예의 반도체 레이저(6)에서는, 각 리지부(78A, 78B)의 적어도 1개의 리지 폭 W1,W2가 소정의 기준에 확실하게 일치하게 되도록, 레지스트층 ＲＳ 1, ＲＳ2의 폭 d1,d2이 각각 설정되어 있다. 이에 따라, 산화 공정에 있어서 생기는 리지 폭의 오차가 리지 폭에 요구되는 정밀도보다도 클 경우라도, 소정의 기준에 일치한 리지 폭을 단위 칩 면적마다 적어도 1개 확실하게 형성할 수 있다. 그 결과, 소정의 기준에 일치하지 않았기 때문에 그 리지부를 가지는 칩을 폐기하는 등의 낭비가 없어져, 수율을 대폭 늘릴 수 있다.
또한, 본실시예에서는, 제조과정에 있어서 복수의 상부전극(80)에 대하여 공통의 전극 패드(81)을 형성하도록 했으므로, 개개의 상부전극(80)에 대하여 전극 패드를 형성했을 경우보다도 웨이퍼 상에 있어서의 전극 패드의 수를 줄일 수 있다. 이에 따라, 단위칩당의 면적을 작게 하거나, 리지부의 높이, 폭 및 형상 중 적어도 1개가 다른 리지부의 종류(수준)을 늘릴 수 있으므로, 개개의 상부전극(80)에 대하여 전극 패드를 형성했을 경우보다도 수율이 향상한다.
[제6 실시예]
상기 제5 실시예의 반도체 레이저(6)는 복수 수준의 리지부를 각 수준마다 1 개씩 구비한 단부면 발광형 레이저이었지만, 본 실시예의 반도체 레이저(7)는 복수 수준의 리지부를 각 수준마다 복수씩 구비한 단부면 발광형 레이저이다. 따라서, 본 실시예의 반도체 레이저(7)는, 그 점에서, 상기 제5 실시예의 구성과 주로 상위하다. 따라서, 이하에서는, 상기 제5 실시예와 서로 다른 점에 대해서 주로 설명하고, 상기 제5 실시예와 공통의 구성·작용·효과·제조 공정에 관한 설명을 적당하게 생략한다.
도36은, 본 실시예의 반도체 레이저(7)의 상면 구성을 나타내는 것이다. 도 37a는 도３６의 A-A 화살표 방향의 단면 구성을, 도３７b는 도３６의 B-B 화살표 방향의 단면 구성을, 도３７c는 도３６의 C-C 화살표 방향의 단면 구성을 각각 나타낸 것이다. 이 반도체 레이저(7)는, 동일 종류의 2개의 리지부 78A와, 리지부 78A와는 다른 종류의 2개의 리지부 78B과, 각 리지부 78B마다 1개씩 형성된 전극 패드(81)를 구비한 2채널의 레이저 어레이이다. 즉, 이 반도체 레이저(7)에는, 소정의 기준에 일치한 리지부 78A 이외에, 소정의 기준에 일치하지 않은 리지부 78B도 설치되어 있다.
전극 패드(81)는, 예를 들면, Ｔｉ층, Ｐｔ층 및 Ａｕ층을 절연막(79) 위에 이 순서로 적층해서 구성되어 있고, 채널수와 같은 수(2개)의 패드부 81B과, 각 패드부 81B마다 채널수와 같은 수(2개) 만큼 설치된 4개의 연결 아암부 81A를 가지고 있다.
여기에서, 전극 패드(81)은, 와이어 본딩하기 위한 부분이며, 예를 들면, 원형 또는 타원형의 형상을 가지고 있다. 각 연결 아암부 81A는, 예를 들면, 소정의 방향으로 연장하는 띠 형태의 형상을 가지고 있고, 각 전극 패드(81)에 있어서, 각 연결 아암부 81A의 일단이 패드부 81B에 연결되어 있다. 또한, 각 전극 패드(81)에 있어서, 2개의 연결 아암부 81A 중 한쪽의 타단이 서로 다른 리지부 78A의 상부전극(80)에 직접 접속되어 있다. 또한, 각 전극 패드(81)에 있어서, 2개의 연결 아암부 81A 중 상부전극(80)에 직접 접속된 것 이외의 것의 타단은 다이싱에 의해 절단되어 있고, 절단에 의해 형성된 면(절단면 81C)은 칩의 단부면에 노출하고 있다. 따라서, 각 연결 아암부 81A 중 상부전극(80)에 직접 접속된 것 이외의 것의 타단은, 리지부(78A, 78B)의 상부전극(80)에는 접속되어 있지 않다.
또한, 2종류의 리지부(78A, 78B) 중 상기한 연결 아암부 81A가 접속되지 않고 있는 쪽의 리지부 78B의 각 상부전극(80)에는, 전극 패드(81)의 일부(도３６, 37a∼도 37c에서는 연결 아암부 81A의 일부만)가 접속되어 있다. 리지부 78B의 각 상부전극(22)에 접속된 전극 패드(81)의 일부(이하, 「미소전극 패드」라고 칭한다)는, 다이싱에 의해 절단되어 있고, 절단에 의해 형성된 면(각 절단면 81D)은 칩의 단부면에 노출하고 있다. 따라서, 미소전극 패드가 접속된 리지부 78Ｂ 상의 상부전극(80)은, 미소전극 패드가 접속되지 않고 있는 리지부 78A 상의 상부전극(80)과 전기적으로 분리되어 있다.
또한, 리지부 78A 상의 상부전극(80)에 접속된 전극 패드(81)은, 리지부 78Ｂ 상의 상부전극(80)에 접속된 미소전극 패드보다도 큰 면적을 가지고 있고, 와이어 본딩을 하기 위해서는 충분한 면적을 가지고 있다. 따라서, 본 실시예에서는, 2개의 리지부 78A만을 레이저로서 구동하는 것으로 한다.
도38은, 제조과정에 있어서의 웨이퍼 표면의 일부를 나타내는 것이다. 도３９은, 도３８에 있어서의 A-A 화살표 방향의 단면 구성을 나타내는 것이다. 동일 종류의 2개의 리지부 78A와, 리지부 78A와는 다른 종류의 2개의 리지부 78B가 1개의 그룹으로서 단위 칩 면적마다 형성되어 있다.
서로 인접해서 형성된 동일 종류의 한 쌍의 리지부 78A와, 서로 인접해서 형성됨과 동시에 리지부 78A와는 다른 종류의 한 쌍의 리지부 78B가 리지부(78A, 78B)의 연장방향과 직교하는 방향으로 교대로 배치되어 있다. 또한, 각 리지부 78A 위에는, 상부전극(80)이 공진기 길이마다 단속적으로 형성되어 있고, 마찬가지로, 각 리지부 78A 위에는, 상부전극(80)이 공진기 길이마다 단속적으로 형성되어 있다. 또한, 한 쌍의 리지부 78A와 한 쌍의 리지부 78B의 사이에, 한 쌍의 리지부 78A의 한쪽의 리지부 78A 상의 상부전극(80)과, 한 쌍의 리지부 78B의 한쪽의 리지부 78Ｂ 상의 상부전극(80)을 서로 전기적으로 접속하는 공통의 전극 패드(81)가 1조의 리지부(78A, 78B)마다 1개씩 형성되어 있다. 또한, 기판(10)의 이면측에는 하부전극(82)이 형성되어 있다. 즉, 각 리지부(78A, 78B)에 있어서 레이저 발진시키는 것이 가능한 구성이 될 때까지 형성되어 있다.
또한, 웨이퍼 상의 소정의 그룹에 대해서는, 전극 패드(81) 대신에, 상부전극(80)마다 1개씩 전극 패드(83)를 형성한다(도３８ 참조). 이 전극 패드(83)는 후술하는 계측·평가 공정에 있어서, 개개의 리지부(78A, 78B)의 특성을 평가할 때에 사용되는 테스트용의 전극 패드이다. 또한, 리지부 78A 상의 상부전극(80) 및 리지부 78Ｂ 상의 상부전극(80)에 대하여 공통의 전극 패드(81)로부터 전류를 공급하 고, 각 리지부(78A, 78B)를 레이저로서 구동함에 의해 각 리지부(78A, 78B)의 특성을 평가하는 것이 가능할 경우에는, 테스트용의 전극 패드(83)를 형성할 필요는 없다.
다음에 도３８ 중의 파선 부분, 구체적으로는, 리지부 78A 위에 형성된 각 상부전극(80)의 사이, 및 리지부 78B 위에 형성된 각 상부전극(80)의 사이를 벽개하여, 웨이퍼를 바아 형상으로 분할한다.
(계측·평가 공정)
다음에 예를 들면, 바아 형상으로 분할된 웨이퍼 중 테스트용의 전극 패드(83)가 형성된 것을 사용하여, 테스트용의 전극 패드(83)과 접속된 각 리지부(78A, 78B)의 상부전극(80)과, 하부전극(82)의 사이에 전압을 인가해서 각 리지부(78A, 78B)에 있어서 레이저 발진시켜, 양쪽 벽개면에서 레이저빛을 출사시킨다. 이때, 양쪽 벽개면에서 출사된 레이저빛의 특성(예를 들면, 광출력이나 ＮＦＰ)을 계측하거나, 각 리지부(78A, 78B)의 임계전류를 계측하는 등, 각 리지부(78A, 78B)의 레이저 특성을 계측하고, 그 계측 값이 소정의 목적이나 용도에 따라 설정된 소정의 기준에 일치하고 있는가 아닌가를 평가한다. 즉, 본 실시예에서는, 각 리지부(78A, 78B)의 레이저 특성을 직접 평가하고 있다. 이에 따라, 각 리지부(78A, 78B)의 리지 폭을 계측해서 평가하는 방법보다도 높은 정밀도로 소정의 목적이나 용도에 적합한 레이저 특성을 가지는 리지부를 선택할 수 있다. 이때, 여기에서는, 평가의 결과, 편의상 리지부 78A가 선택된 것으로 한다.
다음에 양쪽 벽개면에 대하여 반사거울막을 형성한다(미도시). 이때, 상기한 평가 공정에 있어서, 반사거울막의 구성을 계측 값에 의거하여 보정한 후에, 양쪽 벽개면에 대하여 반사거울막을 형성하도록 하여도 된다.
(분할 공정)
최후에, 선택된 리지부 78A의 상부전극(80)과, 선택되지 않은 리지부 78B의 상부전극(80)의 전기적인 접속을 절단하는 동시에, 적어도 선택된 리지부 78A를 파괴(절단)하지 않는 위치, 예를 들면, 도３８, 도３９의 일점쇄선의 위치에서 다이싱을 행하여, 칩화한다. 이렇게 하여 본 실시예의 반도체 레이저(7)가 제조된다.
본 실시예의 반도체 레이저(7)에서는, 각 리지부(78A, 78B)의 적어도 1개의 리지 폭 W1, W2가 소정의 기준에 확실하게 일치하게 되도록, 레지스트층 ＲＳ 1, ＲＳ2의 폭 d1, d2이 각각 설정되어 있다. 이에 따라, 산화 공정에 있어서 생기는 리지 폭의 오차가 리지 폭에 요구되는 정밀도보다도 클 경우라도, 소정의 기준에 일치한 리지 폭을 단위 칩 면적마다 적어도 1개 확실하게 형성 수 있다. 그 결과, 소정의 기준에 일치하지 않았기 때문에 그 리지부를 가지는 칩을 폐기하는 등의 낭비가 없어져, 수율을 대폭 늘릴 수 있다.
그런데, 일반적으로, 전극 패드는 와이어 본딩 가능한 정도의 면적을 필요로 하기 때문에, 칩당의 채널수(빔 갯수)를 증설함에 따라서, 단위 칩당의 면적을 작게 하는 것이 곤란하게 된다. 그 때문에 멀티채널의 레이저 어레이의 칩을 제조할 경우에, 각 리지부(78A, 78B)마다 1개씩 전극 패드를 형성했을 때에는, 단일 채널의 레이저의 칩을 제조하는 경우와 비교하여, 한 장의 웨이퍼로부터 소정의 기준에 일치한 리지부 78A를 포함하는 칩을 잘라낼 수 있는 수가 적어져 버린다.
한편, 본 실시예에서는, 제조 공정에 있어서 1조의 리지부(78A, 78B)마다 1개씩 공통의 전극 패드(81)을 형성하고, 1개의 그룹 내에서 전극 패드를 공통화하도록 했다. 이에 따라, 각 리지부(78A, 78B)마다 1개씩 전극 패드를 형성했을 경우보다도, 한 장의 웨이퍼로부터 소정의 기준에 일치한 리지부 78A를 포함하는 칩을 잘라낼 수 있는 수를 늘릴 수 있어, 수율이 향상된다.
[상기 제5 및 제6 실시예의 변형예]
상기 제5 및 제6 실시예에서는, 반도체층(70D)를 선택적으로 에칭함에 의해 리지부(78A, 78B)을 형성하고 있었지만, 다른 방법으로 리지부를 형성하는 것도 가능하다. 예를 들면, 우선, ＧａＡｓ로 이루어지는 기판(60D)의 (100) 결정면에 레지스트층 ＲＳ3,ＲＳ4을 형성한 뒤(도 40a), 이들 레지스트층 ＲＳ3,ＲＳ4을 마스크로 하여 (100) 결정면을 선택적으로 에칭하여, [011] 축방향으로 연장하는 띠 형태의 볼록부(61,62)를 형성한다((도４０b). 계속해서, 레지스트층 ＲＳ3,ＲＳ4를 제거한 뒤, 볼록부(61,62)를 포함하는 기판(60D)의 표면에 대하여, 버퍼층(71D), 하부 클래드층(72D), 활성층(74D), 상부 클래드층(76D), 전류 블록층(83D), 제2상부 클래드층(84D), 콘택층(77D)를 에피택셜 결정성장에 의해 형성한다. 그 결과, 리지부(78C,78D)가 형성된다((도４０c).
단, 이렇게 하여 리지부(78C,78D)를 형성할 경우에는, 예를 들면, 각 리지부(78C,78D)(볼록부(61,62))의 적어도 1개의 리지 폭(활성층 74, 74D의 폭) W3,W4가 소정의 기준에 확실하게 일치하게 되도록, 레지스트층 ＲＳ3,ＲＳ4의 폭 d3,d4 을 각각 설정하는 것이 필요하게 된다.
이상, 실시예 및 그것의 변형예를 제시해서 본 발명을 설명했지만, 본 발명은 상기 실시예 등에 한정 되는 것이 아니라, 여러가지로 변형가능하다.
예를 들면, 상기 제1 내지 제4 실시예 및 그것의 변형예에서는 면 발광형의 반도체 레이저를 예로 한 본 발명을 설명하고, 상기 제5 및 제6 실시예 및 그 변형예에서는 단부면 발광형의 반도체 레이저를 예로 한 본 발명을 설명했지만, 다른 반도체소자, 예를 들면, 광검출소자에도 적용가능하다. 예를 들면, 도４１ 및 도４２(도４１의 A-A 화살표 방향의 단면 구성도)에 도시된 것과 같이, 광검출소자(3)는, ｎ형 기판(30) 위에 광흡수층(31) 및 ｐ형 콘택층(32)으로 이루어진 반도체층(33)을 구비하고 있고, 반도체층(33)에는, ｐ형 콘택층(32)측으로부터 선택적으로 에칭함에 의해 메사부 M5,M6이 형성되어 있다. 또한, 메사부 M5,M6의 상면에는, 개구부(35A)를 가지는 고리 형상의 상부전극(35)이 형성되어 있고, ｎ형 기판(30)의 이면측에 하부전극(36)이 형성되어 있다. 각 메사부 M5,M6의 크기는 서로 다르고, 이에 따라, 각 메사부 M5,M6의 광흡수층(31)의 체적이 서로 다르다. 즉, 이 광검출 소자(3)는, 광흡수층(31)의 체적을 파라미터로 하여, 광흡수층(31)의 체적이 서로 다른 2개의 메사부 M5,M6을 구비한 것이며, 이들 2개의 메사부 M5,M6은, 종래의 면발광형의 반도체 레이저와 동등한 칩 면적 중에 형성되어 있다.
이 광검출소자(3)는 또한, 각 메사부 M5,M6의 적어도 1개의 광흡수층(31)의 특성이 소정의 기준에 확실하게 일치하게 되도록, 각 메사부 M5,M6의 광흡수층(31)의 체적이 각각 설정되어 있다. 이에 따라, 제조시의 오차에 의해 광흡수층(31)의 특성이 크게 변화될 경우라도, 특성이 소정의 기준에 일치한 광흡수층(31)을 가지는 메사부를 단위 칩 면적마다 적어도 1개 확실하게 형성할 수 있다. 그 결과, 특성이 소정의 기준에 일치하지 않았기 때문에 그 메사부를 가지는 칩을 폐기하는 등의 낭비가 없어져, 수율을 대폭 늘릴 수 있다.
또한, 상기 실시예에서는, 계측·평가 공정에 있어서 1개의 메사부만을 선택하도록 하고 있었지만, 소정의 기준에 일치한 메사부가 단위 칩 면적마다 복수 존재할 경우에는, 예를 들면, 목적이나 용도 등에 따라 메사부를 복수 선택(병용)하는 것도 가능하다.
또한, 상기 실시예에서는, 계측·평가 공정에 있어서 소정의 기준에 일치하지 않은 메사부를 그대로 남기고 있었지만, 그것은 소정의 기준에 일치하지 않은 메사부가 소정의 기준에 일치한 메사부에 악영향을 끼치지 않을 경우에 한정된다. 따라서, 소정의 기준에 일치하지 않은 메사부가 소정의 기준에 일치한 메사부에 어떠한 악영향을 끼칠 때에는, 소정의 기준에 일치하지 않은 메사부를 악영향이 발생하지 않는 정도로 파괴하거나, 또는 제거하는 것이 바람직하다.
또한, 상기 실시예에서는, ＡｌＧａＡｓ계나 ＧａＮ계의 화합물 반도체 레이저를 예로 한 본 발명을 설명했지만, 다른 화합물 반도체 레이저, 예를 들면, ＧａＩｎＰ계, ＡｌＧａＩｎＰ 계, ＩｎＧａＡｓ계, ＧａＩｎＰ계, ＩｎＰ계, ＧａＩｎＮ계, ＧａＩｎＮＡｓ계 등의 화합물반 도체 레이저에도 적용가능하다.
본 발명의 반도체소자에서는, 적어도 1개의 파라미터의 값이 서로 다른 복수의 기능 부분을 구비하도록 했으므로, 제조 공정에 있어서 소정의 기준에 일치한 기능 부분이 적어도 1 존재한다. 이에 따라, 제조 공정에 있어서 소정의 기준에 일치하지 않았기 때문에 그 기능 부분을 가지는 칩(반도체소자)을 폐기하는 등의 낭비가 없어지므로, 수율을 대폭 늘릴 수 있다.
본 발명의 제1 반도체소자의 제조방법에 의하면, 적어도 1개의 파라미터의 값이 서로 다른 복수의 기능 부분을 단위 칩 면적마다 형성하도록 했으므로, 소정의 기준에 일치한 기능 부분이 단위 칩 면적마다 적어도 1 존재한다. 이에 따라, 소정의 기준에 일치하지 않았기 때문에 그 기능 부분을 가지는 칩(반도체소자)을 폐기하는 등의 낭비가 없어지므로, 수율을 대폭 늘릴 수 있다.
본 발명의 제2 반도체소자의 제조방법에 의하면, 반도체층에, 복수의 제1기능 부분과, 복수의 제2기능 부분을 각각 단위 칩 면적마다 형성하도록 했으므로, 소정의 기준에 일치한 기능 부분이 반도체층 위에 적어도 1 존재한다. 이에 따라, 소정의 기준에 일치하지 않았기 때문에 웨이퍼를 통째로 폐기하는 등의 낭비가 없어져, 수율을 대폭 늘릴 수 있다. 또한, 1개의 제1기능 부분과, 1개의 제2기능 부분에 대응해서 공통 전극이 형성된 뒤, 공통 전극 중 소정의 기준에 일치한 기능 부분에 가장 가까운 부위와, 공통 전극 중 소정의 기준에 일치하지 않은 기능 부분에 가장 가까운 부위를 분리하도록, 기판을 분할하도록 했으므로, 각 기능 부분마다 전극을 형성했을 경우보다도, 한 장의 웨이퍼로부터 소정의 기준에 일치한 기능 부분을 포함하는 칩을 잘라낼 수 있는 수를 늘릴 수 있어, 수율이 향상된다.

Claims (17)

  1. 적어도 1개의 파라미터의 값이 서로 다른 복수의 기능 부분을 구비한 것을 특징으로 하는 반도체소자.
  2. 제 1항에 있어서,
    복수의 메사부를 가지는 반도체층을 구비하고,
    상기 메사부는 상기 기능 부분으로서 전류협착층을 가지고,
    상기 각 전류협착층의 직경 및 형상 중의 적어도 1개의 파라미터의 값이 서로 다른 것을 특징으로 하는 반도체소자.
  3. 제 1항에 있어서,
    복수의 메사부를 가지는 반도체층을 구비하고,
    상기 메사부는 상기 기능 부분으로서 절연층을 가지고,
    상기 각 절연층의 막 두께(파라미터)의 값이 서로 다른 것을 특징으로 하는 반도체소자.
  4. 메사부를 가지는 반도체층과,
    복수의 전극 패드를 구비하고,
    상기 반도체층은 상기 기능 부분으로서 상기 복수의 전극 패드를 재치하기 위한 재치영역을 가지고,
    상기 재치영역 중 상기 각 전극 패드와 대향하는 부분의 두께(파라미터)의 값이 서로 다른 것을 특징으로 하는 반도체소자.
  5. 제 1항에 있어서,
    복수의 메사부를 가지는 반도체층을 구비하고,
    상기 메사부는 상기 기능 부분으로서 광흡수층을 가지고,
    상기 각 광흡수층의 체적(파라미터)의 값이 서로 다른 것을 특징으로 하는 반도체소자.
  6. 제 2항, 제 3항 또는 제 5항 중 어느 한 항에 있어서,
    상기 각 메사부의 적어도 1과 접속되는 동시에, 일부에 절단면을 가지는 전극 패드를 구비하는 것을 특징으로 하는 반도체소자.
  7. 제 1항에 있어서,
    스트라이프 형태의 복수의 리지부를 가지는 반도체층을 구비하고,
    상기 각 리지부의 높이, 폭 및 형상 중 적어도 1개의 파라미터의 값이 서로 다른 것을 특징으로 반도체소자.
  8. 제 7항에 있어서,
    상기 각 리지부의 적어도 1과 접속되는 동시에, 일부에 절단면을 가지는 전극 패드를 구비하는 것을 특징으로 하는 반도체소자.
  9. 기판 상에 반도체층을 형성한 뒤, 상기 반도체층에 적어도 1개의 파라미터의 값이 서로 다른 복수의 기능 부분을 1개의 그룹으로 하여 단위 칩 면적마다 형성하는 제1 형성 공정과,
    상기 파라미터의 값에 의존해서 변화되는 것을 게측하여 평가하는 계측·평가 공정과,
    상기 평가의 결과, 소정의 기준에 일치한 기능 부분을 파괴하지 않도록, 상기 기판을 단위 칩 면적마다 분할하는 분할 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 9항에 있어서,
    상기 제1 형성 공정에 있어서, 상기 반도체층 중에 가장 산화되기 쉬운 재료로 이루어지는 전구체 전류협착층을 포함하는 상기 반도체층을 형성한 뒤, 상기 반도체층에 복수의 메사부를 형성하고, 상기 각 단부면에 상기 전구체 전류협착층을 노출시키고, 다시 상기 전구체 전류협착층 중 상기 각 단부면에 노출된 부분을 산화하여, 직경 및 형상 중의 적어도 1개의 파라미터의 값이 서로 다른 전류협착층을 상기 기능 부분으로서 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제 9항에 있어서,
    상기 형성 공정에 있어서, 상기 반도체층을 형성한 뒤, 상기 반도체층에 복수의 메사부를 형성하고, 다시 상기 각 메사부의 상면에, 막두께(파라미터)의 값이 서로 다른 절연층을 상기 기능 부분으로서 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제 9항에 있어서,
    상기 형성 공정에 있어서, 상기 반도체층을 형성한 뒤, 상기 반도체층에 복수의 메사부를 형성하는 동시에 상기 반도체층 중 상기 메사부와는 다른 부분을 선택적으 로 에칭해서 두께(파라미터)의 값이 서로 다른 복수의 재치영역을 상기 기능 부분으로서 형성하고, 다시 상기 각 재치영역 위에 별개로 전극 패드를 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제 9항에 있어서,
    상기 형성 공정에 있어서, 광흡수층을 포함하는 상기 반도체층을 형성한 뒤, 상기 반도체층에 복수의 메사부를 형성하고, 상기 각 메사부에 체적(파라미터)의 값이 서로 다른 상기 광흡수층을 상기 기능 부분으로서 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 10항, 제 11항 또는 제 13항 중 어느 한 항에 있어서,
    상기 제1 형성 공정에서 상기 각 기능 부분을 형성한 뒤, 서로 인접하는 복수의 그룹의 각 그룹에서 파라미터의 값이 서로 다른 1개의 기능 부분을 선택하고, 선택된 각 기능 부분에 대응해서 형성된 메사부를 서로 접속하는 공통 전극을 형성하는 제2 형성 공정을 포함하고,
    상기 분할 공정에 있어서, 상기 공통 전극에 접속된 복수의 메사부 중 소정의 기준에 일치한 기능 부분에 대응해서 형성된 메사부와, 상기 공통 전극에 접속된 복수의 메사부 중 소정의 기준에 일치한 기능 부분 이외의 기능 부분에 대응해서 형성 된 메사부의 전기적인 접속을 절단하도록, 상기 기판을 분할하는 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제 9항에 있어서,
    상기 제1 형성 공정에 있어서, 상기 반도체층을 형성한 뒤, 상기 반도체층에, 높이, 폭 및 형상 중 적어도 1개의 파라미터의 값이 서로 다른 복수의 리지부를 상기 기능 부분으로서 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제 15항에 있어서,
    상기 제1 형성 공정에서 상기 각 기능 부분을 형성한 뒤, 서로 인접하는 복수의 그룹의 각 그룹에서 파라미터의 값이 서로 다른 1개의 기능 부분을 선택하고, 선택된 각 기능 부분에 대응해서 형성된 리지부를 서로 접속하는 공통 전극을 형성하는 제2 형성 공정을 포함하고,
    상기 분할 공정에 있어서, 상기 공통 전극에 접속된 복수의 리지부 중 소정의 기준에 일치한 기능 부분에 대응해서 형성된 리지부와, 상기 공통 전극에 접속된 복수의 리지부 중 소정의 기준에 일치한 기능 부분 이외의 기능 부분에 대응해서 형성된 리지부의 전기적인 접속을 절단하도록, 상기 기판을 분할하는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 기판 상에 반도체층을 형성한 뒤, 상기 반도체층에 각 파라미터의 값이 서로 공통되는 복수의 제1기능 부분과, 상기 반도체층에 각 파라미터의 값이 서로 공통되는 동시에 적어도 1개의 파라미터의 값이 상기 제1기능 부분의 파라미터의 값과 다른 복수의 제2기능 부분을 각각 단위 칩 면적마다 형성하는 제1 형성 공정과,
    1개의 상기 제1기능 부분과, 1개의 상기 제2기능 부분에 대응해서 공통 전극을 형성하는 제2 형성 공정과,
    상기 파라미터의 값에 의존해서 변화되는 것을 계측하여 평가하는 계측·평가 공정과,
    평가의 결과, 상기 공통 전극 중 소정의 기준에 일치한 기능 부분에 가장 가까운 부위와, 상기 공통 전극 중 소정의 기준에 일치하지 않은 기능 부분에 가장 가까운 부위를 분리하도록, 상기 기판을 분할하는 분할 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
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