KR102664633B1 - 빔 품질을 향상시킨 마이크로 vcsel 및 마이크로 vcsel 어레이 - Google Patents
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Abstract
빔 품질을 향상시킨 마이크로 VCSEL 및 마이크로 VCSEL 어레이를을 개시한다.
본 실시예의 일 측면에 의하면, 마이크로 VCSEL 칩에 있어서, 복수의 DBR(Distributed Bragg Reflector) 페어를 포함하는 제1 반사부와 복수의 DBR 페어를 포함하는 제2 반사부와 상기 제1 반사부 및 상기 제2 반사부의 사이에 위치하여, 상기 제1 반사부 및 상기 제2 반사부 중 어느 하나에서 생성된 정공과 나머지 하나에서 생성된 전자가 재결합되는 다중양자우물층과 상기 다중양자우물층 및 상기 제1 반사부나 상기 제2 반사부 사이에 위치하여, 출력될 레이저의 특성 및 개구부의 직경을 결정하는 산화막층과 상기 제2 반사부의 일 DBR 페어 내 형성되는 컨택층과 상기 제1 반사부와 접촉하여, 상기 제1 반사부로 전원이 공급될 수 있도록 하는 제1 메탈층과 상기 컨택층과 접촉하여, 상기 제2 반사부로 전원이 공급될 수 있도록 하는 제2 메탈층 및 상기 제1 반사부, 상기 제2 반사부, 상기 다중양자우물층, 상기 산화막층 및 상기 컨택층을 외부로부터 보호하는 패시베이션층을 포함하며, 상기 컨택층은 마이크로 VCSEL 칩의 일측으로만 메사구조를 갖는 것을 특징으로 하는 마이크로 VCSEL 칩을 제공한다
본 실시예의 일 측면에 의하면, 마이크로 VCSEL 칩에 있어서, 복수의 DBR(Distributed Bragg Reflector) 페어를 포함하는 제1 반사부와 복수의 DBR 페어를 포함하는 제2 반사부와 상기 제1 반사부 및 상기 제2 반사부의 사이에 위치하여, 상기 제1 반사부 및 상기 제2 반사부 중 어느 하나에서 생성된 정공과 나머지 하나에서 생성된 전자가 재결합되는 다중양자우물층과 상기 다중양자우물층 및 상기 제1 반사부나 상기 제2 반사부 사이에 위치하여, 출력될 레이저의 특성 및 개구부의 직경을 결정하는 산화막층과 상기 제2 반사부의 일 DBR 페어 내 형성되는 컨택층과 상기 제1 반사부와 접촉하여, 상기 제1 반사부로 전원이 공급될 수 있도록 하는 제1 메탈층과 상기 컨택층과 접촉하여, 상기 제2 반사부로 전원이 공급될 수 있도록 하는 제2 메탈층 및 상기 제1 반사부, 상기 제2 반사부, 상기 다중양자우물층, 상기 산화막층 및 상기 컨택층을 외부로부터 보호하는 패시베이션층을 포함하며, 상기 컨택층은 마이크로 VCSEL 칩의 일측으로만 메사구조를 갖는 것을 특징으로 하는 마이크로 VCSEL 칩을 제공한다
Description
본 발명은 발진될 빔 또는 레이저의 빔 품질을 향상시킨 마이크로 VCSEL 및 마이크로 VCSEL 어레이에 관한 것이다.
이 부분에 기술된 내용은 단순히 본 발명의 일 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.
일반적으로, 반도체 레이저 다이오드는 측면 발광 레이저 다이오드(EEL, Edge Emitting Laser Diode, 이하 'EEL'로 약칭함) 및 수직 공진형 표면 발광 레이저 다이오드(VCSEL: Vertical Cavity Surface Emitting Laser, 이하 'VCSEL'로 약칭함)를 포함한다. EEL은 소자의 적층면과 평행 방향을 이루는 공진구조를 갖기 때문에, 레이저 빔을 적층면과 평행한 방향으로 발진시키며, VCSEL은 소자의 적층면과 수직 방향인 공진구조를 가짐으로써, 레이저 빔을 소자의 적층면과 수직 방향으로 발진시킨다.
VCSEL은 EEL에 비해 광 이득 길이(Gain Length)가 짧아, 저전력 구현이 가능하며, 고밀도 집적화가 가능하므로 대량 생산에 유리하다는 장점이 있다. 또한, VCSEL은 단일 종단 모드(Single Longitudinal Mode)로 레이저 빔을 발진시킬 수 있으며, 웨이퍼 상에서의 테스트가 가능하다. 더욱이, VCSEL은 고속 변조가 가능하고, 원형의 빔을 발진시킬 수 있기 때문에, 광섬유와의 커플링(Coupling)이 용이하고 2차원적인 면 어레이(Array)가 가능하다.
VCSEL은 주로, 광통신, 광 인터커넥션 및 광 픽업 등에서의 광학장치 내의 광원으로 사용되어 왔다. 그러나 최근들어, VCSEL은 라이다(LiDAR), 안면 인식, 모션 인식, AR(Augmented Reality) 또는 VR(Virtual Reality) 장치 등의 화상 형성장치 내의 광원으로까지 그 사용범위가 확대되고 있다. 이처럼 다양한 분야에서 VCSEL이 사용되며, 용처에 따라 적절히 VCSEL 칩이나 VCSEL 어레이의 제조가 수행되어야 할 필요가 발생한다.
통상적으로 VCSEL 마이크로 어레이는 VCSEL 칩이 별도의 공정으로 제조되며, 제조된 VCSEL 칩이 기판으로 전사되며 제조된다. 다만, 전사과정에서 필연적으로 x, y, θ 방향으로 이동(Shift)이 발생하게 되는데, 종래의 VCSEL 어레이는 이러한 오차 발생에 의해 제작 및 공정 효율의 저하가 발생하게 된다. 특히, VCSEL 칩 및 어레이의 크기가 수십㎛ 단위로 작아질경우 이와 같은 이동에 더욱 민감하게 제작 및 공정효율의 저하가 발생하며, VCSEL 칩 및 어레이의 동작에도 지대한 악영향을 미친다.
본 발명의 일 실시예는, 제조 효율을 향상시키고, 전사과정에서 발생하는 오차로 인한 효율 저하를 최소화하며, 발진될 광 또는 레이저의 빔 품질을 향상시킨 마이크로 VCSEL 및 마이크로 VCSEL 어레이를 제공하는 데 일 목적이 있다.
본 실시예의 일 측면에 의하면, 마이크로 VCSEL칩에 있어서, 복수의 DBR(Distributed Bragg Reflector) 페어를 포함하는 제1 반사부와 복수의 DBR 페어를 포함하는 제2 반사부와 상기 제1 반사부 및 상기 제2 반사부의 사이에 위치하여, 상기 제1 반사부 및 상기 제2 반사부 중 어느 하나에서 생성된 정공과 나머지 하나에서 생성된 전자가 재결합되는 다중양자우물층과 상기 제2 반사부의 일 DBR 페어 내 형성되는 컨택층과 상기 제1 반사부와 접촉하여, 상기 제1 반사부로 전원이 공급될 수 있도록 하는 제1 메탈층과 상기 컨택층과 접촉하여, 상기 제2 반사부로 전원이 공급될 수 있도록 하는 제2 메탈층 및 상기 제1 반사부, 상기 제2 반사부, 상기 다중양자우물층, 상기 산화막층 및 상기 컨택층을 외부로부터 보호하는 패시베이션층을 포함하며, 상기 컨택층은 마이크로 VCSEL 칩의 일측으로만 메사구조를 갖는 것을 특징으로 하는 마이크로 VCSEL 칩을 제공한다.
본 실시예의 일 측면에 의하면, 상기 마이크로 VCSEL 칩은 기 설정된 형상의 단면으로 구현되는 것을 특징으로 한다.
본 실시예의 일 측면에 의하면, 상기 기 설정된 형상은 기 설정된 형상은 일정 각도 회전하더라도 동일한 형상이 되는 형상인 것을 특징으로 한다.
본 실시예의 일 측면에 의하면, 상기 기 설정된 형상은 원형인 것을 특징으로 한다.
본 실시예의 일 측면에 의하면, 상기 마이크로 VCSEL 칩은 원형이며 일 부분이 개방된 형상의 단면으로 구현되는 것을 특징으로 한다.
본 실시예의 일 측면에 의하면, 상기 제1 메탈층의 면적은 개구부의 면적보다 큰 것을 특징으로 한다.
본 실시예의 일 측면에 의하면, 상기 제2 메탈층의 면적은 상기 제1 메탈층의 면적과 동일하거나 큰 것을 특징으로 한다.
본 실시예의 일 측면에 의하면, 상기 마이크로 VCSEL 칩은 상기 다중양자우물층 및 상기 제1 반사부나 상기 제2 반사부 사이에 위치하여, 출력될 레이저의 특성 및 개구부의 직경을 결정하는 산화막층을 더 포함하는 것을 특징으로 한다.
본 실시예의 일 측면에 의하면, 마이크로 VCSEL 칩에 있어서, 복수의 DBR(Distributed Bragg Reflector) 페어를 포함하는 제1 반사부와 복수의 DBR 페어를 포함하는 제2 반사부와 상기 제1 반사부 및 상기 제2 반사부의 사이에 위치하여, 상기 제1 반사부 및 상기 제2 반사부 중 어느 하나에서 생성된 정공과 나머지 하나에서 생성된 전자가 재결합되는 다중양자우물층과 상기 제2 반사부와 접촉하도록 형성되는 컨택층과 상기 제1 반사부와 접촉하여, 상기 제1 반사부로 전원이 공급될 수 있도록 하는 제1 메탈층과 상기 컨택층과 접촉하여, 상기 제2 반사부로 전원이 공급될 수 있도록 하는 제2 메탈층 및 상기 제1 반사부, 상기 제2 반사부, 상기 다중양자우물층, 상기 산화막층 및 상기 컨택층을 외부로부터 보호하는 패시베이션층을 포함하며, 상기 컨택층은 마이크로 VCSEL 칩의 일측으로만 메사구조를 갖는 것을 특징으로 하는 마이크로 VCSEL 칩을 제공한다.
본 실시예의 일 측면에 의하면, 상기 제1 메탈층의 면적은 개구부의 면적보다 큰 것을 특징으로 한다.
본 실시예의 일 측면에 의하면, 상기 제2 메탈층의 면적은 상기 제1 메탈층의 면적과 동일하거나 큰 것을 특징으로 한다.
본 실시예의 일 측면에 의하면, 마이크로 VCSEL 칩에 있어서, 복수의 DBR(Distributed Bragg Reflector) 페어를 포함하는 제1 반사부와 복수의 DBR 페어를 포함하는 제2 반사부와 상기 제1 반사부 및 상기 제2 반사부의 사이에 위치하여, 상기 제1 반사부 및 상기 제2 반사부 중 어느 하나에서 생성된 정공과 나머지 하나에서 생성된 전자가 재결합되는, 복수의 다중양자우물층과 각 다중양자우물층 사이에 형성되는 하나 이상의 터널정션과 상기 제2 반사부의 일 DBR 페어 내 형성되는 컨택층과 상기 제1 반사부와 접촉하여, 상기 제1 반사부로 전원이 공급될 수 있도록 하는 제1 메탈층과 상기 컨택층과 접촉하여, 상기 제2 반사부로 전원이 공급될 수 있도록 하는 제2 메탈층 및 상기 제1 반사부, 상기 제2 반사부, 상기 다중양자우물층, 상기 산화막층 및 상기 컨택층을 외부로부터 보호하는 패시베이션층을 포함하며, 상기 컨택층은 마이크로 VCSEL 칩의 일측으로만 메사구조를 갖는 것을 특징으로 하는 마이크로 VCSEL 칩을 제공한다.
본 실시예의 일 측면에 의하면, 상기 터널정션은 인접한 양 다중양자우물층을 직렬로 연결하는 것을 특징으로 한다.
본 실시예의 일 측면에 의하면, 마이크로 VCSEL 칩에 있어서 복수의 DBR(Distributed Bragg Reflector) 페어를 포함하는 제1 반사부와 복수의 DBR 페어를 포함하는 제2 반사부와 상기 제1 반사부 및 상기 제2 반사부의 사이에 위치하여, 상기 제1 반사부 및 상기 제2 반사부 중 어느 하나에서 생성된 정공과 나머지 하나에서 생성된 전자가 재결합되는, 복수의 다중양자우물층과 각 다중양자우물층 사이에 형성되는 하나 이상의 터널정션과 상기 제2 반사부와 접촉하도록 형성되는 컨택층과 상기 제1 반사부와 접촉하여, 상기 제1 반사부로 전원이 공급될 수 있도록 하는 제1 메탈층과 상기 컨택층과 접촉하여, 상기 제2 반사부로 전원이 공급될 수 있도록 하는 제2 메탈층 및 상기 제1 반사부, 상기 제2 반사부, 상기 다중양자우물층, 상기 산화막층 및 상기 컨택층을 외부로부터 보호하는 패시베이션층을 포함하며, 상기 컨택층은 마이크로 VCSEL 칩의 일측으로만 메사구조를 갖는 것을 특징으로 하는 마이크로 VCSEL 칩을 제공한다.
본 실시예의 일 측면에 의하면, 상기 터널정션은 인접한 양 다중양자우물층을 직렬로 연결하는 것을 특징으로 한다.
본 실시예의 일 측면에 의하면, 기판과 기판 상에 형성되는 제1 및 제2 전원라인과 기판 상에 코팅되는 아이솔레이터와 상기 아이솔레이터 상에 배치되어 고정되는 상기 마이크로 VCSEL 칩 및 각 전원라인과 상기 마이크로 VCSEL 칩 내 제1 메탈층 및 제2 메탈층을 전지적으로 연결하는 제1 인터커넥터 및 제2 인터커넥터를 포함하는 마이크로 VCSEL 어레이를 제공한다.
이상에서 설명한 바와 같이, 본 발명의 일 측면에 따르면, 제조 효율을 향상시키고, 전사과정에서 발생하는 오차로 인한 효율 저하를 최소화하며, 발진될 광 또는 레이저의 빔 품질을 향상시킨 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 마이크로 VCSEL 어레이의 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 마이크로 VCSEL의 일 방향으로의 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 마이크로 VCSEL의 에피텍시 구조를 도시한 도면이다.
도 4는 본 발명의 제2 실시예에 따른 마이크로 VCSEL의 일 방향으로의 단면도이다.
도 5는 본 발명의 제3 실시예에 따른 마이크로 VCSEL의 일 방향으로의 단면도이다.
도 6은 본 발명의 제4 실시예에 따른 마이크로 VCSEL의 일 방향으로의 단면도이다.
도 7은 본 발명의 제4 실시예에 따른 마이크로 VCSEL의 에피텍시 구조를 도시한 도면이다.
도 8은 본 발명의 일 실시예에 따른 마이크로 VCSEL 어레이 내 마이크로 VCSEL의 개략적인 평면도이다.
도 9는 본 발명의 일 실시예에 따른 스위치 및 복수의 마이크로 VCSEL 간 회로도이다.
도 10은 본 발명의 다른 일 실시예에 따른 스위치 및 복수의 마이크로 VCSEL 간 회로도이다.
도 2는 본 발명의 제1 실시예에 따른 마이크로 VCSEL의 일 방향으로의 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 마이크로 VCSEL의 에피텍시 구조를 도시한 도면이다.
도 4는 본 발명의 제2 실시예에 따른 마이크로 VCSEL의 일 방향으로의 단면도이다.
도 5는 본 발명의 제3 실시예에 따른 마이크로 VCSEL의 일 방향으로의 단면도이다.
도 6은 본 발명의 제4 실시예에 따른 마이크로 VCSEL의 일 방향으로의 단면도이다.
도 7은 본 발명의 제4 실시예에 따른 마이크로 VCSEL의 에피텍시 구조를 도시한 도면이다.
도 8은 본 발명의 일 실시예에 따른 마이크로 VCSEL 어레이 내 마이크로 VCSEL의 개략적인 평면도이다.
도 9는 본 발명의 일 실시예에 따른 스위치 및 복수의 마이크로 VCSEL 간 회로도이다.
도 10은 본 발명의 다른 일 실시예에 따른 스위치 및 복수의 마이크로 VCSEL 간 회로도이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미하며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하의 실시예는 본 발명의 이해를 돕기 위한 상세한 설명이며, 본 발명의 권리 범위를 제한하는 것이 아니다. 따라서 본 발명과 동일한 기능을 수행하는 동일 범위의 발명 역시 본 발명의 권리 범위에 속할 것이다.
또한, 본 발명의 각 실시예에 포함된 각 구성, 과정, 공정 또는 방법 등은 기술적으로 상호간 모순되지 않는 범위 내에서 공유될 수 있다.
도 1은 본 발명의 일 실시예에 따른 마이크로 VCSEL 어레이의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 마이크로 VCSEL 어레이(100)는 기판(110), 아이솔레이터(120), 제1 전원라인(130), 제2 전원라인(135), 제1 인터커넥터(140), 제2 인터커넥터(145) 및 마이크로 VCSEL 칩(150)을 포함한다.
마이크로 VCSEL 어레이(Micro Vertical Cavity Surface Emitting Laser Array, 100)는 복수의 마이크로 VCSEL 칩(150)이 어레이 형태로 배치되어, 일정한 세기 이상의 광 (또는 레이저)을 수직으로 출력하는 광 소자를 의미한다. 마이크로 VCSEL 어레이(100)는 일정 세기 이상의 광을 출력하기 위해, 복수, 통상적으로 수십 내지 수백개의 마이크로 VCSEL 칩(150)을 포함한다. 마이크로 VCSEL 칩 내에는 하나의 (광) 출력부가 포함될 수도 있고, 복수 개의 출력부가 포함될 수도 있다. 도 1에는 마이크로 VCSEL 칩 내 하나의 출력부가 포함된 것으로 예시되어 있으나, 반드시 이에 한정되는 것은 아니다.
기판(110)은 마이크로 VCSEL 어레이(100) 내 각 구성들을 지지한다. 기판(110)은 플렉서블한 특성을 가질 수도 있고, 그렇지 않은 특성(Rigid)을 가질 수도 있다.
아이솔레이터(120)는 기판(110) 상에 코팅되어, 기판(110) 상에 안착된 전원라인(130, 135)이 외부 환경으로 노출되는 것을 방지하며, 기판(110)으로 마이크로 VCSEL 칩(150)이 안착될 수 있도록 한다.
아이솔레이터(120)는 기판(110) 상에 코팅되어, 자신이 코팅될 면의 기판(110)과 해당 면으로 기판 상에 배치된 구성이 외부 환경에 노출되는 것을 방지한다. 또한, 그와 함께 자신의 상단에 안착될 마이크로 VCSEL 칩(150)과 기판(110)을 분리한다.
한편, 아이솔레이터(120)는 전술한 동작을 하는 동시에 접착력을 갖는 성분으로 구현되어, 자신의 상단에 안착될 마이크로 VCSEL 칩(150)을 고정시킨다. 아이솔레이터(120)는 폴리머 등으로 구현되어, 기판(110) 및 기판 상에 배치될 구성을 외부환경과 분리하거나, 마이크로 VCSEL 칩(150)과 기판(110)을 분리하는 동시에, 접착력을 가지며 기판(110)의 상부(직접 접촉하지 않음)에 인접하여 마이크로 VCSEL 칩(150)이 접착되어 고정될 수 있도록 한다.
제1 전원라인(130)은 기판(110) 상에 형성되어, 전원을 마이크로 VCSEL 칩(150)으로 공급한다. 제1 전원라인(130)은 외부 전원(상용전원, 배터리 등)으로부터 지속적으로 또는 필요에 따라 전원을 공급받는다. 제1 전원라인(130) 일부가 외부로 드러나며 제1 전원라인(130)과 제1 인터커넥터(140)가 전기적으로 연결될 수 있도록, 코팅된 아이솔레이터(120)는 제1 전원라인(130)의 상부(기판을 향하는 방향의 반대방향)로 일부가 식각된다. 제1 전원라인(130)은 제1 인터커넥터(140)에 의해 마이크로 VCSEL 칩(150)과 전기적으로 연결되어 전원을 마이크로 VCSEL 칩(150)으로 공급한다.
제2 전원라인(135)도 제1 전원라인(130)과 기 설정된 간격만큼 떨어진 위치에서, 제1 전원라인(130)과 동일하게 형성된다. 제2 전원라인(135)은 제2 인터커넥터(145)에 의해 마이크로 VCSEL 칩(150)의 다른 메탈층과 전기적으로 연결되어야 하기에, 적어도 마이크로 VCSEL 칩(150)의 폭 내외만큼의 간격은 떨어진 위치에 형성된다.
각 인터커넥터(Inter Connector, 140, 145)는 각각 각 전원라인(130, 135) 및 마이크로 VCSEL 칩(150) 내 각 메탈층을 전기적으로 연결한다. 인터커넥터(140, 145)는 일 끝단으로 아이솔레이터(120)의 식각된 부위를 거쳐 각 전원라인(130, 135)과 연결되며, 다른 일 끝단으로 마이크로 VCSEL 칩(150)의 각 메탈층(도 2를 참조하여 후술)과 연결된다. 이에 따라, 마이크로 VCSEL 칩(150) 내 각 메탈층은 외부로부터 전원을 인가받을 수 있다.
마이크로 VCSEL 칩(150)은 전원을 공급받아, 광 또는 레이저를 발진한다. 마이크로 VCSEL 칩(150)은 아이솔레이터(120)에 안착되어, 기판(110)이 위치한 반대방향으로 광 또는 레이저를 발진한다. 마이크로 VCSEL 칩(150) 내에는 하나의 (광) 출력부(Emitter)가 포함될 수도 있고, 복수 개의 출력부가 포함될 수도 있다. 또한, 마이크로 VCSEL 칩(150) 내 복수 개의 출력부가 포함될 경우, 모두 동일한 파장대역의 광을 출력할 수도 있고 일부 또는 전부가 서로 상이한 파장대역의 광을 출력할 수도 있다. 마이크로 VCSEL 칩(150)의 구체적인 구조는 도 2 내지 8을 참조하여 후술한다.
도 2는 본 발명의 제1 실시예에 따른 마이크로 VCSEL의 일 방향으로의 단면도이고, 도 3은 본 발명의 제1 실시예에 따른 마이크로 VCSEL의 에피텍시 구조를 도시한 도면이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 마이크로 VCSEL 칩(150)은 제1 반사부(210), 다중양자우물층(220), 산화막층(230), 제2 반사부(240), 제1 컨택층(250), 식각 방지층(255), 제1 메탈층(260), 제2 메탈층(270) 및 패시베이션 층(280)을 포함한다.
제1 반사부(210)는 p형 도펀트가 도핑된 반도체 물질로 구성될 수 있으며, Al을 포함하는 반도체 물질인 AlGaAs로 구성될 수 있다. 제1 반사부(210)는 복수의 DBR(Distributed Bragg Reflector, 또는 '분산 브래그 리플렉터') 페어로 구성된다. DBR 페어는 85 내지 100%의 높은 알루미늄(Al) 비율을 포함하는 고 알루미늄 구성층(High Al Composition Layer)과 0 내지 20%의 낮은 알루미늄 비율을 포함하는 저 알루미늄 구성층(Low Al Composition Layer)을 하나의 페어로 하여 복수 개 구현된다. 제1 반사부(210)는 제2 반사부(240) 보다 더 적은 DBR 페어수를 포함하여, 상대적으로 더 낮은 반사도(Reflectivity)를 갖는다. 이에, 캐비티(230) 층에서 발진되는 광 또는 레이저는 상대적으로 페어 수가 적어 낮은 반사도를 갖는 제1 반사부(210) 방향으로 발진된다.
제1 반사부(210)의 고 알루미늄 구성층에 포함되는 알루미늄의 비율은 제2 반사부(240)의 그것보다 상대적으로 낮게 형성된다. 이에, 본 발명의 일 실시예에 따른 마이크로 VCSEL 칩(150) 내 각 반사부는 반사도는 동일하게 유지할 수 있으면서도, 종래에 비해 마이크로 VCSEL 칩(150) 전체 두께가 줄어들 수 있다.
다중양자우물층(Multiple Quantum Well, MQW, 220)은 제1 반사부(210)에서 생성된 정공과 제2 반사부(240)에서 생성된 전자가 만나 재결합하는 층으로서, 전자와 정공의 재결합에 의해 빛이 생성된다. 다중양자우물층(220)은 에너지 밴드가 서로 다른 우물층(미도시)과 장벽층(미도시)이 교대로 한번 또는 그 이상 적층되는 구조를 갖는다. 다중양자우물층(220)의 우물층(미도시)/장벽층(미도시)은 InGaAs/AlGaAs, InGaAs/GaAs 또는 GaAs/AlGaAs 등으로 구성될 수 있다.
산화막층(230)은 산화(Oxidation)공정을 거치며 일정 길이의 산화된 부분이 형성되며, 산화된 부분의 길이에 따라 출력되는 레이저의 특성 및 개구부의 직경을 결정한다. 산화막층(230)은 제1 반사부(210) 및 제2 반사부(240)보다 높은 농도의 알루미늄(Al)으로 구성된다. 알루미늄 농도가 높을수록, 산화되는 속도가 증가한다. 산화막층(230)이 양 반사부(210, 240)보다 상대적으로 높은 알루미늄 농도로 구현됨에 따라, 추후 산화를 진행함에 있어 선택적으로 산화를 진행할 수 있게 된다. 예를 들어, 산화막층(230)은 Al 비율이 98% 이상의 AlGaAs로 구현되며, 각 반사부(210, 240)는 Al 비율이 0%~100% 사이의 AlGaAs로 구현될 수 있다. 도 2에는 산화막층(230)이 제1 반사부(210)에 인접한 위치에 형성되어 있는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니고, 제2 반사부(240)에 인접한 위치 또는 제1 반사부(210) 및 제2 반사부(240)에 인접한 양 위치 모두에 형성될 수도 있다.
제2 반사부(240)는 n형 도펀트가 도핑된 n형 반도체층으로 구현될 수 있으며, Al을 포함하는 반도체 물질인 AlGaAs로 구성될 수 있다. 제2 반사부(240)도 마찬가지로 복수의 DBR 페어로 구성된다. 다만, 전술한 대로, 제1 반사부(210)보다 상대적으로 많은 개수의 DBR 페어를 포함하기에 상대적으로 높은 반사도를 갖는다. 이에, 캐비티(230) 층에서 발진되는 광 또는 레이저는 상대적으로 페어 수가 적어 낮은 반사도를 갖는 제1 반사부(210) 방향으로 발진된다.
한편, 제2 반사부(240)의 일 DBR 페어 내 저 알루미늄 구성층에 제1 컨택층(250)이 형성된다. 제2 반사부(240) 내에 제1 컨택층(250)이 형성됨에 따라, 마이크로 VCSEL 칩(150)은 Intra VCSEL 구조를 가질 수 있다. 제1 컨택층(250)은 저 알루미늄 구성층에 형성되나, 저 알루미늄 구성층과는 달리 GaAs 성분으로 구현될 수 있다. 다만, 이러한 성분은 발진되는 광 또는 레이저를 일부 흡수하는 특성을 갖는다. 이에 따라, 제1 컨택층(250)은 다중양자우물층(220)으로부터 기 설정된 거리만큼 떨어진 위치에 형성된다. 제1 컨택층(250)이 다중양자우물층(220)으로부터 기 설정된 거리만큼 떨어짐에 따라, 마이크로 VCSEL 칩(150)이 Intra VCSEL 구조를 가지면서도 광 또는 레이저의 흡수를 최소화할 수 있다. 여기서, 기 설정된 거리는 다중양자우물층(220)으로부터 복수의 페어(고 알루미늄 구성층과 저 알루미늄 구성층), 특히, 4 내지 5개의 페어만큼 떨어진 위치일 수 있다. 제1 컨택층(250)이 다중양자우물층(220)으로부터 기 설정된 거리만큼 떨어진 위치에 형성됨에 따라 전술한 특징을 가질 수 있다.
제1 컨택층(250)은 일 DBR 페어의 두께에 m배를 갖는 상대적으로 두꺼운 두께를 갖는다. 이에 따라, 제2 반사부(240)가 제2 메탈층(270)과 연결되도록 하면서도 마이크로 VCSEL 칩(150)이 메사구조(M2)를 가질 수 있도록 한다. 제1 컨택층(250)이 상대적으로 두꺼운 두께를 가짐에 따라, 식각이 어려움없이 제1 컨택층(250)의 일 위치(255)까지 일어날 수 있도록 한다. 제1 반사층(210), 산화막층(230), 다중양자우물층(220) 및 제2 반사부(240) 양단의 일 면적과 제1 컨택층(250)의 일 면적까지 식각이 수행되며, 메사구조(M2)를 갖는다. 또한, 제1 컨택층(250)의 일 면적까지 식각이 일어나며 제1 컨택층(250)이 외부로 드러남에 따라, 드러난 부위로 제2 메탈층(270)이 배치될 수 있다.
다만, 제1 컨택층(250)은 마이크로 VCSEL 칩(150)의 일 측에만 메사구조(M2)를 갖는다. 즉, 전술한 바와 같이 제1 컨택층(250)이 메사구조(M2)를 갖기 위한 식각은 마이크로 VCSEL 칩(150)의 일 측으로만 진행된다. 이는 다음과 같은 효과를 불러올 수 있다. 전술한 대로, 제1 컨택층(250)이 메사구조를 가지며 제2 메탈층(270)이 배치될 경우, 제2 메탈층(270)이 배치되지 않은 제1 컨택층(250)의 메사구조에는 패시베이션층(280)이 도포된다 하더라도 해당 부분 상으로 제2 인터커넥터(145)가 배치되게 된다. 직접 전기적으로 연결되는 것은 아니나, 제1 메탈층(260)에 의해 특정 극성의 전원을 공급받는 제1 컨택층(250)이나 제2 반사부(240) 상을 제2 인터커넥터(145)가 교차되는 것은 전기적으로 노이즈를 유발할 수 있다. 이는 곧, 마이크로 VCSEL 칩(150)의 빔 품질의 열화를 야기할 수 있다.
이러한 문제를 해소하고자, 제1 컨택층(250)은 마이크로 VCSEL 칩(150)의 일 측에만 메사구조(M2)를 갖는다. 메사구조가 형성된 제1 컨택층(250) 상에만 제2 메탈층(270)이 배치되며, 제2 메탈층(270)과 제2 인터커넥터(145)가 연결된다. 이에 따라, 전술한 바와 같이, 그의 반대측으로 제1 인터커넥터(140)가 형성되더라도 제1 컨택층(250)의 외부로 드러난 부위가 존재하지 않을 수 있다. 이에 따라, 전기적인 노이즈 유발을 방지하여 마이크로 VCSEL 칩(150)의 빔 품질의 열화를 방지할 수 있다.
제1 메탈층(260)은 제1 반사부(210)와 접촉하여, 제1 반사부(210)로 전원이 공급될 수 있도록 한다. 제1 메탈층(260)은 티타늄(Ti), 백금(Pt) 또는 금(Au)과 같은 p-메탈일 수 있다. 제1 메탈층(260)이 제1 반사부(210)의 (도 2를 기준으로) 상단에 형성됨에 따라, 제2 인터커넥터(145)를 거쳐 인가되는 전원을 제1 반사부(210)로 전달한다.
제2 메탈층(270)은 제1 컨택층(250)과 접촉하여, 제2 반사부(240)로 전원이 공급될 수 있도록 한다. 제2 메탈층(270)은 제1 메탈층(260)과 반대로 n-메탈일 수 있다. 마이크로 VCSEL 칩(150)은 제1 반사부(210) 내지 제1 컨택층(250)의 일 위치까지 메사 구조(M2)로 식각된 형상을 갖는다. 이와 같은 식각에 의해, 제1 컨택층(250)의 일부는 외부로 노출되며, 제1 컨택층(250)의 노출된 위치로 제2 메탈층(270)이 배치된다. 있다. 제2 메탈층(270)은 제2 반사부(240)와 제1 컨택층(250)의 (도 2를 기준으로) 상단에 형성됨에 따라, 제1 인터커넥터(140)를 거쳐 인가되는 전원을 제2 반사부(240)로 전달한다.
다만, 제1 메탈층(260)과 제2 메탈층(270)의 극성 및 그에 따라 연결되는 각 인터커넥터(140, 145)와 각 전원라인(130, 135)의 극성은 바뀔 수 있다.
마이크로 VCSEL 칩(150)은 복수의 메사구조를 갖는다. 제1 컨택층(250)의 일 위치까지 메사 구조(M2)로 식각되어, 2 메사 구조를 갖는다.
패시베이션 층(280)은 제1 메탈층(260)의 일부, 제2 메탈층(270)의 일부 및 각 메탈층을 제외한 나머지 구성의 측면에 도포되어, 외부로부터 각 구성을 보호한다.
전술한 마이크로 VCSEL 칩(150)의 구성은 기판(310) 상에 성장하며, 마이크로 VCSEL 칩(150)의 구성과 기판(310) 사이에 희생층(320)이 성장한다. 희생층(320)이 에칭액에 의해 식각되며 기판(310)과 마이크로 VCSEL 칩(150)을 분리한다.
이러한 구조를 가짐에 따라, 마이크로 VCSEL 칩(150)은 기판으로 전사되기에 용이해진다.
도 4는 본 발명의 제2 실시예에 따른 마이크로 VCSEL의 일 방향으로의 단면도이다.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 마이크로 VCSEL 칩(150)은 제1 실시예에 따른 마이크로 VCSEL 칩(150)과 동일한 구성을 가지나, 다른 구조로 구현된다.
제1 실시예에 따른 마이크로 VCSEL 칩(150) 내 제1 컨택층(250)은 제2 반사부(240)의 일 DBR 페어 내 저 알루미늄 구성층에 형성되며, 제1 실시예에 따른 마이크로 VCSEL 칩(150)이 Intra VCSEL 구조를 가졌다.
반면, 제2 실시예에 따른 마이크로 VCSEL 칩(150)은 제2 반사부(240)의 내부가 아닌 하단에 제1 컨택층(250)이 형성되는 구조를 갖는다. 이에, 마이크로 VCSEL 칩(150)은 마찬가지로 복수의 메사 구조는 갖되, Intra VCSEL 구조를 갖지는 않는다.
도 5는 본 발명의 제3 실시예에 따른 마이크로 VCSEL의 일 방향으로의 단면도이고, 도 6은 본 발명의 제4 실시예에 따른 마이크로 VCSEL의 일 방향으로의 단면도이며, 도 7은 본 발명의 제4 실시예에 따른 마이크로 VCSEL의 다른 일 방향으로의 단면도이다.
도 5 내지 7을 참조하면, 제3 및 제4 실시예에 따른 마이크로 VCSEL 칩(150)은 각각 제1 실시예 및 제2 실시예에 따른 마이크로 VCSEL 칩(150)과 동일한 구조를 갖되, 복수의 다중양자우물층(220), 하나 이상의 터널정션(513), 하나 이상의 p캐비티층 (또는 p타입층, 511, 514, 515) 및 하나 이상의 n캐비티층 (또는 n타입층, 512, 516)을 포함한다. 나아가, 마이크로 VCSEL 칩(150)은 하나 이상의 산화막층(230)을 더 포함할 수 있다.
마이크로 VCSEL 칩(150)은 복수의 다중양자우물층(220)과 각 다중양자우물층 사이에 형성된 하나 이상의 터널정션(513)을 포함한다. 터널정션(513)은 자신에 인접한 양 다중양자우물층(220)을 직렬로 연결하는 역할을 수행한다. 이에 따라, 상대적으로 저전류의 전원이 숏펄스(Short Pulse)로 입력되더라도, 상대적으로 고출력의 광 또는 레이저가 발진될 수 있다.
제1 메탈층(260)이 애노드(Anode)로, 제2 메탈층(270)이 캐소드(Cathod)로 구현된다 가정할 경우, 산화막층(230a) 및 다중양자우물층(220a) 사이에 p캐비티층(511)이, 다중양자우물층(220a) 및 터널정션(513) 사이에 n캐비티층(512)이, 터널정션(513) 및 산화막층(230b) 사이에 p캐비티층(514)이, 산화막층(230b) 및 다중양자우물층(220b) 사이에 p캐비티층(515)이, 다중양자우물층(220b) 및 제2 반사부(240) 사이에 각각 n캐비티층(516)이 배치될 수 있다. 각 캐비티층은 다중양자우물층(220) 또는 기타층을 둘러싸고 있으며, 레이저 광의 피드백을 제공한다.
한편, 복수 개의 산화막층(230a, 230b)이 포함될 경우, 개구부(D1, D2)의 면적은 기판에 근접해 위치한 산화막층(230b)의 개구부(D2)의 면적은 기판에 멀리 위치한 산화막층(230a)의 개구부(D1)의 면적보다 크게 형성되어야 한다. 산화막층(230b)의 개구부(D2)의 면적이 산화막층(230a)의 개구부(D1)의 면적보다 작게 형성될 경우, 발진하는 광 또는 레이저의 빔 특성이 열화되는 문제가 발생한다. 이에 따라, 복수 개의 산화막층(230a, 230b)이 포함될 경우, 개구부(D1, D2)의 면적은 전술한 조건을 만족시킨다.
다만, 도 5에는 반드시 마이크로 VCSEL 칩(150)이 복수의 산화막층(230a, 230b)을 포함하는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다. 어느 하나 또는 모든 산화막층(230)은 인접한 p캐비티층(511 또는 514/515)으로 구현될 수 있다. 산화막층(230a)이 하나의 p캐비티층(511)으로 구현되며 마이크로 VCSEL 칩(150)에서 배제될 수 있고, 산화막층(230b)이 하나의 p캐비티층(514 및 515)을 이루며 마이크로 VCSEL 칩(150)에서 배제될 수도 있다.
이와 같이, 마이크로 VCSEL 칩(150)은 복수의 다중양자우물층(220)과 각 다중양자우물층 사이에 형성된 하나 이상의 터널정션(513)을 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 마이크로 VCSEL 어레이 내 마이크로 VCSEL의 개략적인 평면도이다.
도 8을 참조하면, 마이크로 VCSEL 칩(150)은 기 설정된 형상의 단면으로 구현된다. 여기서, 기 설정된 형상은 기 설정된 각도범위 내에서 회전하더라도 동일한 형상이 되는 형상을 의미하며, 예를 들어, 원형이 존재한다.
제2 메탈층(270)은 메사구조가 형성되지 않은 제1 컨택층의 일부분에는 배치되지 못하기 때문에, 일 부분이 개방된 기 설정된 형상(원형)의 단면으로 구현된다.
또한, 마이크로 VCSEL 칩(150)의 개구부(810)의 면적은 제1 메탈층(260)의 면적보다 작고, 제1 메탈층(260)의 면적은 제2 메탈층(270)의 면적보다 작거나 같도록 형성된다. 전술한 이유로 인해, 제2 메탈층(270)의 면적은 제1 메탈층(260)의 면적과 동일할 수도 있고, 그보다 클 수도 있다.
마이크로 VCSEL 칩(150)이 전술한 조건을 만족함에 따라, 마이크로 VCSEL 칩(150)의 제조 후 기판(110)으로의 전사과정에서 x, y, θ 방향으로 이동(Shift)이 발생하더라도 그로 인한 효율 저하를 최소화할 수 있다. 마이크로 VCSEL 어레이(100) 내에서 마이크로 VCSEL 칩(150)의 위치는 전사 과정에서 계획된 위치와 달라질 수 있는 반면, 기판(110) 및 인터커넥터(140, 145)의 위치는 계획된 위치와 달라지지 않는다.
따라서, 마이크로 VCSEL 칩(150)이 전사과정에서 계획된 위치로부터 x축 방향 및 y축 방향 중 어떤 방향으로 이동하더라도, 각 인터커넥터(140, 145)와 접촉할 수 있어야만 한다. 이를 해소하기 위해, 전술한 바와 같이, 상대적으로 제1 메탈층(260)의 면적이 개구부(810)의 면적보다 크도록 구현되고, 제2 메탈층(270)의 면적이 제1 메탈층(260)의 면적보다 크도록 구현된다. 제1 메탈층(260) 및 제2 메탈층(270)의 면적이 상대적으로 크게 구현됨에 따라, 계획된 위치로부터 x축 방향 및 y축 방향 중 임의의 방향으로 이동하더라도 각 인터커넥터(140, 145)와 접촉될 수 있다.
또한, 마이크로 VCSEL 칩(150)이 전사과정에서 계획된 방향으로부터 임의의 θ축으로 회전하더라도, 각 인터커넥터(140, 145)와 접촉할 수 있어야만 한다. 마이크로 VCSEL 칩(150)이 방향과 무관한 형상으로 구현되어 제1 메탈층(260)과 제2 메탈층(270)이 방향성을 갖지 않기 때문에, 회전이 발생하더라도 문제없이 각 인터커넥터(140, 145)와 접촉될 수 있다.
도 9는 본 발명의 일 실시예에 따른 스위치 및 복수의 마이크로 VCSEL 간 회로도이고, 도 10은 본 발명의 다른 일 실시예에 따른 스위치 및 복수의 마이크로 VCSEL 간 회로도이다.
마이크로 VCSEL 어레이(100)) 내 마이크로 VCSEL 칩(150)은 도 9에 도시된 바와 같이 병렬로 연결될 수 있다. 각 열의 VCSEL 들은 상호 간에 병렬로 연결되어 있으며, (병렬로 연결된) 각 마이크로 VCSEL 칩들은 일 측으로 스위치(910)와, 나머지 측으로는 접지단(미도시)과 연결된다. 이에, 스위치(910)가 단락되며 마이크로 VCSEL 칩들의 일측으로 전원이 공급되면, 해당 열의 마이크로 VCSEL 칩들이 모두 동작할 수 있다.
각 열의 마이크로 VCSEL 칩들이 병렬로 연결되어 있기 때문에, 해당 열의 마이크로 VCSEL 칩이 동작하기 위해서는 상당량의 전류가 전달될 수 있어야 한다. 이에, 스위치(910)는 GaN FET로 구현됨에 따라 이를 해결할 수 있다.
한편, 마이크로 VCSEL 어레이(100)) 내 마이크로 VCSEL 칩(150)은 도 10에 도시된 바와 같이 직렬로 연결될 수 있다. 각각의 마이크로 VCSEL 칩(150)들이 직렬로 연결될 경우, 병렬로 연결되는 경우와 달리 과도한 전류가 어레이 상으로 흐를 필요가 없으며, 내부저항 차이로 인해 마이크로 VCSEL 칩(150)에 흐르는 전류량이 달라지지 않을 수 있다.
이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 마이크로 VCSEL 어레이
110: 기판
120: 아이솔레이터
130, 135: 전원라인
140, 145: 인터커넥터
150: 마이크로 VCSEL 칩
210: 제1 반사부
220: 다중양자우물층
230: 산화막층
240: 제2 반사부
250: 컨택층
260: 제1 메탈층
270: 제2 메탈층
280: 패시베이션층
310: 기판
320: 희생층
511: n타입층
513: 터널정션
515, 517: p타입층
810: 개구부
910: 스위치
110: 기판
120: 아이솔레이터
130, 135: 전원라인
140, 145: 인터커넥터
150: 마이크로 VCSEL 칩
210: 제1 반사부
220: 다중양자우물층
230: 산화막층
240: 제2 반사부
250: 컨택층
260: 제1 메탈층
270: 제2 메탈층
280: 패시베이션층
310: 기판
320: 희생층
511: n타입층
513: 터널정션
515, 517: p타입층
810: 개구부
910: 스위치
Claims (15)
- 기판;
기판 상에 형성되는 제1 및 제2 전원라인;
기판 상에 코팅되어 각 전원라인이 외부 환경으로 노출되는 것을 방지하며, 접착력을 갖는 성분으로 구현되는 아이솔레이터;
상기 아이솔레이터 상에 배치되어 고정되는 마이크로 VCSEL 칩; 및
각 전원라인과 상기 마이크로 VCSEL 칩 내 각 메탈층을 전기적으로 연결하는 제1 인터커넥터 및 제2 인터커넥터를 포함하고,
상기 아이솔레이터는 기판을 향하는 방향의 반대방향으로 일부가 식각되어, 각 전원라인 일부가 외부로 드러나며 각 전원라인과 각 인터 커넥터가 전기적으로 연결되고,
상기 마이크로 VCSEL칩은,
복수의 DBR(Distributed Bragg Reflector) 페어를 포함하는 제1 반사부;
복수의 DBR 페어를 포함하는 제2 반사부;
상기 제1 반사부 및 상기 제2 반사부의 사이에 위치하여, 상기 제1 반사부 및 상기 제2 반사부 중 어느 하나에서 생성된 정공과 나머지 하나에서 생성된 전자가 재결합되는 다중양자우물층;
상기 제2 반사부의 일 DBR 페어 내 형성되는 컨택층;
상기 제1 반사부와 접촉하여, 상기 제1 반사부로 전원이 공급될 수 있도록 하는 제1 메탈층;
상기 컨택층과 접촉하여, 상기 제2 반사부로 전원이 공급될 수 있도록 하는 제2 메탈층; 및
상기 제1 반사부, 상기 제2 반사부, 상기 다중양자우물층 및 상기 컨택층을 외부로부터 보호하는 패시베이션층을 포함하며,
상기 컨택층은 마이크로 VCSEL 칩의 일측으로만 메사구조를 갖는 것을 특징으로 하는 마이크로 VCSEL 어레이. - 제1항에 있어서,
상기 마이크로 VCSEL 칩은,
기 설정된 형상의 단면으로 구현되는 것을 특징으로 하는 마이크로 VCSEL 어레이. - 제2항에 있어서,
상기 기 설정된 형상은,
기 설정된 형상은 일정 각도 회전하더라도 동일한 형상이 되는 형상인 것을 특징으로 하는 마이크로 VCSEL 어레이. - 제2항에 있어서,
상기 기 설정된 형상은,
원형인 것을 특징으로 하는 마이크로 VCSEL 어레이. - 제1항에 있어서,
상기 다중양자우물층 및 상기 제1 반사부나 상기 제2 반사부 사이에 위치하여, 출력될 레이저의 특성 및 개구부의 직경을 결정하는 산화막층을 더 포함하는 것을 특징으로 하는 마이크로 VCSEL 어레이. - 제2항에 있어서,
상기 제1 메탈층의 면적은,
개구부의 면적보다 큰 것을 특징으로 하는 마이크로 VCSEL 어레이. - 제6항에 있어서,
상기 제2 메탈층의 면적은,
상기 제1 메탈층의 면적과 동일하거나 큰 것을 특징으로 하는 마이크로 VCSEL 어레이. - 기판;
기판 상에 형성되는 제1 및 제2 전원라인;
기판 상에 코팅되어 각 전원라인이 외부 환경으로 노출되는 것을 방지하며, 접착력을 갖는 성분으로 구현되는 아이솔레이터;
상기 아이솔레이터 상에 배치되어 고정되는 마이크로 VCSEL 칩; 및
각 전원라인과 상기 마이크로 VCSEL 칩 내 각 메탈층을 전기적으로 연결하는 제1 인터커넥터 및 제2 인터커넥터를 포함하고,
상기 아이솔레이터는 기판을 향하는 방향의 반대방향으로 일부가 식각되어, 각 전원라인 일부가 외부로 드러나며 각 전원라인과 각 인터 커넥터가 전기적으로 연결되고,
상기 마이크로 VCSEL 칩은,
복수의 DBR(Distributed Bragg Reflector) 페어를 포함하는 제1 반사부;
복수의 DBR 페어를 포함하는 제2 반사부;
상기 제1 반사부 및 상기 제2 반사부의 사이에 위치하여, 상기 제1 반사부 및 상기 제2 반사부 중 어느 하나에서 생성된 정공과 나머지 하나에서 생성된 전자가 재결합되는 다중양자우물층;
상기 제2 반사부의 하단과 접촉하도록 형성되는 컨택층;
상기 제1 반사부와 접촉하여, 상기 제1 반사부로 전원이 공급될 수 있도록 하는 제1 메탈층;
상기 컨택층과 접촉하여, 상기 제2 반사부로 전원이 공급될 수 있도록 하는 제2 메탈층; 및
상기 제1 반사부, 상기 제2 반사부, 상기 다중양자우물층 및 상기 컨택층을 외부로부터 보호하는 패시베이션층을 포함하며,
상기 컨택층은 마이크로 VCSEL 칩의 일측으로만 메사구조를 갖는 것을 특징으로 하는 마이크로 VCSEL 어레이. - 제8항에 있어서,
상기 제1 메탈층의 면적은,
개구부의 면적보다 큰 것을 특징으로 하는 마이크로 VCSEL 어레이. - 제9항에 있어서,
상기 제2 메탈층의 면적은,
상기 제1 메탈층의 면적과 동일하거나 큰 것을 특징으로 하는 마이크로 VCSEL 어레이. - 기판;
기판 상에 형성되는 제1 및 제2 전원라인;
기판 상에 코팅되어 각 전원라인이 외부 환경으로 노출되는 것을 방지하며, 접착력을 갖는 성분으로 구현되는 아이솔레이터;
상기 아이솔레이터 상에 배치되어 고정되는 마이크로 VCSEL 칩; 및
각 전원라인과 상기 마이크로 VCSEL 칩 내 각 메탈층을 전기적으로 연결하는 제1 인터커넥터 및 제2 인터커넥터를 포함하고,
상기 아이솔레이터는 기판을 향하는 방향의 반대방향으로 일부가 식각되어, 각 전원라인 일부가 외부로 드러나며 각 전원라인과 각 인터 커넥터가 전기적으로 연결되고,
상기 마이크로 VCSEL 칩은,
복수의 DBR(Distributed Bragg Reflector) 페어를 포함하는 제1 반사부;
복수의 DBR 페어를 포함하는 제2 반사부;
상기 제1 반사부 및 상기 제2 반사부의 사이에 위치하여, 상기 제1 반사부 및 상기 제2 반사부 중 어느 하나에서 생성된 정공과 나머지 하나에서 생성된 전자가 재결합되는, 복수의 다중양자우물층;
각 다중양자우물층 사이에 형성되는 하나 이상의 터널정션;
상기 제2 반사부의 일 DBR 페어 내 형성되는 컨택층;
상기 제1 반사부와 접촉하여, 상기 제1 반사부로 전원이 공급될 수 있도록 하는 제1 메탈층;
상기 컨택층과 접촉하여, 상기 제2 반사부로 전원이 공급될 수 있도록 하는 제2 메탈층; 및
상기 제1 반사부, 상기 제2 반사부, 상기 다중양자우물층 및 상기 컨택층을 외부로부터 보호하는 패시베이션층을 포함하며,
상기 컨택층은 마이크로 VCSEL 칩의 일측으로만 메사구조를 갖는 것을 특징으로 하는 마이크로 VCSEL 어레이. - 제11항에 있어서,
상기 터널정션은,
인접한 양 다중양자우물층을 직렬로 연결하는 것을 특징으로 하는 마이크로 VCSEL 어레이. - 기판;
기판 상에 형성되는 제1 및 제2 전원라인;
기판 상에 코팅되어 각 전원라인이 외부 환경으로 노출되는 것을 방지하며, 접착력을 갖는 성분으로 구현되는 아이솔레이터;
상기 아이솔레이터 상에 배치되어 고정되는 마이크로 VCSEL 칩; 및
각 전원라인과 상기 마이크로 VCSEL 칩 내 각 메탈층을 전기적으로 연결하는 제1 인터커넥터 및 제2 인터커넥터를 포함하고,
상기 아이솔레이터는 기판을 향하는 방향의 반대방향으로 일부가 식각되어, 각 전원라인 일부가 외부로 드러나며 각 전원라인과 각 인터 커넥터가 전기적으로 연결되고,
상기 마이크로 VCSEL 칩은,
복수의 DBR(Distributed Bragg Reflector) 페어를 포함하는 제1 반사부;
복수의 DBR 페어를 포함하는 제2 반사부;
상기 제1 반사부 및 상기 제2 반사부의 사이에 위치하여, 상기 제1 반사부 및 상기 제2 반사부 중 어느 하나에서 생성된 정공과 나머지 하나에서 생성된 전자가 재결합되는, 복수의 다중양자우물층;
각 다중양자우물층 사이에 형성되는 하나 이상의 터널정션;
상기 제2 반사부의 하단과 접촉하도록 형성되는 컨택층;
상기 제1 반사부와 접촉하여, 상기 제1 반사부로 전원이 공급될 수 있도록 하는 제1 메탈층;
상기 컨택층과 접촉하여, 상기 제2 반사부로 전원이 공급될 수 있도록 하는 제2 메탈층; 및
상기 제1 반사부, 상기 제2 반사부, 상기 다중양자우물층 및 상기 컨택층을 외부로부터 보호하는 패시베이션층을 포함하며,
상기 컨택층은 마이크로 VCSEL 칩의 일측으로만 메사구조를 갖는 것을 특징으로 하는 마이크로 VCSEL 어레이. - 제13항에 있어서,
상기 터널정션은,
인접한 양 다중양자우물층을 직렬로 연결하는 것을 특징으로 하는 마이크로 VCSEL 어레이.
- 삭제
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