JP2015522217A - キャビティ内コンタクトを有するｖｃｓｅｌ - Google Patents

Abstract

本発明は、キャビティ内コンタクトを有する少なくとも１つのＶＣＳＥＬ（１５）で形成されるレーザデバイスに関する。ＶＣＳＥＬは、第１のＤＢＲ（４）と第２のＤＢＲ（１０）との間の活性領域（６）と、第１のＤＢＲ（４）と活性領域（６）との間の第１の導電型の第１の電流注入層（５）と、第２のＤＢＲ（１０）と活性領域（６）との間の第２の導電型の第２の電流注入層（８）とを有する層構造（１８）を有する。第１及び第２の電流注入層（５、８）は、それぞれ、第１及び第２の金属コンタクト（１１、１２）と接触している。第１及び／又は第２のＤＢＲ（４、１０）は、交互にされた酸化アルミニウム含有層及びＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ含有層で形成される。提案するこのＶＣＳＥＬの設計は、頂部及び底部のＤＢＲが相当に低減された厚さで形成され得るので、このようなレーザの効率増大及び製造コスト低減を可能にする。

Description

本発明は、第１の分布ブラッグ反射器（ＤＢＲ）と第２の分布ブラッグ反射器との間の活性層と、第１の分布ブラッグ反射器と活性層との間の第１の導電型の第１の電流注入層と、第２の分布ブラッグ反射器と活性層との間の第２の導電型の第２の電流注入層とを有する層構造を有し、第１及び第２の電流注入層がそれぞれ第１及び第２の金属コンタクトと接触した、キャビティ内コンタクトを有する少なくとも１つの垂直キャビティ面発光レーザ（ＶＣＳＥＬ）で形成されるレーザデバイスに関する。

商業的に入手可能な最新のＶＣＳＥＬは、電力変換効率が過度に低く、そのため、ハイパワーのレーザーバー（laser bar）との競争が困難であるということに悩まされている。ＶＣＳＥＬアレイの製造コストは比較的低いものの、出力パワー当たりの割合コストは従来光源と厳しい競争にある。

特許文献１は、レーザの効率を向上させるキャビティ内コンタクトを有するＶＣＳＥＬを提案している。キャビティ内コンタクトを設けることは、頂部及び底部のＤＢＲミラーを、これらのミラー内での自由キャリア吸収及びトラップ関連吸収を最小化するアンドープの層構造を用いて実現することを可能にする。吸収損失のこの低減は、レーザの効率を増大させる。ドープされた電流注入層が、これらのＤＢＲと活性領域との間に配置され、適切に配置された金属コンタクトによって接触される。電流注入層のドーピングは、幾つかの高濃度ドープされた領域を、より低濃度ドープされた領域又はドーピングのない領域の間に形成するよう、レーザの光軸の方向に変化する。より高濃度にドープされた領域は、レーザ共振器内で発振するレーザ放射の定在電界の最小の位置に配置される。これは、電流注入層のドーピングによって生じる光吸収損失を低減する。頂部及び底部のＤＢＲは、ＧａＡｓとＡｌＧａＡｓとの交互層で形成されている。代替として、ＧａＡｓとＡｌＡｓとの交互層も提案されている。

米国特許出願公開第２０１１／００８６４５２号明細書

本発明の１つの目的は、更に向上された効率を可能にするとともに低コストで製造されることが可能な、キャビティ内コンタクトを有するＶＣＳＥＬを提供することである。

上記目的は、請求項１及び１０によるレーザデバイスで達成される。従属請求項に係る事項は、このレーザデバイスの有利な実施形態であり、以下の説明及び好適実施形態の部分にて記述される。

提案するレーザデバイスは、キャビティ内コンタクトを有する少なくとも１つのＶＣＳＥＬで形成される。ＶＣＳＥＬは、第１のＤＢＲと第２のＤＢＲとの間の活性領域と、第１のＤＢＲと活性領域との間の第１の導電型の第１の電流注入層と、第２のＤＢＲと活性領域との間の第２の導電型の第２の電流注入層とを有する層構造を有する。第１及び第２の電流注入層は、これら２つの電流注入層による活性領域への電流注入を可能にするため、それぞれ、第１及び第２の金属コンタクトと接触している。提案するＶＣＳＥＬの第１及び／又は第２のＤＢＲは、０≦ｘ≦０．３として、交互にされた酸化アルミニウム含有層及びＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ含有層で形成される。

他の一実施形態において、レーザデバイスは、唯一のキャビティ内コンタクトを有する少なくとも１つの垂直キャビティ面発光レーザで形成される。この垂直キャビティ面発光レーザは、半導体基板上の上部ミラーと下部ミラーとの間の活性領域と、上部ミラーと活性領域との間の電流注入層とを有する層構造を有する。電流注入層は金属コンタクトと接触している。上部ミラーは、０≦ｘ≦０．３として、交互にされた酸化アルミニウム含有層及びＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ含有層で形成された分布ブラッグ反射器（以下では、第２のＤＢＲとも称する）である。下部ミラー、すなわち、半導体基板により近く配置されるミラーは、導電性半導体材料で形成され、故に、活性領域への第２のコンタクトを形成する。

ＶＣＳＥＬのレーザキャビティのエンドミラーを形成する第１及び／又は第２のＤＢＲの設計は、キャビティ内コンタクトとともに、吸収損失の更なる低減、ひいては、レーザ効率の増大を可能にする。ＤＢＲの酸化アルミニウム含有層と上記Ａｌ（ｘ）Ｇａ（１−ｘ）Ａｓ含有層との屈折率の大きい差により、例えば９９．９％といった高い反射率を有するミラーを、１０より少ない数のレイヤー対で実現することができる。それに対し、例えばＧａＡｓ及びＡｌＡｓの交互層を有するＤＢＲでは、このような高い反射率を達成するには、およそ３０という数のレイヤー対を必要とする。提案するＶＣＳＥＬのＤＢＲは、故に、材料コスト及び製造コストを節減し且つこの低減された厚さ故に低減された光損失を呈する有意に低減された厚さで実現されることができる。酸化アルミニウム層は、交互のＡｌＡｓ層及びＧａＡｓ層の層構造を酸化することによって形成されることができる。この酸化プロセスは、電流注入層のうちの一方と活性領域との間でやはり提案するＶＣＳＥＬ内に設けられるのが好ましい電流絞り（アパチャー）層の酸化と同じ工程で実行されることができる。好ましくはＡｌＡｓからなる電流絞り層とＤＢＲ用の層構造のＡｌＡｓ層との異なる厚さにより、電流絞り層が所望の電流絞りを達成するように酸化されるのみである間に、ＤＢＲ ＡｌＡｓ層の完全な酸化を達成することができる。ＡｌＡｓ層に代えて、ｘ≒０．９８としたＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ層も使用することができる。電流絞りの酸化速度はまた、酸化速度を低下させるために該層に僅かな他の材料を含めることによって、更に調整されることができる。

提案するＶＣＳＥＬの層構造は、好ましくは、ＧａＡｓ基板のような適切な基板の上にエピタキシャル成長される。エピタキシャル成長されたレイヤシーケンス（一続きの層）は、その後、電流注入層に金属コンタクトを適用することを可能にするため、及び酸化プロセスによる上述の層の酸化を可能にするために、適切なマスキング及びエッチングのプロセスによって構造化される。適切なマスキング、エッチング、及びリフトオフのプロセスは、ＶＣＳＥＬ製造の分野から当業者に知られている。同じことが、特には電流注入層のドーピングを周期的に変化させるための、電流注入層のドーピングプロセスにも云える。これらのプロセスは、例えば、上述の特許文献１及びその中で引用されている更なる文献からも知られている。

双方のＤＢＲが上述の設計に従って形成されている場合、酸化物の層に起因して、提案するＶＣＳＥＬは基板上で容易に直列接続されることができる。ＤＢＲ内の酸化物層は、このような酸化物層を有しない従来のＶＣＳＥＬと比較して、高い電圧の印加を可能にし、また、２３０Ｖの電圧での直列接続ＶＣＳＥＬの動作を可能にするように直列に接続され得る。電流注入層の金属コンタクトは好ましくは、隣接し合うＶＣＳＥＬの向かい合ったコンタクトが直列接続を形成するように互いに容易に電気接続され得るよう、各ＶＣＳＥＬの反対側に配置される。上記反対側とは、ＤＢＲの側面ではなく、ＶＣＳＥＬの光軸に対しての横側である。

提案するＶＣＳＥＬが隣り合わせて配置される他の一実施形態において、メタライゼーション構造、特に、少なくとも２つのコンタクトパッドを形成するメタライゼーション構造が、このＶＣＳＥＬアレイの１つの面の上に設けられる。コンタクト若しくははんだパッド、及びＶＣＳＥＬの金属コンタクトへの対応する金属接続が、如何なる支持基板も用いずにこのＶＣＳＥＬアレイの機械的安定化を提供するよう、十分に厚い構造として実現される。個々のＶＣＳＥＬ層構造が上に成長された基板は、故に、ＶＣＳＥＬの製造後にリフトオフされることができる。この実施形態においては、基板に面するＤＢＲが出力結合ミラーとして設計され、反対側のＤＢＲは非常に高い反射率を実現するように設計される（底面発光ＶＣＳＥＬ）。このようなＶＣＳＥＬ構成は、ＳＭＤ（表面実装デバイス）のようなパッケージとして実現されることができ、それ故に、これらのデバイスは、従来技術に係る他のＳＭＤ部品のようにハンドリングされてマウントされることができる。これは、更なるパッケージング工程を必要としない。何故なら、これらのデバイスは、既にウエハーレベルで直接的に所望サイズの寸法に設計されることができるからである。基板の除去は、このようなＶＣＳＥＬアレイが極めて少量の禁止基板（ヒ化物）を有するが故に環境を保全し且つ汚染を抑制することを助けるための要求を満たすという更なる利点を有する。

提案するＶＣＳＥＬ設計は、最新のＶＣＳＥＬと比較して、エピタキシャル層厚さ及びエピタキシャル設計の複雑さの有意な低減を可能にする。ＤＢＲミラーにおける、より低い吸収損失は、レーザの効率増大をもたらす。提案するＶＣＳＥＬのエピタキシャル設計は、ハードインタフェースとしてＭＢＥ（分子線エピタキシ）反応炉を用いて成長されることに良く適しており、グラジュアルレイヤ（漸進的／段階的な層）はほとんど必要とされない。

以下、請求項によって定められる保護範囲を限定することなく、添付の図面に関して、例として、提案するＶＣＳＥＬを説明する。図面は以下を示す。
提案するＶＣＳＥＬを形成するのに使用されるエピタキシャル層構造の一例を示す図である。 提案するＶＣＳＥＬを形成するために図１の層構造を処理する様々な工程のうちの１つの一例を示す図である。 提案するＶＣＳＥＬを形成するために図１の層構造を処理する様々な工程のうちの他の１つの一例を示す図である。 提案するＶＣＳＥＬを形成するために図１の層構造を処理する様々な工程のうちの他の１つの一例を示す図である。 提案するＶＣＳＥＬを形成するために図１の層構造を処理する様々な工程のうちの他の１つの一例を示す図である。 提案するＶＣＳＥＬを形成するために図１の層構造を処理する様々な工程のうちの他の１つの一例を示す図である。 提案するＶＣＳＥＬを形成するために図１の層構造を処理する様々な工程のうちの他の１つの一例を示す図である。 提案するＶＣＳＥＬを形成するために図１の層構造を処理する様々な工程のうちの他の１つの一例を示す図である。 提案するＶＣＳＥＬを形成するために図１の層構造を処理する様々な工程のうちの他の１つの一例を示す図である。 提案するＶＣＳＥＬを形成するために図１の層構造を処理する様々な工程のうちの他の１つの一例を示す図である。 提案するＶＣＳＥＬのレイアウトの一例を示す上面図である。 単一のモノリシックチップ上での提案するＶＣＳＥＬの直列接続の一例を示す図である。 本発明によるＶＣＳＥＬアレイのＳＭＤライクなパッケージの一例を示す上面図である。 本発明によるＶＣＳＥＬアレイのＳＭＤライクなパッケージの一例を示す側面図である。 本発明によるＶＣＳＥＬアレイのＳＭＤライクなパッケージの一例を示す下面図である。

図１は、提案するＶＣＳＥＬを頂面エミッタとして形成するためのエピタキシャル層構造の一例を模式的に示している。このエピタキシャル層設計は、ＧａＡｓ基板１上の一対のＡｌＡｓ／Ａｌ（ｘ）Ｇａ（１−ｘ）Ａｓ層（０≦ｘ≦０．３）から始まる。ＡｌＡｓ層２の、例えばＧａＡｓ層３であるＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ層との組み合わせは、ＡｌＡｓ層２をＡｌＡｓから酸化アルミニウムに変換した後に、高い反射性を有する高コントラストＤＢＲを与える。短波長ＶＣＳＥＬでは、ＧａＡｓ層は、ミラー内での基礎吸収を回避するために、ＡｌＧａＡｓ層によって交換されるべきである。高い反射性を達成するため、この例では８対のＡｌＡｓ／ＧａＡｓ層が使用される。

この底部（ボトム）ＤＢＲの上に、ｎ電流注入層５を形成するＳｉドープされたスペーサ領域が配置される。ドーピングプロファイルは、これらの層及び基板１に垂直であるＶＣＳＥＬの光軸の方向に、周期的に変化する。この変化は、より高いドーピング濃度が、ＶＣＳＥＬキャビティ内で共振する光放射の定在波パターンの電界の最小の位置にあるようにされる。ｎ電流注入層５の上に、活性領域６が、従来のＶＣＳＥＬ設計と同様に数個の量子井戸で形成される。それに続くのは、酸化されて電流／光モード絞り（アパチャー）を形成する薄いＡｌＡｓ層７である。これも従来のＶＣＳＥＬと同様である。ＡｌＡｓ層７の上に、活性領域６に注入されるラテラルｐ型電荷キャリアを得るために、Ｃドープされたスペーサ層が配置される。このスペーサ層は、ＶＣＳＥＬのｐ電流注入層８を形成する。光損失を回避するために、この層の高濃度ドーピングは、定在波パターンの節（ノード）のみに適用される。これは、高濃度ドープされた、すなわち、１×１０^２０ｃｍ^−３以上のＣ原子を有するドーピング濃度を有した、およそ１０ｎｍのみの厚さの薄い領域群を有する周期構造をもたらす。残りの材料は、アンドープのままであるか、非常に少量のドーピングのみを有するかである。ｐ電流注入層８の最上部の高濃度ドープ領域の上に、薄いエッチングストッパ層９が、３０モノレイヤのＡｌＡｓから形成される。これは、電気（金属）コンタクトを作製するために、処理中にｐ電流注入層８の最上部の高濃度ドープ領域へのアクセスを得るのに必要とされる。エピタキシャル層は、通常は３対乃至４対である数対のＡｌＡｓ／ＧａＡｓ層で終了し、これらは、処理の最後の酸化工程の後に、この頂面発光ＶＣＳＥＬの例ではＶＣＳＥＬの出力結合ミラーである頂部（トップ）ＤＢＲ１０を形成する。このエピタキシャルレイヤシーケンス（一続きのエピタキシャル層）の全体厚さは、たったのおよそ３μｍである。ｐ電流注入層の高濃度ドープ領域におけるドーピング濃度は１×１０^１８ｃｍ^−３と１×１０^２１ｃｍ^−３との間であり、ｎ電流注入層では１×１０^１８ｃｍ^−３と４×１０^１８ｃｍ^−３との間である。

提案するＶＣＳＥＬを形成する所望の層構造を得るために、図１のこのレイヤシーケンスが処理される。様々な処理工程を図２ａ−２ｉに模式的に示す。典型的に、ウエハー全体上に延在するよう、図１に従った対応するエピタキシャルレイヤシーケンスを構築することによって、多数のＶＣＳＥＬがウエハーレベルで製造される。

処理において、個々のＶＣＳＥＬの出力結合ミラー（頂部ＤＢＲ１０）が配置されることになる領域を保護するために、レジスト１９が設けられる（図２ａ）。次いで、ｐ電流注入層８の上部領域に金属コンタクトを適用することを可能にするため、エッチングストッパ層９まで下方に、個々の層の各々の選択ウェットエッチング工程が実行される（図２ｂ）。ｐコンタクトのリフトオフ用のレジスト２０が設けられ（図２ｃ）、そして、ｐコンタクトの蒸着及びリフトオフが実行されて、個々のＶＣＳＥＬに所望の金属ｐコンタクト１１がもたらされる（図２ｄ）。図２では、それらのＶＣＳＥＬのうちの１つのみが示されている。

ｎドープされた電流注入層５内までのウェットエッチング及びｎコンタクトのリフトオフ用のレジストマスク２１が設けられる（図２ｅ）。この工程にｎコンタクトの蒸着及びリフトオフが続いて、ｎ電流注入層５と電気的に接触するのに必要なｎコンタクト１２が設けられる（図２ｆ）。

この工程の後、この構造に対して、ドライエッチング用のレジスト２２が設けられる（図２ｇ）。図２ｇ−２ｉは、図２ａ−２ｆに示した断面に垂直な、レイヤシーケンスの断面を示している。このレジストは、レイヤシーケンス全体が下方に基板１までエッチングされる領域を規定する。この設計は、酸化工程で所望形態の電流絞りを達成することができるように選定される。一方で、活性領域をｎコンタクト及びｐコンタクトと接続する層構造の部分は、この部分内のＤＢＲ ＡｌＡｓ層２の完全な酸化を可能にするように十分に薄くなければならない。このレジストを設けた後、酸化されるべき全てのＡｌＡｓ層２、７がちょうど今、外側に露出されるように、全てのエピタキシャル層を貫いてドライエッチングが実行される（図２ｈ）。続く酸化プロセスにて、ＤＢＲミラー内のＡｌＡｓ層２の全てと電流絞り用のＡｌＡｓ層７とが酸化される（図２ｉ）。電流絞りのＡｌＡｓ層７はたったおよそ２０ｎｍ厚であり、ＤＢＲのＡｌＡｓ層２は＞１００ｎｍ厚であるので、電流絞りの酸化速度はＤＢＲ内のＡｌＡｓの酸化速度より低く、この酸化工程で所望の電流絞り２４を達成することができる一方で、同じ工程でＤＢＲのＡｌＡｓ層２が完全に酸化されて所望の酸化アルミニウム層２３がもたらされる。高温での酸化工程中に、ｎコンタクト１２が合金になり、故に、ｎコンタクト１２とｎ側のｎ電流注入層５との間に低オーミックコンタクトが達成される。

これらのＶＣＳＥＬはもはや、オンウエハーでの特性評価の準備が整っている。チップが製品になるべき場合、パッシベーション、ボンドパッドプロセス、ウエハー薄化、及びダイシングが追加される必要がある。これは、従来のＶＣＳＥＬ製造と究めて同様であるので、ここでは更には説明しない。

図３は、上述のように処理されたＶＣＳＥＬ１５の例示的なレイアウト（上面図）を示している。破線は、図２ｇ−２ｉに示した断面のラインを示している。このレイアウトにおいて、発光領域１３は、４つの側面から迫りくる酸化によって取り囲まれている。これら４つの側面は、エピタキシャル層の全てを貫くドライエッチングプロセスによって提供される。既に上述したように、このエッチングは、所望の電流絞りを達成することを可能にするように実行される。例えば、円形の電流絞りの場合、エッチング後に全ての側面からレーザの光軸までの距離がおおよそ等しい。この図はまた、ＶＣＳＥＬの反対側に配置されたｐコンタクト１１とｎコンタクト１２とを示している。コンタクト領域からレーザの中心領域までキャリアを渡すために、エピタキシャル層構造の、４つのエッチングされていないバー（架け橋部）１４が存在している。リーク電流を回避するため、バーの幅は、図示のように、酸化幅の２倍より大きくされるべきでない。当業者には明らかなように、このデザインは、このようなＶＣＳＥＬの単なる１つの可能性である。ｎコンタクト又はｐコンタクトとＶＣＳＥＬの中心領域との間の接続には、２つのバーに代えて、１つ又は３つ以上のこのようなバーも実現可能である。

典型的な動作条件において、単一のＶＣＳＥＬは各々およそ２Ｖを有する。ＶＣＳＥＬデバイスを２３０Ｖで動作させるためには、２３０Ｖに対応するように直列に２３０／２個のＶＣＳＥＬを有するレイアウトが提供されなければならない。そのようなデバイスの製造プロセスは、単一のＶＣＳＥＬに関して既に上述したのと同様にすることができる。この場合には、個々のＶＣＳＥＬ各々のカソードが、対応する隣接ＶＣＳＥＬのアノードと接続される必要がある。提案した設計ではカソード同士は共通の半導体層によって接続されていないので、図４に示すように単にレイアウトを適応させることによって直列接続を実現することができる。この図は、単一のモノリシックチップ（図示せず）内で直列接続された複数のＶＣＳＥＬ１５を示している。このレイアウトにおいて、ＶＣＳＥＬのカソードは各列内の隣接ＶＣＳＥＬのアノードに面しており、あるいはそれと重なっている。そして、隣接し合う列も、この例ではトータルで１１５個の単一ＶＣＳＥＬの直列を達成するよう、然るべくそれらのコンタクトと接続される。

明らかなように、提案したＶＣＳＥＬは同様に底面エミッタとしても実現されることができる。そのような構成では、各ＶＣＳＥＬが、ヒートシンクの近くに、あるいは少なくとも、ＧａＡｓ基板より低い熱抵抗を有する材料の近くに配置され得る。全てのコンタクトが、エピ側から、すなわち、ＧａＡｓ基板上に成長されたエピタキシャルレイヤシーケンスの最上層の側からアクセスされることができる。これが意味することは、一組のパッシベーション及びメタライゼーション工程を用いて、アノードコンタクトとカソードコンタクトとを、ＶＣＳＥＬアレイの左／右側に分離することができるということである。ＶＣＳＥＬアレイ内の機械的安定性を確保するために、アノード及びカソードを形成する厚い銅めっき１６（この例では１００μｍの厚さを有する）を、例えばＳＵ８レジストといった厚パッシベーションプロセスとともに使用することができる。底面エミッタは、湿式化学エピタキシャルリフトオフ技術によって、ＧａＡｓ基板から分離される。これは、単にこの目的で底部ＤＢＲと基板との間にもう１つの酸化アルミニウム層を有することによって可能である。最終的なＶＣＳＥＬアレイを図５に示す。図５ａの上面図（エピ側）にて、パッシベーション層１７と、アノード及びカソード用の銅めっき１６とを認識することができる。この例では、チップ全体で、１ｍｍ×２ｍｍの寸法とおよそ１００μｍの厚さとを有し、故に、ＳＭＤデバイスとして使用可能である。

厚いパッシベーション層１７及び厚い銅めっき１６はまた、図５ｂの側面図において、ＶＣＳＥＬ層構造１８の上に示されている。基板のエピタキシャルリフトオフ後の図５ｃの下面図には、層構造１８の底面側の見た目が示されており、これは、底面側の平坦なＧａＡｓ層を介して発光する何千個ものＶＣＳＥＬ（図示せず）を隣り合わせで含んでいる。砒素化合物で形成されているのは、このチップの１０％未満であり、それにより、このようなＶＣＳＥＬデバイスの環境安全性が向上される。

図面及び以上の記載にて本発明を詳細に図示して説明してきたが、これらの図示及び説明は、限定的なものではなく、例示的あるいは典型的なものとみなされるべきであり、本発明は、開示の実施形態に限定されるものではない。開示の実施形態へのその他の変形が、図面、本開示及び添付の請求項の検討から、特許請求に係る発明を実施する当業者によって理解されて実現され得る。請求項において、用語“有する”はその他の要素又はステップを排除するものではなく、不定冠詞“ａ”又は“ａｎ”は複数であることを排除するものではない。特定の複数の手段が相互に異なる従属項に記載されているという単なる事実は、それらの手段の組合せが有利に使用され得ないということを指し示すものではない。デバイスの全ての請求項の特徴が自由に組み合わされ得る。請求項中の如何なる参照符号も、発明の範囲を限定するものとして解されるべきでない。

１ ＧａＡｓ基板
２ ＤＢＲのＡｌＡｓ層
３ ＤＢＲのＧａＡｓ層
４ 底部ＤＢＲ
５ ｎ電流注入層
６ 活性領域
７ 電流絞り用のＡｌＡｓ層
８ ｐ電流注入層
９ エッチングストッパ層
１０ 頂部ＤＢＲ
１１ ｐコンタクト
１２ ｎコンタクト
１３ 発光領域
１４ エッチングされていないバー（架け橋部）
１５ ＶＣＳＥＬ
１６ 銅めっき
１７ パッシベーション層
１８ ＶＣＳＥＬ層構造
１９ レジスト
２０ ｐコンタクトリフトオフ用のレジスト
２１ レジストマスク
２２ ドライエッチング用のレジスト
２３ ＤＢＲの酸化アルミニウム層
２４ 電流絞り

上記目的は、請求項１によるレーザデバイスで達成される。従属請求項に係る事項は、このレーザデバイスの有利な実施形態であり、以下の説明及び好適実施形態の部分にて記述される。

提案するレーザデバイスは、キャビティ内コンタクトを有する少なくとも１つの垂直キャビティ面発光レーザ（ＶＣＳＥＬ）で形成される。ＶＣＳＥＬは、第１のＤＢＲと第２のＤＢＲとの間の活性領域と、第１のＤＢＲと活性領域との間の第１の導電型の第１の電流注入層と、第２のＤＢＲと活性領域との間の第２の導電型の第２の電流注入層とを有するエピタキシャル層構造を有する。第１及び第２の電流注入層は、これら２つの電流注入層による活性領域への電流注入を可能にするため、それぞれ、第１及び第２の金属コンタクトと接触している。ＶＣＳＥＬは電流絞りを更に有する。提案するＶＣＳＥＬの第１及び／又は第２のＤＢＲは、０≦ｘ≦０．３として、交互にされた酸化アルミニウム層及びＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ層で形成される。第１の金属コンタクトと第２の金属コンタクトとは、ＶＣＳＥＬの各々の反対側に配置され、第１及び第２の金属コンタクトのコンタクト領域から当該レーザデバイスの発光領域まで電荷キャリアを渡すために、エピタキシャル層構造の、少なくとも１つのエッチングされていないバー（架け橋部）が存在する。上記少なくとも１つのエッチングされていないバーの幅は、電流絞りの酸化幅の２倍以下である。

他のレーザデバイスは、唯一のキャビティ内コンタクトを有する少なくとも１つの垂直キャビティ面発光レーザで形成される。この垂直キャビティ面発光レーザは、半導体基板上の上部ミラーと下部ミラーとの間の活性領域と、上部ミラーと活性領域との間の電流注入層とを有する層構造を有する。電流注入層は金属コンタクトと接触している。上部ミラーは、０≦ｘ≦０．３として、交互にされた酸化アルミニウム含有層及びＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ含有層で形成された分布ブラッグ反射器（以下では、第２のＤＢＲとも称する）である。下部ミラー、すなわち、半導体基板により近く配置されるミラーは、導電性半導体材料で形成され、故に、活性領域への第２のコンタクトを形成する。

双方のＤＢＲが上述の設計に従って形成されている場合、酸化物の層に起因して、提案するＶＣＳＥＬは基板上で容易に直列接続されることができる。ＤＢＲ内の酸化物層は、このような酸化物層を有しない従来のＶＣＳＥＬと比較して、高い電圧の印加を可能にし、また、２３０Ｖの電圧での直列接続ＶＣＳＥＬの動作を可能にするように直列に接続され得る。電流注入層の金属コンタクトは、隣接し合うＶＣＳＥＬの向かい合ったコンタクトが直列接続を形成するように互いに容易に電気接続され得るよう、各ＶＣＳＥＬの反対側に配置される。上記反対側とは、ＤＢＲの側面ではなく、ＶＣＳＥＬの光軸に対しての横側である。

Claims (10)

1. キャビティ内コンタクトを有する少なくとも１つの垂直キャビティ面発光レーザで形成されるレーザデバイスであって、
   前記垂直キャビティ面発光レーザは、第１の分布ブラッグ反射器と第２の分布ブラッグ反射器との間の活性領域と、前記第１の分布ブラッグ反射器と前記活性領域との間の第１の導電型の第１の電流注入層と、前記第２の分布ブラッグ反射器と前記活性領域との間の第２の導電型の第２の電流注入層とを有する層構造を有し、
   前記第１及び第２の電流注入層は、それぞれ、第１及び第２の金属コンタクトと接触し、
   前記第１及び／又は第２の分布ブラッグ反射器は、０≦ｘ≦０．３として、交互にされた酸化アルミニウム含有層及びＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ含有層で形成されている、
   レーザデバイス。
2. 前記第１の電流注入層は、ｎドープされた半導体層であり、前記第２の電流注入層は、ｐドープされた半導体層である、請求項１に記載のレーザデバイス。
3. 前記第１及び／又は第２の電流注入層のドーピング濃度は、前記第１の導電型の、複数の、より高濃度にドープされた領域を、より低濃度にドープされた領域又はドーピングのない領域の間に形成するよう、レーザの光軸の方向に変化し、前記より高濃度にドープされた領域は、レーザ動作中に前記第１の分布ブラッグ反射器と前記第２の分布ブラッグ反射器との間に形成する定在電界の最小の位置に配置される、請求項１に記載のレーザデバイス。
4. 前記層構造はエピタキシャル成長され且つ基板上に配置されている、請求項１に記載のレーザデバイス。
5. 複数の前記垂直キャビティ面発光レーザが、隣り合わせて前記基板上に配置され、且つ前記基板上で電気的に直接接続されている、請求項４に記載のレーザデバイス。
6. 前記第１及び第２の金属コンタクトは、前記垂直キャビティ面発光レーザの各々の反対側に配置され、前記レーザの少なくともグループが、該グループの前記レーザの前記第１の金属コンタクトが、該グループのうちの隣接レーザの前記第２の金属コンタクトに面するように配置されている、請求項５に記載のレーザデバイス。
7. 複数の前記垂直キャビティ面発光レーザが、隣り合わせて配置され、且つ前記レーザの出力結合側とは反対側に設けられたメタライゼーション構造に電気的に接続され、前記メタライゼーション構造は、基板なしで前記レーザを機械的に支持するのに好適な厚さを有するように設計されている、請求項１に記載のレーザデバイス。
8. 前記メタライゼーション構造は、前記レーザに電気接触するためのコンタクトパッドを形成している、請求項７に記載のレーザデバイス。
9. 前記第１及び第２の分布ブラッグ反射器の一方は、１０対未満の酸化アルミニウム含有層及びＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ含有層を有し、前記第１及び第２の分布ブラッグ反射器の他方は、５対未満の酸化アルミニウム含有層及びＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ含有層を有する、請求項１に記載のレーザデバイス。
10. キャビティ内コンタクトを有する少なくとも１つの垂直キャビティ面発光レーザで形成されるレーザデバイスであって、
    前記垂直キャビティ面発光レーザは、半導体基板上の上部ミラーと下部ミラーとの間の活性領域と、前記上部ミラーと前記活性領域との間の電流注入層とを有する層構造を有し、
    前記電流注入層は金属コンタクトと接触し、
    前記上部ミラーは、０≦ｘ≦０．３として、交互にされた酸化アルミニウム含有層及びＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ含有層で形成された分布ブラッグ反射器である、
    レーザデバイス。

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