KR20070112646A - 웨이퍼 레벨 패키지 및 그 제조 방법 - Google Patents

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Abstract

웨이퍼 레벨 패키지 및 그 제조 방법을 제공한다. 이 방법은 웨이퍼 상에 연결 패드를 갖는 반도체 칩들을 형성하고, 웨이퍼의 하부면을 패터닝하여 연결 패드 아래에 트렌치를 형성하고, 트렌치의 바닥면을 패터닝하여 연결 패드의 하부면을 노출시키는 비아홀을 형성한 후, 비아홀을 통해 연결 패드에 접속하는 연결 소자를 형성하는 단계를 포함한다.

Description

웨이퍼 레벨 패키지 및 그 제조 방법{Wafer Level Package And Method Of Fabricating The Same}
도 1은 종래 기술의 일 실시예에 따른 적층형 패키지를 설명하기 위한 단면도이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 웨이퍼 레벨 패키지의 제조 방법을 설명하기 위한 공정 순서도들이다.
도 3a 내지 도 7a, 도 8 및 도 9는 본 발명의 일 실시예에 따른 웨이퍼 레벨 패키지의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 3b 내지 도 7b는 본 발명의 일 실시예에 따른 웨이퍼 레벨 패키지의 제조 방법을 설명하기 위한 사시도들이다.
도 10은 본 발명에 따른 웨이퍼 레벨 패키지를 설명하기 위한 사시도이다.
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 웨이퍼 레벨 패키지 및 그 제조 방법에 관한 것이다.
반도체 장치의 제조는 사진/증착/식각 공정 등을 통해 웨이퍼 상에 집적 회 로 칩들(IC chips)을 제작하는 전단 공정(front-end process)과 상기 집적 회로 칩들 각각을 조립 및 패키지(assembly and packaging)하는 후단 공정(back-end process)로 구분될 수 있다. 상기 패키지 공정의 중요한 네가지 기능은 아래와 같다.
1. 외부 환경 및 조작 손상(environment and handling damage)으로부터 칩을 보호
2. 칩의 입/출력 신호 전달을 위한 배선 형성
3. 칩의 물리적 지지(physical support)
4. 칩의 열 방출(heat dissipation)
상술한 기능에 더하여, 반도체 장치의 고집적화 및 휴대용 전자 장치의 보급에 따라, 개선된 전기적 성능을 제공하면서, 더 낮은 비용, 더 가벼워진 무게, 더 얇아진 두께를 제공할 수 있는 패키지 기술이 요구되고 있다. 이러한 기술적 요구들을 충족시키기 위해, 최근에는, 반도체 칩들을 관통하는 배선 구조체를 사용하여 반도체 칩들을 전기적으로 연결하는 기술이 제안되었다.
도 1은 종래 기술의 일 실시예에 따른 적층형 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 연결 단자(22) 및 이에 접속하는 범프(24)를 갖는 배선 기판(20)의 상부에는 복수개의 패키지 단위체(60)이 차례로 적층된다. 상기 패키지 단위체(60) 각각은 입출력 패드(12)를 갖는 반도체칩(10) 및 상기 입출력 패드(10)에 접속하면서 상기 반도체칩(10)을 관통하는 배선 구조체를 포함한다.
구체적으로, 상기 배선 구조체는 상기 반도체칩(10)을 관통하는 비아홀(11)의 내벽을 덮으면서 상기 입출력 패드(12)에 접속하는 하부 도전 패턴(30), 상기 하부 도전 패턴(30)이 형성된 비아홀(11)을 채우는 플러그 패턴(40) 및 상기 플러그 패턴(40) 상에 배치되는 UBM 패턴(50)을 포함할 수 있다. 이때, 상기 플러그 패턴(40)은 상기 비아홀(11)을 채우는 플러그부(44), 상기 플러그부(44)의 상부에 배치되어 상기 입출력 패드(12)의 상부로 연장되는 연결부(46) 및 상기 플러그부(44)의 하부에 배치되어 상기 반도체칩(10)의 하부면으로부터 돌출되는 돌출부(42)로 구분될 수 있다. 상기 돌출부(42)는 상기 플러그부(44)와 함께 형성되거나 별도의 제조 공정을 이용하여 형성될 수 있다.
상술한 종래의 기술에 따르면, 상기 패키지 단위체들(50) 및 상기 배선 기판(20)은 상기 배선 구조체를 통해 전기적으로 연결된다. 구체적으로, 일 패키지 단위체의 돌출부(42)는 다른 패키지 단위체의 UBM 패턴(50) 또는 상기 배선 기판(20)의 연결 단자(22)에 전기적으로 연결된다. 이처럼 반도체칩(10)을 관통하는 배선 구조체를 통한 전기적 연결은 종래에 주로 사용되던 와이어 본딩 공정은 최소화될 수 있다. 이에 따라, 고성능 및 작은 폼-팩터(form-factor)가 요구되는 분야에서, 특히, 상기 플러그 구조체를 이용하는 패키지 기술이 주목받고 있다.
하지만, 종래 기술들에 따르면, 상기 비아홀(11) 및 이를 관통하는 배선 구조체를 형성하기 위해서는, 제조 비용의 증가 및 제품 불량의 증가를 초래하는, 복잡한 제조 공정이 요구된다. 이에 더하여, 패키지의 전기적 연결의 안정성을 확보하기 위해, 상기 패키지 단위체(60)의 하부에는 솔더 범프 등이 형성될 수 있다. (예를 들면, 상기 돌출부(42)는 상기 솔더 범프로 대체될 수 있다.) 하지만, 이러한 방법은, 얇은 두께를 요구하는 기술적 추세와 달리, 상기 패키지 단위체들 사이의 간격(h1) 및 상기 패키지 단위체와 배선 기판 사이의 간격(h2)을 증가시킨다. 또한, 상기 돌출부(42)에는 반도체칩들을 연결하는 단계에서 인가되는 물리적 힘이 집중되기 때문에, 종래 기술에 따른 패키지에서는, 상기 돌출부(42)가 파손되는 불량이 종종 발생하고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 패키지의 두께를 줄일 수 있는 반도체 패키지의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 국소적 영역에 집중되는 응력(stress)에 의한 연결의 신뢰성 감소를 줄일 수 있는 반도체 패키지의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 감소된 두께를 갖는 반도체 패키지를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 응력(stress) 집중에 의한 연결의 신뢰성 감소를 극복할 수 있는 반도체 패키지를 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 웨이퍼의 후면에 트렌치를 형성하는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다. 이 방법은 웨이퍼 상에 연결 패드를 갖는 반도체 칩들을 형성하고, 상기 웨이퍼의 하부면을 패터닝하여 상기 연결 패드 아래에 트렌치를 형성하고, 상기 트렌치의 바닥면을 패터닝하여 상기 연결 패드의 하부면을 노출시키는 비아홀을 형성한 후, 상기 비아홀을 통해 상기 연결 패드에 접속하는 연결 소자를 형성하는 단계를 포함한다.
상기 웨이퍼는 상기 반도체 칩들이 각각 배치되는 칩 영역들(chip regions) 및 상기 칩 영역들 사이의 스크라이브 레인 영역(scribe lane region)을 포함하고, 상기 트렌치는 상기 스크라이브 레인 영역 및 상기 칩 영역들의 가장자리의 아래에 형성된다. 보다 구체적으로, 상기 트렌치는 상기 스크라이브 레인 영역보다 넓은 폭을 가지면서, 상기 스트라이브 레인 영역을 따라 형성된다.
본 발명에 따르면, 상기 트렌치는 소잉(sawing) 기술 및 사진/식각 기술 중의 한가지를 사용하여 형성될 수 있다. 또한, 상기 트렌치를 형성하는 단계는, 상기 웨이퍼의 두께가 1 내지 50 마이크로 미터로 남을 때까지, 상기 웨이퍼의 뒷면을 패터닝하는 단계를 포함할 수 있다.
본 발명에 따르면, 상기 비아홀은, 상기 트렌치의 바닥면과 상기 연결 패드가 연결되도록, 상기 칩 영역들의 가장자리 아래에서 상기 웨이퍼를 관통하도록 형성된다. 또한, 상기 비아홀은 레이저 드릴(laser drilling) 기술 및 사진/식각 기술 중의 한가지를 사용하여 형성될 수 있다.
본 발명에 따르면, 상기 비아홀을 형성하기 전에, 상기 웨이퍼의 두께를 줄이는 후면 연마 공정을 실시하는 단계를 더 포함할 수 있다. 상기 후면 연마 공정은 상기 트렌치를 형성하기 전 또는 후에 실시될 수 있다.
본 발명의 일 실시예에 따르면, 상기 연결 소자를 형성하는 단계는 상기 비아홀을 채우면서 상기 연결 패드에 접속하는 연결 플러그 및 상기 연결 플러그를 통해 상기 연결 패드에 접속하는 범프를 형성하는 단계를 포함할 수 있다. 또한, 상기 연결 소자를 형성하는 단계는, 상기 연결 플러그를 형성하기 전에, 상기 비아홀을 통해 노출된 상기 연결 패드의 바닥면을 덮는 UBM막을 형성하는 단계를 더 포함할 수 있다.
상기 반도체 칩을 형성하는 단계는 상기 웨이퍼 상에 내부 회로를 구성하는 미세 전자 소자들을 형성하고, 상기 미세 전자 소자들을 연결하는 배선 구조체를 형성하고, 상기 배선 구조체를 통해 상기 내부 회로에 접속하는 입출력 패드를 형성한 후, 상기 입출력 패드에 접속하는 재배선 구조체를 형성하는 단계를 포함할 수 있다. 이때, 상기 재배선 구조체는 상기 비아홀의 상부에 배치되어 상기 입출력 패드에 접속하는 상기 연결 패드를 포함한다.
본 발명의 일 실시예에 따르면, 상기 연결 소자들을 형성한 후, 상기 스크라이브 레인 영역을 따라 상기 웨이퍼를 자르는 소잉 공정을 실시하여, 상기 반도체 칩들 각각을 분리할 수 있다. 이후, 상기 분리된 반도체 칩들은 외부 전자 장치와의 연결을 위한 배선 기판 상에 차례로 적층된다. 이때, 상기 분리된 반도체 칩들은 일 반도체 칩에 형성된 연결 소자를 다른 반도체 칩에 형성된 연결 패드에 부착시키는 방법을 통해 전기적으로 연결된다.
이에 더하여, 본 발명에 따르면, 상기 분리된 반도체 칩들을 상기 배선 기판 상에 적층한 후, 상기 배선 기판 및 상기 반도체 칩들 사이에, 상기 연결 소자 를 둘러싸는 보호막을 주입하는 단계를 더 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 웨이퍼 레벨 패키지는 배선 기판 상에 적층된 반도체 칩들을 구비한다. 본 발명에 따르면, 상기 반도체 칩은 내부 회로가 배치되는 중앙 영역 및 상기 중앙 영역의 둘레에 배치되는 연결 영역을 구비하고, 상기 반도체 칩 상에는 상기 연결 영역 상에 형성되는 연결 패드를 구비하면서 상기 내부 회로에 접속하는 재배선 구조체가 배치된다. 또한, 상기 연결 영역에는, 상기 반도체 칩을 관통하여 상기 연결 패드에 접속하는 연결 소자가 배치된다. 이때, 본 발명에 따르면, 상기 연결 영역의 두께는 상기 중앙 영역의 두께보다 얇다.
본 발명의 일 실시예에 따르면, 상기 반도체 칩은 반도체기판, 상기 반도체기판 상에 형성된 내부 회로, 상기 내부 회로를 연결하는 배선 구조체 및 상기 배선 구조체에 접속하는 입출력 패드를 구비한다. 또한, 상기 연결 소자는 상기 반도체 칩을 관통하는 연결 플러그 및 상기 연결 영역의 하부에 배치되어 상기 연결 플러그에 접속하는 범프를 구비한다. 이때, 상기 범프의 두께는 상기 중앙 영역과 상기 연결 영역 사이의 두께 차이보다 크다.
본 발명에 따르면, 상기 반도체 칩들은 일 반도체 칩에 형성된 범프와 다른 반도체 칩에 형성된 연결 패드의 접촉을 통해 전기적으로 연결된다. 또한, 상기 연결 플러그와 상기 연결 패드 사이에는 UBM막이 더 개재될 수 있으며, 상기 반도체 칩들 사이에는 상기 범프를 둘러싸는 보호막이 더 배치될 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 2a는 본 발명의 일 실시예에 따른 웨이퍼 레벨 패키지의 제조 방법을 설명하기 위한 공정 순서도이고, 도 3a 내지 도 7a, 도 8 및 도 9는 이 실시예에 따른 웨이퍼 레벨 패키지의 제조 방법을 설명하기 위한 공정 단면도들이다. 또한, 도 3b 내지 도 7b는 이 실시예에 따른 웨이퍼 레벨 패키지의 제조 방법을 설명하기 위한 사시도들이다.
도 2a, 도 3a 및 도 3b를 참조하면, 웨이퍼(100) 상에 반도체칩들을 제작한다(S10). 상기 웨이퍼(100)는 상기 반도체칩들이 배치되는 칩 영역들(CR) 및 상기 칩 영역들(CR) 사이에 배치되는 스크라이브 레인 영역(SR)을 포함한다. 상기 반도체 칩들 각각은 상기 스크라이브 레인 영역(SR)을 따라 상기 웨이퍼(100)를 자르는 후속 소잉 공정(S70)을 통해 분리된다. 상기 반도체 칩들 각각은 내부 회로(도시하지 않음) 및 상기 내부 회로에 접속하는 입출력 패드들(110)을 갖는다. 이에 더하여, 상기 웨이퍼(100)의 상부에 배치되되, 상기 입출력 패드(110)를 노출시키는 보호막 패턴(120)이 형성될 수 있다.
이어서, 재배선 공정(redistribution process)을 실시하여, 상기 입출력 패드들(110)이 형성된 결과물 상에 재배선 구조체(redistribution structure, 130)를 형성한다(S20). 상기 재배선 구조체(130)는 상기 입출력 패드(110)에 접속하면서 상기 칩영역(CR)의 상부로 연장된다. 상기 재배선 구조체(130)의 상부에는, 상기 칩영역(CR)의 상부에서, 상기 재배선 구조체(130)의 상부면을 노출시키는 연결용 개구부(opening for connection, 145)를 갖는 절연막(140)이 배치될 수 있다. 상기 절연막(140)은 접착성을 갖는 물질로 형성될 수 있다. 이때, 상기 연결용 개구부(145)에 의해 노출되는 재배선 구조체의 일 영역은 다른 반도체 칩들과의 전기적 연결을 위한 연결 패드로 사용된다.
상기 재배선 구조체를 형성하는 단계는 상기 입출력 패드(110)가 형성된 웨 이퍼(100) 상에 상기 재배선 구조체(130)를 정의하는 주형 개구부(mold opeing)를 갖는 주형막을 형성한 후, 전기도금 기술을 사용하여 상기 주형 개구부를 채우는 금속막을 형성하는 단계를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 금속막을 형성하기 전에, 상기 전기 도금 공정에서 씨드 전극(seed electrode)으로 사용되는 씨드막을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 주형막의 두께(결과적으로 상기 재배선 구조체(130)의 두께)는 대략 1 내지 50 마이크로 미터일 수 있으며, 바람직하게는 2 내지 10 마이크로 미터일 수 있다. 한편, 상기 재배선 구조체(130)의 형성 방법은 상술한 방법에 한정되지 않고, 알려진 다른 기술들을 사용하여 형성될 수 있다.
도 2a, 도 4a 및 도 4b를 참조하면, 상기 재배선 구조체(130)가 형성된 웨이퍼의 후면(101)에, 상기 웨이퍼(100)보다 얇은 두께를 갖는 트렌치(105)를 형성한다(S30). 상기 트렌치(105)는 상기 스크라이브 레인 영역(SR)을 따라 형성되며, 그 폭(W2)은 상기 스크라이브 레인 영역(SR)의 그것(W1)보다 크게 형성된다. 구체적으로, 상기 칩 영역(CR)은 상기 내부 회로들이 배치되는 중앙 영역(central region, R1) 및 상기 중앙 영역(R1)의 둘레에 배치되는 연결 영역(connection region, R2)으로 구분될 수 있으며, 상기 트렌치(105)는 상기 스크라이브 레인 영역(SR) 및 상기 연결 영역들(R2)에 형성된다.
상기 트렌치(105)의 깊이는 후속 비아홀들의 길이를 결정하는 공정 변수이다. 본 발명의 일 실시예에 따르면, 상기 트렌치(105)를 형성하는 단계는, 상기 스 크라이브 레인 영역(SR) 및 상기 연결 영역들(R2)에서, 상기 웨이퍼(100)의 두께가 1 내지 50 마이크로 미터로 남을때까지 상기 웨이퍼(100)의 뒷면을 패터닝하는 단계를 포함한다. 상기 트렌치(105) 형성을 위한 패터닝은 소잉 공정(sawing process)과 같은 물리적 방법을 사용하여 실시될 수 있으며, 또한 사진/식각 단계를 포함하는 통상적인 패터닝 기술이 사용될 수도 있다.
도 2a, 도 5a 및 도 5b를 참조하면, 상기 트렌치(105)가 형성된 웨이퍼(100)의 후면을 연마한다(S40). 이에 따라, 상기 웨이퍼(100)의 두께는 감소되어, 상기 재배선 구조체(130)를 포함하는 결과물의 두께는 초기 t1에서 이보다 작은 t2가 된다. 본 발명에 따르면, 상기 최종 두께 t2는 대략 수십 마이크로 미터 내지 수 밀리 미터일 수 있다.
본 발명의 일 실시예에 따르면, 상기 트렌치(105)가 변형되는 것을 방지하기 위해, 상기 후면-연마 공정은 상기 트렌치(105)를 채우는 희생막(도시하지 않음)을 형성하는 단계를 더 포함할 수 있다. 상기 희생막은 상기 웨이퍼(100)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 또한, 상기 후면-연마 공정에서 인가되는 물리적 힘에 의한 상기 재배선 구조체(130) 및 반도체 칩의 손상을 방지하기 위해, 상기 후면-연마 공정은 상기 웨이퍼(100)의 상부에 지지막(도시하지 않음)을 형성하는 단계를 포함할 수 있다. 상기 지지막은 열 또는 자외선을 조사함으로써 제거될 수 있는 물질로 형성되는 것이 바람직하다. 또한, 상기 지지막은 반도체 칩들을 포함하는 웨이퍼와 실질적으로 같은 열팽창 계수를 갖는 물질로 형성되 는 것이 바람직하다.
도 2a, 도 6a 및 도 6b를 참조하면, 상기 트렌치(105)의 바닥면에, 상기 웨이퍼(100)를 관통하는 비아홀(106)을 형성한다(S50). 상기 비아홀(106)은 상기 연결 영역(R2)(즉, 상기 반도체칩의 가장자리)에 형성된다. 또한, 상기 비아홀(106)은 상기 재배선 구조체(130)(보다 구체적으로, 상기 연결 패드)의 하부면을 노출시키도록 형성된다.
상기 비아홀(106)을 형성하는 단계는 레이저 드릴 기술(laser drilling technique)을 사용하여 상기 연결 패드의 아래에 형성된 상기 웨이퍼(100)를 패터닝하는 단계를 포함할 수 있다. 본 발명의 다른 실시예에 따르면, 상기 비아홀(106)은 사진 및 식각 단계를 포함하는 통상적인 패터닝 방법을 통해 형성될 수도 있다. 이 경우, 상기 식각 단계는 상기 연결 패드(즉, 상기 재배선 구조체(130))에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다. 즉, 상기 재배선 구조체(130)는 금속성 물질로 형성되고, 상기 웨이퍼(100)는 실리콘으로 이루어지고, 상기 웨이퍼(100)와 상기 재배선 구조체(130) 사이에는 상기 반도체칩을 구성하는 실리콘 산화막 및 실리콘 질화막 등의 절연막이 형성된다. 따라서, 상기 비아홀(106)을 형성하기 위한 식각 단계는 상기 금속성 물질에 대해 식각 선택성을 갖는 식각 레서피를 사용하여, 상기 실리콘, 실리콘 산화막, 실리콘 질화막을 식각하는 단계를 포함할 수 있다.
본 발명의 또다른 실시예에 따르면, 상기 레이저 드릴 기술을 사용하여 상기 웨이퍼(100)를 패터닝함으로써, 상기 연결 패드의 아래에 예비 비아홀을 형성하 는 단계 및 상기 예비 비아홀을 확장하여 상기 비아홀을 완성하는 단계를 포함할 수 있다. 이때, 상기 예비 비아홀의 확장을 위해서는, 상기 웨이퍼의 후면을 전면 식각하는 방법이 사용될 수 있다.
한편, 본 발명의 일 실시예에 따르면, 상술한 것처럼, 상기 재배선 구조체(130)는 씨드막을 이용하는 전기 도금 기술을 사용하여 형성될 수 있다. 이 경우, 상기 비아홀(106)은 상기 씨드막의 하부면을 노출시키도록 형성되는 것이 바람직하다.
도 2a, 도 7a 및 도 7b를 참조하면, 상기 비아홀(106)을 통해 상기 재배선 구조체(130)에 접속하는 연결 소자(150)를 형성한다(S60). 상기 연결 소자(150)는 상기 비아홀(106)을 채우는 연결 플러그(152) 및 상기 연결 플러그(152)의 하부에 배치되는 범프(155)를 포함한다. 결과적으로, 상기 연결 소자(150)는, 도 7a에 도시된 것처럼, 상기 연결 영역(R2)에 배치된다.
상기 연결 소자(150)를 형성하는 단계는 전기 도금 기술, 솔더 제트(solder jet), 스크린 프린팅(screen printing) 기술 및 C4NP(Controlled Collapse Chip Connection New Process) 기술 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 연결 플러그(152)는 상기 배선 구조체(130)(특히, 상기 씨드막)을 씨드 전극으로 사용하는 전기 도금 기술을 사용하여 형성될 수 있다. 또한, 상기 범프(155)는 솔더 제트(solder jet), 스크린 프린팅(screen printing) 기술 및 C4NP 기술 중의 한가지를 사용하여 형성될 수 있다.
한편, 상기 연결 소자(150)와 상기 재배선 구조체(130) 사이의 접착 특성의 개선을 위해, 상기 연결 플러그(152)를 형성하기 전에, 적어도 상기 비아홀(106)의 바닥면을 덮는 UBM막을 더 형성할 수도 있다. 상기 UBM막은 니켈(Ni), 크롬(Cr), 구리(Cu), 텅스텐 티타늄(TiW) 및 금(Au) 중에서 선택된 적어도 한가지로 형성될 수 있다.
또한, 상기 범프(155)는 다른 반도체칩과의 전기적 연결 경로가 된다는 점을 고려할 때, 상기 범프(155)는 상기 트렌치(105)의 깊이(t3)보다 큰 두께(t4)를 갖도록 형성된다. 즉, 상기 범프(155)의 두께(t4)는 상기 중앙 영역(R1)과 상기 연결 영역(R2)에서의 상기 웨이퍼(100)의 두께 차이보다 크다.
도 2a 및 도 8을 참조하면, 상기 연결 소자(150)가 형성된 결과물에 대해, 소잉 공정을 실시하여 각 반도체 칩들을 분리시킨다(S70). 상기 소잉 공정은 상기 스크라이브 레인 영역(SR)을 따라 상기 웨이퍼(100)를 자르는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 소잉 공정에서 상기 연결 소자(150)(특히, 상기 범프)가 물리적으로 손상되는 것을 방지하기 위해, 상기 소잉 공정을 실시하기 전에, 상기 트렌치(105)를 채우는 완충막을 형성하는 단계를 더 포함할 수 있다. 이때, 전기적 연결을 위한 상기 범프(155)의 용도를 고려할 때, 상기 완충막은 상기 범프(155)의 하부 영역을 노출시키도록 형성된다.
도 9를 참조하면, 상기 재배선 구조체(130) 및 상기 연결 소자(150)가 형성된 상기 분리된 반도체 칩은 본 발명에 따른 웨이퍼 레벨 패키지를 구성하는 패키지 단위체(package unit)를 구성한다. 본 발명에 따르면, 상기 패키지 단위체는 상 기 연결 패드 및 상기 연결 소자(150)를 통해 서로 연결되면서, 연결 단자(connection terminal)(210)을 갖는 배선 기판(200) 상에 차례로 적층된다. 보다 구체적으로, 일 패키지 단위체의 범프(155)는 상기 연결용 개구부(145)를 통해 다른 패키지 단위체의 연결 패드의 상부면 또는 상기 배선 기판(200)의 연결 단자(210)에 직접 접촉된다. 이때, 상기 배선 기판(200)은 외부 전자 장치에 연결되는 외부 범프(240) 및 상기 연결 단자(210)와 상기 외부 범프(240)를 연결하는 배선(230) 및 패드(220)을 구비할 수 있다.
본 발명에 따르면, 상기 패키지 단위체들 사이의 접착 및 상기 범프의 물리적 손상을 방지하기 위해, 상기 패키지 단위체들 사이에는 보호막(160)이 개재될 수 있다. 본 발명의 일 실시예에 따르면, 상술한 완충막은 상기 보호막(160)으로 사용될 수도 있다. 상기 보호막(160)은 에폭시 등의 절연성 물질을 상기 패키지 단위체들 사이로 주입하는 방법을 통해 형성할 수 있다.
도 2b는 본 발명의 다른 실시예에 따른 웨이퍼 레벨 패키지의 제조 방법을 설명하기 위한 공정 순서도이다.
도 2b를 참조하면, 이 실시예에 따르면, 상기 후면 연마 공정(S50)을 실시한 후, 상기 트렌치(105) 및 비아홀(106)을 형성한다. 결과적으로, 이러한 공정 순서에서의 변화를 제외하면, 이 실시예는 도 2a를 참조하여 설명된 실시예와 유사하다.
상기 트렌치(105)를 형성하기 전에 상기 웨이퍼(100)의 후면을 연마할 경우, 트렌치에 대한 상술한 물리적 손상은 예방된다. 또한, 이러한 후면 연마 공정 의 결과로 상기 웨이퍼(100)의 두께가 감소되기 때문에, 상기 트렌치 형성 공정에서 식각해야 하는 웨이퍼의 두께를 줄일 수 있다. 알려진 것처럼 식각 두께의 증가는 식각 공정의 오차를 증가시킨다는 점을 고려할 때, 이 실시예에 따른 공정 순서는 상기 트렌치(105)에서의 웨이퍼 두께 및 상기 비아홀(106)의 깊이를 더욱 정밀하게 제어할 수 있도록 만든다.
도 10은 본 발명에 따른 웨이퍼 레벨 패키지를 설명하기 위한 사시도이다.
도 9 및 도 10을 참조하면, 본 발명에 따른 웨이퍼 레벨 패키지는 차례로 적층된 복수개의 패키지 단위체들(400)을 포함한다. 상기 패키지 단위체(400)는 반도체 칩이 형성된 반도체 기판(100) 및 상기 반도체 칩에 전기적으로 접속하는 연결 소자(150)를 포함한다. 이렇게 적층된 패키지 단위체들(400)은 입출력 단자들(210)을 갖는 배선 기판(200)에 부착된다.
보다 구체적으로, 상기 반도체 칩은 상기 반도체 기판(100)에 형성되는 내부 회로, 상기 내부 회로를 연결하는 배선 구조체 및 상기 배선 구조체에 접속하는 입출력 패드(110)를 포함한다. 이때, 상기 반도체 기판(100)은 상기 반도체 칩의 내부 회로들이 배치되는 중앙 영역(R1) 및 상기 중앙 영역(R1)의 외곽에 배치되는 연결 영역(R2)으로 나누어질 수 있다. 본 발명에 따르면, 상기 연결 영역(R2)은 상기 중앙 영역(R1)보다 얇은 두께를 갖는다. 이에 따라, 상기 연결 영역(R2)에는, 도 9에 도시된 것처럼, 상기 중앙 영역(R1)의 측벽에 의해 정의되는 트렌치(105)가 형성된다.
상기 연결 소자(150)는 상기 연결 영역(R2)에서 상기 반도체 기판(100)을 관통하도록 형성된다. 이를 위해, 상기 연결 소자(150)는 상기 반도체 기판(100)을 관통하는 비아홀(106)을 채우는 연결 플러그(152) 및 상기 연결 플러그(152)에 연결되면서 상기 트렌치(105) 내에 형성되는 범프(155)를 포함한다. 본 발명에 따르면, 상기 범프(155)의 높이는 상기 트렌치(105)의 깊이(즉, 상기 중앙 영역(R1)과 상기 연결 영역(R2) 사이의 두께 차이)보다 크다.
본 발명의 일 실시예에 따르면, 상기 연결 소자(150)는 상기 반도체 기판(100) 상에 배치되는 재배선 구조체(130)를 통해 상기 입출력 패드(110)에 전기적으로 연결된다. 상기 재배선 구조체(130)는 상기 연결 영역(R2)에 배치되어 상기 연결 소자(150)에 접속하는 연결 패드를 포함한다. 상기 연결 패드와 상기 연결 플러그(152) 사이에는 UBM막(도시하지 않음)이 개재될 수도 있다. 또한, 상기 패키지 단위체들(400) 사이에는, 도 9에 도시된 것처럼, 상기 범프(155)를 둘러싸는 보호막(160)이 더 개재될 수도 있다.
본 발명의 실시예에 따르면, 스크라이브 레인 영역을 따라 트렌치를 형성한 후, 트렌치의 바닥을 관통하는 연결 소자를 형성한다. 이에 따라, 상기 연결 소자의 과도한 돌출에 의한 응력 집중 및 이에 따른 연결의 신뢰성 감소의 문제는 최소화될 수 있다. 또한, 상기 연결 소자를 트렌치 내에 형성하기 때문에, 패키지 전체의 두께를 줄일 수 있다.

Claims (19)

  1. 웨이퍼 상에 연결 패드를 갖는 반도체 칩들을 형성하는 단계;
    상기 웨이퍼의 하부면을 패터닝하여, 상기 연결 패드 아래에 트렌치를 형성하는 단계;
    상기 트렌치의 바닥면을 패터닝하여, 상기 연결 패드의 하부면을 노출시키는 비아홀을 형성하는 단계; 및
    상기 비아홀을 통해 상기 연결 패드에 접속하는 연결 소자를 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 웨이퍼는 상기 반도체 칩들이 각각 배치되는 칩 영역들(chip regions) 및 상기 칩 영역들 사이의 스크라이브 레인 영역(scribe lane region)을 포함하고,
    상기 트렌치는 상기 스크라이브 레인 영역 및 상기 칩 영역들의 가장자리의 아래에 형성되는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  3. 제 2 항에 있어서,
    상기 트렌치는 상기 스크라이브 레인 영역보다 넓은 폭을 가지면서, 상기 스트라이브 레인 영역을 따라 형성되는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  4. 제 1 항에 있어서,
    상기 트렌치는 소잉(sawing) 기술 및 사진/식각 기술 중의 한가지를 사용하여 형성되는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  5. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계는, 상기 웨이퍼의 두께가 1 내지 50 마이크로 미터로 남을 때까지, 상기 웨이퍼의 뒷면을 패터닝하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  6. 제 2 항에 있어서,
    상기 비아홀은, 상기 트렌치의 바닥면과 상기 연결 패드가 연결되도록, 상기 칩 영역들의 가장자리 아래에서 상기 웨이퍼를 관통하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  7. 제 1 항에 있어서,
    상기 비아홀은 레이저 드릴(laser drilling) 기술 및 사진/식각 기술 중의 한가지를 사용하여 형성되는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  8. 제 1 항에 있어서,
    상기 비아홀을 형성하기 전에, 상기 웨이퍼의 두께를 줄이는 후면 연마 공정을 실시하는 단계를 더 포함하되,
    상기 후면 연마 공정은 상기 트렌치를 형성하기 전 또는 후에 실시되는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  9. 제 1 항에 있어서,
    상기 연결 소자를 형성하는 단계는 상기 비아홀을 채우면서 상기 연결 패드에 접속하는 연결 플러그 및 상기 연결 플러그를 통해 상기 연결 패드에 접속하는 범프를 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  10. 제 9 항에 있어서,
    상기 연결 소자를 형성하는 단계는, 상기 연결 플러그를 형성하기 전에, 상기 비아홀을 통해 노출된 상기 연결 패드의 바닥면을 덮는 UBM 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  11. 제 1 항에 있어서,
    상기 반도체 칩을 형성하는 단계는
    상기 웨이퍼 상에, 내부 회로를 구성하는 미세 전자 소자들을 형성하는 단계;
    상기 미세 전자 소자들을 연결하는 배선 구조체를 형성하는 단계;
    상기 배선 구조체를 통해 상기 내부 회로에 접속하는 입출력 패드를 형성하는 단계; 및
    상기 입출력 패드에 접속하는 재배선 구조체를 형성하는 단계를 포함하되,
    상기 재배선 구조체는 상기 비아홀의 상부에 배치되어 상기 입출력 패드에 접속하는 상기 연결 패드를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  12. 제 2 항에 있어서,
    상기 연결 소자들을 형성한 후,
    상기 스크라이브 레인 영역을 따라 상기 웨이퍼를 자르는 소잉 공정을 실시하여, 상기 반도체 칩들 각각을 분리하는 단계; 및
    상기 분리된 반도체 칩들을 외부 전자 장치와의 연결을 위한 배선 기판 상에 차례로 적층하는 단계를 포함하되,
    상기 분리된 반도체 칩들을 적층하는 단계는 일 반도체 칩에 형성된 연결 소자를 다른 반도체 칩에 형성된 연결 패드에 부착시키는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  13. 제 12 항에 있어서,
    상기 분리된 반도체 칩들을 상기 배선 기판 상에 적층한 후, 상기 배선 기 판 및 상기 반도체 칩들 사이에, 상기 연결 소자를 둘러싸는 보호막을 주입하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  14. 배선 기판 상에 적층된 반도체 칩들을 구비하는 웨이퍼 레벨 패키지에 있어서,
    상기 반도체 칩은 내부 회로가 배치되는 중앙 영역 및 상기 중앙 영역의 둘레에 배치되는 연결 영역을 구비하고,
    상기 반도체 칩 상에는, 상기 연결 영역 상에 형성되는 연결 패드를 구비하면서 상기 내부 회로에 접속하는 재배선 구조체가 배치되고, 그리고
    상기 연결 영역에는, 상기 반도체 칩을 관통하여 상기 연결 패드에 접속하는 연결 소자가 배치되되,
    상기 연결 영역의 두께는 상기 중앙 영역의 두께보다 얇은 것을 특징으로 하는 웨이퍼 레벨 패키지.
  15. 제 14 항에 있어서,
    상기 반도체 칩은 반도체기판, 상기 반도체기판 상에 형성된 내부 회로, 상기 내부 회로를 연결하는 배선 구조체 및 상기 배선 구조체에 접속하는 입출력 패드를 구비하고,
    상기 연결 소자는 상기 반도체 칩을 관통하는 연결 플러그 및 상기 연결 영역의 하부에 배치되어 상기 연결 플러그에 접속하는 범프를 구비하는 것을 특징으 로 하는 웨이퍼 레벨 패키지.
  16. 제 15 항에 있어서,
    상기 범프의 두께는 상기 중앙 영역과 상기 연결 영역 사이의 두께 차이보다 큰 것을 특징으로 하는 웨이퍼 레벨 패키지.
  17. 제 15 항에 있어서,
    상기 연결 플러그와 상기 연결 패드 사이에 개재되는 UBM막을 더 포함하는 웨이퍼 레벨 패키지.
  18. 제 15 항에 있어서,
    상기 반도체 칩들은 일 반도체 칩에 형성된 범프와 다른 반도체 칩에 형성된 연결 패드의 접촉을 통해 전기적으로 연결되는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  19. 제 18 항에 있어서,
    상기 반도체 칩들 사이에 배치되어, 상기 범프를 둘러싸는 보호막을 더 포함하는 웨이퍼 레벨 패키지.
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