KR20070108256A

KR20070108256A - 커패시터층 형성재 및 그 커패시터층 형성재의 제조 방법

Info

Publication number: KR20070108256A
Application number: KR1020077021807A
Authority: KR
Inventors: 나오히코 아베; 아키코 스기오카; 아키히로 간노; 히로타케 나카시마
Original assignee: 미쓰이 긴조꾸 고교 가부시키가이샤
Priority date: 2005-04-28
Filing date: 2006-04-28
Publication date: 2007-11-08
Also published as: JP3841814B1; WO2006118237A1; CA2604616A1; CN101164127A; TW200705482A; CN101164127B; EP1884968A1; JP2006310666A; US7719818B2; US20080283283A1; TWI298506B

Abstract

본 발명은 졸겔법, MOCVD법, 스퍼터링 증착법의 어느 것으로 형성한 유전층을 구비하는 커패시터 회로의 리크(leak) 전류를 작게 할 수 있는 커패시터층 형성재의 제공을 목적으로 한다. 이 목적을 달성하기 위하여, 상부 전극 형성에 사용하는 제1 도전층과 하부 전극 형성에 사용하는 제2 도전층의 사이에 유전층을 구비하는 커패시터층 형성재에 있어서, 그 유전층은 졸겔법, MOCVD법, 스퍼터링 증착법의 어느 것으로 형성한 산화물 유전막이며, 그 산화물 유전막을 구성하는 입자 사이에 수지 성분을 함침시킨 것을 특징으로 한 커패시터층 형성재 등을 채용한다. 또한, 제조 방법으로서, 하부 전극의 구성재의 표면에, 졸겔법, MOCVD법, 스퍼터링 증착법의 어느 것으로 산화물 유전막을 형성하고, 그 산화물 유전막의 표면에, 수지 바니시를 함침시켜, 수지 건조, 수지 경화하여 유전층을 형성하고, 그 후, 그 유전층 위에 상부 전극 구성층을 마련하는 것을 특징으로 한 제조방법을 채용한다.

졸겔법, MOCVD법, 스퍼터링 증착법, 커패시터층 형성재, 유전층

Description

커패시터층 형성재 및 그 커패시터층 형성재의 제조 방법{CAPACITOR LAYER FORMING MATERIAL AND PRODUCTION METHOD FOR THE CAPACITOR LAYER FORMING MATERIAL}

본건 출원에 따른 발명은, 커패시터층 형성재 및 그 커패시터층 형성재의 제조 방법 및 그 커패시터층 형성재를 사용하여 얻어지는 내장 커패시터층을 구비한 프린트 배선판에 관한 것이다.

본건 발명에서 말하는 커패시터층 형성재는, 상부 전극 형성에 사용하는 제1 도전층과 하부 전극 형성에 사용하는 제2 도전층의 사이에 유전층을 구비하는 구성을 갖는 것이다. 그리고, 그 제1 도전층과 제2 도전층은, 에칭 가공 등에 의해 커패시터 회로를 형성하도록 가공되어, 특허문헌 1에 개시되어 있는 바와 같이, 프린트 배선판 등의 전자 재료를 구성하는 재료로서 사용하는 것이 일반적이다.

그리고, 상기 유전층은 절연성을 갖고, 일정량의 전하를 축적하기 위한 것이다. 이와 같은 유전층의 형성 방법으로는 각종 방법이 채용되고 있지만, 화학적 기상 반응법(CVD법), 스퍼터링 증착법, 졸겔법을 이용하는 것이 일반적이다. 예를 들면, 특허문헌 2에는, 화학적 기상 반응법을 사용하는 것으로서, 하지(下地) 위에 400℃보다 낮은 온도에서 비정질상(狀) SrTiO₃계 박막을 퇴적하는 공정과, 그 비정질상 SrTiO₃계 박막을 레이저 어닐링 또는 래피드 서멀 어닐링 처리하여 결정화시켜, SrTiO₃계 박막을 얻는 공정을 포함하는 제조 방법이 개시되어 있다. 이 방법으로 얻어진 유전층은 높은 유전율을 갖는 SrTiO₃계 박막을 얻는 것을 목적으로 하고 있다.

다음에, 특허문헌 3에는, 스퍼터링 증착법을 이용한 것으로서, 기판 위의 임의의 층에 하부 전극, 고유전율의 유전체, 상부 전극이 적층된 박막 커패시터에 있어서, 그 고유전율의 유전체가 결정립과 결정립계로 이루어지는 다결정으로서, 복수의 원자가를 취할 수 있는 금속 이온을 불순물로서 함유하고, 그 결정립 내부보다도 그 결정립계 근방에 고농도의 그 불순물을 함유하고 있는 것을 특징으로 하는 박막 커패시터가 개시되어 있으며, 그 복수의 원자가를 취할 수 있는 금속 이온으로서 Mn 이온이 적합하다고 개시되어 있다. 이 방법으로 얻어진 박막 커패시터는 장기 신뢰성이 높아 절연 파괴에 이르는 시간이 길다.

또한, 특허문헌 4에는, 졸겔법을 이용한 것으로서, 기판 표면에 수산화 처리를 실시한 후, 그 기판 위에, 금속 알콕시드를 원료로 하는 산화물 유전체 박막을 형성하는 산화물 유전체 박막의 제조 방법이 개시되어 있다. 여기서, 박막으로 형성할 수 있는 산화물 유전체는, 유전 특성을 갖는 금속 산화물로서, 예를 들면LiNbO₃, Li₂B₄O₇, PbZrTiO₃, BaTiO₃, SrTiO₃, PbLaZrTiO₃, LiTaO₃, ZnO, Ta₂O₅ 등을 사 용한다. 이 방법으로 얻어진, 산화물 유전체 박막은 배향성이 뛰어나고, 결정성이 양호한 산화물 유전체 박막이다.

그 중에서도, 특허문헌 4에 개시된 졸겔법을 이용한 유전층의 형성은, 화학적 기상 반응법(CVD법) 또는 스퍼터링 증착법을 이용한 유전층의 형성에 비하여, 진공 프로세스를 이용하지 않기 때문에 설비 투자 비용도 불필요하고, 유전층을 넓은 면적의 기판 위에 형성하는 것도 용이하다는 이점이 있다. 게다가, 유전층의 구성 성분을 이론적 비율로 하는 것이 용이하고, 또한, 매우 얇은 유전막이 얻어지기 때문에, 대용량의 커패시터층을 형성하는 재료로서 기대되고 있다.

특허문헌 1 : 일본 특표 2002-539634호 공보

특허문헌 2 : 일본 특개평06-140385호 공보

특허문헌 3 : 일본 특개 2001-358303호 공보

특허문헌 4 : 일본 특개평07-294862호 공보

[발명의 개시]

[발명이 해결하고자 하는 과제]

그러나, 졸겔법, MOCVD법, 스퍼터링 증착법을 이용한 유전층은, 그 얇음으로 인해 막두께의 불균일 및 산화물 입자의 입자 사이의 간극의 존재에 의해, 커패시터를 형성했을 때의 상부 전극과 하부 전극의 단락 문제와 동시에 리크 전류가 커지는 경우가 있어, 생산 수율이 낮다는 문제가 있다. 특히, 커패시터로서의 전기용량을 고용량화하기 위하여, 전극 면적을 넓게 하려고 했을 때에는, 단락 현상이 일어나는 불량품의 발생이 현저해진다.

일반적으로 커패시터 회로는, 잉여의 전기를 축전하는 등 전자·전기기기의 전력 절약화 등을 가능하게 해 온 것이기 때문에, 가능한 한 큰 전기용량을 가질 것이 기본적인 품질로서 요구된다. 커패시터의 용량(C)은 C = εε₀(A/d)의 식(ε₀는 진공의 유전율)으로 계산된다. 특히, 최근의 전자, 전기기기의 경박단소화(輕薄短小化)의 흐름으로부터, 프린트 배선판에도 동일한 요구가 있는데, 일정한 프린트 배선판 등의 기판 면적 중에서, 커패시터 전극의 표면적(A)을 넓게 채택하더라도, 커패시터 회로의 고용량화를 필요로 하는 경우가 있다.

이상으로부터, 시장에서는 졸겔법, MOCVD법, 스퍼터링 증착법의 어느 것을 이용하여 유전층을 형성하고, 또한, 높은 전기용량을 구비하는 커패시터 회로의 제조가 가능하며, 생산 수율이 높은 커패시터 회로의 제조가 가능한 커패시터층 형성재가 요구되어 왔다.

[과제를 해결하기 위한 수단]

그래서, 본건 발명자 등은 예의 졸겔법 등으로 형성한 유전막의 산화물 결정립을, 종래에 없는 레벨로 미세화하거나, 오히려 결정립계가 적은 조대 입자를 얻는 등의 방법을 시도해 온 결과, 이하의 발명에 상도했다.

본건 발명에 따른 커패시터층 형성재: 본건 발명에 따른 커패시터층 형성재의 기본적 구성은, 상부 전극 형성에 사용하는 제1 도전층과 하부 전극 형성에 사용하는 제2 도전층의 사이에 유전층을 구비하는 커패시터층 형성재에 있어서, 그 유전층은 졸겔법, MOCVD법, 스퍼터링 증착법의 어느 것으로 형성한 산화물 유전막 이며, 그 산화물 유전막을 구성하는 입자 사이에 수지 성분을 함침시킨 것을 특징으로 한 것이다.

그리고, 상기 유전층을 구성하는 산화물 유전막은 망간, 규소, 니켈, 알루미늄, 란탄, 니오븀, 마그네슘, 주석에서 선택되는 1종 또는 2종 이상을 0.01mol%∼5.00mol% 함유하는 것으로 하는 것이 바람직하다.

본건 발명에 따른 커패시터층 형성재의 상기 유전층은, 두께가 20nm∼1㎛인 것이 바람직하다.

그리고, 본건 발명에 따른 커패시터층 형성재를 구성하는 상기 산화물 유전막은, (Ba₁ _- _xSr_x)TiO₃(0≤x≤1)막 또는 BiZrO₃막의 어느 것을 사용하는 것이 바람직하다.

본건 발명에 따른 커패시터층 형성재의 상기 제2 도전층은, 두께가 1㎛∼100㎛인 니켈층 또는 니켈 합금층을 사용하는 것이 바람직하다.

그리고, 상기 니켈 합금층은 니켈-인 합금을 사용하는 것이 바람직하다.

본건 발명에 따른 커패시터층 형성재의 제조 방법: 본건 발명에 따른 커패시터층 형성재의 제조 방법은, 하부 전극의 구성재의 표면에, 졸겔법, MOCVD법, 스퍼터링 증착법의 어느 것으로 산화물 유전막을 형성하고, 그 산화물 유전막의 표면에, 수지 바니시를 도공하여 함침시켜, 수지 건조, 수지 경화하여 유전층을 형성하고, 그 후, 그 유전층 위에 상부 전극 구성층을 마련하는 것을 특징으로 한 것이다.

그리고, 상기 졸겔법에 의해 산화물 유전막을 형성하는 경우에는, 이하의 (A)∼(D)의 공정을 거쳐 얻어지는 것임이 바람직하다.

(A) 원하는 산화물 유전막을 제조하기 위한 졸겔 용액을 제조하기 위한 용액 제조 공정.

(B) 상기 졸겔 용액을, 제2 도전층으로 하는 금속박의 표면에 도공하고, 산소 함유 분위기 중에서 120℃∼250℃×30초∼10분의 조건으로 건조하고, 산소 함유 분위기 중에서 270℃∼390℃×5분∼30분의 조건으로 열분해를 행하는 일련의 공정을 1단위공정으로 하고, 이 1단위공정을 복수회 반복하여 막두께 조정을 행하는 도공 공정.

(C) 그리고, 최종적으로 550℃∼800℃×5분∼60분의 불활성 가스 치환 또는 진공 분위기에서의 소성 처리를 행하여 유전층으로 하는 소성 공정.

(D) 얻어진 유전층 위에 제1 도전층을 형성하여 커패시터층 형성재로 하는 제1 도전층 형성 공정.

또한, 상기 졸겔법에 의해 산화물 유전막을 형성하는 경우에는, 이하의 (a)∼(d)의 공정을 거쳐 얻어지는 것을 채용하는 것도 바람직하다.

(b) 상기 졸겔 용액을, 제2 도전층으로 하는 금속박의 표면에 도공하고, 산소 함유 분위기 중에서 120℃∼250℃×30초∼10분의 조건으로 건조하고, 산소 함유 분위기 중에서 270℃∼390℃×5분∼30분의 조건으로 열분해를 행하는 일련의 공정 을 1단위공정으로 하고, 이 1단위공정을 복수회 반복함에 있어, 1단위공정과 1단위공정의 사이에 임의로 550℃∼800℃×2분∼60분의 불활성 가스 치환 또는 진공 분위기에서의 예비 소성 처리를 하여 막두께 조정을 행하는 도공 공정.

그리고, 본건 발명에 따른 커패시터층 형성재의 제조에서, 상기 산화물 유전막의 표면에 도공하는 수지 바니시는, 수지 바니시 중량을 100wt%로 했을 때, 고형분량이 0.1wt%∼1.0wt%의 희박 수지 바니시를 사용하는 것이 바람직하다.

본건 발명에 따른 커패시터층 형성재를 사용한 프린트 배선판: 본건 발명에 따른 커패시터층 형성재는, 다층 프린트 배선판의 내장 커패시터층의 형성에 적합하게 사용할 수 있다.

[발명의 효과]

본건 발명에 따른 커패시터층 형성재는, 제1 도전층과 제2 도전층의 사이에 위치하는 유전층에 수지 성분을 함유시킴으로써, 상부 전극과 하부 전극의 단락 불량의 발생을 감소시켜, 리크 전류를 작게 한다. 그리고, 동시에 커패시터로서 사용할 때에는, 높은 전기용량과 낮은 유전손실을 나타내는 것이 된다. 이 유전층은 졸겔법, M0CVD법, 스퍼터링 증착법으로 형성된 산화물 유전막인 경우에 특히 효과를 발휘한다. 또한, 본건 발명에 따른 커패시터층 형성재의 제조 방법을 채용함으 로써, 졸겔법, MOCVD법, 스퍼터링 증착법으로 형성한 유전층의 리크 전류를 작게 하여, 유전 특성이 뛰어난 커패시터층 형성재의 효율 좋은 제조가 가능해진다.

[발명을 실시하기 위한 최량의 형태]

<본건 발명에 따른 커패시터층 형성재의 형태>

본건 발명에 따른 커패시터층 형성재의 기본적 구성은, 상부 전극 형성에 사용하는 제1 도전층과 하부 전극 형성에 사용하는 제2 도전층의 사이에 유전층을 구비하는 커패시터층 형성재에 있어서, 그 유전층은 졸겔법, MOCVD법, 스퍼터링 증착법의 어느 것으로 형성한 산화물 유전막이며, 그 산화물 유전막을 구성하는 입자 사이에 수지 성분을 함침시킨 것을 특징으로 한 것이다.

유전층: 이 커패시터층 형성재의 유전층에는, 고용량으로 전하를 축적하기 위한 높은 전기용량이 요구되어, 축적한 전하가 유출하는 리크 전류는 작을수록 바람직한 것이다. 그래서, 본건 발명자 등이, 본건 발명에 따른 것과 동일한 구성을 갖는 커패시터층 형성재를 사용하여, 커패시터 회로를 형성하고, 리크 전류의 발생 용이성 및 메커니즘을 검증했다. 그 결과, 졸겔법으로 형성한 산화물 유전막을 유전층으로 했을 경우의 리크 전류는, 산화물 유전막의 결정립계 및 구조 결함을 경유하여 흐를 가능성이 높음이 밝혀져 왔다. 즉, 산화물 유전막의 조직이 미세하여, 결정립계가 많은 상태에서의 리크 전류는 커진다. 이에 대하여, 산화물 유전막의 조직이 일정한 범위로 조대화하여, 결정립계가 적은 상태에서의 리크 전류는 작아, 고용량의 유전층으로 됨이 밝혀졌다.

특히, 일반적인 조건으로 졸겔법, MOCVD법, 스퍼터링 증착법의 어느 것으로 형성한 산화물 유전막에 관해서는, 그 결정 조직 내의 구조 결함이 많이 존재하므로, 산화물 유전막의 조직을 일정한 범위로 조대화하여, 결정립계가 적은 상태로 만들어내는 것은 곤란하다. 그래서, 졸겔법, MOCVD법, 스퍼터링 증착법의 어느 것으로 형성한 산화물 유전막에 수지 성분을 함침시켜, 리크 전류의 유로가 되는 구조 결함을 매설한다는 것에 착상한 것이다. 단, 후술하는 본건 발명에 따른 커패시터층 형성재의 제조 방법을 채용함으로써, 어느 정도의 조대화한 결정립을 갖는 유전층을 형성할 수 있으며, 이러한 경우에는 수지 함침과의 상승 효과가 얻어져 바람직하다.

그리고, 이 유전층은 졸겔법, MOCVD법, 스퍼터링 증착법의 어느 방법을 채용하여 형성한 것이더라도, 결과적으로, 원하는 상기 산화물 유전막으로서, (Ba₁ _-xSr_x)TiO₃(0≤x≤1)막 또는 BiZrO₃막의 어느 것을 얻을 수 있으면 되는 것이다. 여기서, (Ba₁ _- _xSr_x)TiO₃(0≤x≤1)막에서, x=0의 경우에는 BaTiO₃ 조성을 의미하고, x=1의 경우에는 SrTiO₃ 조성을 의미하게 된다. 그리고, 이 중간 조성으로서, (Ba_0.7Sr_0.3)TiO₃ 등이 존재한다

수지 성분: 여기서 말하는 수지 성분으로는, 에폭시계 수지를 주제(主劑)로 하여 사용한 수지 조성물을 사용하는 것이 바람직하다. 그 중에서도, 수지 성분 총량에 대하여, 에폭시 수지 40중량%∼70중량%, 폴리비닐아세탈 수지 20중량%∼50중량%, 멜라민 수지 또는 우레탄 수지 0.1중량%∼20중량%를 함유하며, 그 에폭시 수지의 5중량%∼80중량%가 고무 변성 에폭시 수지인 수지 조성물을 사용하는 것이 바람직하다.

여기에 사용되는 에폭시 수지로서는, 적층판 등이나 전자 부품의 성형용으로서 시판되고 있는 것이면 특별히 제한 없이 사용할 수 있다. 구체적으로 예시하면, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 노볼락형 에폭시 수지, o-크레졸 노볼락형 에폭시 수지, 트리글리시딜 이소시아누레이트, N,N-디글리시딜 아닐린 등의 글리시딜 아민 화합물, 테트라히드로프탈산 디글리시딜 에스테르 등의 글리시딜 에스테르 화합물, 테트라브로모비스페놀 A 디글리시딜 에테르 등의 브롬화 에폭시 수지 등이 있다. 이들 에폭시 수지는 1종 또는 2종 이상을 혼합하여 사용하는 것이 바람직하다. 또한, 에폭시 수지로서의 중합도나 에폭시 당량은 특별히 한정되지 않는다.

그리고, 에폭시계 수지의 「경화제」란, 디시안디아미드, 유기 히드라지드, 이미다졸류, 방향족 아민 등의 아민류, 비스페놀 A, 브롬화 비스페놀 A 등의 페놀류, 페놀 노볼락 수지 및 크레졸 노볼락 수지 등의 노볼락류, 무수 프탈산 등의 산무수물 등이다. 또한, 경화제는 1종류를 단독으로 사용해도, 2종류 이상을 혼합하여 사용해도 된다. 에폭시 수지에 대한 경화제의 첨가량은, 각각의 당량으로부터 저절로 도출되는 것이기 때문에, 원래 엄밀히 그 배합 비율을 명기할 필요성은 없는 것으로 생각한다. 따라서, 본건 발명에서는, 경화제의 첨가량을 특별히 한정하고 있지 않다.

그 밖에, 필요에 따라 적정량 첨가하는 경화 촉진제가 있다. 이 경화 촉진 제로는, 3급 아민, 이미다졸계, 요소계 경화 촉진제 등을 사용할 수 있다. 본건 발명에서는, 이 경화 촉진제의 배합 비율은 특별히 한정하고 있지 않다. 왜냐하면, 경화 촉진제는 유전층의 제조 공정에서의 생산 조건 등을 고려하여, 제조자가 임의로 선택적으로 첨가량을 정해도 되는 것이기 때문이다.

이 수지 조성물에 배합되는 에폭시 수지의 배합량은, 수지 성분 총량의 40중량%∼70중량%인 것이 바람직하다. 배합량이 40중량% 미만이면, 전기 특성으로서의 절연성 및 내열성이 열화한다. 한편, 70중량%을 초과하여 배합하면, 경화 중의 수지 흐름이 지나치게 커져, 유전층 내에서 수지 성분의 편재가 일어나기 쉬워진다

그리고, 에폭시 수지 조성물의 일부로서, 고무 변성 에폭시 수지를 사용하는 것이 바람직하다. 이 고무 변성 에폭시 수지는 접착제용이나 도료용으로서 시판되고 있는 제품이면 특별히 제한 없이 사용할 수 있다. 구체적으로 예를 들면, "EPICLON TSR-960"(상품명, 다이니폰 잉끼사제), "EPOTOHTO YR-102"(상품명, 도토 카세이사제), "스미에폭시 ESC-500"(상품명, 스미토모 가가쿠사제), "EPOMIK VSR 3531"(상품명, 미쓰이 세키유 가가쿠사제) 등이 있다. 이들 고무 변성 에폭시 수지는 1종류를 단독으로 사용해도, 2종류 이상을 혼합하여 사용해도 된다. 여기서의 고무 변성 에폭시 수지의 배합량은 전 에폭시 수지량의 5중량%∼80중량%이다. 고무 변성 에폭시 수지의 사용에 의해, 유전층 내로의 수지 성분의 정착을 촉진한다. 따라서, 그 고무 변성 에폭시 수지의 배합량이 5중량% 미만의 경우에는, 유전층 내로의 정착 촉진 효과는 얻어지지 않는다. 한편, 그 고무 변성 에폭시 수지의 배합량이 80중량%를 초과하는 것으로 하면 경화 후의 수지로서의 내열성이 저하한 다.

그리고, 그 에폭시 수지 조성물에 사용되는 폴리비닐아세탈 수지는 폴리비닐알코올과 알데히드류의 반응에 의해 합성되는 것이다. 현재, 폴리비닐아세탈 수지로서, 다양한 중합도의 폴리비닐알코올과 1종 또는 2종류 이상의 알데히드류의 반응물이 도료용이나 접착제용으로서 시판되고 있는데, 본건 발명에서는 알데히드류의 종류나 아세탈화도에는 특별히 제한 없이 사용할 수 있다. 또한, 원료 폴리비닐알코올의 중합도는 특별히 한정되지 않지만, 경화 후의 수지로서의 내열성이나 용제에 대한 용해성을 고려하면, 중합도 2000∼3500의 폴리비닐알코올로 합성된 제품의 사용이 바람직하다. 또한, 분자 내에 카르복시기 등을 도입한 변성 폴리비닐아세탈 수지도 시판되고 있는데, 조합되는 에폭시 수지와의 상용성에 문제가 없으면, 특별히 제한 없이 사용할 수 있다. 절연층에 배합되는 폴리비닐아세탈 수지의 배합량으로서는 수지 조성물 총량의 20중량%∼50중량%이다. 그 배합량이 20중량% 미만이면, 수지로서의 유동성을 개량하는 효과가 얻어지지 않는다. 한편, 그 배합량이 50중량%를 초과하면 경화 후의 절연층의 흡수율이 높아지므로, 유전층의 구성 재로서는 매우 바람직하지 않은 것이 된다.

본건 발명으로 사용하는 수지 조성물은, 상기 성분에 더하여, 상기 폴리비닐아세탈 수지의 가교제로서 멜라민 수지 또는 우레탄 수지를 배합시키는 것이 바람직하다. 여기서 사용되는 멜라민 수지로서는 도료용으로서 시판되고 있는 알킬화 멜라민 수지를 사용할 수 있다. 구체적으로 예시하면, 메틸화 멜라민 수지, n-부틸화 멜라민 수지, iso-부틸화 멜라민 수지, 및 이들의 혼합 알킬화 멜라민 수지가 있다. 멜라민 수지로서의 분자량이나 알킬화도는 특별히 한정되지 않는다.

그 우레탄 수지로서는, 접착제용, 도료용으로서 시판되고 있는, 분자 중에 이소시아네이트기를 함유한 수지를 사용할 수 있다. 구체적으로 예시하면, 톨릴렌 디이소시아네이트, 디페닐메탄 디이소시아네이트, 폴리메틸렌폴리페닐 폴리이소시아네이트 등의 폴리이소시아네이트 화합물과 트리메틸올프로판이나 폴리에테르 폴리올, 폴리에스테르 폴리올 등의 폴리올류의 반응물이 있다. 이들 화합물은 수지로서의 반응성이 높아, 분위기 중의 수분에 의해 중합하는 경우가 있으므로, 본건 발명에서는, 이 결함이 일어나지 않도록, 이들 수지를 페놀류나 옥심류로 안정화한 블록 이소시아네이트라 불리는 우레탄 수지의 사용이 바람직하다.

본건 발명에서의 수지 조성물에 첨가하는 멜라민 수지 또는 우레탄 수지의 배합량은 수지 조성물 총량의 0.1중량%∼20중량%이다. 그 배합량이 0.1중량% 미만에서는 폴리비닐아세탈 수지의 가교 효과가 불충분해져, 절연층의 내열성이 저하하고, 20중량%를 초과하여 배합하면, 유전층 내에서의 정착성이 열화한다.

이 수지 조성물에는, 상기 필수 성분에 더하여, 탈크나 수산화알루미늄으로 대표되는 무기 충전제, 소포제(消泡劑), 레벨링제, 커플링제 등의 첨가제를, 원하면 사용할 수도 있다. 이들은 유전층에 대한 수지 성분의 침투성을 개량시키고, 난연성 향상, 비용의 저감 등에 효과가 있다.

이상에서 기술한 수지 조성물은, 유전층 내로의 함침이 용이해지도록, 용제를 사용하여 고형분량을 일정한 범위로 제어한 희박 수지 바니시로서 사용한다. 이것에 관해서는 후술한다.

유전층 내의 첨가 성분: 또한, 상기 산화물 유전막에 망간, 규소, 니켈, 알루미늄, 란탄, 니오븀, 마그네슘, 주석에서 선택되는 1종 또는 2종 이상을 포함시켜, 결정립계에 편석시킴으로써, 리크 전류의 유로를 차단하는 것도 바람직하다. 그 중에서도, 망간을 사용하는 것이 바람직하다. 이 망간은, 유전막의 내부에서는 망간 산화물로서 존재하고 있다고 생각되며, 졸겔법 등으로 얻어진 산화물 유전막의 결정립계에 편석시키는 것을 일의로 하여, 리크 전류의 유로의 차단 효율이 높아진다. 이때, 그 산화물 유전막에 포함시키는 망간량은 0.01mol%∼5.00mol%로 하는 것이 바람직하다. 그 망간량이 0.01mol% 미만의 경우에는, 졸겔법으로 얻어진 산화물 유전막의 결정립계에의 망간의 편석이 불충분하여, 양호한 리크 전류의 감소 효과가 얻어지지 않는다. 한편, 그 망간량이 5.00mol%를 초과하는 경우에는, 졸겔법으로 얻어진 산화물 유전막의 결정립계에의 망간의 편석이 과잉으로 되어, 유전막이 취화(脆化)하여 인성(靭性)을 잃게 되어, 에칭법으로 상부 전극 형상 등을 가공할 때의 에칭액 샤워 등에 의해 유전층 파괴가 일어나는 등의 결함이 생기기 쉬워지는 것이다. 또한, 망간량이 과잉으로 되면, 이하에 기술하는 제조 방법에서 산화물 결정 조직의 성장이 억제되는 경향도 있다. 따라서, 망간을 상술한 범위로 포함하는 조성을 채용함으로써, 커패시터로서의 리크 전류를 보다 작게 하여 장수명화를 달성하는 것이다. 또한, 보다 바람직하게는, 그 산화물 유전막에 포함시키는 망간량은 0.25mol%∼1.50mol%이다. 보다 확실히 산화물 유전막의 품질을 확보하기 위해서이다. 또한, 산화물 유전막이란, 페로부스카이트 구조를 갖는 유전막이며, 이 산화물 유전막에 산화망간 성분이 포함되어 있다고 명시되어 있지 않는 한, 산화망간을 포함하지 않는다.

또한, 망간이 산화물 결정 격자 내에 치환 배치되는 경우도 상정된다. 일반적으로 산화물 유전막은 저산소분압하에서의 결정화에 의해 산소 결손이 생긴다. 이 때문에 티탄의 가수가 4가에서 3가로 환원되고, 이 가수가 다른 티탄 원자 사이의 전자 호핑(hopping)에 의해 절연성이 저하한다고 한다. 그러나, 적절한 양의 망간이 산화물 결정 내에 치환 고용(固溶)되었을 경우, 2가 또는 3가의 원자가 배치를 취하여, 산소 결손을 보상할 수 있어, 티탄의 환원이 일어나지 않아 절연성을 향상시키는 효과를 기대할 수 있다.

유전층의 두께: 그리고, 본건 발명에 따른 산화물 유전층의 형성 방법으로 형성하는 상기 유전층은, 두께가 20nm∼1㎛인 것이 바람직하다. 이 유전층의 두께가 얇을수록 전기용량이 향상되기 때문에, 보다 얇을수록 바람직한 것이다. 그러나, 유전층의 두께가 20nm 미만이 되면, 설사 유전층에 상기 망간, 규소 등의 첨가를 행했다고 하더라도, 리크 전류를 작게 하는 효과가 없어져, 절연 파괴가 조기에 일어나기 때문에 장수명화가 불가능하다. 이에 대하여, 전기용량이 작아도 좋은 것이라면, 유전막의 두께는 두꺼워도 상관없다. 그러나, 시장에서 요구되고 있는 커패시터 회로의 전기용량 등의 요구치를 고려하면, 이 1㎛ 정도의 두께가 상한이라고 생각한다.

제2 도전층 (하부 전극): 제2 도전층으로는, 졸겔법, MOCVD법, 스퍼터링 증착법의 어느 방법을 채용하여 유전층을 형성할지에 따라, 거기서 부하되는 열을 고려하여, 각종의 것을 선택적으로 사용할 수 있다. 즉, 구리, 니켈, 코발트, 금, 백 금 등 각종 재질의 도전성 재료를 사용할 수 있다.

그러나, 졸겔법을 이용하여 유전층을 형성하는 경우에는, 고온이 부하되므로, 내열성 금속 중, 니켈층 또는 니켈 합금층을 제2 도전층으로서 채용하는 것이 바람직하다.

여기서 말하는 니켈층 또는 니켈 합금층은, 주로 금속박을 사용하는 것을 의도하고 있다. 따라서, 니켈층이란, 소위 순도가 99.9%(기타, 불가피 불순물) 이상의 순 니켈박으로 형성되는 층이다. 그리고, 니켈 합금층이란, 예를 들면 니켈-인 합금을 사용하여 형성되는 층이다. 여기서 말하는 니켈-인 합금의 인 함유량은 0.1wt%∼11wt%인 것이 바람직하다. 니켈-인 합금층의 인 성분은, 커패시터층 형성재의 제조 및 통상의 프린트 배선판의 제조 프로세스에서 고온 부하되는 경우가 있으면, 유전층의 내부로 확산하여, 유전층과의 밀착성을 열화시켜, 유전율에도 변화를 주고 있다고 생각된다. 그러나, 적정한 인 함유량을 구비한 니켈-인 합금층은, 커패시터로서의 전기 특성을 향상시킨다. 인 함유량이 0.1wt% 미만의 경우에는, 순 니켈을 사용했을 경우와 다르지 않게 되어, 합금화하는 것의 의의가 없어지는 것이다. 이에 대하여, 인 함유량이 11wt%를 초과하면, 유전층의 계면에 인이 편석 하여, 유전층과의 밀착성이 열화하여, 박리하기 쉬운 것으로 되는 것이다. 따라서, 인 함유량은 0.1wt%∼11wt%의 범위가 바람직하다. 그리고, 유전층과의 보다 안정한 밀착성을 확보하기 위해서는, 인 함유량이 0.2wt%∼3wt%의 범위이면 공정에 일정한 편차가 있더라도 안정한 품질의 커패시터 회로의 형성이 가능해진다. 또한, 최적인 범위를 굳이 지적하면, 인 함유량이 0.25wt%∼1wt%에서 가장 양호한 유 전층과의 밀착성을 확보하며, 동시에 양호한 유전율도 확보할 수 있는 것이다. 또한, 본건 발명에서의 인 함유량은, [P 성분 중량]/[Ni 성분 중량]×100(wt%)로 하여 환산한 값이다.

본건 발명에서 말하는 니켈박 및 니켈 합금박이란, 압연법 및 전해법 등으로 얻어진 물(物)의 모두를 포함한다. 그리고, 금속박의 최표층으로, 이들 니켈 또는 니켈 합금층을 구비한 복합박과 같은 것도 포함하는 개념으로서 기술하고 있다. 예를 들면, 제2 도전층을 구성하는 재료로서, 구리박의 표면에 니켈층 또는 니켈 합금층을 구비한 복합재를 사용할 수도 있다.

이와 같은 물성을 구비하는 한, 불소 수지 기판, 액정 폴리머 등을 기판 재료로 한 프린트 배선판에서의, 300℃∼400℃의 고온 가공 프로세스를 거치더라도 강도의 열화는 거의 없고, 결과로서, 이 금속박을 제2 도전층으로 사용한 커패시터층 형성재의 품질 열화도 거의 없게 된다. 또한, 본건 발명에서 말하는 니켈박 및 니켈 합금박의 결정 조직은, 결정립이 가능한 한 가늘어 강도를 향상시킨 것임이 바람직하다. 더욱 구체적으로 말하면, 평균 결정 입경 0.5㎛ 이하의 레벨로 미세화되어, 기계적 강도가 높은 물성을 구비하는 것이 바람직한 것이다.

그리고, 제2 도전층의 두께는, 1㎛∼100㎛인 것이 바람직한 것이다. 상기 두께가 1㎛ 미만에서는, 커패시터 회로를 형성했을 때의 전극으로서의 신뢰성이 현저히 뒤떨어지고, 그 표면에 유전층을 형성하는 것이 매우 곤란해진다. 한편, 100㎛를 초과하는 두께로 함에는, 실용상 거의 요구가 없다. 또한, 제2 도전층의 두께를 10㎛ 이하로 하는 경우에는, 취급이 곤란해진다. 그래서, 제2 도전층을 구성 하는 금속박이, 접합 계면을 거쳐, 캐리어 박과 적층된 캐리어 박 부착 금속박을 사용하는 것이 바람직하다. 캐리어 박은, 본건 발명에서 말하는 커패시터층 형성재로 가공하고, 이후의 단계에서 제거하면 된다.

이상에서 기술한 제2 도전층의 구성에 사용하는 니켈박 또는 니켈 합금박은 전해법 또는 압연법으로 제조한 것을 사용할 수 있다. 이들 제조 방법에 관하여, 특별히 한정은 없다. 특히, 압연법은 잉곳의 성분을 야금적 프로세스로 제조하고, 그것을 적당한 소둔 작업을 행하면서 압연롤로 박(箔) 형상으로 가공하는 것이며, 종래부터의 방법을 채용하면 충분한 것이다.

이에 대하여, 전해법의 경우에는, 그 전해액, 전해 조건 등에 따라 석출되는 금속 조직이 다르고, 결과적으로 물리적 강도에도 영향을 준다. 그러나, 니켈층을 형성하는 경우에는, 니켈 도금액으로서 알려진 용액을 널리 사용할 수 있다. 예를 들면, (i) 황산니켈을 사용하여 니켈 농도가 5∼30g/l, 액온 20∼50℃, pH 2∼4, 전류 밀도 0.3∼10A/dm²의 조건, (ii) 황산니켈을 사용하여 니켈 농도가 5∼30g/l, 피로인산칼륨 50∼500g/l, 액온 20∼50℃, pH 8∼11, 전류 밀도 0.3∼10A/dm²의 조건, (iii) 황산니켈을 사용하여 니켈 농도가 10∼70g/l, 붕산 20∼60g/l, 액온 20∼50℃, pH 2∼4, 전류 밀도 1∼50A/dm²의 조건, 기타 일반의 와트욕 조건으로 하는 등이다.

그리고, 니켈-인 합금박을 전해로 제조하는 경우에는, 인산계 용액을 전해액으로서 사용한다. 이 경우, (i) 황산니켈 농도 120g/l∼180g/l, 염화니켈 농도 35g/l∼55g/l, H₃PO₄ 농도 3g/l∼5g/l, H₃PO₃ 농도 2g/l∼4g/l, 액온 70℃∼95℃, pH 0.5∼1.5, 전류 밀도 5A/dm²∼50A/dm²의 조건, (ii) 황산니켈 농도가 180g/l∼280g/l, 염화니켈 농도 30g/l∼50g/l, H₃BO₃ 농도 16g/l∼25g/l, H₃PO₃ 농도 1g/1∼5g/l, 액온 45℃∼65℃, 전류 밀도 5A/dm²∼50A/dm²의 조건 등을 채용하는 것이다. 또한, 시판되는 무전해 도금액을 사용하여, 무전해법으로 니켈-인 합금층을 형성할 수도 있지만, 제막 속도의 점에서 공업적 생산성을 만족시키지 못한다.

제1 도전층: 그리고, 제1 도전층은, 유전층 위에, 금속박을 사용하여 적층하는 방법, 도금법으로 도전층을 형성하는 방법, 스퍼터링 증착 등의 방법으로 형성되는 것이며, 통상 0.1㎛∼50㎛ 정도의 두께가 채용된다.

<본건 발명에 따른 커패시터층 형성재의 제조 형태>

본건 발명에 따른 커패시터층 형성재의 제조 방법은, 하부 전극의 구성재의 표면에, 졸겔법, MOCVD법, 스퍼터링 증착법의 어느 것으로 산화물 유전막을 형성하고, 그 산화물 유전막의 표면에, 수지 바니시를 도공하여 함침시켜, 수지 건조, 수지 경화하여 유전층을 형성하고, 그 후, 그 유전층 위에 상부 전극 구성층을 마련하는 것을 특징으로 한 것이다. 여기서 말하는, 졸겔법, MOCVD법, 스퍼터링 증착법에 관하여, 특별히 한정은 없다. 결과로서, 원하는 상기 산화물 유전막으로서, (Ba_1-xSr_x)TiO₃(0≤x≤1)막 또는 BiZrO₃(0≤x≤1)막의 어느 것을 얻을 수 있으면 되는 것이다.

여기서, 산화물 유전막의 표면에 도공하는 수지 바니시는, 상기 수지 성분을, 유기 용제를 사용하여 용해하여, 고형분량 0.1wt%∼1.0wt%의 수지 바니시로 한 것이다. 여기서, 고형분량이 0.1wt% 미만의 경우에는 점도가 지나치게 낮아서, 유전층 중에 유기 성분이 잔류하지 않아, 수지 함침을 행하는 의의가 없어진다. 한편, 고형분량이 1.0wt%를 초과하면, 도공 공정에 편차가 있으며, 스핀 코터로 과잉량의 수지를 도공하는 상황이 되었을 때, 점도가 지나치게 높기 때문에, 유전층 위에 수지막을 형성하게 되어, 결과로서 전기용량 밀도가 저하하기 때문에 바람직하지 않다. 도 1에는, 고형분량이 0.3wt%의 적정한 범위의 수지 바니시를 함침시킨 커패시터층 형성재의 단면을 FIB-SIM으로 관찰한 관찰상을 나타내고 있다. 도 1로부터 명백한 바와 같이, 유전층(1)은, 상부 전극(2)과 하부 전극(3) 사이에 위치하고 있으며, 유전층(1)의 내부에는 함침한 수지 성분을 흑점 형상으로 관찰할 수 있다. 이에 대하여, 도 2에는, 고형분량이 0.05wt%로 낮은 수지 바니시를 함침시킨 커패시터층 형성재의 단면을 FIB-SIM으로 관찰한 관찰상을 나타내고 있다. 이 도 2로부터 명백한 바와 같이, 유전층(1)의 내부에는 함침시킨 수지 성분이 잔류하고 있지 않기 때문에, 흑점 형상의 부위를 관찰할 수 없다. 또한, 도 3에는, 고형분량이 2.2wt%로 높은 수지 바니시를 함침시킨 커패시터층 형성재의 단면을 FIB-SIM으로 관찰한 관찰상을 나타내고 있다. 이 도 3으로부터 명백한 바와 같이, 유전층(1)의 내부에는 함침시킨 수지 성분이 충분히 함침하지 않고, 유전층(1)의 내부에는 흑점 형상의 부위를 관찰할 수 있지만, 침투하지 않은 수지 성분이, 유전층(1) 위에 수지막(4)으로 형성되어 있다.

따라서, 수지 바니시의 고형분량을 0.1wt%∼1.0wt%의 범위로 하여, 양호한 유전층 내로의 침투성을 확보해야 한다. 유기 용제로서 사용할 수 있는 것은, 예를 들면 에틸메틸케톤과 시클로펜타논의 어느 1종의 용제 또는 이들의 혼합 용제를 사용하여 용해한 것이다. 에틸메틸케톤과 시클로펜타논은 190℃ 정도의 가열에 의해 효율 좋게 휘발 제거함이 용이하고, 또한, 휘발 가스의 정화 처리도 용이하다. 게다가, 수지 용액의 점도를, 유전층에 함침시키는 데 가장 적합한 점도로 조절함이 용이하기 때문이다. 그리고, 에틸메틸케톤과 시클로펜타논의 혼합 용제를 사용하여 용해하는 것은, 환경적인 견지에서 바람직한 것이다. 혼합 용제로 하는 경우의, 혼합 비율에도 특별히 한정은 없지만, 시클로펜타논을 사용하는 경우에는, 휘발 제거의 속도를 생각하여, 에틸메틸케톤을 그 공존 용매로 하는 것이 바람직한 것이다. 단, 여기에 구체적으로 든 용제 이외에도, 본건 발명에서 사용하는 모든 수지 성분을 용해할 수 있는 것이면, 그 사용이 가능하다.

그리고, 이 수지 바니시를 유전층의 표면에 도포하기 위해서는, 각종 방법을 채용할 수 있다. 그러나, 수지 바니시의 고형분량이, 통상의 수지 바니시에 비하여 매우 희박하기 때문에, 스핀 코팅법을 채용하여 도공하는 것이 도공의 균일성을 유지하는 관점에서 바람직하다.

그리고, 특히 졸겔법을 이용하여 산화물 유전막의 형성을 행하는 경우에는, 입경(장경)이 50nm∼300nm의 산화물 결정 조직이 얻어지기 때문에, 이하의 (A)∼(C)의 공정을 거치는 것이 바람직하다. 산화물 유전막의 결정 조직은 가능한 한 큰 입경을 갖는 것이 바람직하다. 입경을 가능한 한 크게 할 수 있으면, 리크 경 로가 되는 결정립계의 존재 비율을 감소시킬 수 있기 때문이다. 본건 발명자 등의 연구에 의하면, 결정 입경으로 한정하여 말하면, 그 유전층의 조대화 결정 조직이 두께 방향 및 평면 방향으로 성장하고, 또한, 입경(장경)이 50nm∼300nm의 산화물 결정 조직을 포함하는 것으로 했을 경우에, 리크 전류가 적어지고, 또한, 고전기용량의 유전층으로 되어, 더욱 장기 사용에 견디는 장수명화를 달성할 수 있음이 밝혀졌다. 여기서 말하는 입경이란, 유전층의 단면을 집속 이온빔 가공하여, 투과형 전자현미경으로 1000000배로 관찰했을 때의 관찰상으로부터 직접 관찰한 조대 입자의 장경을 측정한 결정립의 크기이며, 엄밀한 의미에서의 입경이라고는 할 수 없지만, 조대화한 결정립의 존재를 명백히 하기 위한 지표로서는 하등 문제가 없다. 관찰된 입경(장경)이 50nm 미만의 것밖에 존재하지 않는 경우(특히, 아모퍼스)에는, 종래의 졸겔법으로 얻어진 산화물 유전막과 비교하여, 저전압 인가하에서는 아모퍼스 쪽이 리크는 작고, 조금 전압을 올리면 갑자기 리크가 증가한다. 따라서 전체로 판단하여, 리크 전류의 감소도, 전기용량의 증가도 현저해지지 않는다. 한편, 유전층을 구성하는 산화물 결정 조직의 입경(장경)이 300nm를 초과하는 레벨의 결정립을 얻기 위해서는, 매우 특수한 제조 조건을 적용해야만 하며, 실질적인 공업적 규모에서의 생산이 불가능하다.

(A) 공정: 원하는 산화물 유전막을 제조하기 위한 졸겔 용액을 제조하기 위한 용액 제조 공정. 이 공정에 관하여, 특별한 제한은 없고, 시판되는 제조제(製造劑)를 사용해도, 스스로 배합해도 상관없다. 결과로서, 원하는 (Ba₁ _- _xSr_x)TiO₃(0 ≤x≤1)막 또는 BiZrO₃(0≤x≤1)막의 어느 것을 얻을 수 있으면 되는 것이다.

(B) 공정: 상기 졸겔 용액을, 제2 도전층으로 하는 금속박의 표면에 도공하고, 산소 함유 분위기 중에서 120℃∼250℃×30초∼10분의 조건으로 건조하고, 산소 함유 분위기 중에서 270℃∼390℃×5분∼30분의 조건으로 열분해를 행하는 일련의 공정을 1단위공정으로 하고, 이 1단위공정을 복수회 반복하여 막두께 조정을 행하는 도공 공정. 이 공정이, 종래의 졸겔법에서의 제조 방법과 다르며, 제조 방법상의 특징을 구비하는 것이 된다. 여기서, 졸겔 용액을, 제2 도전층으로 하는 금속박의 표면에 도공할 때의 도공 수단에 관해서는 특별히 한정을 요하지 않는다. 그러나, 막두께의 균일성 및 졸겔 용액의 특질 등을 고려하면, 스핀 코터를 사용하는 것이 바람직하다.

그리고, 졸겔 용액의 도공이 완료되면, 산소 함유 분위기 중에서 120℃∼250℃×30초∼10분의 조건으로 건조하고, 산소 함유 분위기 중에서 270℃∼390℃×5분∼30분의 조건으로 열분해를 행한다. 이때의 건조 조건은, 120℃∼250℃×30초∼10분의 조건으로 행하며, 이 조건을 벗어나면, 건조가 불충분하여, 후의 열분해 후의 유전막 표면에 거침이 생기거나, 건조가 과잉으로 되면, 후의 열분해 반응이 불균일해져, 얻어지는 유전막의 장소적인 품질 편차가 발생하기 쉬워진다. 이 건조 및 열분해를 행할 때에는, 산소 함유 분위기에서 행한다. 즉, 환원 분위기에서 행하면 유기물의 분해가 촉진되지 않는다.

상기 건조가 종료되면, 산소 함유 분위기 중에서 270℃∼390℃×5분∼30분의 조건으로 열분해를 행한다. 여기서, 채용한 열분해 온도가 매우 특징적이다. 종래의 열분해 온도로는 450℃∼550℃의 온도 범위가 채용되어 왔다. 이에 대하여, 본건 발명에 따른 제조 방법에서는, 제2 도전층의 여분의 산화를 방지하기 위하여 270℃∼390℃라는 저온역에서의 열분해 온도를 채용하고 있는 것이다. 여기서 열분해 온도를 270℃ 미만으로 하면, 아무리 장시간의 가열을 계속하더라도 양호한 열분해가 일어나기 어려워, 생산성이 나빠짐과 동시에, 양호한 커패시터 특성이 얻어지지 않는다. 한편, 유전막은 제2 도전층의 표면 위에 형성하는 것이며, 390℃를 초과하는 가열을 행하면, 유전막과 제2 도전층의 계면에서, 제2 도전층의 표면 산화가 현저히 나타나게 된다. 그러나, 대량 생산을 행함에 있어서의 공정의 편차와 품질의 안전성을 고려하면, 그 이하의 온도인 370℃ 정도를 상한으로 하는 것이 바람직하다. 그리고, 가열 시간은 채용하는 분해 온도와 졸겔 용액의 성상에 의해 정해지는 것이지만, 상기의 가열 온도 범위를 채용하는 것을 전제로, 5분 미만의 가열에서는 충분한 열분해가 행해지지 않는다. 또한, 가열 시간이 30분을 초과하면, 상기 온도 범위에서도 제2 도전층 표면의 산화가 진행되는 것이다

상술한 (B)의 공정은, 복수회 반복하여, 원하는 막두께로 하는 조정이 행해진다. 반복할 때의, 건조 및 열분해 조건에 관해서도, 상술한 것과 동일한 조건을 이용할 수 있다.

(C) 공정: 그리고, 최종적으로 550℃∼800℃×5분∼60분의 불활성 가스 치환 또는 진공 분위기에서의 소성 처리를 행하여 유전층으로 하는 소성 공정. 이 소성 공정을 거쳐, 최종적인 유전층이 된다. 이 소성 공정에서는, 금속재인 제2 도전층 의 산화 열화를 방지하기 위하여, 불활성 가스 치환 또는 진공 분위기에서 가열을 행한다. 이때의 가열 온도로는, 550℃∼800℃×5분∼60분의 조건을 채용한다. 이 온도 조건 미만의 가열에서는, 소성이 곤란하여, 제2 도전층과의 밀착성이 뛰어나고, 산화물 결정 조직이 적절히 비대화한 양호한 유전막이 얻어지지 않는 것이다. 그리고, 이 온도 조건을 초과하는 과잉의 가열을 행하면, 유전막의 열화 및 제2 도전층의 물리적 강도의 열화가 진행되어, 기계적 강도가 뛰어난 커패시터층 형성재가 얻어지지 않을 뿐만 아니라, 커패시터 특성인 높은 전기용량 및 장수명화를 도모할 수 없게 된다.

또한, 특히 졸겔법을 이용하여 산화물 유전막의 형성을 행하는 경우에는, 결정 입경을 가능한 한 크고, 또한, 치밀한 것으로 하기 위하여, 이하의 (a)∼(c)의 공정을 거치는 것이 바람직하다.

(a) 공정: 이 공정은, 원하는 산화물 유전막을 제조하기 위한 졸겔 용액을 제조하기 위한 용액 제조 공정이다. 이 공정에 관하여, 특별한 제한은 없고, 시판되는 제조제를 사용해도, 스스로 배합해도 상관없다. 결과적으로, 원하는 상기 산화물 유전막으로서, (Ba₁ _- _xSr_x)TiO₃(0≤x≤1)막 또는 BiZrO₃(0≤x≤1)막의 어느 것을 얻을 수 있으면 되는 것이다.

(b) 공정: 이 공정은, 상기 졸겔 용액을 제2 도전층의 표면에 도공하고(이하의 설명상, 단위 「도공」이라 칭함), 산소 함유 분위기 중에서 120℃∼250℃×30초∼10분의 조건으로 건조하고(이하의 설명상, 단위 「건조」라 칭함), 산소 함유 분위기 중에서 270℃∼390℃×5분∼30분의 조건으로 열분해를 행하는(이하의 설명상, 단위 「열분해」라 칭함) 일련의 공정을 1단위공정으로 하고, 이 1단위공정을 복수회 반복함에 있어, 1단위공정과 1단위공정의 사이에 적어도 1회 이상의 550℃∼800℃×2분∼60분의 불활성 가스 치환 또는 진공 분위기에서의 예비 소성 처리를 하여 막두께 조정을 행하는 도공 공정이다.

즉, 이 공정에서는, 도공 → 건조 → 열분해의 연속한 일련의 공정을 1단위공정이라 칭하고 있다. 그리고, 종래의 방법에서는, 간단히 이 1단위공정을 복수회 반복하고, 최종적으로 소성하였다. 이에 대하여 본건 발명에서는, 1단위공정을 복수회 반복하는 도중에, 적어도 1회 이상의 예비 소성 공정을 마련하는 것이다. 따라서, 예를 들면 6회의 1단위공정을 반복하여 행하는 경우로 생각하면, 1회의 예비 소성 공정을 마련한다고 하면, 1단위공정(1회째) → 예비 소성 공정 → 1단위공정(2회째) → 1단위공정(3회째) → 1단위공정(4회째) → 1단위공정(5회째) → 1단위공정(6회째)의 프로세스를 채용하는 등이다. 그리고, 2회의 소성 공정을 마련한다고 하면, 1단위공정(1회째) → 예비 소성 공정 → 1단위공정(2회째) → 1단위공정(3회째) → 예비 소성 공정 → 1단위공정(4회째) → 1단위공정(5회째) → 1단위공정(6회째)의 프로세스를 채용하는 등이다. 또한, 모든 1단위공정 사이에 소성 공정을 마련한다고 하면, 1단위공정(1회째) → 예비 소성 공정 → 1단위공정(2회째) → 예비 소성 공정 → 1단위공정(3회째) → 예비 소성 공정 → 1단위공정(4회째) → 예비 소성 공정 → 1단위공정(5회째) → 예비 소성 공정 → 1단위공정(6회째)의 프로세스를 채용하게 된다.

종래의 졸겔법으로 얻어진 산화물 유전막의 결정 상태는, 미세한 결정립이 존재하고, 결정립 내에 다수의 보이드를 확인할 수 있다. 이것은 졸겔액에 포함되는 유기 성분이, 소성 시에 증발 기산(氣散)하기 때문이라고 생각된다. 이에 대하여, 이 (b)공정을 채용함으로써, 산화물 유전막의 조직이, 막밀도가 높고 치밀하여, 결정립 내의 보이드 등의 구조 결함이 적은 상태가 된다. 따라서, 여기에 수지 성분을 함침시키면, 보다 리크 전류는 작고, 고용량의 유전층을 구비하는 커패시터층 형성재가 얻어진다.

여기서, 1단위공정의 도공에 관하여 기술한다. 졸겔 용액을 금속 기재의 표면에 도공할 때의 도공 수단에 관해서는, 특별히 한정을 요하지 않는다. 그러나, 막두께의 균일성 및 졸겔 용액의 특질 등을 고려하면, 스핀 코터를 사용하는 것이 바람직하다.

그리고, 여기서 말하는 금속 기재로는, 상술한 바와 동일한 이유에서 니켈층 또는 니켈 합금층을 사용하는 것이 바람직하다.

다음에, 1단위공정의 건조에 관하여 기술한다. 졸겔 용액의 도공이 완료되면, 산소 함유 분위기 중에서 120℃∼250℃×30초∼10분의 조건으로 건조하고, 산소 함유 분위기 중에서 270℃∼390℃×5분∼30분의 조건으로 열분해를 행한다. 이때의 건조 조건은, 120℃∼250℃×30초∼10분의 조건으로 행해지며, 이 조건을 벗어나면, 건조가 불충분하여 후의 열분해 후의 유전막 표면에 거침이 생기거나, 건조가 과잉으로 되면, 후의 열분해 반응이 불균일해져, 얻어지는 유전막의 장소적인 품질 편차가 발생하기 쉬워진다. 이 건조 및 열분해를 행할 때에는, 산소 함유 분 위기에서 행한다. 즉, 환원 분위기에서 행하면 유기물의 분해가 촉진되지 않는다.

또한, 1단위공정의 열분해에 관하여 기술한다. 상기 건조가 종료되면, 산소 함유 분위기 중에서 270℃∼390℃×5분∼30분의 조건으로 열분해를 행한다. 여기서, 채용한 열분해 온도가 매우 특징적이다. 종래의 열분해 온도로는 450℃∼550℃의 온도 범위가 채용되어 왔다. 이에 대하여, 본건 발명에 따른 제조 방법에서는, 금속 기재의 여분의 산화를 방지하기 위하여 270℃∼390℃라는 저온역에서의 열분해 온도를 채용하고 있는 것이다. 여기서 열분해 온도를 270℃ 미만으로 하면, 아무리 장시간의 가열을 계속하더라도 양호한 열분해가 일어나기 어려워, 생산성이 나빠짐과 동시에, 양호한 커패시터 특성이 얻어지지 않는다. 한편, 유전막은, 금속 기재의 표면 위에 형성하는 것이며, 390℃를 초과하는 가열을 행하면, 유전막과 금속 기재의 계면에서, 금속 기재의 표면 산화가 현저히 나타나게 된다. 그러나, 대량 생산을 행함에 있어서의 공정의 편차와 품질의 안전성을 고려하면, 그 이하의 온도인 370℃ 정도를 상한으로 하는 것이 바람직하다. 그리고, 가열 시간은 채용하는 분해 온도와 졸겔 용액의 성상에 의해 정해지는 것이지만, 상기의 가열 온도 범위를 채용하는 것을 전제로, 5분 미만의 가열에서는 충분한 열분해가 행해지지 않는다. 또한, 가열 시간이 30분을 초과하면, 상기 온도 범위에서도 금속 기재 표면의 산화가 진행되는 것이다.

그리고, 상술한 1단위공정과 1단위공정의 사이에 마련하는 예비 소성 공정은, 550℃∼800℃×2분∼60분의 불활성 가스 치환 또는 진공 분위기에서의 소성 처리를 행한다. 이 조건은, 이하에 기술하는 (c) 공정과 동일하기 때문에, 그 설명 에서 수치의 임계적 의의 등을 기술하기로 한다.

(c) 공정: 이 공정은, 최종적으로 550℃∼800℃×5분∼60분의 불활성 가스 치환 또는 진공 분위기에서의 소성 처리를 행하여 유전층으로 하는 소성 공정이다. 이 소성 공정이 소위 본 소성 공정이며, 이 소성을 거쳐, 최종적인 유전층이 된다. 이 소성 공정에서는, 금속재인 기재의 산화 열화를 방지하기 위하여, 불활성 가스 치환 또는 진공 분위기에서 가열을 행한다. 이때의 가열 온도로는, 550℃∼800℃×5분∼60분의 조건을 채용한다. 이 온도 조건 미만의 가열에서는, 소성이 곤란하여, 기재와의 밀착성이 뛰어나고, 적정한 치밀함과 적당한 입도의 결정 조직을 구비하는 유전막이 얻어지지 않는 것이다. 그리고, 이 온도 조건을 초과하는 과잉의 가열을 행하면, 유전막의 열화 및 기재의 물리적 강도의 열화가 진행되어, 커패시터 특성인 높은 전기용량 및 장수명화를 도모할 수 없게 된다.

(본건 발명에 따른 커패시터층 형성재를 사용한 프린트 배선판)

본건 발명에 따른 커패시터층 형성재는, 다층 프린트 배선판의 내장 커패시터층의 형성에 적합하게 사용할 수 있다. 그 커패시터층 형성재의 양면에 있는 제1 도전층과 제2 도전층과 커패시터 회로 형상을 에칭법으로 형성하여, 다층 프린트 배선판의 구성 재료로서 사용하는 것이다. 또한, 제2 도전층으로, 상술한 니켈 또는 니켈 합금을 사용함으로써, 유전층과의 밀착성이 뛰어난 하부 전극을 형성할 수 있게 되며, 그 하부 전극은 내열성이 뛰어난 니켈 등의 소재를 이용하면, 300℃∼400℃ 범위의 열간 프레스 가공을 복수회 거치더라도, 산화 열화도 일어나지 않고, 물성 변화도 일으키기 어려운 것이다. 이 본건 발명에 따른 커패시터층 형성재를 사용한 내장 커패시터 회로를 구비하는 프린트 배선판의 제조 방법에 관하여, 특별한 한정 없이, 모든 방법을 채용할 수 있다.

[실시예 1]

<본건 발명에 따른 커패시터층 형성재의 제조>

(제2 도전층용 박의 제조)

여기서는, 압연법으로 제조한 50㎛ 두께의 니켈박을 사용했다. 또한, 압연법으로 제조한 니켈박의 두께는 게이지 두께로서 나타낸 것이다.

(커패시터층 형성재의 제조)

상술한 니켈박을, 커패시터층 형성재의 하부 전극의 형성에 사용하는 제2 도전층의 형성에 사용하기로 하고, 그 니켈박의 표면에 졸겔법을 이용하여 유전층을 형성했다. 졸겔법으로 유전층을 형성하기 전의 니켈박은, 전처리로서, 250℃×15분의 가열을 행하고, 1분간 자외선 조사를 행했다.

(a) 이 용액 제조 공정에서는, 졸겔법에 사용하는 졸겔 용액을 제조했다. 여기서는, 주식회사 코준도 가가쿠 겐큐쇼제의 BST-06-P(70/30)를 사용하여, 원하는 조성의 (Ba₀ _.7Sr₀ _.3)TiO₃ 산화물 유전막이 얻어지도록 제조했다.

(b) 상기 졸겔 용액을, 스핀 코터를 사용하여, 상기 니켈박의 표면에 도공하고, 150℃×2분의 산소 함유 분위기(대기 분위기)에서 건조하고, 330℃×15분의 대기 분위기에서의 열분해를 행하고, 또한 이 도공 공정을 6회 반복하여 막두께 조정을 행했다.

(c) 그리고, 최종적으로 650℃×15분의 불활성 가스 치환(질소 치환 분위기) 또는 진공 분위기에서의 소성 처리를 행하여 각종 조성의 유전층을 형성했다.

(d) 또한, 상기 유전층의 표면에 수지 바니시를 스핀 코팅법을 채용하여 도공하고, 실온에서 30분간 방치하고, 150℃의 오븐 내에서 5분간 가열하여, 일정량의 용제를 제거하여, 반경화 상태로 건조시켰다. 그 후, 190℃의 오븐 내에서 30분간 가열함으로써 경화시켰다. 여기서 사용한 수지 바니시는 2종류이며, 이하와 같이 제조했다.

고무 변성되어 있지 않은 에폭시 수지(상품명: EPOMIC R-301, 미쓰이 세키유 가가쿠제) 40중량부, 고무 변성 에폭시 수지(상품명: EPOTOHTOYR-102, 도토 카세이제) 20중량부, 폴리비닐아세탈 수지(상품명: 덴카부티랄 #5000A, 덴키 가가쿠 고교제) 30중량부, 멜라민 수지(상품명: 유반 20SB, 미쓰이 도아츠 가가쿠사제)를 고형분으로서 10중량부, 잠재제(潛在劑) 에폭시 수지 경화제(디시안디아미드, 시약) 2중량부(고형분 25중량%의 디메틸포름아미드 용액으로 첨가), 경화 촉진제(상품명: 큐어졸 2E4MZ, 시코쿠 카세이제) 0.5중량부를, 에틸메틸케톤에 용해하여 고형분량 0.22wt%와 0.44wt%의 2종류의 수지 바니시로 했다.

<커패시터 회로의 형성>

에칭법에 의한 커패시터 회로의 형성: 이상과 같이 하여, 수지 함침을 행한 유전층 위에, 스퍼터링 증착법에 의해 2㎛ 두께의 구리층을 제1 도전층으로서 형성하여, 유전층의 양면에 제1 도전층과 제2 도전층을 구비하는 커패시터층 형성재로 했다. 여기서, 고형분량 0.22wt%를 사용한 것을 시료 1-1, 고형분량 0.44wt%를 사 용한 것을 시료 1-2라 칭한다.

상기 커패시터 형성재(시료 1-1 및 시료 1-2)의 제1 도전층의 표면에 에칭 레지스트층을 마련하고, 상부 전극 형상을 형성하기 위한, 에칭 패턴을 노광하여, 현상했다. 그 후, 염화구리계 구리 에칭액으로 제1 도전층을 에칭하여, 에칭 레지스트 박리를 행함으로써, 상부 전극 면적이 1mm×1mm 사이즈인 100개의 커패시터 회로를 형성했다.

마스크법에 의한 커패시터 회로의 형성: 이상과 같이 하여, 각 시료에 형성한 유전층 위에, 상부 전극을 형성하는 위치를 상부 전극 형상으로 개구한 증착용 메탈 마스크를 배치하여, 스퍼터링 증착법에 의해 2㎛ 두께의 구리층을 상부 전극으로서 형성하여, 커패시터 회로를 형성했다. 이때, 상부 전극 면적이 1mm×1mm 사이즈인 100개의 커패시터 회로를 형성했다. 여기서, 고형분량 0.22wt%를 사용한 것을 시료 1-3, 고형분량 0.44wt%를 사용한 것을 시료 1-4라 칭한다.

<유전 특성 등의 평가>

이하의 여러 가지 특성 중, 리크 전류를 제외한 전기 특성은 휴렛팩커드사제 4261A LCR 미터(1kHz, 1V)로 측정했다. 그리고, 리크 전류에 관해서는, 어드밴티스트사제 디지털·일렉트로미터를 사용하여 측정했다.

전극 수율: 커패시터 회로의 형성 후에, 각 시료의 100개의 커패시터 회로에, 소정의 전압을 부하하여, 층간 내전압 측정을 행하여, 상부 전극과 하부 전극 사이에서의 쇼트 현상이 나타나지 않는 비율을 조사했다. 그 결과, 시료 1-1의 경우가 73%이며, 시료 1-2의 경우가 54%, 시료 1-3의 경우가 90%이며, 시료 1-4의 경 우가 51%였다.

전기용량 밀도: 시료 1-1의 전기용량 밀도는 1078nF/cm²∼1359nF/cm², 시료 1-2의 전기용량 밀도는 1090nF/cm²∼1370nF/cm², 시료 1-3의 전기용량 밀도는 1087nF/cm²∼1387nF/cm², 시료 1-4의 전기용량 밀도는 1126nF/cm²∼1308nF/cm²로, 각 시료 모두 높은 전기용량을 나타냈다

유전손실: 시료 1-1의 유전손실은 2.4%∼5.6%, 시료 1-2의 유전손실은 1.0%∼3.5%, 시료 1-3의 유전손실은 2.1%∼4.2%, 시료 1-4의 유전손실은 1.3%∼4.0%였다.

에칭 후의 유전막의 잔류: 커패시터 회로를 형성한 후의 회로 사이의 갭에 유전층이 잔류하고 있는지의 여부를 조사했다. 이 잔류의 유무를 조사함에 있어서는, 금속현미경으로 회로 사이를 봄으로써 행한다. 유전층이 잔류하고 있는 경우에는, 무지개색의 간섭색을 관찰할 수 있다. 이 결과, 에칭법으로 제조한 시료 1-1 및 시료 1-2의 어느 경우도 유전층의 잔류를 확인할 수 있었다.

리크 전류: 시료 1-1∼시료 1-4의 커패시터 회로의 상부 전극과 하부 전극의 사이에, -5V∼5V의 전압을 인가하여 리크 전류의 측정을 행했다. 이 결과에 관해서는, 후술하는 비교예 1과 대비 가능하도록, 상기 특성과 함께 표 1에 정리하여 게재했다. 또한, 표 1에서의 전기용량 밀도는 평균 용량 밀도로서, 유전손실은 평균 유전손실로서 나타내고 있다.

[실시예 2]

<본건 발명에 따른 커패시터층 형성재의 제조>

(제2 도전층용 박의 제조)

여기서는, 압연법으로 제조한 50㎛ 두께의 니켈박을 사용했다. 또한, 압연법으로 제조한 니켈박의 두께는 게이지 두께로서 나타낸 것이다. 이 니켈박이, 커패시터층 형성재로 되었을 때의 제2 도전층을 구성하게 된다.

(커패시터층 형성재의 제조)

그 니켈박의 표면에 졸겔법을 이용하여 유전층을 형성했다. 졸겔법으로 유전층을 형성하기 전의 니켈박은, 전처리로서, 250℃×15분의 가열을 행하고, 1분간 자외선 조사를 행했다.

(a) 공정: 이 용액 제조 공정에서는, 졸겔법에 사용하는 졸겔 용액을 제조했다. 여기서는, 미츠비시 머티리얼 주식회사제의 상품명 BST 박막 형성제 7wt% BST를 사용하여, Ba₀ _.7Sr₀ _.3TiO₃의 조성의 산화물 유전막이 얻어지도록 제조했다.

(b) 공정: 이 공정에서는, 상기 졸겔 용액을 니켈박의 표면에 도공하고, 산소 함유 분위기 중에서 150℃×2분의 조건으로 건조하고, 산소 함유 분위기 중에서 330℃×15분의 조건으로 열분해를 행하는 일련의 공정을 1단위공정으로 했다. 그리고, 이 1단위공정을 6회 반복함에 있어, 1단위공정과 1단위공정의 사이에 적어도 1회 이상의 650℃×15분의 불활성 가스 치환 또는 진공 분위기에서의 예비 소성 처리를 하여 막두께 조정을 행했다. 그리고, 2종의 시료를 얻었다.

1개의 시료에 대해서는, 1회째의 1단위공정과 2회째의 1단위공정의 사이에 1 회의 예비 소성 공정을 마련한 것이다(이하, A 시료라 칭함).

또 한쪽 시료에 대해서는, 1회째의 1단위공정과 2회째의 1단위공정 사이 및 3회째의 1단위공정과 4회째의 1단위공정 사이의, 합계 2회의 예비 소성 공정을 마련한 것이다(이하, B 시료라 칭함).

(c) 공정: 그리고, 상기의 각 시료를 650℃×15분의 불활성 가스 치환(질소 치환 분위기) 또는 진공 분위기에서 소성 처리를 행하여, 기재 금속인 니켈박의 표면에 유전층을 형성했다.

(d) 또한, 상기 A 시료와 B 시료의 각 유전층의 표면에 고형분량 0.44wt%의 수지 바니시를 스핀 코팅법을 채용하여 도공하고, 실시예 1과 마찬가지 방법으로, 유전층에 대한 수지 함침을 행했다.

<커패시터 회로의 형성>

에칭법에 의한 커패시터 회로의 형성: 이상과 같이 하여, 수지 함침을 행한 A 시료 및 B 시료의 각 유전층 위에, 스퍼터링 증착법에 의해 2㎛ 두께의 구리층을 제1 도전층으로서 형성하여, 유전층의 각 면에 제1 도전층과 제2 도전층을 구비하는 커패시터층 형성재로 했다.

상기 커패시터 형성재의 제1 도전층의 표면에 에칭 레지스트층을 마련하고, 상부 전극 형상을 형성하기 위한, 에칭 패턴을 노광하여, 현상했다. 그 후, 염화구리계 구리 에칭액으로 제1 도전층을 에칭하여, 에칭 레지스트 박리를 행함으로써, 상부 전극 면적이 1mm×1mm 사이즈인 100개의 커패시터 회로를 형성했다. 여기서, A 시료를 사용한 것을 시료 2-1, B 시료를 사용한 것을 시료 2-2라 칭한다.

마스크법에 의한 커패시터 회로의 형성: 이상과 같이 하여, A 시료 및 B 시료에 형성한 유전층 위에, 상부 전극을 형성하는 위치를 상부 전극 형상으로 개구한 증착용 메탈 마스크를 배치하여, 스퍼터링 증착법에 의해 2㎛ 두께의 구리층을 상부 전극으로서 형성하여, 커패시터 회로를 형성했다. 이때, 상부 전극 면적이 1mm×1mm 사이즈인 100개의 커패시터 회로를 형성했다. 여기서, A 시료를 사용한 것을 시료 2-3, B 시료를 사용한 것을 시료 2-4라 칭한다.

<유전 특성 등의 평가>

전극 수율: 커패시터 회로의 형성 후에, 각 시료의 100개의 커패시터 회로에, 소정의 전압을 부하하여, 층간 내전압 측정을 행하여, 상부 전극과 하부 전극 사이에서의 쇼트 현상이 나타나지 않는 비율을 조사했다. 그 결과, 시료 2-1의 경우가 100%이며, 시료 2-2의 경우가 100%, 시료 2-3의 경우가 100%이며, 시료 2-4의 경우가 100%였다.

전기용량 밀도: 시료 2-1의 전기용량 밀도는 1022nF/cm²∼1243nF/cm², 시료 2-2의 전기용량 밀도는 1157nF/cm²∼1234nF/cm², 시료 2-3의 전기용량 밀도는 1048nF/cm²∼1209nF/cm², 시료 2-4의 전기용량 밀도는 1124nF/cm²∼1296nF/cm²로, 각 시료 모두 높은 전기용량을 나타냈다.

유전손실: 시료 2-1의 유전손실은 1.9%∼5.5%, 시료 2-2의 유전손실은 1.2%∼4.5%, 시료 2-3의 유전손실은 1.1%∼3.9%, 시료 2-4의 유전손실은 1.5%∼3.0%였다.

에칭 후의 유전막의 잔류: 실시예 1과 마찬가지로 평가한 결과, 에칭법으로 제조한 시료 2-1 및 시료 2-2의 어느 경우도 유전층의 잔류를 확인할 수 있었다.

리크 전류: 시료 2-1∼시료 2-4의 커패시터 회로의 상부 전극과 하부 전극의 사이에, -5V∼5V의 전압을 인가하여 리크 전류의 측정을 행했다. 이 결과에 관해서는, 후술하는 비교예 2와 대비 가능하도록, 상기 특성과 함께 표 2에 정리하여 게재했다. 또한, 표 2에서의 전기용량 밀도는 평균 용량 밀도로서, 유전손실은 평균 유전손실로서 나타내고 있다.

[비교예]

[비교예 1]

이 비교예 1은, 실시예 1의 수지 함침을 생략한 것이며, 그 밖의 공정은 실시예 1과 동일하기 때문에, 여기서의 중복된 설명은 생략한다. 이하, 평가 결과에 관해서만 기술한다. 또한, 시료 1-1 및 시료 1-2의 수지 함침을 생략한 것이 시료 3-1이며, 시료 1-3 및 시료 1-4의 수지 함침을 생략한 것이 시료 3-2이다.

<유전 특성 등의 평가>

전극 수율: 커패시터 회로의 형성 후에, 각 시료의 100개의 커패시터 회로에, 소정의 전압을 부하하여, 층간 내전압 측정을 행하여, 상부 전극과 하부 전극 사이에서의 쇼트 현상이 나타나지 않는 비율을 조사했다. 그 결과, 시료 3-1의 경우가 13%이며, 시료 3-2의 경우가 36%였다.

전기용량 밀도: 시료 3-1의 전기용량 밀도는 1040nF/cm²∼1331nF/cm², 시료 3-2의 전기용량 밀도는 1023nF/cm²∼1181nF/cm²로, 각 시료 모두 높은 전기용량을 나타냈다.

유전손실: 시료 3-1의 유전손실은 4.5%∼8.3%, 시료 3-2의 유전손실은 3.8%∼7.6%이며, 큰 유전손실을 나타냈다.

에칭 후의 유전막의 잔류: 커패시터 회로를 형성한 후의 회로 사이의 갭에 유전층이 잔류하고 있는지의 여부를 조사했다. 이 잔류의 유무를 조사함에 있어서는, 금속현미경으로 회로 사이를 봄으로써 행한다. 유전층이 잔류하고 있는 경우에는, 무지개색의 간섭색을 관찰할 수 있다. 이 결과, 에칭법으로 제조한 시료 3-1의 경우, 유전층의 잔류를 확인할 수 없었다.

리크 전류: 시료 3-1 및 시료 3-2의 커패시터 회로의 상부 전극과 하부 전극의 사이에, -5V∼5V의 전압을 인가하여 리크 전류의 측정을 행했다. 이 결과에 관해서는, 후술하는 비교예 1과 대비 가능하도록, 상기 특성과 함께 표 1에 정리하여 게재했다. 또한, 표 1에서의 전기용량 밀도는 평균 용량 밀도로서, 유전손실은 평균 유전손실로서 나타내고 있다.

<표 1>

[비교예 2]

이 비교예 2는, 실시예 2의 수지 함침을 생략한 것이며, 그 밖의 공정은 실시예 2와 동일하기 때문에, 여기서의 중복된 설명은 생략한다. 이하, 평가 결과에 관해서만 기술한다. 또한, 시료 2-1의 수지 함침을 생략한 것이 시료 4-1이며, 시료 2-2의 수지 함침을 생략한 것이 시료 4-2이며, 시료 2-3의 수지 함침을 생략한 것이 시료 4-3이며, 시료 2-4의 수지 함침을 생략한 것이 시료 4-2이다.

<유전 특성 등의 평가>

전극 수율: 커패시터 회로의 형성 후에, 각 시료의 100개의 커패시터 회로에, 소정의 전압을 부하하여, 층간 내전압 측정을 행하여, 상부 전극과 하부 전극 사이에서의 쇼트 현상이 나타나지 않는 비율을 조사했다. 그 결과, 시료 4-1의 경우가 70%이며, 시료 4-2의 경우가 100%, 시료 4-3의 경우가 100%이며, 시료 4-4의 경우가 100%였다.

전기용량 밀도: 시료 4-1의 전기용량 밀도는 1310nF/cm²∼1504nF/cm², 시료 4-2의 전기용량 밀도는 1141nF/cm²∼1279nF/cm²로, 시료 4-3의 전기용량 밀도는 1153nF/cm²∼1302nF/cm², 시료 4-4의 전기용량 밀도는 1097nF/cm²∼1293nF/cm²로, 각 시료 모두 높은 전기용량을 나타냈다.

유전손실: 시료 4-1의 유전손실은 4.2%∼7.3%, 시료 4-2의 유전손실은 1.3%∼3.5%이며, 시료 4-1의 유전손실은 1.5%∼3.8%, 시료 4-2의 유전손실은 1.1%∼3.2%이며, 높은 유전손실을 나타내고 있다.

에칭 후의 유전막의 잔류: 실시예 1과 마찬가지로 평가한 결과, 에칭법으로 제조한 시료 4-1 및 시료 4-2의 경우에는, 유전층의 잔류를 확인할 수 있었다.

리크 전류: 시료 4-1∼시료 4-4의 커패시터 회로의 상부 전극과 하부 전극의 사이에, -5V∼5V의 전압을 인가하여 리크 전류의 측정을 행했다. 이 결과에 관해서는, 후술하는 비교예 2와 대비 가능하도록, 상기 특성과 함께 표 2에 정리하여 게재했다. 또한, 표 2에서의 전기용량 밀도는 평균 용량 밀도로서, 유전손실은 평균 유전손실로서 나타내고 있다.

<표 2>

<실시예 1과 비교예 1의 대비>

에칭법으로 커패시터 회로를 형성한 경우: 실시예 1의 시료 1-1 및 시료 1-2는 에칭법으로 커패시터 회로를 형성한 것이기 때문에, 비교예 1의 시료 3-1과 대비한다. 이 표 1로부터 명백한 바와 같이, 전기용량 밀도만을 보면 시료 3-1의 평균 용량 밀도도 1201nF/cm²로 양호한 값을 나타내고 있다. 이에 대하여, 시료 1-1 및 시료 1-2는 1195nF/cm²와 1220nF/cm²로 높게 되어 있다. 그리고, 유전손실을 보면, 시료 3-1의 유전손실이 6.3%이며, 시료 1-1 및 시료 1-2의 유전손실은 4.6%와 2.6%로 되어 있다. 즉, 실시예의 시료 1-1 및 시료 1-2 쪽이, 고용량화를 달성하고, 또한, 커패시터로서의 품질 안정성이 뛰어남이 명백하다.

그리고, 커패시터 회로를 에칭법으로 형성한 후의, 전극 수율을 보면, 시료 1∼1의 경우가 73%, 시료 1-2의 경우가 54%이다. 이에 대하여, 시료 3-1의 경우에는 13%이며, 실시예 쪽이 제조 안정성도 뛰어남을 이해할 수 있다.

또한, 에칭액의 유전층에 대한 침투성에 관해서는, 커패시터 회로를 형성한 후의 회로 사이의 갭에 유전층이 잔류하고 있는지의 여부를 조사한 결과, 시료 1-1 및 시료 1-2의 어느 경우도 유전층의 잔류를 확인할 수 있었다. 이에 대하여 시료 3-1의 경우, 유전층은 잔류하고 있지 않았다. 따라서, 실시예의 유전층 쪽이, 에칭액 내성(耐性)이 높음을 알 수 있다.

그리고, 리크 전류에 관해서는, 표 1의 시료 1-1 및 시료 1-2와 시료 3-1을 대비하면, 명백히 시료 1-1 및 시료 1-2의 리크 전류가 작아, 유전층에 수지 함침 을 행한 효과를 알 수 있다.

마스크법으로 커패시터 회로를 형성한 경우: 실시예 1의 시료 1-3 및 시료 1-4는, 마스크법으로 커패시터 회로를 형성한 것이기 때문에, 비교예 1의 시료 3-2와 대비한다. 이 표 2로부터 명백한 바와 같이, 전기용량 밀도만을 보면 시료 3-2의 평균 용량 밀도도 1128nF/cm²로 양호한 값을 나타내고 있다. 이에 대하여, 시료 1-3 및 시료 1-4는 1172nF/cm²와 1165nF/cm²로 높게 되어 있다. 그리고, 유전손실을 보면, 시료 3-2의 유전손실이 5.1%이며, 시료 1-3 및 시료 1-4의 유전손실은 3.1%와 2.3%로 되어 있다. 즉, 실시예의 시료 1-3 및 시료 1-4 쪽이 고용량화를 달성하고, 또한, 커패시터로서의 품질 안정성이 뛰어남이 명백하다

그리고, 커패시터 회로를 마스크법으로 형성한 후의, 전극 수율을 보면, 시료 1-3의 경우가 90%, 시료 1-4의 경우가 51%이다. 이에 대하여, 시료 3-2의 경우에는 36%이며, 실시예 쪽이 제조 안정성도 뛰어남을 이해할 수 있다.

그리고, 리크 전류에 관해서는, 표 1의 시료 1-3 및 시료 1-4와 시료 3-2를를 대비하면, 명백히 시료 1-3 및 시료 1-4의 리크 전류가 작아, 유전층에 수지 함침을 행한 효과를 알 수 있다.

<실시예 2와 비교예 2의 대비>

에칭법으로 커패시터 회로를 형성한 경우: 실시예 2의 시료 2-1 및 시료 2-2는, 에칭법으로 커패시터 회로를 형성한 것이기 때문에, 비교예 2의 시료 4-1 및 시료 4-2와 대비한다. 표 2로부터 명백한 바와 같이, 전기용량 밀도만을 보면 시 료 4-1의 평균 용량 밀도는 1440nF/cm², 시료 4-2의 평균 용량 밀도는 1220nF/cm²로 양호한 값을 나타내고 있다. 이에 대하여, 시료 2-1 및 시료 2-2는, 1098nF /cm²와 1193nF/cm²로 되어 있다. 따라서, 실시예가 약간 뒤떨어지지만 전기용량 밀도에 관해서는 동등하다고 할 수 있다. 그런데, 유전손실을 보면, 시료 4-1 및 시료 4-2의 유전손실이 6.0%, 2.8%이며, 시료 2-1 및 시료 2-2의 유전손실은 4.3%와 2.4%로 되어 있다. 즉, 실시예의 시료 2-1 및 시료 2-2와 비교예의 시료 4-1 및 시료 4-2는 전기용량 및 유전손실에 있어서는 동등하다고 할 수 있다.

그리고, 커패시터 회로를 에칭법으로 형성한 후의, 전극 수율을 보면, 시료 2-1의 경우가 100%, 시료 2-2의 경우가 100%이다. 이에 대하여, 시료 4-1의 경우에는 70%이며, 시료 4-2의 경우에는 100%이며, 실시예 쪽이 제조 안정성도 뛰어남을 이해할 수 있다.

또한, 에칭액의 유전층에 대한 침투성에 관하여, 커패시터 회로를 형성한 후의 회로 사이의 갭에 유전층이 잔류하고 있는지의 여부를 조사한 결과, 시료 2-1 및 시료 2-2의 어느 경우도 유전층의 잔류를 확인할 수 있었다. 이에 대하여, 시료 4-1 및 시료 4-2의 경우 모두 유전층은 잔류하고 있었다. 따라서, 에칭액 내성은 동등함을 알 수 있다.

그리고, 리크 전류에 관해서는, 표 2의 시료 2-1 및 시료 2-2와 시료 4-1 및 시료 4-2를 대비하면, 명백히 시료 2-1 및 시료 2-2의 리크 전류가 작아, 유전층에 수지 함침을 행한 효과를 알 수 있다.

마스크법으로 커패시터 회로를 형성한 경우: 실시예 2의 시료 2-3 및 시료 2-4는, 마스크법으로 커패시터 회로를 형성한 것이기 때문에, 비교예 2의 시료 4-3 및 시료 4-4와 대비한다. 표 2로부터 명백한 바와 같이, 전기용량 밀도만을 보면 시료 4-3 및 시료 4-4의 평균 용량 밀도도 1247nF/cm², 1190nF/cm²로 양호한 값을 나타내고 있다. 이에 대하여, 시료 2-3 및 시료 2-4는 1130nF/cm²와 1203nF/cm²로 되어 있다. 그리고, 유전손실을 보면, 시료 4-3 및 시료 4-4의 유전손실이 2.9%, 2.3%이며, 시료 2-3 및 시료 2-4의 유전손실은 2.6%와 2.3%로 동등하게 되어 있다. 따라서, 전기용량 밀도와 유전손실에 관해서는, 실시예의 시료 1-3 및 시료 1-4와 비교예의 시료 4-3 및 시료 4-4의 명료한 차이는 보이지 않는다.

그리고, 커패시터 회로를 마스크법으로 형성한 후의, 전극 수율을 보면, 시료 2-3의 경우가 100%, 시료 2-4의 경우가 100%이다. 이에 대하여, 시료 4-3의 경우에는 100%이며, 시료 4-4의 경우에는 100%이며, 동등하다.

그리고, 리크 전류에 관해서는, 표 2의 시료 2-3 및 시료 2-4와 시료 4-3 및 시료 4-4를 대비하면, 명백히 시료 2-3 및 시료 2-4의 리크 전류가 작아, 유전층에 수지 함침을 행한 효과를 알 수 있다.

본건 발명에 따른 커패시터층 형성재는, 제1 도전층과 제2 도전층의 사이에 위치하는 유전층에 수지 성분을 함유시킴으로써, 상부 전극과 하부 전극의 단락 불량의 발생을 감소시켜, 리크 전류를 작게 한다. 그리고, 동시에 커패시터로서 사 용할 때에는, 높은 전기용량과 낮은 유전손실을 나타내는 것이 된다. 따라서, 본건 발명에 따른 커패시터층 형성재를 사용함으로써, 고용량이며, 또한, 장수명의 커패시터 회로의 제조가 가능해진다. 따라서, 이 커패시터층 형성재를 사용하여 얻어지는 프린트 배선판 등은, 전자 및 전기 제품의 전력 절약화에 이바지하는 것이 된다.

그리고, 본건 발명에 따른 커패시터층 형성재의 제조 방법을 채용함으로써, 졸겔법, MOCVD법, 스퍼터링 증착법으로 형성한 유전층의 리크 전류를 작게 하여, 유전 특성이 뛰어난 커패시터층 형성재의 효율 좋은 제조가 가능해져, 저렴하고 또한 고품질의 전자 및 전기 제품을 시장에 공급할 수 있게 된다.

[도 1] 고형분량이 0.3wt%의 적정한 고형분량 범위의 수지 바니시를 함침시킨 유전층의 단면의 FIB-SIM 관찰상이다.

[도 2] 고형분량이 0.05wt%로 낮아, 적정한 고형분량 범위를 벗어난 수지 바니시를 함침시킨 유전층의 단면의 FIB-SIM 관찰상이다.

[도 3] 고형분량이 2.2wt%로 높아, 적정한 고형분량 범위를 벗어난 수지 바니시를 함침시킨 유전층의 단면의 FIB-SIM 관찰상이다.

부호의 설명

1 유전층 3 하부 전극

2 상부 전극 4 수지막

Claims

상부 전극 형성에 사용하는 제1 도전층과 하부 전극 형성에 사용하는 제2 도전층의 사이에 유전층을 구비하는 커패시터층 형성재에 있어서,

그 유전층은 졸겔법, MOCVD법, 스퍼터링 증착법의 어느 것으로 형성한 산화물 유전막이며, 그 산화물 유전막을 구성하는 입자 사이에 수지 성분을 함침시킨 것을 특징으로 하는 커패시터층 형성재.
제1항에 있어서,

상기 유전층을 구성하는 산화물 유전막은 망간, 규소, 니켈, 알루미늄, 란탄, 니오븀, 마그네슘, 주석에서 선택되는 1종 또는 2종 이상을 0.01mol%∼5.00mol% 함유하는 커패시터층 형성재.
제1항 또는 제2항에 있어서,

상기 유전층은, 두께가 20nm∼1㎛인 커패시터층 형성재.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 산화물 유전막은 (Ba₁ _- _xSr_x)TiO₃(0≤x≤1)막 또는 BiZrO₃막의 어느 것인 커패시터층 형성재.
제1항 내지 제4항 중 어느 한 항에 있어서,

상기 제2 도전층은, 두께가 1㎛∼100㎛인 니켈층 또는 니켈 합금층인 커패시터층 형성재.
제5항에 있어서,

상기 니켈 합금층은 니켈-인 합금인 커패시터층 형성재.
제1항 내지 제6항 중 어느 한 항에 기재된 커패시터층 형성재의 제조 방법으로서,

하부 전극의 구성재의 표면에, 졸겔법, MOCVD법, 스퍼터링 증착법의 어느 것으로 산화물 유전막을 형성하고, 그 산화물 유전막의 표면에, 수지 바니시를 도공하여 함침시켜, 수지 건조, 수지 경화하여 유전층을 형성하고, 그 후, 그 유전층 위에 상부 전극 구성층을 마련하는 것을 특징으로 하는, 커패시터층 형성재의 제조 방법.
제7항에 있어서,

졸겔법을 채용하는 경우의 산화물 유전막의 형성은, 이하의 (A)∼(C)의 공정을 구비하는 것을 특징으로 하는, 커패시터층 형성재의 제조 방법.

(A) 원하는 산화물 유전막을 제조하기 위한 졸겔 용액을 제조하기 위한 용액 제조 공정.

(B) 상기 졸겔 용액을, 제2 도전층으로 하는 금속박의 표면에 도공하고, 산소 함유 분위기 중에서 120℃∼250℃×30초∼10분의 조건으로 건조하고, 산소 함유 분위기 중에서 270℃∼390℃×5분∼30분의 조건으로 열분해를 행하는 일련의 공정을 1단위공정으로 하고, 이 1단위공정을 복수회 반복하여 막두께 조정을 행하는 도공 공정.

(C) 그리고, 최종적으로 550℃∼800℃×5분∼60분의 불활성 가스 치환 또는 진공 분위기에서의 소성 처리를 행하여 유전층으로 하는 소성 공정.
제7항에 있어서,

졸겔법을 채용하는 경우의 산화물 유전막의 형성은, 이하의 (a)∼(c)의 공정을 구비하는 것을 특징으로 하는, 커패시터층 형성재의 제조 방법.

(a) 원하는 산화물 유전막을 제조하기 위한 졸겔 용액을 제조하기 위한 용액 제조 공정.

(b) 상기 졸겔 용액을, 제2 도전층으로 하는 금속박의 표면에 도공하고, 산소 함유 분위기 중에서 120℃∼250℃×30초∼10분의 조건으로 건조하고, 산소 함유 분위기 중에서 270℃∼390℃×5분∼30분의 조건으로 열분해를 행하는 일련의 공정을 1단위공정으로 하고, 이 1단위공정을 복수회 반복함에 있어, 1단위공정과 1단위공정의 사이에 1회 이상의 550℃∼800℃×2분∼60분의 불활성 가스 치환 또는 진공 분위기에서의 예비 소성 처리를 하여 막두께 조정을 행하는 도공 공정.

(c) 그리고, 최종적으로 550℃∼800℃×5분∼60분의 불활성 가스 치환 또는 진공 분위기에서의 소성 처리를 행하여 유전층으로 하는 소성 공정.
제7항 내지 제9항 중 어느 한 항에 있어서,

상기 산화물 유전막의 표면에 도공하는 수지 바니시는, 수지 바니시 중량을 100wt%로 했을 때, 고형분량이 0.1wt%∼1.0wt%의 희박 수지 바니시인, 커패시터층 형성재의 제조 방법.
제1항 내지 제6항 중 어느 한 항에 기재된 커패시터층 형성재를 사용하여 얻어지는 내장 커패시터층을 구비한 프린트 배선판.